JP2018125341A - Circuit board and electronic device having the same - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a circuit board which can be used for a long period of time even though a through conductor and a metal layer have different thermal expansion coefficients.SOLUTION: A circuit board according to the present invention is made of ceramics and includes a substrate having a through hole, a through conductor located in the through hole, and a metal layer which is located in contact with the substrate and the through conductor and has a thermal expansion coefficient different from the through conductor, in a region located on the through conductor of the metal layer, an average area occupancy of pores in a second region corresponding to a region of 0.5 μm or more and 2.0 μm or less from an interface with the through conductor is larger than an average area occupancy of pores in a first region corresponding to a region of less than 0.5 μm from the interface with the through conductor.SELECTED DRAWING: Figure 1

Description

本開示は、回路基板およびこれを備える電子装置に関する。   The present disclosure relates to a circuit board and an electronic device including the circuit board.

半導体素子、発熱素子、ペルチェ素子等の各種電子部品が、回路基板の金属層上に搭載された電子装置が知られている。このような用途において使用される回路基板は、貫通孔を有する基板と、貫通孔内に位置する導体（以降、貫通導体と記載する。）と、貫通導体に電気的に接合された金属層とを備えている。そして、この貫通導体を介して、外部から金属層上に搭載された電子部品に電気信号が入力される（特許文献１参照）。   There is known an electronic device in which various electronic components such as a semiconductor element, a heating element, and a Peltier element are mounted on a metal layer of a circuit board. A circuit board used in such an application includes a board having a through hole, a conductor located in the through hole (hereinafter referred to as a through conductor), and a metal layer electrically joined to the through conductor. It has. And an electric signal is input into the electronic component mounted on the metal layer from the exterior via this through conductor (refer patent document 1).

特開２００６−２７８４３１号公報JP 2006-278431 A

回路基板の金属層上に搭載される電子部品は、動作時に熱を生じるものである。そして、近年の電子部品の高集積化、電子装置の小型化や薄型化によって、回路基板における体積当たりに加わる熱量は大きくなっている。   Electronic components mounted on the metal layer of the circuit board generate heat during operation. The amount of heat applied per volume in a circuit board is increasing due to the recent high integration of electronic components and the miniaturization and thinning of electronic devices.

ここで、回路基板を構成する貫通導体および金属層は、優れた導電性を有するだけでなく、貫通導体には基板との接合強度、金属層には電子部品から発生した熱を逃がすための放熱性といった、異なる役割が求められる。そして、その役割に応じて、貫通導体および金属層を構成する成分を異ならせると、貫通導体および金属層の熱膨張係数が異なってくる場合が多い。この場合、電子部品の動作により、回路基板の加熱および冷却が繰り返されると、貫通導体と金属層との界面において、貫通導体および金属層の熱膨張係数差に起因する亀裂が発生し、発生した亀裂により電気抵抗値が増加することで、長期間に亘っての使用に耐えられないおそれがあった。   Here, the through conductor and the metal layer constituting the circuit board not only have excellent conductivity, but the through conductor has a bonding strength with the board, and the metal layer dissipates heat to release heat generated from the electronic component. Different roles such as gender are required. When the components constituting the through conductor and the metal layer are made different depending on the role, the thermal expansion coefficients of the through conductor and the metal layer often differ. In this case, when heating and cooling of the circuit board were repeated by the operation of the electronic component, a crack was generated at the interface between the through conductor and the metal layer due to a difference in thermal expansion coefficient between the through conductor and the metal layer. Due to the increase in the electrical resistance value due to the crack, there is a fear that it cannot be used over a long period of time.

本開示は、このような事情に鑑みて案出されたものであり、貫通導体および金属層の熱膨張係数が異なっていても、長期間に亘っての使用が可能である回路基板を提供することを目的とする。   The present disclosure has been devised in view of such circumstances, and provides a circuit board that can be used for a long period of time even if the thermal expansion coefficients of the through conductor and the metal layer are different. For the purpose.

本開示の回路基板は、セラミックスからなり、貫通孔を有する基板と、前記貫通孔内に位置する貫通導体と、前記基板および前記貫通導体に接して位置し、前記貫通導体と熱膨張係数が異なる金属層とを備え、前記金属層の前記貫通導体上に位置する領域において、前記貫通導体との界面から０．５μｍ未満までにあたる第１領域の気孔の平均面積占有率よりも、前記貫通導体との界面から０．５μｍ以上２．０μｍ以下までにあたる第２領域の気孔の平均面積占有率の方が大きい。   The circuit board according to the present disclosure is made of ceramics, has a through hole, a through conductor located in the through hole, and is located in contact with the board and the through conductor, and has a different thermal expansion coefficient from the through conductor. A metal layer, and in a region located on the through conductor of the metal layer, the through conductor is more than an average area occupation ratio of pores in a first region corresponding to less than 0.5 μm from the interface with the through conductor. The average area occupation ratio of the pores in the second region from 0.5 μm to 2.0 μm from the interface is larger.

本開示の回路基板は、長期間に亘っての使用が可能である。   The circuit board of the present disclosure can be used for a long period of time.

本開示の回路基板の一例を模式的に示す断面図である。It is sectional drawing which shows an example of the circuit board of this indication typically. 図１に示すＳ部における拡大図の一例である。It is an example of the enlarged view in the S section shown in FIG. 本開示の電子装置の一例を模式的に示す断面図である。It is sectional drawing which shows typically an example of the electronic device of this indication.

以下、本開示の回路基板について、図面を参照しながら詳細に説明する。   Hereinafter, the circuit board of the present disclosure will be described in detail with reference to the drawings.

本開示の回路基板１０は、図１に示すように、セラミックスからなり、貫通孔を有する基板１と、貫通孔内に位置する貫通導体２と、基板１および貫通導体２に接して位置し、貫通導体２と熱膨張係数が異なる金属層３とを備える。   As shown in FIG. 1, the circuit board 10 of the present disclosure is made of ceramics, and is positioned in contact with the substrate 1 having a through hole, the through conductor 2 positioned in the through hole, the substrate 1 and the through conductor 2, A through conductor 2 and a metal layer 3 having a different thermal expansion coefficient are provided.

なお、図１においては、基板１が、厚み方向に一対の第１面８と第２面９とを有し、第１面８から第２面９にかけて貫通している貫通孔を有している例を示している。ここで、図１においては、貫通孔の断面形状は矩形状であるが、これに限定されるものではなく、台形等の任意の形状であればよい。また、図１においては、基板１の第１面８上に金属層３を有しているが、少なくとも基板１の第１面８上または第２面９上のいずれかに金属層３を有していればよい。また、基板１の第１面８上および第２面９上の両方に金属層３を有していてもよい。なお、図１において第２面９に金属層３が位置している場合は、金属層３が第２面９の下に位置するものとなるが、第２面９と金属層３においては、このような位置関係を「第２面９上」と記載している。   In FIG. 1, the substrate 1 has a pair of first surface 8 and second surface 9 in the thickness direction, and has a through-hole penetrating from the first surface 8 to the second surface 9. An example is shown. Here, in FIG. 1, the cross-sectional shape of the through hole is a rectangular shape, but is not limited thereto, and may be any shape such as a trapezoid. Further, in FIG. 1, the metal layer 3 is provided on the first surface 8 of the substrate 1, but at least the metal layer 3 is provided on either the first surface 8 or the second surface 9 of the substrate 1. If you do. Further, the metal layer 3 may be provided on both the first surface 8 and the second surface 9 of the substrate 1. In FIG. 1, when the metal layer 3 is located on the second surface 9, the metal layer 3 is located below the second surface 9. However, in the second surface 9 and the metal layer 3, Such a positional relationship is described as “on the second surface 9”.

そして、本開示の回路基板１０は、図１に示すＳ部における拡大図である図２に示すように、金属層３の貫通導体２上に位置する領域において、貫通導体２との界面４から０．５μｍ未満までにあたる第１領域５の気孔７の平均面積占有率よりも、貫通導体２との界面４から０．５μｍ以上２．０μｍ以下までにあたる第２領域６の気孔７の平均面積占有率の方が大きい。   And the circuit board 10 of this indication is from the interface 4 with the penetration conductor 2 in the area | region located on the penetration conductor 2 of the metal layer 3, as shown in FIG. 2 which is an enlarged view in the S section shown in FIG. The average area occupation of the pores 7 in the second region 6 from 0.5 μm to 2.0 μm from the interface 4 with the through conductor 2 than the average area occupation ratio of the pores 7 in the first region 5 corresponding to less than 0.5 μm. The rate is higher.

そして、本開示の回路基板１０は、このような構成を満足していることで、回路基板１０の加熱および冷却が繰り返されても、第２領域６に存在する気孔７により、貫通導体２および金属層３の熱膨張係数差による発生する歪みが緩和されるとともに、第１領域５により貫通導体２との接合が強固に保持されることで、界面４における亀裂の発生が抑制され、長期間に亘っての使用が可能となる。   And since the circuit board 10 of this indication is satisfying such a structure, even if heating and cooling of the circuit board 10 are repeated, the through-hole conductor 2 and the pores 7 existing in the second region 6 The strain generated by the difference in the thermal expansion coefficient of the metal layer 3 is alleviated, and the first region 5 firmly holds the joint with the through conductor 2, thereby suppressing the occurrence of cracks at the interface 4 for a long time. Can be used over a wide range.

ここで、金属層３の各領域（第１領域５、第２領域６）の気孔７の平均面積占有率は、以下の方法で算出すればよい。まず、本開示の回路基板１０を、図１に示すように、界面４に対して垂直方向に切断する。次に、この切断面を、クロスセクションポリッシャー（ＣＰ）を用いて研磨することで、観察面を得る。そして、この観察面における、金属層３の各領域を、走査型電子顕微鏡（ＳＥＭ）を用いて５０００〜１００００倍の倍率で観察し、写真を撮影する。そして、この写真において、気孔７を黒く塗りつぶした後、画像解析ソフト「Ａ像くん」（登録商標、旭化成エンジニアリング（株）製、なお、以降に画像解析ソフト「Ａ像くん」と記した場合、旭化成エンジニアリング（株）製の画像解析ソフトを示すものとする。）の粒子解析という手法を適用して画像解析を行なうことで、各領域における気孔７の合計面積を求める。そして、各領域における気孔７の合計面積を、各領域の面積で除することにより、各領域の気孔７の平均面積占有率を算出することができる。なお、「Ａ像くん」の解析条件としては、例えば、結晶粒子の明度を「明」、２値化の方法を「自動」、シェーディングを「有」とすればよい。   Here, the average area occupation ratio of the pores 7 in each region (the first region 5 and the second region 6) of the metal layer 3 may be calculated by the following method. First, the circuit board 10 of the present disclosure is cut in a direction perpendicular to the interface 4 as shown in FIG. Next, this cut surface is polished using a cross section polisher (CP) to obtain an observation surface. And each area | region of the metal layer 3 in this observation surface is observed at 5000 to 10,000 times magnification using a scanning electron microscope (SEM), and a photograph is image | photographed. And in this photograph, after painting the pores 7 in black, the image analysis software “A image kun” (registered trademark, manufactured by Asahi Kasei Engineering Co., Ltd., hereinafter, when the image analysis software “A image kun” is described, The total area of the pores 7 in each region is obtained by performing image analysis by applying the particle analysis method of Asahi Kasei Engineering Co., Ltd.). Then, by dividing the total area of the pores 7 in each region by the area of each region, the average area occupation ratio of the pores 7 in each region can be calculated. As an analysis condition for “A image-kun”, for example, the brightness of the crystal particles may be “bright”, the binarization method may be “automatic”, and the shading may be “present”.

また、本開示の回路基板１０は、第１領域５の気孔７の平均面積占有率が０．３面積％以下であり、第２領域６の気孔７の平均面積占有率が１．５面積％以上４面積％以下であってもよい。第１領域５および第２領域６の気孔７の平均面積占有率が上記数値範囲を満足するならば、回路基板１０の加熱および冷却が繰り返された際に発生する、貫通導体２および金属層３の熱膨張係数差による歪みが、第２領域６によりさらに緩和されるととも
に、第１領域５により貫通導体２との接合がさらに強固に保持される。よって、このような構成を満足するならば、本開示の回路基板１０は、より長期間に亘っての使用が可能なものとなる。 In the circuit board 10 of the present disclosure, the average area occupation ratio of the pores 7 in the first region 5 is 0.3 area% or less, and the average area occupation ratio of the pores 7 in the second region 6 is 1.5 area%. It may be 4 area% or less. If the average area occupation ratio of the pores 7 in the first region 5 and the second region 6 satisfies the above numerical range, the through conductor 2 and the metal layer 3 that are generated when the heating and cooling of the circuit board 10 are repeated. The strain due to the difference in thermal expansion coefficient is further relaxed by the second region 6, and the bonding with the through conductor 2 is more firmly held by the first region 5. Therefore, if such a configuration is satisfied, the circuit board 10 of the present disclosure can be used for a longer period of time.

また、第２領域６の気孔７の平均面積占有率が、第１領域５の気孔７の平均面積占有率よりも２０倍以上大きくてもよい。このような構成を満足するならば、回路基板１０の加熱および冷却が繰り返されても、界面４における亀裂の発生がより抑制される。   The average area occupancy of the pores 7 in the second region 6 may be 20 times or more larger than the average area occupancy of the pores 7 in the first region 5. If such a configuration is satisfied, even if the heating and cooling of the circuit board 10 are repeated, the generation of cracks at the interface 4 is further suppressed.

また、第２領域６における気孔７は、図２に示すように、貫通導体２との界面４に対して平行に列をなしていてもよい。ここで、気孔７が貫通導体２との界面４に対して平行に列をなすとは、少なくとも３個以上の気孔７が、貫通導体２との界面４に対して平行な仮想直線と重なり合うとともに、互いに１μｍ以下の間隔を空けて並んでいることをいう。なお、この間隔とは、仮想直線に重なった状態において隣り合う気孔７のそれぞれの輪郭の最短距離のことである。そして、このような構成を満足するならば、気孔７の列によって、貫通導体２および金属層３の熱膨張係数差による歪みがより効果的に緩和される。   Further, the pores 7 in the second region 6 may be arranged in parallel with the interface 4 with the through conductor 2 as shown in FIG. Here, when the pores 7 are arranged in parallel to the interface 4 with the through conductor 2, at least three or more pores 7 overlap with an imaginary straight line parallel to the interface 4 with the through conductor 2. It means that they are arranged at an interval of 1 μm or less from each other. In addition, this space | interval is the shortest distance of each outline of the pore 7 adjacent in the state which overlapped with the virtual straight line. And if such a structure is satisfied, the distortion due to the difference in thermal expansion coefficient between the through conductor 2 and the metal layer 3 is more effectively relieved by the row of pores 7.

また、第２領域６における気孔７の円相当径の平均値が０．１μｍ以上０．４μｍ以下であってもよい。ここで、円相当径とは、気孔７の面積と等しい円に置き換えた場合における、円の直径を意味している。このような構成を満足するならば、気孔７による貫通導体２および金属層３の熱膨張係数差による歪みの緩和が効果的に得られるとともに、気孔７の輪郭を起点とするクラックの発生が抑制されることから、本開示の回路基板１０は、さらに長期間に亘っての使用が可能なものとなる。   Further, the average value of the equivalent circle diameters of the pores 7 in the second region 6 may be not less than 0.1 μm and not more than 0.4 μm. Here, the equivalent circle diameter means the diameter of the circle when it is replaced with a circle equal to the area of the pores 7. If such a configuration is satisfied, the strain due to the difference in the thermal expansion coefficient between the through conductor 2 and the metal layer 3 due to the pores 7 can be effectively obtained, and the generation of cracks starting from the contours of the pores 7 can be suppressed. Therefore, the circuit board 10 according to the present disclosure can be used for a longer period of time.

また、第２領域６における気孔７の円相当径の最大値が０．５μｍ以下であってもよい。このような構成を満足するならば、気孔７の輪郭を起点とするクラックの発生がより抑制されることから、本開示の回路基板１０は、さらに一層長期間に亘っての使用が可能となる。   Further, the maximum value of the equivalent circle diameter of the pores 7 in the second region 6 may be 0.5 μm or less. If such a configuration is satisfied, the generation of cracks starting from the outline of the pores 7 is further suppressed, so that the circuit board 10 of the present disclosure can be used for an even longer period of time. .

ここで、第２領域６における気孔７の円相当径の平均値および最大値は、気孔７の平均面積占有率を算出したときと同様に、画像解析ソフト「Ａ像くん」の粒子解析という手法を適用して測定される気孔７の円相当径から算出すればよい。   Here, the average value and the maximum value of the equivalent circle diameter of the pores 7 in the second region 6 are the same as the method of calculating the average area occupancy of the pores 7 in the method of particle analysis of the image analysis software “A image kun”. May be calculated from the equivalent circle diameter of the pores 7 measured by applying.

また、本開示の回路基板１０における基板１はセラミックスからなるが、セラミックスとしては、酸化アルミニウム質セラミックス、酸化ジルコニウム質セラミックス、酸化アルミニウムおよび酸化ジルコニウムの複合セラミックス、窒化珪素質セラミックス、窒化アルミニウム質セラミックス、炭化珪素質セラミックスまたはムライト質セラミックス等を用いることができる。なお、基板１が酸化アルミニウム質セラミックスからなるならば、加工が比較的容易でありながら、機械的強度に優れたものとなる。また、基板１が窒化アルミニウム質セラミックスからなるならば、特に放熱性に優れたものとなる。   The substrate 1 in the circuit board 10 of the present disclosure is made of ceramics. Examples of the ceramics include aluminum oxide ceramics, zirconium oxide ceramics, composite ceramics of aluminum oxide and zirconium oxide, silicon nitride ceramics, aluminum nitride ceramics, Silicon carbide ceramics or mullite ceramics can be used. Note that if the substrate 1 is made of an aluminum oxide ceramic, the mechanical strength is excellent while processing is relatively easy. If the substrate 1 is made of an aluminum nitride ceramic, the heat dissipation is particularly excellent.

ここで、例えば、酸化アルミニウム質セラミックスとは、セラミックスを構成する全成分１００質量％のうち、酸化アルミニウムを７０質量％以上含有するものである。そして、本開示の回路基板１０における基板１が酸化アルミニウム質セラミックスであるか否かについては、以下の方法により確認することができる。まず、Ｘ線回折装置（ＸＲＤ）を用いて基板１を測定し、得られた結果をＪＣＰＤＳカードと照合することにより、酸化アルミニウムの存在を確認する。次に、ＩＣＰ（Inductively Coupled Plasma）発光分光分析装置（ＩＣＰ）または蛍光Ｘ線分析装置（ＸＲＦ）を用いて、アルミニウム（Ａｌ）の定量分析を行なう。そして、ＩＣＰまたはＸＲＦで測定したＡｌの含有量から酸化アルミニウム（Ａｌ_２Ｏ_３）に換算した含有量が７０質量％以上であれば、酸化アルミニウム質セラミックスである。なお、他のセラミックスについても同様である。 Here, for example, the aluminum oxide ceramics contains 70% by mass or more of aluminum oxide out of 100% by mass of all components constituting the ceramics. And whether the board | substrate 1 in the circuit board 10 of this indication is an aluminum oxide ceramic can be confirmed with the following method. First, the substrate 1 is measured using an X-ray diffractometer (XRD), and the obtained result is checked against a JCPDS card to confirm the presence of aluminum oxide. Next, quantitative analysis of aluminum (Al) is performed using an ICP (Inductively Coupled Plasma) emission spectroscopic analyzer (ICP) or a fluorescent X-ray analyzer (XRF). Then, if from the content of Al was determined by ICP or XRF aluminum oxide _(Al 2 _{O 3)} content in terms of 70 mass% or more, aluminum oxide ceramics. The same applies to other ceramics.

また、本開示の回路基板１０における貫通導体２および金属層３は、主成分として、銅、銀またはアルミニウムが挙げられる。ここで、貫通導体２の主成分が銀であるならば、銀は電気伝導性に優れていることから、大容量の電気を流すことが可能となる。また、金属層３の主成分が銅であるならば、銅の熱伝導性は高いことから、放熱性に優れたものとなる。なお、ここでいう主成分とは、貫通導体２を構成する全成分１００質量％のうち、５０質量％以上含有している成分のことであり、金属層３における主成分も同様である。   Moreover, as for the penetration conductor 2 and the metal layer 3 in the circuit board 10 of this indication, copper, silver, or aluminum is mentioned as a main component. Here, if the main component of the through conductor 2 is silver, it is possible to flow a large amount of electricity because silver is excellent in electrical conductivity. Moreover, if the main component of the metal layer 3 is copper, since the heat conductivity of copper is high, it will be excellent in heat dissipation. In addition, the main component here is a component which contains 50 mass% or more among 100 mass% of all the components which comprise the penetration conductor 2, and the main component in the metal layer 3 is also the same.

また、本開示の回路基板１０における貫通導体２および金属層３は、上記主成分の他に、副成分として、ジルコニウム、チタン、ハフニウム、ニオブ、モリブデン、タンタル、オスミウム、レニウムまたはタングステンのうち少なくとも１種を含有してもよい。   In addition, the through conductor 2 and the metal layer 3 in the circuit board 10 of the present disclosure include at least one of zirconium, titanium, hafnium, niobium, molybdenum, tantalum, osmium, rhenium, or tungsten as a subcomponent in addition to the main component. It may contain seeds.

また、金属層３は、金属層３の露出した表面上に部分的もしくは全面にめっき処理が行なわれていてもよい。このように、めっき処理が行なわれているならば、ボンディングワイヤ等の接合処理がしやすくなり、さらに金属層３が酸化腐蝕することを抑制することができる。なお、めっきの種類としては公知のめっきであればよく、例えば、金めっき、銀めっき、ニッケル−金めっきまたはニッケル−パラジウム−金めっき等が挙げられる。   Further, the metal layer 3 may be partially or entirely plated on the exposed surface of the metal layer 3. Thus, if the plating process is performed, it becomes easy to perform a bonding process of a bonding wire or the like, and it is possible to suppress the metal layer 3 from being oxidized and corroded. In addition, what is necessary is just a well-known plating as a kind of plating, For example, gold plating, silver plating, nickel-gold plating, nickel-palladium-gold plating, etc. are mentioned.

次に、本開示の電子装置２０について、図３を用いて説明する。図３に示す本開示の電子装置２０は、本開示の回路基板１０である、基板１、貫通導体２および金属層３に加え、金属層３上に位置する電子部品１１を備えるものである。なお、図３においては、基板１の第１面８上に金属層３を備え、この上に電子部品１１が位置する例を示しているが、基板１の第２面９上に金属層３を備えさせ、この上に電子部品１１を位置させてもよい。   Next, the electronic device 20 of the present disclosure will be described with reference to FIG. An electronic device 20 of the present disclosure shown in FIG. 3 includes an electronic component 11 located on the metal layer 3 in addition to the substrate 1, the through conductor 2, and the metal layer 3 which are the circuit board 10 of the present disclosure. 3 shows an example in which the metal layer 3 is provided on the first surface 8 of the substrate 1 and the electronic component 11 is positioned thereon, but the metal layer 3 is provided on the second surface 9 of the substrate 1. And the electronic component 11 may be positioned thereon.

ここで、電子部品１１としては、例えば、発光ダイオード（ＬＥＤ）素子、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）素子、インテリジェント・パワー・モジュール（ＩＰＭ）素子、金属酸化膜型電界効果トランジスタ（ＭＯＳＦＥＴ）素子、フリーホイーリングダイオード（ＦＷＤ）素子、ジャイアント・トランジスタ（ＧＴＲ）素子、ショットキー・バリア・ダイオード（ＳＢＤ）等の半導体素子、昇華型サーマルプリンタヘッドまたはサーマルインクジェットプリンタヘッド用の発熱素子、ペルチェ素子等を用いることができる。   Here, examples of the electronic component 11 include a light emitting diode (LED) element, an insulated gate bipolar transistor (IGBT) element, an intelligent power module (IPM) element, and a metal oxide field effect transistor (MOSFET) element. , Semiconductor elements such as freewheeling diode (FWD) element, giant transistor (GTR) element, Schottky barrier diode (SBD), heating element for sublimation type thermal printer head or thermal inkjet printer head, Peltier element, etc. Can be used.

以下、本開示の回路基板１０の製造方法の一例について説明する。なお、以下の説明では、貫通導体２の主成分を銀とし、金属層３の主成分を銅とした場合を例に挙げ、説明する。   Hereinafter, an example of a method for manufacturing the circuit board 10 of the present disclosure will be described. In the following description, the case where the main component of the through conductor 2 is silver and the main component of the metal layer 3 is copper will be described as an example.

まず、公知の方法により、貫通孔を有する基板１を準備する。次に、貫通導体２となる金属ペーストを作製する。そして、銀を主成分とする金属粉末と有機ビヒクルとを準備し、所望量秤量し混合することで、金属ペーストを作製する。なお、有機ビヒクルとは、有機バインダを有機溶剤に溶解したものである。   First, a substrate 1 having a through hole is prepared by a known method. Next, a metal paste to be the through conductor 2 is produced. Then, a metal powder containing silver as a main component and an organic vehicle are prepared, and a desired amount is weighed and mixed to prepare a metal paste. The organic vehicle is obtained by dissolving an organic binder in an organic solvent.

次に、基板１の貫通孔内に上記金属ペースト充填して乾燥させる。その後、熱処理を行なうことにより、貫通孔内に貫通導体２を備えた基板１を得ることができる。なお、熱処理の条件としては、真空雰囲気において、７９０℃以上８６０℃以下の最高温度で、３分以上６０分以下保持すればよい。   Next, the metal paste is filled in the through hole of the substrate 1 and dried. Thereafter, by performing heat treatment, the substrate 1 having the through conductors 2 in the through holes can be obtained. Note that the heat treatment may be performed in a vacuum atmosphere at a maximum temperature of 790 ° C. to 860 ° C. for 3 minutes to 60 minutes.

次に、基板１および貫通導体２に接する金属層３の作製方法について説明する。まず、貫通孔から露出している貫通導体２の表面をラップ加工により研磨した後、チタンおよび銅の薄層を、基板１および貫通導体２上にスパッタで形成する。ここで、薄膜の平均膜厚が０．５μｍ以上１．６μｍ以下となるようにする。なお、薄膜において、チタン層の平
均膜厚は０．１μｍ以上０．７μｍ以下、銅層の平均膜厚は０．５μｍ以上１．２μｍ以下であればよい。 Next, a method for producing the metal layer 3 in contact with the substrate 1 and the through conductor 2 will be described. First, after the surface of the through conductor 2 exposed from the through hole is polished by lapping, a thin layer of titanium and copper is formed on the substrate 1 and the through conductor 2 by sputtering. Here, the average film thickness of the thin film is set to be 0.5 μm or more and 1.6 μm or less. In addition, in a thin film, the average film thickness of a titanium layer should just be 0.1 to 0.7 micrometer, and the average film thickness of a copper layer should just be 0.5 to 1.2 micrometer.

次に、薄膜上にレジストパターンをフォトリソグラフィーにて形成し、電解銅めっきを用いて新たな銅層を形成した後、レジストパターンを除去し、はみ出したチタンおよび銅の薄膜をエッチングにより除去することで、金属層３を得る。ここで、電解銅めっきにより形成する銅層の平均膜厚は、少なくとも０．４μｍ以上であればよいが、３０μｍ以上８０μｍ以下であるのがよい。   Next, after forming a resist pattern on the thin film by photolithography and forming a new copper layer using electrolytic copper plating, the resist pattern is removed, and the protruding titanium and copper thin films are removed by etching. Thus, the metal layer 3 is obtained. Here, although the average film thickness of the copper layer formed by electrolytic copper plating should just be at least 0.4 micrometer or more, it is good that it is 30 micrometers or more and 80 micrometers or less.

このように形成された金属層３において、貫通導体２との界面４から０．５μｍ未満までにあたる第１領域５とは、上記スパッタにより形成された薄膜の一部である。一方、貫通導体２との界面４から０．５μｍ以上２．０μｍ以下までにあたる第２領域６とは、上記スパッタにより形成された薄膜の一部と電解銅めっきを用いて形成された銅層の一部とである。そして、第１領域５の気孔７の平均面積占有率よりも、第２領域６の気孔７の平均面積占有率の方を大きくするには、上述したラップ加工の加工条件およびスパッタの成膜条件を調整すればよい。   In the metal layer 3 formed in this way, the first region 5 that extends from the interface 4 with the through conductor 2 to less than 0.5 μm is a part of the thin film formed by the sputtering. On the other hand, the second region 6 corresponding to 0.5 μm or more and 2.0 μm or less from the interface 4 with the through conductor 2 is a part of the thin film formed by the sputtering and a copper layer formed by using electrolytic copper plating. With some. In order to make the average area occupancy of the pores 7 in the second region 6 larger than the average area occupancy of the pores 7 in the first region 5, the above-described lapping processing conditions and sputtering film forming conditions are used. Can be adjusted.

まず、ラップ加工に用いる砥粒の平均粒径を変化させることで、貫通導体２の表面性状が変化し、この貫通導体２の表面性状を反映して、スパッタにより形成される薄膜内に発生する気孔７の量が変化する。具体的には、砥粒の平均粒径を大きくする程、貫通導体２の表面が粗くなり、スパッタにより形成される薄膜内に発生する気孔７の量が増加する。このように、ラップ加工の加工条件を調整することで、金属層３の第１領域５の気孔７の平均面積占有率を任意の値にすることができる。   First, the surface property of the through conductor 2 is changed by changing the average particle size of the abrasive grains used for lapping, and the surface property of the through conductor 2 is reflected in the thin film formed by sputtering. The amount of pores 7 changes. Specifically, the larger the average grain size of the abrasive grains, the rougher the surface of the through conductor 2, and the amount of pores 7 generated in the thin film formed by sputtering increases. Thus, the average area occupation rate of the pores 7 in the first region 5 of the metal layer 3 can be set to an arbitrary value by adjusting the processing conditions of the lapping.

また、スパッタを行なう際に、基板１の温度および成膜速度を変化させることで、スパッタにより形成される薄膜の表面性状が変化し、スパッタにより形成される薄膜と銅めっきより形成される銅層との界面に発生する気孔７の量、大きさ、配列が変化する。具体的には、基板１の温度を高くする程、スパッタにより形成される薄膜が均質になりやすく、スパッタにより形成される薄膜と銅めっきより形成される銅層との界面に発生する気孔７の量が減少し、気孔７の円相当径が小さくなり、気孔７の列が形成されやすくなる。一方、成膜速度を速くする程、スパッタにより形成される薄膜が不均質になりやすく、スパッタにより形成される薄膜と銅めっきより形成される銅層との界面に発生する気孔７の量が増加し、気孔７の円相当径が大きくなり、気孔７の列が形成されにくくなる。このように、スパッタの成膜条件を調整することで、金属層３の第２領域６の気孔７の平均面積占有率を任意の値にすることができる。   In addition, when sputtering is performed, the surface properties of the thin film formed by sputtering are changed by changing the temperature of the substrate 1 and the film forming speed, and the thin film formed by sputtering and the copper layer formed by copper plating. The amount, size, and arrangement of the pores 7 generated at the interface with each other change. Specifically, the higher the temperature of the substrate 1, the easier the thin film formed by sputtering becomes, and the pores 7 generated at the interface between the thin film formed by sputtering and the copper layer formed by copper plating. The amount is reduced, the equivalent circle diameter of the pores 7 is reduced, and the rows of pores 7 are easily formed. On the other hand, as the deposition rate is increased, the thin film formed by sputtering tends to be inhomogeneous, and the amount of pores 7 generated at the interface between the thin film formed by sputtering and the copper layer formed by copper plating increases. However, the equivalent circle diameter of the pores 7 is increased, and the rows of the pores 7 are hardly formed. In this way, by adjusting the sputtering film forming conditions, the average area occupation ratio of the pores 7 in the second region 6 of the metal layer 3 can be set to an arbitrary value.

また、第２領域６において、気孔７の列を形成したり、気孔７の円相当径の平均値を０．１μｍ以上０．４μｍ以下としたり、気孔７の円相当径の最大値を０．５μｍ以下とするには、上述したように、スパッタの成膜条件を調整すればよい。   Further, in the second region 6, a row of pores 7 is formed, the average value of the equivalent circle diameter of the pores 7 is 0.1 μm or more and 0.4 μm or less, or the maximum equivalent circle diameter of the pores 7 is 0. In order to set the thickness to 5 μm or less, as described above, the sputtering film forming conditions may be adjusted.

また、金属層３の表面に、部分的もしくは全面にめっき処理を行なってもよい。このように、めっき処理を行なうことによって、電子部品１１やボンディングワイヤ等との密着がしやすくなり、酸化による金属層３の腐蝕を抑制することができる。なお、めっきの種類としては公知のめっきであればよく、例えば、金めっき、銀めっき、ニッケル−金めっきまたはニッケル−パラジウム−金めっき等が挙げられる。   Further, the surface of the metal layer 3 may be subjected to plating treatment partially or entirely. Thus, by performing a plating process, it becomes easy to adhere | attach with the electronic component 11, a bonding wire, etc., and the corrosion of the metal layer 3 by oxidation can be suppressed. In addition, what is necessary is just a well-known plating as a kind of plating, For example, gold plating, silver plating, nickel-gold plating, nickel-palladium-gold plating, etc. are mentioned.

次に、本開示の電子装置２０については、上述した回路基板１０の金属層３上に電子部品１１を搭載することにより得ることができる。   Next, the electronic device 20 according to the present disclosure can be obtained by mounting the electronic component 11 on the metal layer 3 of the circuit board 10 described above.

以下、本開示の実施例を具体的に説明するが、本開示は以下の実施例に限定されるもの
ではない。 Examples of the present disclosure will be specifically described below, but the present disclosure is not limited to the following examples.

金属層の貫通導体上に位置する領域において、貫通導体との界面から０．５μｍ未満までにあたる第１領域と、貫通導体との界面から０．５μｍ以上２．０μｍ以下までにあたる第２領域とにおける気孔の平均面積占有率が異なる試料を作製し、ヒートサイクル試験による電気抵抗値の変化を評価した。   In a region located on the through conductor of the metal layer, in a first region corresponding to less than 0.5 μm from the interface with the through conductor and in a second region corresponding to not less than 0.5 μm and not more than 2.0 μm from the interface with the through conductor Samples having different average area occupancy ratios of pores were prepared, and changes in electrical resistance values by a heat cycle test were evaluated.

まず、直径１００μｍの貫通孔を有し、窒化アルミニウム質セラミックスからなり、厚みが０．５ｍｍである基板を準備した。   First, a substrate having a through hole with a diameter of 100 μm, made of an aluminum nitride ceramic, and having a thickness of 0.5 mm was prepared.

次に、質量比として、銀粉末：銅粉末：チタン粉末：モリブデン粉末＝６４：２５：２：９となるように配合した金属粉末を準備した。そして、この金属粉末１００質量部に対し、有機ビヒクルを２５質量部添加することで、貫通導体となる金属ペーストを作製した。   Next, a metal powder was prepared so that the silver powder: copper powder: titanium powder: molybdenum powder = 64: 25: 2: 9 as the mass ratio. And the metal paste used as a penetration conductor was produced by adding 25 mass parts of organic vehicles to 100 mass parts of this metal powder.

次に、基板の貫通孔内に上記金属ペースト充填して乾燥させた。その後、真空雰囲気において、８４０℃の最高温度で、４５分保持する熱処理を行なうことにより、貫通孔内に貫通導体を備えた基板を得た。   Next, the metal paste was filled in the through holes of the substrate and dried. Then, the board | substrate provided with the through-conductor in the through-hole was obtained by performing the heat processing hold | maintained for 45 minutes at the maximum temperature of 840 degreeC in a vacuum atmosphere.

次に、基板および貫通導体の表面を、基板の厚みが０．３８ｍｍとなるまで、ラップ加工により研磨した。そして、チタンおよび銅の薄層を、基板および貫通導体上にスパッタで形成した。ここで、ラップ加工の加工条件およびスパッタの成膜条件は、金属層の各領域（第１領域、第２領域）の気孔の平均面積占有率が表１に示す値となるように調整した。なお、チタン層の平均膜厚は０．４μｍ、銅層の平均膜厚は０．７μｍとなるようにした。   Next, the surface of the substrate and the through conductor was polished by lapping until the thickness of the substrate became 0.38 mm. Then, a thin layer of titanium and copper was formed on the substrate and the through conductor by sputtering. Here, the lapping process conditions and the sputtering film forming conditions were adjusted so that the average area occupancy of the pores in each region (first region, second region) of the metal layer was a value shown in Table 1. The average thickness of the titanium layer was 0.4 μm, and the average thickness of the copper layer was 0.7 μm.

次に、薄膜上にレジストパターンをフォトリソグラフィーにて形成し、電解銅めっきを用いて平均膜厚６０μｍの銅層を形成した後、レジストパターンを除去し、はみ出したチタンおよび銅の薄膜をエッチングにより除去することで、面積が６ｍｍ×６ｍｍである金属層を形成し、各試料を得た。   Next, after forming a resist pattern on the thin film by photolithography and forming a copper layer having an average film thickness of 60 μm using electrolytic copper plating, the resist pattern is removed, and the protruding titanium and copper thin films are etched. By removing, a metal layer having an area of 6 mm × 6 mm was formed, and each sample was obtained.

次に、各試料において、金属層の各領域の気孔の平均面積占有率は、以下の方法で算出した。まず、各試料を、図１に示す断面形状となるように切断した。次に、この切断面を、ＣＰを用いて研磨することで、観察面を得た。そして、この観察面における、金属層の各領域を、ＳＥＭを用いて８０００倍の倍率で観察し、写真を撮影した。そして、この写真において、気孔を黒く塗りつぶした後、画像解析ソフト「Ａ像くん」の粒子解析という手法を適用して画像解析を行なうことで、各領域における気孔の合計面積を求めた。そして、各領域における気孔の合計面積を、各領域の面積で除することにより、各領域の気孔の平均面積占有率を算出した。なお、「Ａ像くん」の解析条件としては、結晶粒子の明度を「明」、２値化の方法を「自動」、シェーディングを「有」とした。   Next, in each sample, the average area occupation ratio of pores in each region of the metal layer was calculated by the following method. First, each sample was cut so as to have a cross-sectional shape shown in FIG. Next, this cut surface was polished with CP to obtain an observation surface. And each area | region of the metal layer in this observation surface was observed by the magnification of 8000 times using SEM, and the photograph was image | photographed. In this photograph, the pores were blacked out, and then image analysis was performed by applying the particle analysis method of the image analysis software “A image-kun”, thereby obtaining the total area of the pores in each region. Then, the average area occupation ratio of the pores in each region was calculated by dividing the total area of the pores in each region by the area of each region. As analysis conditions for “A image-kun”, the brightness of the crystal particles was “bright”, the binarization method was “automatic”, and the shading was “present”.

次に、上述した方法により作製した別の各試料に対して、各試料の貫通導体と金属層とに電気抵抗測定器の端子を接触させ、２０ｍＶの電圧を加えることで、貫通導体と金属層とを合わせた電気抵抗値を測定した。その結果、各試料の電気抵抗値は、全て４ｍΩであった。   Next, for each of the other samples prepared by the method described above, the terminal of the electrical resistance measuring instrument is brought into contact with the through conductor and the metal layer of each sample, and a voltage of 20 mV is applied, whereby the through conductor and the metal layer are applied. And the electrical resistance value was measured. As a result, all the electrical resistance values of the samples were 4 mΩ.

次に、各試料に対して、加熱および冷却を繰り返すヒートサイクル試験を、以下の方法で行なった。まず、各試料を冷熱衝撃試験装置内へ入れ、温度を室温（２５℃）から−４５℃に降温して１５分保持してから、昇温して１２５℃で１５分保持した後、室温まで降
温するというサイクルを１サイクルとし、このサイクルを１５００回繰り返した。そして、ヒートサイクル試験後、上述の電気抵抗値を測定した方法で、各試料の電気抵抗値を測定した。 Next, the heat cycle test which repeats a heating and cooling with respect to each sample was done with the following method. First, each sample was put into a thermal shock test apparatus, the temperature was lowered from room temperature (25 ° C.) to −45 ° C. and held for 15 minutes, then heated and held at 125 ° C. for 15 minutes, and then to room temperature. The cycle of lowering the temperature was defined as one cycle, and this cycle was repeated 1500 times. And the heat resistance value of each sample was measured by the method which measured the above-mentioned electrical resistance value after the heat cycle test.

そして、各試料のヒートサイクル試験前の電気抵抗値とヒートサイクル試験後の電気抵抗値とを比較し、最も電気抵抗値の上昇率が小さい試料から順に、各試料に順位を付けた。ここで、最も電気抵抗値が上昇しなかった試料を１位とし、最も電気抵抗値が上昇した試料を最下位（８位）とした。結果を表１に示す。   And the electrical resistance value before the heat cycle test of each sample was compared with the electrical resistance value after the heat cycle test, and each sample was ranked in order from the sample with the smallest increase rate of the electrical resistance value. Here, the sample with the lowest electrical resistance value was ranked first, and the sample with the highest electrical resistance value was ranked lowest (eighth). The results are shown in Table 1.

表１に示すように、試料Ｎｏ．３−８の順位が高いことから、金属層において、第１領域の気孔の平均面積占有率よりも、第２領域の気孔の平均面積占有率の方が大きいことで、加熱および冷却が繰り返されても、電気抵抗値を低く維持でき、長期間に亘っての使用が可能であることがわかった。   As shown in Table 1, sample no. Since the rank of 3-8 is high, heating and cooling are repeated in the metal layer because the average area occupation ratio of the pores in the second region is larger than the average area occupation ratio of the pores in the first region. However, it was found that the electric resistance value can be kept low and can be used for a long period of time.

また、試料Ｎｏ．３−８の中でも、試料Ｎｏ．５−７の順位が特に高いことから、金属層において、第１領域の気孔の平均面積占有率が０．３面積％以下であり、第２領域の気孔の平均面積占有率が１．５面積％以上４．０面積％以下であることで、加熱および冷却が繰り返されても、電気抵抗値をより低く維持できることがわかった。   Sample No. Among sample 3-8, sample no. Since the order of 5-7 is particularly high, in the metal layer, the average area occupation ratio of the pores in the first region is 0.3 area% or less, and the average area occupation ratio of the pores in the second region is 1.5 areas. It was found that the electrical resistance value can be kept lower even when heating and cooling are repeated when the ratio is not less than% and not more than 4.0 area%.

次に、金属層の第２領域において、貫通導体との界面に対して平行な気孔の列の有無が異なる試料を作製し、ヒートサイクル試験による電気抵抗値の変化を評価した。   Next, in the second region of the metal layer, samples with different presence / absence of pore arrays parallel to the interface with the through conductors were produced, and changes in electrical resistance values due to the heat cycle test were evaluated.

なお、作製方法としては、金属層の第２領域において、貫通導体との界面に対して平行な気孔の列の有無が表２に示すようになるように、スパッタの成膜条件を変更したこと以外は実施例１の試料Ｎо．６の作製方法と同様とした。なお、試料Ｎｏ．１０は、実施例１の試料Ｎｏ．６と同じである。   In addition, as a manufacturing method, in the second region of the metal layer, the sputtering film forming conditions were changed so that the presence / absence of a row of pores parallel to the interface with the through conductor is as shown in Table 2. Except for the sample No. 1 of Example 1. 6 was the same as the manufacturing method. Sample No. 10 is sample No. of Example 1. Same as 6.

そして、得られた各試料に対して、ヒートサイクル試験およびヒートサイクル試験前後
の電気抵抗値の変化の評価を実施例１と同じ方法で行なった。 And the evaluation of the change of the electrical resistance value before and behind the heat cycle test and the heat cycle test was performed on the obtained samples by the same method as in Example 1.

結果を表２に示す。なお、順位付けは、表２に示す試料のみを比較して付けている。   The results are shown in Table 2. The ranking is made by comparing only the samples shown in Table 2.

表２に示すように、試料Ｎｏ．１０に比べて試料Ｎｏ．９の順位が高かった。この結果から、第２領域における気孔が、貫通導体との界面に対して平行に列をなしていれば、加熱および冷却が繰り返されても、電気抵抗値をより低く維持できることがわかった。   As shown in Table 2, sample no. Compared to sample No. 10, sample no. The ranking of 9 was high. From this result, it was found that if the pores in the second region are arranged in parallel to the interface with the through conductor, the electric resistance value can be kept lower even when heating and cooling are repeated.

次に、金属層の第２領域において、気孔の円相当径の平均値が異なる試料を作製し、ヒートサイクル試験による電気抵抗値の変化を評価した。   Next, in the second region of the metal layer, samples having different average values of the equivalent circle diameters of the pores were prepared, and the change in the electric resistance value by the heat cycle test was evaluated.

なお、作製方法としては、金属層の第２領域において、気孔の円相当径の平均値が表３に示す値となるように、スパッタの成膜条件を変更したこと以外は実施例２の試料Ｎо．９の作製方法と同様とした。なお、試料Ｎｏ．１５は、実施例２の試料Ｎｏ．９と同じである。   As a manufacturing method, the sample of Example 2 was used except that the sputtering film forming conditions were changed so that the average value of the equivalent circle diameters of the pores was the value shown in Table 3 in the second region of the metal layer. Nо. This was the same as the manufacturing method of No. 9. Sample No. 15 is the sample No. of Example 2. Same as 9.

次に、各試料の金属層の第２領域における気孔の円相当径の平均値を、画像解析ソフト「Ａ像くん」の粒子解析という手法を用いて、実施例１の気孔の平均面積占有率を算出した方法と同じ条件で測定し、算出した。   Next, the average value of the equivalent circle diameters of the pores in the second region of the metal layer of each sample was determined using the particle analysis method of the image analysis software “A image-kun”, and the average area occupation ratio of the pores of Example 1 The measurement was performed under the same conditions as in the calculation method.

そして、各試料に対して、ヒートサイクル試験およびヒートサイクル試験前後の電気抵抗値の変化の評価を実施例１と同じ方法で行なった。   Then, for each sample, the heat cycle test and the evaluation of the change in electrical resistance value before and after the heat cycle test were performed in the same manner as in Example 1.

結果を表３に示す。なお、順位付けは、表３に示す試料のみを比較して付けている。   The results are shown in Table 3. The ranking is made by comparing only the samples shown in Table 3.

表３に示すように、試料Ｎｏ．１１、１５に比べて試料Ｎｏ．１２−１４の順位が高かった。この結果から、第２領域における気孔の円相当径の平均値が０．１μｍ以上０．４μｍ以下であれば、加熱および冷却が繰り返されても、電気抵抗値をより低く維持できることがわかった。   As shown in Table 3, Sample No. Compared to Samples 11 and 15, Sample No. The ranking of 12-14 was high. From this result, it was found that if the average value of the equivalent circle diameters of the pores in the second region is 0.1 μm or more and 0.4 μm or less, the electric resistance value can be kept lower even if heating and cooling are repeated.

次に、金属層の第２領域において、気孔の円相当径の最大値が異なる試料を作製し、ヒートサイクル試験による電気抵抗値の変化を評価した。   Next, samples having different maximum circle equivalent diameters of pores in the second region of the metal layer were prepared, and changes in electrical resistance values due to a heat cycle test were evaluated.

なお、作製方法としては、金属層の第２領域において、気孔の円相当径の最大値が表４に示す値となるように、スパッタの成膜条件を変更したこと以外は実施例３の試料Ｎо．１３の作製方法と同様とした。なお、試料Ｎｏ．１８は、実施例３の試料Ｎｏ．１３と同じである。   As a manufacturing method, the sample of Example 3 was used except that the sputtering film forming conditions were changed so that the maximum value of the equivalent circle diameter of the pores became the value shown in Table 4 in the second region of the metal layer. Nо. The manufacturing method was the same as that of No. 13. Sample No. 18 shows the sample No. of Example 3. 13 is the same.

次に、各試料の金属層の第２領域における気孔の円相当径の最大値を、画像解析ソフト「Ａ像くん」の粒子解析という手法を用いて、実施例１の気孔の平均面積占有率を算出した方法と同じ条件で測定し、算出した。   Next, using the technique of particle analysis of image analysis software “A image-kun”, the maximum value of the equivalent circle diameter of the pores in the second region of the metal layer of each sample is used. The measurement was performed under the same conditions as in the calculation method.

そして、各試料に対して、ヒートサイクル試験およびヒートサイクル試験前後の電気抵抗値の変化の評価を実施例１と同じ方法で行なった。   Then, for each sample, the heat cycle test and the evaluation of the change in electrical resistance value before and after the heat cycle test were performed in the same manner as in Example 1.

結果を表４に示す。なお、順位付けは、表４に示す試料のみを比較して付けている。   The results are shown in Table 4. The ranking is made by comparing only the samples shown in Table 4.

表４に示すように、試料Ｎｏ．１８に比べて試料Ｎｏ．１６、１７の順位が高かった。この結果から、第２領域における気孔の円相当径の最大値が０．５μｍ以下であれば、加熱および冷却が繰り返されても、電気抵抗値をより低く維持できることがわかった。   As shown in Table 4, Sample No. Compared to sample No. 18, sample no. The ranking of 16 and 17 was high. From this result, it was found that if the maximum value of the equivalent circle diameter of the pores in the second region is 0.5 μm or less, the electric resistance value can be kept lower even if heating and cooling are repeated.

１：基板
２：貫通導体
３：金属層
４：界面
５：第１領域
６：第２領域
７：気孔
８：第１面
９：第２面
１０：回路基板
１１：電子部品
２０：電子装置 DESCRIPTION OF SYMBOLS 1: Board | substrate 2: Through-conductor 3: Metal layer 4: Interface 5: 1st area | region 6: 2nd area | region 7: Porosity 8: 1st surface 9: 2nd surface 10: Circuit board 11: Electronic component 20: Electronic device

Claims (6)

セラミックスからなり、貫通孔を有する基板と、
前記貫通孔内に位置する貫通導体と、
前記基板および前記貫通導体に接して位置し、前記貫通導体と熱膨張係数が異なる金属層とを備え、
前記金属層の前記貫通導体上に位置する領域において、前記貫通導体との界面から０．５μｍ未満までにあたる第１領域の気孔の平均面積占有率よりも、前記貫通導体との界面から０．５μｍ以上２．０μｍ以下までにあたる第２領域の気孔の平均面積占有率の方が大きい回路基板。 A substrate made of ceramics and having a through hole;
A through conductor located in the through hole;
A metal layer that is located in contact with the substrate and the through conductor and has a different thermal expansion coefficient from the through conductor;
In the region of the metal layer located on the through conductor, the average area occupancy of the pores in the first region corresponding to less than 0.5 μm from the interface with the through conductor is 0.5 μm from the interface with the through conductor. A circuit board having a larger average area occupancy ratio of pores in the second region corresponding to not less than 2.0 μm or less. 前記第１領域の気孔の平均面積占有率が０．３面積％以下であり、前記第２領域の気孔の平均面積占有率が１．５面積％以上４．０面積％以下である請求項１に記載の回路基板。   The average area occupation rate of pores in the first region is 0.3 area% or less, and the average area occupation rate of pores in the second region is 1.5 area% or more and 4.0 area% or less. Circuit board as described in. 前記第２領域における気孔は、前記貫通導体との界面に対して平行に列をなしている請求項１または請求項２に記載の回路基板。   The circuit board according to claim 1, wherein the pores in the second region are arranged in parallel to the interface with the through conductor. 前記第２領域における気孔の円相当径の平均値が０．１μｍ以上０．４μｍ以下である請求項１乃至請求項３のいずれかに記載の回路基板。   4. The circuit board according to claim 1, wherein an average value of equivalent circle diameters of pores in the second region is 0.1 μm or more and 0.4 μm or less. 5. 前記第２領域における気孔の円相当径の最大値が０．５μｍ以下である請求項１乃至請求項４のいずれかに記載の回路基板。   5. The circuit board according to claim 1, wherein the maximum value of the equivalent circle diameter of the pores in the second region is 0.5 μm or less. 請求項１乃至請求項５のいずれかに記載の回路基板と、該回路基板の前記金属層上に位置する電子部品とを備える電子装置。   An electronic device comprising the circuit board according to any one of claims 1 to 5 and an electronic component positioned on the metal layer of the circuit board.

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