JP2018120906A - Semiconductor layer manufacturing method and semiconductor layer - Google Patents
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Abstract
Description
本発明は、半導体層の製造方法、および半導体層に関する。 The present invention relates to a method for manufacturing a semiconductor layer, and a semiconductor layer.
ＧｅＳｎ層は、光デバイスや電子デバイスの分野で利用が期待されている。 The GeSn layer is expected to be used in the fields of optical devices and electronic devices.
例えば、光デバイスの分野において、シリコンフォトニックスへの期待が高まる中、ＩＶ族半導体は間接遷移であるため、レーザーなどの通信用光源を実現し難い。しかし、ＧｅＳｎ層のスズの組成比（Ｓｎ組成比）が高いと、直接遷移となるため、高効率に発光し、レーザーなどの光源への応用が期待される。 For example, in the field of optical devices, while expectations for silicon photonics are increasing, group IV semiconductors are indirect transitions, making it difficult to realize a communication light source such as a laser. However, if the tin composition ratio (Sn composition ratio) of the GeSn layer is high, direct transition occurs, so that light is emitted with high efficiency and application to a light source such as a laser is expected.
また、例えば、電子デバイスの分野において、ｐ型トランジスタの高速化が大きな課題となっている。これは、ｐ型の正孔伝導がｎ型の電子伝導に比べて遅いことに起因している。ここで、ｐ型で最も高速に動作するのがＧｅであり、Ｓｎを添加することによりさらなる高速化が期待される。 Also, for example, in the field of electronic devices, increasing the speed of p-type transistors is a major issue. This is because p-type hole conduction is slower than n-type electron conduction. Here, Ge is the p-type and operates at the highest speed, and further increase in speed is expected by adding Sn.
しかしながら、ＧｅへのＳｎの固溶限は低く、ＧｅＳｎ層においてＳｎ組成比を高くしようとすると、成膜中の温度により、Ｓｎが析出してしまう。そのため、高いＳｎ組成比のＧｅＳｎ層を実現するためには、低温での結晶成長が考えられる。ところが、結晶成長を低温で行うと、ＧｅＳｎ層の結晶性が低下してしまう。 However, the solid solubility limit of Sn in Ge is low, and if an attempt is made to increase the Sn composition ratio in the GeSn layer, Sn precipitates due to the temperature during film formation. Therefore, in order to realize a GeSn layer having a high Sn composition ratio, crystal growth at a low temperature can be considered. However, when crystal growth is performed at a low temperature, the crystallinity of the GeSn layer is lowered.
例えば非特許文献１には、Ｓｎ組成比が４．５％で、ラマンスペクトルの半値幅が７．３ｃｍ−１であるＧｅＳｎ層が記載されている。 For example, Non-Patent Document 1 describes a GeSn layer having an Sn composition ratio of 4.5% and a Raman spectrum half width of 7.3 cm −1 .
非特許文献１に記載のＧｅＳｎ層は、結晶性が高いとはいえない。 The GeSn layer described in Non-Patent Document 1 cannot be said to have high crystallinity.
本発明のいくつかの態様に係る目的の１つは、ゲルマニウム（Ｇｅ）およびスズ（Ｓｎ）を含む半導体層の製造方法であって、スズの組成比が高くても、スズの析出を抑制することができ、高い結晶性を有することができる半導体層の製造方法を提供することにある。また、本発明のいくつかの態様に係る目的の１つは、ゲルマニウムおよびスズを含む半導体層であって、スズの組成比が高くても、スズの析出を抑制することができ、高い結晶性を有することができる半導体層を提供することにある。 One of the objects according to some embodiments of the present invention is a method for manufacturing a semiconductor layer containing germanium (Ge) and tin (Sn), and suppresses precipitation of tin even if the composition ratio of tin is high. Another object of the present invention is to provide a method for manufacturing a semiconductor layer that can have high crystallinity. In addition, one of the objects according to some embodiments of the present invention is a semiconductor layer containing germanium and tin, which can suppress precipitation of tin even when the composition ratio of tin is high, and has high crystallinity. It is to provide a semiconductor layer that can have the following.
本発明に係る半導体層の製造方法は、
物理気相成長法によって、基板の上方に、ゲルマニウムおよびスズを含む半導体層を形成する半導体層の製造方法であって、
前記基板を第１温度に加熱して、前記基板の上方に、ラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークの半値幅が３ｃｍ−１より大きい第１層を形成する工程と、
前記基板を、前記第１温度より高い温度であって、かつ５０℃以上で３５０℃より低い第２温度に加熱して、前記第１層の上方に第２層を形成する工程と、
を含む。
A method for producing a semiconductor layer according to the present invention includes:
A method for producing a semiconductor layer, wherein a semiconductor layer containing germanium and tin is formed above a substrate by physical vapor deposition,
Heating the substrate to a first temperature to form a first layer above the substrate with a half width of a peak attributed to a Ge-Ge bond of a Raman spectrum greater than 3 cm -1 ;
Heating the substrate to a second temperature higher than the first temperature and not lower than 50 ° C. and lower than 350 ° C. to form a second layer above the first layer;
including.
このような半導体層の製造方法では、スズの組成比が高くても、スズが析出することを抑制することができ、高い結晶性を有することができる半導体層を形成することができる。 In such a method for manufacturing a semiconductor layer, even if the composition ratio of tin is high, precipitation of tin can be suppressed and a semiconductor layer having high crystallinity can be formed.
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下「Ａ」という）の「上方」に他の特定のもの（以下「Ｂ」という）を形成する」などと用いている。本発明に係る記載では、この例のような場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。 In the description of the present invention, the word “upper” is, for example, “forms another specific thing (hereinafter referred to as“ B ”)“ above ”a specific thing (hereinafter referred to as“ A ”)”. Etc. In the description according to the present invention, in the case of this example, the case where B is directly formed on A and the case where B is formed on A via another are included. The word “upward” is used.
本発明に係る半導体層の製造方法において、
前記第１層の前記半値幅は、４．５ｃｍ−１以下であってもよい。
In the method for manufacturing a semiconductor layer according to the present invention,
The half width of the first layer may be 4.5 cm −1 or less.
このような半導体層の製造方法では、より高い結晶層を有することができる半導体層を形成することができる。 In such a method for manufacturing a semiconductor layer, a semiconductor layer that can have a higher crystal layer can be formed.
本発明に係る半導体層の製造方法において、
前記第２温度は、２７５℃以上であってもよい。
In the method for manufacturing a semiconductor layer according to the present invention,
The second temperature may be 275 ° C. or higher.
このような半導体層の製造方法では、第２温度を２７５℃にしても、第２層の表面にスズが析出することを抑制することができ、高い結晶性を有する半導体層を形成することができる。 In such a semiconductor layer manufacturing method, even if the second temperature is set to 275 ° C., it is possible to suppress the precipitation of tin on the surface of the second layer, and to form a semiconductor layer having high crystallinity. it can.
本発明に係る半導体層の製造方法において、
前記基板を、前記第１温度よりも高く前記第２温度よりも低い第３温度に加熱して、前記基板と前記第１層との間に、第３層を形成する工程を含んでもよい。
In the method for manufacturing a semiconductor layer according to the present invention,
The method may include a step of heating the substrate to a third temperature that is higher than the first temperature and lower than the second temperature to form a third layer between the substrate and the first layer.
このような半導体層の製造方法では、第３層を形成しない場合に比べて、高い結晶性を有する半導体層を形成することができる。 In such a method for manufacturing a semiconductor layer, a semiconductor layer having high crystallinity can be formed as compared with the case where the third layer is not formed.
本発明に係る半導体層の製造方法において、
前記第２層の厚さは、２００ｎｍ以下であってもよい。
In the method for manufacturing a semiconductor layer according to the present invention,
The second layer may have a thickness of 200 nm or less.
このような半導体層の製造方法では、スズが析出することを、より確実に抑制することができる。 In such a semiconductor layer manufacturing method, it is possible to more reliably suppress the precipitation of tin.
本発明に係る半導体層の製造方法において、
前記半導体層の表面を除去する工程を含んでもよい。
In the method for manufacturing a semiconductor layer according to the present invention,
A step of removing the surface of the semiconductor layer may be included.
このような半導体層の製造方法では、より確実に、スズが析出することを抑制することができ、高い結晶性を有する半導体層を形成することができる。 In such a method for manufacturing a semiconductor layer, it is possible to more reliably suppress the precipitation of tin and form a semiconductor layer having high crystallinity.
本発明に係る半導体層の製造方法において、
前記物理気相成長法は、スパッタ法であってもよい。
In the method for manufacturing a semiconductor layer according to the present invention,
The physical vapor deposition method may be a sputtering method.
このような半導体層の製造方法では、スズの組成比が高くても、スズの析出を抑制することができ、高い結晶性を有することができる。 In such a method for manufacturing a semiconductor layer, even if the composition ratio of tin is high, precipitation of tin can be suppressed and high crystallinity can be achieved.
本発明に係る半導体層は、
ゲルマニウムおよびスズを含み、
ゲルマニウムの原子数とスズの原子数との和に対するスズの原子数の比は、３％以上であり、
ラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークの半値幅は、３ｃｍ−１より大きく、４ｃｍ−１以下である。
The semiconductor layer according to the present invention comprises:
Including germanium and tin,
The ratio of the number of tin atoms to the sum of the number of germanium atoms and the number of tin atoms is 3% or more,
The full width at half maximum of the peak attributed to the Ge—Ge bond in the Raman spectrum is larger than 3 cm −1 and not larger than 4 cm −1 .
このような半導体層では、スズの組成比が高くても、スズが析出することを抑制することができ、高い結晶性を有することができる。 In such a semiconductor layer, even if the composition ratio of tin is high, precipitation of tin can be suppressed and high crystallinity can be obtained.
本発明に係る半導体層において、
前記比は、９％以上であってもよい。
In the semiconductor layer according to the present invention,
The ratio may be 9% or more.
このような半導体層では、より高いスズの組成比を有することができる。 Such a semiconductor layer can have a higher tin composition ratio.
本発明に係る半導体層において、
前記比は、１４％以下であってもよい。
In the semiconductor layer according to the present invention,
The ratio may be 14% or less.
このような半導体層では、スズの組成比が高くても、スズが析出することを抑制することができ、高い結晶性を有することができる。 In such a semiconductor layer, even if the composition ratio of tin is high, precipitation of tin can be suppressed and high crystallinity can be obtained.
本発明に係る半導体層において、
前記半値幅は、３．７ｃｍ−１以下であってもよい。
In the semiconductor layer according to the present invention,
The full width at half maximum may be 3.7 cm −1 or less.
このような半導体層では、より高い結晶性を有することができる。 Such a semiconductor layer can have higher crystallinity.
本発明に係る半導体層は、
ゲルマニウムおよびスズを含み、
ゲルマニウムの原子数とスズの原子数との和に対するスズの原子数の比は、１２％以上であり、
ラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークの半値幅は、３ｃｍ−１より大きく、５．５ｃｍ−１以下である。
The semiconductor layer according to the present invention comprises:
Including germanium and tin,
The ratio of the number of tin atoms to the sum of the number of germanium atoms and the number of tin atoms is 12% or more,
Half-width of the peak attributed to the Ge-Ge bonds Raman spectrum is greater than 3 cm -1, is 5.5cm -1 or less.
このような半導体層では、スズの組成比が高くても、スズが析出することを抑制することができ、高い結晶性を有することができる。 In such a semiconductor layer, even if the composition ratio of tin is high, precipitation of tin can be suppressed and high crystallinity can be obtained.
本発明に係る半導体層において、
前記比は、１４％以上であってもよい。
In the semiconductor layer according to the present invention,
The ratio may be 14% or more.
このような半導体層では、より高いスズの組成比を有することができる。 Such a semiconductor layer can have a higher tin composition ratio.
本発明に係る半導体層において、
前記比は、１５％以下であってもよい。
In the semiconductor layer according to the present invention,
The ratio may be 15% or less.
このような半導体層では、スズの組成比が高くても、スズが析出することを抑制することができ、高い結晶性を有することができる。 In such a semiconductor layer, even if the composition ratio of tin is high, precipitation of tin can be suppressed and high crystallinity can be obtained.
本発明に係る半導体層において、
表面粗さＲｍｓは、２ｎｍ以下であってもよい。
In the semiconductor layer according to the present invention,
The surface roughness Rms may be 2 nm or less.
このような半導体層では、滑らかな表面を有することができる。 Such a semiconductor layer can have a smooth surface.
以下、本発明の好適な実施形態について、図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。 DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings. The embodiments described below do not unduly limit the contents of the present invention described in the claims. In addition, not all of the configurations described below are essential constituent requirements of the present invention.
１． 半導体層
まず、本実施形態に係る半導体層について、図面を参照しながら説明する。図１は、本実施形態に係る半導体層１０を模式的に示す断面図である。
1. Semiconductor Layer First, the semiconductor layer according to this embodiment will be described with reference to the drawings. FIG. 1 is a cross-sectional view schematically showing a semiconductor layer 10 according to the present embodiment.
半導体層１０は、図１に示すように、基板２の上方に（図示の例では、基板２上に）設けられている。基板２は、例えば、シリコン（Ｓｉ）基板である。基板２は、単結晶基板であってもよい。なお、基板２は、絶縁体にシリコン単結晶薄膜が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＳＯＱ（Ｓｉｌｉｃｏｎ ｏｎ Ｑｕａｒｔｚ）基板であってもよい。また、基板２は、ゲルマニウム（Ｇｅ）基板であってもよいし、ＧＯＩ（Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であってもよい。また、基板２は、酸化物基板（例えば、酸化シリコンからなる基板）であってもよい。基板２は、例えば、（１００）基板であってもよい。基板２および半導体層１０は、例えば、半導体積層膜１００を構成している。 As shown in FIG. 1, the semiconductor layer 10 is provided above the substrate 2 (on the substrate 2 in the illustrated example). The substrate 2 is, for example, a silicon (Si) substrate. The substrate 2 may be a single crystal substrate. The substrate 2 may be an SOI (Silicon on Insulator) substrate or an SOQ (Silicon on Quartz) substrate in which a silicon single crystal thin film is formed on an insulator. Further, the substrate 2 may be a germanium (Ge) substrate or a GOI (Germanium on Insulator) substrate. The substrate 2 may be an oxide substrate (for example, a substrate made of silicon oxide). The substrate 2 may be, for example, a (100) substrate. The substrate 2 and the semiconductor layer 10 constitute, for example, a semiconductor stacked film 100.
半導体層１０は、ゲルマニウム（Ｇｅ）およびスズ（Ｓｎ）を含む。半導体層１０は、ゲルマニウムおよびスズからなるＧｅＳｎ層であってもよい。 The semiconductor layer 10 includes germanium (Ge) and tin (Sn). The semiconductor layer 10 may be a GeSn layer made of germanium and tin.
半導体層１０におけるＧｅの原子数とＳｎの原子数との和に対するＳｎの原子数の比（Ｓｎの原子数／（Ｇｅの原子数＋Ｓｎの原子数）、Ｓｎ組成比）は、３％以上２０％以下であり、好ましくは、９％以上１５％以下である。Ｓｎ組成比を３％以上とすることにより、例えば、Ｓｎ組成比の高い半導体層１０を形成することができる。Ｓｎ組成比を２０％以下とすることにより、例えば、Ｓｎの析出を抑制することができる。 The ratio of the number of Sn atoms to the sum of the number of Ge atoms and the number of Sn atoms in the semiconductor layer 10 (the number of Sn atoms / (the number of Ge atoms + the number of Sn atoms), the Sn composition ratio) is 3% or more and 20 %, Preferably 9% or more and 15% or less. By setting the Sn composition ratio to 3% or more, for example, the semiconductor layer 10 having a high Sn composition ratio can be formed. By setting the Sn composition ratio to 20% or less, for example, precipitation of Sn can be suppressed.
半導体層１０のラマンスペクトルのＧｅ−Ｇｅ結合（ＧｅとＧｅとの間の結合）に帰属されるピークの半値幅（ＦＷＨＭ：ｆｕｌｌ ｗｉｄｔｈ ａｔ ｈａｌｆ ｍａｘｉｍｕｍ、以下、単に「ラマンスペクトルの半値幅」ともいう）は、３ｃｍ−１より大きく５．５ｃｍ−１以下である。半導体層１０のラマンスペクトルの半値幅を３ｃｍ−１より大きくすることにより、Ｓｎが析出することを抑制することができる。半導体層１０のラマンスペクトルの半値幅を５．５ｃｍ−１以下にすることにより、半導体層１０は、高い結晶性を有することができる。ラマンスペクトルの半値幅が小さいほど、結晶性は高い。また、基板の加熱温度が高いほど、結晶性は高い。 Full width at half maximum (FWHM) of the peak attributed to the Ge-Ge bond (bond between Ge and Ge) of the Raman spectrum of the semiconductor layer 10, hereinafter also simply referred to as “half width of Raman spectrum”. ) is greater 5.5cm -1 or less than 3 cm -1. By making the half width of the Raman spectrum of the semiconductor layer 10 larger than 3 cm −1 , it is possible to suppress the precipitation of Sn. By setting the full width at half maximum of the Raman spectrum of the semiconductor layer 10 to 5.5 cm −1 or less, the semiconductor layer 10 can have high crystallinity. The smaller the half width of the Raman spectrum, the higher the crystallinity. In addition, the higher the substrate heating temperature, the higher the crystallinity.
ここで、一般的に、Ｓｎ組成比が高くなるほど、結晶性の高い半導体層を形成することは難しく、ラマンスペクトルの半値幅は大きくなる。半導体層１０では、例えば、Ｓｎ組成比が３％以上１４％以下、好ましくは９％以上１１．５％以下で、ラマンスペクトルの半値幅は、４ｃｍ−１以下、好ましくは３．７ｃｍ−１以下である。また、半導体層１０では、例えば、Ｓｎ組成比が１２％以上１５％以下、好ましくは１４％以上１５％以下で、ラマンスペクトルの半値幅は、５．５ｃｍ−１以下である。 Here, generally, the higher the Sn composition ratio, the more difficult it is to form a semiconductor layer with high crystallinity, and the full width at half maximum of the Raman spectrum increases. In the semiconductor layer 10, for example, the Sn composition ratio is 3% or more and 14% or less, preferably 9% or more and 11.5% or less, and the half width of the Raman spectrum is 4 cm −1 or less, preferably 3.7 cm −1 or less. It is. In the semiconductor layer 10, for example, the Sn composition ratio is 12% or more and 15% or less, preferably 14% or more and 15% or less, and the full width at half maximum of the Raman spectrum is 5.5 cm −1 or less.
なお、Ｓｎ組成比は、例えば、二次イオン質量分析法（ＳＩＭＳ; Ｓｅｃｏｎｄａｒｙ
Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）やＸＲＤ（Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）におけるスペクトルの分析（例えば、逆格子空間マップ（ＲＳＭ：ｒｅｃｉｐｒｏｃａｌ ｓｐａｃｅ ｍａｐ））により測定することができる。また、ラマンスペクトルは、ラマン分光法により取得することができ、ラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークは、ラマンシフトが２８５ｃｍ−１以上３１５ｃｍ−１以下で確認されるピークである。Ｇｅ−Ｇｅ結合に帰属されるピークは、基本的には３００．４ｃｍ−１であるが、半導体層１０では、Ｓｎが添加されていることにより、Ｇｅ−Ｇｅ間の格子間隔が変化する場合がある（歪が生じる場合がある）。したがって、上記のように、半導体層１０において、ラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークは、ラマンシフトが２８５ｃｍ−１以上３１５ｃｍ−１以下で確認されるピークである。
The Sn composition ratio is, for example, secondary ion mass spectrometry (SIMS).
It can be measured by spectrum analysis (eg, reciprocal space map (RSM)) in Ion Mass Spectrometry (XRD) or XRD (X-ray diffraction). A Raman spectrum can be obtained by Raman spectroscopy, and a peak attributed to a Ge—Ge bond in the Raman spectrum is a peak confirmed by a Raman shift of 285 cm −1 or more and 315 cm −1 or less. The peak attributed to the Ge—Ge bond is basically 300.4 cm −1 , but in the semiconductor layer 10, the lattice spacing between Ge—Ge may change due to the addition of Sn. Yes (distortion may occur). Therefore, as described above, in the semiconductor layer 10, the peak attributed to the Ge—Ge bond in the Raman spectrum is a peak that is confirmed when the Raman shift is 285 cm −1 or more and 315 cm −1 or less.
半導体層１０の表面粗さＲｍｓ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）値は、例えば、４．５ｎｍ以下であり、好ましくは２ｎｍ以下であり、より好ましくは１．５ｎｍ以下である。表面粗さＲｍｓは、二乗平均粗さであり、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ
Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）により測定することができる。例えば、半導体層１０の表面にＳｎが析出する場合は、表面粗さＲｍｓは、４．５ｎｍより大きくなる。
The surface roughness Rms (Root Mean Square) value of the semiconductor layer 10 is, for example, 4.5 nm or less, preferably 2 nm or less, and more preferably 1.5 nm or less. The surface roughness Rms is a root mean square roughness, and is measured by an atomic force microscope (AFM: Atomic).
(Force Microscope). For example, when Sn precipitates on the surface of the semiconductor layer 10, the surface roughness Rms is greater than 4.5 nm.
半導体層１０の厚さ（膜厚）は、例えば、１０ｎｍ以上３μｍ以下であり、好ましくは１００ｎｍ以上１μｍ以下である。半導体層１０の厚さは、例えば、断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像の観察により測定することができる。 The thickness (film thickness) of the semiconductor layer 10 is, for example, 10 nm or more and 3 μm or less, preferably 100 nm or more and 1 μm or less. The thickness of the semiconductor layer 10 can be measured, for example, by observing a cross-sectional TEM (Transmission Electron Microscope) image.
半導体層１０は、添加物として炭素（Ｃ）およびシリコン（Ｓｉ）の少なくとも一方を含んでいてもよい。半導体層１０における、Ｇｅの原子数とＳｎの原子数と添加物の原子
数との和に対する添加物の原子数の比（添加物の原子数／（Ｇｅの原子数＋Ｓｎの原子数＋添加物の原子数））は、例えば、２０％以下である。ＣやＳｉを半導体層１０に添加することにより、半導体層１０の格子定数を調整することができる。具体的には、ＣやＳｉの格子定数は、ＧｅやＳｎの格子定数よりも小さいため、ＣやＳｉを添加することにより、半導体層１０の格子状数を小さくすることができる。これにより、例えば、Ｓｉ基板である基板２と、半導体層１０と、の格子不整合の影響を減らすことができ、半導体層１０の結晶性を高くすることができる。
The semiconductor layer 10 may contain at least one of carbon (C) and silicon (Si) as an additive. Ratio of the number of atoms of the additive to the sum of the number of Ge atoms, the number of Sn atoms and the number of atoms of the additive in the semiconductor layer 10 (number of atoms of additive / (number of Ge atoms + number of Sn atoms + additive) The number of atoms)) is, for example, 20% or less. By adding C or Si to the semiconductor layer 10, the lattice constant of the semiconductor layer 10 can be adjusted. Specifically, since the lattice constant of C or Si is smaller than that of Ge or Sn, the number of lattices of the semiconductor layer 10 can be reduced by adding C or Si. Thereby, for example, the influence of lattice mismatch between the substrate 2 which is a Si substrate and the semiconductor layer 10 can be reduced, and the crystallinity of the semiconductor layer 10 can be increased.
半導体層１０は、例えば、以下の特徴を有する。 The semiconductor layer 10 has the following characteristics, for example.
半導体層１０では、スズの組成比（Ｓｎ組成比）は、３％以上であり、ラマンスペクトルの半値幅は、３ｃｍ−１より大きく、４ｃｍ−１以下であってもよい。そのため、半導体層１０は、Ｓｎ組成比が高くても、Ｓｎの析出を抑制することができ、高い結晶性を有することができる（詳細は、「３． 実験例」参照）。 In the semiconductor layer 10, the tin composition ratio (Sn composition ratio) may be 3% or more, and the half width of the Raman spectrum may be greater than 3 cm −1 and 4 cm −1 or less. Therefore, even if the Sn composition ratio is high, the semiconductor layer 10 can suppress the precipitation of Sn and can have high crystallinity (for details, refer to “3. Experimental example”).
半導体層１０では、Ｓｎ組成比は、１２％以上であり、ラマンスペクトルの半値幅は、３ｃｍ−１より大きく、５．５ｃｍ−１以下であってもよい。そのため、半導体層１０は、Ｓｎ組成比が高くても、Ｓｎの析出を抑制することができ、高い結晶性を有することができる（詳細は、「３． 実験例」参照）。 In the semiconductor layer 10, the Sn composition ratio may be 12% or more, and the half width of the Raman spectrum may be greater than 3 cm −1 and 5.5 cm −1 or less. Therefore, even if the Sn composition ratio is high, the semiconductor layer 10 can suppress the precipitation of Sn and can have high crystallinity (for details, refer to “3. Experimental example”).
半導体層１０では、表面粗さＲｍｓは、２ｎｍ以下であってもよい。そのため、半導体層１０は、滑らかな表面を有することができる。 In the semiconductor layer 10, the surface roughness Rms may be 2 nm or less. Therefore, the semiconductor layer 10 can have a smooth surface.
２． 半導体層の製造方法
次に、本実施形態に係る半導体層１０の製造方法について、図面を参照しながら説明する。図２は、本実施形態に係る半導体層１０の製造方法を説明するためのフローチャートである。図３〜図５は、本実施形態に係る半導体層１０の製造工程を模式的に示す断面図である。
2. Next, a method for manufacturing the semiconductor layer 10 according to the present embodiment will be described with reference to the drawings. FIG. 2 is a flowchart for explaining the method for manufacturing the semiconductor layer 10 according to this embodiment. 3-5 is sectional drawing which shows typically the manufacturing process of the semiconductor layer 10 which concerns on this embodiment.
半導体層１０の製造方法では、物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって、図１に示すように、基板２の上方に（図示の例では基板２上に）、半導体層１０を形成する。 In the manufacturing method of the semiconductor layer 10, the semiconductor layer 10 is formed above the substrate 2 (on the illustrated example on the substrate 2) as shown in FIG. 1 by physical vapor deposition (PVD). To do.
半導体層１０を形成するための物理気相成長法は、例えば、スパッタ法である。スパッタ法は、スパッタ装置のチャンバー内にスパッタガスを導入し、ターゲットに電圧を印加してグロー放電を発生させ、スパッタガス原子をイオン化し、高速でターゲットの表面にガスイオンを衝突させて、ターゲットを構成する成膜材料の粒子をたたきだし、基板の表面に堆積させて薄膜を形成することができる。スパッタ装置としては、例えば、真空反応容器（チャンバー）と試料導入容器（チャンバー）とが真空遮閉器を介して連結されている装置を用いる。 A physical vapor deposition method for forming the semiconductor layer 10 is, for example, a sputtering method. In the sputtering method, a sputtering gas is introduced into a chamber of a sputtering apparatus, a voltage is applied to the target to generate glow discharge, ionized sputtering gas atoms, and gas ions collide with the surface of the target at a high speed. A film can be formed by depositing particles of a film forming material constituting the substrate and depositing the particles on the surface of the substrate. As the sputtering apparatus, for example, an apparatus in which a vacuum reaction container (chamber) and a sample introduction container (chamber) are connected via a vacuum blocker is used.
半導体層１０を形成するためのスパッタ法において、成膜圧力は、例えば、１ｍＴｏｒｒ以上１０ｍＴｏｒｒ以下である。スパッタガスは、アルゴン（Ａｒ）などの不活性ガスであってもよいし、不活性ガスと水素ガスとの混合ガスであってもよい。半導体層１０を形成するためのスパッタにおいて、例えば、Ｇｅをスパッタするために高周波電源を用い、Ｓｎをスパッタするために直流電源を用いる。この場合、高周波電源の高周波電力は、ターゲットの単位面積当たり、例えば、０．１Ｗ／ｃｍ２以上２０Ｗ／ｃｍ２以下であり、直流電源の電力は、ターゲットの単位面積当たり、例えば、０．１Ｗ／ｃｍ２以上２Ｗ／ｃｍ２以下である。高周波電源および直流電源の電力を上記範囲にすることにより、半導体層１０の成膜速度ならびにＳｎ組成比を調整することができる。 In the sputtering method for forming the semiconductor layer 10, the film forming pressure is, for example, not less than 1 mTorr and not more than 10 mTorr. The sputtering gas may be an inert gas such as argon (Ar) or a mixed gas of an inert gas and hydrogen gas. In sputtering for forming the semiconductor layer 10, for example, a high frequency power source is used for sputtering Ge, and a DC power source is used for sputtering Sn. In this case, the high frequency power of the high frequency power source is, for example, 0.1 W / cm 2 or more and 20 W / cm 2 or less of the target, and the power of the DC power source is, for example, 0.1 W per unit area of the target. / Cm 2 or more and 2 W / cm 2 or less. By setting the power of the high-frequency power source and the direct-current power source within the above ranges, the deposition rate and the Sn composition ratio of the semiconductor layer 10 can be adjusted.
具体的には、まず、図３に示すように、基板２を第３温度に加熱して、スパッタ法によって、基板２上に第１低結晶層（第３層）１２を形成する（ステップＳ１）。基板２の加熱は、例えば、ヒーターや、基板２の電流を流して基板２の抵抗で発熱させる通電加熱により行われる。 Specifically, as shown in FIG. 3, first, the substrate 2 is heated to a third temperature, and a first low crystal layer (third layer) 12 is formed on the substrate 2 by sputtering (step S1). ). The heating of the substrate 2 is performed by, for example, a heater or energization heating in which a current of the substrate 2 is supplied and heat is generated by the resistance of the substrate 2.
第１低結晶層１２を形成することにより、基板２と半導体層１０との間の格子不整合の影響を減らすことができる。第１低結晶層１２を形成する際の基板２の加熱温度（第３温度）は、例えば、１５０℃以上２５０℃以下である。第３温度を１５０℃以上とすることにより、例えば基板２と半導体層１０との間の格子不整合の影響を減らすことができ、結晶性の高い半導体層１０を形成することができる。第３温度を２５０℃以下とすることにより、第１低結晶層１２を形成した際に、第１低結晶層１２の表面にＳｎが析出することを抑制することができる。第１低結晶層１２の厚さは、例えば、５ｎｍ以上２μｍ以下である。 By forming the first low crystal layer 12, the influence of lattice mismatch between the substrate 2 and the semiconductor layer 10 can be reduced. The heating temperature (third temperature) of the substrate 2 when forming the first low crystal layer 12 is, for example, 150 ° C. or more and 250 ° C. or less. By setting the third temperature to 150 ° C. or higher, for example, the effect of lattice mismatch between the substrate 2 and the semiconductor layer 10 can be reduced, and the semiconductor layer 10 having high crystallinity can be formed. By setting the third temperature to 250 ° C. or lower, it is possible to suppress the precipitation of Sn on the surface of the first low crystal layer 12 when the first low crystal layer 12 is formed. The thickness of the first low crystal layer 12 is not less than 5 nm and not more than 2 μm, for example.
次に、図４に示すように、基板２を第１温度で加熱して、スパッタ法によって、第１低結晶層１２の上方に第２低結晶層（第１層）１４を形成する（ステップＳ２）。 Next, as shown in FIG. 4, the substrate 2 is heated at a first temperature, and a second low crystal layer (first layer) 14 is formed above the first low crystal layer 12 by sputtering (step). S2).
第１温度は、例えば、第３温度よりも低い温度である。第１温度は、例えば、２５℃以上２５０℃以下であり、好ましくは１００℃以上２５０℃以下である。第１温度を２５０℃以下とすることにより、第２低結晶層１４を形成した際に、第２低結晶層１４の表面にＳｎが析出することを抑制することができる。 The first temperature is, for example, a temperature lower than the third temperature. The first temperature is, for example, 25 ° C. or more and 250 ° C. or less, preferably 100 ° C. or more and 250 ° C. or less. By setting the first temperature to 250 ° C. or lower, it is possible to suppress the precipitation of Sn on the surface of the second low crystal layer 14 when the second low crystal layer 14 is formed.
第２低結晶層１４のラマンスペクトルの半値幅は、３ｃｍ−１より大きい。第２低結晶層１４のラマンスペクトルの半値幅は、好ましくは、３．２ｃｍ−１以上で４．５ｃｍ−１以下である。第２低結晶層１４の結晶性は、例えば、第１低結晶層１２の結晶性よりも低い。第２低結晶層１４は、結晶性を有していてもよいし、アモルファスでもよいが、半導体層１０の結晶性を高くすることを考慮すると、第２低結晶層１４は、結晶性を有していることが好ましい。また、第２低結晶層１４をアモルファスとすると、後述するステップＳ３の加熱によりＳｎが析出してしまう場合があり、この点からも、第２低結晶層１４は、結晶性を有していることが好ましい。第２低結晶層１４の厚さは、例えば、５ｎｍ以上２μｍ以下である。 The full width at half maximum of the Raman spectrum of the second low crystal layer 14 is larger than 3 cm −1 . The half width of the Raman spectrum of the second low crystal layer 14 is preferably 3.2 cm −1 or more and 4.5 cm −1 or less. The crystallinity of the second low crystal layer 14 is lower than the crystallinity of the first low crystal layer 12, for example. The second low crystal layer 14 may have crystallinity or may be amorphous. However, in consideration of increasing the crystallinity of the semiconductor layer 10, the second low crystal layer 14 has crystallinity. It is preferable. Further, if the second low crystal layer 14 is made amorphous, Sn may be precipitated by heating in step S3 described later. From this point, the second low crystal layer 14 has crystallinity. It is preferable. The thickness of the second low crystal layer 14 is not less than 5 nm and not more than 2 μm, for example.
ステップＳ２では、例えば、ターゲットを構成する成膜材料の粒子を堆積させながら（スパッタを行いながら）、基板２の温度を第３温度から第１温度に変化させる。そのため、第１低結晶層１２と第２低結晶層１４との間には、第１中間層１３が形成される。すなわち、第１中間層１３を形成する際の基板２の加熱温度は、第３温度から第１温度へと変化する。第１中間層１３の厚さは、例えば、１ｎｍ以上５０ｎｍ以下であり、好ましくは２０ｎｍ程度である。 In step S2, for example, the temperature of the substrate 2 is changed from the third temperature to the first temperature while depositing particles of the film forming material constituting the target (while performing sputtering). Therefore, the first intermediate layer 13 is formed between the first low crystal layer 12 and the second low crystal layer 14. That is, the heating temperature of the substrate 2 when forming the first intermediate layer 13 changes from the third temperature to the first temperature. The thickness of the 1st intermediate | middle layer 13 is 1 nm or more and 50 nm or less, for example, Preferably it is about 20 nm.
次に、図５に示すように、基板２を第２温度で加熱して、スパッタ法によって、第２低結晶層１４の上方に高結晶層（第２層）１６を形成する（ステップＳ３）。 Next, as shown in FIG. 5, the substrate 2 is heated at a second temperature, and a high crystal layer (second layer) 16 is formed above the second low crystal layer 14 by sputtering (step S3). .
第２温度は、第１温度よりも高い温度である。第２温度は、例えば、第３温度よりも高い温度である。第２温度は、例えば、５０℃以上で３５０℃より低い温度である。第２温度が５０℃以上であれば、高結晶層１６は、結晶性を有することができる。第２温度は、好ましくは、仮に、基板を第２温度で加熱しながら、スパッタ法によって、基板の直上に、ＧｅおよびＳｎを含む層を形成した場合に、該層の表面にＳｎが析出するような温度である。半導体層１０では、高結晶層１６と基板２との間には、第２低結晶層１４が設けられているため、基板２を第２温度で加熱しても、Ｓｎの析出を抑制することができる。第
２温度を３５０℃より高くすると、第２低結晶層１４が設けられていても、Ｓｎが析出する場合がある。第２温度は、好ましくは、２７５℃以上で３５０℃より低い温度であり、より好ましくは２７５℃以上３３０℃以下、さらにより好ましくは２７５℃以上３００℃以下である。
The second temperature is a temperature higher than the first temperature. The second temperature is, for example, a temperature higher than the third temperature. The second temperature is, for example, a temperature that is 50 ° C. or higher and lower than 350 ° C. When the second temperature is 50 ° C. or higher, the high crystal layer 16 can have crystallinity. The second temperature is preferably such that when a layer containing Ge and Sn is formed immediately above the substrate by sputtering while heating the substrate at the second temperature, Sn is deposited on the surface of the layer. Such a temperature. In the semiconductor layer 10, since the second low crystal layer 14 is provided between the high crystal layer 16 and the substrate 2, Sn precipitation is suppressed even when the substrate 2 is heated at the second temperature. Can do. When the second temperature is higher than 350 ° C., Sn may precipitate even if the second low crystal layer 14 is provided. The second temperature is preferably 275 ° C. or higher and lower than 350 ° C., more preferably 275 ° C. or higher and 330 ° C. or lower, and even more preferably 275 ° C. or higher and 300 ° C. or lower.
高結晶層１６の結晶性は、例えば、第１低結晶層１２および第２低結晶層１４の結晶性よりも高い。高結晶層１６の厚さは、例えば、５ｎｍ以上５００ｎｍ以下であり、好ましくは５ｎｍ以上２００ｎｍ以下である。高結晶層１６の厚さを５００ｎｍ以下とすることにより、高結晶層１６を形成した際に、高結晶層１６の表面にＳｎが析出することを抑制することができる。 The crystallinity of the high crystal layer 16 is higher than, for example, the crystallinity of the first low crystal layer 12 and the second low crystal layer 14. The thickness of the high crystal layer 16 is, for example, not less than 5 nm and not more than 500 nm, preferably not less than 5 nm and not more than 200 nm. By setting the thickness of the high crystal layer 16 to 500 nm or less, it is possible to suppress the precipitation of Sn on the surface of the high crystal layer 16 when the high crystal layer 16 is formed.
ステップＳ３において、例えば、スパッタを行いながら、基板２の温度を第１温度から第２温度に変化させる。そのため、第２低結晶層１４と高結晶層１６との間には、第２中間層１５が形成される。すなわち、第２中間層１５を形成する際の基板２の加熱温度は、第１温度から第２温度へと変化する。第２中間層１５の厚さは、例えば、１ｎｍ以上５０ｎｍ以下である。 In step S3, for example, the temperature of the substrate 2 is changed from the first temperature to the second temperature while performing sputtering. Therefore, the second intermediate layer 15 is formed between the second low crystal layer 14 and the high crystal layer 16. That is, the heating temperature of the substrate 2 when forming the second intermediate layer 15 changes from the first temperature to the second temperature. The thickness of the second intermediate layer 15 is, for example, not less than 1 nm and not more than 50 nm.
ステップＳ３において、基板２を第２温度で加熱することにより、低結晶層１２，１４および中間層１３，１５の結晶性は、高くなる。そして、低結晶層１２，１４、中間層１３，１５、および高結晶層１６は、図１に示すように、半導体層１０となる。すなわち、ステップＳ３では、基板２を第２温度で加熱することにより、高結晶層１６を成膜しつつ、低結晶層１２，１４および中間層１３，１５の結晶性を高くして、低結晶層１２，１４、中間層１３，１５、および高結晶層１６からなる半導体層１０を形成することができる。半導体層１０は、厚さ方向において、例えば、均一な結晶性を有している。 In step S3, the crystallinity of the low crystal layers 12 and 14 and the intermediate layers 13 and 15 is increased by heating the substrate 2 at the second temperature. The low crystal layers 12 and 14, the intermediate layers 13 and 15, and the high crystal layer 16 become the semiconductor layer 10 as shown in FIG. That is, in step S3, the substrate 2 is heated at the second temperature, thereby forming the high crystal layer 16 and increasing the crystallinity of the low crystal layers 12, 14 and the intermediate layers 13, 15 to reduce the The semiconductor layer 10 including the layers 12 and 14, the intermediate layers 13 and 15, and the high crystal layer 16 can be formed. The semiconductor layer 10 has, for example, uniform crystallinity in the thickness direction.
なお、ステップＳ３の後に、ステップＳ４として、半導体層１０の表面を除去してもよい。半導体層１０の表面の除去は、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、エッチング等により行われる。 Note that the surface of the semiconductor layer 10 may be removed as step S4 after step S3. The removal of the surface of the semiconductor layer 10 is performed by, for example, CMP (Chemical Mechanical Polishing), etching, or the like.
以上の工程により、半導体層１０を製造することができる。 The semiconductor layer 10 can be manufactured through the above steps.
半導体層１０の製造方法は、例えば、以下の特徴を有する。 The manufacturing method of the semiconductor layer 10 has the following features, for example.
半導体層１０の製造方法では、基板２を第１温度に加熱して、基板２の上方に、ラマンスペクトルの半値幅が３ｃｍ−１より大きい第２低結晶層１４を形成する工程（ステップＳ２）と、基板２を第２温度に加熱して、第２低結晶層１４の上方に高結晶層１６を形成する工程（ステップＳ３）と、を含む。そのため、半導体層１０の製造方法では、Ｓｎ組成比が高くても、Ｓｎが析出することを抑制することができ、高い結晶性を有することができる半導体層１０を形成することができる（詳細は、「３． 実験例」参照）。 In the method for manufacturing the semiconductor layer 10, the substrate 2 is heated to the first temperature, and the second low crystal layer 14 having a half-width of Raman spectrum larger than 3 cm −1 is formed above the substrate 2 (step S <b> 2). And a step of heating the substrate 2 to the second temperature to form the high crystal layer 16 above the second low crystal layer 14 (step S3). Therefore, in the manufacturing method of the semiconductor layer 10, even if Sn composition ratio is high, it can suppress that Sn precipitates and can form the semiconductor layer 10 which can have high crystallinity (for details). , "3. Experimental example").
半導体層１０の製造方法では、第２低結晶層１４のラマンスペクトルの半値幅は、４．５ｃｍ−１以下であってもよい。そのため、半導体層１０の製造方法では、より高い結晶層を有することができる半導体層１０を形成することができる。 In the method for manufacturing the semiconductor layer 10, the half width of the Raman spectrum of the second low crystal layer 14 may be 4.5 cm −1 or less. Therefore, in the method for manufacturing the semiconductor layer 10, the semiconductor layer 10 that can have a higher crystal layer can be formed.
半導体層１０の製造方法では、第２温度は、２７５℃以上であってもよい。仮に、基板を２７５℃以上で加熱しながら、スパッタ法によって、基板の直上に、ＧｅおよびＳｎを含む層を形成すると、該層の表面にＳｎが析出する。しかし、半導体層１０の製造方法では、第２温度を２７５℃以上にしても、高結晶層１６の表面にＳｎが析出することを抑制することができ、高い結晶性を有する半導体層１０を形成することができる（詳細は、「３． 実験例」参照）。 In the method for manufacturing the semiconductor layer 10, the second temperature may be 275 ° C. or higher. If a layer containing Ge and Sn is formed immediately above the substrate by sputtering while heating the substrate at 275 ° C. or higher, Sn is deposited on the surface of the layer. However, in the method for manufacturing the semiconductor layer 10, even when the second temperature is set to 275 ° C. or higher, the precipitation of Sn on the surface of the high crystal layer 16 can be suppressed, and the semiconductor layer 10 having high crystallinity is formed. (Refer to “3. Experimental example” for details.)
半導体層１０の製造方法では、基板２を第３温度に加熱して、基板２と第２低結晶層１４との間に、第１低結晶層１２を形成する工程（ステップＳ１）を含んでもよい。そのため、半導体層１０の製造方法では、第１低結晶層１２を形成しない場合に比べて、高い結晶性を有する半導体層１０を形成することができる（詳細は、「３． 実験例」参照）。 The method for manufacturing the semiconductor layer 10 may include a step (step S1) of forming the first low crystal layer 12 between the substrate 2 and the second low crystal layer 14 by heating the substrate 2 to the third temperature. Good. Therefore, in the method for manufacturing the semiconductor layer 10, it is possible to form the semiconductor layer 10 having higher crystallinity than when the first low crystal layer 12 is not formed (for details, refer to “3. Experimental example”). .
半導体層１０の製造方法では、高結晶層１６の厚さは、２００ｎｍ以下であってもよい。そのため、半導体層１０の製造方法では、Ｓｎが析出することを、より確実に抑制することができる（詳細は、「３． 実験例」参照）。「３． 実験例」では、高結晶層１６の厚さを２００ｎｍにしてもスズの析出を抑制できることが確認された。そのため、例えば、半導体層１０全体の厚さを大きくしたい場合は、高結晶層１６の厚さを２００ｎｍ以下とし、低結晶層１２，１４の厚さを大きくすることで、スズの析出を抑制しつつ、厚さの大きい半導体層１０を形成することができる。 In the method for manufacturing the semiconductor layer 10, the thickness of the high crystal layer 16 may be 200 nm or less. Therefore, in the manufacturing method of the semiconductor layer 10, it can suppress more reliably that Sn precipitates (refer to "3. Experimental example" for details). In “3. Experimental example”, it was confirmed that the precipitation of tin can be suppressed even when the thickness of the high crystal layer 16 is 200 nm. Therefore, for example, when it is desired to increase the thickness of the entire semiconductor layer 10, the thickness of the high crystal layer 16 is set to 200 nm or less, and the thickness of the low crystal layers 12 and 14 is increased to suppress the precipitation of tin. However, the semiconductor layer 10 having a large thickness can be formed.
半導体層１０の製造方法では、半導体層１０の表面を除去する工程（ステップＳ４）を含んでもよい。例えば、高結晶層１６を成膜した後、基板２を所定時間、第２温度で加熱し続けると、高結晶層１６の表面にＳｎが析出してしまう場合がある。したがって、高結晶層１６を成膜した後、Ｓｎが析出する直前に基板２の加熱を停止することが好ましい。しかし、Ｓｎが析出する直前に基板２の加熱を停止しようとしても、例えば、ばらつきによって基板２の加熱時間が長くなってしまい、Ｓｎが析出してしまう場合がある。そこで、基板２の加熱時間を、Ｓｎが析出する時間よりも、ある程度短くする（Ｓｎが析出する直前で加熱を停止するのではなく、余裕をもって加熱を停止する）ことが考えられるが、そうすると、半導体層１０の表面近傍の結晶性が低くなる場合ある。そのため、半導体層１０の製造方法では、半導体層１０の表面を除去することにより、半導体層１０の結晶性の低い部分を除去する。これにより、半導体層１０の製造方法では、より確実に、Ｓｎが析出することを抑制することができ、高い結晶性を有する半導体層１０を形成することができる。 The method for manufacturing the semiconductor layer 10 may include a step of removing the surface of the semiconductor layer 10 (step S4). For example, if the substrate 2 is continuously heated at the second temperature for a predetermined time after the high crystal layer 16 is formed, Sn may be deposited on the surface of the high crystal layer 16. Therefore, it is preferable to stop heating the substrate 2 immediately after Sn is deposited after the high crystal layer 16 is formed. However, even if it is attempted to stop the heating of the substrate 2 immediately before Sn is deposited, for example, the heating time of the substrate 2 may become longer due to variations, and Sn may be deposited. Therefore, it is conceivable that the heating time of the substrate 2 is made somewhat shorter than the time during which Sn precipitates (the heating is not stopped immediately before Sn is precipitated, but the heating is stopped with a margin). The crystallinity near the surface of the semiconductor layer 10 may be lowered. Therefore, in the method for manufacturing the semiconductor layer 10, the surface of the semiconductor layer 10 is removed to remove a portion having low crystallinity of the semiconductor layer 10. Thereby, in the manufacturing method of the semiconductor layer 10, it can suppress that Sn precipitates more reliably and can form the semiconductor layer 10 which has high crystallinity.
なお、高結晶層１６を成膜した後、Ｓｎが析出しないように、基板２の加熱時間を制御することができる場合は、半導体層１０の製造方法では、半導体層１０の表面を除去する工程を含んでいなくてもよい。 In the case where the heating time of the substrate 2 can be controlled so that Sn does not precipitate after the high crystal layer 16 is formed, in the method for manufacturing the semiconductor layer 10, the surface of the semiconductor layer 10 is removed. May not be included.
また、上記の例では、図５に示すように、第１低結晶層１２と第２低結晶層１４との間には第１中間層１３が形成され、第２低結晶層１４と高結晶層１６との間には第２中間層１５が形成される例について説明した。これは、スパッタを行いながら、ステップＳ２におけて基板２の温度を第３温度から第１温度に変化させ、ステップＳ３におけて基板２の温度を第１温度から第２温度に変化させたためである。例えば、スパッタを行わずに（スパッタを停止させて）、基板２の温度を変化させることにより、図６に示すように、第１中間層１３および第２中間層１５を形成させないことができる。ただし、スパッタを行いながら基板２の温度を変化させた方が、製造工程の時間を短縮させることができる。 In the above example, as shown in FIG. 5, the first intermediate layer 13 is formed between the first low crystal layer 12 and the second low crystal layer 14, and the second low crystal layer 14 and the high crystal The example in which the second intermediate layer 15 is formed between the layers 16 has been described. This is because, while performing sputtering, the temperature of the substrate 2 was changed from the third temperature to the first temperature in step S2, and the temperature of the substrate 2 was changed from the first temperature to the second temperature in step S3. It is. For example, the first intermediate layer 13 and the second intermediate layer 15 can be prevented from being formed as shown in FIG. 6 by changing the temperature of the substrate 2 without performing the sputtering (stopping the sputtering). However, the time of the manufacturing process can be shortened by changing the temperature of the substrate 2 while performing sputtering.
また、上記の例では、図５に示すように、基板２と第２低結晶層１４と間には、第１低結晶層１２が形成される例について説明したが、図７に示すように、第１低結晶層１２は形成されていなくてもよい。 In the above example, as shown in FIG. 5, the example in which the first low crystal layer 12 is formed between the substrate 2 and the second low crystal layer 14 has been described, but as shown in FIG. 7. The first low crystal layer 12 may not be formed.
また、上記の例では、スパッタ法によって半導体層１０を形成したが、半導体層１０を形成する方法は、物理気相成長法であれば、スパッタ法に限定されない。半導体層１０を形成する方法は、例えば、真空蒸着法、分子線エピタキシー法、イオンプレーティング法、レーザーアブレーション法であってもよい。 In the above example, the semiconductor layer 10 is formed by the sputtering method. However, the method for forming the semiconductor layer 10 is not limited to the sputtering method as long as it is a physical vapor deposition method. The method for forming the semiconductor layer 10 may be, for example, a vacuum deposition method, a molecular beam epitaxy method, an ion plating method, or a laser ablation method.
３． 実験例
以下に実験例を示し、本発明をより具体的に説明する。なお、本発明は、以下の実験例によって何ら限定されるものではない。
3. Experimental Example An experimental example is shown below to describe the present invention more specifically. The present invention is not limited by the following experimental examples.
３．１． 試料の作製
真空反応容器（チャンバー）と試料導入容器（チャンバー）とが真空遮閉器を介して連結されているスパッタ装置を用いてスパッタを行い、Ｓｉ基板上にＧｅＳｎ層を形成した。真空反応容器は、Ｇｅ用マグネトロンスパッタガンと、Ｓｎ用マグネトロンスパッタガンと、を具備している。
3.1. Sample Preparation Sputtering was performed using a sputtering apparatus in which a vacuum reaction vessel (chamber) and a sample introduction vessel (chamber) were connected via a vacuum blocker to form a GeSn layer on the Si substrate. The vacuum reaction container includes a magnetron sputtering gun for Ge and a magnetron sputtering gun for Sn.
具体的には、まず、真空反応容器を真空排気した。より具体的には、真空遮閉器を閉じて真空反応容器を１×１０−９Ｔｏｒｒ以下まで排気した。そして、真空遮閉器を閉じたまま試料導入容器にＳｉ基板を載置した。次に、試料導入容器を、試料導入容器に連結されているターボ分子ポンプおよびロータリーポンプで排気して、１×１０−７Ｔｏｒｒ以下の真空にした。 Specifically, first, the vacuum reaction vessel was evacuated. More specifically, the vacuum circuit breaker was closed and the vacuum reaction vessel was evacuated to 1 × 10 −9 Torr or less. Then, the Si substrate was placed on the sample introduction container with the vacuum circuit breaker closed. Next, the sample introduction container was evacuated by a turbo molecular pump and a rotary pump connected to the sample introduction container to make a vacuum of 1 × 10 −7 Torr or less.
次に、試料導入容器の真空度を保ったまま、真空遮閉器を開いて真空反応容器の所定の位置にＳｉ基板を載置した。次に、真空遮閉器を閉じ、真空反応容器を１×１０−９Ｔｏｒｒ以下の超高真空領域の圧力になるように排気した。１×１０−９Ｔｏｒｒ以下の圧力となっている真空反応容器内で、所定の位置に設置したＳｉ基板を、通電加熱によって１０３０℃以上に加熱し、清浄化した。 Next, while maintaining the degree of vacuum of the sample introduction container, the vacuum blocker was opened and the Si substrate was placed at a predetermined position of the vacuum reaction container. Next, the vacuum circuit breaker was closed, and the vacuum reaction vessel was evacuated to a pressure in the ultrahigh vacuum region of 1 × 10 −9 Torr or less. In a vacuum reaction vessel having a pressure of 1 × 10 −9 Torr or less, the Si substrate placed at a predetermined position was heated to 1030 ° C. or more by current heating to be cleaned.
次に、スパッタガスを真空反応容器に導入し、スパッタガスの流量を調整し、真空反応容器内のスパッタガス圧力を３ｍＴｏｒｒに設定した。 Next, the sputtering gas was introduced into the vacuum reaction vessel, the flow rate of the sputtering gas was adjusted, and the sputtering gas pressure in the vacuum reaction vessel was set to 3 mTorr.
次に、通電加熱によってＳｉ基板の温度を所定の値に調整した。次に、スパッタターゲットをシャッターで覆い、Ｇｅ用マグネトロンスパッタガンに高周波電源からの高周波電力を印加し、Ｓｎ用マグネトロンスパッタガンに直流電源からの電力を印加して、スパッタを開始した。この段階では、スパッタターゲットから飛散したＧｅおよびＳｎは、シャッターの裏面に付着し、Ｓｉ基板の表面には到達しない。 Next, the temperature of the Si substrate was adjusted to a predetermined value by energization heating. Next, the sputtering target was covered with a shutter, high frequency power from a high frequency power source was applied to the Ge magnetron sputter gun, and power from a DC power source was applied to the Sn magnetron sputter gun to start sputtering. At this stage, Ge and Sn scattered from the sputter target adhere to the back surface of the shutter and do not reach the surface of the Si substrate.
次に、スパッタを行っている状態でシャッターを開いて、Ｓｉ基板の表面からスパッタターゲットが見えるようにした。スパッタされたＧｅおよびＳｎ原子は、Ｓｉ基板に到達して成膜が開始する。ＧｅおよびＳｎのスパッタレートならびにＧｅとＳｎとの原子数（組成比）は、予め高周波電力と直流電力とで調整した。このようにしてＳｉ基板上にＧｅＳｎ層（半導体層）を成膜した。 Next, the shutter was opened while the sputtering was being performed so that the sputtering target could be seen from the surface of the Si substrate. The sputtered Ge and Sn atoms reach the Si substrate and start film formation. The sputtering rate of Ge and Sn and the number of atoms (composition ratio) of Ge and Sn were adjusted in advance with high frequency power and direct current power. In this manner, a GeSn layer (semiconductor layer) was formed on the Si substrate.
ＧｅＳｎ層を成膜した後、スパッタガンへの電力供給を停止し、スパッタガスの導入を停止し、通電加熱による加熱を停止した。ＧｅＳｎ層が形成されたＳｉ基板を、真空反応容器への導入のときの逆手順で、試料導入容器側に取り出した。すなわち、真空反応容器の圧力を１×１０−７Ｔｏｒｒ以下に保持し、ＧｅＳｎ層が形成されたＳｉ基板を試料導入容器へ移送し、真空遮閉器を閉じた。真空遮閉器を閉じた後、真空反応容器を、真空ポンプを用いて１×１０−９Ｔｏｒｒ以下まで排気した。 After the GeSn layer was formed, the power supply to the sputtering gun was stopped, the introduction of the sputtering gas was stopped, and heating by energization heating was stopped. The Si substrate on which the GeSn layer was formed was taken out to the sample introduction container side by a reverse procedure when introducing it into the vacuum reaction container. That is, the pressure of the vacuum reaction vessel was maintained at 1 × 10 −7 Torr or less, the Si substrate on which the GeSn layer was formed was transferred to the sample introduction vessel, and the vacuum blocker was closed. After closing the vacuum circuit breaker, the vacuum reaction vessel was evacuated to 1 × 10 −9 Torr or less using a vacuum pump.
以上により、Ｓｉ基板上にＧｅＳｎ層（半導体層）が形成された半導体積層膜を作製した。 Thus, a semiconductor multilayer film in which a GeSn layer (semiconductor layer) was formed on the Si substrate was produced.
３．２． 試料の種類
本実験例では、上記の方法において、Ｓｉ基板の加熱温度（基板温度）等を変化させて、ＧｅＳｎ層を形成した。具体的には、図８に示すように、実施例１〜１１、比較例１，
２、および参考例１〜３のＧｅＳｎ層を形成した。
3.2. Sample Type In this experimental example, the GeSn layer was formed by changing the heating temperature (substrate temperature) of the Si substrate in the above method. Specifically, as shown in FIG. 8, Examples 1 to 11, Comparative Example 1,
2 and the GeSn layers of Reference Examples 1 to 3 were formed.
実施例１では、Ｓｉ基板上に、第１低結晶層、第２低結晶層、および高結晶層を、この順で成膜してＧｅＳｎ層を形成した。第１低結晶層の基板温度（図８では、単に「温度」と記載）を２５０℃とし、第２低結晶層の基板温度を１００℃とし、高結晶層の基板温度を３００℃とした。第１低結晶層、第２低結晶層、および高結晶層の各々の厚さ（膜厚）を、１００ｎｍとした。ＧｅＳｎ層のＳｎ組成比の設定値（狙い値）を、９．２％とした。 In Example 1, the GeSn layer was formed by forming the first low crystal layer, the second low crystal layer, and the high crystal layer in this order on the Si substrate. The substrate temperature of the first low crystal layer (simply described as “temperature” in FIG. 8) was 250 ° C., the substrate temperature of the second low crystal layer was 100 ° C., and the substrate temperature of the high crystal layer was 300 ° C. The thickness (film thickness) of each of the first low crystal layer, the second low crystal layer, and the high crystal layer was 100 nm. The set value (target value) of the Sn composition ratio of the GeSn layer was set to 9.2%.
具体的には、第１実施例では、通電加熱による温度を２５０℃に設定して第１低結晶層を成膜した後に、通電加熱のスイッチをＯＦＦにして（通電加熱を停止して）、数分経過した後に、自然冷却によりＳｉ基板が冷やされた状態で、第２低結晶層を成膜した。その後、通電加熱による温度を３００℃に設定して通電加熱のスイッチをＯＮにし（通電加熱を行って）、高結晶層を成膜した。本実験例に用いたスパッタ装置では、２００℃以上の温度は赤外線温度計によりモニターすることができるが、２００℃未満の温度はモニターすることができない。しかし、発明者らの経験により、第２低結晶層を成膜する際の基板温度は、１００℃程度である可能性が高いため、本実験例では、「１００℃」と記載している。 Specifically, in the first example, after the first low crystal layer is formed by setting the temperature by energization heating to 250 ° C., the energization heating switch is turned off (the energization heating is stopped), After several minutes, the second low crystal layer was formed in a state where the Si substrate was cooled by natural cooling. Then, the temperature by electric heating was set to 300 ° C., the electric heating switch was turned on (electric current heating was performed), and a high crystal layer was formed. In the sputtering apparatus used in this experimental example, a temperature of 200 ° C. or higher can be monitored with an infrared thermometer, but a temperature of less than 200 ° C. cannot be monitored. However, according to the experience of the inventors, the substrate temperature when forming the second low crystal layer is likely to be about 100 ° C., and therefore, in this experimental example, “100 ° C.” is described.
第１実施例では、スパッタを行いながら基板温度を変化させた。したがって、第１実施例では、第１低結晶層と第２低結晶層との間には第１中間層が形成され、第２低結晶層と高結晶層との間には第２中間層が形成されている。 In the first embodiment, the substrate temperature was changed while performing sputtering. Therefore, in the first embodiment, the first intermediate layer is formed between the first low crystal layer and the second low crystal layer, and the second intermediate layer is provided between the second low crystal layer and the high crystal layer. Is formed.
実施例２は、第２低結晶層の基板温度を２００℃としたこと以外は、第１実施例と同じである。 Example 2 is the same as Example 1 except that the substrate temperature of the second low crystal layer is 200 ° C.
実施例３は、第１低結晶層を形成しなかったこと以外は、第１実施例と同じである。 Example 3 is the same as Example 1 except that the first low crystal layer was not formed.
実施例４は、第１低結晶層を形成せず、第２低結晶層の基板温度を２００℃としたこと以外は、第１実施例と同じである。 Example 4 is the same as Example 1 except that the first low crystal layer is not formed and the substrate temperature of the second low crystal layer is 200 ° C.
実施例５は、第１低結晶層を形成せず、第２低結晶層の基板温度を２２５℃としたこと以外は、第１実施例と同じである。 The fifth embodiment is the same as the first embodiment except that the first low crystal layer is not formed and the substrate temperature of the second low crystal layer is 225 ° C.
実施例６は、第１低結晶層を形成せず、第２低結晶層の基板温度を２５０℃としたこと以外は、第１実施例と同じである。 Example 6 is the same as Example 1 except that the first low crystal layer is not formed and the substrate temperature of the second low crystal layer is 250 ° C.
実施例７は、高結晶層の厚さを５ｎｍとしたこと以外は、第１実施例と同じである。 Example 7 is the same as Example 1 except that the thickness of the high crystal layer is 5 nm.
実施例８は、第１低結晶層を形成せず、第２低結晶層および高結晶層の厚さを２００ｎｍとしたこと以外は、実施例１と同じである。 Example 8 is the same as Example 1 except that the first low crystal layer is not formed and the thickness of the second low crystal layer and the high crystal layer is 200 nm.
実施例９は、第２低結晶層の基板温度を２００℃とし、Ｓｎ組成比の設定値を１１．５％としたこと以外は、実施例１と同じである。 Example 9 is the same as Example 1 except that the substrate temperature of the second low crystal layer is 200 ° C. and the set value of the Sn composition ratio is 11.5%.
実施例１０は、第１低結晶層の基板温度を２２５℃とし、第２低結晶層の基板温度を２００℃とし、高低結晶層の基板温度を２５０℃とし、Ｓｎ組成比の設定値を１３％としたこと以外は、実施例１と同じである。 In Example 10, the substrate temperature of the first low crystal layer is 225 ° C., the substrate temperature of the second low crystal layer is 200 ° C., the substrate temperature of the high and low crystal layer is 250 ° C., and the set value of the Sn composition ratio is 13 The same as Example 1 except that the value is%.
実施例１１は、第１低結晶層の基板温度を２００℃とし、第２低結晶層の基板温度を１
００℃とし、高低結晶層の基板温度を２２５℃とし、Ｓｎ組成比の設定値を１４．６％としたこと以外は、実施例１と同じである。
In Example 11, the substrate temperature of the first low crystal layer was set to 200 ° C., and the substrate temperature of the second low crystal layer was set to 1
Example 1 except that the temperature is 00 ° C., the substrate temperature of the high and low crystal layers is 225 ° C., and the set value of the Sn composition ratio is 14.6%.
比較例１は、第１低結晶層および第２低結晶層を形成せず、Ｓｉ基板上に直接、高結晶層を成膜したこと以外は、第１実施例と同じである。 Comparative Example 1 is the same as the first example, except that the first low crystal layer and the second low crystal layer are not formed, and the high crystal layer is formed directly on the Si substrate.
比較例２は、Ｓｎ組成比の設定値を１１．５％とし、第１低結晶層および第２低結晶層を形成せず、基板温度２７５℃でＳｉ基板上に直接、高結晶層を形成したこと以外は、第１実施例と同じである。 Comparative Example 2 sets the Sn composition ratio to 11.5%, does not form the first low crystal layer and the second low crystal layer, and forms the high crystal layer directly on the Si substrate at the substrate temperature of 275 ° C. Except for this, the second embodiment is the same as the first embodiment.
参考例１は、高結晶層を成膜しなかったこと以外は、第１実施例と同じである。 Reference Example 1 is the same as the first example except that the high crystalline layer was not formed.
参考例２は、第２低結晶層の基板温度を２２５℃とし、高結晶層を形成しなかったこと以外は、第１実施例と同じである。 Reference Example 2 is the same as Example 1 except that the substrate temperature of the second low crystal layer was 225 ° C. and the high crystal layer was not formed.
参考例３は、第２低結晶層の基板温度を２２５℃とし、第１低結晶層および高結晶層を形成しなかったこと以外は、第１実施例と同じである。 Reference Example 3 is the same as the first example except that the substrate temperature of the second low crystal layer is 225 ° C. and the first low crystal layer and the high crystal layer are not formed.
３．３． Ｓｎの析出評価
上記試料のＧｅＳｎ層におけるＳｎの析出を、ＡＦＭにより評価した。さらに、ＧｅＳｎ層の表面粗さＲｍｓを、ＡＦＭにより測定した。Ｓｎの析出の評価結果および表面粗さＲｍｓを、図８に示す。なお、図８では、Ｓｎの析出が確認されたものを「有り」と記載し、Ｓｎの析出が確認されなかったものを「無し」と記載した。また、図９〜図１５は、それぞれ、実施例１、実施例２、実施例５、実施例８、比較例１、比較例２、および参考例３のＧｅＳｎ層の表面のＡＦＭ像である。
3.3. Evaluation of Sn precipitation The precipitation of Sn in the GeSn layer of the sample was evaluated by AFM. Furthermore, the surface roughness Rms of the GeSn layer was measured by AFM. The evaluation result of Sn precipitation and the surface roughness Rms are shown in FIG. In FIG. 8, “Yes” indicates that Sn precipitation was confirmed, and “No” indicates that Sn precipitation was not confirmed. 9 to 15 are AFM images of the surfaces of the GeSn layers of Example 1, Example 2, Example 5, Example 8, Comparative Example 1, Comparative Example 2, and Reference Example 3, respectively.
図８，１３，１４に示すように、比較例１，２では、ＧｅＳｎ層の表面にＳｎの析出が確認された。なお、便宜上、図１３，１４では、析出されたＳｎの一部を、円で囲んでいる。一方、実施例１〜１１および参考例１〜３では、Ｓｎの析出は確認されなかった。これにより、Ｓｉ基板上に直接ＧｅＳｎ層を成膜した場合には、Ｓｎが析出するような基板温度（例えば３００℃）であっても、第２低結晶層を形成することにより、例えば高結晶層の基板温度を３００℃としても、Ｓｎの析出を抑制できることがわかった。 As shown in FIGS. 8, 13, and 14, in Comparative Examples 1 and 2, precipitation of Sn was confirmed on the surface of the GeSn layer. For convenience, in FIGS. 13 and 14, a part of the deposited Sn is surrounded by a circle. On the other hand, Sn precipitation was not confirmed in Examples 1-11 and Reference Examples 1-3. Thereby, when the GeSn layer is directly formed on the Si substrate, even if the substrate temperature is such that Sn is deposited (for example, 300 ° C.), the second low crystal layer is formed, for example, a high crystal It was found that Sn precipitation can be suppressed even when the substrate temperature of the layer is 300 ° C.
さらに、実施例８において、Ｓｎの析出は確認されなかったことから、高結晶層の膜厚を２００ｎｍにしても、Ｓｎの析出を抑制できることがわかった。 Furthermore, in Example 8, since precipitation of Sn was not confirmed, it turned out that precipitation of Sn can be suppressed even if the film thickness of a high crystalline layer is 200 nm.
さらに、図８に示すように、Ｓｎの析出が確認された比較例１，２は、実施例１，２，５，８および参考例３に比べて、表面粗さＲｍｓが大きいことがわかった。したがって、第２低結晶層を形成することにより、表面が滑らかなＧｅＳｎ層を形成できることがわかった。さらに、Ｓｎの析出が確認された比較例１，２のＲｍｓは、４．８ｎｍ以上であることから、Ｒｍｓが４．５ｎｍ以下のＧｅＳｎ層では、Ｓｎの析出を抑制できることがわかった。 Furthermore, as shown in FIG. 8, it was found that Comparative Examples 1 and 2 in which Sn precipitation was confirmed had a larger surface roughness Rms than Examples 1, 2, 5, 8 and Reference Example 3. . Therefore, it was found that a GeSn layer having a smooth surface can be formed by forming the second low crystal layer. Furthermore, since Rms of Comparative Examples 1 and 2 in which precipitation of Sn was confirmed was 4.8 nm or more, it was found that Sn precipitation can be suppressed in the GeSn layer with Rms of 4.5 nm or less.
３．４． Ｓｎ組成比評価
上記試料のＧｅＳｎ層におけるＳｎ組成比を、Ｇｅ（２２４）におけるＸＲＤの逆格子空間マップにより求めた。Ｓｎ組成比を図８に示す。また、図１６は、Ｇｅ（２２４）における実施例５および比較例１のＸＲＤの逆格子空間マップを模式的に示すグラフである。なお、図８および図１６において、比較例１のＳｎ組成比は、膜厚を３００ｎｍではなく、５００ｎｍとした試料（比較例１（５００ｍｎ））において求めたものである。
3.4. Evaluation of Sn composition ratio The Sn composition ratio in the GeSn layer of the above sample was obtained from the XRD reciprocal lattice space map in Ge (224). The Sn composition ratio is shown in FIG. FIG. 16 is a graph schematically showing XRD reciprocal lattice space maps of Example 5 and Comparative Example 1 in Ge (224). 8 and 16, the Sn composition ratio of Comparative Example 1 is obtained in a sample (Comparative Example 1 (500 mn)) having a film thickness of 500 nm instead of 300 nm.
図１６に示すように、比較例１（５００ｍｎ）では、Ｓｎ組成比９．２％を狙って成膜したにもかかわらず、２つのピークが確認され、該２つのピークは、それぞれ、Ｓｎ組成比２．２％、６．７％に相当するものであった。このような２つのピークが確認されたことは、Ｓｎの析出が影響していると考えられる。一方、実施例５では、１つのピークが確認され、該ピークは、狙いどおり９．２％に相当するピークであった。 As shown in FIG. 16, in Comparative Example 1 (500 mn), although the film was formed with the aim of an Sn composition ratio of 9.2%, two peaks were confirmed, and each of the two peaks was an Sn composition. The ratios corresponded to 2.2% and 6.7%. The fact that such two peaks were confirmed is considered to be due to the precipitation of Sn. On the other hand, in Example 5, one peak was confirmed, and the peak was a peak corresponding to 9.2% as intended.
図８に示すように、実施例１〜１１では、狙いどおりのＳｎ組成比を有するＧｅＳｎ層を形成することができた。 As shown in FIG. 8, in Examples 1 to 11, a GeSn layer having a target Sn composition ratio could be formed.
３．５． 結晶性評価
上記試料のＧｅＳｎ層における結晶性を、ラマンスペクトルの半値幅により評価した。具体的には、ラマン分光法を行い、ＧｅＳｎ層のラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークの半値幅（ＦＷＨＭ）を求めた。ラマン分光法の光源としては、波長４８８ｎｍのレーザーを用いた。本実験例のラマン分光法では、ＧｅＳｎ層の表面から２０ｎｍ程度の深さの情報が得られる。ＧｅＳｎ層のラマンスペクトルの半値幅（ＦＷＨＭ）の値を、図８に示した。図１７は、実施例１〜６および参考例１〜３における第２低結晶層の基板温度とＦＷＨＭとの関係を示すグラフである。
3.5. Crystallinity evaluation The crystallinity in the GeSn layer of the sample was evaluated by the half-value width of the Raman spectrum. Specifically, Raman spectroscopy was performed, and the half width (FWHM) of the peak attributed to the Ge—Ge bond in the Raman spectrum of the GeSn layer was determined. As a light source for Raman spectroscopy, a laser having a wavelength of 488 nm was used. In the Raman spectroscopy of this experimental example, information about a depth of about 20 nm can be obtained from the surface of the GeSn layer. The value of the half-value width (FWHM) of the Raman spectrum of the GeSn layer is shown in FIG. FIG. 17 is a graph showing the relationship between the substrate temperature of the second low crystal layer and FWHM in Examples 1 to 6 and Reference Examples 1 to 3.
図８に示すように、実施例１〜７，９〜１１では、ＦＷＨＭが５．５ｃｍ−１以下であり、高い結晶性を有することがわかった。実施例８のＦＷＨＭは測定されていないが、実施例１と実施例７を比較すると、ＦＷＨＭは膜厚にほとんど依存しないといえる。そのため、実施例８のＦＷＨＭも５．５ｃｍ−１以下であると考えられる。 As shown in FIG. 8, in Examples 1-7 and 9-11, FWHM was 5.5 cm < -1 > or less, and it turned out that it has high crystallinity. Although FWHM of Example 8 was not measured, when Example 1 and Example 7 are compared, it can be said that FWHM hardly depends on the film thickness. For this reason, the FWHM of Example 8 is also considered to be 5.5 cm −1 or less.
実施例１と参考例１とを比較すると、ＦＷＨＭ３．７ｃｍ−１の第２低結晶層の上方に高結晶層を成膜することにより、ＦＷＨＭ３．３ｃｍ−１のＧｅＳｎ層を形成できることがわかった。また、実施例５と参考例３とを比較すると、ＦＷＨＭ４．４ｃｍ−１の第２低結晶層の上方に高結晶層を成膜することにより、ＦＷＨＭ３．４ｃｍ−１のＧｅＳｎ層を形成できることがわかった。このように、第２低結晶層の上方に、基板温度を高くして高結晶層を成膜することにより、全体として結晶性の高いＧｅＳｎ層を形成できることがわかった。 Comparing Example 1 and Reference Example 1, by forming the high crystal layer above the second low crystallinity layer of FWHM3.7Cm -1, it was able to be formed a GeSn layer of FWHM3.3Cm -1 . Furthermore, a comparison of Example 5 and Reference Example 3, by forming a highly crystalline layer above the second low crystallinity layer of FWHM4.4Cm -1, to be able to form the GeSn layer of FWHM3.4Cm -1 all right. Thus, it was found that a GeSn layer having high crystallinity as a whole can be formed by forming a high crystal layer at a higher substrate temperature above the second low crystal layer.
ＦＷＨＭ３ｃｍ−１の比較例１ではＳｎが析出したことから、第２低結晶層のＦＷＨＭを３ｃｍ−１以下にしようとすると、第２低結晶層の基板温度を高くする必要があり、第２低結晶層の表面にＳｎが析出すると考えられる。したがって、第２低結晶層のＦＷＨＭは、３ｃｍ−１より大きくすることが好ましい。 Since the Sn Comparative Example 1 FWHM3cm -1 were precipitated, if you try to FWHM of the second low crystallinity layer 3 cm -1 or less, it is necessary to increase the substrate temperature of the second low crystallinity layer, a second low It is thought that Sn precipitates on the surface of the crystal layer. Therefore, the FWHM of the second low crystal layer is preferably larger than 3 cm −1 .
実施例１と実施例２とを比較すると、第２低結晶層の基板温度が高い方が、ＧｅＳｎ層のＦＷＨＭを小さくできることがわかった。同様に、実施例３〜実施例５を比較すると、第２低結晶層の基板温度が高い方が、ＧｅＳｎ層のＦＷＨＭを小さくできることがわかった。ただし、実施例６の方が実施例５より第２低結晶層の基板温度が高いが、ＦＷＨＭは同じ値であった。したがって、第２低結晶層の温度は、２２５℃以上にしても、ＧｅＳｎ層のＦＷＨＭは、変わらないことがわかった。 When Example 1 and Example 2 were compared, it was found that the FWHM of the GeSn layer can be reduced when the substrate temperature of the second low crystal layer is higher. Similarly, when Example 3 to Example 5 were compared, it was found that the FWHM of the GeSn layer can be reduced when the substrate temperature of the second low crystal layer is higher. However, in Example 6, the substrate temperature of the second low crystal layer was higher than in Example 5, but FWHM was the same value. Therefore, it was found that the FWHM of the GeSn layer did not change even when the temperature of the second low crystal layer was 225 ° C. or higher.
実施例１と実施例３とを比較すると、第１低結晶層を形成した方が、ＧｅＳｎ層のＦＷＨＭを小さくできることがわかった。同様に、実施例２と実施例４とを比較すると、第１低結晶層を形成した方が、ＧｅＳｎ層のＦＷＨＭを小さくできることがわかった。 Comparing Example 1 and Example 3, it was found that the FWHM of the GeSn layer can be reduced by forming the first low crystal layer. Similarly, when Example 2 and Example 4 were compared, it was found that the FWHM of the GeSn layer can be reduced by forming the first low crystal layer.
図１８は、実施例２，９〜１１におけるＳｎ組成比とＦＷＨＭとの関係を示すグラフである。一般的に、Ｓｎ組成比を高くすると、ＦＷＨＭは大きくなる傾向がある。しかし、本実験例では、図８および図１８に示すように、Ｓｎ組成比を９．２％より高くしても、
ＧｅＳｎ層のＦＷＨＭは５．５ｃｍ−１以下であり、結晶性の高いＧｅＳｎ層を形成できることがわかった。
FIG. 18 is a graph showing the relationship between the Sn composition ratio and FWHM in Examples 2 and 9 to 11. Generally, when the Sn composition ratio is increased, the FWHM tends to increase. However, in this experimental example, as shown in FIGS. 8 and 18, even if the Sn composition ratio is higher than 9.2%,
The FWHM of the GeSn layer was 5.5 cm −1 or less, and it was found that a GeSn layer with high crystallinity can be formed.
図８および図１８により、Ｓｎ組成比が、３％以上、好ましくは９％以上１４％で、かつ、ラマンスペクトルの半値幅が、３ｃｍ−１より大きく、４ｃｍ−１以下、好ましくは３．７ｃｍ−１であるＧｅＳｎ層を形成できることがわかった。また、Ｓｎ組成比が、１２％以上、好ましくは１４％以上１５％以下で、かつ、ラマンスペクトルの半値幅が、３ｃｍ−１より大きく、５．５ｃｍ−１以下であるＧｅＳｎ層を形成できることがわかった。 8 and 18, the Sn composition ratio is 3% or more, preferably 9% or more and 14%, and the half width of the Raman spectrum is larger than 3 cm −1 , 4 cm −1 or less, preferably 3.7 cm. It was found that a GeSn layer of −1 can be formed. In addition, a GeSn layer having an Sn composition ratio of 12% or more, preferably 14% or more and 15% or less, and a half-width of the Raman spectrum larger than 3 cm −1 and 5.5 cm −1 or less can be formed. all right.
３．６． ３５０℃アニールの影響評価
上記のスパッタ法で、基板温度を２５０℃として、Ｓｉ基板上にＧｅＳｎ層（膜厚１００ｎｍ）を形成した。Ｓｎ組成比の設定値を１１．５％とした。その後、３５０℃で５分間熱処理を行って試料（参考例４）を作成した。図１９は、参考例４のＧｅＳｎ層の表面のＡＦＭ象である。
3.6. Evaluation of Influence of 350 ° C. Annealing A GeSn layer (thickness: 100 nm) was formed on a Si substrate at a substrate temperature of 250 ° C. by the above sputtering method. The set value of the Sn composition ratio was 11.5%. Thereafter, a heat treatment was performed at 350 ° C. for 5 minutes to prepare a sample (Reference Example 4). FIG. 19 is an AFM image of the surface of the GeSn layer of Reference Example 4.
図１９に示すように、参考例４では、Ｓｎの析出が確認された。表面粗さＲｍｓは９．９ｎｍであった。なお、図１９では、析出されたＳｎの一部を、円で囲んでいる。 As shown in FIG. 19, in Reference Example 4, precipitation of Sn was confirmed. The surface roughness Rms was 9.9 nm. In FIG. 19, a part of the deposited Sn is surrounded by a circle.
このように、３５０℃のアニールでは、Ｓｎが析出した。したがって、Ｓｎの析出を防ぐためには、高結晶層の基板温度を、３５０℃より低くすることが好ましい。 Thus, Sn was precipitated in the annealing at 350 ° C. Therefore, in order to prevent precipitation of Sn, it is preferable that the substrate temperature of the high crystal layer is lower than 350 ° C.
４． 半導体デバイスへの応用
４．１． レーザー光源への応用
本発明に係る半導体層（ＧｅＳｎ層）は、高効率な発光層としての応用が期待される。シリコンフォトニクスへの期待が高まる中、ＩＶ族半導体は、間接遷移であるため、レーザーなどの通信用の光源が欠けていた。本発明に係るＳｎ組成比が高いＧｅＳｎ層は、直接遷移となるため、高効率に発行し、シリコンフォトニックスで欠けていたレーザー光源を実現することができる。
4). Application to semiconductor devices 4.1. Application to Laser Light Source The semiconductor layer (GeSn layer) according to the present invention is expected to be applied as a highly efficient light emitting layer. While expectations for silicon photonics have increased, group IV semiconductors are indirect transitions, and therefore lacked communication light sources such as lasers. Since the GeSn layer having a high Sn composition ratio according to the present invention is a direct transition, it can be issued with high efficiency and a laser light source lacking in silicon photonics can be realized.
４．２． 高移動度トランジスタへの応用
ｐ型で最も高速に動作するのがＧｅであり、Ｓｎを添加することにより、さらなる高速化が期待されている。例えば、Ｓｎ組成比を７％とすることにより、Ｓｎを添加しないＧｅに比べて、１．８５倍高速になることが知られている。そこで、本発明に係るＳｎ組成比が高いＧｅＳｎ層は、高速移動度トランジスタを実現することができる。具体的には、本発明に係るＧｅＳｎ層は、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）、ドープチャネル電界効果トランジスタ（ＤＣＦＥＴ：Ｄｏｐｅｄ−Ｃｈａｎｎｅｌ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、共鳴トンネルダイオード（ＲＴＤ：Ｒｅｓｏｎａｎｔ Ｔｕｎｎｅｌ
Ｄｉｏｄｅ）、ヘテロバイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏ−Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などに応用することができる。このような高速移動度トランジスタは、ミリ波無線通信やレーダー、物体画像検出や非侵襲・非破壊検査などに応用することができる。
4.2. Application to high mobility transistor Ge is the p-type and operates at the highest speed, and the addition of Sn is expected to further increase the speed. For example, it is known that by setting the Sn composition ratio to 7%, the speed becomes 1.85 times faster than Ge without adding Sn. Therefore, the GeSn layer having a high Sn composition ratio according to the present invention can realize a high-speed mobility transistor. Specifically, the GeSn layer according to the present invention includes a high electron mobility transistor (HEMT), a doped channel field effect transistor (DCFET), a resonant tunnel diode (RTD). Resonant Tunnel
It can be applied to a diode, a hetero-bipolar transistor (HBT), and the like. Such a high-speed mobility transistor can be applied to millimeter wave wireless communication, radar, object image detection, noninvasive / nondestructive inspection, and the like.
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。 The present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same objects and effects). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that exhibits the same operational effects as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.
２…基板、１０…半導体層、１２…第１低結晶層、１３…第１中間層、１４…第２低結晶層、１５…第２中間層、１６…高結晶層、１００…半導体積層膜 DESCRIPTION OF SYMBOLS 2 ... Substrate, 10 ... Semiconductor layer, 12 ... 1st low crystalline layer, 13 ... 1st intermediate | middle layer, 14 ... 2nd low crystalline layer, 15 ... 2nd intermediate | middle layer, 16 ... High crystalline layer, 100 ... Semiconductor laminated film
Claims (15)
前記基板を第１温度に加熱して、前記基板の上方に、ラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークの半値幅が３ｃｍ−１より大きい第１層を形成する工程と、
前記基板を、前記第１温度より高い温度であって、かつ５０℃以上で３５０℃より低い第２温度に加熱して、前記第１層の上方に第２層を形成する工程と、
を含む、半導体層の製造方法。 A method for producing a semiconductor layer, wherein a semiconductor layer containing germanium and tin is formed above a substrate by physical vapor deposition,
Heating the substrate to a first temperature to form a first layer above the substrate with a half width of a peak attributed to a Ge-Ge bond of a Raman spectrum greater than 3 cm -1 ;
Heating the substrate to a second temperature higher than the first temperature and not lower than 50 ° C. and lower than 350 ° C. to form a second layer above the first layer;
A method for manufacturing a semiconductor layer, comprising:
前記第１層の前記半値幅は、４．５ｃｍ−１以下である、半導体層の製造方法。 In claim 1,
The method for manufacturing a semiconductor layer, wherein the half width of the first layer is 4.5 cm −1 or less.
前記第２温度は、２７５℃以上である、半導体層の製造方法。 In claim 1 or 2,
The method for manufacturing a semiconductor layer, wherein the second temperature is 275 ° C. or higher.
前記基板を、前記第１温度よりも高く前記第２温度よりも低い第３温度に加熱して、前記基板と前記第１層との間に、第３層を形成する工程を含む、半導体層の製造方法。 In any one of Claims 1 thru | or 3,
A step of heating the substrate to a third temperature higher than the first temperature and lower than the second temperature to form a third layer between the substrate and the first layer. Manufacturing method.
前記第２層の厚さは、２００ｎｍ以下である、半導体層の製造方法。 In any one of Claims 1 thru | or 4,
The method for manufacturing a semiconductor layer, wherein the thickness of the second layer is 200 nm or less.
前記半導体層の表面を除去する工程を含む、半導体層の製造方法。 In any one of Claims 1 thru | or 5,
The manufacturing method of a semiconductor layer including the process of removing the surface of the said semiconductor layer.
前記物理気相成長法は、スパッタ法である、半導体層の製造方法。 In any one of Claims 1 thru | or 6,
The physical vapor deposition method is a method for manufacturing a semiconductor layer, which is a sputtering method.
ゲルマニウムの原子数とスズの原子数との和に対するスズの原子数の比は、３％以上であり、
ラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークの半値幅は、３ｃｍ−１より大きく、４ｃｍ−１以下である、半導体層。 Including germanium and tin,
The ratio of the number of tin atoms to the sum of the number of germanium atoms and the number of tin atoms is 3% or more,
A semiconductor layer in which a half width of a peak attributed to a Ge—Ge bond in a Raman spectrum is larger than 3 cm −1 and not larger than 4 cm −1 .
前記比は、９％以上である、半導体層。 In claim 8,
The semiconductor layer, wherein the ratio is 9% or more.
前記比は、１４％以下である、半導体層。 In claim 8 or 9,
The semiconductor layer, wherein the ratio is 14% or less.
前記半値幅は、３．７ｃｍ−１以下である、半導体層。 In any one of Claims 8 thru | or 10,
The semiconductor layer has a half width of 3.7 cm −1 or less.
ゲルマニウムの原子数とスズの原子数との和に対するスズの原子数の比は、１２％以上であり、
ラマンスペクトルのＧｅ−Ｇｅ結合に帰属されるピークの半値幅は、３ｃｍ−１より大きく、５．５ｃｍ−１以下である、半導体層。 Including germanium and tin,
The ratio of the number of tin atoms to the sum of the number of germanium atoms and the number of tin atoms is 12% or more,
Half-width of the peak attributed to the Ge-Ge bonds Raman spectrum is greater than 3 cm -1, is 5.5cm -1 or less, the semiconductor layer.
前記比は、１４％以上である、半導体層。 In claim 12,
The semiconductor layer, wherein the ratio is 14% or more.
前記比は、１５％以下である、半導体層。 In claim 12 or 13,
The semiconductor layer, wherein the ratio is 15% or less.
表面粗さＲｍｓは、２ｎｍ以下である、半導体層。 In any one of claims 8 to 14,
A semiconductor layer having a surface roughness Rms of 2 nm or less.
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