JP2018120213A - 表示装置 - Google Patents

Abstract

【課題】大型化に適した表示装置を実現する。高解像度な表示装置を提供する。
【解決手段】表示装置は、隣接する３本以上のゲート線に、同じ選択信号を供給する構成とする。さらに、列方向に隣接する３つ以上の画素は、それぞれ異なるソース線を接続する構成とする。各画素には、半導体層に酸化物半導体を用いたトランジスタを配置する。また、３本以上のソース線のうち、内側に位置するソース線を、画素電極として機能する導電層と重ねて配置する。さらに、最も外側に位置するソース線と、その隣に位置するソース線との間に、トランジスタの半導体層の一部が設けられる構成とする。
【選択図】図１

Description

本発明の一態様は、表示装置に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。

なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。

近年、高解像度の表示装置が求められている。例えば家庭用のテレビジョン装置（テレビ、またはテレビジョン受信機ともいう）では、解像度がフルハイビジョン（画素数１９２０×１０８０）であるものが主流となっているが、４Ｋ（画素数３８４０×２１６０）や、８Ｋ（画素数７６８０×４３２０）のように、高解像度な表示装置の開発が進められている。

また、表示装置の一つに、液晶表示装置が知られている。透過型の液晶表示装置は、液晶の光学変調作用を利用してバックライトからの光の透過量を制御することでコントラストを表現し、画像表示を行うものである。

また、電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体膜を用いてチャネル領域が形成される薄膜トランジスタが知られている。特許文献１には、薄膜トランジスタのチャネル領域に用いられる半導体膜に、非晶質シリコンを用いる技術が開示されている。例えば液晶表示装置の場合、薄膜トランジスタは各画素のスイッチングトランジスタとして用いられる。

画素電極の各々に接続するスイッチング素子として、金属酸化物をチャネル形成領域とするトランジスタを用いるアクティブマトリクス型液晶表示装置が知られている（特許文献２及び特許文献３）。

特開２００１−０５３２８３号公報 特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報

非晶質シリコン（以下、アモルファスシリコンともいう）や、金属酸化物（酸化物半導体ともいう）を用いたトランジスタは、多結晶シリコンを用いたトランジスタ等に比べ、生産性が高く、大型の基板で作製しやすいといった利点がある。一方、多結晶シリコンを用いたトランジスタに比べ電界効果移動度を高くすることが困難であり、トランジスタに接続される負荷が大きい場合には、高い駆動周波数で動作させることが難しい場合がある。

特に、テレビジョン装置やモニタ装置などの表示装置の場合、解像度が高いほど、または画面サイズが大きいほど、負荷の増大が顕著となる。

テレビジョン装置やモニタ装置、デジタルサイネージなどの用途において、大画面化が求められている。また、滑らかな動画表示を行うために、フレーム周波数を高めることが求められている。しかしながら、解像度が高いほど、または画面サイズが大きいほど、負荷の増大が顕著となり、高いフレーム周波数で動作させることが困難な場合がある。

本発明の一態様は、高解像度な表示装置を提供することを課題の一とする。または、大型化に適した表示装置を実現することを課題の一とする。または、生産性を高められる表示装置を提供することを課題の一とする。または、ソース線及びゲート線を分割することなく高解像度な表示装置を実現することを課題の一とする。または、非晶質シリコン、酸化物半導体等を用いて高解像度な表示装置を実現することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。

本発明の一態様は、第１乃至第３のソース線と、第１のゲート線と、第１のトランジスタと、第１の導電層とを有する表示装置である。第１のゲート線は、第１の方向に延在し、且つ、第１乃至第３のソース線と交差する。第１乃至第３のソース線は、それぞれ第１の方向と交差する第２の方向に延在し、且つ、第１の方向にこの順に配列する。第１のトランジスタは、ゲートが第１のゲート線と電気的に接続し、且つ、ソースまたはドレインの一方が第１のソース線と電気的に接続し、且つ、ソースまたはドレインの他方が第１の導電層と電気的に接続する。第１の導電層は、第２のソース線の一部と重畳する部分を有する。第１乃至第３のソース線は、それぞれ異なる信号が供給され、第１のゲート線は、選択信号が供給される。

また、上記において、さらに第２のゲート線と、第２のトランジスタと、第２の導電層と、を有することが好ましい。このとき、第２のゲート線は、第１の方向に延在し、且つ、第１乃至第３のソース線と交差する。第２のトランジスタは、ゲートが第２のゲート線と電気的に接続し、且つ、ソースまたはドレインの一方が第２のソース線と電気的に接続し、且つ、ソースまたはドレインの他方が第２の導電層と電気的に接続する。第２の導電層は、第２のソース線の一部と重畳する部分を有する。また第２のゲート線は、第１のゲート線と同一の選択信号が供給される。

また、上記において、第１の導電層と重畳して、液晶と、第１の着色層と、を有し、第２の導電層と重畳して、液晶と、第２の着色層と、を有することが好ましい。また、第１の着色層と、第２の着色層とは、同じ色の光を透過することが好ましい。

また、上記において、さらに第３のゲート線と、第３のトランジスタと、第３の導電層と、を有することが好ましい。このとき、第３のゲート線は、第１の方向に延在する。第３のトランジスタは、ゲートが第３のゲート線と電気的に接続し、且つ、ソースまたはドレインの一方が第３のソース線と電気的に接続し、且つ、ソースまたはドレインの他方が第３の導電層と電気的に接続する。第３の導電層は、第２のソース線の一部と重畳する部分を有する。第３のゲート線は、第１のゲート線と同一の選択信号が供給される。

また、上記において、さらに第４のソース線を有することが好ましい。このとき、第１乃至第４のソース線は、第１の方向にこの順で配列し、第４のソース線には、第１乃至第３のソース線とは異なる信号が供給されることが好ましい。

また、上記において、さらに第４のゲート線と、第４のトランジスタと、第４の導電層と、を有することが好ましい。このとき、第４のゲート線は、第１の方向に延在する。第４のトランジスタは、ゲートが第４のゲート線と電気的に接続し、且つ、ソースまたはドレインの一方が第４のソース線と電気的に接続し、且つ、ソースまたはドレインの他方が第４の導電層と電気的に接続する。また第１乃至第４の導電層は、それぞれ第２のソース線の一部と重畳する部分と、第３のソース線の一部と重畳する部分と、を有する。第４のゲート線は、第１のゲート線と同一の選択信号が供給される。

また、上記において、第１のトランジスタは、第１の半導体層を有し、第２のトランジスタは、第２の半導体層を有することが好ましい。このとき、第１の半導体層と、第２の半導体層とは、それぞれ第１のソース線と第２のソース線の間に位置する部分を有することが好ましい。さらにこのとき、第１の半導体層及び前記第２の半導体層は、それぞれ金属酸化物を含むことが好ましい。または、それぞれ非晶質シリコンを含むことが好ましい。または、それぞれ微結晶シリコン、または多結晶シリコンを含むことが好ましい。

また、上記において、第１のトランジスタと電気的に接続する容量素子を有することが好ましい。このとき、容量素子は、第１のソース線と第２のソース線の間に位置する部分を有することが好ましい。さらに、容量素子は、第１の導電層と重畳する部分を有することが好ましい。

また、上記において、容量素子は、それぞれ可視光を透過する機能を有する第５の導電層と第６の導電層を有する構成とすることが好ましい。

本発明の一態様によれば、大型化に適した表示装置を実現することができる。または、高解像度な表示装置を提供できる。または、生産性を高められる表示装置を提供できる。または、ソース線及びゲート線を分割することなく高解像度な表示装置を実現できる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。

表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 トランジスタの構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 トランジスタの構成例。 表示装置の構成例。 レーザ照射方法およびレーザ結晶化装置を説明する図。 レーザ照射方法を説明する図。 電子機器の構成例。 実施の形態に係る、テレビジョン装置の構成例。 （Ａ）実施例１のディスプレイモジュールを示すブロック図。（Ｂ）実施例１の画素を示す回路図。 実施例１の画素レイアウトを示す上面図。 実施例１のデータ書き込み時間の概算結果。 実施例１のデータ書き込み時間の概算結果。 （Ａ）実施例１のディスプレイモジュールを示すブロック図。（Ｂ）実施例１の画素を示す回路図。 実施例１の画素レイアウトを示す上面図。 実施例１のデータ書き込み時間の概算結果。 実施例１のデータ書き込み時間の概算結果。 （Ａ）実施例１のディスプレイモジュールを示すブロック図。（Ｂ）実施例１の画素を示す回路図。 実施例１の画素レイアウトを示す上面図。 実施例１のデータ書き込み時間の概算結果。 実施例１のデータ書き込み時間の概算結果。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。

トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。

本明細書等において、表示装置の一態様である表示パネルは表示面に画像等を表示（出力）する機能を有するものである。したがって表示パネルは出力装置の一態様である。

また、本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）などのコネクターが取り付けられたもの、または基板にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式等によりＩＣが実装されたものを、表示パネルモジュール、表示モジュール、または単に表示パネルなどと呼ぶ場合がある。

また、本明細書等において、タッチセンサは指やスタイラスなどの被検知体が触れる、押圧する、または近づくことなどを検出する機能を有するものである。またその位置情報を検知する機能を有していてもよい。したがってタッチセンサは入力装置の一態様である。例えばタッチセンサは１以上のセンサ素子を有する構成とすることができる。

また、本明細書等では、タッチセンサを有する基板を、タッチセンサパネル、または単にタッチセンサなどと呼ぶ場合がある。また、本明細書等では、タッチセンサパネルの基板に、例えばＦＰＣもしくはＴＣＰなどのコネクターが取り付けられたもの、または基板にＣＯＧ方式等によりＩＣが実装されたものを、タッチセンサパネルモジュール、タッチセンサモジュール、センサモジュール、または単にタッチセンサなどと呼ぶ場合がある。

なお、本明細書等において、表示装置の一態様であるタッチパネルは表示面に画像等を表示（出力）する機能と、表示面に指やスタイラスなどの被検知体が触れる、押圧する、または近づくことなどを検出するタッチセンサとしての機能と、を有する。したがってタッチパネルは入出力装置の一態様である。

タッチパネルは、例えばタッチセンサ付き表示パネル（または表示装置）、タッチセンサ機能つき表示パネル（または表示装置）とも呼ぶことができる。

タッチパネルは、表示パネルとタッチセンサパネルとを有する構成とすることもできる。または、表示パネルの内部または表面にタッチセンサとしての機能を有する構成とすることもできる。

また、本明細書等では、タッチパネルの基板に、例えばＦＰＣもしくはＴＣＰなどのコネクターが取り付けられたもの、または基板にＣＯＧ方式等によりＩＣが実装されたものを、タッチパネルモジュール、表示モジュール、または単にタッチパネルなどと呼ぶ場合がある。

（実施の形態１）
本実施の形態では、本発明の一態様の表示装置について説明する。

本発明の一態様は、複数の画素がマトリクス状に配列した表示領域（画素部ともいう）を備える表示装置である。画素部には、選択信号が供給される配線（ゲート線、または走査線ともいう）と、画素に書き込む信号（ビデオ信号等ともいう）が供給される配線（ソース線、信号線、データ線等ともいう）が、それぞれ複数設けられる。ここで、ゲート線同士、及びソース線同士は、それぞれ互いに平行に設けられ、ゲート線とソース線とは互いに交差する。

１つの画素は、少なくとも１つのトランジスタと、１つの表示素子と、を備える。表示素子は画素電極として機能する導電層を有し、当該導電層は、トランジスタのソースまたはドレインの一方と電気的に接続する。また、トランジスタは、ゲートがゲート線と電気的に接続し、ソースまたはドレインの他方がソース線と電気的に接続する。

ここで、ゲート線の延伸方向を行方向または第１の方向とし、ソース線の延伸方向を列方向または第２の方向と呼ぶこととする。

ここで、隣接する３本以上のゲート線には、同じ選択信号が供給されることが好ましい。すなわち、これらゲート線の選択期間が同一となることが好ましい。特に３本、または４本のゲート線を一組とすると、駆動回路の構成を簡略化できるため好ましい。

３本、または４本のゲート線に同じ選択信号が供給される場合、列方向に隣接する３つまたは４つの画素が同時に選択される。そのため、これら３つまたは４つの画素には、それぞれ異なるソース線を接続する構成とする。すなわち、列ごとに３本、または４本のソース線が配列した構成とする。

ここで３本、または４本のソース線のうち、内側に位置する１本または２本のソース線を、画素電極として機能する導電層と重ねて配置することが好ましい。これにより、画素電極間の距離を小さくすることができる。また、外側に位置する２本のソース線は、当該画素電極と重ねずに配置することが好ましい。これにより、当該２本のソース線の寄生容量を低減することができる。

さらに、３本、または４本のソース線のうち、最も外側に位置するソース線と、その隣に位置するソース線との間に、トランジスタの半導体層の一部が設けられる構成とすることが好ましい。

例えば第１乃至第３のソース線がこの順で配列する場合、第１のソース線と接続するトランジスタ及び第２のソース線と接続するトランジスタの半導体層の一部が、第１のソース線と第２のソース線の間に位置する構成とする。さらに、第３のソース線と接続するトランジスタの半導体層の一部が、第２のソース線と第３のソース線の間に位置する構成とする。これにより、各ソース線と各半導体層との間のノードが、他のソース線と交差しない構成とすることができる。そのため、ソース線間の寄生容量を低減することができる。

また例えば第１乃至第４のソース線がこの順で配列する場合、第１のソース線と接続するトランジスタ及び第２のソース線と接続するトランジスタの半導体層の一部が、第１のソース線と第２のソース線の間に位置する構成とする。さらに、第３のソース線と接続するトランジスタ及び第４のソース線と接続するトランジスタの半導体層の一部が、第３のソース線及び第４のソース線の間に位置する構成とする。これにより、各ソース線と各半導体層との間のノードが、他のソース線と交差しない構成とすることができる。そのため、ソース線間の寄生容量を低減することができる。

このような構成とすることで、一水平期間を従来よりも長くすることができる。例えば３本または４本のゲート線に同じ選択信号が供給される場合では、一水平期間の長さを３倍または４倍にすることができる。さらに、ソース線間の寄生容量を低減できるため、ソース線の負荷を低減することができる。これにより、解像度が４Ｋや８Ｋなどといった極めて高解像度の表示装置であっても、電界効果移動度の低いトランジスタを用いて動作させることが可能となる。また、画面サイズが対角５０インチ以上、対角６０インチ以上、または対角７０インチ以上の大型の表示装置にも上述した構成を適用することが可能となる。

また、各画素に設けられるトランジスタには、チャネルが形成される半導体層に、非晶質シリコンまたは金属酸化物（酸化物半導体）を適用することができる。これにより、量産性に優れた表示装置を実現できる。

特に、トランジスタの半導体層に金属酸化物（酸化物半導体）を適用することが好ましい。これにより、非晶質シリコンを用いた場合に比べてトランジスタの電界効果移動度を高めることができるため、トランジスタのサイズ（占有面積）を縮小することができる。これにより、ソース線及びゲート線の寄生容量をより小さくできる。

また、各ソース線の電気抵抗と容量をできるだけ小さくすると、より高いフレーム周波数での駆動や、より大型の表示装置とすることなどが可能となる。例えば、ソース線の材料に低抵抗な材料（例えば銅、アルミニウムなど）を用いること、ソース線の厚さや幅を大きくすること、ソース線と他の配線の間の層間絶縁膜を厚くすること、ソース線と他の配線との交差部の面積を小さくすること、などが挙げられる。

以下では、表示装置のより具体的な例について、図面を参照して説明する。

［表示装置の構成例］
図１に、本発明の一態様の表示装置１０のブロック図を示している。表示装置１０は、画素領域（表示領域）と、ソースドライバ（Ｓｏｕｒｃｅ Ｄｒｉｖｅｒ）と、ゲートドライバ（Ｇａｔｅ Ｄｒｉｖｅｒ）と、を備える。

図１では、画素領域を挟んで２つのゲートドライバを有する例を示している。これら２つのゲートドライバには、複数のゲート線ＧＬ_０が接続される。図１では、ｉ番目のゲート線ＧＬ_０（ｉ）を示している。ゲート線ＧＬ_０（ｉ）は、４本のゲート線（ゲート線ＧＬ（ｉ）、ゲート線ＧＬ（ｉ＋１）、ゲート線ＧＬ（ｉ＋２）、ゲート線ＧＬ（ｉ＋３））と電気的に接続されている。したがって、これら４本のゲート線には同じ選択信号が与えられる。

ソースドライバには、複数のソース線が接続される。ソース線は１つの画素列に対して４本設けられる。図１では、ｊ番目の画素列に対応する４本のソース線（ソース線ＳＬ_１（ｊ）、ソース線ＳＬ_２（ｊ）、ソース線ＳＬ_３（ｊ）、ソース線ＳＬ_４（ｊ））と、ｊ＋１番目の画素列に対応する４本のソース線（ソース線ＳＬ_１（ｊ＋１）、ソース線ＳＬ_２（ｊ＋１）、ソース線ＳＬ_３（ｊ＋１）、ソース線ＳＬ_４（ｊ＋１））を示している。

１つの画素ＰＩＸは、少なくとも１つのトランジスタと、表示素子の画素電極として機能する１つの導電層２１を有する。画素ＰＩＸは１つの色に対応する画素である。したがって、複数の画素が呈する光の混色を利用してカラー表示を行う場合には、画素ＰＩＸを副画素とも呼ぶことができる。

また、列方向に一列に配列する複数の画素は、それぞれ同じ色を呈する画素であることが好ましい。表示素子として液晶素子を用いる場合には、列方向に一列に配列する画素には、液晶素子と重ねて同じ色の光を透過する着色層を設ける構成とする。一方、行方向には、異なる色を呈する画素が周期的に配列する構成とする。

ここで、１つの画素列に対応する４本のソース線のうち、内側に位置する２本のソース線（例えばソース線ＳＬ_２（ｊ）及びソース線ＳＬ_３（ｊ））の一部が、導電層２１と重畳することが好ましい。さらに、これら２本のソース線を、中央部に近接させて配置することが好ましい。例えば、ソース線ＳＬ_１（ｊ）とソース線ＳＬ_２（ｊ）の間隔が、ソース線ＳＬ_２（ｊ）とソース線ＳＬ_３（ｊ）の間隔よりも広くなるように、配列させることが好ましい。すなわち、ソース線を２本ごとに近接して配置させ、３本以上のソース線が近接しないように配置することで、ソース線間に生じる寄生容量を低減し、ソース線１本当たりの負荷を低減することができる。

ここで、電界効果移動度を高めることが困難なアモルファスシリコンなどのトランジスタを適用する際、高解像度化を実現する方法として、表示装置の表示領域を複数の画素領域に分割して駆動する方法が挙げられる。この駆動方法では、例えばソース線及びゲート線の少なくとも一方が分割された構成となる。しかし上記方法の場合、駆動回路の特性ばらつきなどにより、分割された画素領域の境界部が視認されてしまい、視認性が低下してしまう場合がある。また、入力される画像データをあらかじめ分割するための画像処理などが必要となり、高速且つ大規模な画像処理装置が必要になる。

一方、本発明の一態様の表示装置は、電界効果移動度が比較的低いトランジスタを用いた場合であっても、表示領域を分割することなく駆動することが可能となる。

また特に、酸化物半導体を用いたトランジスタを適用することで、以下に示すような様々な効果を奏する。例えば、トランジスタのサイズ（占有面積）を小さくできるため、トランジスタ自体の寄生容量を小さくできる。さらには、アモルファスシリコンを用いた場合に比べて、開口率を向上できる、または開口率を犠牲にすることなく配線幅を大きくでき、配線抵抗を小さくできる。また、トランジスタのオン電流を高めることができるため、画素の書き込みに要する期間を短くできる。このような効果により、ゲート線及びソース線の充放電期間を短くでき、フレーム周波数を高めることが可能となる。

さらに、酸化物半導体を用いたトランジスタはシリコンを用いたトランジスタに比べてオフ電流を極めて小さくできるため、画素に書き込まれた電位の保持期間を長くでき、フレーム周波数を低くすることも可能となる。例えば、フレーム周波数を０．１Ｈｚ以上４８０Ｈｚ以下の範囲で可変とすることができる。またテレビジョン装置等においては、フレーム周波数を３０Ｈｚ以上２４０Ｈｚ以下、好ましくは６０Ｈｚ以上１２０Ｈｚ以下とすることが好ましい。

オフ電流が極めて小さいトランジスタを用いる効果の他の１つとして、画素の保持容量を小さくできることが挙げられる。これにより、画素の開口率を高めることや、画素の書き込みに要する期間をより短くすることができる。

図１では、画素領域の一方の辺に沿ってソースドライバを配置した例を示したが、画素領域の対向する２辺に沿って、画素領域を挟むようにソースドライバを配置してもよい。

図２では、１つの画素列に対応する４本のソース線のうち、奇数番目（ソース線ＳＬ_１（ｊ）及びソース線ＳＬ_３（ｊ））と接続するソースドライバＩＣと、偶数番目（ソース線ＳＬ_２（ｊ）及びソース線ＳＬ_４（ｊ））と接続するソースドライバＩＣとを、それぞれ対向して配置した例を示している。このような構成とすることで、大型の表示装置であっても配線抵抗に起因した電位降下に伴う表示ムラを軽減することができる。また、図２の構成とすることにより、図１の構成に比べて画素領域の一方の辺に配置するソースドライバＩＣの数を半分にでき、１つのソースドライバＩＣを配置することのできる面積を大きくできる。これにより、隣接する２つのソースドライバＩＣの間の距離を大きくでき、生産歩留りを向上させることができる。

［画素の構成例］
以下では、表示装置１０の画素領域に配置される画素の構成例について説明する。

図３（Ａ）には、列方向に一列に配列する４つの画素を含む回路図を示している。

１つの画素は、トランジスタ３０と、液晶素子２０と、容量素子６０と、を有する。

配線Ｓ１乃至Ｓ４は、それぞれソース線に対応し、配線Ｇ１乃至Ｇ４は、それぞれゲート線に対応する。また配線ＣＳは容量素子６０の一方の電極と電気的に接続され、所定の電位が与えられる。

画素は、配線Ｓ１乃至Ｓ４のいずれか１本、及び配線Ｇ１乃至Ｇ４のいずれか１本と電気的に接続される。一例として、配線Ｓ１及び配線Ｇ１と接続される画素について説明する。トランジスタ３０は、ゲートが配線Ｇ１と電気的に接続し、ソースまたはドレインの一方が配線Ｓ１と電気的に接続し、他方が容量素子６０の他方の電極、及び液晶素子２０の一方の電極（画素電極）と電気的に接続する。容量素子６０の一方の電極には、共通電位が供給される。

図３（Ａ）では、列方向に一列に配列する４つの画素を、上から画素ＰＩＸ１、画素ＰＩＸ２、画素ＰＩＸ３、画素ＰＩＸ４として示している。ここで、画素ＰＩＸ１は配線Ｇ１及び配線Ｓ１に接続される画素であり、画素ＰＩＸ２は配線Ｇ２及び配線Ｓ２に接続される画素であり、画素ＰＩＸ３は配線Ｇ３及び配線Ｓ３に接続される画素であり、画素ＰＩＸ４は配線Ｇ４及び配線Ｓ４に接続される画素である。

図３（Ｂ）に、配線Ｓ１及び配線Ｇ１と接続される画素ＰＩＸ１のレイアウトの例を示している。

図３（Ｂ）に示すように、行方向（横方向）に配線Ｇ１及び配線ＣＳが延在し、列方向（縦方向）に配線Ｓ１乃至Ｓ４が延在している。

またトランジスタ３０において、配線Ｇ１上に半導体層３２が設けられ、配線Ｇ１の一部がゲート電極として機能する。また配線Ｓ１の一部がソース電極またはドレイン電極の一方として機能する。半導体層３２は、配線Ｓ１と配線Ｓ２の間に位置する領域を有する。

トランジスタ３０のソース電極またはドレイン電極の他方と、画素電極として機能する導電層２１とは、接続部３８を介して電気的に接続されている。また、導電層２１と重なる位置に、着色層４１が設けられている。

また、導電層２１は、配線Ｓ２及び配線Ｓ３と重なる部分を有する。また、導電層２１は、両端に位置する配線Ｓ１及び配線Ｓ４と重畳しないことが好ましい。これにより、配線Ｓ１及び配線Ｓ４の寄生容量を低減できる。

ここで、配線Ｓ１と配線Ｓ２の距離を距離Ｄ１、配線Ｓ２と配線Ｓ３の距離を距離Ｄ２としたとき、距離Ｄ１は距離Ｄ２よりも大きいことが好ましい。これにより、配線Ｓ１と配線Ｓ２との間の寄生容量を低減できる。

また、配線間距離を大きくすることで、作製工程中において配線間にゴミなどが付着した場合に、洗浄により除去しやすくなるため、歩留りを向上させることができる。洗浄方法として、ライン洗浄装置を用いる場合には、配線Ｓ１等の延伸方向に沿って基板を移動させながら洗浄すると、よりゴミを除去しやすくなるため好ましい。

また、図３（Ｂ）において、配線ＣＳの一部に、他の部分よりも太い部分を有する。これにより、配線抵抗を小さくできる。なお、他の配線についても、他の部分よりも太い部分を設けてもよい。

図３（Ｃ）、（Ｄ）、（Ｅ）にはそれぞれ、配線Ｇ２、配線Ｇ３、配線Ｇ４と接続する画素ＰＩＸ２、画素ＰＩＸ３、及び画素ＰＩＸ４のレイアウトの例を示している。

図３（Ｃ）において、配線Ｇ２上に設けられる半導体層３２は、配線Ｓ２と電気的に接続され、且つ、配線Ｓ１と配線Ｓ２の間に位置する領域を有する。また、図３（Ｄ）において、配線Ｇ３上に設けられる半導体層３２は、配線Ｓ３と電気的に接続され、且つ、配線Ｓ３と配線Ｓ４の間に位置する領域を有する。また、図３（Ｅ）では、配線Ｇ４上に設けられる半導体層３２は、配線Ｓ４と電気的に接続され、且つ、配線Ｓ３と配線Ｓ４の間に位置する領域を有する。

また、図３（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）に示すそれぞれの画素は、列方向に一列に配列する画素である場合には同じ色を呈する画素であることが好ましい。導電層２１と重なる領域に、同じ色の光を透過する着色層４１を重ねて配置することができる。また、行方向に一列に隣接する画素は、これとは異なる色を呈する画素であることが好ましく、その場合、画素の構成は図３（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）と同じ構成とすることができるが、着色層４１のみ異なる色を透過する着色層とする。

ここで、容量素子６０を構成する一対の電極に透光性の材料を用いることで、画素の開口率（有効透過面積率）を高めることが可能となる。

図４（Ａ）には、容量素子６０を構成する一対の電極に、導電層３１ｂｔ及び導電層３３ｂｔを適用した場合の例を示している。ここで、導電層３１ｂｔと導電層３３ｂｔは、可視光を透過する材料を含む。導電層３１ｂｔは、配線ＣＳと電気的に接続されている。また、導電層３３ｂｔは、トランジスタ３０のソース電極またはドレイン電極の他方、及び画素電極として機能する導電層２１と電気的に接続されている。

図４（Ｂ）には、図４（Ａ）に示すレイアウトを、可視光を遮光する遮光領域４０ｓと、可視光を透過する透過領域４０ｔとに分けて明示した例を示している。このように、容量素子６０が設けられる領域も、透過領域４０ｔとして用いることができるため、開口率が向上し、より消費電力を低減することができる。

図４（Ｃ）には、容量素子６０を構成する導電層３３ｂｔの一部がトランジスタ３０のソース電極及びドレイン電極の他方を兼ねる構成とした例である。すなわち、導電層３３ｂｔの一部は半導体層３２の一部と重畳し、電気的に接続されている。

これにより、図４（Ｄ）に示すように、透過領域４０ｔの面積をより拡大することができる。図４（Ｄ）において、遮光領域４０ｓを構成するのは配線Ｓ１乃至Ｓ４と、配線Ｇ１等と、配線ＣＳのみとなる。したがって、透過領域４０ｔの上面形状を概略左右対称にできる。これにより、列方向に一列に配列する４種類の画素における表示領域の形状を概略等しくすることができ、表示ムラの発生を抑制することができる。

ここで、１つの画素の占有面積に対する、透過領域４０ｔの面積の割合が高いほど、透過光の光量を増大させることができる。例えば、画素の占有面積に対する、透過領域の面積の割合は、１％以上９５％以下、好ましくは１０％以上９５％以下、より好ましくは１５％以上９５％以下とすることができる。特に３０％以上または５０％以上とすることが好ましい。これにより、低消費電力な表示装置を実現できる。なお、画素の占有面積は、例えば画素領域の面積を総画素数で割ることにより算出することができる。

［変形例１］
以下では、隣接する３本のゲート線に、同じ選択信号が供給される場合の例を示す。すなわち、列方向に隣接する３つの画素が同時に選択されるため、列ごとに３本のソース線が配列した構成を有する。

ここで３本のソース線のうち、内側に位置するソース線を、画素電極として機能する導電層と重ねて配置することが好ましい。これにより、画素電極間の距離を小さくすることができる。

さらに、３本のソース線のうち、外側に位置するソース線と、内側に位置するソース線との間に、トランジスタの半導体層の一部が設けられる構成とすることが好ましい。例えば第１乃至第３のソース線がこの順で配列する場合、第１のソース線と接続するトランジスタ及び第２のソース線と接続するトランジスタの半導体層の一部が、第１のソース線と第２のソース線の間に位置する構成とする。さらに、第３のソース線と接続するトランジスタの半導体層の一部が、第２のソース線と第３のソース線の間に位置する構成とする。これにより、各ソース線と各半導体層との間のノードが、他のソース線と交差しない構成とすることができる。そのため、ソース線間の寄生容量を低減することができる。

図５（Ａ）には、列方向に一列に配列する３つの画素（画素ＰＩＸ１、画素ＰＩＸ２、画素ＰＩＸ３）を含む回路図を示している。１つの画素は、トランジスタ３０と、液晶素子２０と、容量素子６０と、を有する。

図５（Ｂ）に、配線Ｓ１及び配線Ｇ１と接続される画素のレイアウトの例を示している。

図５（Ｂ）に示すように、行方向（横方向）に配線Ｇ１及び配線ＣＳが延在し、列方向（縦方向）に配線Ｓ１乃至Ｓ３が延在している。

ここで、配線Ｓ１と配線Ｓ２の距離を距離Ｄ１、配線Ｓ２と配線Ｓ３の距離を距離Ｄ２としたとき、距離Ｄ１と距離Ｄ２とを概略等しくすることが好ましい。例えば、距離Ｄ１に対する距離Ｄ２の比（すなわちＤ２／Ｄ１の値）を、０．８以上１．２以下、好ましくは０．９以上１．１以下とすることが好ましい。これにより、配線Ｓ１と配線Ｓ２との間の寄生容量、及び配線Ｓ２と配線Ｓ３との間の寄生容量を低減できる。

図５（Ｃ）、（Ｄ）にはそれぞれ、配線Ｇ２及び配線Ｇ３と接続する画素ＰＩＸ２及び画素ＰＩＸ３のレイアウトの例を示している。

図５（Ｃ）において、配線Ｇ２上に設けられる半導体層３２は、配線Ｓ２と電気的に接続され、且つ、配線Ｓ１と配線Ｓ２の間に位置する領域を有する。また、容量素子６０は、配線Ｓ１と配線Ｓ２の間に位置する。

図５（Ｄ）において、配線Ｇ３上に設けられる半導体層３２は、配線Ｓ３と電気的に接続され、且つ、配線Ｓ２と配線Ｓ３の間に位置する領域を有する。また、容量素子６０は、配線Ｓ２と配線Ｓ３の間に位置する。

以上が変形例１についての説明である。

［変形例２］
図６（Ａ）、（Ｂ）には、図３（Ｂ）及び図５（Ｂ）におけるトランジスタ３０の形状が異なる例をそれぞれ示している。図６（Ａ）、（Ｂ）に示すトランジスタ３０は、半導体層３２上のソース電極及びドレイン電極の一方の形状が概略円弧状であり、またソース電極及びドレイン電極の他方は、半導体層３２上において、概略円弧状の当該電極との間隔が一定になるように配置されている。このような構成とすることで、トランジスタ３０のチャネル幅を大きくすることが可能で、より大きな電流を流すことができる。このようなトランジスタ３０の構成は、特に半導体層３２にアモルファスシリコンなどを用いた場合に好適である。

また、図６（Ａ）、（Ｂ）には、配線Ｓ１乃至Ｓ４（または配線Ｓ１乃至Ｓ３）の一部、及び配線ＣＳの一部に、他の部分よりも太い部分を有する例を示している。これにより、配線抵抗を小さくできる。

［断面構成例１］
以下では、表示装置の断面構成の一例について説明する。

〔断面構成例１−１〕
図７に、図３（Ｂ）中の切断線Ａ１−Ａ２に対応する断面の一例を示す。ここでは、表示素子として透過型の液晶素子２０を適用した場合の例を示している。図７において、基板１２側が表示面側となる。

表示装置１０は、基板１１と基板１２との間に液晶２２が挟持された構成を有している。液晶素子２０は、基板１１側に設けられた導電層２１と、基板１２側に設けられた導電層２３と、これらに挟持された液晶２２と、を有する。また、液晶２２と導電層２１との間に配向膜２４ａが設けられ、液晶２２と導電層２３との間に配向膜２４ｂが設けられている。

導電層２１は、画素電極として機能する。また導電層２３は、共通電極などとして機能する。また導電層２１と導電層２３は、いずれも可視光を透過する機能を有する。したがって、液晶素子２０は、透過型の液晶素子である。

基板１２の基板１１側の面には、着色層４１と、遮光層４２が設けられている。着色層４１と遮光層４２を覆って絶縁層２６が設けられ、絶縁層２６を覆って導電層２３が設けられている。また着色層４１は、導電層２１と重なる領域に設けられている。遮光層４２は、トランジスタ３０や接続部３８を覆って設けられている。

基板１１よりも外側には偏光板３９ａが配置され、基板１２よりも外側には偏光板３９ｂが配置されている。さらに、偏光板３９ａよりも外側に、バックライトユニット９０が設けられている。

基板１１上には、トランジスタ３０、容量素子６０等が設けられている。トランジスタ３０は、画素の選択トランジスタとして機能する。トランジスタ３０は、接続部３８を介して液晶素子２０と電気的に接続されている。

図７に示すトランジスタ３０は、いわゆるボトムゲート・チャネルエッチ構造のトランジスタである。トランジスタ３０は、ゲート電極として機能する導電層３１ａと、ゲート絶縁層として機能する絶縁層３４と、半導体層３２と、ソース電極及びドレイン電極として機能する一対の導電層３３ａ及び導電層３３ｂと、を有する。半導体層３２の、導電層３１ａと重畳する部分は、チャネル形成領域として機能する。半導体層３２と導電層３３ａまたは導電層３３ｂとは接して設けられる。

なお、導電層３１ａは、図３（Ｂ）における配線Ｇ１の一部に対応し、導電層３３ａは、配線Ｓ１の一部に対応する。また、後述する導電層３１ｂ、導電層３３ｃ、導電層３３ｄ、導電層３３ｅはそれぞれ、配線ＣＳ、配線Ｓ２、配線Ｓ３、配線Ｓ４に対応する。

半導体層３２には、半導体特性を有する金属酸化物（酸化物半導体ともいう）を用いることが好ましい。酸化物半導体が適用されたトランジスタは、多結晶シリコンの場合で必要であった結晶化の工程が不要であり、大型の基板上に歩留り良くトランジスタを形成できる。さらに、酸化物半導体が適用されたトランジスタは、アモルファスシリコンの場合よりも高い電界効果移動度を実現できる。

容量素子６０は、導電層３１ｂと、絶縁層３４と、導電層３３ｂにより構成されている。また、導電層３１ｂ上には、絶縁層３４を介して導電層３３ｃ、導電層３３ｄ、及び導電層３３ｅがそれぞれ設けられている。

トランジスタ３０等を覆って、絶縁層８２と絶縁層８１が積層して設けられている。画素電極として機能する導電層２１は絶縁層８１上に設けられている。また接続部３８において、絶縁層８１及び絶縁層８２に設けられた開口を介して、導電層２１と導電層３３ｂと電気的に接続されている。絶縁層８１は、平坦化層として機能することが好ましい。また絶縁層８２は、トランジスタ３０等へ不純物等が拡散することを抑制する保護膜としての機能を有することが好ましい。例えば、絶縁層８２に無機絶縁材料を用い、絶縁層８１に有機絶縁材料を用いることができる。

〔断面構成例１−２〕
図８では、着色層４１を基板１１側に設けた場合の例を示している。これにより、基板１２側の構成を簡略化することができる。

なお、着色層４１を平坦化膜として用いる場合には、絶縁層８１を設けない構成としてもよい。

〔断面構成例１−３〕
上記では、液晶素子として、液晶を挟む一対の電極が上下に配置された、縦電界方式の液晶素子の例を示しているが、液晶素子の構成はこれに限られず、様々な方式の液晶素子を適用することができる。

図９には、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードが適用された液晶素子を有する表示装置の断面概略図を示す。

液晶素子２０は、画素電極として機能する導電層２１と、導電層２１と絶縁層８３を介して重なる導電層２３と、を有する。導電層２３は、スリット状または櫛歯状の上面形状を有している。

また、この構成では、導電層２１と導電層２３とが重なる部分に容量が形成され、これを容量素子６０として用いることができる。そのため、画素の占有面積を縮小できるため、高精細な表示装置を実現できる。また、開口率を向上させることができる。

図９では、共通電極として機能する導電層２３が液晶２２側に位置する構成としたが、図１０に示すように、画素電極として機能する導電層２１が、液晶２２側に位置する構成としてもよい。このとき、導電層２１がスリット状または櫛歯状の上面形状を有する。

〔断面構成例１−４〕
以下では、容量素子６０等に透光性の導電膜を用いた場合について説明する。

図１１に示す構成は、容量素子６０の構成が異なる点で、図７で例示した構成とは主に相違している。図１１に示す構成は、図４（Ａ）に示すレイアウトに対応する断面である。

容量素子６０は、基板１１側から導電層３１ｂｔと、絶縁層３４と、導電層３３ｂｔが積層された構成を有する。導電層３１ｂｔと導電層３３ｂｔとは、それぞれ透光性を有する導電性材料を含む。例えば、可視光に対する透過率が７０％以上１００％未満、好ましくは８０％以上１００％未満である金属酸化物膜を用いることができる。

導電層３１ｂｔは、一部が導電層３１ｂと接して設けられ、これらが電気的に接続されている。導電層３３ｂｔは、一部が導電層３３ｂと接して設けられ、これらが電気的に接続されている。

ここで、金属酸化物膜と金属膜とを積層して設ける場合、金属膜上に金属酸化物膜を成膜すると、金属膜の表面が酸化されてしまい、金属膜自体の電気抵抗や、金属膜と金属酸化物膜の間の接触抵抗が高くなってしまう場合がある。そのため、図１１に示すように、金属酸化物を含む導電層上に金属等を含む導電層を設けることが好ましい。

〔断面構成例１−５〕
図１２には、図４（Ｃ）に示すレイアウトに対応した断面を示している。

図１２において、導電層３３ｂｔの一部が、半導体層３２と接して設けられている。したがって、導電層３３ｂｔの一部は、トランジスタ３０のソース電極及びドレイン電極の一方として機能する。

また、導電層３３ｂｔの上面の一部に接して、導電層２１が設けられている。導電層２１と導電層３３ｂｔにそれぞれ金属酸化物膜を適用することで、これらの接触抵抗を低くすることができる。

〔断面構成例１−６〕
図１３は、トランジスタのゲート電極として機能する導電層と、トランジスタのソース電極及びドレイン電極として機能する導電層とを、それぞれ透光性を有する導電膜と遮光性を有する導電膜の積層構造とし、さらにこれらをハーフトーンマスク、グレートーンマスク等を用いた露光技術、または多重露光技術を用いて形成した場合の例である。これにより、必要なフォトマスクの数を減らすことができる。

なお、このような露光技術を用いて加工された積層膜は、上側に位置する層の端部が、下側に位置する層の端部よりも内側に位置するような、特徴的な断面形状が得られる。

トランジスタ３０において、導電層３１ａの基板１１側には導電層３１ａｔが設けられている。また、ソース電極及びドレイン電極として機能する一対の導電層３３ａｔ及び導電層３３ｂｔが、半導体層３２と接して設けられている。導電層３３ａｔ上には、導電層３３ａが設けられている。

容量素子６０は、導電層３３ｂｔの一部と、導電層３１ｂｔの一部により構成されている。また、配線ＣＳを構成する導電層３１ｂは、導電層３３ｂｔ上に設けられている。

また、導電層３３ｃ、導電層３３ｄ、導電層３３ｅの下方には、導電層３３ｃｔ、導電層３３ｄｔ、または導電層３３ｅｔが設けられている。

ここで、表示装置を作製する際、作製工程におけるフォトリソグラフィ工程が少ないほど、すなわちフォトマスクのマスク枚数が少ないほど、作製コストを低くすることができる。

例えば図７に示す構成では、基板１１側の工程のうち、導電層３１ａ等の形成工程、半導体層３２の形成工程、導電層３３ａ等の形成工程、接続部３８となる開口部の形成工程、及び導電層２１の形成工程の、計５つのフォトリソグラフィ工程を経ることで作製できる。すなわち、５枚のフォトマスクにより、バックプレーン基板を作製することができる。一方、基板１２（対向基板）側においては、着色層４１や遮光層４２の形成方法として、インクジェット法またはスクリーン印刷法等を用いると、フォトマスクが不要となるため好ましい。例えば、３色の着色層４１と、遮光層４２を設けた場合には、これらをフォトリソグラフィ法で形成した場合に比べて、計４つ以上のフォトマスクを削減することができる。

以上が断面構成例についての説明である。

〔トランジスタの構成例１〕
以下では、上記とは異なるトランジスタの構成の例について説明する。

以下で説明するトランジスタの半導体層３２に金属酸化物を用いることにより、ＯＳトランジスタを構成することができる。ＯＳトランジスタを用いる場合、映像に変化がない期間、又は変化が一定以下である期間において、映像信号の更新の頻度を極めて低く設定することができ、消費電力の削減を図ることができる。

図１４（Ａ）に示すトランジスタは、半導体層３２のチャネル形成領域上に、絶縁層８４が設けられている。絶縁層８４は、導電層３３ａおよび３３ｂのエッチングの際のエッチングストッパーとして機能する。

図１４（Ｂ）に示すトランジスタは、絶縁層８４が、半導体層３２を覆って絶縁層３４上に延在している構成を有する。この場合、導電層３３ａ及び導電層３３ｂは、絶縁層８４に設けられた開口を介して、半導体層３２と接続されている。

図１４（Ｃ）に示すトランジスタは、絶縁層８５、導電層８６を有する。絶縁層８５は、半導体層３２、導電層３３ａ、導電層３３ｂを覆って設けられている。また、導電層８６は絶縁層８５上に設けられ、半導体層３２と重なる領域を有する。

導電層８６は、半導体層３２を挟んで導電層３１とは反対側に位置している。導電層３１を第１のゲート電極とした場合、導電層８６は、第２のゲート電極として機能することができる。導電層３１と導電層８６に同じ電位を与えることで、トランジスタのオン電流を高めることができる。また、導電層３１と導電層８６の一方にしきい値電圧を制御するための電位を与え、他方に駆動のための電位を与えることで、トランジスタのしきい値電圧を制御することができる。

なお、図１４（Ａ）〜（Ｃ）において、半導体層３２の端部が導電層３１の端部よりも外側に位置する例を示したが、これに限られず、半導体層３２の端部が導電層３１の端部よりも内側に位置する構成としてもよい。

図１４（Ｄ）に示すトランジスタは、トップゲート構造のトランジスタであり、ゲート電極として機能する導電層３１が、半導体層３２よりも上側（被形成面側とは反対側）に設けられている。また、半導体層３２上には、絶縁層３４及び導電層３１が積層して形成されている。また、絶縁層８２は、半導体層３２の上面及び側端部、導電層３１を覆って設けられている。導電層３３ａ及び導電層３３ｂは、絶縁層８２上に設けられている。導電層３３ａ及び導電層３３ｂは、絶縁層８２に設けられた開口を介して、半導体層３２と接続されている。

なお、ここでは絶縁層３４が、導電層３１と重ならない部分に存在しない場合の例を示しているが、絶縁層３４が半導体層３２の上面及び側端部を覆って設けられていてもよい。

図１４（Ｄ）に示すトランジスタは、導電層３１と導電層３３ａまたは導電層３３ｂとの物理的な距離を離すことが容易なため、これらの間の寄生容量を低減することが可能である。

図１４（Ｅ）に示すトランジスタは、図１４（Ｄ）と比較して、導電層８７及び絶縁層８８を有している点で相違している。導電層８７は半導体層３２と重なる領域を有する。また、絶縁層８８は、導電層８７を覆って設けられている。

導電層８７は、第２のゲート電極として機能する。そのため、オン電流を高めることや、しきい値電圧を制御することなどが可能である。

以上がトランジスタの構成例１についての説明である。

［断面構成例２］
以下では、トランジスタの半導体層にシリコンを適用した場合の、表示装置の断面構成例について説明する。

〔断面構成例２−１〕
図１５で示す構成は、上記断面構成例１−１（図７）と比較して、トランジスタ３０の構成が異なる点で主に相違している。

図１５に示すトランジスタ３０は、いわゆるボトムゲート・チャネルエッチ構造のトランジスタである。トランジスタ３０は、ゲート電極として機能する導電層３１と、ゲート絶縁層として機能する絶縁層３４と、半導体層３２と、ソース領域及びドレイン領域として機能する一対の不純物半導体層３５と、ソース電極及びドレイン電極として機能する一対の導電層３３ａ及び導電層３３ｂと、を有する。半導体層３２の、導電層３１と重畳する部分は、チャネル形成領域として機能する。半導体層３２と不純物半導体層３５とは接して設けられ、不純物半導体層３５と導電層３３ａまたは導電層３３ｂとは接して設けられる。

半導体層３２には、シリコンを含む半導体を用いることが好ましい。例えば、アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いることができる。特に、アモルファスシリコンを用いると、大型の基板上に歩留り良く形成できるため好ましい。本発明の一態様の表示装置は、電界効果移動度が比較的低いアモルファスシリコンが適用されたトランジスタであっても、良好な表示が可能である。アモルファスシリコンを用いる場合には、水素によりダングリングボンドの終端を図った水素化アモルファスシリコン（ａ−Ｓｉ：Ｈと表記する場合がある）を用いることが好ましい。

不純物半導体層３５を構成する不純物半導体膜は、一導電型を付与する不純物元素を添加した半導体により形成する。トランジスタがｎ型である場合には、一導電型を付与する不純物元素を添加した半導体として、例えば、Ｐ又はＡｓを添加したシリコンが挙げられる。または、トランジスタがｐ型である場合には、一導電型を付与する不純物元素として、例えばＢを添加することも可能であるが、トランジスタはｎ型とすることが好ましい。なお、不純物半導体層３５は、非晶質半導体により形成してもよいし、微結晶半導体などの結晶性半導体により形成してもよい。

〔断面構成例２−２〕
図１６には、着色層４１を基板１１側に設けた場合の例を示している。トランジスタ３０の構成以外は、上記断面構成例１−２を援用できる。

〔断面構成例２−３〕
図１７、図１８には、ＦＦＳモードが適用された液晶素子を有する表示装置の断面概略図を示す。トランジスタ３０の構成以外は、上記断面構成例１−３を援用できる。

以上が断面構成例２についての説明である。

〔トランジスタの構成例２〕
以下では、上記とは異なるトランジスタの構成の例について説明する。

図１９（Ａ）に示すトランジスタは、半導体層３２と不純物半導体層３５の間に、半導体層３７を有する。

半導体層３７は、半導体層３２と同様の半導体膜により形成されていてもよい。半導体層３７は、不純物半導体層３５のエッチングの際に、半導体層３２がエッチングにより消失することを防ぐためのエッチングストッパーとして機能させることができる。なお、図１９（Ａ）において、半導体層３７が左右に分離している例を示しているが、半導体層３７の一部が半導体層３２のチャネル形成領域を覆っていてもよい。

また、半導体層３７は、不純物半導体層３５よりも低濃度の不純物が含まれていてもよい。これにより、半導体層３７をＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能させることができ、トランジスタを駆動させたときのホットキャリア劣化を抑制することができる。

図１９（Ｂ）に示すトランジスタは、半導体層３２のチャネル形成領域上に、絶縁層８４が設けられている。絶縁層８４は、不純物半導体層３５のエッチングの際のエッチングストッパーとして機能する。

図１９（Ｃ）に示すトランジスタは、半導体層３２に代えて、半導体層３２ｐを有する。半導体層３２ｐは、結晶性の高い半導体膜を含む。例えば半導体層３２ｐは、多結晶半導体または単結晶半導体を含む。これにより、電界効果移動度の高いトランジスタとすることができる。

図１９（Ｄ）に示すトランジスタは、半導体層３２のチャネル形成領域に半導体層３２ｐを有する。例えば図１９（Ｄ）に示すトランジスタは、半導体層３２となる半導体膜に対してレーザ光などを照射することにより、局所的に結晶化することにより形成することができる。これにより、電界効果移動度の高いトランジスタを実現できる。

図１９（Ｅ）に示すトランジスタは、図１９（Ａ）で示したトランジスタの半導体層３２のチャネル形成領域に、結晶性の半導体層３２ｐを有する。

図１９（Ｆ）に示すトランジスタは、図１９（Ｂ）で示したトランジスタの半導体層３２のチャネル形成領域に、結晶性の半導体層３２ｐを有する。

以上がトランジスタの構成例２の説明である。

〔導電層の形状について〕
ゲート線やソース線などの配線に用いることのできる導電膜は、金属や合金などの低抵抗な材料を用いると、配線抵抗を低減することができるため好ましい。また、大画面の表示装置とする場合には、配線の幅を大きくすることも有効である。しかしながら、このような導電膜は可視光を透過しないため、透過型の液晶表示装置においては、配線自体の幅が大きくなることや、配線数の増加に伴い、開口率の低下を招く場合がある。

そこで、導電膜の端部の形状を工夫することで、バックライトユニットからの光を効率的に取り出すことができる。

図２０（Ａ）には、ソース線などを構成する導電層３３とその近傍の断面図を示している。導電層３３は、その端部が逆テーパ形状を有している。

ここで、テーパ角とは薄膜の端部における、その底面（被形成面と接する面）と、その側面との角度を言う。テーパ角は、０度より大きく、１８０度未満である。また、テーパ角が９０度よりも小さい場合を順テーパ、９０度よりも大きい場合を逆テーパと呼ぶ。

図２０（Ａ）に示すように、導電層３３が逆テーパ形状を有することで、バックライトユニットから入射される光５０の一部は、導電層３３の側面で反射し、液晶２２に到達する。その結果、導電層３３の側面が垂直である場合、及び順テーパ形状である場合に比べて、光取り出し効率を高めることができる。

ここで、導電層３３のテーパ角は、９０度より大きく１３５度未満、好ましくは９１度以上１２０度以下、より好ましくは９５度以上１１０度以下とすることが好ましい。

また、図２０（Ｂ）では、ゲート線等を構成する導電層３１が、逆テーパ形状を有する場合の例を示している。導電層３３に加えて導電層３１も逆テーパ形状とすることで、より効果的に光取り出し効率を高めることができる。

以上が配線の形状についての説明である。

［各構成要素について］
以下では、上記に示す各構成要素について説明する。

〔基板〕
表示パネルが有する基板には、平坦面を有する材料を用いることができる。表示素子からの光を取り出す基板には、該光を透過する材料を用いる。例えば、ガラス、石英、セラミック、サファイヤ、有機樹脂などの材料を用いることができる。

厚さの薄い基板を用いることで、表示パネルの軽量化、薄型化を図ることができる。さらに、可撓性を有する程度の厚さの基板を用いることで、可撓性を有する表示パネルを実現できる。または、可撓性を有する程度に薄いガラスなどを基板に用いることもできる。または、ガラスと樹脂材料とが接着層により貼り合わされた複合材料を用いてもよい。

〔トランジスタ〕
トランジスタは、ゲート電極として機能する導電層と、半導体層と、ソース電極として機能する導電層と、ドレイン電極として機能する導電層と、ゲート絶縁層として機能する絶縁層と、を有する。

なお、本発明の一態様の表示装置が有するトランジスタの構造は特に限定されない。例えば、プレーナ型のトランジスタとしてもよいし、スタガ型のトランジスタとしてもよいし、逆スタガ型のトランジスタとしてもよい。また、トップゲート型またはボトムゲート型のいずれのトランジスタ構造としてもよい。または、チャネルの上下にゲート電極が設けられていてもよい。

トランジスタに用いる半導体材料の結晶性についても特に限定されず、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。

また、トランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む金属酸化物などであり、例えば、後述するＣＡＣ−ＯＳなどを用いることができる。

シリコンよりもバンドギャップが広く、且つキャリア密度の小さい金属酸化物を用いたトランジスタは、その低いオフ電流により、トランジスタと直列に接続された容量素子に蓄積した電荷を長期間に亘って保持することが可能である。

半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。

半導体層を構成する金属酸化物がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。

本実施の形態で例示したボトムゲート構造のトランジスタは、作製工程を削減できるため好ましい。またこのとき金属酸化物を用いることで、多結晶シリコンよりも低温で形成できる、半導体層よりも下層の配線や電極の材料、基板の材料として、耐熱性の低い材料を用いることが可能なため、材料の選択の幅を広げることができる。例えば、極めて大面積のガラス基板などを好適に用いることができる。

半導体層としては、キャリア密度の低い金属酸化物膜を用いる。例えば、半導体層は、キャリア密度が１×１０^１７／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下、さらに好ましくは１×１０^１３／ｃｍ^３以下、より好ましくは１×１０^１１／ｃｍ^３以下、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上のキャリア密度の金属酸化物を用いることができる。そのような金属酸化物を、高純度真性または実質的に高純度真性な金属酸化物と呼ぶ。これにより不純物濃度が低く、欠陥準位密度が低いため、安定な特性を有する金属酸化物であるといえる。

なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

半導体層を構成する金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、半導体層において酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、アルカリ金属およびアルカリ土類金属は、金属酸化物と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため半導体層における二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、半導体層を構成する金属酸化物に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における二次イオン質量分析法により得られる窒素濃度は、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下にすることが好ましい。

酸化物半導体は、単結晶酸化物半導体と、非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及び非晶質酸化物半導体などがある。

また、本発明の一態様で開示されるトランジスタの半導体層には、ＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いてもよい。

なお、本発明の一態様で開示されるトランジスタの半導体層は、上述した非単結晶酸化物半導体またはＣＡＣ−ＯＳを好適に用いることができる。また、非単結晶酸化物半導体としては、ｎｃ−ＯＳまたはＣＡＡＣ−ＯＳを好適に用いることができる。

なお、本発明の一態様では、トランジスタの半導体層として、ＣＡＣ−ＯＳを用いると好ましい。ＣＡＣ−ＯＳを用いることで、トランジスタに高い電気特性または高い信頼性を付与することができる。

なお、半導体層がＣＡＡＣ−ＯＳの領域、多結晶酸化物半導体の領域、ｎｃ−ＯＳの領域、擬似非晶質酸化物半導体の領域、及び非晶質酸化物半導体の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。

＜ＣＡＣ−ＯＳの構成＞
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。

ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。

なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯ_Ｘ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯ_Ｘ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、Ｇａ_Ｘ４Ｚｎ_Ｙ４Ｏ_Ｚ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯ_Ｘ１、またはＩｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。

つまり、ＣＡＣ−ＯＳは、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ_３（ＺｎＯ）_ｍ１（ｍ１は自然数）、またはＩｎ_{（１＋ｘ０）}Ｇａ_{（１−ｘ０）}Ｏ_３（ＺｎＯ）_ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。

上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。

一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。

なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。

なお、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とは、明確な境界が観察できない場合がある。

なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。

ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。

ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。

またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。

また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。

ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯ_Ｘ３などが主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。

ここで、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域は、ＧａＯ_Ｘ３などが主成分である領域と比較して、導電性が高い領域である。つまり、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。従って、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。

一方、ＧａＯ_Ｘ３などが主成分である領域は、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯ_Ｘ３などが主成分である領域が、金属酸化物中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。

従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯ_Ｘ３などに起因する絶縁性と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉ_ｏｎ）、および高い電界効果移動度（μ）を実現することができる。

また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。

また、半導体層にＣＡＣ−ＯＳを有するトランジスタは電界効果移動度が高く、且つ駆動能力が高いので、該トランジスタを、駆動回路、代表的にはゲート信号を生成する走査線駆動回路に用いることで、額縁幅の狭い（狭額縁ともいう）表示装置を提供することができる。また、該トランジスタを、表示装置が有する信号線駆動回路（とくに、信号線駆動回路が有するシフトレジスタの出力端子に接続されるデマルチプレクサ）に用いることで、表示装置に接続される配線数が少ない表示装置を提供することができる。

また、半導体層にＣＡＣ−ＯＳを有するトランジスタは低温ポリシリコンを用いたトランジスタのように、レーザ結晶化工程が不要である。これのため、大面積基板を用いた表示装置であっても、製造コストを低減することが可能である。さらに、ウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」）、スーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」）のよう高解像度であり、且つ大型の表示装置において、半導体層にＣＡＣ−ＯＳを有するトランジスタを駆動回路及び表示部に用いることで、短時間での書き込みが可能であり、表示不良を低減することが可能であり好ましい。

または、トランジスタのチャネルが形成される半導体には、例えばシリコンを用いることができる。シリコンとして、特にアモルファスシリコンを用いると、大型の基板上に歩留り良くトランジスタを形成できる。アモルファスシリコンを用いる場合には、水素によりダングリングボンドの終端を図った水素化アモルファスシリコン（ａ−Ｓｉ：Ｈと表記する場合がある）を用いることが好ましい。

また、微結晶シリコン、多結晶シリコン、単結晶シリコンなどの結晶性を有するシリコンを用いることもできる。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、且つアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。

シリコンを適用する場合、半導体層とソース電極またはドレイン電極との間に、一導電型を付与する不純物元素を添加した不純物半導体層を設けることが好ましい。トランジスタがｎ型である場合には、一導電型を付与する不純物元素を添加した半導体として、例えば、Ｐ又はＡｓを添加したシリコンが挙げられる。または、トランジスタがｐ型である場合には、一導電型を付与する不純物元素として、例えばＢを添加することも可能であるが、トランジスタはｎ型とすることが好ましい。なお、不純物半導体層は、非晶質半導体により形成してもよいし、微結晶半導体などの結晶性半導体により形成してもよい。

本実施の形態で例示したボトムゲート構造のトランジスタは、作製工程を削減できるため好ましい。またこのときアモルファスシリコンを用いることで、多結晶シリコンよりも低温で形成できるため、半導体層よりも下層の配線や電極の材料、基板の材料として、耐熱性の低い材料を用いることが可能なため、材料の選択の幅を広げることができる。例えば、極めて大面積のガラス基板などを好適に用いることができる。一方、トップゲート型のトランジスタは、自己整合的に不純物領域を形成しやすいため、特性のばらつきなどを低減することができるため好ましい。このとき特に、多結晶シリコンや単結晶シリコンなどに適している場合がある。

〔導電層〕
トランジスタのゲート、ソースおよびドレインのほか、表示装置を構成する各種配線および電極などの導電層に用いることのできる材料としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金などが挙げられる。またこれらの材料を含む膜を単層で、または積層構造として用いることができる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、その上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、その上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛等の酸化物を用いてもよい。また、マンガンを含む銅を用いると、エッチングによる形状の制御性が高まるため好ましい。

また、トランジスタのゲート、ソースおよびドレインのほか、表示装置を構成する各種配線及び電極などの導電層に用いることのできる、透光性を有する導電性材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物またはグラフェンを用いることができる。または、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、またはチタンなどの金属材料や、該金属材料を含む合金材料を用いることができる。または、該金属材料の窒化物（例えば、窒化チタン）などを用いてもよい。なお、金属材料、合金材料（またはそれらの窒化物）を用いる場合には、透光性を有する程度に薄くすればよい。また、上記材料の積層膜を導電層として用いることができる。例えば、銀とマグネシウムの合金とインジウムスズ酸化物の積層膜などを用いると、導電性を高めることができるため好ましい。これらは、表示装置を構成する各種配線および電極などの導電層や、表示素子が有する導電層（画素電極や共通電極として機能する導電層）にも用いることができる。

また、透光性を有する導電性材料として、不純物元素を含有させるなどして低抵抗化された酸化物半導体（酸化物導電体（ＯＣ：Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ））を用いることが好ましい。

〔絶縁層〕
各絶縁層に用いることのできる絶縁材料としては、例えば、アクリル、エポキシなどの樹脂、シロキサン結合を有する樹脂の他、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウムなどの無機絶縁材料を用いることもできる。

透水性の低い絶縁膜としては、窒化シリコン膜、窒化酸化シリコン膜等の窒素と珪素を含む膜や、窒化アルミニウム膜等の窒素とアルミニウムを含む膜等が挙げられる。また、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜等を用いてもよい。

〔液晶素子〕
液晶素子としては、例えば垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードが適用された液晶素子を用いることができる。垂直配向モードとしては、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。

また、液晶素子には、様々なモードが適用された液晶素子を用いることができる。例えばＶＡモードのほかに、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ゲストホストモード等が適用された液晶素子を用いることができる。

なお、液晶素子は、液晶の光学的変調作用によって光の透過または非透過を制御する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界または斜め方向の電界を含む）によって制御される。なお、液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、高分子ネットワーク型液晶（ＰＮＬＣ：Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。

また、液晶材料としては、ポジ型の液晶、またはネガ型の液晶のいずれを用いてもよく、適用するモードや設計に応じて最適な液晶材料を用いればよい。

また、液晶の配向を制御するため、配向膜を設けることができる。なお、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。

また、液晶素子として、透過型の液晶素子、反射型の液晶素子、または半透過型の液晶素子などがある。

本発明の一態様では、特に透過型の液晶素子を好適に用いることができる。

透過型または半透過型の液晶素子を用いる場合、一対の基板を挟むように、２つの偏光板を設ける。また偏光板よりも外側に、バックライトを設ける。バックライトとしては、直下型のバックライトであってもよいし、エッジライト型のバックライトであってもよい。ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を備える直下型のバックライトを用いると、ローカルディミングが容易となり、コントラストを高めることができるため好ましい。また、エッジライト型のバックライトを用いると、バックライトを含めたモジュールの厚さを低減できるため好ましい。

なお、エッジライト型のバックライトをオフ状態とすることで、シースルー表示を行うことができる。

〔着色層〕
着色層に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含まれた樹脂材料などが挙げられる。

〔遮光層〕
遮光層として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また、遮光層に、着色層の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を含む膜との積層構造を用いることができる。着色層と遮光層の材料を共通化することで、装置を共通化できるほか工程を簡略化できるため好ましい。

以上が各構成要素についての説明である。

本実施の形態で例示した構成例、作製方法例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、作製方法例、または図面等と適宜組み合わせて実施することができる。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態では、トランジスタの半導体層に用いることのできる多結晶シリコンの結晶化方法およびレーザ結晶化装置の一例について説明する。

結晶性の良好な多結晶シリコン層を形成するには、基板上に非晶質シリコン層を設け、当該非晶質シリコン層にレーザ光を照射して結晶化することが好ましい。例えば、レーザ光を線状ビームとし、当該線状ビームを非晶質シリコン層に照射しながら基板を移動させることで、基板上の所望の領域に多結晶シリコン層を形成することができる。

線状ビームを用いた方法は、スループットが比較的良好である。一方で、ある領域に対してレーザ光が相対的に移動しながら複数回照射される方法であるため、レーザ光の出力変動およびそれに起因するビームプロファイルの変化による結晶性のばらつきが生じやすい。例えば、当該方法で結晶化させた半導体層を表示装置の画素が有するトランジスタに用いると、結晶性のばらつきに起因したランダムな縞模様が表示に見えることがある。

また、線状ビームの長さは基板の一辺の長さ以上であることが理想的であるが、線状ビームの長さは、レーザ発振器の出力と光学系の構成によって制限される。したがって、大型基板の処理では基板面内を折り返してレーザ照射することが現実的である。そのため、レーザ光をオーバーラップして照射する領域が生じる。当該領域の結晶性は、他の領域の結晶性と異なりやすいため、当該領域では表示ムラが生じることがある。

上記のような問題を抑えるために、基板上に形成した非晶質シリコン層に局所的にレーザ照射を行って結晶化させてもよい。局所的なレーザ照射では、結晶性のばらつきの少ない多結晶シリコン層を形成しやすい。

図２１（Ａ）は、基板上に形成した非晶質シリコン層に局所的にレーザ照射を行う方法を説明する図である。

光学系ユニット８２１から射出されるレーザ光８２６は、ミラー８２２で反射されてマイクロレンズアレイ８２３に入射する。マイクロレンズアレイ８２３は、レーザ光８２６を集光して複数のレーザビーム８２７を形成する。

ステージ８１５には、非晶質シリコン層８４０を形成した基板８３０が固定される。非晶質シリコン層８４０に複数のレーザビーム８２７を照射することで、複数の多結晶シリコン層８４１を同時に形成することができる。

マイクロレンズアレイ８２３が有する個々のマイクロレンズは、表示装置の画素ピッチに合わせて設けることが好ましい。または、画素ピッチの整数倍の間隔で設けてもよい。いずれの場合においても、レーザ照射とステージ８１５のＸ方向またはＹ方向の移動を繰り返すことで、全ての画素に対応した領域に多結晶シリコン層を形成することができる。

例えば、マイクロレンズアレイ８２３が画素ピッチでＭ行Ｎ列（Ｍ、Ｎは自然数）のマイクロレンズを有するとき、まず所定の開始位置でレーザ光を照射し、Ｍ行Ｎ列の多結晶シリコン層８４１を形成することができる。そして、行方向にＮ列分の距離だけ移動させてレーザ光を照射し、さらにＭ行Ｎ列の多結晶シリコン層８４１を形成することで、Ｍ行２Ｎ列の多結晶シリコン層８４１を形成することができる。当該工程を繰り返し行うことで所望の領域に複数の多結晶シリコン層８４１を形成することができる。また、折り返してレーザ照射工程を行う場合は、行方向にＮ列分の距離だけ移動させてレーザ照射を行い、さらに列方向にＭ行分の距離の移動とレーザ光の照射を繰り返せばよい。

なお、レーザ光の発振周波数とステージ８１５の移動速度を適切に調整すれば、ステージ８１５を一方向に移動させながらレーザ照射を行う方法でも、画素ピッチで多結晶シリコン層を形成することができる。

レーザビーム８２７のサイズは、例えば、一つのトランジスタの半導体層全体が含まれる程度の面積とすることができる。または、一つのトランジスタのチャネル領域全体が含まれる程度の面積とすることができる。または、一つのトランジスタのチャネル領域の一部が含まれる程度の面積とすることができる。これらは、必要とするトランジスタの電気特性に応じて使い分ければよい。

なお、一つの画素に複数のトランジスタを有する表示装置を対象とした場合、レーザビーム８２７のサイズは、一つの画素内の各トランジスタの半導体層全体が含まれる程度の面積とすることができる。また、レーザビーム８２７のサイズは、複数の画素が有するトランジスタの半導体層全体が含まれる程度の面積としてもよい。

また、図２２（Ａ）に示すように、ミラー８２２とマイクロレンズアレイ８２３との間にマスク８２４を設けてもよい。マスク８２４には、各マイクロレンズに対応した複数の開口部が設けられる。当該開口部の形状はレーザビーム８２７の形状に反映させることができ、図２２（Ａ）のようにマスク８２４が円形の開口部を有する場合は、円形のレーザビーム８２７を得ることができる。また、マスク８２４が矩形の開口部を有する場合は、矩形のレーザビーム８２７を得ることができる。マスク８２４は、例えば、トランジスタのチャネル領域のみを結晶化させたい場合などに有効である。なお、マスク８２４は、図２２（Ｂ）に示すように光学系ユニット８２１とミラー８２２との間に設けてもよい。

図２１（Ｂ）は、上記に示した局所的なレーザ照射の工程に用いることのできるレーザ結晶化装置の主要な構成を説明する斜視図である。レーザ結晶化装置は、Ｘ−Ｙステージの構成要素である移動機構８１２、移動機構８１３およびステージ８１５を有する。また、レーザビーム８２７を成形するためのレーザ発振器８２０、光学系ユニット８２１、ミラー８２２、マイクロレンズアレイ８２３を有する。

移動機構８１２および移動機構８１３は、水平方向に往復直線運動をする機能を備える。移動機構８１２および移動機構８１３に動力を与える機構としては、例えば、モータで駆動するボールネジ機構８１６などを用いることができる。移動機構８１２および移動機構８１３のそれぞれの移動方向は垂直に交わるため、移動機構８１３に固定されるステージ８１５はＸ方向およびＹ方向に自在に移動させることができる。

ステージ８１５は真空吸着機構などの固定機構を有し、基板８３０などを固定することができる。また、ステージ８１５は、必要に応じて加熱機構を有していてもよい。なお、図示はしていないが、ステージ８１５はプッシャーピンおよびその上下機構を有し、基板８３０などを搬出入する際は、基板８３０などを上下に移動させることができる。

レーザ発振器８２０は、処理の目的に適した波長および強度の光が出力できればよく、パルスレーザが好ましいがＣＷレーザであってもよい。代表的には、波長３５１ｎｍ−３５３ｎｍ（ＸｅＦ）、３０８ｎｍ（ＸｅＣｌ）などの紫外光を照射できるエキシマレーザを用いることができる。または、固体レーザ（ＹＡＧレーザ、ファイバーレーザなど）の二倍波（５１５ｎｍ、５３２ｎｍなど）または三倍波（３４３ｎｍ、３５５ｎｍなど）を用いてもよい。また、レーザ発振器８２０は複数であってもよい。

光学系ユニット８２１は、例えば、ミラー、ビームエクスパンダ、ビームホモジナイザ等を有し、レーザ発振器８２０から出力されるレーザ光８２５のエネルギーの面内分布を均一化させつつ伸張させることができる。

ミラー８２２には、例えば、誘電体多層膜ミラーを用いることができ、レーザ光の入射角が略４５°となるように設置する。マイクロレンズアレイ８２３には、例えば、石英板の上面または上下面に複数の凸レンズが設けられたような形状とすることができる。

以上のレーザ結晶化装置を用いることにより、結晶性のばらつきの少ない多結晶シリコン層を形成することができる。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態３）
本実施の形態では、本発明の一態様の電子機器について、図面を参照して説明する。

以下で例示する電子機器は、表示部に本発明の一態様の表示装置を備えるものである。したがって、高い解像度が実現された電子機器である。また高い解像度と、大きな画面が両立された電子機器とすることができる。

本発明の一態様の電子機器の表示部には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。また、表示部の画面サイズとしては、対角２０インチ以上、または対角３０インチ以上、または対角５０インチ以上、対角６０インチ以上、または対角７０インチ以上とすることもできる。

電子機器としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。

本発明の一態様の電子機器または照明装置は、家屋もしくはビルの内壁もしくは外壁、または、自動車の内装もしくは外装の曲面に沿って組み込むことができる。

本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。

本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。

本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。

図２３（Ａ）にテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。

表示部７０００に、本発明の一態様の表示装置を適用することができる。

図２３（Ａ）に示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチや、別体のリモコン操作機７１１１により行うことができる。または、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることで操作してもよい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有していてもよい。リモコン操作機７１１１が備える操作キーまたはタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。

なお、テレビジョン装置７１００は、受信機及びモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。

図２３（Ｂ）に、ノート型パーソナルコンピュータ７２００を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７０００が組み込まれている。

表示部７０００に、本発明の一態様の表示装置を適用することができる。

図２３（Ｃ）、（Ｄ）に、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）の一例を示す。

図２３（Ｃ）に示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。

また、図２３（Ｄ）は円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。

図２３（Ｃ）、（Ｄ）において、表示部７０００に、本発明の一態様の表示装置を適用することができる。

表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。

表示部７０００にタッチパネルを適用することで、表示部７０００に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。

また、図２３（Ｃ）、（Ｄ）に示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、ユーザが所持するスマートフォン等の情報端末機７３１１または情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１または情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１または情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。

また、デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１または情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数のユーザが同時にゲームに参加し、楽しむことができる。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態４）
本実施の形態では、本発明の一態様の表示装置を適用することのできるテレビジョン装置の例について、図面を参照して説明する。

図２４（Ａ）に、テレビジョン装置６００のブロック図を示す。

なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。

テレビジョン装置６００は、制御部６０１、記憶部６０２、通信制御部６０３、画像処理回路６０４、デコーダ回路６０５、映像信号受信部６０６、タイミングコントローラ６０７、ソースドライバ６０８、ゲートドライバ６０９、表示パネル６２０等を有する。

上記実施の形態で例示した表示装置は、図２４（Ａ）における表示パネル６２０に適用することができる。これにより、大型且つ高解像度であって、視認性に優れたテレビジョン装置６００を実現できる。

制御部６０１は、例えば中央演算装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）として機能することができる。例えば制御部６０１は、システムバス６３０を介して記憶部６０２、通信制御部６０３、画像処理回路６０４、デコーダ回路６０５及び映像信号受信部６０６等のコンポーネントを制御する機能を有する。

制御部６０１と各コンポーネントとは、システムバス６３０を介して信号の伝達が行われる。また制御部６０１は、システムバス６３０を介して接続された各コンポーネントから入力される信号を処理する機能、各コンポーネントへ出力する信号を生成する機能等を有し、これによりシステムバス６３０に接続された各コンポーネントを統括的に制御することができる。

記憶部６０２は、制御部６０１及び画像処理回路６０４がアクセス可能なレジスタ、キャッシュメモリ、メインメモリ、二次メモリなどとして機能する。

二次メモリとして用いることのできる記憶装置としては、例えば書き換え可能な不揮発性の記憶素子が適用された記憶装置を用いることができる。例えば、フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）などを用いることができる。

また、レジスタ、キャッシュメモリ、メインメモリなどの一時メモリとして用いることのできる記憶装置としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）や、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の揮発性の記憶素子を用いてもよい。

例えば、メインメモリに設けられるＲＡＭとしては、例えばＤＲＡＭが用いられ、制御部６０１の作業空間として仮想的にメモリ空間が割り当てられ利用される。記憶部６０２に格納されたオペレーティングシステム、アプリケーションプログラム、プログラムモジュール、プログラムデータ等は、実行のためにＲＡＭにロードされる。ＲＡＭにロードされたこれらのデータやプログラム、プログラムモジュールは、制御部６０１に直接アクセスされ、操作される。

一方、ＲＯＭには書き換えを必要としないＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）やファームウェア等を格納することができる。ＲＯＭとしては、マスクＲＯＭや、ＯＴＰＲＯＭ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等を用いることができる。ＥＰＲＯＭとしては、紫外線照射により記憶データの消去を可能とするＵＶ−ＥＰＲＯＭ（Ｕｌｔｒａ−Ｖｉｏｌｅｔ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリなどが挙げられる。

また、記憶部６０２の他に、取り外し可能な記憶装置を接続可能な構成としてもよい。例えばストレージデバイスとして機能するハードディスクドライブ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ：ＨＤＤ）やソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ：ＳＳＤ）などの記録メディアドライブ、フラッシュメモリ、ブルーレイディスク、ＤＶＤなどの記録媒体と接続する端子を有することが好ましい。これにより、映像を記録することができる。

通信制御部６０３は、コンピュータネットワークを介して行われる通信を制御する機能を有する。例えば、制御部６０１からの命令に応じてコンピュータネットワークに接続するための制御信号を制御し、当該信号をコンピュータネットワークに発信する。これによって、Ｗｏｒｌｄ Ｗｉｄｅ Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに接続し、通信を行うことができる。

また、通信制御部６０３は、Ｗｉ−Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等の通信規格を用いてコンピュータネットワークまたは他の電子機器と通信する機能を有していてもよい。

通信制御部６０３は、無線により通信する機能を有していてもよい。例えばアンテナと高周波回路（ＲＦ回路）を設け、ＲＦ信号の送受信を行えばよい。高周波回路は、各国法制により定められた周波数帯域の電磁信号と電気信号とを相互に変換し、当該電磁信号を用いて無線で他の通信機器との間で通信を行うための回路である。実用的な周波数帯域として数１０ｋＨｚ〜数１０ＧＨｚが一般に用いられている。アンテナと接続される高周波回路には、複数の周波数帯域に対応した高周波回路部を有し、高周波回路部は、増幅器（アンプ）、ミキサ、フィルタ、ＤＳＰ、ＲＦトランシーバ等を有する構成とすることができる。

映像信号受信部６０６は、例えばアンテナ、復調回路、及びＡ−Ｄ変換回路（アナログ−デジタル変換回路）等を有する。復調回路は、アンテナから入力した信号を復調する機能を有する。またＡ−Ｄ変換回路は、復調されたアナログ信号をデジタル信号に変換する機能を有する。映像信号受信部６０６で処理された信号は、デコーダ回路６０５に送られる。

デコーダ回路６０５は、映像信号受信部６０６から入力されるデジタル信号に含まれる映像データを、送信される放送規格の仕様に従ってデコードし、画像処理回路に送信する信号を生成する機能を有する。例えば８Ｋ放送における放送規格としては、Ｈ．２６５ ｜ ＭＰＥＧ−Ｈ Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ Ｖｉｄｅｏ Ｃｏｄｉｎｇ（略称：ＨＥＶＣ）などがある。

映像信号受信部６０６が有するアンテナにより受信できる放送電波としては、地上波、または衛星から送信される電波などが挙げられる。またアンテナにより受信できる放送電波として、アナログ放送、デジタル放送などがあり、また映像及び音声、または音声のみの放送などがある。例えばＵＨＦ帯（約３００ＭＨｚ〜３ＧＨｚ）またはＶＨＦ帯（３０ＭＨｚ〜３００ＭＨｚ）のうちの特定の周波数帯域で送信される放送電波を受信することができる。また例えば、複数の周波数帯域で受信した複数のデータを用いることで、転送レートを高くすることができ、より多くの情報を得ることができる。これによりフルハイビジョンを超える解像度を有する映像を、表示パネル６２０に表示させることができる。例えば、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。

また、映像信号受信部６０６及びデコーダ回路６０５は、コンピュータネットワークを介したデータ伝送技術により送信された放送のデータを用いて、画像処理回路６０４に送信する信号を生成する構成としてもよい。このとき、受信する信号がデジタル信号の場合には、映像信号受信部６０６は復調回路及びＡ−Ｄ変換回路等を有していなくてもよい。

画像処理回路６０４は、デコーダ回路６０５から入力される映像信号に基づいて、タイミングコントローラ６０７に出力する映像信号を生成する機能を有する。

またタイミングコントローラ６０７は、画像処理回路６０４が処理を施した映像信号等に含まれる同期信号を基に、ゲートドライバ６０９及びソースドライバ６０８に出力する信号（クロック信号、スタートパルス信号などの信号）を生成する機能を有する。また、タイミングコントローラ６０７は、上記信号に加え、ソースドライバ６０８に出力するビデオ信号を生成する機能を有する。

表示パネル６２０は、複数の画素６２１を有する。各画素６２１は、ゲートドライバ６０９及びソースドライバ６０８から供給される信号により駆動される。ここでは、画素数が７６８０×４３２０である、８Ｋ４Ｋ規格に応じた解像度を有する表示パネルの例を示している。なお、表示パネル６２０の解像度はこれに限られず、フルハイビジョン（画素数１９２０×１０８０）または４Ｋ２Ｋ（画素数３８４０×２１６０）等の規格に応じた解像度であってもよい。

図２４（Ａ）に示す制御部６０１や画像処理回路６０４としては、例えばプロセッサを有する構成とすることができる。例えば、制御部６０１は、中央演算装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）として機能するプロセッサを用いることができる。また、画像処理回路６０４として、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の他のプロセッサを用いることができる。また制御部６０１や画像処理回路６０４に、上記プロセッサをＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＦＰＡＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ａｎａｌｏｇ Ａｒｒａｙ）といったＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）によって実現した構成としてもよい。

プロセッサは、種々のプログラムからの命令を解釈し実行することで、各種のデータ処理やプログラム制御を行う。プロセッサにより実行しうるプログラムは、プロセッサが有するメモリ領域に格納されていてもよいし、別途設けられる記憶装置に格納されていてもよい。

また、制御部６０１、記憶部６０２、通信制御部６０３、画像処理回路６０４、デコーダ回路６０５、及び映像信号受信部６０６、及びタイミングコントローラ６０７のそれぞれが有する機能のうち、２つ以上の機能を１つのＩＣチップに集約させ、システムＬＳＩを構成してもよい。例えば、プロセッサ、デコーダ回路、チューナ回路、Ａ−Ｄ変換回路、ＤＲＡＭ、及びＳＲＡＭ等を有するシステムＬＳＩとしてもよい。

なお、制御部６０１や、他のコンポーネントが有するＩＣ等に、チャネル形成領域に酸化物半導体を用い、極めて低いオフ電流が実現されたトランジスタを利用することもできる。当該トランジスタは、オフ電流が極めて低いため、当該トランジスタを記憶素子として機能する容量素子に流入した電荷（データ）を保持するためのスイッチとして用いることで、データの保持期間を長期にわたり確保することができる。この特性を制御部６０１等のレジスタやキャッシュメモリに用いることで、必要なときだけ制御部６０１を動作させ、他の場合には直前の処理の情報を当該記憶素子に待避させることにより、ノーマリーオフコンピューティングが可能となる。これにより、テレビジョン装置６００の低消費電力化を図ることができる。

なお、図２４（Ａ）で例示するテレビジョン装置６００の構成は一例であり、全ての構成要素を含む必要はない。テレビジョン装置６００は、図２４（Ａ）に示す構成要素のうち必要な構成要素を有していればよい。また、テレビジョン装置６００は、図２４（Ａ）に示す構成要素以外の構成要素を有していてもよい。

例えば、テレビジョン装置６００は、図２４（Ａ）に示す構成のほか、外部インターフェース、音声出力部、タッチパネルユニット、センサユニット、カメラユニットなどを有していてもよい。例えば外部インターフェースとしては、例えばＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）端子、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）接続用端子、電源受給用端子、音声出力用端子、音声入力用端子、映像出力用端子、映像入力用端子などの外部接続端子、赤外線、可視光、紫外線などを用いた光通信用の送受信機、筐体に設けられた物理ボタンなどがある。また、例えば音声入出力部としては、サウンドコントローラ、マイクロフォン、スピーカなどがある。

以下では、画像処理回路６０４についてより詳細な説明を行う。

画像処理回路６０４は、デコーダ回路６０５から入力される映像信号に基づいて、画像処理を実行する機能を有することが好ましい。

画像処理としては、例えばノイズ除去処理、階調変換処理、色調補正処理、輝度補正処理などが挙げられる。色調補正処理や輝度補正処理としては、例えばガンマ補正などがある。

また、画像処理回路６０４は、解像度のアップコンバートに伴う画素間補間処理や、フレーム周波数のアップコンバートに伴うフレーム間補間などの処理を実行する機能を有していることが好ましい。

例えば、ノイズ除去処理としては、文字などの輪郭の周辺に生じるモスキートノイズ、高速の動画で生じるブロックノイズ、ちらつきを生じるランダムノイズ、解像度のアップコンバートにより生じるドットノイズなどのさまざまなノイズを除去する。

階調変換処理は、画像の階調を表示パネル６２０の出力特性に対応した階調へ変換する処理である。例えば階調数を大きくする場合、小さい階調数で入力された画像に対して、各画素に対応する階調値を補間して割り当てることで、ヒストグラムを平滑化する処理を行うことができる。また、ダイナミックレンジを広げる、ハイダミックレンジ（ＨＤＲ）処理も、階調変換処理に含まれる。

また、画素間補間処理は、解像度をアップコンバートした際に、本来存在しないデータを補間する。例えば、目的の画素の周囲の画素を参照し、それらの中間色を表示するようにデータを補間する。

また、色調補正処理は、画像の色調を補正する処理である。また輝度補正処理は、画像の明るさ（輝度コントラスト）を補正する処理である。例えば、テレビジョン装置６００が設けられる空間の照明の種類や輝度、または色純度などを検知し、それに応じて表示パネル６２０に表示する画像の輝度や色調が最適となるように補正する。または、表示する画像と、あらかじめ保存してある画像リスト内の様々な場面の画像と、を照合し、最も近い場面の画像に適した輝度や色調に表示する画像を補正する機能を有していてもよい。

フレーム間補間は、表示する映像のフレーム周波数を増大させる場合に、本来存在しないフレーム（補間フレーム）の画像を生成する。例えば、ある２枚の画像の差分から２枚の画像の間に挿入する補間フレームの画像を生成する。または２枚の画像の間に複数枚の補間フレームの画像を生成することもできる。例えばデコーダ回路６０５から入力される映像信号のフレーム周波数が６０Ｈｚであったとき、複数枚の補間フレームを生成することで、タイミングコントローラ６０７に出力する映像信号のフレーム周波数を、２倍の１２０Ｈｚ、または４倍の２４０Ｈｚ、または８倍の４８０Ｈｚなどに増大させることができる。

また、画像処理回路６０４は、ニューラルネットワークを利用して、画像処理を実行する機能を有していることが好ましい。図２４（Ａ）では、画像処理回路６０４がニューラルネットワーク６１０を有している例を示している。

例えば、ニューラルネットワーク６１０により、例えば映像に含まれる画像データから特徴抽出を行うことができる。また画像処理回路６０４は、抽出された特徴に応じて最適な補正方法を選択することや、または補正に用いるパラメータを選択することができる。

または、ニューラルネットワーク６１０自体に画像処理を行う機能を持たせてもよい。すなわち、画像処理を施す前の画像データをニューラルネットワーク６１０に入力することで、画像処理が施された画像データを出力させる構成としてもよい。

また、ニューラルネットワーク６１０に用いる重み係数のデータは、データテーブルとして記憶部６０２に格納される。当該重み係数を含むデータテーブルは、例えば通信制御部６０３により、コンピュータネットワークを介して最新のものに更新することができる。または、画像処理回路６０４が学習機能を有し、重み係数を含むデータテーブルを更新可能な構成としてもよい。

図２４（Ｂ）に、画像処理回路６０４が有するニューラルネットワーク６１０の概略図を示す。

なお、本明細書等においてニューラルネットワークとは、生物の神経回路網を模し、学習によってニューロンどうしの結合強度を決定し、問題解決能力を持たせるモデル全般を指す。ニューラルネットワークは入力層、中間層（隠れ層ともいう）、出力層を有する。ニューラルネットワークのうち、２層以上の中間層を有するものをディープニューラルネットワーク（ＤＮＮ）といい、ディープニューラルネットワークによる学習をディープラーニングという。

また、本明細書等において、ニューラルネットワークについて述べる際に、既にある情報からニューロンとニューロンの結合強度（重み係数とも言う）を決定することを「学習」と呼ぶ場合がある。また、本明細書等において、学習によって得られた結合強度を用いてニューラルネットワークを構成し、そこから新たな結論を導くことを「推論」と呼ぶ場合がある。

ニューラルネットワーク６１０は、入力層６１１、１つ以上の中間層６１２、及び出力層６１３を有する。入力層６１１には入力データが入力される。出力層６１３からは出力データが出力される。

入力層６１１、中間層６１２、及び出力層６１３には、それぞれニューロン６１５を有する。ここでニューロン６１５は、積和演算を実現しうる回路素子（積和演算素子）を指す。図２４では、２つの層が有する２つのニューロン６１５間におけるデータの入出力方向を矢印で示している。

それぞれの層における演算処理は、前層が有するニューロン６１５の出力と重み係数との積和演算により実行される。例えば、入力層６１１の第ｉ番目のニューロンの出力をｘ_ｉとし、出力ｘ_ｉと次の中間層６１２の第ｊニューロンとの結合強度（重み係数）をｗ_ｊｉとすると、当該中間層の第ｊニューロンの出力はｙ_ｊ＝ｆ（Σｗ_ｊｉ・ｘ_ｉ）である。なお、ｉ、ｊは１以上の整数とする。ここで、ｆ（ｘ）は活性化関数でシグモイド関数、閾値関数などを用いることができる。以下同様に、各層のニューロン６１５の出力は、前段層のニューロン６１５の出力と重み係数の積和演算結果に活性化関数を演算した値となる。また、層と層との結合は、全てのニューロン同士が結合する全結合としてもよいし、一部のニューロン同士が結合する部分結合としてもよい。

図２４（Ｂ）では、３つの中間層６１２を有する例を示している。なお、中間層６１２の数はこれに限られず、１つ以上の中間層を有していればよい。また、１つの中間層６１２が有するニューロンの数も、仕様に応じて適宜変更すればよい。例えば１つの中間層６１２が有するニューロン６１５の数は、入力層６１１または出力層６１３が有するニューロン６１５の数よりも多くてもよいし、少なくてもよい。

ニューロン６１５同士の結合強度の指標となる重み係数は、学習によって決定される。学習は、テレビジョン装置６００が有するプロセッサにより実行してもよいが、専用サーバーやクラウドなどの演算処理能力の優れた計算機で実行することが好ましい。学習により決定された重み係数は、テーブルとして上記記憶部６０２に格納され、画像処理回路６０４により読み出されることにより使用される。また、当該テーブルは、必要に応じてコンピュータネットワークを介して更新することができる。

以上がニューラルネットワークについての説明である。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

本実施例では、対角６５インチの画素領域を有する８Ｋ４Ｋ液晶ディスプレイモジュールのデータ書き込み時間に関し、概算を行った結果について説明する。

特に、本実施例では、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）を用いた大型且つ高解像度のディスプレイを、本発明の一態様を適用することで動作させることができるかどうかについて確認した。

なお、８Ｋ４Ｋディスプレイの解像度は水平解像度が７６８０、垂直解像度が４３２０と、極めて高解像度である。また、８Ｋ４Ｋディスプレイに関する国際規格として、Ｒｅｃｏｍｍｅｎｄａｔｉｏｎ ＩＴＵ−Ｒ ＢＴ．２０２０−２がある。この規格において、駆動方法はプログレッシブ方式であり、フレーム周波数は最大１２０Ｈｚとされている。

高解像度で大型のディスプレイモジュールに、電界効果移動度の低いトランジスタを用いる場合、フレーム期間中に画像の書き換え動作が間に合わず、駆動できないことがある。このとき、画素領域を複数（例えば４つ）に分断し、それぞれに走査線駆動回路（ゲートドライバともいう）及び信号線駆動回路（ソースドライバともいう）を配置する構成を適用することができる。このような構成は、複数の画素領域で同時に画像を書き換えることで、電界効果移動度の低いトランジスタを適用した場合に、フレーム期間中の画像の書き換えを実現するものである。

しかしながら、画素領域を分割する構成では、ソースドライバやゲートドライバなどのＩＣ及びそれに付随する部材の増大に伴うコストの増大、配線数の増大に伴う開口率の低下、ＩＣを実装することによる額縁面積の増大、分割された画素領域間を同期させる回路が別途必要であること、分割された画素領域の境界部が視認されてしまうことによる視認性の低下などが懸念される。また、入力される画像データを分割するための画像処理などが必要となり、高速且つ大規模な画像処理回路が必要となることが懸念される。

そこで、本実施例では、ゲート線１本ずつに選択信号を供給し、画素が１つずつ選択される構成に加えて、２本または４本のゲート線に同時に選択信号を供給し、列方向に隣接する２つまたは４つの画素が同時に選択される構成を検討した。同時に選択される２つまたは４つの画素は、それぞれ異なるソース線と接続される。すなわち列ごとに２本または４本のソース線が配列される。本実施例では、これらの構成における画素レイアウトを用いて、データ書き込み時間の概算を行った。

また、本実施例では、トランジスタの半導体層に、アモルファスシリコンを用いる場合と、金属酸化物を用いる場合について検討した。

アモルファスシリコンを半導体層に用いる場合については、微結晶シリコンを用いて作製したトランジスタの実測値から、設計パラメータである電界効果移動度を変化させた疑似パラメータを用いてデータ書き込み時間を見積もった。

金属酸化物を用いた半導体層については、以下の２種類の構成を検討した。金属酸化物としては、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いた。１種類目は、Ｉｎ、Ｇａ、及びＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１近傍である金属酸化物を単層で半導体層に用いる場合である。２種類目は、Ｉｎ、Ｇａ、及びＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３近傍である金属酸化物を積層で半導体層に用いる場合である。具体的には、第１の金属酸化物層に、ＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用い、第２の金属酸化物層に、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いる場合を想定した。

本実施例で用いた各層のパラメータを表１に示す。これらは金属酸化物を半導体層に用いたトランジスタを想定したパラメータであるが、本実施例では、アモルファスシリコンを半導体層に用いる場合にも同様のパラメータを用いた。

＜画素が１つずつ選択される場合＞
図２５（Ａ）は、本実施例で用いたディスプレイモジュールの構成を示すブロック図である。当該構成では、ゲート線１本ずつに選択信号が供給され、画素が１つずつ選択される。ゲートドライバ及びソースドライバはともに外付けである。ゲート線には、２つのゲートドライバＩＣから同じ信号が供給される。ソース線には、１つのソースドライバＩＣから信号が供給される。画素領域は分割されていない。画素領域のサイズは対角６５インチであり、有効画素数は７６８０×ＲＧＢ（Ｈ）×４３２０（Ｖ）である。

図２５（Ｂ）に、画素ＰＩＸ（ｉ，ｊ）の回路図を示す。画素ＰＩＸ（ｉ，ｊ）は、トランジスタＭ１、容量素子Ｃ１、及び液晶素子ＬＣを有する。トランジスタＭ１のゲートは、ゲート線ＧＬ（ｉ）と接続されている。トランジスタＭ１のソース及びドレインのうち一方は、ソース線ＳＬ（ｊ）と接続され、他方は、容量素子Ｃ１の一方の電極、及び液晶素子ＬＣの一方の電極と接続されている。容量素子Ｃ１の他方の電極は、配線ＣＳＣＯＭと接続されている。液晶素子ＬＣの他方の電極は、配線ＴＣＯＭと接続されている。

図２６（Ａ）、（Ｂ）に、画素が１つずつ選択される場合のディスプレイモジュールの画素レイアウトを示す。図２６（Ａ）は、ゲート線ＧＬ（ｉ）から画素電極までの積層構造を、画素電極側から見た上面図である。図２６（Ｂ）は、図２６（Ａ）から画素電極を除いた上面図である。

画素サイズは６２．５μｍ×１８７．５μｍである。トランジスタＭ１は、ボトムゲートトップコンタクト構造のチャネルエッチ型のトランジスタである。トランジスタＭ１のチャネル長Ｌは４μｍ、チャネル幅Ｗは８μｍ、ゲートと重なるＬＤＤ領域（以下、オーバーラップＬＤＤ領域Ｌｏｖ）は２μｍである。ゲート線ＧＬ（ｉ）の幅は１０μｍ、配線ＣＳＣＯＭの幅は３．５μｍである。ソース線ＳＬ（ｊ）の幅は、１０μｍであるが、他の配線（ゲート線ＧＬ（ｉ）や配線ＣＳＣＯＭ）とのクロス部では、４μｍである。開口率は、４５．６％である。

まず、図２７を用いて、金属酸化物を半導体層に用いる場合のデータ書き込み時間の概算について説明する。

図２６（Ａ）の画素レイアウトから寄生抵抗と寄生容量を抽出し、トランジスタの電界効果移動度のパラメータのみを変化させることで、画素のゲート線の充電時間とソース線及び画素の充電時間を概算した。本実施例において、データ書き込み時間とは、ゲート線の充電時間、並びに、ソース線及び画素の充電時間の合計に相当する。また、本実施例において、ゲート線の充電時間は、ゲート線の電位が入力電圧の最大値の７５％に達するまでの時間であり、ソース線及び画素の充電時間は、ソース線の電位が入力電圧の最大値の９９％に達するまでの時間である。

また、ここでは、Ｉｎ、Ｇａ、及びＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３近傍である金属酸化物を積層で半導体層に用いた場合の電界効果移動度を１として規格化した値（規格化移動度）を用いた。トランジスタのサイズは変えていない。画素領域全体の負荷については以下の通りである。ゲート線の寄生抵抗Ｒｇｌは３．６０ｋΩ、ゲート線の寄生容量Ｃｇｌは２５５ｐＦ、ソース線の寄生抵抗Ｒｓｌは５．８０ｋΩ、ソース線の寄生容量Ｃｓｌは１４７ｐＦ、画素の寄生容量Ｃｐｉｘは２１６．６ｆＦである。なお、本実施例において、画素の寄生容量Ｃｐｉｘは、容量素子の保持容量、液晶素子の容量、及びノードＡの寄生容量を含む。なお、本実施例において、ノードＡとは、各画素における、トランジスタのソースまたはドレイン、容量素子の一方の電極、及び液晶素子の一方の電極が接続されるノードである。

図２７において、規格化移動度が１の結果は、Ｉｎ、Ｇａ、及びＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３近傍である金属酸化物を積層で半導体層に用いた場合に相当する（図２７では「ＣＡＣ＼ＣＡＡＣ」と記す）。このとき、データ書き込み時間は３．５５μｓであり、６０Ｈｚ駆動時の１水平期間３．８５μｓよりも短く、６０Ｈｚ駆動で動作可能であることが見積もられた。また、当該データ書き込み時間は、１２０Ｈｚ駆動時の１水平期間１．９３μｓより長く、１２０Ｈｚ駆動での動作が難しいことが見積もられた。

図２７において、規格化移動度が０．５の結果は、Ｉｎ、Ｇａ、及びＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１近傍である金属酸化物を単層で半導体層に用いた場合に相当する（図２７では「ＩＧＺＯ（１１１）」と記す）。このとき、データ書き込み時間は４．１７μｓであり、６０Ｈｚ駆動時の１水平期間３．８５μｓよりも長く、１２０Ｈｚ駆動だけでなく６０Ｈｚ駆動での動作も難しいことが見積もられた。

次に、図２８を用いて、アモルファスシリコンを半導体層に用いる場合のデータ書き込み時間の概算について説明する。

図２６（Ａ）の画素レイアウトから寄生抵抗と寄生容量を抽出し、微結晶シリコンを用いて作製したトランジスタの実測値から、設計パラメータである電界効果移動度を変化させることで、画素のゲート線の充電時間とソース線及び画素の充電時間を概算した。トランジスタのサイズ及び保持容量の大きさは変えていない。実際にアモルファスシリコンを半導体層に用いる場合には、より大きなトランジスタサイズ及び保持容量が必要となるため、データ書き込み時間は本実施例の結果よりも長くする必要がある。画素領域全体の負荷については以下の通りである。ゲート線の寄生抵抗Ｒｇｌは３．６０ｋΩ、ゲート線の寄生容量Ｃｇｌは２５５ｐＦ、ソース線の寄生抵抗Ｒｓｌは５．８０ｋΩ、ソース線の寄生容量Ｃｓｌは１４７ｐＦ、画素の寄生容量Ｃｐｉｘは２１６．６ｆＦである。

図２８において、電界効果移動度が０．６、０．７、０．８［ｃｍ^２／Ｖｓ］の結果は、アモルファスシリコンを半導体層に用いた場合に相当する。このとき、データ書き込み時間はそれぞれ、１９．６６μｓ、１６．１９μｓ、１３．８１μｓであり、１２０Ｈｚ駆動時の１水平期間１．９３μｓ及び６０Ｈｚ駆動時の１水平期間３．８５μｓより長く、１２０Ｈｚ駆動だけでなく、６０Ｈｚ駆動での動作も難しいことが見積もられた。

＜画素が２つ同時に選択される場合＞
図２９（Ａ）は、本実施例で用いたディスプレイモジュールの構成を示すブロック図である。当該構成では、２本のゲート線に同時に選択信号が供給され、列方向に隣接する画素が２つ同時に選択される。ゲートドライバ及びソースドライバはともに外付けである。ゲート線には、２つのゲートドライバＩＣから同じ信号が供給される。ゲート線ＧＬ_０（ｉ）は、ゲート線ＧＬ（ｉ）及びゲート線ＧＬ（ｉ＋１）と電気的に接続されており、ｉ行目と（ｉ＋１）行目の２行の画素は同時に駆動する。ソース線には、１つのソースドライバＩＣから信号が供給される。画素領域は分割されていない。画素領域のサイズは対角６５インチであり、有効画素数は７６８０×ＲＧＢ（Ｈ）×４３２０（Ｖ）である。

図２９（Ｂ）に、画素ＰＩＸ（ｉ，ｊ）及び画素ＰＩＸ（ｉ＋１，ｊ）の回路図を示す。

まず、画素ＰＩＸ（ｉ，ｊ）の構成について説明する。画素ＰＩＸ（ｉ，ｊ）は、トランジスタＭ１、容量素子Ｃ１、及び液晶素子ＬＣを有する。トランジスタＭ１のゲートは、ゲート線ＧＬ（ｉ）と接続されている。トランジスタＭ１のソース及びドレインのうち一方は、ソース線ＳＬ_１（ｊ）と接続され、他方は、容量素子Ｃ１の一方の電極、及び液晶素子ＬＣの一方の電極と接続されている。容量素子Ｃ１の他方の電極は、配線ＣＳＣＯＭと接続されている。液晶素子ＬＣの他方の電極は、配線ＴＣＯＭと接続されている。

次に、画素ＰＩＸ（ｉ＋１，ｊ）の構成について説明する。画素ＰＩＸ（ｉ＋１，ｊ）は、トランジスタＭ２、容量素子Ｃ２、及び液晶素子ＬＣを有する。トランジスタＭ２のゲートは、ゲート線ＧＬ（ｉ＋１）と接続されている。トランジスタＭ２のソース及びドレインのうち一方は、ソース線ＳＬ_２（ｊ）と接続され、他方は、容量素子Ｃ２の一方の電極、及び液晶素子ＬＣの一方の電極と接続されている。容量素子Ｃ２の他方の電極は、配線ＣＳＣＯＭと接続されている。液晶素子ＬＣの他方の電極は、配線ＴＣＯＭと接続されている。

図３０（Ａ）、（Ｂ）に、画素が２つ同時に選択される場合のディスプレイモジュールの画素レイアウトを示す。図３０（Ａ）は、ゲート線ＧＬ（ｉ）から画素電極までの積層構造を、画素電極側から見た上面図である。図３０（Ｂ）は、図３０（Ａ）から画素電極を除いた上面図である。

画素サイズは６２．５μｍ×１８７．５μｍである。トランジスタＭ１は、ボトムゲートトップコンタクト構造のチャネルエッチ型のトランジスタである。トランジスタＭ１のチャネル長Ｌは４μｍ、チャネル幅Ｗは８μｍ、オーバーラップＬＤＤ領域Ｌｏｖは２μｍである。ゲート線ＧＬ（ｉ）の幅は１０μｍ、配線ＣＳＣＯＭの幅は３．５μｍである。ソース線ＳＬ_１（ｊ）及びソース線ＳＬ_２（ｊ）の幅は、どちらも１０μｍであるが、ゲート線とのクロス部では、どちらも４μｍである。開口率は、３７．３％である。

まず、図３１を用いて、金属酸化物を半導体層に用いる場合のデータ書き込み時間の概算について説明する。

図３０（Ａ）の画素レイアウトから寄生抵抗と寄生容量を抽出し、移動度のパラメータのみを変化させることで、画素のゲート線の充電時間とソース線及び画素の充電時間を概算した。ここでは、Ｉｎ、Ｇａ、及びＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３近傍である金属酸化物を積層で半導体層に用いた場合の電界効果移動度を１として規格化した値（規格化移動度）を用いた。トランジスタのサイズは変えていない。画素領域全体の負荷については以下の通りである。ゲート線の寄生抵抗Ｒｇｌは３．６０ｋΩ、ゲート線の寄生容量Ｃｇｌは３６４ｐＦ、ソース線の寄生抵抗Ｒｓｌは４．８３ｋΩ、ソース線の寄生容量Ｃｓｌは１８２ｐＦ、画素の寄生容量Ｃｐｉｘは１９１ｆＦである。

図３１において、規格化移動度が１の結果は、Ｉｎ、Ｇａ、及びＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３近傍である金属酸化物を積層で半導体層に用いた場合に相当する（図３１では「ＣＡＣ＼ＣＡＡＣ」と記す）。このとき、データ書き込み時間は３．７８μｓであり、１２０Ｈｚ駆動時の１水平期間３．８３μｓよりも短く、１２０Ｈｚ駆動で動作可能であることが見積もられた。

図３１において、規格化移動度が０．５の結果は、Ｉｎ、Ｇａ、及びＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１近傍である金属酸化物を単層で半導体層に用いた場合に相当する（図３１では「ＩＧＺＯ（１１１）」と記す）。このとき、データ書き込み時間は４．３０μｓであり、６０Ｈｚ駆動時の１水平期間７．６６μｓよりも短く、６０Ｈｚ駆動で動作可能であることが見積もられた。また、当該データ書き込み時間は、１２０Ｈｚ駆動時の１水平期間３．８３μｓより長く、１２０Ｈｚ駆動での動作が難しいことが見積もられた。

図３１では、２本のゲート線に同じ選択信号が供給されるため、１水平期間の長さを、図２７に比べて２倍にすることができる。そのため、電界効果移動度の低いトランジスタを用いて、高解像度の表示装置を動作させることが容易となる。

図２７及び図３１の結果から、ＣＡＣ＼ＣＡＡＣを半導体層に用いる場合、画素１つずつに書き込みを行う構成では難しかった１２０Ｈｚ駆動での動作が、２つの画素に同時に書き込む構成にすることで実現できると示された。

また、図２７及び図３１の結果から、ＩＧＺＯ（１１１）を半導体層に用いる場合、画素１つずつに書き込みを行う構成では難しかった６０Ｈｚ駆動での動作が、２つの画素に同時に書き込む構成にすることで実現できると示された。

次に、図３２を用いて、アモルファスシリコンを半導体層に用いる場合のデータ書き込み時間の概算について説明する。

図３０（Ａ）の画素レイアウトから寄生抵抗と寄生容量を抽出し、微結晶シリコンを用いて作製したトランジスタの実測値から、設計パラメータである電界効果移動度を変化させることで、画素のゲート線の充電時間とソース線及び画素の充電時間を概算した。トランジスタのサイズ及び保持容量の大きさは変えていない。画素領域全体の負荷については以下の通りである。ゲート線の寄生抵抗Ｒｇｌは３．６０ｋΩ、ゲート線の寄生容量Ｃｇｌは３６４ｐＦ、ソース線の寄生抵抗Ｒｓｌは４．８３ｋΩ、ソース線の寄生容量Ｃｓｌは１８２ｐＦ、画素の寄生容量Ｃｐｉｘは１９１ｆＦである。

図３２において、電界効果移動度が０．６、０．７、０．８［ｃｍ２／Ｖｓ］の結果は、アモルファスシリコンを半導体層に用いた場合に相当する。このとき、データ書き込み時間はそれぞれ、１７．９８μｓ、１４．８９μｓ、１２．７８μｓであり、１２０Ｈｚ駆動時の１水平期間３．８３μｓ及び６０Ｈｚ駆動時の１水平期間７．６６μｓより長く、１２０Ｈｚ駆動だけでなく、６０Ｈｚ駆動での動作も難しいことが見積もられた。

図３２の結果から、アモルファスシリコンを半導体層に用いる場合は、金属酸化物を半導体層に用いる場合（図３１の結果参照）とは異なり、２つの画素を同時に書き込む構成にしても、６０Ｈｚ駆動での動作が難しいことが見積もられた。

＜画素が４つ同時に選択される場合＞
図３３（Ａ）は、本実施例で用いたディスプレイモジュールの構成を示すブロック図である。当該構成では、４本のゲート線に同時に選択信号が供給され、列方向に隣接する画素が４つ同時に選択される。ゲートドライバ及びソースドライバはともに外付けである。ゲート線には、２つのゲートドライバＩＣから同じ信号が供給される。ゲート線ＧＬ_０（ｉ）は、ゲート線ＧＬ（ｉ）、ゲート線ＧＬ（ｉ＋１）、ゲート線ＧＬ（ｉ＋２）、及びゲート線ＧＬ（ｉ＋３）と電気的に接続されており、ｉ行目から（ｉ＋３）行目までは４行同時に駆動する。ソース線には、１つのソースドライバＩＣから信号が供給される。画素領域は分割されていない。画素領域のサイズは対角６５インチであり、有効画素数は７６８０×ＲＧＢ（Ｈ）×４３２０（Ｖ）である。

図３３（Ｂ）に、画素ＰＩＸ（ｉ，ｊ）、画素ＰＩＸ（ｉ＋１，ｊ）、画素ＰＩＸ（ｉ＋２，ｊ）、及び画素ＰＩＸ（ｉ＋３，ｊ）の回路図を示す。

まず、画素ＰＩＸ（ｉ，ｊ）の構成について説明する。画素ＰＩＸ（ｉ，ｊ）は、トランジスタＭ１、容量素子Ｃ１、及び液晶素子ＬＣを有する。トランジスタＭ１のゲートは、ゲート線ＧＬ（ｉ）と接続されている。トランジスタＭ１のソース及びドレインのうち一方は、ソース線ＳＬ_１（ｊ）と接続され、他方は、容量素子Ｃ１の一方の電極、及び液晶素子ＬＣの一方の電極と接続されている。容量素子Ｃ１の他方の電極は、配線ＣＳＣＯＭと接続されている。液晶素子ＬＣの他方の電極は、配線ＴＣＯＭと接続されている。

次に、画素ＰＩＸ（ｉ＋１，ｊ）の構成について説明する。画素ＰＩＸ（ｉ＋１，ｊ）は、トランジスタＭ２、容量素子Ｃ２、及び液晶素子ＬＣを有する。トランジスタＭ２のゲートは、ゲート線ＧＬ（ｉ＋１）と接続されている。トランジスタＭ２のソース及びドレインのうち一方は、ソース線ＳＬ_２（ｊ）と接続され、他方は、容量素子Ｃ２の一方の電極、及び液晶素子ＬＣの一方の電極と接続されている。容量素子Ｃ２の他方の電極は、配線ＣＳＣＯＭと接続されている。液晶素子ＬＣの他方の電極は、配線ＴＣＯＭと接続されている。

次に、画素ＰＩＸ（ｉ＋２，ｊ）の構成について説明する。画素ＰＩＸ（ｉ＋２，ｊ）は、トランジスタＭ３、容量素子Ｃ３、及び液晶素子ＬＣを有する。トランジスタＭ３のゲートは、ゲート線ＧＬ（ｉ＋２）と接続されている。トランジスタＭ３のソース及びドレインのうち一方は、ソース線ＳＬ_３（ｊ）と接続され、他方は、容量素子Ｃ３の一方の電極、及び液晶素子ＬＣの一方の電極と接続されている。容量素子Ｃ３の他方の電極は、配線ＣＳＣＯＭと接続されている。液晶素子ＬＣの他方の電極は、配線ＴＣＯＭと接続されている。

次に、画素ＰＩＸ（ｉ＋３，ｊ）の構成について説明する。画素ＰＩＸ（ｉ＋３，ｊ）は、トランジスタＭ４、容量素子Ｃ４、及び液晶素子ＬＣを有する。トランジスタＭ４のゲートは、ゲート線ＧＬ（ｉ＋３）と接続されている。トランジスタＭ４のソース及びドレインのうち一方は、ソース線ＳＬ_４（ｊ）と接続され、他方は、容量素子Ｃ４の一方の電極、及び液晶素子ＬＣの一方の電極と接続されている。容量素子Ｃ４の他方の電極は、配線ＣＳＣＯＭと接続されている。液晶素子ＬＣの他方の電極は、配線ＴＣＯＭと接続されている。

図３４に、画素が４つ同時に選択される場合のディスプレイモジュールの画素レイアウトを示す。図３４は、ゲート線から画素電極までの積層構造を、画素電極側から見た上面図である。なお、図３４では、画素ＰＩＸ（ｉ＋２，ｊ）及び画素ＰＩＸ（ｉ＋３，ｊ）のレイアウトを示す。画素ＰＩＸ（ｉ，ｊ）及び画素ＰＩＸ（ｉ＋１，ｊ）のレイアウトは、図３４を左右反転させた形といえる。

画素サイズは６２．５μｍ×１８７．５μｍである。トランジスタＭ３及びトランジスタＭ４は、それぞれ、ボトムゲートトップコンタクト構造のチャネルエッチ型のトランジスタであり、サイズは同様である。具体的には、２つのトランジスタのチャネル長Ｌは４μｍ、チャネル幅Ｗは８μｍ、オーバーラップＬＤＤ領域Ｌｏｖは３μｍである。ゲート線ＧＬ（ｉ＋２）及びゲート線ＧＬ（ｉ＋３）の幅はどちらも１０μｍ、２つの配線ＣＳＣＯＭの幅はどちらも５μｍである。ソース線ＳＬ_１（ｊ）、ソース線ＳＬ_２（ｊ）、ソース線ＳＬ_３（ｊ）、及びソース線ＳＬ_４（ｊ）の幅は、いずれも４μｍである。開口率は、２９％である。

まず、図３５を用いて、金属酸化物を半導体層に用いる場合のデータ書き込み時間の概算について説明する。

図３４の画素レイアウトから寄生抵抗と寄生容量を抽出し、移動度のパラメータのみを変化させることで、画素のゲート線の充電時間とソース線及び画素の充電時間を概算した。ここでは、Ｉｎ、Ｇａ、及びＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３近傍である金属酸化物を積層で半導体層に用いた場合の電界効果移動度を１として規格化した値（規格化移動度）を用いた。トランジスタのサイズは変えていない。画素領域全体の負荷については以下の通りである。ゲート線の寄生抵抗Ｒｇｌは３．５３ｋΩ、ゲート線の寄生容量Ｃｇｌは５１８ｐＦ、ソース線の寄生抵抗Ｒｓｌは１０．２８ｋΩ、ソース線の寄生容量Ｃｓｌは１７０ｐＦ、画素の寄生容量Ｃｐｉｘは９９．７ｆＦである。

図３５において、規格化移動度が１の結果は、Ｉｎ、Ｇａ、及びＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３近傍である金属酸化物を積層で半導体層に用いた場合に相当する（図３５では「ＣＡＣ＼ＣＡＡＣ」と記す）。このとき、データ書き込み時間は５．０５μｓであり、１２０Ｈｚ駆動時の１水平期間７．６１μｓよりも短く、１２０Ｈｚ駆動で動作可能であることが見積もられた。

図３５において、規格化移動度が０．５の結果は、Ｉｎ、Ｇａ、及びＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１近傍である金属酸化物を単層で半導体層に用いた場合に相当する（図３５では「ＩＧＺＯ（１１１）」と記す）。このとき、データ書き込み時間は５．２２μｓであり、１２０Ｈｚ駆動時の１水平期間７．６１μｓよりも短く、１２０Ｈｚ駆動で動作可能であることが見積もられた。

図３５では、４本のゲート線に同じ選択信号が供給されるため、１水平期間の長さを、図２７に比べて４倍にすることができる。そのため、電界効果移動度の低いトランジスタを用いて、高解像度の表示装置を動作させることが容易となる。

図３５の結果から、４つの画素を同時に書き込む構成にすることで、ＣＡＣ＼ＣＡＡＣよりも移動度が小さいＩＧＺＯ（１１１）を半導体層に用いる場合であっても、１２０Ｈｚ駆動での動作が実現できると示された。

次に、図３６を用いて、アモルファスシリコンを半導体層に用いる場合のデータ書き込み時間の概算を説明する。

図３４の画素レイアウトから寄生抵抗と寄生容量を抽出し、微結晶シリコンを用いて作製したトランジスタの実測値から、設計パラメータである電界効果移動度を変化させることで、画素のゲート線の充電時間とソース線及び画素の充電時間を概算した。トランジスタのサイズ及び保持容量の大きさは変えていない。画素領域全体の負荷については以下の通りである。ゲート線の寄生抵抗Ｒｇｌは３．５３ｋΩ、ゲート線の寄生容量Ｃｇｌは５１８ｐＦ、ソース線の寄生抵抗Ｒｓｌは１０．２８ｋΩ、ソース線の寄生容量Ｃｓｌは１７０ｐＦ、画素の寄生容量Ｃｐｉｘは９９．７ｆＦである。

図３６において、電界効果移動度が０．６、０．７、０．８［ｃｍ^２／Ｖｓ］の結果は、アモルファスシリコンを半導体層に用いた場合に相当する。このとき、データ書き込み時間はそれぞれ、１１．６６μｓ、１０．０６μｓ、９．０１μｓであり、６０Ｈｚ駆動時の１水平期間１５．３μｓよりも短く、６０Ｈｚ駆動で動作可能であることが見積もられた。また、当該データ書き込み時間は、１２０Ｈｚ駆動時の１水平期間７．６１μｓより長く、１２０Ｈｚ駆動での動作が難しいことが見積もられた。

図２８、図３２、及び図３６の結果から、アモルファスシリコンを半導体層に用いる場合、４つの画素を同時に書き込む構成を適用することで、６０Ｈｚ駆動での動作が実現できると示された。

以上のように、本発明の一態様を適用することで、トランジスタの半導体層にアモルファスシリコンを用いる場合であっても、対角６５インチかつ解像度８Ｋ４Ｋといった、大型で高解像度のディスプレイを動作させることができると見積もられた。

１０ 表示装置
１１ 基板
１２ 基板
２０ 液晶素子
２１ 導電層
２２ 液晶
２３ 導電層
２４ａ 配向膜
２４ｂ 配向膜
２６ 絶縁層
３０ トランジスタ
３１ 導電層
３１ａ 導電層
３１ｂ 導電層
３１ａｔ 導電層
３１ｂｔ 導電層
３２ 半導体層
３２ｐ 半導体層
３３ 導電層
３３ａ 導電層
３３ｂ 導電層
３３ｃ 導電層
３３ｄ 導電層
３３ｅ 導電層
３３ａｔ 導電層
３３ｂｔ 導電層
３３ｃｔ 導電層
３３ｄｔ 導電層
３３ｅｔ 導電層
３４ 絶縁層
３５ 不純物半導体層
３７ 半導体層
３８ 接続部
３９ａ 偏光板
３９ｂ 偏光板
４１ 着色層
４２ 遮光層
５０ 光
６０ 容量素子
８１ 絶縁層
８２ 絶縁層
８３ 絶縁層
８４ 絶縁層
８５ 絶縁層
８６ 導電層
８７ 導電層
８８ 絶縁層
９０ バックライトユニット
６００ テレビジョン装置
６０１ 制御部
６０２ 記憶部
６０３ 通信制御部
６０４ 画像処理回路
６０５ デコーダ回路
６０６ 映像信号受信部
６０７ タイミングコントローラ
６０８ ソースドライバ
６０９ ゲートドライバ
６１０ ニューラルネットワーク
６１１ 入力層
６１２ 中間層
６１３ 出力層
６１５ ニューロン
６２０ 表示パネル
６２１ 画素
６３０ システムバス
８１２ 移動機構
８１３ 移動機構
８１５ ステージ
８１６ ボールネジ機構
８２０ レーザ発振器
８２１ 光学系ユニット
８２２ ミラー
８２３ マイクロレンズアレイ
８２４ マスク
８２５ レーザ光
８２６ レーザ光
８２７ レーザビーム
８３０ 基板
８４０ 非晶質シリコン層
８４１ 多結晶シリコン層
７０００ 表示部
７１００ テレビジョン装置
７１０１ 筐体
７１０３ スタンド
７１１１ リモコン操作機
７２００ ノート型パーソナルコンピュータ
７２１１ 筐体
７２１２ キーボード
７２１３ ポインティングデバイス
７２１４ 外部接続ポート
７３００ デジタルサイネージ
７３０１ 筐体
７３０３ スピーカ
７３１１ 情報端末機
７４００ デジタルサイネージ
７４０１ 柱
７４１１ 情報端末機

Claims (12)

1. 第１乃至第３のソース線と、第１のゲート線と、第１のトランジスタと、第１の導電層とを有し、
   前記第１のゲート線は、第１の方向に延在し、且つ、前記第１乃至第３のソース線と交差し、
   前記第１乃至第３のソース線は、それぞれ前記第１の方向と交差する第２の方向に延在し、且つ、前記第１の方向にこの順に配列し、
   前記第１のトランジスタは、ゲートが前記第１のゲート線と電気的に接続し、且つ、ソースまたはドレインの一方が前記第１のソース線と電気的に接続し、且つ、ソースまたはドレインの他方が前記第１の導電層と電気的に接続し、
   前記第１の導電層は、前記第２のソース線の一部と重畳する部分を有し、
   前記第１乃至第３のソース線は、それぞれ異なる信号が供給され、
   前記第１のゲート線は、選択信号が供給される、
   表示装置。
2. 請求項１において、
   第２のゲート線と、第２のトランジスタと、第２の導電層と、を有し、
   前記第２のゲート線は、前記第１の方向に延在し、且つ、前記第１乃至第３のソース線と交差し、
   前記第２のトランジスタは、ゲートが前記第２のゲート線と電気的に接続し、且つ、ソースまたはドレインの一方が前記第２のソース線と電気的に接続し、且つ、ソースまたはドレインの他方が前記第２の導電層と電気的に接続し、
   前記第２の導電層は、前記第２のソース線の一部と重畳する部分を有し、
   前記第２のゲート線は、前記第１のゲート線と同一の前記選択信号が供給される、
   表示装置。
3. 請求項２において、
   前記第１の導電層と重畳して、液晶と、第１の着色層と、を有し、
   前記第２の導電層と重畳して、前記液晶と、第２の着色層と、を有し、
   前記第１の着色層と、前記第２の着色層とは、同じ色の光を透過する、
   表示装置。
4. 請求項２または請求項３において、
   第３のゲート線と、第３のトランジスタと、第３の導電層と、を有し、
   前記第３のゲート線は、前記第１の方向に延在し、
   前記第３のトランジスタは、ゲートが前記第３のゲート線と電気的に接続し、且つ、ソースまたはドレインの一方が前記第３のソース線と電気的に接続し、且つ、ソースまたはドレインの他方が前記第３の導電層と電気的に接続し、
   前記第３の導電層は、前記第２のソース線の一部と重畳する部分を有し、
   前記第３のゲート線は、前記第１のゲート線と同一の前記選択信号が供給される、
   表示装置。
5. 請求項１乃至請求項４のいずれか一において、
   第４のソース線を有し、
   前記第１乃至前記第４のソース線は、前記第１の方向にこの順で配列し、
   前記第４のソース線には、前記第１乃至前記第３のソース線とは異なる信号が供給される、
   表示装置。
6. 請求項５において、
   第４のゲート線と、第４のトランジスタと、第４の導電層と、を有し、
   前記第４のゲート線は、前記第１の方向に延在し、
   前記第４のトランジスタは、ゲートが前記第４のゲート線と電気的に接続し、且つ、ソースまたはドレインの一方が前記第４のソース線と電気的に接続し、且つ、ソースまたはドレインの他方が前記第４の導電層と電気的に接続し、
   前記第１乃至第４の導電層は、それぞれ前記第２のソース線の一部と重畳する部分と、前記第３のソース線の一部と重畳する部分と、を有し、
   前記第４のゲート線は、前記第１のゲート線と同一の前記選択信号が供給される、
   表示装置。
7. 請求項１乃至請求項６のいずれか一において、
   前記第１のトランジスタは、第１の半導体層を有し、
   前記第２のトランジスタは、第２の半導体層を有し、
   前記第１の半導体層と、前記第２の半導体層とは、それぞれ前記第１のソース線と前記第２のソース線の間に位置する部分を有する、
   表示装置。
8. 請求項７において、
   前記第１の半導体層及び前記第２の半導体層は、それぞれ金属酸化物を含む、
   表示装置。
9. 請求項７において、
   前記第１の半導体層及び前記第２の半導体層は、それぞれ非晶質シリコンを含む、
   表示装置。
10. 請求項７において、
    前記第１の半導体層及び前記第２の半導体層は、それぞれ微結晶シリコン、または多結晶シリコンを含む、
    表示装置。
11. 請求項１乃至請求項１０のいずれか一において、
    前記第１のトランジスタと電気的に接続する容量素子を有し、
    前記容量素子は、前記第１のソース線と前記第２のソース線の間に位置する部分を有し、
    前記容量素子は、前記第１の導電層と重畳する部分を有する、
    表示装置。
12. 請求項１１において、
    前記容量素子は、第５の導電層と第６の導電層を有し、
    前記第５の導電層と前記第６の導電層とは、それぞれ可視光を透過する機能を有する、
    表示装置。