JP2018107171A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、第1抵抗体と第2抵抗体とが直列に接続された半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device in which a first resistor and a second resistor are connected in series, and a method for manufacturing the same.
従来より、第1抵抗体と第2抵抗体とを有し、第1抵抗体と第2抵抗体とが直列に接続された半導体装置が提案されている(例えば、特許文献1参照)。具体的には、このような半導体装置では、第1抵抗体および第2抵抗体は、一方の抵抗体の抵抗温度係数が負の値とされ、他方の抵抗体の抵抗温度係数が正の値とされる。このため、第1抵抗体と第2抵抗体とが直列に接続された場合、第1抵抗体と第2抵抗体との抵抗温度係数が相殺され、全体の抵抗温度係数を小さくできる。なお、例えば、第1抵抗体は窒化タンタル(TaN)で構成され、第2抵抗体は窒化チタン(TiN)で構成される。 Conventionally, there has been proposed a semiconductor device having a first resistor and a second resistor, in which the first resistor and the second resistor are connected in series (see, for example, Patent Document 1). Specifically, in such a semiconductor device, the first resistor and the second resistor have a negative resistance temperature coefficient of one resistor and a positive resistance temperature coefficient of the other resistor. It is said. For this reason, when the 1st resistor and the 2nd resistor are connected in series, the resistance temperature coefficient of the 1st resistor and the 2nd resistor cancels, and the whole resistance temperature coefficient can be made small. For example, the first resistor is made of tantalum nitride (TaN), and the second resistor is made of titanium nitride (TiN).
このような半導体装置は、例えば、以下のように製造される。すなわち、まず、第1抵抗体を構成する第1金属膜、第1酸化防止膜を順に成膜する。次に、第1酸化防止膜上に第1レジストを配置し、当該第1レジストをマスクとして第1金属膜および第1酸化防止膜をエッチング等でパターニングし、第1抵抗体および第1酸化防止層を形成する。その後、第1レジストをアッシングにより除去する。この際、第1酸化防止層により、第1抵抗体が酸化して抵抗値が所望の値からずれることが抑制される。 Such a semiconductor device is manufactured as follows, for example. That is, first, a first metal film and a first antioxidant film constituting the first resistor are sequentially formed. Next, a first resist is disposed on the first antioxidant film, the first metal film and the first antioxidant film are patterned by etching or the like using the first resist as a mask, and the first resistor and the first antioxidant are patterned. Form a layer. Thereafter, the first resist is removed by ashing. At this time, the first antioxidant layer prevents the first resistor from being oxidized and the resistance value from deviating from a desired value.
また、第2抵抗体を構成する第2金属膜、第2酸化防止膜を順に成膜する。そして、第2酸化防止膜上に第2レジストを配置し、当該第2レジストをマスクとして第2金属膜および第2酸化防止膜をエッチング等でパターニングし、第2抵抗体および第2酸化防止層を形成する。そして、第2レジストをアッシングにより除去する。この際、第2酸化防止層により、第2抵抗体が酸化し、抵抗値が所望の値からずれることが抑制される。その後は、第1抵抗体と第2抵抗体とを接続する配線部等を形成することにより、第1抵抗体と第2抵抗体とが直列に接続された半導体装置が製造される。 In addition, a second metal film and a second antioxidant film constituting the second resistor are sequentially formed. Then, a second resist is disposed on the second antioxidant film, the second metal film and the second antioxidant film are patterned by etching or the like using the second resist as a mask, and the second resistor and the second antioxidant layer are patterned. Form. Then, the second resist is removed by ashing. At this time, the second antioxidant layer suppresses the second resistor from being oxidized and the resistance value from deviating from a desired value. Thereafter, by forming a wiring portion or the like that connects the first resistor and the second resistor, a semiconductor device in which the first resistor and the second resistor are connected in series is manufactured.
しかしながら、上記半導体装置では、第1酸化防止膜を形成する工程と、第2酸化防止膜を形成する工程とを行わなければならず、製造工程が増加し易い。このため、近年では、第1抵抗体と第2抵抗体とを有する半導体装置において、製造工程の簡略化を図ることが望まれている。 However, in the semiconductor device, the process of forming the first antioxidant film and the process of forming the second antioxidant film must be performed, and the number of manufacturing processes tends to increase. For this reason, in recent years, it has been desired to simplify the manufacturing process in a semiconductor device having a first resistor and a second resistor.
本発明は上記点に鑑み、製造工程の簡略化を図ることができる半導体装置およびその製造方法を提供することを目的とする。 The present invention has been made in view of the above points, and an object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can simplify the manufacturing process.
上記目的を達成するための請求項1では、第1抵抗体(51)と第1抵抗体と直列に接続される第2抵抗体(52)とを有する半導体装置において、一面(10a)を有する基板(10)と、基板の一面上に配置された第1絶縁膜(30)と、第1絶縁膜上に配置された第1抵抗体と、第1絶縁膜上に配置された第2抵抗体と、第1抵抗体および第2抵抗体を覆う第2絶縁膜(72)と、第2絶縁膜に形成されて第1抵抗体を露出させる第1ビアホール(81)に配置され、第1抵抗体と電気的に接続される第1接続ビア(91)と、第2絶縁膜に形成されて第2抵抗体を露出させる第2ビアホール(82)に配置され、第2抵抗体と電気的に接続される第2接続ビア(92)と、第2絶縁膜上に配置されて第1接続ビアおよび第2ビアと接続され、第1抵抗体と第2抵抗体とを直列に接続する上層配線部(100b)と、を備え、第1抵抗体および第2抵抗体は、一方の抵抗温度係数が正の値とされている共に他方の抵抗温度係数が負の値とされ、かつ第1抵抗体の方が第2抵抗体より抵抗値が大きくされており、第1抵抗体の上方および第2抵抗体の上方のうちの第1抵抗体の上方にのみ、酸化防止層(62)が配置されている。 In order to achieve the above object, a semiconductor device having a first resistor (51) and a second resistor (52) connected in series with the first resistor has one surface (10a). A substrate (10), a first insulating film (30) disposed on one surface of the substrate, a first resistor disposed on the first insulating film, and a second resistor disposed on the first insulating film Body, a second insulating film (72) covering the first resistor and the second resistor, and a first via hole (81) formed in the second insulating film and exposing the first resistor, A first connection via (91) electrically connected to the resistor and a second via hole (82) formed in the second insulating film and exposing the second resistor are electrically connected to the second resistor. A second connection via (92) connected to the second insulating film, and disposed on the second insulating film to contact the first connection via and the second via. And an upper layer wiring portion (100b) for connecting the first resistor and the second resistor in series, and the first resistor and the second resistor have a positive resistance temperature coefficient of one value. In addition, the resistance temperature coefficient of the other is a negative value, and the resistance value of the first resistor is larger than that of the second resistor, and above the first resistor and above the second resistor. The antioxidant layer (62) is disposed only above the first resistor.
これによれば、第1抵抗体は、第2抵抗体より抵抗値が大きくされている。このため、第1抵抗体と第2抵抗体とを直列に接続した場合、第1抵抗体の方が第2抵抗体より全体の抵抗値に対する寄与の割合が大きくなる。つまり、第2抵抗体の抵抗値が変化したとしても、第1抵抗体の抵抗値が同じ割合だけ変化した場合と比較して、全体の抵抗値に対する変化が小さい。したがって、第1抵抗体のみ酸化が防止されるように酸化防止層を配置し、第2抵抗体の上方に酸化防止層を配置しないことにより、全体の抵抗値が所望の抵抗値に対して大きくずれることを抑制しつつ、製造工程の簡略化を図ることができる。 According to this, the resistance value of the first resistor is larger than that of the second resistor. For this reason, when a 1st resistor and a 2nd resistor are connected in series, the ratio of the contribution to the whole resistance value of the 1st resistor becomes larger than the 2nd resistor. That is, even if the resistance value of the second resistor changes, the change with respect to the overall resistance value is small compared to the case where the resistance value of the first resistor changes by the same ratio. Accordingly, by disposing the antioxidant layer so that only the first resistor is prevented from being oxidized and not disposing the antioxidant layer above the second resistor, the overall resistance value becomes larger than the desired resistance value. The manufacturing process can be simplified while suppressing the deviation.
この場合、請求項2のように、第1抵抗体は、第2抵抗体よりシート抵抗が大きくされ、かつ抵抗温度係数の絶対値が小さくされているものとできる。
In this case, as in
これによれば、例えば、第1抵抗体が第2抵抗体よりシート抵抗が大きくされ、第1抵抗体が第2抵抗体より抵抗温度係数の絶対値が大きくされている場合と比較して、第1抵抗体と第2抵抗体との平面形状が大きく異なることを抑制しつつ全体の抵抗温度係数を0に近づけることができる。つまり、一方の抵抗体の平面形状が大きくなりすぎることを抑制でき、ひいては半導体装置が平面方向に大型化してしまうことを抑制できる。 According to this, for example, compared with the case where the first resistor has a larger sheet resistance than the second resistor, and the first resistor has a larger absolute value of the resistance temperature coefficient than the second resistor, The overall resistance temperature coefficient can be brought close to 0 while suppressing the plan shapes of the first resistor and the second resistor from greatly differing. That is, it can suppress that the planar shape of one resistor becomes large too much, and can suppress that a semiconductor device enlarges in a plane direction by extension.
また、請求項3のように、第1抵抗体は、第2抵抗体より厚さが薄くされているものとできる。 According to a third aspect of the present invention, the first resistor can be made thinner than the second resistor.
これによれば、第2抵抗体の表面が酸化した場合、第1抵抗体の表面が酸化した場合と比較して、酸化する部分の全体に対する割合が小さくなる。つまり、抵抗値の変化の割合が小さくなる。したがって、全体の抵抗値が所望の抵抗値に対して大きくずれることを抑制できる。 According to this, when the surface of the second resistor is oxidized, the ratio of the oxidized portion to the whole is smaller than when the surface of the first resistor is oxidized. That is, the rate of change in resistance value is reduced. Therefore, it can suppress that the whole resistance value shift | deviates largely with respect to a desired resistance value.
また、請求項8は、請求項1ないし7の半導体装置に関する製造方法であり、一面(10a)を有する基板(10)を用意することと、基板の一面上に、第1絶縁膜(30)を形成することと、第1絶縁膜上に第1金属膜(53)を形成することと、第1金属膜上に酸化防止膜(62a)を形成することと、酸化防止膜上に第1レジスト(130)を配置して当該第1レジストをパターニングすることと、第1レジストをマスクとして酸化防止膜をパターニングし、酸化防止層(62)を形成することと、第1レジストをマスクとして第1金属膜をパターニングし、第1抵抗体(51)を形成することと、第1レジストを除去することと、第1絶縁膜上に、第2金属膜(54)を形成することと、第2金属膜の直上に第2レジスト(140)を配置して当該第2レジストをパターニングすることと、第2レジストをマスクとして第2金属膜をパターニングし、第2抵抗体(52)を形成することと、第2レジストを除去することと、第1抵抗体および第2抵抗体を覆う第2絶縁膜(72)を形成することと、第2絶縁膜に、第1抵抗体を露出させる第1ビアホール(81)および第2抵抗体を露出させる第2ビアホール(82)を同時に形成することと、第1ビアホールに第1抵抗体と電気的に接続される第1接続ビア(91)を形成すると共に、第2ビアホールに第2抵抗体と電気的に接続される第2接続ビア(92)を形成することと、第2絶縁膜上に、第1接続ビアおよび第2接続ビアと電気的に接続される上層配線部(100b)を形成することにより、第1抵抗体と第2抵抗体とを直列に接続することと、を行い、第1金属膜を形成すること、第1抵抗体を形成すること、第2金属膜を形成すること、第2抵抗体を形成することでは、一方の抵抗温度係数が正の値とされていると共に他方の抵抗温度係数が負の値とされ、第1抵抗体が第2抵抗体より抵抗値が大きくなる第1抵抗体および第2抵抗体を形成する。 An eighth aspect of the present invention is a method for manufacturing a semiconductor device according to the first to seventh aspects, wherein a substrate (10) having one surface (10a) is prepared, and a first insulating film (30) is formed on one surface of the substrate. Forming a first metal film (53) on the first insulating film, forming an antioxidant film (62a) on the first metal film, and forming a first metal film on the antioxidant film. A resist (130) is disposed and the first resist is patterned; an antioxidant film is patterned using the first resist as a mask; an antioxidant layer (62) is formed; and a first resist is used as a mask. Patterning the first metal film to form the first resistor (51); removing the first resist; forming the second metal film (54) on the first insulating film; Second resist (140) directly on the two metal films Disposing and patterning the second resist; patterning the second metal film using the second resist as a mask to form a second resistor (52); removing the second resist; Forming a second insulating film (72) covering the first resistor and the second resistor; and exposing the first via hole (81) exposing the first resistor and the second resistor to the second insulating film. The second via hole (82) is formed at the same time, the first connection via (91) electrically connected to the first resistor is formed in the first via hole, and the second resistor is electrically connected to the second via hole. A second connection via (92) to be electrically connected, and an upper wiring portion (100b) electrically connected to the first connection via and the second connection via are formed on the second insulating film. The first resistor and the second Connecting the antibody in series, forming the first metal film, forming the first resistor, forming the second metal film, forming the second resistor, The first resistance body and the second resistance body in which one resistance temperature coefficient is a positive value and the other resistance temperature coefficient is a negative value, and the resistance value of the first resistor is larger than that of the second resistor. Form.
これによれば、第1抵抗体の方が第2抵抗体より抵抗値が大きくなるようにしている。このため、第1抵抗体と第2抵抗体とを直列に接続した場合、第1抵抗体の方が第2抵抗体より全体の抵抗値に対する寄与の割合が大きくなる。したがって、全体の抵抗値に対する寄与の割合が大きい第1抵抗体が酸化されることを抑制するように酸化防止層を配置し、第2抵抗体上に酸化防止層を配置しないことにより、全体の抵抗値が所望の値に対してずれる割合を小さくしつつ、製造工程の簡略化を図ることができる。 According to this, the resistance value of the first resistor is larger than that of the second resistor. For this reason, when a 1st resistor and a 2nd resistor are connected in series, the ratio of the contribution to the whole resistance value of the 1st resistor becomes larger than the 2nd resistor. Therefore, by disposing the antioxidant layer so as to suppress the oxidation of the first resistor having a large contribution ratio with respect to the entire resistance value and not disposing the antioxidant layer on the second resistor, The manufacturing process can be simplified while reducing the ratio of the resistance value deviating from a desired value.
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis in the said and the claim shows the correspondence of the term described in the claim, and the concrete thing etc. which illustrate the said term described in embodiment mentioned later. .
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.
(第1実施形態)
第1実施形態の半導体装置について図1を参照しつつ説明する。図1に示されるように、半導体装置は、シリコン基板等で構成される基板10を有し、当該基板10に図示しないダイオードやトランジスタ等の半導体素子が形成されている。そして、基板10の一面10a上には、多層配線層20が配置されている。
(First embodiment)
The semiconductor device of the first embodiment will be described with reference to FIG. As shown in FIG. 1, the semiconductor device has a
多層配線層20は、基板10の一面10a上に配置される下層絶縁膜30と、下層絶縁膜30内に形成された下層配線部40とを有している。具体的には、下層絶縁膜30は、基板10の一面10a側から第1下層絶縁膜31と第2下層絶縁膜32とが積層されて構成されている。そして、下層配線部40は、第1下層絶縁膜31上に形成されている。
The
なお、下層配線部40は、適宜引き回されており、図1とは別断面において、基板10に形成された各種半導体素子と接続ビア等を介して適宜電気的に接続されている。また、本実施形態では、下層絶縁膜30が第1絶縁膜に相当している。
Note that the lower
下層絶縁膜30上には、第1抵抗体51および第2抵抗体52が異なる領域に形成されている。第1抵抗体51および第2抵抗体52は、それぞれ所定の抵抗温度係数を有するものであり、具体的な構成に関しては後述する。
On the lower insulating
第1抵抗体51の下方には、下方防止層61が配置されている。また、第1抵抗体51の上方には、上方防止層62が配置されている。つまり、第1抵抗体51は、下方防止層61および上方防止層62に挟まれた構成とされている。下方防止層61および上方防止層62は、酸化防止層であり、それぞれ水分の透過性が低い窒化膜で構成されている。なお、第2抵抗体52の下方および上方には、酸化防止層が配置されていない。つまり、本実施形態では、第1抵抗体51および第2抵抗体52のうちの第1抵抗体51のみ酸化されることが抑制される構成とされている。
A
そして、下層絶縁膜30上には、第1抵抗体51および第2抵抗体52を覆うように、中層絶縁膜70が配置されている。本実施形態では、中層絶縁膜70は、第1中層絶縁膜71および第2中層絶縁膜72が積層されて構成されており、第1中層絶縁膜71は第2抵抗体52の下方に配置されている。但し、第1中層絶縁膜71は、後述するように、厚さが極めて薄くされている。このため、第1抵抗体51および第2抵抗体52は、基板10の一面10aに対してほぼ同等の高さに位置しているといえる。言い換えると、第1抵抗体51および第2抵抗体52は、多層配線層20内のほぼ同層に位置しているといえる。なお、本実施形態では、第2中層絶縁膜72が第2絶縁膜に相当している。
An intermediate insulating
また、中層絶縁膜70には、中層絶縁膜70のうちの基板10側と反対側の表面から第1抵抗体51に達する2つの第1ビアホール81、および第2抵抗体52に達する2つの第2ビアホール82が形成されている。
The intermediate insulating
本実施形態では、第1抵抗体51は、図1中紙面左右方向に延設された平面長方形状とされている。そして、2つの第1ビアホール81は、一方(すなわち、図1中紙面左側の第1ビアホール81)が第1抵抗体51における延設方向の一端部側の部分に達するように形成され、他方(すなわち、図1中紙面右側の第1ビアホール81)が第1抵抗体51における延設方向の他端部側の部分に達するように形成されている。同様に、第2抵抗体52は、図1中紙面左右方向に延設された平面長方形状とされている。そして、2つの第2ビアホール82は、一方(すなわち、図1中紙面左側の第2ビアホール82)が第2抵抗体52における延設方向の一端部側の部分に達するように形成され、他方(すなわち、図1中紙面右側の第2ビアホール82)が第2抵抗体52における延設方向の他端部側の部分に達するように形成されている。
In the present embodiment, the
各第1ビアホール81には、第1抵抗体51と電気的に接続される第1接続ビア91が埋め込まれている。同様に、各第2ビアホール82には、第2抵抗体52と電気的に接続される第2接続ビア92が埋め込まれている。
A first connection via 91 that is electrically connected to the
中層絶縁膜70上には、第1〜第3上層配線部100a〜100cが形成されている。具体的には、第1上層配線部100aは、第1抵抗体51における一端部と接続された第1接続ビア91と接続されるように形成されている。第2上層配線部100bは、第1抵抗体51における他端部と接続された第1接続ビア91および第2抵抗体52における一端部と接続された第2接続ビア92と接続されるように形成されている。これにより、第1抵抗体51と第2抵抗体52とが直列に接続された合成抵抗体が構成される。第3上層配線部100cは、第2抵抗体52における他端部と接続された第2接続ビア92と接続されるように形成されている。なお、第1上層配線部100aおよび第3上層配線部100cは、図1とは別断面において適宜引き回されることで他の配線部等と適宜接続されている。
On the intermediate insulating
また、中層絶縁膜70および下層絶縁膜30には、下層配線部40に達する第3ビアホール83が形成されており、第3ビアホール83には、下層配線部40と電気的に接続される第3接続ビア93が埋め込まれている。そして、中層絶縁膜70上には、第3接続ビア93と電気的に接続される第4上層配線部100dが形成されている。なお、第4上層配線部100dは、第1、第3上層配線部100a、100cと同様に、図1とは別断面において適宜引き回されることで他の配線部等と適宜接続されている。中層絶縁膜70上には、第1〜第4上層配線部100a〜100dを覆うように、上層絶縁膜110が配置されている。
In addition, a third via
なお、本実施形態では、上層絶縁膜110が第3絶縁膜に相当している。また、本実施形態では、下層絶縁膜30、中層絶縁膜70、および上層絶縁膜110は、酸化膜やTEOS(Tetraethyl orthosilicate)等で構成されている。そして、下層配線部40、第1〜第4上層配線部100a〜100d、第1〜第3接続ビア91〜93は、それぞれアルミニウム等で構成されている。
In the present embodiment, the upper insulating
以上が本実施形態における半導体装置の基本的な構成である。次に、本実施形態における第1抵抗体51および第2抵抗体52の構成について説明する。
The above is the basic configuration of the semiconductor device according to the present embodiment. Next, the configuration of the
第1抵抗体51および第2抵抗体52は、互いに抵抗温度係数の値における正負の符号が反対となるように構成されている。つまり、第1抵抗体51および第2抵抗体52は、直列に接続された際、互いの抵抗温度係数が相殺されるように構成されている。
The
本実施形態では、第1抵抗体51は、抵抗温度係数が負の値とされており、抵抗温度係数をTCRとすると、−150<TCR<0(ppm/℃)を満たす窒化タンタル(TaN)で構成されている。また、第2抵抗体52は、抵抗温度係数が正の値とされており、TCR>300(ppm/℃)を満たす窒化チタン(TiN)で構成されている。つまり、本実施形態では、第1抵抗体51は、第2抵抗体52より抵抗温度係数の絶対値が小さくされている。
In the present embodiment, the
また、本実施形態では、第1抵抗体51は、第2抵抗体52よりシート抵抗が大きくなるように構成されている。例えば、第1抵抗体51は、シート抵抗が140Ω/□、抵抗温度係数が−70ppm/℃とされ、第2抵抗体52は、シート抵抗が20Ω/□、抵抗温度係数が400ppm/℃とされている。なお、シート抵抗とは、抵抗率/厚さで示される値である。
In the present embodiment, the
この場合、図1中紙面左右方向に沿った長さを第1、第2抵抗体51、52の長さとし、図1中紙面奥行方向に沿った長さを第1、第2抵抗体51の幅とすると、第1抵抗体51と第2抵抗体52とを直列に接続した全体の抵抗温度係数を0ppm/℃にするには、以下のようにすればよい。すなわち、同じ長さの第1抵抗体51と第2抵抗体52とを直列に接続して全体の抵抗温度係数を0ppm/℃にするには、各抵抗体のシート抵抗と抵抗温度係数の積の割合に比例した幅となるように、各抵抗体を形成すればよい。つまり、第1抵抗体51および第2抵抗体52が上記シート抵抗および抵抗温度係数を有する場合、第1抵抗体51と第2抵抗体52とを同じ長さとすると、全体の抵抗温度係数をほぼ0ppm/℃にするためには、第2抵抗体52の幅を第1抵抗体51の幅の約0.8倍とすればよい。
In this case, the length along the left and right direction in FIG. 1 is the length of the first and
同様に、同じ幅の第1抵抗体51と第2抵抗体52とを直列に接続して全体の抵抗温度係数を0ppm/℃にするには、各抵抗体のシート抵抗と抵抗温度係数の積の割合に反比例した長さとなるように、各抵抗体を形成すればよい。つまり、第1抵抗体51および第2抵抗体52が上記シート抵抗および抵抗温度係数を有する場合、第1抵抗体51と第2抵抗体52とを同じ幅とすると、第2抵抗体52の長さを第1抵抗体51の長さの1.23倍とすればよい。
Similarly, in order to connect the
このように、第1抵抗体51および第2抵抗体52は、第1抵抗体51の方が第2抵抗体52よりシート抵抗が大きく、かつ第1抵抗体51の方が第2抵抗体52より抵抗温度係数の絶対値が小さくなるようにされることにより、互いの平面形状が大きく異なることが抑制される。
As described above, the
また、第1抵抗体51は、第2抵抗体52より厚さが薄くされ、第2抵抗体52より抵抗値が大きくなるように構成されている。例えば、第1抵抗体51は、30nm程度の厚さとされ、第2抵抗体52は90nm程度の厚さとされている。換言すると、本実施形態では、第1抵抗体51は、第2抵抗体52よりシート抵抗が大きく、第2抵抗体52より抵抗値が大きく、第2抵抗体52より抵抗温度係数の絶対値が小さく、さらに第2抵抗体52より薄く形成されている。
The
なお、本実施形態では、第2抵抗体52は、第1抵抗体51より厚くされているが、より詳しくは、第1抵抗体51の厚さと上方防止層62の厚さとの和より厚くされている。また、本実施形態の第1抵抗体51および第2抵抗体52は、後述するようにスパッタで成膜した金属膜をパターニングすることで形成される。このため、成膜する際の窒素の含有量を適宜調整することにより、抵抗温度係数を所望の値に設定できる。
In the present embodiment, the
さらに、半導体装置は、図2に示されるように、外部回路と接続され、サージ電圧等が印加され得るパッド120を有している。そして、本実施形態では、サージ電圧が印加され得るパッド120に第1抵抗体51および第2抵抗体52を接続する場合、第2抵抗体52を介して第1抵抗体51が接続されている。つまり、サージ電圧が印加され得るパッド120には、厚さが厚くされることで電気容量が大きくなる第2抵抗体52を介して第1抵抗体51が接続されている。これにより、パッド120にサージ電圧が印加された場合、パッド120に第1抵抗体51を挟んで第2抵抗体52を接続した場合と比較して、第1抵抗体51が破壊されてしまうことを抑制できる。
Furthermore, as shown in FIG. 2, the semiconductor device has a
以上が本実施形態における半導体装置の構成である。次に、上記半導体装置の製造方法について図3を参照しつつ説明する。 The above is the configuration of the semiconductor device in this embodiment. Next, a method for manufacturing the semiconductor device will be described with reference to FIG.
まず、図3(a)に示されるように、ダイオードやトランジスタ等の半導体素子が形成された基板10を用意し、基板10の一面10a上に、CVD(Chemical Vapor Deposition)法等によって第1下層絶縁膜31を形成する。そして、スパッタ法等によって金属膜を構成し、マスクを用いたドライエッチング等によって当該金属膜をパターニングすることにより、上記下層配線部40を形成する。その後、下層配線部40を覆うように、第2下層絶縁膜32をCVD法等で形成し、下層絶縁膜30を構成する。なお、第2下層絶縁膜32を形成した後は、基板10側と反対側の部分を適宜CMP(Chemical Mechanical Polishing)法等で平坦化する。
First, as shown in FIG. 3A, a
続いて、図3(b)に示されるように、下層絶縁膜30上に、下方防止層61を構成する下方防止膜61a、第1抵抗体51を構成する金属膜53、上方防止層62を構成する上方防止膜62aを順に成膜する。なお、下方防止膜61aおよび上方防止膜62aはCVD法等で形成され、第1抵抗体51を構成する金属膜はスパッタ法等で形成される。また、金属膜53は、スパッタ時の窒素の含有量を適宜調整することにより、−150<TCR<0(ppm/℃)を満たすように形成される。そして、本実施形態では、金属膜53が第1金属膜に相当している。
Subsequently, as shown in FIG. 3B, the
次に、図3(c)に示されるように、上方防止膜62a上にレジスト130を配置し、当該レジスト130を露光して現像する。この際、本実施形態では、波長が短く、高精度に露光が可能なエキシマレーザを用いる。なお、本実施形態では、レジスト130が第1レジストに相当している。
Next, as shown in FIG. 3C, a resist 130 is disposed on the
続いて、図3(d)に示されるように、パターニングしたレジスト130をマスクとしてドライエッチング等を行うことにより、下方防止層61、第1抵抗体51、上方防止層62を一体的に形成する。その後、レジスト130をアッシング等により除去する。この際、第1抵抗体51は、上方防止層62および下方防止層61よって酸化されることが抑制される。
Subsequently, as shown in FIG. 3D, the
続いて、図4(a)に示されるように、下層絶縁膜30上に、下方防止層61、第1抵抗体51、上方防止層62を覆うように、CVD法等で第1中層絶縁膜71を形成する。これにより、第1抵抗体51のうちの下方防止層61および上方防止層62から露出する側面にも絶縁膜が配置され、その後の工程で当該側面から酸化してしまうことが抑制される。なお、第1中層絶縁膜71は、第1抵抗体51のうちの側面が覆われればよく、50nm程度に極めて薄く形成される。
Subsequently, as shown in FIG. 4A, the first middle insulating film is formed on the lower insulating
そして、図4(b)に示されるように、第1中層絶縁膜71上に、スパッタ法等により、第2抵抗体52を構成する金属膜54を成膜する。この際、金属膜54は、第1抵抗体51と上方防止層62との厚さの和より厚くなるように成膜される。また、金属膜54は、スパッタ時の窒素の含有量を適宜調整することにより、TCR>300(ppm/℃)を満たすように形成される。本実施形態では、金属膜54が第2金属膜に相当している。
Then, as shown in FIG. 4B, a
次に、図4(c)に示されるように、金属膜54上にレジスト140を直接配置し、当該レジスト140を露光して現像する。この際、本実施形態では、図3(c)の工程と比較して、波長が長く、エキシマレーザより露光精度が低いi線等を用いる。つまり、本実施形態では、上記のように、第1抵抗体51の方が第2抵抗体52より抵抗値が大きく、第1抵抗体51と第2抵抗体52とを直列に接続した場合、第1抵抗体51の方が第2抵抗体52より全体の抵抗値に対する寄与の割合が大きくなる。すなわち、第2抵抗体52の抵抗値が所望の値に対して多少ばらついたとしても、第1抵抗体51の抵抗値が所望の値に対して同じ割合だけばらついた場合と比較して、全体の抵抗値の変化は小さい。このため、第2抵抗体52としてi線を用いることにより、製造工程の簡略化を図ることができ、ひいてはコストの低減を図ることができる。また、第1中層絶縁膜71は、上記のように、厚さが極めて薄くされている。このため、第1抵抗体51および第2抵抗体52は、ほぼ同層に形成されているといえる。なお、本実施形態では、レジスト140が第2レジストに相当している。
Next, as shown in FIG. 4C, a resist 140 is directly disposed on the
次に、図4(d)に示されるように、パターニングしたレジスト140をマスクとしてドライエッチング等を行うことにより、第2抵抗体52を形成する。その後、レジスト140をアッシング等によって除去する。この際、第2抵抗体52は、酸化防止層が形成されていないため、酸化して抵抗値が所望の値からずれることがある。しかしながら、本実施形態では、上記のように、第1抵抗体51の方が第2抵抗体52より抵抗値が大きく、第1抵抗体51と第2抵抗体52とを直列に接続した場合、第1抵抗体51の方が第2抵抗体52より全体の抵抗値に対する寄与の割合が大きくなる。すなわち、第2抵抗体52の抵抗値が所望の値に対して多少ばらついたとしても、第1抵抗体51と第2抵抗体52とを直列に接続した場合に全体の抵抗値の変化は小さい。また、第2抵抗体52は、第1抵抗体51より厚くされており、露出する表面が酸化したとしても、第1抵抗体51の表面が酸化する場合と比較して、酸化する部分の全体に対する割合が小さく、抵抗値の変化が小さい。このため、第2抵抗体52の上方および下方に酸化防止層を形成しなくても、全体の抵抗値が大きく変化することを抑制できる。また、第2抵抗体52の上方および下方に酸化防止層を形成しないことにより、製造工程の簡略化を図ることができ、ひいてはコストの低減を図ることができる。
Next, as shown in FIG. 4D, the
その後、図5(a)に示されるように、第2抵抗体52を覆うように、CVD法等で第2中層絶縁膜72を形成する。これにより、第1中層絶縁膜71および第2中層絶縁膜72を有する中層絶縁膜70が構成される。そして、中層絶縁膜70のうちの基板10側と反対側の面をCMP等により平坦化する。
Thereafter, as shown in FIG. 5A, a second intermediate insulating
次に、図5(b)に示されるように、図示しないマスクを配置し、中層絶縁膜70および下層絶縁膜30に、下層配線部40を露出させる第3ビアホール83をドライエッチング等で形成する。
Next, as shown in FIG. 5B, a mask (not shown) is arranged, and a third via
その後、図5(c)に示されるように、当該第3ビアホール83が埋め込まれるように、CVD法等で金属膜を成膜して第3接続ビア93を形成する。次に、中層絶縁膜70上に形成された金属膜をCMP法やエッチバック法等により除去する。
Thereafter, as shown in FIG. 5C, a third connection via 93 is formed by forming a metal film by a CVD method or the like so that the third via
続いて、図6(a)に示されるように、中層絶縁膜70上にレジスト150を配置する。そして、当該レジスト150をパターニングして第1抵抗体51における一端部および他端部と対向する部分を開口すると共に、第2抵抗体52における一端部および他端部と対向する部分を開口する。
Subsequently, as shown in FIG. 6A, a resist 150 is disposed on the intermediate insulating
次に、図6(b)に示されるように、パターニングしたレジスト150をマスクとしてドライエッチングを行う。これにより、第1ビアホール81のうちの上方側の部分を構成する第1上方ビアホール81aおよび第2ビアホール82のうちの上方側の部分を構成する第2上方ビアホール82aを同時に形成する。具体的には、この工程では、上方防止層62をエッチングストッパとして利用する。このため、第1上方ビアホール81aは、上方防止層62を露出させる深さまで形成され、第2上方ビアホール82aは、第1上方ビアホール81aと同等の深さまで形成される。つまり、第1上方ビアホール81aは、第1抵抗体51に達しない深さとされている。なお、この工程におけるドライエッチングは、例えば、エッチングレートがSiO2/SiN>5以上となる条件で行われ、C4F8ガスがメインガスとして用いられる。
Next, as shown in FIG. 6B, dry etching is performed using the patterned resist 150 as a mask. Thus, the first upper via
その後、図6(c)に示されるように、再びドライエッチングを行うことにより、第1上方ビアホール81aをさらに掘り下げて第1抵抗体51を露出させる第1ビアホール81を形成する。また、第2上方ビアホール82aをさらに堀り下げて第2ビアホール82を形成する。なお、この工程では、図6(a)の工程よりも上方防止層62のエッチングが進行し易い条件で行われ、例えば、CHF3ガスがメインガスとして用いられる。また、第2抵抗体52は、第1抵抗体51および上方防止層62の厚さの和より厚くされている。このため、第2ビアホール82が第2抵抗体52を貫通してしまうことが抑制される。
Thereafter, as shown in FIG. 6C, dry etching is performed again to further dig up the first upper via
次に、図7(a)に示されるように、第1ビアホール81および第2ビアホール82が埋め込まれるように、CVD法等により金属膜を成膜する。これにより、第1ビアホール81に埋め込まれた金属膜にて第1接続ビア91が構成され、第2ビアホール82に埋め込まれた金属膜にて第2接続ビア92が構成される。その後、金属膜上に図示しないレジストを配置してパターニングし、パターニングしたレジストをマスクとしてドライエッチング等を行うことにより、上記第1〜第4上層配線部100a〜100dを形成する。これにより、第1抵抗体51の一端部は、第1上層配線部100aと当該第1上層配線部100aと接続される第1接続ビア91を介して接続される。また、第1抵抗体51および第2抵抗体52は、第2上層配線部100b、第2上層配線部100bと接続される第1接続ビア91および第2接続ビア92を介して直列に接続される。そして、第2抵抗体52の他端部は、第3上層配線部100cと当該第3上層配線部100cと接続される第2接続ビア92を介して接続される。また、下層配線部40は、第4上層配線部100dと当該第4上層配線部100dと接続される第3接続ビア93を介して接続される。
Next, as shown in FIG. 7A, a metal film is formed by CVD or the like so that the first via
その後、図7(b)に示されるように、中層絶縁膜70上に、CVD法等によって第1〜第4上層配線部100a〜100dを覆う上層絶縁膜110を成膜する。そして、上層絶縁膜110のうちの基板10側と反対側の部分をCMP法等によって平坦化することにより、図1に示す半導体装置が製造される。
Thereafter, as shown in FIG. 7B, an upper
以上説明したように、本実施形態では、第1抵抗体51と第2抵抗体52とが直列に接続され、第1抵抗体51の抵抗温度係数と第2抵抗体52の抵抗温度係数の正負の符号が反対とされている。また、第1抵抗体51は、第2抵抗体52より抵抗値が大きくされ、第1抵抗体51と第2抵抗体52とが直列に接続された場合、第1抵抗体51の方が第2抵抗体52より全体の抵抗値に対する寄与の割合が大きくなるようにされている。そして、第1抵抗体51の上方のみに上方防止層62が配置され、第2抵抗体52の上方には酸化防止層が配置されていない。このため、第1抵抗体51と第2抵抗体52とを直列に接続した場合、全体の抵抗値が大きく変化することを抑制しつつ、製造工程の簡略化を図ることができる。
As described above, in the present embodiment, the
また、第2抵抗体52は、第1抵抗体51より厚くされている。このため、第2抵抗体52の表面が酸化した場合には、第1抵抗体51の表面が酸化した場合より、酸化する部分の全体に対する割合が小さくなり、抵抗値の変化が小さい。したがって、第2抵抗体52の上方および下方に酸化防止層を配置しなくても、抵抗値の変化を小さくできる。
The
さらに、第1抵抗体51の方が第2抵抗体52よりシート抵抗の抵抗値を大きくし、第1抵抗体51の方が第2抵抗体52より抵抗温度係数の絶対値を小さくしている。このため、第1抵抗体51と第2抵抗体52とを直列に接続して抵抗温度係数を0に近づけようとした場合、互いの平面形状が大きく異なることを抑制でき、ひいては半導体装置が平面方向に大型化してしまうことを抑制できる。
Further, the
そして、サージ電圧が印加され得るパッド120には、厚さが厚い第2抵抗体52を介して第1抵抗体51を接続している。このため、第1抵抗体51が破壊されてしまうことを抑制できる
さらに、第1抵抗体51と第2抵抗体52とは、基板10からの一面10aの高さがほぼ同等とされている。このため、第1抵抗体51を露出させる第1ビアホール81および第2抵抗体52を露出させる第2ビアホール82を同時に形成でき、製造工程の簡略化を図ることができる。
The
また、第1ビアホール81は、上方防止層62に達する第1上方ビアホール81aを形成する工程と、第1上方ビアホール81aを形成する工程より上方防止層62に対するエッチングレートが高いドライエッチングを行うことで形成される。また、第2ビアホール82は、第1ビアホール81を形成する工程と同様の工程で形成される。そして、第2抵抗体52は、第1抵抗体51と上方防止層62との厚さの和より厚くされている。このため、第2ビアホール82が第2抵抗体52を貫通してしまうことが抑制される。したがって、第2抵抗体52の下方にも適宜下層配線部40を引き回すことができ、下層配線部40の設計自由度を向上できる。
In addition, the first via
(第2実施形態)
第2実施形態について説明する。第2実施形態は、第1実施形態に対して、多層配線層20内にキャパシタを配置したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
(Second Embodiment)
A second embodiment will be described. In the second embodiment, a capacitor is arranged in the
本実施形態では、図8に示されるように、下層絶縁膜30上には、第1抵抗体51および第2抵抗体52と異なる領域に中層配線部160が形成されている。なお、この中層配線部160は、上記図4(c)および図4(d)の工程において、第2抵抗体52と共に中層配線部160も形成されるように金属膜54がパターニングされることで構成される。つまり、中層配線部160は、第2抵抗体52と同じ材料で構成されている。
In the present embodiment, as shown in FIG. 8, an intermediate
そして、中層絶縁膜70には、基板10側と反対側の表面から中層配線部160に達する2つの第4ビアホール84が形成されている。本実施形態では、中層配線部160は、図8中紙面左右方向に延設された平面長方形状とされている。そして、第4ビアホール84は、一方が中層配線部160における延設方向の一端部側の部分に達するように形成され、他方が中層配線部160における延設方向の他端部側の部分に達するように形成されている。各第4ビアホール84には、それぞれ中層配線部160と電気的に接続される第4接続ビア94が埋め込まれている。
In the middle insulating
なお、各第4ビアホール84は、第1ビアホール81および第2ビアホール82と同じ工程で形成され、各第4接続ビア94は、第1接続ビア91および第2接続ビア92と同じ工程で形成される。
Each fourth via
第1下層絶縁膜31上には、第3接続ビア93と接続される第1下層配線部40aと、中層配線部160と対向する部分に第2下層配線部40bが形成されている。そして、中層絶縁膜70および下層絶縁膜30には、第2下層配線部40bに達する第5ビアホール85が形成されており、第5ビアホール85には、当該第2下層配線部40bと電気的に接続される第5接続ビア95が埋め込まれている。
On the first lower insulating
中層絶縁膜70上には、第4接続ビア94を介して中層配線部160と電気的に接続される第5上層配線部100e、および第5接続ビア95を介して第2下層配線部40bと電気的に接続される第6上層配線部100fが形成されている。これにより、本実施形態では、多層配線層20内に、中層配線部160、第2下層配線部40b、中層配線部160と第2下層配線部40bとの間に位置する下層絶縁膜30によってキャパシタが構成されている。
On the middle
以上説明したように、多層配線層20内にキャパシタを有する半導体装置としてもよい。また、キャパシタを構成する一方の配線部(すなわち、電極)を第2抵抗体52と同時に形成することにより、当該配線部を構成するための製造工程が増加することもない。
As described above, a semiconductor device having a capacitor in the
また、本実施形態では、第4ビアホール84が2つ形成されており、第1上層配線部100aは2つの第4接続ビア94を介して中層配線部160と電気的に接続されている。このように、複数の第4接続ビア94を中層配線部160に接続することにより、第4接続ビア94と中層配線部160とのコンタクト抵抗の低減を図ることができる。つまり、キャパシタの配線抵抗の低減を図ることができる。なお、第2下層配線部40bと第6上層配線部100fとの間に、複数の第5接続ビア95を配置するようにしてもよい。
In the present embodiment, two fourth via
(第3実施形態)
第3実施形態について説明する。第3実施形態は、第2実施形態に対して、中層配線部160の形状を変更したものであり、その他に関しては第2実施形態と同様であるため、ここでは説明を省略する。
(Third embodiment)
A third embodiment will be described. The third embodiment is different from the second embodiment in the shape of the middle-
本実施形態では、図9に示されるように、中層配線部160が配置される部分に凹部170が形成されている。具体的には、凹部170は、第1中層絶縁膜71から第2下層絶縁膜32に渡って形成されている。そして、中層配線部160は、当該凹部170に沿って形成されている。つまり、本実施形態では、中層配線部160と第2下層配線部40bとの間の部分の間隔が狭くされている。
In the present embodiment, as shown in FIG. 9, a
このような半導体装置は、上記図4(b)の工程を行う前に、凹部170を形成する。その後、図4(b)の工程において、凹部170に沿った金属膜54を成膜し、図4(c)および図4(d)の工程において、第2抵抗体52と共に中層配線部160も形成することで構成される。
In such a semiconductor device, the
以上説明したように、中層配線部160と第2下層配線部40bとの間隔を変更してキャパシタの容量を調整した半導体装置とすることもできる。なお、上記では、中層配線部160と第2下層配線部40bとの間隔を狭くすることでキャパシタの容量を変更する例について説明したが、次のようにキャパシタの容量を変更するようにしてもよい。例えば、凹部170を形成した後、金属膜54を成膜する前に、当該凹部170に下層絶縁膜30と異なる誘電率を有する部材を埋め込むことにより、キャパシタの容量を変更するようにしてもよい。また、下層絶縁膜30うちの中層配線部160が配置される部分に別の部材を配置する等し、中層配線部160と第2下層配線部40bとの間隔を長くすることでキャパシタの容量を変更するようにしてもよい。
As described above, a semiconductor device in which the capacitance of the capacitor is adjusted by changing the interval between the middle
(第4実施形態)
第4実施形態について説明する。第4実施形態は、第1実施形態に対して、第1抵抗体51および第2抵抗体52をそれぞれ複数備え、各第1抵抗体51と各第2抵抗体52とをそれぞれ直列に接続したものである。その他に関しては、上記第1実施形態と同様であるため、ここでは説明を省略する。
(Fourth embodiment)
A fourth embodiment will be described. As compared with the first embodiment, the fourth embodiment includes a plurality of
本実施形態では、図10に示されるように、第1抵抗体51および第2抵抗体52は、それぞれ複数配置されている。具体的には、基板10の面方向における一方向を第1方向とし、当該第1方向と交差する一方向を第2方向とすると、複数の第1抵抗体51は、第1方向に沿って形成されている。なお、複数の第1抵抗体51は、隣接する間隔が互いに等しくされている。
In the present embodiment, as shown in FIG. 10, a plurality of
また、複数の第2抵抗体52は、各第1抵抗体51に対してそれぞれ第2方向に配置されていると共に、第1方向に沿って配置されている。なお、複数の第2抵抗体52は、隣接する間隔が互いに等しくされている。また、本実施形態では、第1抵抗体51および第2抵抗体52は上記第1実施形態で例示したシート抵抗および抵抗温度係数を有するものである。このため、図10に示されるように、第1抵抗体51と第2抵抗体52とが同じ長さとされ、第2抵抗体52の幅が第1抵抗体51の幅の0.8倍とされている。但し、ここでの第1抵抗体51および第2抵抗体52の長さとは、図10中紙面左右方向に沿った長さであり、第1抵抗体51および第2抵抗体52の幅とは、図10中紙面上下方向に沿った長さである。
The plurality of
そして、各第1抵抗体51における一端部は、それぞれ第1上層配線部100aと第1接続ビア91を介して電気的に接続されている。また、第2方向に沿って隣合う各第1抵抗体51と各第2抵抗体52とは、それぞれ第2上層配線部100bと第1接続ビア91および第2接続ビア92を介して電気的に接続されている。各第2抵抗体52における他端部は、それぞれ第3上層配線部100cと第2接続ビア92を介して電気的に接続されている。つまり、本実施形態では、第1抵抗体51と第2抵抗体52とが直列に接続されて構成される合成抵抗体は、第1方向に沿って3つ配置されている。
One end portion of each
なお、図10は、断面図ではないが、理解をし易くするため、第1抵抗体51と第2抵抗体52とにハッチングを施してある。
Although FIG. 10 is not a cross-sectional view, the
本実施形態では、3つの合成抵抗体は、組に分けられ、共通の電圧源にそれぞれ接続されて用いられるペア抵抗を構成している。例えば、図11に示されるように、反転増幅回路中の第1抵抗部R1および第2抵抗部R2を構成するペア抵抗として用いられる。この場合、例えば、3つの合成抵抗体は、1つの合成抵抗体と2つの合成抵抗体との組に分けられる。そして、1つの合成抵抗体で第1抵抗部R1が構成され、2つの合成抵抗体が並列に接続されることで第2抵抗部R2が構成される。 In the present embodiment, the three combined resistors are divided into sets and constitute a pair resistor used by being connected to a common voltage source. For example, as shown in FIG. 11, it is used as a pair resistor that constitutes the first resistor portion R1 and the second resistor portion R2 in the inverting amplifier circuit. In this case, for example, the three combined resistors are divided into a set of one combined resistor and two combined resistors. And the 1st resistance part R1 is comprised by one synthetic | combination resistor, and 2nd resistance part R2 is comprised by connecting two synthetic | combination resistors in parallel.
また、図10に示されるように、基板10の一面10aに対する法線方向から視たとき、各第1抵抗体51は、第1上層配線部100aとの重複率が互いに等しくされていると共に第2上層配線部100bとの重複率が互いに等しくされている。同様に、各第2抵抗体52は、第2上層配線部100bとの重複率が互いに等しくされていると共に第3上層配線部100cとの重複率が互いに等しくされている。
As shown in FIG. 10, when viewed from the normal direction to the one
さらに、図12に示されるように、基板10の一面10aに対する法線方向から視たとき、各第1抵抗体51は、下層配線部40との重複率が互いに等しくされている。同様に、各第2抵抗体52は、下層配線部40との重複率が互いに等しくされている。
Furthermore, as shown in FIG. 12, when viewed from the normal direction with respect to the one
なお、各第1抵抗体51と下層配線部40との重複率が互いに等しいとは、重複率が0の場合も含むものである。すなわち、各第1抵抗体51の下方に下層配線部40が形成されていない構成としてもよい。同様に、各第2抵抗体52と下層配線部40との重複率が互いに等しいとは、重複率が0の場合も含むものである。すなわち、各第2抵抗体52の下方に下層配線部40が形成されていない構成としてもよい。
It should be noted that the fact that the overlapping rate of each
以上説明したように、第1抵抗体51と第2抵抗体52とが直列に接続された合成抵抗体を複数備え、共通の電圧源と接続されて用いられる一対のペア抵抗を複数の合成抵抗体で構成した半導体装置としてもよい。
As described above, a plurality of combined resistors in which the
また、基板10の一面10aに対する法線方向から視たとき、各第1抵抗体51は、第1上層配線部100aとの重複率が互いに等しくされていると共に第2上層配線部100bとの重複率が互いに等しくされている。このため、第1上層配線部100aおよび第2上層配線部100bを形成する際等の応力による影響等が各第1抵抗体51に対して等しく付加される。つまり、各第1抵抗体51は、抵抗値等が変化する場合は等しく変化する。このため、ペア抵抗を構成した場合、ペア抵抗の抵抗値比率がばらつくことを抑制できる。
Further, when viewed from the normal direction to the one
同様に、基板10の一面10aに対する法線方向から視たとき、各第2抵抗体52は、第2上層配線部100bとの重複率が互いに等しくされていると共に第3上層配線部100cとの重複率が互いに等しくされている。このため、ペア抵抗を構成した場合、ペア抵抗の抵抗値比率がばらつくことを抑制できる。
Similarly, when viewed from the normal direction with respect to the one
さらに、基板10の一面10aに対する法線方向から視たとき、各第1抵抗体51は、下層配線部40との重複率が互いに等しくされている。このため、各第1抵抗体51は、レジスト130を露光する際等の影響が等しく付加される。つまり、各第1抵抗体51は、形状が所望の形状に対してばらつく場合には、等しくばらつく。したがって、ペア抵抗を構成した場合、ペア抵抗の抵抗値比率がばらつくことを抑制できる。
Furthermore, when viewed from the normal direction with respect to the one
同様に、基板10の一面10aに対する法線方向から視たとき、各第2抵抗体52は、下層配線部40との重複率が互いに等しくされている。このため、ペア抵抗を構成した場合、ペア抵抗の抵抗値比率がばらつくことを抑制できる。
Similarly, when viewed from the normal direction with respect to the one
なお、このような構造において、基板10の一面10aに対する法線方向から視たとき、一部の第1抵抗体51のみが第1抵抗体51と接続されない上層配線部と重複する場合がある。この場合は、各第1抵抗体51と上層配線部との重複率が等しくなるように、ダミー上層配線部を形成すればよい。また、各第2抵抗体52においても同様に、一部の第2抵抗体52のみが第2抵抗体52と接続されない上層配線部と重複する場合には、各第2抵抗体52と上層配線部との重複率が等しくなるように、ダミー上層配線部を形成すればよい。
In such a structure, when viewed from the normal direction with respect to the one
また、各第1抵抗体51と重複する下層配線部40においても同様であり、下層配線部40の設計によっては、各第1抵抗体51と下層配線部40との重複率が等しくならない場合がある。この場合は、各第1抵抗体51と下層配線部との重複率が等しくなるように、ダミー下層配線部を形成すればよい。また、各第2抵抗体52においても同様に、各第2抵抗体52と下層配線部との重複率が等しくならない場合には、各第2抵抗体52と下層配線部との重複率が等しくなるように、ダミー下層配線部を形成すればよい。
The same applies to the lower
(第5実施形態)
第5実施形態について説明する。第5実施形態は、第4実施形態に対して、第2抵抗体52の一部を単独の抵抗体として用いるものであり、その他に関しては上記第4実施形態と同様であるため、説明を省略する。
(Fifth embodiment)
A fifth embodiment will be described. In the fifth embodiment, a part of the
図13に示されるように、本実施形態では、第1抵抗体51として、5個の第1抵抗体51a〜51eが第1方向に沿って形成されている。また、第2抵抗体52として、6個の第2抵抗体52a〜52fが第1方向に沿って形成されている。つまり、本実施形態では、第1抵抗体51の数と第2抵抗体52の数とが異なっている。
As shown in FIG. 13, in the present embodiment, as the
具体的には、各第1抵抗体51a〜51eおよび各第2抵抗体52a〜52c、52e、52fは、第2方向に沿って、第1抵抗体51aと第2抵抗体52aとが配置され、第1抵抗体51bと第2抵抗体52bとが配置され、第1抵抗体51cと第2抵抗体52cとが配置されている。また、第1抵抗体51dと第2抵抗体52eとが配置され、第1抵抗体51eと第2抵抗体52fとが配置されている。
Specifically, each of the
そして、各第1抵抗体51a〜51eおよび各第2抵抗体52a〜52c、52e、52fは、それぞれ第1接続ビア91、第2接続ビア92、および第2上層配線部100bを介して直列に接続されている。
And each
これに対し、第2抵抗体52dの第2方向に沿った位置には、第1抵抗体51が配置されていない。そして、第2抵抗体52dの一端部は、第6接続ビア96を介して第6上層配線部100fと接続され、当該第6上層配線部100fは適宜引き回されている。つまり、第2抵抗体52dは、単独の抵抗体として用いられる。
On the other hand, the
また、第2抵抗体52dから第2方向に沿った位置であって、第1抵抗体51cと第1抵抗体51dとの間には、ダミー抵抗体55が配置されている。言い換えると、複数の第1抵抗体51a〜51eおよびダミー抵抗体55は、隣接する間隔が等しくなるように形成されている。なお、このダミー抵抗体55は、図3(d)の工程において第1抵抗体51を形成する際、第1抵抗体51と同時に形成される。つまり、ダミー抵抗体55は、第1抵抗体51と同じ材料で構成されている。
Further, a
以上説明したように、複数の第2抵抗体52のうちの1つを単独の抵抗体として用いる半導体装置としてもよい。また、単独として用いる第2抵抗体52dの第2方向に沿った位置であって、第1抵抗体51cと第1抵抗体51dとの間にダミー抵抗体55を形成している。このため、図3(d)の工程において第1抵抗体51dをドライエッチングで形成する際、部分的に粗密が形成されることを抑制でき、各第1抵抗体51dの加工精度(すなわち、加工速度)が変化することを抑制できる。したがって、各第1抵抗体51a〜51eの形状がばらつき、ペア抵抗を構成した際にペア抵抗の抵抗値比率がばらつくことを抑制できる。
As described above, a semiconductor device using one of the plurality of
(他の実施形態)
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
(Other embodiments)
The present invention is not limited to the embodiment described above, and can be appropriately changed within the scope described in the claims.
例えば、上記各実施形態では、第1抵抗体51として窒化タンタルを例に挙げ、第2抵抗体52として窒化チタンを例に挙げたが、第1抵抗体51および第2抵抗体52を構成する材料はこれに限定されるものではない。すなわち、第1抵抗体51および第2抵抗体52は、一方の抵抗温度係数が正の値とされている共に他方の抵抗温度係数が負の値とされ、第1抵抗体51の方が第2抵抗体52より抵抗値が大きくなるのであれば、適宜変更可能である。
For example, in each of the above embodiments, tantalum nitride is used as an example of the
また、上記各実施形態では、上層配線部100、第1接続ビア91、および第2接続ビア92は、アルミニウムで構成されているため、抵抗温度係数が正の値となる。このため、第1抵抗体51と第2抵抗体52とを直列に接続した合成抵抗体の抵抗温度係数を負の値となるようにし、最終的に各配線部等の抵抗温度係数も考慮して全体の抵抗温度係数が0に近づくように調整してもよい。この場合、例えば、メタルヒューズ等を備え、検査工程等においてレーザ加工等して抵抗温度係数の最終調整を行うことができる。
In each of the above embodiments, the upper wiring portion 100, the first connection via 91, and the second connection via 92 are made of aluminum, and therefore have a positive resistance temperature coefficient. For this reason, the resistance temperature coefficient of the combined resistor in which the
さらに、上記各実施形態において、第1抵抗体51と第2抵抗体52とが直列に接続されていない半導体装置としてもよい。この場合は、当該半導体装置が適用される用途に応じ、抵抗値の大きい第1抵抗体51または抵抗値の小さい第2抵抗体52を適宜用いればよい。これによれば、用途に応じて第1抵抗体51または第2抵抗体52を使用すればよいため、汎用性の向上を図ることができる。
Furthermore, in each said embodiment, it is good also as a semiconductor device with which the
また、上記各実施形態において、例えば、第1抵抗体51が第2抵抗体52よりシート抵抗が大きく、かつ抵抗温度係数の絶対値が大きくされていてもよい。このような半導体装置としても、全体の抵抗温度係数を0に近づけるためには一方の形状が大きくなってしまうものの、上記各実施形態と同様の効果を得ることができる。
In each of the above embodiments, for example, the
さらに、上記各実施形態において、第1抵抗体51が第2抵抗体52より厚くされていてもよい。このような半導体装置としても、第1抵抗体51の抵抗値が第2抵抗体52の抵抗値より大きくなるのであれば、上記各実施形態と同様の効果を得ることができる。
Further, in each of the above embodiments, the
そして、上記第4実施形態において、各第2抵抗体52と第2上層配線部100bとの重複率が互いに異なっていてもよいし、各第2抵抗体52と第3上層配線部100cとの重複率が互いに異なっていてもよい。また、各第2抵抗体52と下層配線部40との重複率が互いに異なっていてもよい。すなわち、上記のように、第1抵抗体51の方が第2抵抗体52より抵抗値が大きく、第1抵抗体51と第2抵抗体52とを直列に接続した場合、第1抵抗体51の方が第2抵抗体52より全体の抵抗値に対する寄与の割合が大きくなる。つまり、各第1抵抗体51の抵抗値がばらついた場合には、各第2抵抗体52の抵抗値がばらついた場合より、ペア抵抗の抵抗値のばらつきが大きくなる。このため、少なくとも、各第1抵抗体51と上層配線部100との重複率を等しくし、各第1抵抗体51と下層配線部40との重複率を等しくすることにより、ペア抵抗の抵抗値比率が大きくばらつくことを抑制できる。
In the fourth embodiment, the overlapping ratio between each
また、上記第4実施形態において、複数の合成抵抗体を用いて構成されるペア抵抗の適用は、適宜変更である。例えば、複数の合成抵抗体により、電源電圧を分圧する一対の分圧抵抗が構成されるようにしてもよい。 Moreover, in the said 4th Embodiment, application of the pair resistance comprised using a some synthetic | combination resistor is a change suitably. For example, a pair of voltage dividing resistors that divide the power supply voltage may be configured by a plurality of combined resistors.
そして、上記第6実施形態において、複数の第1抵抗体51のうちの1つを単独の抵抗体として用いてもよい。この場合は、隣接する第2抵抗体52の間に適宜ダミー抵抗体を形成すればよい。また、単独の抵抗体は1つでなく、複数であってもよい。
In the sixth embodiment, one of the plurality of
さらに、上記各実施形態を適宜組み合わせてもよい。例えば、上記第2、第3実施形態を上記第4、第5実施形態に組み合わせ、複数の第1、第2抵抗体51、52とキャパシタとを有する構成としてもよい。
Furthermore, you may combine said each embodiment suitably. For example, the second and third embodiments may be combined with the fourth and fifth embodiments to have a plurality of first and
10 基板
10a 一面
30 第1絶縁膜
51 第1抵抗体
52 第2抵抗体
62 酸化防止層
70 第2絶縁膜
81 第1ビアホール
82 第2ビアホール
91 第1接続ビア
92 第2接続ビア
100b 上層配線部
DESCRIPTION OF
Claims (15)
一面(10a)を有する基板(10)と、
前記基板の一面上に配置された第1絶縁膜(30)と、
前記第1絶縁膜上に配置された前記第1抵抗体と、
前記第1絶縁膜上に配置された前記第2抵抗体と、
前記第1抵抗体および前記第2抵抗体を覆う第2絶縁膜(72)と、
前記第2絶縁膜に形成された前記第1抵抗体を露出させる第1ビアホール(81)に配置され、前記第1抵抗体と電気的に接続される第1接続ビア(91)と、
前記第2絶縁膜に形成された前記第2抵抗体を露出させる第2ビアホール(82)に配置され、前記第2抵抗体と電気的に接続される第2接続ビア(92)と、
前記第2絶縁膜上に配置されて前記第1接続ビアおよび前記第2ビアと接続され、前記第1抵抗体と前記第2抵抗体とを直列に接続する上層配線部(100b)と、を備え、
前記第1抵抗体および前記第2抵抗体は、一方の抵抗温度係数が正の値とされている共に他方の抵抗温度係数が負の値とされ、かつ前記第1抵抗体の方が前記第2抵抗体より抵抗値が大きくされており、
前記第1抵抗体の上方および前記第2抵抗体の上方のうちの前記第1抵抗体の上方にのみ、酸化防止層(62)が配置されている半導体装置。 In the semiconductor device having the first resistor (51) and the second resistor (52) connected in series with the first resistor,
A substrate (10) having one surface (10a);
A first insulating film (30) disposed on one surface of the substrate;
The first resistor disposed on the first insulating film;
The second resistor disposed on the first insulating film;
A second insulating film (72) covering the first resistor and the second resistor;
A first connection via (91) disposed in a first via hole (81) exposing the first resistor formed in the second insulating film and electrically connected to the first resistor;
A second connection via (92) disposed in a second via hole (82) exposing the second resistor formed in the second insulating film and electrically connected to the second resistor;
An upper wiring portion (100b) disposed on the second insulating film and connected to the first connection via and the second via to connect the first resistor and the second resistor in series; Prepared,
In the first resistor and the second resistor, one resistance temperature coefficient is a positive value, and the other resistance temperature coefficient is a negative value, and the first resistor is more The resistance value is larger than 2 resistors,
A semiconductor device in which an anti-oxidation layer (62) is disposed only above the first resistor out of the first resistor and the second resistor.
前記第1絶縁膜内のうちの前記中層配線部と対向する部分に形成された下層配線部(40b)と、を有し、
前記中層配線部と前記下層配線部とを含むキャパシタが構成されている請求項1ないし4のいずれか1つに記載の半導体装置。 An intermediate wiring portion (160) formed on the first insulating film and made of the same material as the second resistor;
A lower layer wiring portion (40b) formed in a portion of the first insulating film facing the middle layer wiring portion;
The semiconductor device according to claim 1, wherein a capacitor including the middle layer wiring portion and the lower layer wiring portion is configured.
複数の前記合成抵抗体は、組に分けられ、共通の電圧源にそれぞれ接続されるペア抵抗を構成している請求項1ないし5のいずれか1つに記載の半導体装置。 A plurality of combined resistors in which the first resistor and the second resistor are connected in series;
The semiconductor device according to claim 1, wherein the plurality of combined resistors are divided into sets and constitute pair resistors that are respectively connected to a common voltage source.
前記第2抵抗体は、窒化チタンである請求項1ないし6のいずれか1つに記載の半導体装置。 The first resistor is tantalum nitride;
The semiconductor device according to claim 1, wherein the second resistor is titanium nitride.
前記基板の一面上に、第1絶縁膜(30)を形成することと、
前記第1絶縁膜上に第1金属膜(53)を形成することと、
前記第1金属膜上に酸化防止膜(62a)を形成することと、
前記酸化防止膜上に第1レジスト(130)を配置して当該第1レジストをパターニングすることと、
前記第1レジストをマスクとして前記酸化防止膜をパターニングし、酸化防止層(62)を形成することと、
前記第1レジストをマスクとして前記第1金属膜をパターニングし、第1抵抗体(51)を形成することと、
前記第1レジストを除去することと、
前記第1絶縁膜上に、第2金属膜(54)を形成することと、
前記第2金属膜の直上に第2レジスト(140)を配置して当該第2レジストをパターニングすることと、
前記第2レジストをマスクとして前記第2金属膜をパターニングし、第2抵抗体(52)を形成することと、
前記第2レジストを除去することと、
前記第1抵抗体および前記第2抵抗体を覆う第2絶縁膜(72)を形成することと、
前記第2絶縁膜に、前記第1抵抗体を露出させる第1ビアホール(81)および前記第2抵抗体を露出させる第2ビアホール(82)を同時に形成することと、
前記第1ビアホールに前記第1抵抗体と電気的に接続される第1接続ビア(91)を形成すると共に、第2ビアホールに前記第2抵抗体と電気的に接続される第2接続ビア(92)を形成することと、
前記第2絶縁膜上に、前記第1接続ビアおよび前記第2接続ビアと電気的に接続される上層配線部(100b)を形成することにより、前記第1抵抗体と前記第2抵抗体とを直列に接続することと、を行い、
前記第1金属膜を形成すること、前記第1抵抗体を形成すること、前記第2金属膜を形成すること、前記第2抵抗体を形成することでは、一方の抵抗温度係数が正の値とされていると共に他方の抵抗温度係数が負の値とされ、前記第1抵抗体が前記第2抵抗体より抵抗値が大きくなる前記第1抵抗体および前記第2抵抗体を形成する半導体装置の製造方法。 Providing a substrate (10) having one surface (10a);
Forming a first insulating film (30) on one surface of the substrate;
Forming a first metal film (53) on the first insulating film;
Forming an antioxidant film (62a) on the first metal film;
Disposing a first resist (130) on the antioxidant film and patterning the first resist;
Patterning the antioxidant film using the first resist as a mask to form an antioxidant layer (62);
Patterning the first metal film using the first resist as a mask to form a first resistor (51);
Removing the first resist;
Forming a second metal film (54) on the first insulating film;
Disposing a second resist (140) directly on the second metal film and patterning the second resist;
Patterning the second metal film using the second resist as a mask to form a second resistor (52);
Removing the second resist;
Forming a second insulating film (72) covering the first resistor and the second resistor;
Simultaneously forming a first via hole (81) exposing the first resistor and a second via hole (82) exposing the second resistor in the second insulating film;
A first connection via (91) that is electrically connected to the first resistor is formed in the first via hole, and a second connection via that is electrically connected to the second resistor in a second via hole ( 92),
On the second insulating film, by forming an upper wiring portion (100b) electrically connected to the first connection via and the second connection via, the first resistor and the second resistor Are connected in series, and
When the first metal film is formed, the first resistor is formed, the second metal film is formed, or the second resistor is formed, one resistance temperature coefficient is a positive value. And the other resistance temperature coefficient has a negative value, and the first resistor and the second resistor have a resistance value larger than that of the second resistor. Manufacturing method.
前記第1ビアホールおよび前記第2ビアホールを形成することでは、エッチングにより、前記酸化防止層に達する第1上方ビアホール(81a)を形成することと、前記第1上方ビアホールを形成することより前記酸化防止層に対するエッチングレートが高いエッチングを行うことにより、前記第1上方ビアホールを掘り下げることで前記酸化防止層を貫通して前記第1抵抗体に達する前記第1ビアホールを形成することと、を行う請求項8ないし10のいずれか1つに記載の半導体装置の製造方法。 Forming the antioxidant film, forming the first metal film, forming the antioxidant layer, forming the first resistor, forming the second metal film, In forming the two-resistor, the thickness of the second resistor is made thicker than the sum of the thickness of the first resistor and the thickness of the antioxidant layer,
By forming the first via hole and the second via hole, the first upper via hole (81a) reaching the oxidation preventing layer is formed by etching, and the oxidation is prevented by forming the first upper via hole. The first via hole reaching the first resistor through the antioxidant layer by digging down the first upper via hole by performing etching with a high etching rate on the layer. A method for manufacturing a semiconductor device according to any one of 8 to 10.
前記第1レジストを露光することでは、前記第2レジストを露光することより、波長が短い光を用いて露光する請求項8ないし11のいずれか1つに記載の半導体装置の製造方法。 In patterning the first resist and patterning the second resist, exposure and development are performed.
The method of manufacturing a semiconductor device according to claim 8, wherein the first resist is exposed by using light having a shorter wavelength than the second resist is exposed.
前記第2抵抗体を形成することでは、複数の前記第2抵抗体を形成し、
前記第1抵抗体と前記第2抵抗体とを直列に接続することでは、前記第1抵抗体と前記第2抵抗体とをそれぞれ直列に接続し、
前記第1抵抗体を形成することの前に、前記第1絶縁膜内に下層配線部を形成することを行い、
前記第1抵抗体を形成することおよび前記上層配線部を形成することでは、前記基板の一面に対する法線方向から視たとき、複数の前記第1抵抗体における前記上層配線部との重複率が互いに等しくなるようにし、
前記第1抵抗体を形成することおよび前記下層配線部を形成することでは、前記基板の一面に対する法線方向から視たとき、複数の前記第1抵抗体における前記下層配線部との重複率が互いに等しくなるようにする請求項8ないし12のいずれか1つに記載の半導体装置の製造方法。 In forming the first resistor, a plurality of the first resistors are formed,
In forming the second resistor, a plurality of the second resistors are formed,
By connecting the first resistor and the second resistor in series, the first resistor and the second resistor are connected in series,
Before forming the first resistor, forming a lower wiring part in the first insulating film,
In the formation of the first resistor and the formation of the upper layer wiring portion, when viewed from the normal direction with respect to one surface of the substrate, the overlapping rate of the plurality of first resistors with the upper layer wiring portion is To be equal to each other,
In forming the first resistor and forming the lower layer wiring portion, when viewed from the normal direction to one surface of the substrate, the overlapping rate of the plurality of first resistors with the lower layer wiring portion is The method for manufacturing a semiconductor device according to claim 8, wherein the semiconductor devices are made equal to each other.
前記第2抵抗体を形成することおよび前記下層配線部を形成することでは、前記基板の一面に対する法線方向から視たとき、複数の前記第2抵抗体における前記下層配線部との重複率が等しくなるようにする請求項13に記載の半導体装置の製造方法。 In the formation of the second resistor and the formation of the upper layer wiring portion, when viewed from the normal direction to the one surface of the substrate, the overlapping rate of the plurality of second resistors with the upper layer wiring portion is To be equal to each other,
In the formation of the second resistor and the formation of the lower layer wiring portion, when viewed from the normal direction to one surface of the substrate, the overlapping rate of the plurality of second resistors with the lower layer wiring portion is 14. The method of manufacturing a semiconductor device according to claim 13, wherein the semiconductor devices are made equal.
前記第2抵抗体を形成することでは、前記基板の一面における前記第1方向と交差する一方向を第2方向とすると、前記第1抵抗体に対して前記第2方向に位置し、かつ前記第1方向に沿って複数の前記第2抵抗体を形成し、
前記第1抵抗体を形成することおよび前記第2抵抗体を形成することでは、前記第1抵抗体および前記第2抵抗体のうちの一方の抵抗体とダミー抵抗体(55)を前記第1方向に沿って隣接する間隔が等しくなるように形成すると共に、前記第1抵抗体および前記第2抵抗体のうちの他方の抵抗体を、前記第1抵抗体および前記第2抵抗体のうちの一方の抵抗体と前記ダミー抵抗体との和の数と等しく、かつ前記第1方向に沿って隣接する間隔が等しくなるように形成し、
前記第1抵抗体と前記第2抵抗体とを直列に接続することでは、前記第2方向に沿って位置する前記第1抵抗体と前記第2抵抗体とをそれぞれ直列に接続する請求項14に記載の半導体装置の製造方法。
In forming the first resistor, if one direction on one surface of the substrate is a first direction, a plurality of the first resistors are formed along the first direction,
In forming the second resistor, if one direction intersecting the first direction on one surface of the substrate is a second direction, the second resistor is positioned in the second direction with respect to the first resistor, and Forming a plurality of the second resistors along the first direction;
In forming the first resistor and forming the second resistor, one of the first resistor and the second resistor and the dummy resistor (55) are connected to the first resistor. And forming the other adjacent ones of the first resistor and the second resistor in the first resistor and the second resistor. It is formed so that the number of one resistor and the dummy resistor is equal to the number of sums, and the adjacent intervals along the first direction are equal.
The first resistor and the second resistor are connected in series by connecting the first resistor and the second resistor in series, respectively, and connecting the first resistor and the second resistor located in the second direction in series. The manufacturing method of the semiconductor device as described in 2.
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