JP2018101740A - Semiconductor device, manufacturing method for the same, and electronic apparatus - Google Patents
Semiconductor device, manufacturing method for the same, and electronic apparatus Download PDFInfo
- Publication number
- JP2018101740A JP2018101740A JP2016248272A JP2016248272A JP2018101740A JP 2018101740 A JP2018101740 A JP 2018101740A JP 2016248272 A JP2016248272 A JP 2016248272A JP 2016248272 A JP2016248272 A JP 2016248272A JP 2018101740 A JP2018101740 A JP 2018101740A
- Authority
- JP
- Japan
- Prior art keywords
- box layer
- layer
- semiconductor device
- substrate
- soi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 106
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 239000000758 substrate Substances 0.000 claims abstract description 127
- 238000000034 method Methods 0.000 claims description 71
- 238000000137 annealing Methods 0.000 claims description 58
- 239000013078 crystal Substances 0.000 claims description 13
- 238000002955 isolation Methods 0.000 claims description 8
- 230000008569 process Effects 0.000 description 31
- 238000005530 etching Methods 0.000 description 13
- 239000000463 material Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 8
- 238000004088 simulation Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000007480 spreading Effects 0.000 description 3
- 238000003892 spreading Methods 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000001069 Raman spectroscopy Methods 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7847—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate using a memorization technique, e.g. re-crystallization under strain, bonding on a substrate having a thermal expansion coefficient different from the one of the region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
Description
本開示は、半導体装置、半導体装置の製造方法、及び、電子機器に関する。 The present disclosure relates to a semiconductor device, a method for manufacturing a semiconductor device, and an electronic apparatus.
半導体装置における電気的特性の向上を目的として、チャネル領域に応力を加えることによってキャリア移動度を向上させるといったことが提案されている。チャネル領域に応力を加える方法として、チャネル領域を形成する材料とは格子定数が異なる材料を用いて下地層を形成した後にその上にチャネル領域を形成するといった方法や、ゲート電極上やソースドレイン領域上に応力を有する膜(応力膜)を形成するといった方法が提案されている。例えば、特開2011−199112号公報(特許文献1)には、チャネル領域を有するトランジスタ上に、チャネル領域に歪みを発生させるストレスライナー膜を設けるといったことが記載されている。 In order to improve electrical characteristics in a semiconductor device, it has been proposed to improve carrier mobility by applying stress to a channel region. As a method of applying stress to the channel region, a method in which a channel layer is formed on a base layer after forming a base layer using a material having a lattice constant different from that of the material forming the channel region, a gate electrode, a source / drain region, or the like. A method has been proposed in which a film having stress (stress film) is formed thereon. For example, Japanese Unexamined Patent Application Publication No. 2011-199112 (Patent Document 1) describes that a stress liner film that generates strain in a channel region is provided over a transistor having the channel region.
また、SOI(Silicon on Insulator)基板を用いた半導体装置において、クリープ(Creep)現象による変形をBOX層(Buried Oxide層)に残留させることで、BOX層上のTop Si層(SOI層)に応力を加えるといった方法が提案されている(例えば、非特許文献1参照)。これは、膜応力をもつSiN膜をSOI層上に堆積し、高温アニールを施すことでBOX層にクリープによる変形を生じさせ、SiN膜の除去後においてもSOI層に応力を加えるといった方法である。
Further, in a semiconductor device using an SOI (Silicon on Insulator) substrate, a deformation caused by a creep phenomenon is left in the BOX layer (Buried Oxide layer), whereby stress is applied to the Top Si layer (SOI layer) on the BOX layer. Has been proposed (see Non-Patent
SOI基板のBOX層にクリープによる変形を残留させる方法は、チャネル領域全般に応力を加えることができるといった利点を備えている。しかしながら、キャリア移動度の更なる向上のために、BOX層に残留させる変形の程度をより大きくすることができる構造や方法の開発が求められている。 The method of leaving the deformation due to creep in the BOX layer of the SOI substrate has an advantage that stress can be applied to the entire channel region. However, in order to further improve the carrier mobility, development of a structure and method that can further increase the degree of deformation remaining in the BOX layer is required.
従って、本開示の目的は、BOX層に残留させる変形の程度をより大きくすることができる半導体装置や半導体装置の製造方法、更には、係る半導体装置を備えた電子機器を提供することにある。 Accordingly, an object of the present disclosure is to provide a semiconductor device and a method for manufacturing the semiconductor device that can further increase the degree of deformation remaining in the BOX layer, and further provide an electronic apparatus including the semiconductor device.
上記の目的を達成するための本開示の第1の態様に係る半導体装置は、
基板と、基板上に形成されたBOX層と、BOX層上に形成されたSOI層とから成るSOI基板を用いて形成された半導体装置であって、
アクティブ領域に隣接する非アクティブ領域に配置されたBOX層のうち少なくとも一部において、BOX層の一部あるいは全てが除去されており、
アクティブ領域を形成するSOI層が配置される部分のBOX層は、SOI層に応力を加えるための変形が残留するように構成されている、
半導体装置である。
In order to achieve the above object, a semiconductor device according to the first aspect of the present disclosure includes:
A semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer,
In at least a part of the BOX layer disposed in the inactive area adjacent to the active area, a part or all of the BOX layer is removed,
The portion of the BOX layer where the SOI layer that forms the active region is arranged is configured so that deformation for applying stress to the SOI layer remains.
It is a semiconductor device.
上記の目的を達成するための本開示の第1の態様に係る半導体装置の製造方法は、
基板と、基板上に形成されたBOX層と、BOX層上に形成されたSOI層とから成るSOI基板を用いて形成される半導体装置の製造方法であって、
SOI層上に応力膜を形成し、
次いで、アクティブ領域に隣接する非アクティブ領域に位置する応力膜とSOI層を除去し、
その後、アクティブ領域に隣接する非アクティブ領域に配置されたBOX層のうち少なくとも一部について、BOX層の一部あるいは全てを除去し、
次いで、応力膜の応力によってBOX層にクリープが生ずるようにSOI基板全体に高温アニール処理を施した後、応力膜を除去する、
ことによってBOX層にクリープによる変形を残留させる工程を含む、
半導体装置の製造方法である。
A method for manufacturing a semiconductor device according to the first aspect of the present disclosure for achieving the above object is as follows.
A method for manufacturing a semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer,
Forming a stress film on the SOI layer;
Next, the stress film and the SOI layer located in the inactive area adjacent to the active area are removed,
Thereafter, for at least a part of the BOX layer arranged in the inactive area adjacent to the active area, a part or all of the BOX layer is removed,
Next, the entire SOI substrate is subjected to high-temperature annealing so that creep occurs in the BOX layer due to the stress of the stress film, and then the stress film is removed.
A step of leaving deformation due to creep in the BOX layer,
A method for manufacturing a semiconductor device.
上記の目的を達成するための本開示の第1の態様に係る電子機器は、
基板と、基板上に形成されたBOX層と、BOX層上に形成されたSOI層とから成るSOI基板を用いて形成された半導体装置を備えた電子機器であって、
アクティブ領域に隣接する非アクティブ領域に配置されたBOX層のうち少なくとも一部において、BOX層の一部あるいは全てが除去されており、
アクティブ領域を形成するSOI層が配置される部分のBOX層は、SOI層に応力を加えるための変形が残留するように構成されている、
電子機器である。
The electronic device according to the first aspect of the present disclosure for achieving the above-described object is:
An electronic apparatus comprising a semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer,
In at least a part of the BOX layer disposed in the inactive area adjacent to the active area, a part or all of the BOX layer is removed,
The portion of the BOX layer where the SOI layer that forms the active region is arranged is configured so that deformation for applying stress to the SOI layer remains.
It is an electronic device.
本開示の半導体装置にあっては、アクティブ領域に隣接する非アクティブ領域に配置されたBOX層のうち少なくとも一部において、BOX層の一部あるいは全てが除去されている。この構造によれば、アクティブ領域を形成するSOI層が配置される部分のBOX層は、SOI層に応力を加えるための変形が残留しやすくなるので、キャリア移動度の更なる向上を図ることができる。 In the semiconductor device of the present disclosure, a part or all of the BOX layer is removed from at least a part of the BOX layer disposed in the inactive region adjacent to the active region. According to this structure, the portion of the BOX layer where the SOI layer that forms the active region is easily deformed to apply stress to the SOI layer, so that the carrier mobility can be further improved. it can.
以下、図面を参照して、実施形態に基づいて本開示を説明する。本開示は実施形態に限定されるものではなく、実施形態における種々の数値や材料は例示である。以下の説明において、同一要素または同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は、以下の順序で行う。
1.本開示に係る、半導体装置、半導体装置の製造方法、及び、電子機器、全般に関する説明
2.第1の実施形態
3.その他
Hereinafter, the present disclosure will be described based on embodiments with reference to the drawings. The present disclosure is not limited to the embodiments, and various numerical values and materials in the embodiments are examples. In the following description, the same reference numerals are used for the same elements or elements having the same function, and redundant description is omitted. The description will be given in the following order.
1. 1. Description of a semiconductor device, a method of manufacturing a semiconductor device, and an electronic device according to the present disclosure First Embodiment 3 Other
[本開示に係る、半導体装置、半導体装置の製造方法、及び、電子機器、全般に関する説明]
本開示に係る半導体装置や係る半導体装置を用いた電子機器、及び、本開示の半導体装置の製造方法によって製造される半導体装置(以下、これらを単に、本開示と呼ぶ場合がある)において、非アクティブ領域に位置するBOX層は、厚さが異なる複数の領域を含んでいる構成とすることができる。
[Description of Semiconductor Device, Semiconductor Device Manufacturing Method, and Electronic Device in General According to the Present Disclosure]
In a semiconductor device according to the present disclosure, an electronic apparatus using the semiconductor device, and a semiconductor device manufactured by the method for manufacturing a semiconductor device according to the present disclosure (hereinafter, these may be simply referred to as the present disclosure) The BOX layer located in the active region can be configured to include a plurality of regions having different thicknesses.
上述した好ましい構成を含む本開示において、BOX層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されている構成とすることができる。この場合において、非アクティブ領域に位置するBOX層および基板は、それぞれ、厚さが異なる複数の領域を含んでいる構成とすることができる。 In the present disclosure including the above-described preferable configuration, a part of the substrate may be removed on at least a part of the substrate surface located in the region where the entire BOX layer is removed. In this case, the BOX layer and the substrate located in the inactive region can each include a plurality of regions having different thicknesses.
上述した各種の好ましい構成を含む本開示において、nMOS型のトランジスタを形成するアクティブ領域のSOI層には、結晶格子が広げられるように応力が加えられる構成とすることができる。また、pMOS型のトランジスタを形成するアクティブ領域のSOI層には、結晶格子が狭められるように応力が加えられる構成とすることができる。 In the present disclosure including the various preferable configurations described above, stress can be applied to the SOI layer in the active region forming the nMOS transistor so that the crystal lattice is expanded. In addition, stress can be applied to the SOI layer in the active region forming the pMOS transistor so that the crystal lattice is narrowed.
上述した各種の好ましい構成を含む本開示において、半導体装置は、
nMOS型のトランジスタを形成するアクティブ領域とpMOS型のトランジスタを形成するアクティブ領域とを備えており、
nMOS型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するBOX層と、pMOS型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するBOX層とは、それぞれ厚さが異なるように構成されている構成とすることができる。
In the present disclosure including the various preferable configurations described above, the semiconductor device is:
an active region for forming an nMOS type transistor and an active region for forming a pMOS type transistor;
The BOX layer located in the inactive region adjacent to the active region forming the nMOS type transistor and the BOX layer located in the inactive region adjacent to the active region forming the pMOS type transistor have different thicknesses. It can be set as the structure comprised in this way.
この場合において、
BOX層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されており、
nMOS型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板の厚さと、pMOS型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板の厚さとは、異なるように構成されている構成とすることができる。
In this case,
A part of the substrate is removed on at least a part of the substrate surface located in the region where all of the BOX layer is removed,
The thickness of the substrate located in the inactive region adjacent to the active region forming the nMOS type transistor is different from the thickness of the substrate located in the inactive region adjacent to the active region forming the pMOS type transistor. It can be set as the structure comprised.
上述した各種の好ましい構成を含む本開示において、アクティブ領域に位置するBOX層の厚さと、アクティブ領域に隣接する非アクティブ領域に位置するBOX層の厚さとの差は、50ナノメートル以上である構成とすることができる。あるいは又、アクティブ領域に隣接する非アクティブ領域に配置されたBOX層は、その全てが除去されている構成とすることができる。 In the present disclosure including the various preferable configurations described above, the difference between the thickness of the BOX layer located in the active region and the thickness of the BOX layer located in the inactive region adjacent to the active region is 50 nanometers or more It can be. Alternatively, the BOX layer disposed in the inactive area adjacent to the active area may be configured such that all of the BOX layer is removed.
上述した各種の好ましい構成を含む本開示において、アクティブ領域を形成するSOI層が配置される部分のBOX層は、SOI基板に施された高温アニール処理で生じたクリープによる変形が残留するように構成されている態様とすることができる。 In the present disclosure including the various preferable configurations described above, the BOX layer in the portion where the SOI layer forming the active region is disposed is configured so that deformation due to creep generated by high-temperature annealing applied to the SOI substrate remains. It can be set as the mode currently performed.
上述した各種の好ましい構成を含む本開示の半導体装置は、アクティブ領域におけるBOX層上のSOI層には、常温において100MPaを超える応力が加えられる構成とすることができる。 The semiconductor device of the present disclosure including the various preferable configurations described above can be configured such that stress exceeding 100 MPa is applied to the SOI layer on the BOX layer in the active region at room temperature.
上述した各種の好ましい構成を含む本開示において、アクティブ領域におけるSOI層の厚さは200ナノメートル以下である構成とすることができる。 In the present disclosure including the various preferable configurations described above, the thickness of the SOI layer in the active region may be 200 nanometers or less.
上述した各種の好ましい構成を含む本開示において、アクティブ領域におけるSOI層の厚さは200ナノメートル以下である構成とすることができる。 In the present disclosure including the various preferable configurations described above, the thickness of the SOI layer in the active region may be 200 nanometers or less.
上述した各種の好ましい構成を含む本開示において、非アクティブ領域には、BOX層を含む全面を覆うように素子分離絶縁層が設けられている構成とすることができる。 In the present disclosure including the various preferable configurations described above, an element isolation insulating layer may be provided in the inactive region so as to cover the entire surface including the BOX layer.
上述したように、本開示に係る半導体装置の製造方法は、
基板と、基板上に形成されたBOX層と、BOX層上に形成されたSOI層とから成るSOI基板を用いて形成される半導体装置の製造方法であって、
SOI層上に応力膜を形成し、
次いで、アクティブ領域に隣接する非アクティブ領域に位置する応力膜とSOI層を除去し、
その後、アクティブ領域に隣接する非アクティブ領域に配置されたBOX層のうち少なくとも一部について、BOX層の一部あるいは全てを除去し、
次いで、応力膜の応力によってBOX層にクリープが生ずるようにSOI基板全体に高温アニール処理を施した後、応力膜を除去する、
ことによってBOX層にクリープによる変形を残留させる工程を含む。
As described above, the method for manufacturing a semiconductor device according to the present disclosure includes:
A method for manufacturing a semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer,
Forming a stress film on the SOI layer;
Next, the stress film and the SOI layer located in the inactive area adjacent to the active area are removed,
Thereafter, for at least a part of the BOX layer arranged in the inactive area adjacent to the active area, a part or all of the BOX layer is removed,
Next, the entire SOI substrate is subjected to high-temperature annealing so that creep occurs in the BOX layer due to the stress of the stress film, and then the stress film is removed.
A step of leaving deformation due to creep in the BOX layer.
この場合において、BOX層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部を除去する工程を更に含む構成とすることができる。 In this case, it may be configured to further include a step of removing a part of the substrate on at least a part of the substrate surface located in the region where the entire BOX layer is removed.
上述した好ましい構成を含む本開示に係る半導体装置の製造方法において、nMOS型のトランジスタを形成するアクティブ領域のSOI層上には圧縮応力を有する応力膜を形成し、pMOS型のトランジスタを形成するアクティブ領域のSOI層上には引張応力を有する応力膜を形成する構成とすることができる。 In the method of manufacturing a semiconductor device according to the present disclosure including the above-described preferred configuration, a stress film having a compressive stress is formed on an SOI layer in an active region where an nMOS transistor is formed, and an active transistor in which a pMOS transistor is formed. A stress film having a tensile stress can be formed on the SOI layer in the region.
上述したように、本開示に係る電子機器は、
基板と、基板上に形成されたBOX層と、BOX層上に形成されたSOI層とから成るSOI基板を用いて形成された半導体装置を備えた電子機器であって、
アクティブ領域に隣接する非アクティブ領域に配置されたBOX層のうち少なくとも一部において、BOX層の一部あるいは全てが除去されており、
アクティブ領域を形成するSOI層が配置される部分のBOX層は、SOI層に応力を加えるための変形が残留するように構成されている。
As described above, the electronic device according to the present disclosure is
An electronic apparatus comprising a semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer,
In at least a part of the BOX layer disposed in the inactive area adjacent to the active area, a part or all of the BOX layer is removed,
The portion of the BOX layer where the SOI layer forming the active region is arranged is configured so that deformation for applying stress to the SOI layer remains.
この場合において、上記電子機器は、ディスプレイ、イメージセンサ、メモリ、RFスイッチ、パワーアンプ、または、ローノイズアンプである構成とすることができる。 In this case, the electronic device can be configured as a display, an image sensor, a memory, an RF switch, a power amplifier, or a low noise amplifier.
本開示に用いられるSOIウエハーなどのSOI基板の構成は、本開示の実施に支障がない限り、特に限定するものではない。例えば、SOI基板は、支持基板と活性基板との少なくとも一方に酸化膜を形成した後、これらを熱処理下で貼り合わせ、その後、活性基板を所定厚まで研磨するといった方法で構成することができる。 The configuration of an SOI substrate such as an SOI wafer used in the present disclosure is not particularly limited as long as the implementation of the present disclosure is not hindered. For example, the SOI substrate can be constituted by a method in which an oxide film is formed on at least one of a support substrate and an active substrate, these are bonded together under heat treatment, and then the active substrate is polished to a predetermined thickness.
応力膜を構成する材料は、高温アニール処理時において所定の応力が保持される限りは、特に限定するものではない。より具体的には、応力を有し、且つ、SOI層やBOX層よりも剛性が大きい材料であればよい。 The material constituting the stress film is not particularly limited as long as a predetermined stress is maintained during the high temperature annealing process. More specifically, any material that has stress and has higher rigidity than the SOI layer or the BOX layer may be used.
応力膜を構成する材料として、例えば、窒化シリコン(SiNX)を挙げることができる。窒化シリコンから成る膜は、例えばCVD法などの周知の方法によって成膜することができる。膜の応力の向きやその大きさは、成膜法の種類や、成膜時の雰囲気、エネルギー線による曝露、膜中の水素密度の設定などによって制御することができる。例えば、PECVD(Plasma Enhanced Chemical Vapor Deposition)を用いて圧縮応力を持つ膜を形成することができるし、LPCVD(Low Pressure Chemical Vapor Deposition)を用いて引張応力を持つ膜を形成することができる。各種の膜や層における応力値は、ラマン分光法やTEMを用いたNBD(Nano Beam Diffraction)法によるひずみ測定によって測定することができる。 An example of the material constituting the stress film is silicon nitride (SiN x ). The film made of silicon nitride can be formed by a known method such as a CVD method. The direction and magnitude of the stress of the film can be controlled by the type of film formation method, the atmosphere during film formation, exposure by energy rays, the setting of the hydrogen density in the film, and the like. For example, a film having compressive stress can be formed using PECVD (Plasma Enhanced Chemical Vapor Deposition), and a film having tensile stress can be formed using LPCVD (Low Pressure Chemical Vapor Deposition). Stress values in various films and layers can be measured by strain measurement by Raman spectroscopy or NBD (Nano Beam Diffraction) method using TEM.
クリープによる変形を起こさせるといった観点から、基本的には、BOX層を構成する材料における融点の絶対温度に対して約半分程度以上の温度で高温アニール処理を行なうことが好ましい。具体的には、1100°C以上、より好ましくは、1200°C以上で行なうことが好ましい。定性的には、クリープによる変形の程度は、高温アニール処理を行なう処理時間が長いほど大きくなり、また、高温アニール処理を行なう温度が高いほど大きくなる。 From the viewpoint of causing deformation due to creep, basically, it is preferable to perform high-temperature annealing at a temperature of about half or more of the absolute temperature of the melting point of the material constituting the BOX layer. Specifically, it is preferable to carry out at 1100 ° C or higher, more preferably 1200 ° C or higher. Qualitatively, the degree of deformation due to creep increases as the processing time for performing the high temperature annealing process increases, and increases as the temperature for performing the high temperature annealing process increases.
本明細書における各種の条件は、厳密に成立する場合の他、実質的に成立する場合にも満たされる。設計上あるいは製造上生ずる種々のばらつきの存在は許容される。また、以下の説明で用いる各図面は模式的なものであり、実際の寸法やその割合を示すものではない。 The various conditions in this specification are satisfied not only when they are strictly established but also when they are substantially satisfied. The presence of various variations in design or manufacturing is allowed. Moreover, each drawing used in the following description is schematic and does not show actual dimensions and ratios thereof.
[第1の実施形態]
第1の実施形態は、本開示の第1の態様に係る、半導体装置、半導体装置の製造方法、及び、電子機器に関する。
[First Embodiment]
The first embodiment relates to a semiconductor device, a method for manufacturing a semiconductor device, and an electronic apparatus according to a first aspect of the present disclosure.
本開示の理解を助けるため、先ず、SOI層上に応力膜を形成した状態で高温アニール処理を施したときの変形について説明する。 In order to help understanding of the present disclosure, first, deformation when high-temperature annealing is performed in a state where a stress film is formed on the SOI layer will be described.
図1Aないし図1Cは、圧縮応力を有する応力膜を形成した場合に、高温アニール処理で生ずる変形を説明するための模式図である。図2A及び図2Bは、図1Cに引き続き、圧縮応力を有する応力膜を形成した場合に、高温アニール処理で生ずる変形を説明するための模式図である。 FIG. 1A to FIG. 1C are schematic diagrams for explaining deformation that occurs in a high-temperature annealing process when a stress film having a compressive stress is formed. FIG. 2A and FIG. 2B are schematic diagrams for explaining deformation caused by high-temperature annealing when a stress film having a compressive stress is formed following FIG. 1C.
図1Aは、SOI基板1の断面を示す。SOI基板1は、たとえばシリコンから成る基板10、基板10上に形成されたBOX層11、BOX層11上に形成されたSOI層12から成る。
FIG. 1A shows a cross section of the
図1Bは、SOI層上に応力膜を形成した状態を示す。応力膜20は、例えば、窒化シリコンから構成されている。ここでは、nMOS型用として、応力膜20は圧縮応力を有するように形成されているとして説明する。圧縮応力を有する応力膜20は、外側に向かって広がろうとする性質を示す。このため、応力膜20下のSOI層12には、外側に広げる方向の力が作用する。
FIG. 1B shows a state in which a stress film is formed on the SOI layer. The
図1Cは、応力膜が形成されたSOI基板に高温アニール処理を施すときの変形を模式的に示す。 FIG. 1C schematically shows deformation when a high-temperature annealing treatment is performed on an SOI substrate on which a stress film is formed.
基本的には、降伏加重よりも小さい力が物体に作用しても物体に変形は残留しない。しかしながら、力が作用している状態で物体を高温環境下に晒しておくと、時間の経過とともに物体に変形が生じ残留する現象、即ち、所謂クリープ現象が起こる。 Basically, even if a force smaller than the yield weight is applied to the object, no deformation remains in the object. However, if an object is exposed to a high temperature environment in a state where a force is applied, a phenomenon in which the object is deformed and remains with time, that is, a so-called creep phenomenon occurs.
応力膜20が形成されたSOI基板1について、例えば、1200°C下で2分といった条件でアニール処理を行なう。一般的に、材料の融点の絶対値の半分を超える高温環境下であると、クリープによる変形が起こりやすくなる。BOX層11を形成する酸化シリコンの融点は約1800°Cであるので、BOX層11には、SOI層12に引っ張られる形でクリープによる変形が生ずる。
For the
図2Aは、高温アニール処理後に常温に戻された状態のSOI基板を模式的に示す。図2Bは、更に、応力膜を除去した状態を示す。 FIG. 2A schematically shows an SOI substrate that has been returned to room temperature after high-temperature annealing. FIG. 2B shows a state where the stress film is further removed.
常温に戻った状態において、BOX層11にはクリープによる変形がある程度残留する。通常、応力膜20を除去すれば、SOI層12への応力も緩和される。しかしながら、BOX層11にはクリープによる変形が残留している。従って、BOX層11上のSOI層12には、外側に向かって広がろうとする方向、換言すれば、SOI層12の結晶格子を広げる方向に力が作用する。
In the state returned to normal temperature, some deformation due to creep remains in the
上述の例では、応力膜20は圧縮応力を有するとして説明した。応力膜20が引張応力を有する場合、BOX層11には、内側に狭まる方向の変形が生ずる。結果として、BOX層11上のSOI層12には、内側に向かって狭まろうとする方向、換言すれば、SOI層12の結晶格子を狭める方向に力が作用する。
In the above example, the
次いで、非引用文献1に開示された、メサ構造をSOI層に止めた構成における高温アニール処理について説明する。
Next, the high temperature annealing process in the configuration disclosed in
図3Aないし図3Cは、メサ構造をSOI層に止めた構成において、高温アニール処理で生ずる変形を説明するための模式図である。 FIG. 3A to FIG. 3C are schematic diagrams for explaining the deformation caused by the high-temperature annealing process in the configuration in which the mesa structure is stopped at the SOI layer.
図3Aは、応力膜が形成されたSOI基板を用いて、応力膜、SOI層をパターニングしてメサ構造を形成した状態を示す。基板10とBOX層11とはパターニングされていない。尚、説明の都合上、応力膜20は圧縮応力を有するとして説明するが、これに限るものではない。後述する図4についても同様である。
FIG. 3A shows a state where a mesa structure is formed by patterning a stress film and an SOI layer using an SOI substrate on which a stress film is formed. The
図3Aに示すメサ構造に高温アニール処理を施すときの変形を、図3Bに模式的に示す。その後、常温に戻された状態で、応力膜を除去した状態を、図3Cに示す。 FIG. 3B schematically shows a deformation when the high-temperature annealing treatment is performed on the mesa structure shown in FIG. 3A. Then, the state which removed the stress film | membrane in the state returned to normal temperature is shown to FIG. 3C.
BOX層11は、より剛性の高い基板10に拘束された状態である。従って、高温アニール処理によってBOX層11が軟化したとしても、基板10の影響によって変形の程度が抑制される(図3B参照)。
The
常温に戻されると、高温アニール処理による変形がBOX層11に残留する。従って、応力膜20を除去した状態においても、BOX層11に残留する変形に起因してSOI層12には結晶格子を広げる方向に力が作用する(図3C参照)。しかしながら、BOX層11に残留する変形の程度が抑制されているので、SOI層12への力の作用もある程度で抑えられてしまう。
When the temperature is returned to room temperature, deformation due to the high temperature annealing process remains in the
そこで、本開示では、高温アニール処理によるBOX層の変形をより促すため、メサ構造をBOX層にまで施す構成とした。 Therefore, in the present disclosure, in order to further promote the deformation of the BOX layer by the high temperature annealing treatment, the mesa structure is applied to the BOX layer.
図4Aないし図4Cは、メサ構造をBOX層に及ばせた構成において、高温アニール処理で生ずる変形を説明するための模式図である。 FIG. 4A to FIG. 4C are schematic diagrams for explaining the deformation caused by the high-temperature annealing process in the configuration in which the mesa structure is extended to the BOX layer.
図4Aは、応力膜が形成されたSOI基板を用いて、応力膜、SOI層、及び、BOX層をパターニングしてメサ構造を形成した状態を示す。基板10はパターニングされていない。尚、説明の都合上、応力膜20は圧縮応力を有するとして説明するが、これに限るものではない。
FIG. 4A shows a state where a mesa structure is formed by patterning a stress film, an SOI layer, and a BOX layer using an SOI substrate on which a stress film is formed. The
図4Aに示すメサ構造に高温アニール処理を施すときの変形を、図4Bに模式的に示す。その後、常温に戻された状態で、応力膜20を除去した状態を、図4Cに示す。
FIG. 4B schematically shows a deformation when the high-temperature annealing treatment is performed on the mesa structure shown in FIG. 4A. Then, the state which removed the stress film |
図4Aに示す構造では、BOX層11が細分化されている。従って、メサ構造のBOX層11にあっては、基板10の拘束の程度が緩和されると共に、応力膜20の力が及ぶ体積も小さくなる。これによって、高温アニール処理によるBOX層11の変形がより促進される(図4B参照)。
In the structure shown in FIG. 4A, the
常温に戻されると、高温アニール処理による変形がBOX層11に残留する。このように、アクティブ領域を形成するSOI層12が配置される部分のBOX層11は、SOI基板1に施された高温アニール処理で生じたクリープによる変形が残留するように構成されており、また、高温アニール処理によるBOX層11の変形がより促進されているので、SOI層12への力の作用はより大きくなり、SOI層12には結晶格子を広げる方向に力が作用する。(図4C参照)。
When the temperature is returned to room temperature, deformation due to the high temperature annealing process remains in the
図5に、メサ構造をSOI層に止めた構成(従来の構造と呼ぶ場合がある)と、メサ構造をBOX層に及ばせた構成(本開示の構造)とについての、SOI層の応力を比較したグラフを示す。 FIG. 5 shows the stress of the SOI layer for the configuration in which the mesa structure is stopped in the SOI layer (sometimes referred to as a conventional structure) and the configuration in which the mesa structure is extended to the BOX layer (structure of the present disclosure). The graph which compared is shown.
いずれの構成においても、SOI基板1は同一の仕様である。SOI層12の厚さは30ナノメートル、BOX層11の厚さは400ナノメートル、メサ構造は、一辺の長さが2マイクロメートルの矩形状である。高温アニール処理の条件は、温度1200°C、10分間といった条件である。SOI層12の応力は、高温アニール処理後、応力膜20を除去した状態での応力である。グラフの横軸は、メサ構造の中心からの距離であり、グラフの縦軸は、SOI層12の応力である。後述する他のグラフにおいても同様である。
In any configuration, the
グラフから明らかなように、本開示の構造は、従来の構造に対して、SOI層12の応力が3倍以上の値となっている。従って、アクティブ領域におけるBOX層11上のSOI層12には、常温において100MPaを超える応力を加えることができ、SOI層12内の電子の移動度はより向上する。nMOS型のトランジスタを構成するとすれば、配線抵抗やコンタクトの接触抵抗を除いたドレイン・ソース間のオン抵抗Ronの低減効果も、従来の構造の3倍以上になると予想される。
As is apparent from the graph, in the structure of the present disclosure, the stress of the
このようにして、nMOS型のトランジスタを形成するアクティブ領域のSOI層12には、結晶格子が広げられるように応力が加えられる構成とすることができる。
In this manner, a stress can be applied to the
pMOS型のトランジスタを形成する場合、SOI層12には結晶格子を狭める方向に力が作用することが好ましい。従って、pMOS型のトランジスタを構成するのであれば、引張応力を有する応力膜20を形成して、上述したと同様の工程を行なえばよい。これによって、pMOS型のトランジスタを形成するアクティブ領域のSOI層12には、結晶格子が狭められるように応力が加えられる構成とすることができる。
In the case of forming a pMOS transistor, it is preferable that a force acts on the
BOX層11に残留する変形を大きくするといった観点からは、高温アニール処理を行なう処理時間は、長いほど好ましい。図6を参照して、高温アニール処理を行なう処理時間と、SOI層12の応力との関係について説明する。
From the viewpoint of increasing the deformation remaining in the
図6は、上述した本開示の構造において、温度1200°Cでの高温アニール処理を施す時間を、10分間、5分間、2分間としたときの、SOI層の応力を示すグラフである。SOI層の厚さは30ナノメートル、BOX層11の厚さは400ナノメートル、メサ構造は、一辺の長さが2マイクロメートルの矩形状である。
FIG. 6 is a graph showing the stress of the SOI layer when the time for performing high-temperature annealing at a temperature of 1200 ° C. is 10 minutes, 5 minutes, and 2 minutes in the structure of the present disclosure described above. The SOI layer has a thickness of 30 nanometers, the
グラフの横軸は、メサ構造の中心からの距離であり、グラフの縦軸は、SOI層12の応力である。図6に示すグラフから明らかなように、高温アニール処理を施す時間が長いほど、SOI層12の応力が大きくなるといった関係があることがわかる。
The horizontal axis of the graph is the distance from the center of the mesa structure, and the vertical axis of the graph is the stress of the
また、BOX層11に残留する変形を大きくするといった観点からは、高温アニール処理を施すときの温度は、高いほうが好ましい。図7を参照して、高温アニール処理を施すときの温度と、SOI層12の応力との関係について説明する。
Further, from the viewpoint of increasing the deformation remaining in the
図7は、上述した本開示の構造において、温度1300°Cで2分間の高温アニール処理と、温度1200°Cで2分間の高温アニール処理とを施したときの、SOI層の応力を示すグラフである。SOI層12の厚さは30ナノメートル、BOX層11の厚さは400ナノメートル、メサ構造は、一辺の長さが2マイクロメートルの矩形状である。
FIG. 7 is a graph showing the stress of the SOI layer when the above-described structure of the present disclosure is subjected to a high-temperature annealing process at a temperature of 1300 ° C. for 2 minutes and a high-temperature annealing process at a temperature of 1200 ° C. for 2 minutes. It is. The
グラフの横軸は、メサ構造の中心からの距離であり、グラフの縦軸は、SOI層の応力である。図7に示すグラフから明らかなように、高温アニール処理を施す温度が高いほど、SOI層12の応力が大きくなるといった関係があることがわかる。
The horizontal axis of the graph is the distance from the center of the mesa structure, and the vertical axis of the graph is the stress of the SOI layer. As is apparent from the graph shown in FIG. 7, it can be seen that there is a relationship in which the stress of the
以上、高温アニール処理の処理時間やその温度とSOI層の応力の関係について説明した。次いで、SOI層の厚さと応力の関係について説明する。 The relation between the processing time of the high temperature annealing process and the temperature thereof and the stress of the SOI layer has been described above. Next, the relationship between the thickness of the SOI layer and the stress will be described.
SOI層12は厚くなるほど応力は分散する。従って、定性的には、SOI層12は或る程度薄いことが望ましい。
The stress is dispersed as the
図8は、図5に対応するグラフであって、SOI層をより厚膜にした場合における、メサ構造の差に起因するSOI層の応力の差を説明するためのグラフである。具体的には、SOI層12の厚さは150ナノメートル、BOX層11の厚さは400ナノメートル、メサ構造は、一辺の長さが2マイクロメートルの矩形状である。高温アニール処理の条件は、温度1200°C、2分間である。
FIG. 8 is a graph corresponding to FIG. 5, and is a graph for explaining the difference in stress of the SOI layer due to the difference in mesa structure when the SOI layer is made thicker. Specifically, the thickness of the
この場合においても、本開示の構造は、従来の構造に対して、SOI層12の応力が3倍以上の値となっている。しかしながら、図5と対比すると、SOI層12の応力は若干低下している。SOI層12の応力をある程度確保するといった観点からは、アクティブ領域におけるSOI層12の厚さは200ナノメートル以下であることが好ましい。
Even in this case, in the structure of the present disclosure, the stress of the
以上、SOI層の厚さと応力の関係について説明した。次いで、BOX層11の厚さや、BOX層11に施すエッチング処理量について説明する。
The relationship between the thickness of the SOI layer and the stress has been described above. Next, the thickness of the
BOX層11が薄くなればなるほど、基板10の拘束による影響が大きくなり、高温アニール処理の変形が抑制される。基本的には、BOX層11は、100ナノメートル以上の厚さであることが好ましい。
As the
また、メサ構造を形成する際に、BOX層11を途中までエッチングするなどといった構成においても、所定の効果を得ることができる。
In addition, when the mesa structure is formed, a predetermined effect can be obtained even in a configuration in which the
図9は、BOX層の膜厚やBOX層の除去量と、SOI層の応力との関係を説明するためのグラフである。 FIG. 9 is a graph for explaining the relationship between the thickness of the BOX layer, the removal amount of the BOX layer, and the stress of the SOI layer.
図9には、BOX層11の厚さ400ナノメートル且つメサ構造でBOX層11を全て除去した構成([400/400nm]と表す)、BOX層11の厚さ1000ナノメートル且つメサ構造でBOX層11を全て除去した構成([1000/1000nm]と表す)、BOX層11の厚さ1000ナノメートル且つメサ構造でBOX層11を400ナノメートル除去した構成([400/1000nm]と表す)といった本開示構成において、温度1200°Cでの高温アニール処理を10分間施したときのSOI層12の応力を示した。
FIG. 9 shows a structure in which the
グラフから、BOX層11を全て除去するといった構成の場合、BOX層11の厚さ400ナノメートルの場合よりも、BOX層11の厚さ1000ナノメートルの場合のほうが応力が高くなることが分かる。これは、BOX層11が厚いほど、基板10の拘束による影響が小さくなり高温アニール処理の変形が促進されることを示している。
From the graph, it can be seen that the stress is higher in the case where the thickness of the
また、BOX層11の厚さ1000ナノメートル且つ400ナノメートルを除去した[400/1000nm]の構成は、BOX層11の厚さ400ナノメートルでBOX層11を全て除去した構成[400/400nm]よりも応力が大きい。これは、エッチングした領域下にBOX層11が残っているため、基板10の拘束による影響が緩和されているためと考えられる。
In addition, the configuration of [400/1000 nm] in which the thickness of the
BOX層11を途中までエッチングするといった構成の場合、アクティブ領域に隣接する非アクティブ領域に位置するBOX層11の厚さとの差、即ち、メサ構造の部分とそれ以外とでBOX層11の厚さの差は50ナノメートル以上とすることが好ましい。
In the case of a configuration in which the
尚、メサ構造の際のエッチング処理を、BOX層11を超えて行なうといった構成、即ち、基板10側にもエッチングを施すといった構成とすることもできる。
Note that a configuration in which the etching process in the mesa structure is performed beyond the
上述した構造の半導体装置は種々の電子機器に用いることができる。例えば、ディスプレイ、イメージセンサ、メモリ、RFスイッチ、パワーアンプ、または、ローノイズアンプなどに適用することができる。 The semiconductor device having the above structure can be used for various electronic devices. For example, the present invention can be applied to a display, an image sensor, a memory, an RF switch, a power amplifier, a low noise amplifier, or the like.
引き続き、本開示の第1の態様に係る半導体装置、及び、半導体装置の製造方法について説明する。 Subsequently, the semiconductor device and the method for manufacturing the semiconductor device according to the first aspect of the present disclosure will be described.
後述する図13Cなどに示す第1の実施形態に係る半導体装置は、
基板10と、基板10上に形成されたBOX層11と、BOX層11上に形成されたSOI層12とから成るSOI基板1を用いて形成された半導体装置であって、
アクティブ領域に隣接する非アクティブ領域に配置されたBOX層11のうち少なくとも一部において、BOX層11の一部あるいは全てが除去されており、
アクティブ領域を形成するSOI層12が配置される部分のBOX層11は、SOI層12に応力を加えるための変形が残留するように構成されている。
The semiconductor device according to the first embodiment shown in FIG.
A semiconductor device formed using an
In at least a part of the
The portion of the
第1の実施形態に係る半導体装置の製造方法は、
基板10と、基板10上に形成されたBOX層11と、BOX層11上に形成されたSOI層12とから成るSOI基板1を用いて形成される半導体装置の製造方法であって、
SOI層12上に応力膜20を形成し、
次いで、アクティブ領域に隣接する非アクティブ領域に位置する応力膜20とSOI層12を除去し、
その後、アクティブ領域に隣接する非アクティブ領域に配置されたBOX層11のうち少なくとも一部について、BOX層11の一部あるいは全てを除去し、
次いで、応力膜20の応力によってBOX層11にクリープが生ずるようにSOI基板1全体に高温アニール処理を施した後、応力膜20を除去する、
ことによってBOX層11にクリープによる変形を残留させる工程を含む。
The manufacturing method of the semiconductor device according to the first embodiment is as follows:
A method for manufacturing a semiconductor device formed using an
Forming a
Next, the
Thereafter, a part or all of the
Next, the
This includes a step of leaving deformation due to creep in the
図10ないし図13は、第1の実施形態に係る半導体装置の製造方法を説明するための、模式的な断面図である。 10 to 13 are schematic cross-sectional views for explaining the semiconductor device manufacturing method according to the first embodiment.
[工程−100](図10Aないし図10C、参照)
基板10と、基板10上に形成されたBOX層11と、BOX層11上に形成されたSOI層12とから成るSOI基板1を準備し(図10A参照)、SOI基板1を熱酸化してSOI層12表面に酸化膜13を形成する(図10B参照)。次いで、素子分離エッチング時のマスクや平坦化時のエッチングストッパとなる窒化シリコンを酸化膜13上に堆積させることで、応力膜20を形成する(図10C参照)。
[Step-100] (see FIGS. 10A to 10C)
An
基本的には、nMOS型トランジスタを形成するときは、圧縮方向の応力を有する応力膜20を形成し、pMOS型トランジスタを形成するときは、引張方向の応力を有する応力膜20を形成すればよい。上述したように、応力膜20の応力やその向きは、成膜法の種類や、成膜時の雰囲気、エネルギー線による曝露、膜中の水素密度の設定などで調整することができる。
Basically, when forming an nMOS transistor, the
[工程−110](図11A及び図11B、参照)
次いで、応力膜20、酸化膜13、及び、SOI層12についてエッチングを施し、メサ構造となる部分を切り離す。具体的には、アクティブ領域(符号ACAで表す)の周囲の非アクティブ領域(符号INAで表す)にエッチングを施す。エッチングは、ドライエッチングであってもよいしウェットエッチングであってもよい。
[Step-110] (see FIGS. 11A and 11B)
Next, the
先ず、アクティブ領域ACAに対応するように、応力膜20を周知の方法でパターニングする(図11A参照)。次いで、パターニングされた応力膜20をマスクとして、SOI層12、酸化膜13、BOX層11にエッチングを施し、メサ構造を形成する(図11B参照)。図で示す例では、非アクティブ領域INAのBOX層11を残さずにエッチングしたが、これに限るものではない。
First, the
尚、後述する高温アニール処理でSOI層12に応力を与えるため、応力膜20の厚さは、メサ構造形成の時点において50ナノメートル以上残るように設定することが好ましい。
In order to apply stress to the
[工程−120]
次いで、高温アニール処理を施す。高温アニール処理を行なう温度や時間は、半導体装置の仕様に応じて適宜好適に設定すればよい。基本的には、1100°C以上、1分間以上の処理を行なうことが好ましい。高温アニール処理により起こる変形については、図4Aないし図4Cを参照して説明した内容と同様であるので、説明を省略する。
[Step-120]
Next, high-temperature annealing is performed. What is necessary is just to set suitably the temperature and time which perform a high temperature annealing process suitably according to the specification of a semiconductor device. Basically, it is preferable to perform the treatment at 1100 ° C. or more for 1 minute or more. The deformation caused by the high-temperature annealing process is the same as that described with reference to FIGS. 4A to 4C, and thus the description thereof is omitted.
[工程−130](図12A及び図12B、並びに、図13A、参照)
その後、例えばHDP法(High Density Plasma)などを用いて素子分離絶縁層30を成膜する(図12A参照)。
[Step-130] (see FIGS. 12A and 12B and FIG. 13A)
Thereafter, the element
次いで、平坦化を行なう。例えば、応力膜20をストッパとしてエッチングなどの処理を行う(図12B参照)。その後、例えばCMP法(Chemical Mechanical Polishing)を用いて平坦化を行い、応力膜20や酸化膜13を除去し、アクティブ領域のSOI層12を露出させる(図13A参照)。
[工程−140](図13B及び図13C、参照)
その後、アクティブ領域のSOI層12にトランジスタを形成する。例えば、不純物注入、ゲート絶縁膜31とゲート電極32の形成(図13B参照)、ソース/ドレイン電極33の形成(図13C)といった工程を適宜行なえばよい。尚、図示の都合上、平坦化膜やそれに設けられる開口などの図示は省略した。
Next, planarization is performed. For example, a process such as etching is performed using the
[Step-140] (see FIGS. 13B and 13C)
Thereafter, a transistor is formed in the
以上、第1の実施形態に係る半導体装置の製造方法を説明した。 The method for manufacturing the semiconductor device according to the first embodiment has been described above.
尚、必要な場合には、BOX層11の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板10の一部を除去する工程を更に含んでもよい。
If necessary, the method may further include a step of removing a part of the
nMOS型とpMOS型が混在するような場合には、nMOS型のトランジスタを形成するアクティブ領域のSOI層12上には圧縮応力を有する応力膜20を形成し、pMOS型のトランジスタを形成するアクティブ領域のSOI層12上には引張応力を有する応力膜20を形成すればよい。応力膜20は、周知のパターニング法で適宜必要な箇所に形成することができる。
When nMOS type and pMOS type coexist, a
あるいは又、nMOS型とpMOS型が混在し、例えば両者に電気的な差をつけたいといったような場合には、例えば一方はメサ構造としないといった構成も考えられる。また、同一ウエハ面内において、特定の箇所にのみ本開示を適用することでウエハの反りを緩和するといった効果を得ることもできる。 Alternatively, in the case where nMOS type and pMOS type are mixed and, for example, it is desired to make an electrical difference between them, for example, a configuration in which one of them is not a mesa structure is also conceivable. Further, by applying the present disclosure only to a specific location within the same wafer surface, it is possible to obtain an effect of reducing the warpage of the wafer.
尚、BOX層11のエッチングはアクティブ領域に対して、必ずしも垂直である必要はない。例えば、SOI層12の下側に入り込むような形状、あるいは、外側に広がるような形状であってもよい。
Note that the etching of the
次いで、本開示の半導体装置のレイアウトについて説明する。 Next, a layout of the semiconductor device according to the present disclosure will be described.
図14Aは、メサ構造をSOI層に止めた構成の半導体装置の構造を説明するための模式的な平面図である。図14Bは、図14AのA−A断面図である。 FIG. 14A is a schematic plan view for explaining the structure of a semiconductor device having a structure in which the mesa structure is fixed to the SOI layer. 14B is a cross-sectional view taken along the line AA in FIG. 14A.
SOI層12のみをエッチングしてメサ構造とする従来の構造では、図14に示すように、ウエハ面内でBOX層11の膜厚は均一になる。これに対し、BOX層11までエッチングする本開示の構造では、ウエハ面内でBOX層11の膜厚が均一ではなくなる。
In a conventional structure in which only the
図15Aは、非アクティブ領域の一部においてBOX層を除去した構成の半導体装置の構造を説明するための模式的な平面図である。図15Bは、図15AのB−B断面図である。 FIG. 15A is a schematic plan view for explaining the structure of a semiconductor device having a configuration in which a BOX layer is removed from a part of an inactive region. 15B is a cross-sectional view taken along line BB in FIG. 15A.
後述する他の図面も含め、非アクティブ領域には、BOX層11を含む全面を覆うように素子分離絶縁層30が設けられている。図15は、3つのアクティブ領域の群の周囲についてはBOX層を全て除去し、アクティブ領域間についてはBOX層をそのまま残した構造の例である。非アクティブ領域に位置するBOX層は、厚さが異なる複数の領域を含んでいる。図16は、3つのアクティブ領域の群の周囲についてはBOX層を全て除去し、アクティブ領域間についてもBOX層を全て除去した構造の例である。これらの図に示すように、本開示の構造では、BOX層11の一部が素子分離絶縁層30に置き換わる。
An element
ここで、SOI層の応力とメサ構造の面積との関係について説明する。 Here, the relationship between the stress of the SOI layer and the area of the mesa structure will be described.
図17は、SOI層の応力とメサ構造の面積との関係を説明するための模式的なグラフである。上述した本開示の構造において、メサ構造の面積を異にして、温度1200°Cでの高温アニール処理を2分間施すとしたときの、SOI層の応力を示すグラフである。SOI層12の厚さは30ナノメートル、BOX層11の厚さは400ナノメートル、メサ構造は、一辺の長さが2マイクロメートルの矩形状、一辺の長さが4マイクロメートルの矩形状、一辺が30マイクロメートルで他辺が160マイクロメートルの矩形状である。
FIG. 17 is a schematic graph for explaining the relationship between the stress of the SOI layer and the area of the mesa structure. In the structure of this indication mentioned above, it is a graph which shows the stress of an SOI layer when the high temperature annealing process at the temperature of 1200 degreeC is performed for 2 minutes by changing the area of a mesa structure. The
グラフから明らかなように、メサ構造の面積が小さい程、より具体的には、チャネル領域におけるチャネル長方向の幅が狭い程、SOI層12に残留する応力値が大きくなる傾向が認められる。これは、メサ構造の面積が狭いほどBOX層11のクリープによる変形が促されることに起因している。従って、アクティブ領域におけるチャネル長方向の幅は30マイクロメートル以下とすることが好ましい。
As is apparent from the graph, it is recognized that the stress value remaining in the
上述のことから、基本的には、アクティブ領域に隣接する非アクティブ領域に配置されたBOX層11は、その全てが除去されている構成、換言すれば、アクティブ領域を細分化するようにBOX層11をエッチングする図16の構成が好ましい。例えば、総合的なW長が長いマルチゲートタイプのトランジスタに適用する場合などは、各ソース/ドレイン脇のBOX層をエッチングすることでより顕著に効果を奏することができる。
From the above, basically, the
尚、BOX層11は途中までエッチングする態様であってもよい。図18Aは、非アクティブ領域の全てにおいてBOX層を途中まで除去した構成の半導体装置の構造を説明するための模式的な平面図である。図18Bは、図18AのD−D断面図である。
The
図18に示す構造では、アクティブ領域と非アクティブ領域とでBOX層の膜厚が異なるといった構造となる。 The structure shown in FIG. 18 has a structure in which the thickness of the BOX layer is different between the active region and the inactive region.
尚、非アクティブ領域に位置するBOX層11は、厚さが異なる複数の領域を含んでいるといった構成とすることもできる。例えば、ウエハ内の或る特定部分ではBOX層11は全て除去、他の特定部分ではBOX層11を一部残して除去といった構成が混在してもよい。図19A及び図19Bは、BOX層11を全て除去した構成とBOX層11を途中まで除去した構成とが混在する半導体装置の構造を説明するための模式的な断面図である。図19Aは図16Bに対応し、図19Bは図18Bに対応する。
Note that the
例えば、nMOS型のトランジスタを形成するアクティブ領域とpMOS型のトランジスタを形成するアクティブ領域とを備えており、nMOS型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するBOX層11と、pMOS型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するBOX層11とは、それぞれ厚さが異なるように構成されている半導体装置とすることができる。
For example, a
また、場合によっては、BOX層11の下の基板10にまでエッチングを施すといった構成であってもよい。図20Aは、非アクティブ領域の全てにおいてBOX層11を全て除去し更に基板の上部を一部除去した構成の半導体装置の構造を説明するための模式的な平面図である。図20Bは、図20AのE−E断面図である。BOX層11の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されている構成である。
In some cases, the etching may be performed up to the
尚、例えばウエハ内の或る特定部分ではBOX層11は全て除去、他の特定部分ではBOX層11の下の基板10の上部を一部除去といった構成が混在してもよい。図21A及び図21Bは、BOX層11を全て除去し更に基板10の上部を一部除去した構成と、他の構成とが混在する半導体装置の構造を説明するための模式的な断面図である。図21Aは図19Bに対応し、図21Bは図16Bに対応する。
For example, a configuration in which the
また、非アクティブ領域に位置するBOX層11および基板10は、それぞれ、厚さが異なる複数の領域を含んでいるといった構成ともできる。例えば、BOX層11の全てが除去されてなる領域に位置する基板10面のうち少なくとも一部において、基板10の一部が除去されており、nMOS型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板10の厚さと、pMOS型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板10の厚さとは、異なるように構成されている半導体装置とすることができる。
Further, the
[その他]
以上、本開示の実施形態について具体的に説明したが、本開示は、上述の実施形態に限定されるものではなく、本開示の技術的思想に基づく各種の変形が可能である。例えば、上述の実施形態において挙げた数値、構造、基板、原料、プロセスなどはあくまでも例に過ぎず、必要に応じて、これらと異なる数値、構造、基板、原料、プロセスなどを用いてもよい。
[Others]
Although the embodiment of the present disclosure has been specifically described above, the present disclosure is not limited to the above-described embodiment, and various modifications based on the technical idea of the present disclosure are possible. For example, the numerical values, structures, substrates, raw materials, processes, and the like given in the above-described embodiments are merely examples, and different numerical values, structures, substrates, raw materials, processes, and the like may be used as necessary.
尚、本開示の技術は以下のような構成も取ることができる。 In addition, the technique of this indication can also take the following structures.
[A1]
基板と、基板上に形成されたBOX層と、BOX層上に形成されたSOI層とから成るSOI基板を用いて形成された半導体装置であって、
アクティブ領域に隣接する非アクティブ領域に配置されたBOX層のうち少なくとも一部において、BOX層の一部あるいは全てが除去されており、
アクティブ領域を形成するSOI層が配置される部分のBOX層は、SOI層に応力を加えるための変形が残留するように構成されている、
半導体装置。
[A2]
非アクティブ領域に位置するBOX層は、厚さが異なる複数の領域を含んでいる、
上記[A1]に記載の半導体装置。
[A3]
BOX層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されている、
上記[A1]または[A2]に記載の半導体装置。
[A4]
非アクティブ領域に位置するBOX層および基板は、それぞれ、厚さが異なる複数の領域を含んでいる、
上記[A3]に記載の半導体装置。
[A5]
nMOS型のトランジスタを形成するアクティブ領域のSOI層には、結晶格子が広げられるように応力が加えられる、
上記[A1]ないし[A4]のいずれかに記載の半導体装置。
[A6]
pMOS型のトランジスタを形成するアクティブ領域のSOI層には、結晶格子が狭められるように応力が加えられる、
上記[A1]ないし[A5]のいずれかに記載の半導体装置。
[A7]
nMOS型のトランジスタを形成するアクティブ領域とpMOS型のトランジスタを形成するアクティブ領域とを備えており、
nMOS型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するBOX層と、pMOS型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するBOX層とは、それぞれ厚さが異なるように構成されている、
上記[A1]ないし[A6]のいずれかに記載の半導体装置。
[A8]
BOX層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されており、
nMOS型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板の厚さと、pMOS型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板の厚さとは、異なるように構成されている、
上記[A7]に記載の半導体装置。
[A9]
アクティブ領域に位置するBOX層の厚さと、アクティブ領域に隣接する非アクティブ領域に位置するBOX層の厚さとの差は、50ナノメートル以上である、
上記[A1]ないし[A8]のいずれかに記載の半導体装置。
[A10]
アクティブ領域に隣接する非アクティブ領域に配置されたBOX層は、その全てが除去されている、
上記[A1]ないし[A8]のいずれかに記載の半導体装置。
[A11]
アクティブ領域を形成するSOI層が配置される部分のBOX層は、SOI基板に施された高温アニール処理で生じたクリープによる変形が残留するように構成されている、
上記[A1]ないし[A10]のいずれかに記載の半導体装置。
[A12]
アクティブ領域におけるBOX層上のSOI層には、常温において100MPaを超える応力が加えられる、
上記[A1]ないし[A11]のいずれかに記載の半導体装置。
[A13]
アクティブ領域におけるSOI層の厚さは200ナノメートル以下である、
上記[A1]ないし[A12]のいずれかに記載の半導体装置。
[A14]
アクティブ領域におけるチャネル長方向の幅は30マイクロメートル以下である、
上記[A1]ないし[A13]のいずれかに記載の半導体装置。
[A15]
非アクティブ領域には、BOX層を含む全面を覆うように素子分離絶縁層が設けられている、
上記[A1]ないし[A14]のいずれかに記載の半導体装置。
[A1]
A semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer,
In at least a part of the BOX layer disposed in the inactive area adjacent to the active area, a part or all of the BOX layer is removed,
The portion of the BOX layer where the SOI layer that forms the active region is arranged is configured so that deformation for applying stress to the SOI layer remains.
Semiconductor device.
[A2]
The BOX layer located in the non-active region includes a plurality of regions having different thicknesses.
The semiconductor device according to [A1].
[A3]
A part of the substrate is removed on at least a part of the substrate surface located in the region where all of the BOX layer is removed;
The semiconductor device according to [A1] or [A2].
[A4]
Each of the BOX layer and the substrate located in the inactive region includes a plurality of regions having different thicknesses.
The semiconductor device according to [A3] above.
[A5]
Stress is applied to the SOI layer in the active region forming the nMOS transistor so that the crystal lattice is expanded.
The semiconductor device according to any one of [A1] to [A4].
[A6]
Stress is applied to the SOI layer in the active region forming the pMOS type transistor so that the crystal lattice is narrowed.
The semiconductor device according to any one of [A1] to [A5].
[A7]
an active region for forming an nMOS type transistor and an active region for forming a pMOS type transistor;
The BOX layer located in the inactive region adjacent to the active region forming the nMOS type transistor and the BOX layer located in the inactive region adjacent to the active region forming the pMOS type transistor have different thicknesses. Configured as
The semiconductor device according to any one of [A1] to [A6].
[A8]
A part of the substrate is removed on at least a part of the substrate surface located in the region where all of the BOX layer is removed,
The thickness of the substrate located in the inactive region adjacent to the active region forming the nMOS type transistor is different from the thickness of the substrate located in the inactive region adjacent to the active region forming the pMOS type transistor. It is configured,
The semiconductor device according to [A7] above.
[A9]
The difference between the thickness of the BOX layer located in the active region and the thickness of the BOX layer located in the non-active region adjacent to the active region is 50 nanometers or more.
The semiconductor device according to any one of [A1] to [A8].
[A10]
All of the BOX layer disposed in the inactive area adjacent to the active area is removed.
The semiconductor device according to any one of [A1] to [A8].
[A11]
The portion of the BOX layer in which the SOI layer forming the active region is arranged is configured such that deformation due to creep generated by high-temperature annealing applied to the SOI substrate remains.
The semiconductor device according to any one of [A1] to [A10].
[A12]
A stress exceeding 100 MPa is applied to the SOI layer on the BOX layer in the active region at room temperature.
The semiconductor device according to any one of [A1] to [A11].
[A13]
The thickness of the SOI layer in the active region is 200 nanometers or less.
The semiconductor device according to any one of [A1] to [A12].
[A14]
The width in the channel length direction in the active region is 30 micrometers or less.
The semiconductor device according to any one of [A1] to [A13].
[A15]
In the inactive region, an element isolation insulating layer is provided so as to cover the entire surface including the BOX layer.
The semiconductor device according to any one of [A1] to [A14].
[B1]
基板と、基板上に形成されたBOX層と、BOX層上に形成されたSOI層とから成るSOI基板を用いて形成される半導体装置の製造方法であって、
SOI層上に応力膜を形成し、
次いで、アクティブ領域に隣接する非アクティブ領域に位置する応力膜とSOI層を除去し、
その後、アクティブ領域に隣接する非アクティブ領域に配置されたBOX層のうち少なくとも一部について、BOX層の一部あるいは全てを除去し、
次いで、応力膜の応力によってBOX層にクリープが生ずるようにSOI基板全体に高温アニール処理を施した後、応力膜を除去する、
ことによってBOX層にクリープによる変形を残留させる工程を含む、
半導体装置の製造方法。
[B2]
BOX層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部を除去する工程を更に含む、
上記[B1]に記載の半導体装置の製造方法。
[B3]
nMOS型のトランジスタを形成するアクティブ領域のSOI層上には圧縮応力を有する応力膜を形成し、pMOS型のトランジスタを形成するアクティブ領域のSOI層上には引張応力を有する応力膜を形成する、
上記[B1]または[B2]に記載の半導体装置の製造方法。
[B1]
A method for manufacturing a semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer,
Forming a stress film on the SOI layer;
Next, the stress film and the SOI layer located in the inactive area adjacent to the active area are removed,
Thereafter, for at least a part of the BOX layer arranged in the inactive area adjacent to the active area, a part or all of the BOX layer is removed,
Next, the entire SOI substrate is subjected to high-temperature annealing so that creep occurs in the BOX layer due to the stress of the stress film, and then the stress film is removed.
A step of leaving deformation due to creep in the BOX layer,
A method for manufacturing a semiconductor device.
[B2]
A step of removing a part of the substrate in at least a part of the substrate surface located in the region where the entire BOX layer is removed;
The manufacturing method of the semiconductor device as described in said [B1].
[B3]
a stress film having compressive stress is formed on an SOI layer in an active region for forming an nMOS transistor, and a stress film having tensile stress is formed on an SOI layer in an active region for forming a pMOS transistor;
The manufacturing method of the semiconductor device as described in said [B1] or [B2].
[C1]
基板と、基板上に形成されたBOX層と、BOX層上に形成されたSOI層とから成るSOI基板を用いて形成された半導体装置を備えた電子機器であって、
アクティブ領域に隣接する非アクティブ領域に配置されたBOX層のうち少なくとも一部において、BOX層の一部あるいは全てが除去されており、
アクティブ領域を形成するSOI層が配置される部分のBOX層は、SOI層に応力を加えるための変形が残留するように構成されている、
電子機器。
[C2]
上記電子機器は、ディスプレイ、イメージセンサ、メモリ、RFスイッチ、パワーアンプ、または、ローノイズアンプである、
上記[C1]に記載の電子機器。
[C1]
An electronic apparatus comprising a semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer,
In at least a part of the BOX layer disposed in the inactive area adjacent to the active area, a part or all of the BOX layer is removed,
The portion of the BOX layer where the SOI layer that forms the active region is arranged is configured so that deformation for applying stress to the SOI layer remains.
Electronics.
[C2]
The electronic device is a display, an image sensor, a memory, an RF switch, a power amplifier, or a low noise amplifier.
The electronic device according to [C1] above.
1・・・SOI基板、10・・・基板、11・・・BOX層、12・・・SOI層、13・・・酸化膜、20・・・応力膜、30・・・素子分離絶縁層、31・・・ゲート絶縁膜、32・・・ゲート電極、33・・・ソース/ドレイン電極、ACA・・・アクティブ領域、INA・・・非アクティブ領域
DESCRIPTION OF
Claims (20)
アクティブ領域に隣接する非アクティブ領域に配置されたBOX層のうち少なくとも一部において、BOX層の一部あるいは全てが除去されており、
アクティブ領域を形成するSOI層が配置される部分のBOX層は、SOI層に応力を加えるための変形が残留するように構成されている、
半導体装置。 A semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer,
In at least a part of the BOX layer disposed in the inactive area adjacent to the active area, a part or all of the BOX layer is removed,
The portion of the BOX layer where the SOI layer that forms the active region is arranged is configured so that deformation for applying stress to the SOI layer remains.
Semiconductor device.
請求項1に記載の半導体装置。 The BOX layer located in the non-active region includes a plurality of regions having different thicknesses.
The semiconductor device according to claim 1.
請求項1に記載の半導体装置。 A part of the substrate is removed on at least a part of the substrate surface located in the region where all of the BOX layer is removed;
The semiconductor device according to claim 1.
請求項3に記載の半導体装置。 Each of the BOX layer and the substrate located in the inactive region includes a plurality of regions having different thicknesses.
The semiconductor device according to claim 3.
請求項1に記載の半導体装置。 Stress is applied to the SOI layer in the active region forming the nMOS transistor so that the crystal lattice is expanded.
The semiconductor device according to claim 1.
請求項1に記載の半導体装置。 Stress is applied to the SOI layer in the active region forming the pMOS type transistor so that the crystal lattice is narrowed.
The semiconductor device according to claim 1.
nMOS型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するBOX層と、pMOS型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するBOX層とは、それぞれ厚さが異なるように構成されている、
請求項1に記載の半導体装置。 an active region for forming an nMOS type transistor and an active region for forming a pMOS type transistor;
The BOX layer located in the inactive region adjacent to the active region forming the nMOS type transistor and the BOX layer located in the inactive region adjacent to the active region forming the pMOS type transistor have different thicknesses. Configured as
The semiconductor device according to claim 1.
nMOS型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板の厚さと、pMOS型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板の厚さとは、異なるように構成されている、
請求項7に記載の半導体装置。 A part of the substrate is removed on at least a part of the substrate surface located in the region where all of the BOX layer is removed,
The thickness of the substrate located in the inactive region adjacent to the active region forming the nMOS type transistor is different from the thickness of the substrate located in the inactive region adjacent to the active region forming the pMOS type transistor. It is configured,
The semiconductor device according to claim 7.
請求項1に記載の半導体装置。 The difference between the thickness of the BOX layer located in the active region and the thickness of the BOX layer located in the non-active region adjacent to the active region is 50 nanometers or more.
The semiconductor device according to claim 1.
請求項1に記載の半導体装置。 All of the BOX layer disposed in the inactive area adjacent to the active area is removed.
The semiconductor device according to claim 1.
請求項1に記載の半導体装置。 The portion of the BOX layer where the SOI layer forming the active region is arranged is configured such that deformation due to creep generated by high-temperature annealing applied to the SOI substrate remains.
The semiconductor device according to claim 1.
請求項1に記載の半導体装置。 A stress exceeding 100 MPa is applied to the SOI layer on the BOX layer in the active region at room temperature.
The semiconductor device according to claim 1.
請求項1に記載の半導体装置。 The thickness of the SOI layer in the active region is 200 nanometers or less.
The semiconductor device according to claim 1.
請求項1に記載の半導体装置。 The width in the channel length direction in the active region is 30 micrometers or less.
The semiconductor device according to claim 1.
請求項1に記載の半導体装置。 In the inactive region, an element isolation insulating layer is provided so as to cover the entire surface including the BOX layer.
The semiconductor device according to claim 1.
SOI層上に応力膜を形成し、
次いで、アクティブ領域に隣接する非アクティブ領域に位置する応力膜とSOI層を除去し、
その後、アクティブ領域に隣接する非アクティブ領域に配置されたBOX層のうち少なくとも一部について、BOX層の一部あるいは全てを除去し、
次いで、応力膜の応力によってBOX層にクリープが生ずるようにSOI基板全体に高温アニール処理を施した後、応力膜を除去する、
ことによってBOX層にクリープによる変形を残留させる工程を含む、
半導体装置の製造方法。 A method for manufacturing a semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer,
Forming a stress film on the SOI layer;
Next, the stress film and the SOI layer located in the inactive area adjacent to the active area are removed,
Thereafter, for at least a part of the BOX layer arranged in the inactive area adjacent to the active area, a part or all of the BOX layer is removed,
Next, the entire SOI substrate is subjected to high-temperature annealing so that creep occurs in the BOX layer due to the stress of the stress film, and then the stress film is removed.
A step of leaving deformation due to creep in the BOX layer,
A method for manufacturing a semiconductor device.
請求項16に記載の半導体装置の製造方法。 A step of removing a part of the substrate in at least a part of the substrate surface located in the region where the entire BOX layer is removed;
The method for manufacturing a semiconductor device according to claim 16.
請求項16に記載の半導体装置の製造方法。 a stress film having compressive stress is formed on an SOI layer in an active region for forming an nMOS transistor, and a stress film having tensile stress is formed on an SOI layer in an active region for forming a pMOS transistor;
The method for manufacturing a semiconductor device according to claim 16.
アクティブ領域に隣接する非アクティブ領域に配置されたBOX層のうち少なくとも一部において、BOX層の一部あるいは全てが除去されており、
アクティブ領域を形成するSOI層が配置される部分のBOX層は、SOI層に応力を加えるための変形が残留するように構成されている、
電子機器。 An electronic apparatus comprising a semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer,
In at least a part of the BOX layer disposed in the inactive area adjacent to the active area, a part or all of the BOX layer is removed,
The portion of the BOX layer where the SOI layer that forms the active region is arranged is configured so that deformation for applying stress to the SOI layer remains.
Electronics.
請求項19に記載の電子機器。 The electronic device is a display, an image sensor, a memory, an RF switch, a power amplifier, or a low noise amplifier.
The electronic device according to claim 19.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016248272A JP2018101740A (en) | 2016-12-21 | 2016-12-21 | Semiconductor device, manufacturing method for the same, and electronic apparatus |
PCT/JP2017/041518 WO2018116716A1 (en) | 2016-12-21 | 2017-11-17 | Semiconductor device, semiconductor device manufacturing method, and electronic apparatus |
US16/466,251 US10886407B2 (en) | 2016-12-21 | 2017-11-17 | Semiconductor device, manufacturing method for semiconductor device, and electronic apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016248272A JP2018101740A (en) | 2016-12-21 | 2016-12-21 | Semiconductor device, manufacturing method for the same, and electronic apparatus |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018101740A true JP2018101740A (en) | 2018-06-28 |
Family
ID=62627335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016248272A Pending JP2018101740A (en) | 2016-12-21 | 2016-12-21 | Semiconductor device, manufacturing method for the same, and electronic apparatus |
Country Status (3)
Country | Link |
---|---|
US (1) | US10886407B2 (en) |
JP (1) | JP2018101740A (en) |
WO (1) | WO2018116716A1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022136400A (en) * | 2021-03-08 | 2022-09-21 | キオクシア株式会社 | Semiconductor device |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5643815A (en) * | 1995-06-07 | 1997-07-01 | Hughes Aircraft Company | Super self-align process for fabricating submicron CMOS using micron design rule fabrication equipment |
US7262087B2 (en) * | 2004-12-14 | 2007-08-28 | International Business Machines Corporation | Dual stressed SOI substrates |
US7125759B2 (en) | 2005-03-23 | 2006-10-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor-on-insulator (SOI) strained active areas |
JP4476939B2 (en) | 2006-01-12 | 2010-06-09 | 株式会社東芝 | Semiconductor device |
JP2008034406A (en) * | 2006-06-30 | 2008-02-14 | Sony Corp | Switching semiconductor integrated circuit device |
JP2009152485A (en) * | 2007-12-21 | 2009-07-09 | Seiko Epson Corp | Manufacturing method of semiconductor device, and semiconductor device |
CN105023942B (en) | 2009-12-28 | 2018-11-02 | 株式会社半导体能源研究所 | The method for manufacturing semiconductor device |
JP2011199112A (en) | 2010-03-23 | 2011-10-06 | Toshiba Corp | Semiconductor device, and method of manufacturing the same |
-
2016
- 2016-12-21 JP JP2016248272A patent/JP2018101740A/en active Pending
-
2017
- 2017-11-17 WO PCT/JP2017/041518 patent/WO2018116716A1/en active Application Filing
- 2017-11-17 US US16/466,251 patent/US10886407B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
WO2018116716A1 (en) | 2018-06-28 |
US10886407B2 (en) | 2021-01-05 |
US20200066909A1 (en) | 2020-02-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9478549B2 (en) | FinFET with dielectric isolation by silicon-on-nothing and method of fabrication | |
KR100763538B1 (en) | Method of forming mask pattern and method of forming fine pattern using the same in a semiconductor device fabricating | |
JP5463040B2 (en) | Fabricating a semiconductor on the insulating layer, comprising locally enriching Ge | |
KR20120139565A (en) | Semiconductor devices and methods of fabrication thereof | |
US9620506B2 (en) | Silicon-on-nothing transistor semiconductor structure with channel epitaxial silicon region | |
TWI433264B (en) | Transistor structure with dual trench for optimized stress effect and method thereof | |
JP2003179157A (en) | Mos semiconductor device | |
JP6324621B2 (en) | Method for manufacturing embedded memory device with silicon-on-insulator substrate | |
CN107958871B (en) | Semiconductor device and method for manufacturing the same | |
JP4177775B2 (en) | Semiconductor substrate, manufacturing method thereof, and semiconductor device | |
CN102683170A (en) | Multi-layer structures and process for fabricating semiconductor devices | |
JP2007103654A (en) | Semiconductor device and its manufacturing method | |
TWI827644B (en) | Semiconductor device and manufacturing method thereof | |
US7402476B2 (en) | Method for forming an electronic device | |
WO2018116716A1 (en) | Semiconductor device, semiconductor device manufacturing method, and electronic apparatus | |
JP2010157588A (en) | Semiconductor device and method of manufacturing same | |
CN108091611B (en) | Semiconductor device and method for manufacturing the same | |
JP2008147325A (en) | Manufacturing method of semiconductor device | |
JP2005197405A (en) | Semiconductor device and manufacturing method therefor | |
JP5347250B2 (en) | Semiconductor device and manufacturing method thereof | |
US20130214392A1 (en) | Methods of forming stepped isolation structures for semiconductor devices using a spacer technique | |
JP4590979B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2007227421A (en) | Semiconductor device and its fabrication process | |
US20120080777A1 (en) | Triple oxidation on dsb substrate | |
US10943819B2 (en) | Semiconductor structure having a plurality of capped protrusions |