JP2018081488A - 画像処理装置およびその制御方法 - Google Patents

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Abstract

【課題】処理能力を確保しつつ温度上昇を抑制することが可能な画像処理装置を提供する。【解決手段】画像処理装置は、基板上に配置され、画像データの処理を行う集積回路チップと、基板上に集積回路チップと隣接して配置され、集積回路チップと接続された第１のメモリチップと、集積回路チップに積層され、集積回路チップと接続された第２のメモリチップとを備え、集積回路チップは、第１のメモリチップを動作させかつ第２のメモリチップの動作を制限する第１の動作モードと、第１のメモリチップおよび第２のメモリチップを動作させる第２の動作モードとを含む複数の動作モードのいずれかを、処理の内容に応じて設定することを特徴とする。【選択図】図２

Description

本発明は画像処理装置およびその制御方法に関する。
デジタルカメラなどの画像処理装置は、画像処理用の集積回路チップ（ＬＳＩチップ）と、ＤＲＡＭなどのメモリチップとを有する。画像処理用のＬＳＩチップとメモリチップは、別個の半導体チップとして構成される。一般的に、画像処理用のＬＳＩチップとメモリチップは、同一基板上において近傍に実装され、基板上の配線を通じてデータ転送が行われる。
特許文献１では、ＬＳＩチップの上層にメモリチップを積層する半導体装置が提案されている。ＬＳＩチップとメモリチップを積層することにより、基板上の配線リソースを確保できるとともに実装密度を向上させることが可能となる。さらにはチップ間でのデータの転送速度を高速にすることも可能となる。
特開２００５−２１７２０５号公報
しかしながら、特許文献１に記載された半導体装置のように、メモリチップをＬＳＩチップ上に積層する場合、装置内に熱がこもりやすい。温度上昇によってトランジスタのリーク流力が増加し、消費電力の増大につながる。また、高温によって回路の誤動作も起こり得る。画像処理装置においては、近年、処理する画像データのデータ量が増加しており、複数のメモリチップを使用することが多い。複数のメモリチップをＬＳＩチップに積層した場合には、一層、放熱性が悪化し、温度上昇が促進されてしまう。
本発明はこのような課題に鑑みなされたもので、処理能力を確保しつつ温度上昇を抑制することが可能な画像処理装置を提供することを目的とする。
本発明の一実施形態における画像処理装置は、基板上に配置され、画像データの処理を行う集積回路チップと、前記基板上に前記集積回路チップと隣接して配置され、前記集積回路チップと接続された第１のメモリチップと、前記集積回路チップに積層され、前記集積回路チップと接続された第２のメモリチップとを備え、前記集積回路チップは、前記第１のメモリチップを動作させかつ前記第２のメモリチップの動作を制限する第１の動作モードと、前記第１のメモリチップおよび前記第２のメモリチップを動作させる第２の動作モードとを含む複数の動作モードのいずれかを、前記処理の内容に応じて設定することを特徴とする。
本発明によれば、処理能力を確保しつつ温度上昇を抑制することが可能となる。
第１実施形態における画像処理装置の断面図である。 第１実施形態における画像処理装置のブロック図である。 第１実施形態における画像処理装置のデータパスを説明するための図である。 第１実施形態における画像処理装置のモード切り替え処理を示すフローチャートである。 第２実施形態における画像処理装置のブロック図である。 第２実施形態における画像処理装置の電源遮断処理を示すフローチャートである。
以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。
［第１実施形態］
図１は、本実施形態における画像処理装置１０の断面図である。画像処理装置１０は例えば、デジタルカメラ、ビデオカメラ、カメラヘッド、携帯端末、監視カメラ、車載カメラなどのように、画像データを処理する装置である。画像処理装置１０は、ＬＳＩ（Large Scale Integration）チップ（集積回路チップ）１００、第１のメモリチップ１０１、第２のメモリチップ１０２、メイン基板１０３を備える。ＬＳＩチップ１００は、さらにインターポーザ１０４、中継基板１０５、マイクロバンプ１０６、半田ボール１０７〜１１０を備える。
メイン基板１０３はプリント配線基板であって、絶縁体からなる基板と、基板の表面または内層の形成された金属配線、多層の金属配線同士を接続するスルーホールを備える。メイン基板１０３は多層基板、フレキシブル基板など、その種類を問わない。メイン基板１０３は画像処理装置１０の筐体内に格納される。
メイン基板１０３上には、ＬＳＩチップ１００、第１のメモリチップ１０１、第２のメモリチップ１０２が実装されている。ＬＳＩチップ１００、第１のメモリチップ１０１、第２のメモリチップ１０２はそれぞれ、別個の半導体集積回路チップとして構成される。ＬＳＩチップ１００は、複数の論理回路（機能ブロック）を有し、入力されたデータに対する画像処理、光学系の制御、撮像部の制御、表示データの生成などの処理を行うことが可能である。第１のメモリチップ１０１、第２のメモリチップ１０２は、例えば２チャネルのＤＲＡＭ（Dynamic Random Access Memory）から構成され、ＬＳＩチップ１００の処理のための記憶領域として使用される。第１のメモリチップ１０１、第２のメモリチップ１０２は、他の種類のＲＡＭなどの大容量のメモリを含む構成としてもよく、また２チャネルの構成に限定されるものではない。
ＬＳＩチップ１００および第１のメモリチップ１０１は、メイン基板１０３上において互いに隣接して配置され、第２のメモリチップ１０２はＬＳＩチップ１００上に積層されている。ＬＳＩチップ１００は、インターポーザ１０４を介してメイン基板１０３に実装されている。インターポーザ１０４とＬＳＩチップ１００は、マイクロバンプ１０６を介して、フリップチップ実装により電気的に接続されている。メイン基板１０３とインターポーザ１０４は、半田ボール１０８を介して電気的に接続され、メイン基板１０３と第１のメモリチップ１０１は、半田ボール１０７を介して電気的に接続されている。ＬＳＩチップ１００は、マイクロバンプ１０６、インターポーザ１０４の配線、半田ボール１０８、メイン基板１０３上の配線、半田ボール１０７を介して、第１のメモリチップ１０１と電気的に接続されている。
第２のメモリチップ１０２は、中継基板１０５を介してＬＳＩチップ１００に積層実装されている。インターポーザ１０４と中継基板１０５は、半田ボール１０９を介して電気的に接続されている。中継基板１０５と第２のメモリチップ１０２は、半田ボール１１０を介して電気的に接続されている。ＬＳＩチップ１００は、マイクロバンプ１０６、インターポーザ１０４の配線、半田ボール１０９、中継基板１０５の配線、半田ボール１１０を介して、第２のメモリチップ１０２と電気的に接続されている。なお、画像処理装置１０は、中継基板１０５を用いず、インターポーザ１０４上に直接第２のメモリチップ１０２が実装されるＰＯＰ（Package On Package）構造であってもよい。メイン基板１０３には、図示されていない撮像部、操作部、表示部、記録媒体などが実装され、若しくは配線を介して接続されている。
図２は、本実施形態における画像処理装置１０のブロック図である。以下、画像処理装置１０を用いたデジタルカメラを例に挙げて説明する。デジタルカメラは、撮像部２０１、操作部２０２、表示部２０３、記録媒体２０４、画像処理装置１０を備える。
撮像部２０１は、光学系、撮像素子、ＡＤ（Analog Digital）変換器などから構成される。光学系は、光学フィルタ、レンズ群、絞りを有し、被写体からの光を撮像素子の撮像面に結像させる。撮像素子は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサであり、光学系からの入射光に基づく画素信号を出力する。ＡＤ変換器は、アナログの画素信号をデジタルのＲＡＷデータに変換する。
操作部２０２は、電源スイッチ、シャッターボタン、動画記録開始、停止を指示するボタン、デジタルカメラの動作モードを変更するためのメニュースイッチなどのスイッチ類を有する。操作部２０２は、決定ボタン、カーソルキー、ポインティングデバイス、タッチパネルなども有し得る。ユーザは、例えばメニュースイッチを操作することにより、デジタルカメラのモードとして、ライブビューモード、静止画単写モード、静止画連写モード、動画記録モード、再生モード、メニューモードのいずれかを選択することができる。
表示部２０３は、液晶ディスプレイ、有機ＥＬ（Electro Luminescence）ディスプレイなどから構成され、表示制御回路１００８からの表示信号に応じて、静止画、動画、ライブビュー、メニュー画面などの表示を行う。記録媒体２０４は、例えば不揮発性のメモリカード、小型のハードディスクなどであり、不図示のカードスロットに着脱可能である。
続いて、ＬＳＩチップ１００の機能ブロックを詳述する。ＬＳＩチップ１００は、メモリ制御回路１１０１、メモリインターフェース回路（ＩＦ回路）１１０２、メモリバス１１０３、メモリ制御回路１２０１、メモリインターフェース回路１２０２、メモリバス１２０３を備える。ＬＳＩチップ１００は、さらにＣＰＵ（Central Processing Unit）１００１、ＣＰＵバス１００２、撮像処理回路１００３、現像回路１００４、評価回路１００５、認識回路１００６、レンズ制御回路１００７を備える。ＬＳＩチップ１００は、さらに表示制御回路１００８、静止画符号化回路１００９、動画符号化回路１０１０、記録制御回路１０１１、クロック生成回路１０１２を備える。以下の説明において、撮像処理回路１００３、現像回路１００４、評価回路１００５、認識回路１００６、レンズ制御回路１００７、表示制御回路１００８、静止画符号化回路１００９、動画符号化回路１０１０、記録制御回路１０１１を各種処理回路と称する。
メモリ制御回路１１０１は、ＬＳＩチップ１００の各種処理回路からのメモリアクセス要求に基づき、メモリＩＦ回路１１０２を介して第１のメモリチップ１０１に対するアクセス制御を行う。メモリＩＦ回路１１０２は、第１のメモリチップ１０１との通信プロトコルに基づきデータの送受信を行う。メモリＩＦ回路１１０２は、物理層のハードマクロから構成され得る。メモリバス１１０３は、ＬＳＩチップ１００の各種処理回路とメモリ制御回路１１０１とを接続し、データ転送を行うための伝送路として機能する。メモリバス１１０３は調停回路を含み、調停回路は、各種処理回路から第１のメモリチップ１０１へのアクセスを調停する機能も有する。
メモリ制御回路１２０１は、撮像処理回路１００３、現像回路１００４、静止画符号化回路１００９、動画符号化回路１０１０からのメモリアクセス要求に基づき、メモリＩＦ回路１２０２を介して第２のメモリチップ１０２に対するアクセス制御を行う。メモリＩＦ回路１２０２は、第２のメモリチップ１０２との通信プロトコルに基づきデータの送受信を行う。メモリＩＦ回路１２０２は、物理層のハードマクロから構成され得る。メモリバス１２０３は、撮像処理回路１００３、現像回路１００４、静止画符号化回路１００９、動画符号化回路１０１０と、メモリ制御回路１２０１とを接続し、データ転送を行うための伝送路として機能する。メモリバス１２０３は調停回路を含み、調停回路は、撮像処理回路１００３、現像回路１００４、静止画符号化回路１００９、動画符号化回路１０１０から第２のメモリチップ１０２へのアクセスを調停する機能も有する。
第１のメモリチップ１０１に対しては、ＬＳＩチップ１００の各種処理回路のすべてがアクセス可能である。一方、第２のメモリチップ１０２に対しては、各種処理回路うちの一部の回路、すなわち撮像処理回路１００３、現像回路１００４、静止画符号化回路１００９、動画符号化回路１０１０がアクセス可能である。他の回路すなわち評価回路１００５、認識回路１００６、レンズ制御回路１００７、表示制御回路１００８、記録制御回路１０１１は、第２のメモリチップ１０２にアクセス可能でない。
ＣＰＵ１００１は、ＬＳＩチップ１００全体を制御するプロセッサコアである。ＣＰＵ１００１は、不図示のＲＯＭ（Read only memory）に格納されたプログラムに基づいてＬＳＩチップ１００の各機能ブロックを動作させる。ＣＰＵバス１００２は、ＣＰＵ１００１、各種処理回路、クロック生成回路１０１２を接続し、データ通信を行うための伝送路として機能する。
撮像処理回路１００３は、撮像部２０１からのＲＡＷデータに対して、レンズ収差の補正、撮像素子の欠陥画素の補間、黒レベルの補償などの処理を行う。現像回路１００４は、ＲＡＷデータに対してデベイヤー処理（デモザイク処理）を施し、ＲＡＷデータを輝度成分と色差成分から成る画像データに変換する。現像回路１００４は、画像データに対して、ホワイトバランス調整、ガンマ補正、輪郭強調、階調変換、ノイズ除去、光学的な歪の補正などの画像処理を行う。撮像処理回路１００３と現像回路１００４が行う処理を現像処理と称する。
評価回路１００５は、ＲＡＷデータに基づいて、フォーカス状態、露出状態などを表す評価値を算出する。認識回路１００６は、画像データ内の被写体情報を検出し、被写体情報を生成する。認識回路１００６は、例えばテンプレートマッチングなどの手法を用いて画像データから人物の顔を検出し、顔の位置、大きさなどの情報を出力する。認識回路１００６は、さらに顔の特徴に基づいて人物の認証を行う機能も有する。
レンズ制御回路１００７は、評価値および被写体情報に基づいて、撮像部２０１のレンズ動作を制御する。レンズ制御回路１００７は、例えばフォーカスレンズ、ズームレンズの位置、絞りの開口量などを決定し、撮像部２０１のアクチュエータに駆動信号を出力する。表示制御回路１００８は、画像データに所定の表示処理を行って表示信号を生成し、表示信号を表示部２０３に出力する。
静止画符号化回路１００９は、画像データをＪＰＥＧ方式などの公知の静止画符号化方式を用いて圧縮符号化し、情報量が圧縮された静止画データを生成する。動画符号化回路１０１０は、画像データをＨ．２６４、Ｈ．２６５などの公知の動画圧縮符号化方式を用いて圧縮符号化し、情報量が圧縮された動画データを生成する。静止画符号化回路１００９と動画符号化回路１０１０が行う処理を符号化処理と称する。
記録制御回路１０１１は、ＲＡＷデータ、画像データ、静止画データ、動画データなどを記録媒体２０４に記録する。記録制御回路１０１１は、記録媒体２０４からデータの読み込みも行う。記録制御回路１０１１は、記録媒体２０４に記録する各データをＦＡＴ（File Allocation Table）などの所定のファイルシステムに従ってファイルとして管理する。
クロック生成回路１０１２は、画像処理装置１０の動作に必要なクロックを生成する。クロック生成回路１０１２は、基準クロックを逓倍、分周することで、所望の周波数のクロックを生成し、ＬＳＩチップ１００の各種処理回路の他、第１のメモリチップ１０１、第２のメモリチップ１０２にクロックを供給する。クロック生成回路１０１２はクロックゲートを含み、クロックゲートはＣＰＵ１００１からの制御信号に基づき、第２のメモリチップ１０２へのクロック供給を遮断することができる。
ＣＰＵ１００１は、操作部２０２によるユーザの指示に従いデジタルカメラのモードを設定する。ＣＰＵ１００１は、デジタルカメラのモードの処理の内容に応じて、第１の動作モードと第２の動作モードとを含む複数の動作モードのいずれかを設定する。第１の動作モードは、メモリチップへの単位時間あたりのデータ転送量が比較的少なく、第１のメモリチップ１０１のみで所要のデータ転送速度を確保できる場合に設定される。第２の動作モードは、メモリチップへの単位時間あたりのデータ転送量が比較的多く、第１のメモリチップ１０１のみでは所要のデータ転送速度を確保できず、第２のメモリチップ１０２へのデータ転送も必要とする場合に設定される。
第１の動作モードにおいて、ＣＰＵ１００１は、第１のメモリチップ１０１に対してクロック供給を行い、第２のメモリチップ１０２に対するクロック供給を停止する。これにより、第１のメモリチップ１０１を動作させ、かつ第２のメモリチップ１０２の動作を制限する。第２の動作モードにおいて、ＣＰＵ１００１は、第１のメモリチップ１０１および第２のメモリチップ１０２に対してクロック供給を行い、第１のメモリチップ１０１および第２のメモリチップ１０２を動作させる。
例えば、ユーザによりデジタルカメラのモードが、メニューモード、ライブビューモード、静止画単写モード、再生モードなどに設定された場合、ＬＳＩチップ１００は、第１の動作モードを設定する。また、ユーザによりデジタルカメラのモードが、静止画連写モード、動画記録モードなどに設定された場合、ＬＳＩチップ１００は、第２の動作モードを設定する。
ここで、メニューモードとは、表示部２０３にメニュー画面などを表示し、デジタルカメラの各種設定を行うためのモードである。ライブビューモードとは、撮像部２０１により得られた動画データを表示部２０３において略リアルタイムに表示するモードである。ライブビューモードにおいては、動画データの圧縮符号化、記録媒体２０４への記録は行われない。静止画単写モードとは、１枚の静止画データの生成、圧縮符号化を行い、静止画データを記録媒体２０４に記録するモードである。再生モードとは、記録媒体２０４に記録された画像データの再生を行い、表示部２０３に表示するモードである。動画記録モードとは、動画データの生成、圧縮符号化を行い、動画データを記録媒体２０４に記録するモードである。静止画連写モードとは、静止画単写モードにおける一連の処理を短時間に繰り返すことで、複数の静止画データを記録媒体２０４に連続して記録するモードである。
図３は、本実施形態における画像処理装置１０のデータパスを説明するための図である。図３（ａ）は、デジタルカメラのモードが静止画単写モードに設定され、画像処理装置１０が第１の動作モードで動作する際のデータパスを示す。静止画単写モードにおいては、シャッターボタンが押下されたときに、１枚の静止画データの記録を行う。図３（ｂ）は、デジタルカメラのモードが動画記録モードに設定され、画像処理装置１０が第２の動作モードで動作する際のデータパスを示す。動画記録モードにおいては、動画記録開始ボタンが押下されから動画記録停止ボタンが押下されるまでの間、所定のフレームレートで動画データを記録する。
図３（ａ）において、撮像処理回路１００３は、撮像部２０１から取り込んだＲＡＷデータに対して各種補正、補間処理を行った後、ＲＡＷデータを第１のメモリチップ１０１に格納する。なお、ＬＳＩチップ１００の各種処理回路から第１のメモリチップ１０１へのデータの格納および読み出しは、メモリバス１１０３、メモリ制御回路１１０１、メモリＩＦ回路１１０２を介して行われる。
評価回路１００５は、第１のメモリチップ１０１から、ＲＡＷデータを読み出し、ＲＡＷデータに基づいて算出したフォーカス状態および露出状態を表す評価値を第１のメモリチップ１０１へ格納する。現像回路１００４は、第１のメモリチップ１０１からＲＡＷデータを読み出し、静止画データ（画像データ）に変換する。現像回路１００４は、静止画データに画像処理を行い、静止画データを第１のメモリチップ１０１へ格納する。
認識回路１００６は、第１のメモリチップ１０１から静止画データを読み出し、静止画データから抽出された被写体情報を第１のメモリチップ１０１へ格納する。レンズ制御回路１００７は、第１のメモリチップ１０１から評価値および被写体情報を読み出し、これら情報に基づいて、撮像部２０１のレンズ動作を制御する。表示制御回路１００８は、第１のメモリチップ１０１から静止画データを読み出し、表示信号を生成して表示部２０３へ出力する。これにより、表示部２０３において静止画データが表示される。
静止画符号化回路１００９は、第１のメモリチップ１０１から静止画データを読み出し、静止画符号化処理を行い、圧縮符号化された静止画データを第１のメモリチップ１０１へ格納する。記録制御回路１０１１は、第１のメモリチップ１０１から静止画データを読み出し、記録媒体２０４へ静止画データを記録する。
静止画単写モードでは、第２のメモリチップ１０２はデータの読み出し、格納のために使用されない。そのため、静止画単写モードにおいて、ＣＰＵ１００１は、第２のメモリチップ１０２の動作を制限若しくは禁止する。これにより、第２のメモリチップ１０２による発熱が低減され、第２のメモリチップ１０２が積層されているＬＳＩチップ１００の温度上昇を抑制することができる。
図３（ｂ）においては、撮像処理回路１００３は、撮像部２０１からのＲＡＷデータに各種補正、補間処理を行った後、第１のメモリチップ１０１および第２のメモリチップ１０２のそれぞれにＲＡＷデータを格納する。撮像処理回路１００３、現像回路１００４、静止画符号化回路１００９、動画符号化回路１０１０から第２のメモリチップ１０２へのデータの格納および読み出しは、メモリバス１２０３、メモリ制御回路１２０１、メモリＩＦ回路１２０２を介して行われる。
評価回路１００５は、第１のメモリチップ１０１からＲＡＷデータを読み出す。以降のレンズ制御回路１００７までのデータパスは図３（ａ）と同一であるため、説明を省略する。
現像回路１００４は、第２のメモリチップ１０２からＲＡＷデータを読み出し、動画データ（画像データ）に変換する。現像回路１００４は、動画データに画像処理を行い、第１のメモリチップ１０１および第２のメモリチップ１０２のそれぞれに動画データを格納する。
認識回路１００６、表示制御回路１００８はそれぞれ、第１のメモリチップ１０１から動画データを読み出す。以降のレンズ制御回路１００７までのデータパスおよび表示部２０３までのデータパスは図３（ａ）と同一であるため、説明を省略する。
動画符号化回路１０１０は、第２のメモリチップ１０２から動画データを読み出し、動画符号化処理を行い、圧縮符号化された動画データを第１のメモリチップ１０１へ格納する。記録制御回路１０１１は、第１のメモリチップ１０１から動画データを読み出し、記録媒体２０４へ動画データを記録する。
動画記録モードでは、撮像処理回路１００３および現像回路１００４での処理後において、図３（ａ）を用いて説明した静止画単写モードと比較し、メモリチップへの単位時間あたりのデータ転送量が大きくなる。特に１フレームが横３８４０画素×縦２１６０画素、横７６８０画素×縦４３２０画素などの多画素で、６０フレーム／秒、１２０フレーム／秒などの高フレームレートの動画を記録する場合、単位時間当たりに転送するデータ量が非常に大きくなる。そのために、動画記録モードでは、撮像処理回路１００３での処理後、第１のメモリチップ１０１と第２のメモリチップ１０２がデータの格納のために使用される。評価回路１００５は第１のメモリチップ１０１からデータを読み出し、現像回路１００４は第２のメモリチップ１０２からデータを読み出す。このように、評価回路１００５と現像回路１００４は、第１のメモリチップ１０１および第２のメモリチップ１０２のそれぞれからデータを独立して読み出すことにより、メモリチップに対するデータの読み出しの通信帯域幅（データ転送速度）を確保している。
現像回路１００４での処理後においても、第１のメモリチップ１０１と第２のメモリチップ１０２がデータの格納のために使用される。認識回路１００６と表示制御回路１００８は第１のメモリチップ１０１からデータを読み出し、動画符号化回路１０１０は第２のメモリチップ１０２からデータを読み出す。認識回路１００６、表示制御回路１００８、動画符号化回路１０１０は、第１のメモリチップ１０１および第２のメモリチップ１０２のそれぞれから、データを独立して読み出すことにより、メモリチップに対するデータ読み出しの通信帯域幅を確保している。
なお、現像回路１００４は第２のメモリチップ１０２からＲＡＷデータを読み出しているが、第１のメモリチップ１０１および第２のメモリチップ１０２からデータを分散して読み出してもよい。例えば、現像回路１００４は、単位時間当たりにデータの半分を第１のメモリチップ１０１から読み出し、データの残り半分を第２のメモリチップ１０２から読み出してもよい。この場合、撮像処理回路１００３は、ＲＡＷデータの半分を第２のメモリチップ１０２へ格納すれば足りる。具体的には、撮像処理回路１００３が、１フレーム毎に交互に第１のメモリチップ１０１と第２のメモリチップ１０２にＲＡＷデータを記憶する。或いは、撮像処理回路１００３が、１フレームの上半分を第１のメモリチップ１０１に記憶し、下半分を第２のメモリチップ１０２に記憶する。
動画符号化回路１０１０は第２のメモリチップ１０２から動画データを読み出しているが、現像回路１００４と同様に、第１のメモリチップ１０１および第２のメモリチップ１０２からデータを分散して読み出してもよい。例えば、動画符号化回路１０１０は、データの半分を第１のメモリチップ１０１から読み出し、データの残り半分を第２のメモリチップ１０２から読み出してもよい。この場合、現像回路１００４は、画像データの半分を第２のメモリチップ１０２へ格納すれば足りる。なお、データを半分に分割する方法として、例えば、現像回路１００４は、１フレームの半分ずつを第１のメモリチップ１０１と第２のメモリチップ１０２に記憶する。このとき、奇数ラインと偶数ラインにデータを分割する。或いは、動画データの偶数フレームを第１のメモリチップ１０１に記憶し、奇数フレームを第２のメモリチップ１０２に記憶するようにしてもよい。
図４は、本実施形態における画像処理装置１０のモード切り替え処理を示すフローチャートである。ユーザが操作部２０２の電源スイッチを押下し、画像処理装置１０の電源が投入（ＯＮ）されると、ステップＳ４０１において、ＣＰＵ１００１は、第１のメモリチップ１０１へのクロック供給を開始する。具体的には、ＣＰＵ１００１は、クロック生成回路１０１２のクロックゲートに制御信号を出力することにより、クロック生成回路１０１２から第１のメモリチップ１０１へのクロック供給を行う。
ステップＳ４０２において、ＣＰＵ１００１は、デジタルカメラのモードを確認する。ＣＰＵ１００１は、動画記録モードまたは静止画連写モードが設定されている場合（ステップＳ４０２でＹＥＳ）、ステップＳ４０３において、第２のメモリチップ１０２へのクロック供給を開始する。ステップＳ４０４において、ＣＰＵ１００１は、操作部２０２によるユーザの指示に応じた処理を第２の動作モードで行う。
ＣＰＵ１００１は、メニューモード、ライブビューモード、静止画単写モード、再生モードのいずれかが設定されている場合（ステップＳ４０２でＮＯ）、ステップＳ４０５において、第２のメモリチップ１０２へのクロック供給を停止する。具体的には、ＣＰＵ１００１は、クロック生成回路１０１２のクロックゲートに制御信号を出力することにより、クロック生成回路１０１２から第２のメモリチップ１０２へのクロック供給を遮断する。ステップＳ４０６において、ＣＰＵ１００１は、操作部２０２によるユーザの指示に応じた処理を第１の動作モードで行う。
ステップＳ４０７において、ＣＰＵ１００１は、画像処理装置１０の電源を落とす（ＯＦＦ）操作がユーザにより行われたかどうかを判断する。例えば、ＣＰＵ１００１は、操作部２０２の電源スイッチが押下されたかどうかを判断する。ＣＰＵ１００１は、電源を落とす操作があったと判断した場合（ステップＳ４０７でＹＥＳ）、画像処理装置１０の電源を遮断し、モード切り替え処理を終了する。ＣＰＵ１００１は、電源を落とす操作が無かったと判断した場合（ステップＳ４０７でＮＯ）、ステップＳ４０２の処理に戻る。
上述の説明では、動画記録モードまたは静止画連写モードにおいて、画像処理装置１０が第２の動作モードで動作する例を説明したが、これに限定されない。画像処理装置１０は、比較的高解像度、高フレームレートの動画データを記録する場合に限定して、第２の動作モードで動作するように構成されてもよい。すなわち、画像処理装置１０は、低解像度、低フレームレートの動画データ、または複数枚の静止画データを連続して記録する場合には、第１の動作モードで処理を行い、第２のメモリチップ１０２を使用しないように構成されてもよい。
例えば、ユーザは操作部２０２を用いて、解像度（画素数）、フレームレート、圧縮率などの動画データの撮影条件を設定する。ＣＰＵ１００１は、メモリチップに対して必要となるデータ転送速度を撮影条件から推定し、推定されたデータ転送速度を第１のメモリチップ１０１のデータ転送速度と比較する。これにより、ＣＰＵ１００１は、第１の動作モードと第２の動作モードのいずれを設定するかを判断することができる。ＣＰＵ１００１は、推定されたデータ転送速度が第１のメモリチップ１０１のデータ転送速度よりも大きい場合に、第２の動作モードを設定することができる。
また、ＣＰＵ１００１は、設定された撮影条件を所定の閾値と比較することにより、設定する動作モードを判断してもよい。例えば、ＣＰＵ１００１は、動画記録モードまたは静止画連写モードにおいて、解像度が所定の閾値よりも大きい値に設定されている場合に、第２の動作モードを設定し、解像度が所定の閾値以下の値に設定されている場合は、第１の動作モードを設定してもよい。同様に、ＣＰＵ１００１は、フレームレートが所定の閾値よりも大きい値に設定されている場合に、第２の動作モードを設定し、フレームレートが所定の閾値以下の値に設定されている場合には、第１の動作モードを設定してもよい。また、ＣＰＵ１００１は、設定された撮影条件と動作モードの対応関係を示すテーブルに基づいて、動作モードを設定してもよい。
本実施形態によれば、第１のメモリチップ１０１はＬＳＩチップ１００に隣接して配置（平置き）され、第２のメモリチップ１０２はＬＳＩチップ１００に積層される。画素数が少なく、フレームレートが低い動画データを記録する際、或いは、静止画単写モードにおいて１枚の静止画データを記録する際には、第１のメモリチップ１０１を動作させ、第２のメモリチップ１０２の動作を制限若しくは禁止する。第２のメモリチップ１０２はＬＳＩチップ１００に積層されているため、平置きされた第１のメモリチップ１０１と比較して、第２のメモリチップ１０２の放熱性は低い。２つのメモリチップのうち、放熱性が低い第２のメモリチップ１０２による発熱を低減することにより、効果的に温度上昇を抑制することができ、画像処理装置１０内の温度上昇を抑制することができる。また、画素数が多く、フレームレート、圧縮後のビットレートなどが高い動画データを記録する際には、第１のメモリチップ１０１に加えて第２のメモリチップ１０２も動作させることにより、所要の処理能力を確保することができる。
また、本実施形態では、第１の動作モードにおいて、第２のメモリチップ１０２へのクロックの供給を停止したが、供給するクロックの周波数を低くするようにしてもよい。即ち、クロック生成回路１０１２が生成するクロックの周波数を変更できるように構成する。そして、ＣＰＵ１００１は、第１の動作モードにおいては、第２の動作モードにおいて第２のメモリチップ１０２に供給するクロックの周波数よりも低い周波数のクロックを供給するようにクロック生成回路１０１２を制御する。
また、デジタルカメラなどの撮像装置においては、動画記録モードまたは静止画連写モードでの撮影時間は比較的短いことが多く、画像処理装置１０の各動作モードの使用割合は、第１の動作モードが支配的になり、第２の動作モードは限定的になる。画像処理装置１０は、第２のメモリチップ１０２の動作を制限する時間が長いことから、高い発熱抑制効果を得ることができる。
［第２実施形態］
第１実施形態では、画像処理装置１０において、第１の動作モード時には第２のメモリチップ１０２へのクロック供給を停止することで、第２のメモリチップ１０２からの発熱を低減する構成を説明した。本実施形態では、第１の動作モード時に第２のメモリチップ１０２に対する電源の供給を停止することにより、第２のメモリチップ１０２からの発熱をより低減する構成を説明する。
図５は、本実施形態における画像処理装置１０のブロック図である。なお、第１実施形態で説明した図２と同一の構成については同一の番号を付し、説明を省略する。以下、第１実施形態と異なる構成を中心に説明する。デジタルカメラは、撮像部２０１、操作部２０２、表示部２０３、記録媒体２０４、電源部２０５、画像処理装置１０を備える。画像処理装置１０は、ＬＳＩチップ１００、第１のメモリチップ１０１、第２のメモリチップ１０２、電源ＩＣ（Integrated Circuit）１１１を備える。
電源部２０５は、アルカリ乾電池などの１次電池、リチウムイオン充電池、ニッケル水素充電池などの２次電池を備え、所定の直流電力を電源ＩＣ１１１に供給する。電源部２０５は、商用の交流電源を直流電源に変換するＡＣ（Alternating Current）アダプタなどであってもよい。
電源ＩＣ１１１は、ＤＣ（Direct Current）−ＤＣコンバータ、レギュレータ、スイッチ回路などから構成され、電源部２０５からの電力供給を制御する。ＤＣ−ＤＣコンバータは、例えばスイッチング方式の定電圧出力回路であり、電源部２０５の電圧を画像処理装置１０の各回路ブロックに応じた所定の電圧に変換する。レギュレータは、ＤＣ−ＤＣコンバータの出力電圧の変動を抑制し、一定の電圧を各回路ブロックに供給する。スイッチ回路は、ＣＰＵ１００１からの指示に基づき、レギュレータからの電力の供給先を切り替える。
第１の動作モードにおいて、ＣＰＵ１００１は、電源遮断領域１１２の電源を遮断するように電源ＩＣ１１１を制御する。電源遮断領域１１２は、電源ＩＣ１１１から電力が供給される回路ブロックのうちの１つであり、電源遮断領域１１２には、第２のメモリチップ１０２、メモリ制御回路１２０１、メモリＩＦ回路１２０２が含まれる。
図６は、本実施形態における画像処理装置１０の電源遮断処理を示すフローチャートである。ユーザが操作部２０２の電源スイッチを押下することにより、画像処理装置１０の電源が投入（ＯＮ）されると、ステップＳ６０１において、ＣＰＵ１００１は、画像処理装置１０の各回路ブロックへの電力供給を開始する。具体的には、ＣＰＵ１００１は、電源ＩＣ１１１に制御信号を出力し、各回路ブロックを通電させる。ただし、ＣＰＵ１００１は電源遮断領域１１２への通電は行わず、ステップＳ６０１において、電源遮断領域１１２の電源は遮断（ＯＦＦ）されている。
ステップＳ６０２において、ＣＰＵ１００１は、デジタルカメラのモードを確認する。ＣＰＵ１００１は、動画記録モードまたは静止画連写モードが設定されている場合（ステップＳ６０２でＹＥＳ）、ステップＳ６０３において、電源遮断領域１１２に対する電源の供給を行う。すなわち、ＣＰＵ１００１は、電源ＩＣ１１１に制御信号を出力し、電源遮断領域１１２を通電させる。ステップＳ６０４において、ＣＰＵ１００１は、操作部２０２によるユーザの指示に応じた処理を第２の動作モードで行う。
ＣＰＵ１００１は、メニューモード、ライブビューモード、静止画単写モード、再生モードのいずれかが設定されている場合（ステップＳ６０２でＮＯ）、ステップＳ６０５において、電源遮断領域１１２の電源を遮断する。すなわち、ＣＰＵ１００１は、電源ＩＣ１１１に制御信号を出力し、電源遮断領域１１２に対する電源の供給を停止する。ステップＳ６０６において、ＣＰＵ１００１は、操作部２０２によるユーザの指示に応じた処理を第１の動作モード下で行う。
ステップＳ６０７において、ＣＰＵ１００１は、画像処理装置１０の電源を落とす（ＯＦＦ）操作がユーザにより行われたかどうかを判断する。ＣＰＵ１００１は、電源を落とす操作があったと判断した場合（ステップＳ６０７でＹＥＳ）、画像処理装置１０全体の電源を遮断し、電源遮断処理を終了する。ＣＰＵ１００１は、電源を落とす操作が無かったと判断した場合（ステップＳ６０７でＮＯ）、ステップＳ６０２の処理に戻る。
本実施形態によれば、画像処理装置１０において、第１の動作モード時には使用しない第２のメモリチップ１０２に対する電源の供給を停止することができる。これにより、第２のメモリチップ１０２のリーク電力を削減することができ、画像処理装置１０の温度上昇をさらに抑制することができる。
［その他の実施形態］
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形および変更が可能である。例えば、メモリチップの動作の制限とは、メモリチップの動作を停止させることだけでなく、メモリチップにおける消費電流の一部を削減させる状態を含み得る。第１の実施形態において、ＬＳＩチップ１００は、第２のメモリチップ１０２へ供給するクロックの周波数を低下させることにより、第２のメモリチップ１０２の動作を制限し、第２のメモリチップ１０２における発熱を抑制してもよい。
また、第２実施形態では、第１の動作モードにおいて第２のメモリチップ１０２に対する電源の供給を遮断（停止）した。これ以外にも、例えば、第１の動作モードにおいては、第２のメモリチップ１０２が正常に動作可能な電圧よりも低い電圧を供給するようにしてもよい。
上述の第１実施形態と第２実施形態の構成を組み合わせることも可能である。例えば、第２の動作モードにおいて、第２のメモリチップ１０２へのクロック供給を停止するとともに第２のメモリチップ１０２の電源を遮断してもよい。また、第２のメモリチップ１０２へのクロック供給を行いつつ第２のメモリチップ１０２に供給する電圧を低下させる構成としてもよい。また、クロック供給および電源停止の判断をそれぞれ異なる条件に基づいて行ってもよい。
ＬＳＩチップ１００は、画像処理装置１０の機能を実現する任意の機能ブロックを備えることができる。ＬＳＩチップ１００において、複数の機能ブロックが組み合わされてもよく、１つの機能ブロックが複数の機能ブロックから構成されてもよい。ＬＳＩチップ１００は、機能ブロックの処理内容に応じて各メモリチップへのアクセスを決定し、動作モードを実行することができる。
１０ 画像処理装置
１００ ＬＳＩチップ（集積回路チップ）
１０１ 第１のメモリチップ
１０２ 第２のメモリチップ
１０３ メイン基板
１００１ ＣＰＵ

Claims (13)

  1. 基板上に配置され、画像データの処理を行う集積回路チップと、
    前記基板上に前記集積回路チップと隣接して配置され、前記集積回路チップと接続された第１のメモリチップと、
    前記集積回路チップに積層され、前記集積回路チップと接続された第２のメモリチップとを備え、
    前記集積回路チップは、前記第１のメモリチップを動作させかつ前記第２のメモリチップの動作を制限する第１の動作モードと、前記第１のメモリチップおよび前記第２のメモリチップを動作させる第２の動作モードとを含む複数の動作モードのいずれかを、前記処理の内容に応じて設定することを特徴とする画像処理装置。
  2. 前記第２の動作モードにおける前記第１のメモリチップおよび前記第２のメモリチップへの単位時間あたりのデータ転送量は、前記第１の動作モードにおける前記第１のメモリチップへの単位時間あたりのデータ転送量よりも多いことを特徴とする請求項１に記載の画像処理装置。
  3. 前記集積回路チップは、前記処理を行うための複数の回路を有し、前記第１のメモリチップは、前記複数の回路からアクセス可能であり、前記第２のメモリチップは、前記複数の回路のうちの一部の回路からアクセス可能であることを特徴とする請求項１または２に記載の画像処理装置。
  4. 前記一部の回路は、ＲＡＷデータから画像データを生成する現像処理を行う回路と画像データを圧縮する符号化処理を行う回路の少なくとも何れかを含むことを特徴とする請求項３に記載の画像処理装置。
  5. 前記集積回路チップは、前記第１の動作モードにおいて、前記第２のメモリチップへのクロック供給を停止することを特徴とする請求項１から４のいずれか１項に記載の画像処理装置。
  6. 前記集積回路チップは、前記第１の動作モードにおいて、前記第２のメモリチップに対する電源の供給を停止することを請求項１から５のいずれか１項に記載の画像処理装置。
  7. 前記集積回路チップは、前記第２のメモリチップとのデータ転送を行うインターフェース回路および前記データ転送を制御するメモリ制御回路を有し、前記第１の動作モードにおいて、前記インターフェース回路および前記メモリ制御回路に対する電源の供給を停止することを特徴とする請求項１から６のいずれか１項に記載の画像処理装置。
  8. 前記画像処理装置は、前記画像処理装置の設定を行うメニューモード、前記画像処理装置により処理された動画データを記録せずに表示するライブビューモード、１枚の静止画データを記録する静止画単写モード、記録した画像データを再生して表示する再生モードを含む複数のモードを有し、前記集積回路チップは、前記メニューモード、前記ライブビューモード、前記静止画単写モード、及び、前記再生モードの何れかが前記画像処理装置のモードとして設定された場合に、前記第１の動作モードを設定することを特徴とする請求項１から７のいずれか１項に記載の画像処理装置。
  9. 前記画像処理装置は、動画データを記録する動画記録モード、及び、複数枚の静止画データを連続して記録する静止画連写モードを有し、前記集積回路チップは、前記動画記録モードと前記静止画連写モードの何れかが前記画像処理装置のモードとして設定された場合、前記第２の動作モードを設定することを特徴とする請求項１から８のいずれか１項に記載の画像処理装置。
  10. 前記集積回路チップは、記録する動画データまたは静止画データの解像度が所定の閾値よりも大きい場合に前記第２の動作モードを設定し、前記解像度が所定の閾値以下である場合には、前記第１の動作モードを設定することを特徴とする請求項９に記載の画像処理装置。
  11. 前記集積回路チップは、記録する動画データまたは静止画データのフレームレートが所定の閾値よりも大きい場合に前記第２の動作モードを設定し、前記フレームレートが所定の閾値以下である場合には、前記第１の動作モードを設定することを特徴とする請求項９に記載の画像処理装置。
  12. 前記第２のメモリチップは、中継基板を介して前記集積回路チップに積層されていることを特徴とする請求項１から１１のいずれか１項に記載の画像処理装置。
  13. 基板上に配置され、画像データの処理を行う集積回路チップと、
    前記基板上に前記集積回路チップと隣接して配置され、前記集積回路チップと接続された第１のメモリチップと、
    前記集積回路チップに積層され、前記集積回路チップと接続された第２のメモリチップとを備える画像処理装置の制御方法であって、
    前記処理の内容を判断するステップと、
    前記第１のメモリチップを動作させかつ前記第２のメモリチップの動作を制限する第１の動作モードと、前記第１のメモリチップおよび前記第２のメモリチップを動作させる第２の動作モードとを含む複数の動作モードのいずれかを設定するステップとを有することを特徴とする画像処理装置の制御方法。
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