JP2018073850A - Semiconductor device manufacturing method - Google Patents

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明雄 茂浦口
Akio Mouraguchi
明雄 茂浦口
大介 平野
Daisuke Hirano
大介 平野
瑶 久保田
Haruka Kubota
瑶 久保田
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device manufacturing method which can minimize parasitic capacitance of an element arranged between an input/output terminal and a ground for inhibiting decrease in a transmission rate of a signal.SOLUTION: A semiconductor device manufacturing method comprises a step of forming a low-concentration epitaxial layer in which by performing a low temperature growing step after a high temperature growing step, an impurity diffusing from an embedded layer in a lower layer and an impurity outwardly diffusing from a semiconductor substrate are prevented from being introduced into the epitaxial layer formed in the low-temperature growing step and a low-concentration epitaxial layer is formed.SELECTED DRAWING: Figure 3

Description

本発明は、半導体装置の製造方法に関し、特にＴＶＳ（Transient Voltage Suppressor）を備えた半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a TVS (Transient Voltage Suppressor).

従来から、半導体集積回路等の半導体装置に印加される不慮の過剰な電圧に起因するダメージから半導体装置を保護するために、ＴＶＳ（Transient Voltage Suppressor）が用いられている。例えば、静電破壊（ＥＳＤ）、電気的高速過渡、落雷などにより、予期せぬ制御不能な高電圧が半導体装置に印加された際に、半導体装置の破壊を回避するためにＴＶＳが必要となる。   Conventionally, a TVS (Transient Voltage Suppressor) is used to protect a semiconductor device from damage caused by an unexpected excessive voltage applied to a semiconductor device such as a semiconductor integrated circuit. For example, when an unexpectedly uncontrollable high voltage is applied to a semiconductor device due to electrostatic breakdown (ESD), electrical high-speed transient, lightning strike, etc., TVS is required to avoid destruction of the semiconductor device. .

図１にＴＶＳの回路図を示す。図１に示すようにＴＶＳは、ツェナーダイオードＺＤ、第１のダイオードＤ１および第２のダイオードＤ２で構成され、例えば、入出力端子（Ｉ／Ｏ端子）に接続される信号ラインに正の大きな静電気が印加した場合、その静電気は、順バイアス状態の第１のダイオードＤ１を経由してブレークダウン状態のツェナーダイオードＺＤを通り、グランド（ＧＮＤ）に流れる。また入出力端子に接続される信号ラインに負の大きな静電気が印加した場合、その静電気は、順バイアス状態の第２のダイオードＤ２を経由して直接グランドに流れる。このようにして、正負いずれの静電気が印加した場合でも、その静電気はＴＶＳによってグランドに流れ、半導体装置が保護される。   FIG. 1 shows a circuit diagram of the TVS. As shown in FIG. 1, the TVS is composed of a Zener diode ZD, a first diode D1, and a second diode D2. For example, a positive large static electricity is applied to a signal line connected to an input / output terminal (I / O terminal). Is applied, the static electricity flows to the ground (GND) through the Zener diode ZD in the breakdown state via the first diode D1 in the forward bias state. When a large negative static electricity is applied to the signal line connected to the input / output terminal, the static electricity flows directly to the ground via the second diode D2 in the forward bias state. In this way, regardless of whether positive or negative static electricity is applied, the static electricity flows to the ground by the TVS, and the semiconductor device is protected.

このような構成のＴＶＳを備えた半導体装置は、一般的に図２に示す製造工程により形成することができる。まず、半導体基板１中に含まれる不純物の外方拡散を防止するために裏面にＳｉＯ2膜２を成膜した高濃度のｐ型の半導体基板１を用意し、表面にｎ型エピタキシャル層３を形成する（図２ａ）。次に、ｎ型エピタキシャル層３の表面のｐ型埋め込み層形成領域にｐ型不純物を拡散させ、ｐ型埋め込み層４を形成する。一方、ｎ型エピタキシャル層３の表面のｎ型埋め込み層形成領域にｎ型不純物を拡散させ、ｎ型埋め込み層５を形成する（図２ｂ）。このｎ型埋め込み層５とｐ型の半導体基板１からなるＰＮ接合が、図１に示すツェナーダイオードＺＤとなる。次に、表面全面に低濃度ｎ型エピタキシャル層６を形成する（図２ｃ）。その後、第１のダイオードＤ１が形成される第１のダイオード形成領域７と第２のダイオードＤ２が形成される第２のダイオード形成領域８とを分離するｐ型領域からなる分離層９を形成する（図２ｄ）。次に、第１のダイオード形成領域７のｎ型エピタキシャル層６に高濃度のｐ型領域１０をイオン注入等で形成する。一方、第２のダイオード形成領域８のｎ型エピタキシャル層６に高濃度のｎ型領域１１をイオン注入等で形成する。（図２ｅ）。このｐ型領域１０と第１のダイオード形成領域７のｎ型エピタキシャル層６により形成されるＰＮ接合により、図１に示す第１のダイオードＤ１が形成される。また、第２のダイオード形成領域８のｐ型埋め込み層４とｎ型エピタキシャル層６により形成されるＰＮ接合により、図１に示す第２のダイオードＤ２が形成される。以下、通常の半導体装置の製造方法に従い、層間絶縁膜や取り出し電極を形成し、半導体装置が完成する（図２ｆ）。この種の半導体装置は、例えば特許文献１に記載されている。 A semiconductor device including the TVS having such a structure can be generally formed by a manufacturing process shown in FIG. First, in order to prevent outward diffusion of impurities contained in the semiconductor substrate 1, a high-concentration p-type semiconductor substrate 1 having a SiO 2 film 2 formed on the back surface is prepared, and an n-type epitaxial layer 3 is formed on the surface. Form (FIG. 2a). Next, p-type impurities are diffused into the p-type buried layer forming region on the surface of the n-type epitaxial layer 3 to form the p-type buried layer 4. On the other hand, an n-type impurity is diffused in the n-type buried layer forming region on the surface of the n-type epitaxial layer 3 to form the n-type buried layer 5 (FIG. 2b). A PN junction composed of the n-type buried layer 5 and the p-type semiconductor substrate 1 becomes the Zener diode ZD shown in FIG. Next, a low-concentration n-type epitaxial layer 6 is formed on the entire surface (FIG. 2c). Thereafter, an isolation layer 9 composed of a p-type region is formed to separate the first diode formation region 7 where the first diode D1 is formed and the second diode formation region 8 where the second diode D2 is formed. (Figure 2d). Next, a high-concentration p-type region 10 is formed in the n-type epitaxial layer 6 in the first diode formation region 7 by ion implantation or the like. On the other hand, a high concentration n-type region 11 is formed in the n-type epitaxial layer 6 of the second diode formation region 8 by ion implantation or the like. (Figure 2e). A first diode D1 shown in FIG. 1 is formed by a PN junction formed by the p-type region 10 and the n-type epitaxial layer 6 of the first diode forming region 7. Also, the second diode D2 shown in FIG. 1 is formed by the PN junction formed by the p-type buried layer 4 and the n-type epitaxial layer 6 in the second diode formation region 8. Thereafter, an interlayer insulating film and an extraction electrode are formed in accordance with a normal method for manufacturing a semiconductor device, thereby completing the semiconductor device (FIG. 2f). This type of semiconductor device is described in Patent Document 1, for example.

特開２０１２−００４３５０号公報JP 2012-004350 A

ところで、従来の製造方法では、図２（ｃ）に示すｎ型エピタキシャル層６を成長させる温度を一定（例えば１１１０℃程度の高温）とするのが一般的であった。その場合、ｐ型の半導体基板１に含まれる不純物、具体的にはボロンが、外方拡散防止用のＳｉＯ2膜２が成膜されないエッジ部等から拡散し続け、成長するｎ型エピタキシャル層６に不純物として拡散する。その結果、ｎ型エピタキシャル層６に不要な不純物であるボロンが含まれてしまう。そのため、ｎ型エピタキシャル層６の不純物であるリンの量を少なくすることも難しかった。すなわち、低濃度のｎ型エピタキシャル層の形成が難しいという問題があった。 By the way, in the conventional manufacturing method, the temperature at which the n-type epitaxial layer 6 shown in FIG. 2C is grown is generally constant (for example, a high temperature of about 1110 ° C.). In that case, the impurity contained in the p-type semiconductor substrate 1, specifically boron, continues to diffuse from the edge portion where the SiO 2 film 2 for preventing outward diffusion is not formed, and grows, thereby growing the n-type epitaxial layer 6. Diffuses as impurities. As a result, boron, which is an unnecessary impurity, is included in the n-type epitaxial layer 6. Therefore, it is difficult to reduce the amount of phosphorus that is an impurity of the n-type epitaxial layer 6. That is, there is a problem that it is difficult to form a low concentration n-type epitaxial layer.

そこで、半導体基板１からのボロンの外方拡散を防止するため、ｎ型エピタキシャル層６の成長温度を下げる（１０５０℃）ことも考えられる。しかし、成長温度を下げた場合、ボロンの外方拡散はある程度抑制できるものの、ｎ型埋め込み層５から放出されたヒ素（あるいはアンチモン）が、高温でエピタキシャル成長した場合と比較してエピタキシャル層内に取り込まれやすくなり、その不純物濃度が増加してしまう。つまりボロンの外方拡散を抑えるため成長温度を下げると、ヒ素がエピタキシャル成長内に多く取り込まれてしまうという問題があった。   Therefore, in order to prevent the outward diffusion of boron from the semiconductor substrate 1, the growth temperature of the n-type epitaxial layer 6 may be lowered (1050 ° C.). However, when the growth temperature is lowered, the outward diffusion of boron can be suppressed to some extent, but arsenic (or antimony) released from the n-type buried layer 5 is taken into the epitaxial layer as compared with the case of epitaxial growth at a high temperature. As a result, the impurity concentration increases. That is, if the growth temperature is lowered to suppress the outward diffusion of boron, there is a problem that a large amount of arsenic is taken into the epitaxial growth.

ツェナーダイオードＺＤが形成されている第１のダイオード形成領域７で、このような現象が生じると、ｎ型エピタキシャル層６の不純物濃度が低くできないために、ツェナーダイオードの寄生容量が大きくなり、入出力端子とグランド間の寄生容量も大きくなってしまう。その結果、信号の立ち上がりと立ち下り時間が大きくなり、信号の伝送速度が遅くなってしまうという問題点があった。本発明は、信号の伝送速度の低速化を抑制するために、入出力端子とグランド間に配置される素子（ツェナーダイオード）の寄生容量をできるだけ小さくできる半導体装置の製造方法を提案することを目的とする。   If such a phenomenon occurs in the first diode formation region 7 where the Zener diode ZD is formed, the impurity concentration of the n-type epitaxial layer 6 cannot be lowered, and the parasitic capacitance of the Zener diode increases, and the input / output The parasitic capacitance between the terminal and ground also increases. As a result, the rise and fall times of the signal become long, and there is a problem that the signal transmission speed becomes slow. An object of the present invention is to propose a method of manufacturing a semiconductor device in which the parasitic capacitance of an element (zener diode) arranged between an input / output terminal and a ground can be made as small as possible in order to suppress a reduction in signal transmission speed. And

上記目的を達成するため、本願請求項１に係る発明は、第１の不純物を含む一導電型の半導体基板上に、第２の不純物を含む逆導電型の埋め込み層を形成し、前記第１の埋め込み層上に第３の不純物を含む逆導電型のエピタキシャル層を成長させる工程を含む半導体装置の製造方法において、前記逆導電型のエピタキシャル層を成長させる工程は、前記第１の埋め込み層が形成された前記半導体基板上にエピタキシャル層を成長させる第１のエピタキシャル成長工程と、これに続く第２のエピタキシャル成長工程とを含み、前記第１のエピタキシャル成長工程は、少なくとも前記逆導電型の埋め込み層から前記第２の不純物が拡散し、エピタキシャル成長装置内に留まるように設定した第１の温度で行い、前記第２のエピタキシャル成長工程は、前記第１のエピタキシャル成長工程と比較して、前記第１の不純物がエピタキシャル層に取り込まれる量が少なくなるように設定した前記第１の温度より低い第２の温度で行うことを特徴とする。   In order to achieve the above object, according to the first aspect of the present invention, a reverse conductivity type buried layer containing a second impurity is formed on a one conductivity type semiconductor substrate containing a first impurity, and the first impurity is formed. In the manufacturing method of the semiconductor device including the step of growing the reverse conductivity type epitaxial layer containing the third impurity on the buried layer, the step of growing the reverse conductivity type epitaxial layer includes the step of growing the first buried layer. A first epitaxial growth step for growing an epitaxial layer on the formed semiconductor substrate; and a second epitaxial growth step following the first epitaxial growth step, wherein the first epitaxial growth step includes at least the reverse conductivity type buried layer from the buried layer. The second epitaxial growth step is performed at a first temperature set so that the second impurity diffuses and stays in the epitaxial growth apparatus. , As compared to the first epitaxial growth step, and carrying out in said first impurity of the first second temperature lower than the temperature set to the amount to be incorporated into the epitaxial layer decreases.

本願請求項２に係る発明は、請求項１記載の半導体装置の製造方法において、前記第１のエピタキシャル成長工程は、成長したエピタキシャル層の表面に含まれる前記第２の不純物濃度、エピタキシャル成長工程の進行に従い低下するまで継続することを特徴とする。   The invention according to claim 2 of the present application is the method of manufacturing a semiconductor device according to claim 1, wherein the first epitaxial growth step is performed according to the second impurity concentration contained in the surface of the grown epitaxial layer and the progress of the epitaxial growth step. It is characterized by continuing until it falls.

本願請求項３に係る発明は、請求項１又は２いずれか記載の半導体装置の製造方法において、前記半導体基板と前記第１の埋め込み層とで形成されるＰＮ接合によりツェナーダイオードを形成する工程を含むことを特徴とする。   The invention according to claim 3 of the present application is the method of manufacturing a semiconductor device according to claim 1 or 2, further comprising a step of forming a Zener diode by a PN junction formed by the semiconductor substrate and the first buried layer. It is characterized by including.

本願請求項４に係る発明は、請求項３記載の半導体装置の製造方法において、前記第２のエピタキシャル成長工程により形成された前記逆導電型のエピタキシャル層表面に一導電型の拡散層を形成し、該一導電型の拡散層と前記逆導電型のエピタキシャル層とで形成されるＰＮ接合により第１のダイオードを形成する工程と、前記第１のダイオードのアノードに接続する第１の端子を形成する工程と、前記第１のダイオードのカソードにカソードを接続する前記ツェナーダイオードのアノードに接続する第２の端子を形成する工程と、を含むことを特徴とする。   The invention according to claim 4 of the present application is the method for manufacturing a semiconductor device according to claim 3, wherein a one conductivity type diffusion layer is formed on a surface of the reverse conductivity type epitaxial layer formed by the second epitaxial growth step. A step of forming a first diode by a PN junction formed by the one conductivity type diffusion layer and the reverse conductivity type epitaxial layer, and a first terminal connected to the anode of the first diode are formed. And forming a second terminal connected to the anode of the Zener diode that connects the cathode to the cathode of the first diode.

本願請求項５に係る発明は、請求項４記載の半導体装置の製造方法において、前記一導電型の半導体基板上に一導電型の埋め込み層を形成する工程と、該一導電型の埋め込み層と、該一導電型の埋め込み層上に形成した前記逆導電型のエピタキシャル層とで形成されるＰＮ接合により第２のダイオードを形成する工程と、前記第２のダイオードのカソードに接続する第３の端子を形成する工程と、を含み、前記第１の端子と前記第３の端子が共通接続され、前記第２のダイオードのアノードが前記第２の端子に接続されることを特徴とする。   The invention according to claim 5 of the present invention is the method of manufacturing a semiconductor device according to claim 4, wherein a step of forming a one conductivity type buried layer on the one conductivity type semiconductor substrate, and the one conductivity type buried layer; Forming a second diode by a PN junction formed with the reverse conductivity type epitaxial layer formed on the buried layer of one conductivity type, and a third connected to the cathode of the second diode Forming a terminal, wherein the first terminal and the third terminal are commonly connected, and an anode of the second diode is connected to the second terminal.

本発明の半導体装置の製造方法によれば、比較的面積の大きいツェナーダイオードのＰＮ接合上に形成されるエピタキシャル層を、半導体基板から外方拡散する不純物（Ｂ）の影響や埋め込み層から拡散する不純物（ＡｓあるいはＳｂ）の影響を低減し低濃度で形成することができるため、ツェナーダイオードの寄生容量を小さくすることができるという効果がある。   According to the method for manufacturing a semiconductor device of the present invention, the epitaxial layer formed on the PN junction of the Zener diode having a relatively large area is diffused from the influence of the impurity (B) diffused outward from the semiconductor substrate or from the buried layer. Since the influence of impurities (As or Sb) can be reduced and formed at a low concentration, there is an effect that the parasitic capacitance of the Zener diode can be reduced.

本発明の半導体装置の製造方法は、エピタキシャル成長温度を制御し、あるいは成長時間を制御することのみで実現することができるため、非常に制御性のよい製造方法である。   Since the semiconductor device manufacturing method of the present invention can be realized only by controlling the epitaxial growth temperature or controlling the growth time, it is a highly controllable manufacturing method.

本発明により形成した半導体装置は、ツェナーダイオードの寄生容量を小さくできるため、ＴＶＳを形成すると信号の伝送速度の低速化を抑えることが可能となり好適である。   The semiconductor device formed according to the present invention can reduce the parasitic capacitance of the Zener diode. Therefore, when the TVS is formed, it is possible to suppress a reduction in signal transmission speed, which is preferable.

ＴＶＳの回路図である。It is a circuit diagram of TVS. この種の半導体装置の製造工程を説明する図である。It is a figure explaining the manufacturing process of this kind of semiconductor device. 本発明の半導体装置のエピタキシャル成長工程を説明する図である。It is a figure explaining the epitaxial growth process of the semiconductor device of this invention. 本発明の実施例の半導体装置の不純物濃度プロファイルを示す図である。It is a figure which shows the impurity concentration profile of the semiconductor device of the Example of this invention. 本発明半導体装置の製造方法により形成したツェナーダイオードのＣＶ測定結果を示す図である。It is a figure which shows the CV measurement result of the Zener diode formed with the manufacturing method of this invention semiconductor device.

本発明の半導体装置の製造方法は、低濃度のエピタキシャル層を形成する工程において、高温成長工程の後に低温成長工程を行うことで、下層の埋め込み層から拡散する不純物と半導体基板から外方拡散される不純物が低温成長工程で形成されるエピタキシャル層中に取り込まれることを抑制して低濃度のエピタキシャル層を形成することで寄生容量の小さいツェナーダイオードを形成することを可能とする。特に、面積の大きいツェナーダイオードの寄生容量を小さくすることを可能とする。以下、本発明のダイオードの製造方法について詳細に説明する。   In the method of manufacturing a semiconductor device of the present invention, in the step of forming a low-concentration epitaxial layer, by performing a low temperature growth step after the high temperature growth step, impurities diffused from the underlying buried layer and the semiconductor substrate are diffused outward. It is possible to form a Zener diode having a small parasitic capacitance by forming a low-concentration epitaxial layer by suppressing the impurities to be taken into the epitaxial layer formed in the low-temperature growth step. In particular, it is possible to reduce the parasitic capacitance of a Zener diode having a large area. Hereafter, the manufacturing method of the diode of this invention is demonstrated in detail.

まず、半導体基板１中に含まれる不純物のであるボロン（Ｂ）の外方拡散を防止するために裏面にＳｉＯ2膜２を成膜した高濃度のｐ型の半導体基板１を用意し、表面にｎ型エピタキシャル層３を形成する（図２ａ）。 First, in order to prevent the outward diffusion of boron (B), which is an impurity contained in the semiconductor substrate 1, a high-concentration p-type semiconductor substrate 1 having a SiO 2 film 2 formed on the back surface is prepared. An n-type epitaxial layer 3 is formed (FIG. 2a).

次に、ｎ型エピタキシャル層３の表面のｐ型埋め込み層形成領域にボロン（Ｂ）からなるｐ型不純物を拡散させ、ｐ型埋め込み層４を形成する。一方、ｎ型エピタキシャル層３の表面のｎ型埋め込み層形成領域にヒ素（Ａｓ）またはアンチモン（Ｓｂ）からなるｎ型不純物を拡散させ、ｎ型埋め込み層５を形成する（図２ｂ）。ここで、ｎ型埋め込み層５とｐ型の半導体基板１からなるＰＮ接合が、図１に示すツェナーダイオードＺＤとなる。このツェナーダイオードは、十分な破壊耐量を得る必要があるので、比較的大きく形成する必要がある。   Next, a p-type impurity made of boron (B) is diffused into the p-type buried layer forming region on the surface of the n-type epitaxial layer 3 to form the p-type buried layer 4. On the other hand, an n-type impurity made of arsenic (As) or antimony (Sb) is diffused in the n-type buried layer forming region on the surface of the n-type epitaxial layer 3 to form the n-type buried layer 5 (FIG. 2b). Here, the PN junction composed of the n-type buried layer 5 and the p-type semiconductor substrate 1 becomes the Zener diode ZD shown in FIG. Since this Zener diode needs to have a sufficient breakdown resistance, it needs to be formed relatively large.

次に、表面全面に低濃度のｎ型エピタキシャル層６を成長させる(図２ｃ)。ここで本発明では、ｎ型エピタキシャル層６の成長工程を、図３に示すような温度プロファイルとする。具体的には、例えば１１１０℃で成長させる工程（高温成長工程）の後、それよりも低温の１０５０℃で成長させる工程（低温成長工程）とする。   Next, a low concentration n-type epitaxial layer 6 is grown on the entire surface (FIG. 2c). Here, in the present invention, the growth process of the n-type epitaxial layer 6 has a temperature profile as shown in FIG. Specifically, for example, after a step of growing at 1110 ° C. (high temperature growth step), a step of growing at a lower temperature of 1050 ° C. (low temperature growth step) is used.

一般的に高温成長工程では、ｐ型の半導体基板１からボロンが外方拡散することは避けられない。またｎ型埋め込み層５からヒ素が拡散する。しかし高温成長工程の成長温度をヒ素が蒸発する温度に設定すると、エピタキシャル成長初期において、ヒ素はエピタキシャル成長装置のチャンバー内に存在する割合が高くなり、成長したｎ型エピタキシャル層３に取り込まれる割合は、低温の成長条件に比べて低く、しかもエピタキシャル成長とともに低下していく。つまり、高温成長工程により成長したｎ型エピタキシャル層３のヒ素濃度は、表面ほど低下することになる。   In general, in the high temperature growth process, it is inevitable that boron is diffused out of the p-type semiconductor substrate 1. Arsenic diffuses from the n-type buried layer 5. However, if the growth temperature in the high temperature growth step is set to a temperature at which arsenic evaporates, the ratio of arsenic existing in the chamber of the epitaxial growth apparatus is high at the initial stage of epitaxial growth, and the ratio of being taken into the grown n-type epitaxial layer 3 is low. It is lower than the growth conditions, and decreases with the epitaxial growth. That is, the arsenic concentration of the n-type epitaxial layer 3 grown by the high-temperature growth process decreases as the surface thereof.

ｎ型エピタキシャル層３表面のヒ素濃度が低くなった後、成長温度を下げる。この成長温度を下げてエピタキシャル成長を行う低温成長工程では、ｐ型の半導体基板１からボロンが外方拡散することに変わりはないが、高温成長工程の場合と比較して、成長温度が低いためにボロンの外方拡散は少なくなる。   After the arsenic concentration on the surface of the n-type epitaxial layer 3 is lowered, the growth temperature is lowered. In the low temperature growth process in which the growth temperature is lowered and epitaxial growth is performed, boron is diffused out of the p-type semiconductor substrate 1, but the growth temperature is lower than that in the high temperature growth process. The outward diffusion of boron is reduced.

また、ｎ型埋め込み層５上に成長したｎ型エピタキシャル層６は、それに含まれるヒ素濃度は下がっているため、このエピタキシャル層からチャンバー内に拡散するヒ素は、高温成長工程の際に存在した量より少ない量となる。その結果、低温成長工程で成長したｎ型エピタキシャル層６に含まれる、本来不要な不純物であるヒ素の量は大幅に低減することになる。   Further, since the n-type epitaxial layer 6 grown on the n-type buried layer 5 has a reduced arsenic concentration, the amount of arsenic diffused from the epitaxial layer into the chamber was present during the high-temperature growth process. Less amount. As a result, the amount of arsenic, which is an originally unnecessary impurity, contained in the n-type epitaxial layer 6 grown in the low temperature growth process is greatly reduced.

このように低温成長工程で成長させたｎ型エピタキシャル層６は、不要な不純物であるボロンとヒ素が低濃度となるので、ｎ型のエピタキシャル層を成長するために添加する不純物としてのリンの量を少なくすることができ、ｎ型エピタキシャル層６を低濃度で形成することが可能となる。   Since the n-type epitaxial layer 6 grown in the low-temperature growth step has a low concentration of unnecessary impurities such as boron and arsenic, the amount of phosphorus as an impurity to be added to grow the n-type epitaxial layer Therefore, the n-type epitaxial layer 6 can be formed at a low concentration.

図４は、本発明の製造方法により形成したｎ型エピタキシャル層の含まれる不純物濃度を測定した結果を示す。高温成長工程では、外方拡散によりボロンが半導体基板から放出され、エピタキシャル層に取り込まれる。この高温成長工程で形成された部分が、図４では深さ３．５〜５μｍ付近に相当し、その不純物濃度は２×１０15（atom／cm3）となっていることがわかる。このボロンの不純物濃度を下げるため、低温成長工程に移行することになる。図４から表面の不純物濃度が下がっていることが確認でき、低温成長工程を行った効果が確認できる。 FIG. 4 shows the result of measuring the impurity concentration contained in the n-type epitaxial layer formed by the manufacturing method of the present invention. In the high temperature growth process, boron is released from the semiconductor substrate by outward diffusion and is taken into the epitaxial layer. The portion formed by this high temperature growth process corresponds to a depth of about 3.5 to 5 μm in FIG. 4 and the impurity concentration is 2 × 10 15 (atom / cm 3 ). In order to reduce the impurity concentration of boron, the process proceeds to a low temperature growth process. From FIG. 4, it can be confirmed that the impurity concentration on the surface is lowered, and the effect of performing the low temperature growth step can be confirmed.

一方、ｎ型埋め込み層から拡散するヒ素に注目してみる。一般的にヒ素は、成長温度が低いほどエピタキシャル層に取り込まれる量が多くなる。しかし、図４に示すヒ素の濃度プロファイルを見ると、高温成長工程で徐々に不純物濃度が低下し、表面にはさらに低下していることがわかる。この高温成長工程は、ヒ素がエピタキシャル成長装置のチャンバー内に留まる温度に設定することで、ｎ型埋め込み層からエピタキシャル層に取り込まれるヒ素の量が少なくなり、高温成長工程が終了する段階ではエピタキシャル層表面に含まれるヒ素の量が少なくなる。その後低温成長工程に移行すると、その表面から取り込まれるヒ素の量が少なくなっているために、高温成長工程より取り込まれる量が多くなったとしても成長するエピタキシャル層のヒ素の不純物濃度は低く抑えられている。このように温度と成長時間を適宜設定することで、所望の低濃度のｎ型エピタキシャル層を形成することが可能となる。   On the other hand, let us focus on arsenic diffused from the n-type buried layer. In general, the amount of arsenic taken into the epitaxial layer increases as the growth temperature decreases. However, from the arsenic concentration profile shown in FIG. 4, it can be seen that the impurity concentration gradually decreases in the high-temperature growth process and further decreases on the surface. In this high-temperature growth step, the temperature at which arsenic remains in the chamber of the epitaxial growth apparatus is set so that the amount of arsenic taken into the epitaxial layer from the n-type buried layer is reduced, and the surface of the epitaxial layer is completed at the stage where the high-temperature growth step is completed. The amount of arsenic contained in is reduced. After that, when shifting to the low temperature growth process, the amount of arsenic taken in from the surface decreases, so even if the amount taken in from the high temperature growth process increases, the arsenic impurity concentration in the growing epitaxial layer can be kept low. ing. As described above, by appropriately setting the temperature and the growth time, a desired low-concentration n-type epitaxial layer can be formed.

以下、従来の製造方法と同様に、第１のダイオードＤ１が形成される第１のダイオード形成領域７と第２のダイオードＤ２が形成される第２のダイオード形成領域８とを分離するｐ型領域からなる分離層９を形成する（図２ｄ）。次に、第１のダイオード形成領域７のｎ型エピタキシャル層６に高濃度のｐ型領域１０をイオン注入等で形成する。一方、第２のダイオード形成領域８のｎ型エピタキシャル層６に高濃度のｎ型領域１１をイオン注入等で形成する（図２ｅ）。   Hereinafter, similarly to the conventional manufacturing method, the p-type region that separates the first diode forming region 7 in which the first diode D1 is formed and the second diode forming region 8 in which the second diode D2 is formed is used. A separation layer 9 is formed (FIG. 2d). Next, a high-concentration p-type region 10 is formed in the n-type epitaxial layer 6 in the first diode formation region 7 by ion implantation or the like. On the other hand, a high concentration n-type region 11 is formed in the n-type epitaxial layer 6 of the second diode formation region 8 by ion implantation or the like (FIG. 2e).

このｐ型領域１０と第１のダイオード形成領域７のｎ型エピタキシャル層６により形成されるＰＮ接合により、図１に示す第１のダイオードＤ１となる。また、第２のダイオード形成領域８のｐ型埋め込み層４とｎ型エピタキシャル層６により形成されるＰＮ接合により、図１に示す第２のダイオードＤ２となる。以下、通常の半導体装置の製造方法に従い、層間絶縁膜や取り出し電極を形成し、半導体装置が完成する。   A PN junction formed by the p-type region 10 and the n-type epitaxial layer 6 of the first diode forming region 7 becomes the first diode D1 shown in FIG. Further, the PN junction formed by the p-type buried layer 4 and the n-type epitaxial layer 6 in the second diode formation region 8 becomes the second diode D2 shown in FIG. Thereafter, an interlayer insulating film and an extraction electrode are formed in accordance with a normal method for manufacturing a semiconductor device, thereby completing the semiconductor device.

本発明により形成しツェナーダイオードと従来方法により形成したツェナーダイオードの容量の比較を図５に示す。本発明のツェナーダイオードの容量値が小さいことがわかる。このように形成されたツェナーダイオードを備えたＴＶＳでは、従来例に比べてＩ／Ｏ端子とＧＮＤ間の寄生容量を小さくすることができるため、信号の伝送速度の低速化を抑えることが可能となる。   FIG. 5 shows a comparison of the capacitance of the Zener diode formed by the present invention and the Zener diode formed by the conventional method. It can be seen that the capacitance value of the Zener diode of the present invention is small. In the TVS including the Zener diode formed as described above, the parasitic capacitance between the I / O terminal and the GND can be reduced as compared with the conventional example, so that it is possible to suppress a reduction in signal transmission speed. Become.

このように本発明によれば、容量の小さいツェナーダイオードを形成することが可能となる。なお、本実施例では、上記実施例に限定されるものでないことは言うまでもなく、エピタキシャル成長温度や不純物イオンの種類は、所望の半導体装置を形成するために種々変更可能である。   As described above, according to the present invention, it is possible to form a Zener diode having a small capacity. In this embodiment, it goes without saying that the present invention is not limited to the above embodiment, and the epitaxial growth temperature and the type of impurity ions can be variously changed in order to form a desired semiconductor device.

１：半導体基板、２：ＳｉＯ2膜、３：ｎ型エピタキシャル層、４：ｐ型埋め込み層、
５：ｎ型埋め込み層、６：ｎ型エピタキシャル層、７：第１のダイオード形成領域、
８：第２のダイオード形成領域、９：分離層、１０：ｐ型領域、１１：ｎ型領域、
ＺＤ：ツェナーダイオード、Ｄ１：第１のダイオード、Ｄ２：第２のダイオード 1: semiconductor substrate, 2: SiO 2 film, 3: n-type epitaxial layer, 4: p-type buried layer,
5: n-type buried layer, 6: n-type epitaxial layer, 7: first diode formation region,
8: second diode formation region, 9: isolation layer, 10: p-type region, 11: n-type region,
ZD: Zener diode, D1: first diode, D2: second diode

Claims (5)

第１の不純物を含む一導電型の半導体基板上に、第２の不純物を含む逆導電型の埋め込み層を形成し、前記第１の埋め込み層上に第３の不純物を含む逆導電型のエピタキシャル層を成長させる工程を含む半導体装置の製造方法において、
前記逆導電型のエピタキシャル層を成長させる工程は、前記第１の埋め込み層が形成された前記半導体基板上にエピタキシャル層を成長させる第１のエピタキシャル成長工程と、これに続く第２のエピタキシャル成長工程とを含み、
前記第１のエピタキシャル成長工程は、少なくとも前記逆導電型の埋め込み層から前記第２の不純物が拡散し、エピタキシャル成長装置内に留まるように設定した第１の温度で行い、
前記第２のエピタキシャル成長工程は、前記第１のエピタキシャル成長工程と比較して、前記第１の不純物がエピタキシャル層に取り込まれる量が少なくなるように設定した前記第１の温度より低い第２の温度で行うことを特徴とする半導体装置の製造方法。 A reverse conductivity type buried layer containing a second impurity is formed on a one conductivity type semiconductor substrate containing a first impurity, and a reverse conductivity type epitaxial containing a third impurity is formed on the first buried layer. In a method for manufacturing a semiconductor device including a step of growing a layer,
The step of growing the reverse conductivity type epitaxial layer includes a first epitaxial growth step of growing an epitaxial layer on the semiconductor substrate on which the first buried layer is formed, and a second epitaxial growth step subsequent thereto. Including
The first epitaxial growth step is performed at a first temperature set so that the second impurity diffuses from at least the reverse conductivity type buried layer and stays in the epitaxial growth apparatus,
The second epitaxial growth step is performed at a second temperature lower than the first temperature set so that the amount of the first impurity taken into the epitaxial layer is smaller than that of the first epitaxial growth step. A method for manufacturing a semiconductor device, comprising: 請求項１記載の半導体装置の製造方法において、前記第１のエピタキシャル成長工程は、成長したエピタキシャル層の表面に含まれる前記第２の不純物濃度が、エピタキシャル成長工程の進行に従い低下するまで継続することを特徴とする半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein the first epitaxial growth step is continued until the concentration of the second impurity contained in the surface of the grown epitaxial layer decreases as the epitaxial growth step proceeds. A method for manufacturing a semiconductor device. 請求項１又は２いずれか記載の半導体装置の製造方法において、前記半導体基板と前記第１の埋め込み層とで形成されるＰＮ接合によりツェナーダイオードを形成する工程を含むことを特徴とする半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of forming a Zener diode by a PN junction formed by the semiconductor substrate and the first buried layer. Production method. 請求項３記載の半導体装置の製造方法において、前記第２のエピタキシャル成長工程により形成された前記逆導電型のエピタキシャル層表面に一導電型の拡散層を形成し、該一導電型の拡散層と前記逆導電型のエピタキシャル層とで形成されるＰＮ接合により第１のダイオードを形成する工程と、
前記第１のダイオードのアノードに接続する第１の端子を形成する工程と
前記第１のダイオードのカソードにカソードを接続する前記ツェナーダイオードのアノードに接続する第２の端子を形成する工程と、を含むことを特徴とする半導体装置の製造方法。 4. The method of manufacturing a semiconductor device according to claim 3, wherein a diffusion layer of one conductivity type is formed on a surface of the reverse conductivity type epitaxial layer formed by the second epitaxial growth step, and the diffusion layer of one conductivity type and the Forming a first diode by a PN junction formed with a reverse conductivity type epitaxial layer;
Forming a first terminal connected to the anode of the first diode; and forming a second terminal connected to the anode of the Zener diode connecting the cathode to the cathode of the first diode. A method for manufacturing a semiconductor device, comprising: 請求項４記載の半導体装置の製造方法において、前記一導電型の半導体基板上に一導電型の埋め込み層を形成する工程と、
該一導電型の埋め込み層と、該一導電型の埋め込み層上に成長した前記逆導電型のエピタキシャル層とで形成されるＰＮ接合により第２のダイオードを形成する工程と、
前記第２のダイオードのカソードに接続する第３の端子を形成する工程と、を含み、
前記第１の端子と前記第３の端子が共通接続され、前記第２のダイオードのアノードが前記第２の端子に接続されることを特徴とする半導体装置の製造方法。 5. The method of manufacturing a semiconductor device according to claim 4, wherein a step of forming a one conductivity type buried layer on the one conductivity type semiconductor substrate;
Forming a second diode by a PN junction formed by the one conductivity type buried layer and the reverse conductivity type epitaxial layer grown on the one conductivity type buried layer;
Forming a third terminal connected to the cathode of the second diode,
A method of manufacturing a semiconductor device, wherein the first terminal and the third terminal are commonly connected, and an anode of the second diode is connected to the second terminal.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57196794A (en) * 1981-05-29 1982-12-02 Nec Corp Epitaxial growth method
JPS61216365A (en) * 1985-03-20 1986-09-26 Sanyo Electric Co Ltd Zener diode
JPH0322412A (en) * 1989-06-20 1991-01-30 Sony Corp Manufacture of semiconductor device
JP2016072259A (en) * 2014-09-26 2016-05-09 株式会社東芝 Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57196794A (en) * 1981-05-29 1982-12-02 Nec Corp Epitaxial growth method
JPS61216365A (en) * 1985-03-20 1986-09-26 Sanyo Electric Co Ltd Zener diode
JPH0322412A (en) * 1989-06-20 1991-01-30 Sony Corp Manufacture of semiconductor device
JP2016072259A (en) * 2014-09-26 2016-05-09 株式会社東芝 Semiconductor device

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