以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.物理量測定装置
図1に本実施形態の物理量測定装置400の基本的な構成例を示す。物理量測定装置400は、発振子XTAL1(第1の発振子)と、発振子XTAL2(第2の発振子)と、集積回路装置10を含む。また信号配線L1、L2、L3、L4や後述するパッケージなどを含むことできる。なお物理量測定装置400は図1の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
発振子XTAL1、XTAL2は例えば圧電振動子である。具体的には発振子XTAL1、XTAL2は例えば水晶振動子である。例えばATカットタイプやSCカットタイプなどの厚みすべり振動タイプの水晶振動子である。例えば発振子XTAL1、XTAL2は、シンプルパッケージタイプ(SPXO)の振動子であってもよいし、恒温槽を備えるオーブン型タイプ(OCXO)、或いは恒温槽を備えない温度補償型タイプ(TCXO)の振動子であってもよい。また発振子XTAL1、XTAL2として、SAW(Surface Acoustic Wave)共振子、シリコン製振動子としてのMEMS(Micro Electro Mechanical Systems)振動子等を採用してもよい。
集積回路装置10は、発振回路101、101と測定部50を含む。また集積回路装置10は端子P1、P2、P3、P4を含むことができる。なお集積回路装置10は図1の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
発振回路101(第1の発振回路)は、発振子XTAL1を発振させる。そしてクロック周波数f1(第1のクロック周波数)のクロック信号CK1(第1のクロック信号)を生成する。発振回路102(第2の発振回路)は、発振子XTAL2を発振させる。そしてクロック周波数f2(第2のクロック周波数)のクロック信号CK2(第2のクロック信号)を生成する。発振回路101、102は、発振用のバッファー回路や、キャパシター又は抵抗等の回路素子により構成される。発振回路101、102により生成されたクロック信号CK1、CK2は測定部50(時間デジタル変換回路20)に供給される。
測定部50は、クロック信号CK1とクロック信号CK2を用いて時間をデジタル値に変換する時間デジタル変換回路20を有する。測定部50は、物理量を測定するための処理を行う。例えば測定部50は、時間デジタル変換回路20の時間デジタル変換により、物理量である時間を測定する処理を行う。或いは、時間デジタル変換回路20による時間デジタル変換を利用して、他の物理量を測定するための処理を行ってもよい。
測定部50は、物理量に対応する検出信号の信号処理を行う処理回路60を含む。例えば処理回路60は、物理量に対応するアナログの検出信号に対するアナログ信号処理などを行う。具体的には処理回路60は、検出信号の波形整形処理などを行う。処理回路60は例えば波形整形処理等のアナログ信号処理を行うためのアナログ回路を含むことができる。物理量は、時間、距離、流量、流速及び周波数の少なくとも1つである。物理量は、速度、加速度、角速度又は角加速度等であってもよい。処理回路60の詳細については後述する。
時間デジタル変換回路20は、発振子XTAL1を用いて生成されたクロック周波数f1のクロック信号CK1と、発振子XTAL2を用いて生成されたクロック周波数f2のクロック信号CK2が入力される。そしてクロック信号CK1、CK2を用いて時間をデジタル値に変換する。クロック周波数f2はクロック周波数f1とは異なる周波数であり、例えばクロック周波数f1よりも低い周波数である。また時間デジタル変換回路20は、デジタル値のフィルター処理(デジタルフィルター処理、ローパスフィルター処理)を行い、フィルター処理後のデジタル値を出力してもよい。
なお図1では、2つの発振回路101、102を設け、時間デジタル変換回路20が、これらの2つの発振回路101、102からの2つのクロック信号CK1、CK2を用いて時間デジタル変換を行っているが、本実施形態はこれに限定されない。例えば3つ以上の発振回路を設けて、3つ以上のクロック信号を生成し、これらの3つ以上のクロック信号を用いて時間デジタル変換を行ってもよい。例えばクロック信号CK1、CK2に加えて、第3のクロック信号を用いて時間デジタル変換を行う。このようにすることで、時間デジタル変換の更なる高性能化(高精度化等)を図れるようになる。
図1に示すように本実施形態では、クロック信号CK1、CK2を、発振子XTAL1、XTAL2を用いて生成し、これらのクロック信号CK1、CK2を用いて時間デジタル変換を行っているため、時間デジタル変換の高精度化等を図れる。特に、半導体素子である遅延素子を用いて時間デジタル変換を実現する前述の特許文献1〜3の従来手法に比べて、時間デジタル変換の精度を大幅に向上できるようになる。これにより、測定部50による物理量の測定処理の精度向上も図れるようになる。
また前述の特許文献4の従来手法では、発振回路は水晶発振器側に設けられており、マイコン等の回路装置側には発振回路は設けられていない。このため、第1、第2の水晶発振器はフリーランの発振動作を行うだけであり、第1、第2の水晶発振器の発振動作を制御することはできない。そして、第1、第2の水晶発振器からの第1、第2のクロックパルスを所与の周波数関係や所与の位相関係にすることはできないため、回路処理や回路構成の複雑化を招いたり、回路処理の高性能化を十分に実現できないという問題がある。
これに対して本実施形態では、図1に示すように、発振子XTAL1、XTAL2を発振させる発振回路101、102が集積回路装置10に内蔵される。従って、発振回路101、102を制御したり、クロック信号CK1、CK2を所与の周波数関係や所与の位相関係にすることが可能になる。これにより、時間デジタル変換の処理の高性能化や簡素化等を実現できるようになる。
図2は、クロック周波数差を用いた時間デジタル変換手法の説明図である。t0で、クロック信号CK1、CK2の遷移タイミング(位相)が一致している。その後、t1、t2、t3・・・では、クロック信号CK1、CK2の遷移タイミングの時間差であるクロック間時間差TR(位相差)が、Δt、2Δt、3Δtというように長くなって行く。図2では、クロック間時間差を、TRの幅のパルス信号で表している。
そして本実施形態の時間デジタル変換では、例えば複数の発振子を用い、そのクロック周波数差を用いて時間をデジタル値に変換する。即ちクロック信号CK1、CK2のクロック周波数をf1、f2とした場合に、時間デジタル変換回路20は、クロック周波数f1、f2の周波数差|f1−f2|に対応する分解能で時間をデジタルに変換する。例えば図2に示すようにノギスの原理を利用して時間をデジタル値に変換する。
このようにすれば、クロック周波数f1、f2の周波数差|f1−f2|を用いて、時間デジタル変換の分解能を設定できるようになり、時間デジタル変換の精度や分解能などの性能の向上等が可能になる。
具体的には本実施形態の時間デジタル変換の分解能(時間分解能)は、Δt=|1/f1−1/f2|=|f1−f2|/(f1×f2)と表すことができる。そして時間デジタル変換回路20は、Δt=|1/f1−1/f2|=|f1−f2|/(f1×f2)となる分解能Δtで、時間をデジタル値に変換する。分解能はΔt=|f1−f2|/(f1×f2)と表され、周波数差|f1−f2|に対応する分解能となっている。
このようにすればクロック周波数f1、f2の設定により、時間デジタル変換の分解能を設定できるようになる。例えばクロック周波数f1、f2の周波数差|f1−f2|を小さくすることで、分解能Δtを小さくでき、高分解能の時間デジタル変換を実現できる。またクロック周波数f1、f2を高い周波数にすることで、分解能Δtを小さくでき、高分解能の時間デジタル変換を実現できる。そしてクロック周波数f1、f2のクロック信号CK1、CK2を発振子XTAL1、XTAL2を用いて生成すれば、半導体素子の遅延素子を用いる場合に比べて、時間デジタル変換の精度の向上も図れるようになる。
特に本実施形態では、発振子XTAL1、XTAL2(第1、第2の発振子)として水晶振動子を用いている。例えばATカットタイプやSCカットタイプなどの厚みすべり振動タイプの水晶振動子を用いている。このように水晶振動子を用いてクロック信号CK1、CK2を生成すれば、クロック周波数f1、f2の高精度化を図れる。例えば製造ばらつきや温度変動等の環境変動に起因するクロック周波数f1、f2の変動を最小限に抑えることができる。従って、分解能Δt=|f1−f2|/(f1×f2)の変動も最小限に抑えることができ、時間デジタル変換の更なる高性能化等を実現できる。
図3、図4に本実施形態の物理量測定装置400の具体的な構成例を示す。図3、図4に示すように物理量測定装置400は、集積回路装置10と、発振子XTAL1(第1の発振子、第1の振動片)と、XTAL2(第2の発振子、第2の振動片)と、集積回路装置10及び発振子XTAL1、XTAL2が収容されるパッケージ410を含む。パッケージ410は、例えばベース部412とリッド部414により構成される。ベース部412は、セラミック等の絶縁材料からなる例えば箱型等の部材であり、リッド部414は、ベース部412に接合される例えば平板状等の部材である。ベース部412の例えば底面には外部機器と接続するための外部接続端子(外部電極)が設けられている。ベース部412とリッド部414により形成される内部空間(キャビティー)に、集積回路装置10、発振子XTAL1、XTAL2が収容される。そしてリッド部414により密閉することで、集積回路装置10、発振子XTAL1、XTAL2がパッケージ410内に気密に封止される。
集積回路装置10と発振子XTAL1、XTAL2は、パッケージ410内に実装される。そして発振子XTAL1、XTAL2の端子と、集積回路装置10(IC)の端子(パッド)は、パッケージ410の内部配線により電気的に接続される。集積回路装置10には、発振子XTAL1、XTAL2を発振させるための発振回路101、102が設けられ、これらの発振回路101、102により発振子XTAL1、XTAL2を発振させることで、クロック信号CK1、CK2が生成される。
具体的には集積回路装置10は端子P1〜P4(第1〜第4の端子。第1〜第4のパッド)を含む。端子P1〜P4は発振子接続用の端子(パッド)である。端子P1(第1の端子)は、発振子XTAL1の一端と発振回路101を接続するための端子である。端子P2(第2の端子)は、発振子XTAL1の他端と発振回路101を接続するための端子である。発振子XTAL1の一端、他端は、例えば発振子XTAL1の第1、第2の電極である。発振子XTAL1と発振回路101は、信号配線L1、L2により接続される。信号配線L1、L2は、例えば物理量測定装置400のパッケージ410の内部配線(金属配線)である。これらの信号配線L1、L2は、発振子XTAL1の一端、他端(第1、第2の電極)と集積回路装置10の端子P1、P2を接続する。
端子P3(第3の端子)は、発振子XTAL2の一端と発振回路102を接続するための端子である。端子P4(第4の端子)は、発振子XTAL2の他端と発振回路102を接続するための端子である。発振子XTAL2の一端、他端は、例えば発振子XTAL2の第1、第2の電極である。発振子XTAL2と発振回路102は、信号配線L3、L4により接続される。信号配線L3、L4は、例えば物理量測定装置400のパッケージ410の内部配線(金属配線)である。これらの信号配線L3、L4は、発振子XTAL2の一端、他端(第1、第2の電極)と集積回路装置10の端子P3、P4を接続する。
このように本実施形態では、図3、図4に示すように、発振子XTAL1の一端(第1の電極)と端子P1、発振子XTAL1の他端(第2の電極)と端子P2、発振子XTAL2の一端(第1の電極)と端子P3、及び発振子XTAL2の他端(第2の電極)と端子P4は、発振子XTAL1、XTAL2及び集積回路装置10が収容されるパッケージ410の内部配線である信号配線L1、L2、L3、L4により接続される。
なお、物理量測定装置400の構成としては種々の変形実施が可能である。例えばベース部412が、平板状の形状であり、リッド部414が、その内側に凹部が形成されるような形状であってもよい。またパッケージ410内での集積回路装置10、発振子XTAL1、XTAL2の実装形態や配線接続などについても種々の変形実施が可能である。また発振子XTAL1、XTAL2は完全に別体に構成されている必要は無く、1つの部材に形成された第1、第2の発振領域であってもよい。また物理量測定装置400(パッケージ410)に3つ以上の発振子を設けてもよい。この場合には集積回路装置10に、それに対応する3つ以上の発振回路を設ければよい。
以上のように本実施形態では、図1、図3、図4に示すように、発振子XTAL1、XTAL2に接続するための端子P1〜P4が集積回路装置10に設けられている。このような端子P1〜P4を集積回路装置10に設ければ、例えば後述の図20、図21の発振回路の端子(P1〜P4)のノード(NB1、NB2、NX1)に対して可変容量回路等の回路素子を接続して、発振周波数等を制御することが可能になる。これにより発振回路101、102の発振周波数を制御したり、クロック信号CK1、CK2を所与の周波数関係に設定することが可能になる。また端子P1〜P4を集積回路装置10に設けることで、後述の図17の同期化回路110を用いて発振ループLP1、LP2を電気的に接続したり、図19のPLL回路120により発振回路101の発振周波数を制御して、位相同期を実現することが可能になる。また本実施形態によれば発振回路101、102に共通する制御処理を、集積回路装置10において実行することも可能になる。
また本実施形態では、発振子XTAL1、XTAL2と、集積回路装置10の端子P1〜P4は、パッケージ410の内部配線である信号配線L1、L2、L3、L4により接続される。このようにすれば、パッケージ410に収納された発振子XTAL1、XTAL2と集積回路装置10を、パッケージ410の内部配線である信号配線L1〜L4により接続して、発振子XTAL1、XTAL2の発振動作や種々の制御処理を集積回路装置10が実行できるようになる。
2.レイアウト配置例
図5、図6に本実施形態の物理量測定装置400に組み込まれる集積回路装置10の第1、第2のレイアウト配置例を示す。図5、図6は、集積回路装置10のICチップにおいて、トランジスターやパッシブ素子の回路素子により構成される回路ブロックの配置を示すものである。辺SD1、SD2、SD3、SD4は、集積回路装置10のICチップの辺である。図5、図6において辺SD1(第1の辺)から、辺SD1に対向する辺SD2(第2の辺)に向かう方向を方向DR1(第1の方向)とし、DR1の反対方向を方向DR2(第2の方向)としている。また辺SD1に交差する辺SD3(第3の辺)から、辺SD3に対向する辺SD4(第4の辺)に向かう方向を方向DR3(第3の方向)とし、DR3の反対方向を方向DR4(第4の方向)としている。
図5では、発振回路101は、集積回路装置10の辺SD1〜SD4(第1の辺〜第4の辺)のうちの辺SD1に沿った領域に配置される。例えば発振回路101の回路ブロックの辺(長辺)が、集積回路装置10の辺SD1に平行(略平行)になるように発振回路101が配置される。一方、発振回路102は、辺SD1とは異なる辺である辺SD2に沿った領域に配置される。例えば発振回路102の回路ブロックの辺(長辺)が、集積回路装置10の辺SD2に平行(略平行)になるように発振回路102が配置される。
具体的には図5では、集積回路装置10の辺SD1の方向DR1側に、発振子接続用の端子P1、P2(パッド)が配置される。例えば辺SD1に沿ったI/O領域(第1のI/O領域)に端子P1、P2が配置される。そして端子P1、P2の方向DR1側に発振回路101が配置される。そして端子P1、P2と発振回路101は信号線により接続される。
また集積回路装置10の辺SD2の方向DR2側に、発振子接続用の端子P3、P4(パッド)が配置される。例えば辺SD2に沿ったI/O領域(第2のI/O領域)に端子P3、P4が配置される。そして端子P3、P4の方向DR2側に、発振回路102が配置される。そして端子P3、P4と発振回路102は信号線により接続される。
そして測定部50は、例えば発振回路101と発振回路102の間に配置される。例えば発振回路101の方向DR1側に、測定部50が配置され、測定部50の方向DR1側に発振回路102が配置される。また集積回路装置10の辺SD3に沿ったI/O領域(第3のI/O領域)には端子群PG1が配置され、辺SD4に沿ったI/O領域(第4のI/O領域)には端子群PG2が配置される。端子群PG1、PG2は信号線を介して測定部50等の各回路ブロックに接続される。
図6では、発振回路101は、集積回路装置10の辺SD1に沿った領域に配置される。一方、発振回路102は、辺SD1とは異なる辺である辺SD3に沿った領域に配置される。
具体的には図6では、集積回路装置10の辺SD1の方向DR1側に、端子P1、P2が配置される。そして端子P1、P2の方向DR1側に発振回路101が配置される。また辺SD3の方向DR3側に端子P3、P4が配置される。そして端子P3、P4の方向DR3側に発振回路102が配置される。そして測定部50は、発振回路101の方向DR1側であって、発振回路102の方向DR3側に配置される。
このように図5、図6では、発振回路101と発振回路102とが、集積回路装置10の異なった辺に配置される。従って、例えば発振回路101と発振回路102の間の距離を離したり、発振回路101の端子P1、P2と発振回路102の端子P3、P4との間の距離を離すことができる。特に図5に示すように、発振回路101、102を、対向する各辺に沿った領域に配置すれば、発振回路101と発振回路102の間の距離や、端子P1、P2と端子P3、P4の間の距離を、十分に離すことが可能になる。
このように、発振回路間の距離や、発振子接続用の端子間の距離が長くなるようにレイアウト配置すれば、例えば発振回路101、102の一方の発振回路で発生したノイズが他方の発振回路に伝達されてしまうのを抑制できるようになる。従って、当該ノイズが原因で時間デジタル変換の性能(変換変換精度等)が低下してしまうのを抑制できる。また発振回路101、102からのクロック信号CK1、CK2を測定部50に出力する場合に、クロック信号CK1、CK2の信号線をショートパスで接続できるようになる。従って、クロック信号CK1、CK2の信号遅延量や両者の信号遅延差を小さくでき、ジッター等を低減できるようになるため、時間デジタル変換の変換性能の向上等を図れる。
なお集積回路装置10のレイアウト配置は図5、図6に示す配置には限定されず、種々の変形実施が可能である。例えば測定部50以外の回路ブロックを集積回路装置10に配置するようにしてもよい。また発振回路101、102を集積回路装置10の同じ辺に沿った領域に配置するような変形実施も可能である。
3.第1の構成例
図7に本実施形態の物理量測定装置400の第1の構成例を示す。図7では測定部50の時間デジタル変換回路20が、信号STA(第1の信号。例えばスタート信号)と信号STP(第2の信号。例えばストップ信号)の遷移タイミングの時間差をデジタル値DQに変換する。信号STAと信号STPの遷移タイミングの時間差は、信号STAと信号STPのエッジ間(例えば立ち上がりエッジ間又は立ち下がりエッジ間)の時間差である。なお以下では、信号STA、STP(第1、第2の信号)の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換に、本実施形態の手法を適用した場合について主に説明するが、本実施形態はこれに限定されない。例えば絶対時刻等を測定するための時間デジタル変換等に本実施形態の手法を適用してもよい。
具体的には時間デジタル変換回路20は、発振回路101、102により生成されたクロック信号CK1、CK2を用いて、信号STAと信号STPの遷移タイミングの時間差に対応するデジタル値DQを求める。例えばクロック信号CK1、CK2の位相同期が行われ、この位相同期のタイミングの後、時間デジタル変換回路20が、クロック信号CK1を用いて信号STAの信号レベルを遷移させる。例えば信号STAの信号レベルを第1の電圧レベル(例えばLレベル)から第2の電圧レベル(例えばHレベル)に変化させる。具体的には時間デジタル変換回路20は、パルス信号の信号STAを生成する。
そして時間デジタル変換回路20は、信号STAに対応して信号レベルが遷移する信号STPと、クロック信号CK2との位相比較を行うことで、時間差に対応するデジタル値DQを求める。例えば位相比較により、信号STPとクロック信号CK2の位相の前後関係が入れ替わるタイミングを判断して、デジタル値DQを求める。位相の前後関係が入れ替わるタイミングは、信号STPとクロック信号CK2の一方の信号の方が他方の信号よりも位相が遅れている状態から、一方の信号の方が他方の信号よりも位相が進んでいる状態に入れ替わるタイミングである。この信号STPとクロック信号CK2の位相比較は、例えば信号STP及びクロック信号CK2の一方の信号に基づき他方の信号をサンプリングすることなどで実現できる。或いは、クロック信号CK1に基づく第1のカウント値とクロック信号CK2に基づく第2のカウント値を用いて、位相比較のための比較処理を実現してもよい。
このように図7では、クロック信号CK1に基づき信号STAが生成され、生成された信号STAに対応して信号レベルが遷移する信号STPと、クロック信号CK2との位相比較が行われて、信号STAと信号STPの遷移タイミングの時間差に対応するデジタル値DQが求められる。このようにすれば、時間デジタル変換に用いられる第1の信号を自発的に生成しながら、高性能(高精度、高分解能)の時間デジタル変換を実現できるようになる。
また測定部50は、物理量に対応する検出信号の信号処理を行う処理回路60を含んでおり、この処理回路60は、例えば検出信号の波形整形処理を行う。
具体的には図7の物理量測定装置400は、対象物に対して光を照射する発光部70と、対象物からの光を受光する受光部72を含む。そしてアナログフロントエンド回路(AFE)である処理回路60は、時間デジタル変換回路20より生成された信号STAを受けて、駆動信号SPLを発光部70に出力する。例えば処理回路60は、発光部70の駆動用のパルス信号生成回路を有しており、パルス信号である駆動信号SPLを発光部70に出力する。発光部70は、例えばレーザーデバイスやLEDなどにより実現され、駆動信号SPLに基づいて、対象物に対して光(レーザー光等)を出射する。
受光部72は、対象物からの光を受光する。例えば発光部70が出射した光の反射光を受光する。そして、例えばアナログの検出信号SDTを処理回路60に出力する。処理回路60は、この検出信号SDTに対して波形整形処理等の信号処理を行う。そして信号処理後の信号STPを時間デジタル変換回路20に出力する。
なお図7の発光部70、受光部72の代わりに、対象物に対して音波を送信する音波送信部と、対象物からの音波を受信する音波受信部を、物理量測定装置400に設けてもよい。この場合には音波送信部は、処理回路60からの駆動信号SPLに基づいて、音波(超音波等)を対象物に対して送信する。そして音波受信部が、対象物からの音波(超音波エコー等)を受信して、例えばアナログの検出信号SDTを処理回路60に出力する。処理回路60は検出信号SDTの波形整形処理等の信号処理を行い、信号処理後の信号STPを時間デジタル変換回路20に出力する。
図8は、信号STA(第1の信号、スタート信号)と信号STP(第2の信号、ストップ信号)の関係を示す図である。本実施形態の時間デジタル変換回路20は、信号STAと信号STPの遷移タイミングの時間差TDFをデジタル値に変換する。なお図8では、TDFは、信号STAと信号STPの立ち上がりの遷移タイミング間(立ち上がりエッジ間)の時間差となっているが、信号STAと信号STPの立ち下がりの遷移タイミング間(立ち下がりエッジ間)の時間差であってもよい。
図9は、信号STA、STPを用いた物理量測定の例を示す図である。例えば図7の発光部70は、信号STAを用いて照射光(例えばレーザー光)を対象物(例えば車の周囲の物体)に出射する。具体的には発光部70は、例えば信号STAに基づく駆動信号SPLを用いて照射光を対象物に出射する。そして受光部72が、対象物から反射光等を受光することで、信号STPが生成される。具体的には、反射光を受光した受光部72が、受光信号である検出信号SDTを処理回路60に出力し、処理回路60が、検出信号SDTを波形整形することで生成された信号STPを、時間デジタル変換回路20に出力する。このようにすれば、信号STAと信号STPの遷移タイミングの時間差TDFをデジタル値に変換することで、例えばタイムオブフライト(TOF)の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転などに利用できる。
或いは物理量測定装置400に音波送信部を設け、音波送信部が、信号STAを用いて送信音波(例えば超音波)を対象物(例えば生体)に送信してもよい。具体的には音波送信部は、例えば信号STAに基づく駆動信号SPLを用いて音波を対象物に出射する。そして音波受信部が、対象物からの受信音波を受信することで、信号STPが生成される。具体的には、音波を受信した音波受信部が、受信信号である検出信号SDTを処理回路60に出力し、処理回路60が、検出信号SDTを波形整形することで生成された信号STPを、時間デジタル変換回路20に出力する。このようにすれば、信号STAと信号STPの遷移タイミングの時間差TDFをデジタル値に変換することで、対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。
なお図8、図9において、信号STAにより送信データを送信し、受信データの受信による信号STPを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態の物理量測定装置により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。
このように本実施形態では、処理回路60が、物理量に対応する検出信号の信号処理を行う。例えば時間、距離、流量、流速及び周波数の少なくとも1つである物理量に対応する検出信号(SDT)が、処理回路60に入力され、処理回路60が検出信号に対する信号処理を行う。このようにすることで、検出信号に対して適切な信号処理を行うことで得られた信号を用いて、時間等の物理量の測定処理を行うことが可能になり、適切な物理量の測定処理を実現できるようになる。例えば図7では処理回路60が、検出信号SDTに対して波形整形処理を行っている。このようにすれば、例えばアナログ信号である検出信号SDTの波形が鈍っている場合等においても、波形整形処理により適切に波形整形された信号STPを用いて、時間等の物理量の測定処理を行うことが可能になる。
また図7では、物理量測定装置400に発光部70(又は音波送信部)、受光部72(又は音波受信部)が設けられている。このようにすれば、例えば発光部70が対象物に光(音波)を出射(送信)し、対象物からの光(音波)を受光部72が受光(受信)することで、時間デジタル変換回路20を用いて距離等の物理量についても測定できるようになる。そして本実施形態では時間デジタル変換回路20が高精度で時間をデジタル値に変換できるため、物理量測定の高精度化も図れるようになる。
4.第2の構成例
図10に本実施形態の物理量測定装置400の第2の構成例を示す。図10の第2の構成例では、図1の構成に対して制御部150が更に設けられている。この制御部150は発振回路101、102の少なくとも一方の発振回路を制御する。例えば発振回路101、102の両方の発振回路の制御を行ったり、一方の発振回路の制御を行う。
例えば前述の特許文献4の従来手法では、第1、第2の水晶発振器は、何ら制御されることなくフリーランで動作していた。これに対して図10では、制御部150が、発振回路101、102の少なくとも一方の発振回路の動作や設定を制御する。例えば制御部150は、少なくとも一方の発振回路の発振動作等の回路動作を制御したり、発振周波数や位相等の回路定数の設定を制御する。このようにすることで、制御部150の制御により、例えばクロック信号CK1、CK2の周波数関係や位相関係を、時間デジタル変換に適切な周波数関係や位相関係に設定することが可能になる。これにより、時間デジタル変換の処理の高性能化や簡素化等の実現が可能になる。
具体的には制御部150は、発振回路101、102の少なくとも一方の発振回路の発振信号の発振周波数及び位相の少なくとも一方を制御する。例えば図11では制御部150は、少なくとも一方の発振回路の発振信号OS(後述するOS1、OS2)の発振周波数をfosからfos’に変化させる制御を行っている。例えば制御部150は、クロック信号CK1、CK2が所与の周波数関係になるように発振周波数を変化させる制御を行う。一例としては、後述の図19のようにクロック信号CK1、CK2が位相同期タイミングで位相同期するように、少なくとも一方の発振回路の発振周波数を制御する。
また図12では制御部150は、少なくとも一方の発振回路の発振信号OSの位相をPHに示すように変化させる制御を行っている。例えば制御部150は、クロック信号CK1、CK2が所与の位相関係になるように位相を変化させる制御を行う。一例としては、後述の図17のように、クロック信号CK1、CK2が位相同期タイミングで位相同期するように、少なくとも一方の発振回路の位相を制御する。
このように制御部150により発振信号の発振周波数や位相を制御すれば、例えばクロック信号CK1、CK2の周波数関係や位相関係を、時間デジタル変換に適切な周波数関係や位相関係に設定することなどが可能になる。従って、適切な周波数関係や位相関係に設定されたクロック信号CK1、CK2を用いて時間デジタル変換を実現できるようになるため、時間デジタル変換の処理の高性能化や簡素化等を実現できる。
なお発振信号の発振周波数の制御は、例えば発振回路に設けられた可変容量回路の容量値を制御することにより実現できる。また発振信号の位相の制御は、後述する同期化回路110により発振ループを位相同期タイミングで接続することなどにより実現できる。
また制御部150は、クロック信号CK1とクロック信号CK2とが所与の周波数関係又は所与の位相関係になるように、発振回路101、102の少なくとも一方の発振回路を制御する。例えば時間デジタル変換に適切な周波数関係や位相関係になるように少なくとも一方の発振回路を制御する。一例としては、クロック信号CK1、CK2の周波数差や位相差が所定の周波数差、位相差になるように少なくとも一方の発振回路を制御する。或いは位相同期タイミングでクロック信号CK1、CK2が位相同期するように少なくとも一方の発振回路を制御する。例えば位相同期タイミングでクロック信号CK1、CK2の遷移タイミングが一致(略一致)するように少なくとも一方の発振回路を制御する。
クロック信号CK1、CK2の周波数関係は、クロック信号CK1、CK2のクロック周波数f1、f2の周波数差の関係、周波数比の関係、クロック周波数で表される所定の関係式、又は周波数の大小関係などである。クロック信号CK1、CK2の位相関係は、クロック信号CK1、CK2の位相差の関係又は位相の前後関係などである。例えば制御部150は、製造ばらつきや、温度変動などの環境変動があった場合にも、クロック信号CK1、CK2の周波数関係(周波数差、大小関係又は周波数比等)や位相関係(位相差又は位相の前後関係等)が所与の関係に保たれるように、発振回路101、102の少なくとも一方の発振回路を制御する。このようにすることで、クロック信号CK1、CK2の周波数関係や位相関係が適切な状態で、時間デジタル変換を実現できるようになり、時間デジタル変換の処理の高性能化や簡素化等を図れるようになる。
具体的には制御部150は、クロック信号CK1、CK2のクロック周波数をf1、f2とした場合に、N/f1=M/f2となるように、発振回路101、102の少なくとも一方の発振回路を制御する。このようにすれば、クロック信号CK1、CK2を適切な周波数関係にして時間デジタル変換を実現できるようになる。
図13は、本実施形態の時間デジタル変換を説明する信号波形図である。図13では位相同期タイミングTMAにおいて、クロック信号CK1、CK2の位相同期が行われており、クロック信号CK1、CK2の遷移タイミングが一致している。その後、図2で説明したように、クロック信号CK1、CK2の遷移タイミングの時間差が、Δt、2Δt、3Δt・・・・というように、クロックサイクル(CCT)毎にΔtずつ増えて行く。そして次の位相同期タイミングTMBにおいて、クロック信号CK1、CK2の位相同期が行われ、クロック信号CK1、CK2の遷移タイミングが一致している。
図13に示すように位相同期タイミングTMAとTMBの間の期間TABの長さは、クロック信号CK1のNクロック数に対応する長さになっている。また期間TABの長さは、クロック信号CK2のMクロック数に対応する長さになっている。ここでN、Mは2以上の異なる整数である。例えば図13ではN=17、M=16でありN−M=1になっている。
例えば期間TABの長さを同じ記号のTABで表した場合に、図13ではTAB=N/f1=M/f2となっている。即ち、クロック周波数f1、f2の間には、N/f1=M/f2の関係が成り立つ。例えばクロック周波数f2をf2=16MHzとし、N=17、M=16に設定すれば、f1=17MHzとなり、N/f1=M/f2の関係式が成り立つ。制御部150は、このようなN/f1=M/f2の関係が成り立つように、発振回路101、102の少なくとも一方の発振回路を制御する。
このようにすれば図13に示すように、位相同期タイミングTMAでクロック信号CK1、CK2の遷移タイミングが一致した後、クロック信号CK1、CK2のクロック間時間差TRが、Δt、2Δt、3Δt・・・というようにΔtずつ増えて行くようになる。即ち、クロックサイクル毎にΔtずつ増えて行くクロック信号CK1、CK2のクロック間時間差TRを作り出すことができる。そして次の位相同期タイミングTMBでは、クロック信号CK1、CK2の遷移タイミングが一致してクロック間時間差TRが0になる。その後、クロックサイクル毎にクロック間時間差TRがΔtずつ増えて行くようになる。
このように、位相同期タイミングで0になり、その後にΔt(分解能)ずつ増えて行くクロック間時間差TRを作り出すことで、後述する時間デジタル変換(第1の方式、第2の方式、繰り返し手法、更新手法、バイナリー手法)の処理を実現できるようになる。即ち、分解能Δtで時間をデジタル値に変換する時間デジタル変換を実現できる。そして、このような分解能Δtでの時間デジタル変換の処理において、図13に示すように、期間TAB内の各クロックサイクル(CCT)でのクロック間時間差TRを、一意に特定できるため、時間デジタル変換の処理や回路構成の簡素化を図れる。また位相同期タイミングTMA、TMBにおいてクロック信号CK1、CK2の遷移タイミングを一致(略一致)させることで、時間デジタル変換の精度向上等も図れるようになる。
例えば本実施形態の比較例の手法として、制御部150による少なくとも一方の発振回路の制御を行うことなく、N/f1=M/f2の関係が成り立つように設計上のクロック周波数を設定する手法が考えられる。例えば前述の特許文献4の従来手法において第1、第2の水晶発振器の設計上のクロック周波数の関係として、N/f1=M/f2の関係を成り立たせる手法である。
しかしながら、第1、第2の水晶発振器によるクロック周波数は、製造ばらつきや温度変動等の環境変動が原因で変動する。従って、設計上においてN/f1=M/f2の関係を成り立たせたとしても、実際の製品ではN/f1=M/f2の関係は成り立たなくなる。このため、遷移タイミングにズレ等が生じるため、時間デジタル変換の変換精度が低下してしまう。
これに対して本実施形態では、製造ばらつきや環境変動に起因するクロック周波数の変動があった場合にも、制御部150が、クロック信号CK1、CK2が所与の周波数関係又は位相関係になるように、発振回路101、102の少なくとも一方の発振回路を制御する。例えばN/f1=M/f2が成り立つように、少なくとも一方の発振回路を制御する。これにより、製造ばらつきや環境変動に起因する変動が補償されるように、クロック信号CK1、CK2の周波数関係や位相関係が調整される。従って、このような変動があった場合にも、適正な時間デジタル変換の実現が可能になる。また位相同期タイミングTMA、TMBでのクロック信号CK1、CK2の遷移タイミングのズレに起因する変換誤差の低下を防止でき、時間デジタル変換の高性能化を図れるようになる。
このように本実施形態では、制御部150が、N/f1=M/f2の関係式が成り立つように発振回路を制御する。また図2で説明したように、本実施形態の時間デジタル変換の分解能Δtは、Δt=|f1−f2|/(f1×f2)の関係式で表すことができる。従って、これらの2つの関係式から、下式(1)が成り立つようになる。
Δt=|N−M|/(N×f2)=|N−M|/(M×f1) (1)
このようにすれば、時間デジタル変換に要求される分解能Δtに応じてN、M等を設定して、クロック信号CK1、CK2を生成できるようになる。
例えば時間デジタル変換の分解能としてΔt=2ns(ナノセカンド)の分解能が要求されたとする。そしてクロック信号CK2のクロック周波数がf2=100MHzであったとする。この場合には、上式(1)において、N=5、M=4に設定することで、分解能Δt=|5−4|/(5×f2)=2nsでの時間デジタル変換を実現できる。この時、N/f1=M/f2の関係式から、クロック信号CK1のクロック周波数はf1=(N/M)×f2=125MHzになる。
また時間デジタル変換の分解能としてΔt=1ps(ピコセカンド)の分解能が要求されたとする。そしてクロック信号CK2のクロック周波数がf2=122.865MHzであったとする。この場合には、上式(1)において、N=8139、M=8138に設定することで、分解能Δt=|8139−8138|/(8139×f2)=1psでの時間デジタル変換を実現できるようになる。この時、N/f1=M/f2の関係式から、クロック信号CK1のクロック周波数はf1=(N/M)×f2=122.880MHzになる。
また本実施形態では時間デジタル変換回路20は、信号STAと信号STPの遷移タイミングの時間差TDFをデジタル値に変換する。この場合に図13では、クロック信号CK1、CK2の位相同期タイミングTMAの後、第1〜第iのクロックサイクル(iは2以上の整数)でのクロック信号CK1、CK2の遷移タイミングの時間差であるクロック間時間差TRは、Δt〜i×Δtとなっている。例えば位相同期タイミングTMAの後、第1のクロックサイクル(CCT=1)では、クロック間時間差はTR=Δtとなっている。同様に、第2〜第14のクロックサイクル(CCT=2〜14)では、クロック間時間差はTR=2Δt〜14Δtとなっている。そして第15のクロックサイクル(広義には第iのクロックサイクル。CCT=i=15)では、クロック間時間差はTR=15Δt(i×Δt)となっている。このように位相同期タイミングTMAの後、クロック信号CK1、CK2のクロック間時間差がΔtずつ増えて行くことで、第jのクロックサイクル(1≦j≦i)でのクロック間時間差はTR=j×Δtになる。
そして本実施形態の時間デジタル変換手法では、時間デジタル変換回路20が、信号STAと信号STPの遷移タイミングの時間差TDFが、クロック信号CK1、CK2の遷移タイミングのクロック間時間差であるTR=Δt〜i×Δtのいずれに対応するのかを特定することで、デジタル値DQを求める。
例えば図13のB1に示すクロックサイクル(CCT=5)ではクロック間時間差はTR=5Δtとなっている。そしてB1に示すように、信号STA、STPの時間差TDFはクロック間時間差TR=5Δtよりも長い。即ちTDF>TR=5Δtとなっている。
B2に示すクロックサイクル(CCT=14)ではクロック間時間差はTR=14Δtとなっている。そしてB2に示すように信号STA、STPの時間差TDFは、クロック間時間差TR=14Δtよりも短い。即ちTDF<TR=14Δtとなっている。
B3に示すクロックサイクル(CCT=10)では、クロック間時間差はTR=10Δtとなっている。そしてB3に示すように信号STA、STPの時間差TDFは、クロック間時間差TR=10Δtと等しく(略同一)なっている。即ちTDF=TR=10Δtとなっている。従って、信号STA、STPの時間差TDFは、クロック間時間差TR=10Δtに対応していると特定される。この結果、時間差TDFに対応するデジタル値DQは、例えばTR=10Δtに対応するデジタル値であると判断できる。
このようにすれば、位相同期タイミングTMAの後、Δtずつ増えて行くクロック間時間差TRを利用して、信号STAと信号STPの時間差TDFを求めることが可能になる。従って、クロック周波数が異なるクロック信号CK1、CK2を有効活用した時間デジタル変換の実現が可能になる。
ここで、図13の本実施形態の時間デジタル変換を実現する方式として、第1の方式と第2の方式がある。図14は第1の方式を説明する信号波形図である。この第1の方式の時間デジタル変換としては、後述する繰り返し手法などがある。
例えば図14において、クロック信号CK1、CK2の位相同期タイミングTMAとTMBの間の期間(第1、第2の位相同期タイミングの間の期間)を測定期間TSとする。位相同期タイミングTMBは位相同期タイミングTMAの次の位相同期タイミングである。
この場合に時間デジタル変換回路20は、測定期間TSの複数のクロックサイクルにおいて複数の信号STAを発生する。例えば図14では、第3〜第7のクロックサイクル(CCT=3〜7)において、信号STAのパルス信号が発生している。そして時間デジタル変換回路20は、発生した複数の信号STAに対応して信号レベルが変化する複数の信号STPを取得(受信)する。例えば第3のクロックサイクル(CCT=3)で発生した信号STAに対応して信号レベルが変化する信号STPを取得(受信)する。同様に第4、第5、第6、第7のクロックサイクル(CCT=4、5、6、7)で発生した各信号STAに対応して信号レベルが変化する各信号STPを取得する。
そして時間デジタル変換回路20は、複数のクロックサイクルの各クロックサイクルでの信号STAと信号STPの時間差TDFと、各クロックサイクルでのクロック間時間差TRとを比較するための比較処理の結果により、デジタル値DQを求める。例えば図14では、第3、第4、第5、第6、第7のクロックサイクル(CCT=3、4、5、6、7)でのクロック間時間差TR=3Δt、4Δt、5Δt、6Δt、7Δtの各々と、時間差TDFとの比較処理が行われている。そして各クロックサイクルでの比較処理により、TDF>3Δt、TDF>4Δt、TDF=5Δt、TDF<6Δt、TDF<7Δtという結果が得られている。従って、信号STAと信号STPの時間差TDFに対応するデジタル値DQは、例えばTR=5Δtに対応するデジタル値であると判断される。
このように図14の第1の方式では、複数のクロックサイクルに亘って、連続して複数の信号STAが発生する。そして複数の信号STAに対応して信号レベルが遷移する複数の信号STPを取得し、各信号STAと対応する各信号STPとの時間差TDFを、各クロックサイクルでのクロック間時間差TRと比較するための比較処理を行う。各クロックサイクルでのクロック間時間差TRは、図14に示すようにΔtずつ増えて行くため、当該比較処理により、時間差TDFに対応するデジタル値を求めることができる。このようにすれば、時間差TDFが、図14のクロック間時間差TR=Δt〜15Δt(Δt〜i×Δt)のいずれに対応するのかを、1回の測定期間TSで特定できるようになる。従って、時間デジタル変換の高速化を実現できる。
図15は、本実施形態の時間デジタル変換の第2の方式を説明する信号波形図である。この第2の方式の時間デジタル変換としては、後述する更新手法やバイナリーサーチ手法などがある。
例えば図15において、クロック信号CK1、CK2の位相同期タイミングTMA、TMBの間の期間を、更新期間TPとする。具体的には図15において、クロック信号CK1、CK2の第1、第2の位相同期タイミングの間の期間が更新期間TP1(第1の更新期間)であり、第2、第3の位相同期タイミングの間の期間が更新期間TP2(第2の更新期間)であり、第3、第4の位相同期タイミングの間の期間が更新期間TP3(第3の更新期間)である。更新期間TP2はTP1の次の更新期間であり、TP3はTP2の次の更新期間である。以降の更新期間も同様である。
この場合に時間デジタル変換回路20は、図15に示すように更新期間TP1では、例えば第5のクロックサイクル(広義には第mのクロックサイクル。mは1以上の整数。CCT=5)において信号STAを発生し、発生した信号STAに対応して信号レベルが変化する信号STPを取得する。そして第5のクロックサイクル(第mのクロックサイクル)での信号STAと信号STPの時間差TDFとクロック間時間差TR=5Δtとを比較するための比較処理を行う。ここでは、TDF>TR=5Δtであり、時間差TDFの方がクロック間時間差TR=5Δtよりも長いという比較処理の結果となっている。
更新期間TP1の次の更新期間TP2では、更新期間TP1での比較処理の結果に応じて設定された第14のクロックサイクル(広義には第nのクロックサイクル。nは1以上の整数。mとnは互いに異なる整数。CCT=14)において信号STAを発生し、発生した信号STAに対応して信号レベルが変化する信号STPを取得する。例えば更新期間TP1では、時間差TDFの方がクロック間時間差TR=5Δtよりも長いという比較処理の結果となっている。このため、次の更新期間TP2では、クロック間時間差TRが、より長くなるクロックサイクルが設定される。例えば更新期間TP1では、クロック間時間差がTR=5Δtとなる第5のクロックサイクルで信号STAを発生していたが、更新期間TP2では、クロック間時間差がTR=14Δtとなる第14のクロックサイクルで信号STAを発生する。そして第14のクロックサイクル(第nのクロックサイクル)での信号STAと信号STPの時間差TDFとクロック間時間差TR=14Δtとを比較するための比較処理を行う。ここでは、TDF<TR=14Δtであり、時間差TDFの方がクロック間時間差TR=14Δtよりも短いという比較処理の結果となっている。
更新期間TP2の次の更新期間TP3では、更新期間TP2での比較処理の結果に応じて設定された第10のクロックサイクル(CCT=10)において信号STAを発生し、発生した信号STAに対応して信号レベルが変化する信号STPを取得する。例えば更新期間TP2では、時間差TDFの方がクロック間時間差TR=14Δtよりも短いという比較処理の結果となっている。このため、次の更新期間TP3では、クロック間時間差TRが、より短くなるクロックサイクルが設定されている。例えば更新期間TP2では、クロック間時間差がTR=14Δtとなる第14のクロックサイクルで信号STAを発生していたが、更新期間TP3では、クロック間時間差がTR=10Δtとなる第10のクロックサイクルで信号STAを発生している。そして第10のクロックサイクルでの信号STAと信号STPの時間差TDFとクロック間時間差TR=10Δtとを比較するための比較処理を行う。ここでは、TDF=TR=10Δtであり、時間差TDFとクロック間時間差TR=10Δtが同一(略同一)であるという比較処理の結果となっている。従って、信号STAと信号STPの時間差TDFに対応するデジタル値DQは、例えばクロック間時間差TR=10Δtに対応するデジタル値であると判断される。
このように図15の第2の方式では、前回の更新期間での比較処理の結果がフィードバックされて、今回の更新期間において信号STAを発生させるクロックサイクルが設定され、時間差TDFとクロック間時間差TRの比較処理が行われる。このように、前回の更新期間での比較処理の結果がフィードバックされることで、例えば前述の特許文献4の従来手法に比べて、時間デジタル変換を高速化できる。また、測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できるようになる。
なお、時間差TDFとクロック間時間差TRとを比較するための比較処理としては、後述の繰り返し手法、更新手法及びバイナリーサーチ手法で説明する信号STPとクロック信号CK2の位相比較などにより実現できる。或いは、クロック信号CK1に基づく第1のカウント値やクロック信号CK2に基づく第2のカウント値を用いて、当該比較処理を実現してもよい。例えば信号STPの信号レベルが変化したタイミングでの第1、第2のカウント値を用いて、当該比較処理を実現してもよい。
5.第3の構成例
図16に本実施形態の集積回路装置10の第3の構成例を示す。図16の第3の構成例では図10の制御部150として同期化回路110が設けられている。
同期化回路110は、クロック信号CK1とクロック信号CK2の位相同期を行う。例えば同期化回路110は、クロック信号CK1とクロック信号CK2を位相同期タイミング毎(所与のタイミング毎)に位相同期させる。具体的には、クロック信号CK1、CK2の遷移タイミングを位相同期タイミング毎に一致させる位相同期を行う。
図17に同期化回路110の第1の構成例を示し、図18に同期化回路110の動作を説明する信号波形図を示す。発振回路101、102は、各々、発振子XTAL1、XTAL2を発振させて、クロック信号CK1、CK2を生成する。例えば発振回路101、102での発振信号OS1、OS2が、バッファー回路BA3、BA4によりバッファリングされて、クロック信号CK1、CK2として出力される。
そして図17の同期化回路110は、発振回路101での発振信号OS1(第1の発振信号)と発振回路102での発振信号OS2(第2の発振信号)の位相同期を行う。例えば同期化回路110は、発振信号OS1、OS2を位相同期タイミング毎に位相同期させる。例えば図18において、位相同期タイミングTMAで発振信号OS1、OS2を位相同期させ、次の位相同期タイミングTMBでも発振信号OS1、OS2を位相同期させる。その次の位相同期タイミングでも同様である。この位相同期により、位相同期タイミングにおいて発振信号OS1、OS2の位相が揃うようになる。
このように、図17の同期化回路110は、クロック信号CK1、CK2が所与の位相関係になるように、発振回路101、102を制御している。
更に具体的には同期化回路110は、クロック信号CK1の遷移タイミングとクロック信号CK2の遷移タイミングを、位相同期タイミング毎に一致させる位相同期を行う。例えば図18の位相同期タイミングTMAで、同期化回路110による位相同期が行われることで、クロック信号CK1、CK2の遷移タイミング(エッジ)が一致するようになる。また位相同期タイミングTMBで、同期化回路110による位相同期が行われることで、クロック信号CK1、CK2の遷移タイミングが一致するようになる。
また同期化回路110は、図17に示すように、発振回路101の発振ループLP1(第1の発振ループ)と発振回路102の発振ループLP2(第2の発振ループ)を、位相同期タイミング毎に電気的に接続する。例えば同期化回路110は、発振回路101が含む発振用のバッファー回路BA1(第1のバッファー回路)の出力ノードNA1と、発振回路102が含む発振用のバッファー回路BA2(第2のバッファー回路)の出力ノードNA2を接続する。
具体的には同期化回路110は、クロック信号CK1、CK2の一方のクロック信号に基づいてカウント動作を行うカウンター112を含む。図17ではカウンター112は例えばクロック信号CK1に基づいてカウント動作を行っている。そして同期化回路110は、カウンター112のカウント値が、所与の設定値に達する毎に位相同期を行う。この設定値は、例えば図18の位相同期タイミングTMAとTMBの間のクロック信号CK1(又はクロック信号CK2)のクロック数に対応する値である。
更に具体的には同期化回路110は、発振回路101の発振ループLP1と発振回路102の発振ループLP2を電気的に接続するスイッチ回路SWAを含む。スイッチ回路SWAはカウンター112からの信号CTAに基づいてオンになり、発振ループLP1と発振ループLP2を電気的に接続する。例えば図18に示すように信号CTAは、位相同期タイミング毎にアクティブ(例えばHレベル)になるパルス信号であり、信号CTAがアクティブになると、スイッチ回路SWAがオンになる。具体的には、カウンター112は、カウント値が設定値に達すると信号CTAをアクティブにし、これによりスイッチ回路SWAがオンになる。その後にカウンター112のカウント値はリセットされる。
なお図17において、スイッチ回路SWAがオンになった時に、発振信号OS1と発振信号OS2の位相がちょうど180度だけずれていた場合には、発振が停止してしまう問題が生じるおそれがある。
そこで同期化回路110では、発振回路101、102の一方の発振回路を起動し、一方の発振回路の起動後の位相同期タイミング(例えば初回の位相同期タイミング)で、他方の発振回路を起動することが望ましい。例えば図17では、発振回路101を起動し、発振回路101の起動後の位相同期タイミングで、発振回路102を起動する。発振回路101の起動は、例えば発振回路101に設けられた不図示の種回路により実現できる。そして発振回路101の起動後の位相同期タイミングで、スイッチ回路SWAがオンになることで、発振回路101での発振信号OS1が発振回路102の発振ループLP2に伝達される。そして、伝達された発振信号OS1が種信号となって、発振回路102の発振が起動する。このようにすれば、上記のような発振が停止してしまう問題が発生するのを防止できる。
図19に同期化回路110の第2の構成例を示す。図19では同期化回路110としてPLL回路120を用いている。PLL回路120は、時間デジタル変換回路20に入力されるクロック信号CK1、CK2の位相同期を行う。PLL回路120は、クロック信号CK1、CK2が所与の周波数関係になるように発振回路101を制御している。
具体的には図19に示すように、PLL回路120は、分周回路122、124(第1、第2の分周回路)と、位相検出器126(位相比較器)を含む。分周回路122は、クロック信号CK1を分周して、分周クロック信号DCK1(第1の分周クロック信号)を出力する。具体的には、クロック信号CK1のクロック周波数f1を1/Nにする分周を行って、クロック周波数がf1/Nとなる分周クロック信号DCK1を出力する。
分周回路124は、クロック信号CK2を分周して、分周クロック信号DCK2(第2の分周クロック信号)を出力する。具体的には、クロック信号CK2のクロック周波数f2を1/Mにする分周を行って、クロック周波数がf2/Mとなる分周クロック信号DCK2を出力する。例えば集積回路装置10は発振回路102を含み、この発振回路102は、発振子XTAL2を発振させて、クロック信号CK2を生成し、分周回路124に出力する。そして位相検出器126は、分周クロック信号DCK1と分周クロック信号DCK2の位相比較を行う。
また集積回路装置10は発振回路101を含み、発振回路101は、PLL回路120の位相検出器126の位相比較結果に基づき制御されて、発振子XTAL1を発振させる。この発振回路101は例えばPLL回路120の構成要素でもある。具体的には発振回路101は、例えば電圧制御で発振周波数が制御される電圧制御型の発振回路(VCXO)である。そしてPLL回路120は、チャージポンプ回路128を含んでおり、位相検出器126は、位相比較結果である信号PQをチャージポンプ回路128に出力する。信号PQは、例えばアップ/ダウン信号であり、チャージポンプ回路128は、この信号PQに基づく制御電圧VCを、発振回路101に出力する。例えばチャージポンプ回路128はループフィルターを含んでおり、このループフィルターにより、信号PQであるアップ/ダウン信号を制御電圧VCに変換する。発振回路101は、制御電圧VCに基づいて発振周波数が制御される発振子XTAL1の発振動作を行って、クロック信号CK1を生成する。例えば発振回路101は可変容量回路を有しており、制御電圧VCに基づいて可変容量回路の容量値が制御されることで、発振周波数が制御される。
図19の第2の構成例によれば、PLL回路120を有効利用して、クロック信号CK1、CK2の位相同期を実現できる。即ち、図18と同様に、位相同期タイミング毎にクロック信号CK1、CK2の遷移タイミングを一致させる位相同期を実現できる。
以上のように集積回路装置10に同期化回路110を設ければ、位相同期タイミング毎にクロック信号CK1、CK2の遷移タイミングを一致させることが可能になる。従って、位相同期タイミングを基準タイミングとして、回路処理を開始することが可能になるため、回路処理や回路構成の簡素化を図れる。またクロック信号CK1、CK2の遷移タイミングが偶然に一致するのを待つことなく、同期化回路110による位相同期タイミングから、直ぐに時間デジタル変換の処理を開始できるようになる。従って、時間デジタル変換の高速化を図れる。また同期化回路110を設けることで、位相同期タイミングでのクロック信号CK1、CK2の遷移タイミングの時間差に起因する誤差を、最小限にできる。従って、この時間差に起因してシステム的に発生する誤差を十分に低減して、精度の向上等を図れるようになる。
例えば前述の特許文献4の従来手法では、エッジ一致検出回路により、第1、第2のクロックパルスのエッジの一致を検出し、エッジの一致が検出されたことを条件に、時間計測を開始する。しかしながら、この従来手法では、第1、第2のクロックパルスのエッジの一致が検出されない限り、時間計測を開始できないため、時間計測の開始が遅れてしまい、時間デジタル変換の変換時間が長くなってしまうという第1の問題点がある。また第1、第2のクロックパルスのクロック周波数の関係が、同期点においてエッジが一致しないような周波数の関係である場合には、偶然でしかエッジが一致しないようになり、時間デジタル変換の実現が困難になるという第2の問題点がある。また第1、第2のクロックパルスの同期点のタイミングを、システム的に確定できないため、回路処理や回路構成が複雑化してしまうという第3の問題点がある。更に第1、第2のクロックパルスのエッジの一致検出に誤差がある場合には、その誤差が原因で精度が低下してしまうという第4の問題点がある。
これに対して本実施形態では、同期化回路110を設けることで、位相同期タイミング毎に、強制的にクロック信号CK1、CK2の遷移タイミングを一致させることができる。従って、位相同期タイミングの後に、直ぐに時間デジタル変換処理を開始できるため、従来手法の上述の第1の問題点を解消できる。また本実施形態によれば、クロック信号CK1、CK2のクロック周波数の関係が、遷移タイミングが一致しないような周波数の関係である場合にも、同期化回路110により、位相同期タイミング毎に強制的にクロック信号CK1、CK2の遷移タイミングが一致するようになる。従って、従来手法の第2の問題点を解消できる。また、位相同期タイミングは、同期化回路110の位相同期によりシステム的に確定できるため、回路処理や集積回路装置を簡素化でき、従来手法の第3の問題点を解消できる。またクロック信号CK1、CK2の遷移タイミングが位相同期タイミング毎に一致することで、クロック信号CK1、CK2の遷移タイミングのずれに起因する変換誤差を低減でき、従来手法の第4の問題点も解消できる。
6.発振回路
図20に発振回路100の第1の構成例を示す。ここでは発振回路101、102を代表して、発振回路100と記載している。
図20の発振回路100(101、102)は、発振用のバッファー回路BAB、可変容量回路CB1、CB2(可変容量キャパシター。広義にはキャパシター)、帰還抵抗RBを含む。バッファー回路BABは1又は複数段(奇数段)のインバーター回路により構成できる。図20ではバッファー回路BABは、3段のインバーター回路IV1、IV2、IV3により構成されている。このバッファー回路BAB(IV1〜IV3)は、発振のイネーブル・ディスエーブルの制御や、流れる電流の制御が可能な回路であってもよい。
発振子XTALの一端(NB1)、他端(NB2)には、各々、可変容量回路CB1、CB2が設けられている。また発振子XTALの一端と他端の間には、帰還抵抗RBが設けられている。可変容量回路CB1、CB2は、制御電圧VC1、VC2(広義には制御信号)に基づいて、その容量値が制御される。可変容量回路CB1、CB2は、可変容量ダイオード(バラクター)などにより実現される。このように容量値を制御することで、発振回路100の発振周波数(クロック周波数)を調整(微調整)することが可能になる。
なお、発振子XTALの一端及び他端の一方にのみ可変容量回路を設けてもよい。また可変容量回路の代わりに、容量値が可変ではない通常のキャパシターを設けてもよい。
図21に発振回路100の第2の構成例を示す。この発振回路100は、電流源IBX、バイポーラートランジスターTRX、抵抗RX、キャパシターCX2、CX3、可変容量回路CX1(可変容量キャパシター)を有する。例えば電流源IBX、バイポーラートランジスターTRX、抵抗RX、キャパシターCX3により発振用のバッファー回路BAXが構成される。
電流源IBXは、バイポーラートランジスターTRXのコレクターにバイアス電流を供給する。抵抗RXは、バイポーラートランジスターTRXのコレクターとベースの間に設けられる。
容量が可変である可変容量回路CX1の一端は、発振子XTALの一端(NX1)に接続される。具体的には、可変容量回路CX1の一端は、集積回路装置10の発振子用の第1の端子(発振子用パッド)を介して発振子XTALの一端に接続される。キャパシターCX2の一端は、発振子XTALの他端(NX2)に接続される。具体的には、キャパシターCX2の一端は、集積回路装置10の発振子用の第2の端子(発振子用パッド)を介して発振子XTALの他端に接続される。キャパシターCX3は、その一端が発振子XTALの一端に接続され、その他端がバイポーラートランジスターTRXのコレクターに接続される。
バイポーラートランジスターTRXには、発振子XTALの発振により生じたベース・エミッター間電流が流れる。そしてベース・エミッター間電流が増加すると、バイポーラートランジスターTRXのコレクター・エミッター間電流が増加し、電流源IBXから抵抗RXに分岐するバイアス電流が減少するので、コレクター電圧VCXが低下する。一方、バイポーラートランジスターTRXのベース・エミッター間電流が減少すると、コレクター・エミッター間電流が減少し、電流源IBXから抵抗RXに分岐するバイアス電流が増加するので、コレクター電圧VCXが上昇する。このコレクター電圧VCXはキャパシターCX3を介して発振子XTALの一端にフィードバックされる。即ちキャパシターCX3によりAC成分がカットされて、DC成分がフィードバックされる。このようにバイポーラートランジスターTRX等により構成される発振用のバッファー回路BAXは、ノードNX2の信号の反転信号(位相差が180度の信号)をノードNX1に出力する反転回路(反転増幅回路)として動作する。
可変容量ダイオード(バラクター)などにより構成される可変容量回路CX1の容量値は、制御電圧VC(制御信号)に基づいて制御される。これにより発振回路100の発振周波数の調整が可能になる。例えば発振子XTALの発振周波数が温度特性を有している場合に、発振周波数の温度補償等も可能になる。
なお発振回路100(101、102)は図20、図21の構成に限定されず、種々の変形実施が可能である。例えばバッファー回路の構成や、可変容量回路やキャパシターの接続構成として、種々の構成を採用できる。例えば可変容量回路(CB1、CB2、CX1)の容量値をデジタル値で調整できるようにしてもよい。この場合には、可変容量回路は、複数のキャパシター(キャパシターアレイ)と、デジタル値である周波数制御データ(広義には制御信号)に基づき各スイッチ素子のオン、オフが制御される複数のスイッチ素子(スイッチアレイ)により構成される。これらの複数のスイッチ素子の各スイッチ素子は、複数のキャパシターの各キャパシターに電気的に接続される。そして、これらの複数のスイッチ素子がオン又はオフされることで、複数のキャパシターのうち、発振子XTALの一端に、その一端が接続されるキャパシターの個数が変化する。これにより、可変容量回路の容量値が制御されて、発振子XTALの一端の容量値が変化する。従って、周波数制御データにより、可変容量回路の容量値が直接に制御されて、発振信号の発振周波数を制御できるようになる。
7.時間デジタル変換回路の構成
図22に時間デジタル変換回路20の構成例を示す。時間デジタル変換回路20は、位相検出器21、22、処理部30、カウンター部40を含む。なお時間デジタル変換回路20は図22の構成には限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
位相検出器21(位相比較器)は、クロック信号CK1、CK2が入力され、リセット信号RSTをカウンター部40に出力する。例えば位相同期タイミングにおいてアクティブになるパルス信号のリセット信号RSTを出力する。
位相検出器22(位相比較器)は、信号STPとクロック信号CK2が入力され、位相比較結果の信号PQ2を出力する。位相検出器22は、例えば信号STP、クロック信号CK2の一方の信号を他方の信号でサンプリングすることで、信号STPとクロック信号CK2の位相比較を行う。位相比較結果の信号PQ2は処理部30に出力される。
カウンター部40は、カウント値のカウント処理を行う。例えばカウンター部40は、クロック信号CK1に基づいてカウント処理を行う第1のカウンターと、クロック信号CK2に基づいてカウント処理を行う第2のカウンターの少なくとも一方を含む。これらの第1、第2のカウンターは、例えば位相検出器22からのリセット信号RSTに基づいて、そのカウント値がリセットされる。そしてカウンター部40でのカウント値CQは処理部30に出力される。カウント値CQは、クロック信号CK1、CK2に基づいてカウント処理を行う第1、第2のカウンターの少なくとも一方のカウンターのカウント値であり、後述のCCT、TCNTなどに相当する。
処理部30は、時間をデジタル値DQに変換する処理を行う。即ち、時間デジタル変換についての種々の演算処理を行う。例えば処理部30は、信号STAと信号STPの時間差に対応するデジタル値DQを求める演算処理を行う。具体的には、処理部30は、カウンター部40からのカウント値CQや位相検出器22からの位相比較結果の信号PQ2に基づいて、時間デジタル変換の演算処理を行う。処理部30は、例えばASICのロジック回路や、或いはCPU等のプロセッサーなどにより実現できる。
処理部30は、出力コード生成部31、信号出力部32、レジスター部33を含む。出力コード生成部31は、時間デジタル変換の演算処理を実行して、最終的なデジタル値DQを、最終的な出力コードとして出力する。信号出力部32は、信号STAを生成して出力する。信号出力部32は、クロック信号CK1に基づいて信号STAを出力する。例えば信号出力部32は、後述するように、例えばクロック信号CK1に基づいて、クロック信号CK1のクロックサイクル毎に信号STAを出力する。或いは信号出力部32は、例えばクロックサイクル指定値で指定されるクロックサイクルで、信号STAを出力する。レジスター部33は1又は複数のレジスターにより構成される。例えばレジスター部33は、後述するクロックサイクル指定情報を記憶するレジスターなどを含む。レジスター部33は例えばフリップフロップ回路やメモリー素子などにより実現できる。
図23に、位相検出器22の構成例を示す。位相検出器22は、例えばフリップフロップ回路DFBにより構成される。フリップフロップ回路DFBのデータ端子には信号STPが入力され、クロック端子にはクロック信号CK2が入力される。これにより、信号STPをクロック信号CK2でサンプリングすることによる位相比較を実現できる。なおフリップフロップ回路DFBのデータ端子にクロック信号CK2を入力し、クロック端子に信号STPを入力するようにしてもよい。これにより、クロック信号CK2を信号STPでサンプリングすることによる位相比較を実現できる。
8.信号STAの繰り返し手法
次に本実施形態の時間デジタル変換手法の種々の例について説明する。まず、信号STAをクロックサイクル毎に繰り返して生成する手法について説明する。
図24は、本実施形態の信号STAの繰り返し手法(以下、適宜、単に、繰り返し手法と記載する)を説明する信号波形図である。図24では位相同期タイミングTMにおいてクロック信号CK1、CK2の位相同期が行われている。この位相同期は同期化回路110により行われる。この位相同期タイミングTMにおいて、カウンター部40(第2のカウンター)のカウント値TCNTが例えば0にリセットされる。
なお、位相同期タイミングTMが、集積回路装置10のシステムにおいて既知のタイミングとなる場合には、位相同期タイミングTMは、例えばタイミング制御部(不図示)により設定される。この場合には図22の位相検出器21の機能はタイミング制御部により実現されることになる。即ちタイミング制御部が、位相同期タイミングTMにおいてアクティブになるリセット信号RSTを、カウンター部40に出力する。
そして時間デジタル変換回路20は、クロック信号CK1、CK2の位相同期タイミングTMの後、クロック信号CK1に基づいて信号STAの信号レベルを遷移させる。具体的には、位相同期タイミングTMの後、クロック信号CK1のクロックサイクル毎に信号STAの信号レベルを遷移させる。例えば図22の信号出力部32が、クロック信号CK1をバッファー回路によりバッファリングした信号を、信号STAとして出力することで、クロックサイクル毎に信号STAの信号レベルが遷移するようになる。
図24においてCCTはクロックサイクル値である。クロックサイクル値CCTは、クロック信号CK1のクロックサイクル毎に更新される。具体的にはクロックサイクル毎にインクリメントされる。なお、ここでは、説明の便宜上、最初のクロックサイクルのクロックサイクル値をCCT=0としている。このため次のクロックサイクルのクロックサイクル値はCCT=1になる。また図24では、CCTはクロック信号CK1のクロックサイクル値となっているが、クロック信号CK2のクロックサイクル値を用いてもよい。
このように、位相同期タイミングTMの後、クロック信号CK1に基づいて信号STAの信号レベルが遷移すると、図8、図9で説明したように、信号STAに対応して信号STPの信号レベルが遷移する。ここでは、信号STA、STPの遷移タイミングの時間差はTDFとなっている。
この場合に時間デジタル変換回路20は、図24のG1〜G6に示すように、信号STPとクロック信号CK2との位相比較を行う。そして位相比較の結果に基づいて、信号STA、STPの遷移タイミングの時間差TDFに対応するデジタル値DQを求める。具体的には図22の処理部30が、位相検出器22からの位相比較結果の信号PQ2に基づいて、デジタル値DQを求める演算処理を行う。
例えば図2で説明したように、位相同期タイミングTMの後、クロック信号CK1、CK2の遷移タイミングの時間差であるクロック間時間差TRは、例えばΔt、2Δt、3Δt・・・6Δtというように、クロック信号CK1のクロックサイクル毎に増加して行く。本実施形態の繰り返し手法では、位相同期タイミングTMの後に、このようにΔtずつ増加するクロック間時間差TRに着目して、時間デジタル変換を実現している。
例えば図24のG1〜G3では、信号STPをクロック信号CK2でサンプリングした信号である位相比較結果の信号PQ2は、Lレベルになっている。即ちG1〜G3では、信号STPの方がクロック信号CK2よりも位相が遅れているため、信号PQ2はLレベルになる。
このように図24のG1〜G3では、信号STPとクロック信号CK2の位相比較の結果により、信号STPの方がクロック信号CK2よりも位相が遅れていると判断されている。別の言い方をすれば、G1、G2、G3では、各々、TDF>TR=Δt、TDF>TR=2Δt、TDF>TR=3Δtとなっており、信号STA、STPの遷移タイミングの時間差TDFの方が、クロック信号CK1、CK2のクロック間時間差TRよりも長くなっている。
そして図24のG4では、信号STPとクロック信号CK2の位相の前後関係が入れ替わっている。例えば信号STPの方がクロック信号CK2よりも位相が遅れている状態から、信号STPの方がクロック信号CK2よりも位相が進んでいる状態に入れ替わっている。
このように位相の前後関係が入れ替わると、G4〜G6に示すように、信号STPをクロック信号CK2でサンプリングした信号である位相比較結果の信号PQ2は、Hレベルになる。即ちG4〜G6では、信号STPの方がクロック信号CK2よりも位相が進んでいるため、信号PQ2はHレベルになる。別の言い方をすれば、G4、G5、G6では、各々、TDF<TR=4Δt、TDF<TR=5Δt、TDF<TR=6Δtとなっており、信号STA、STPの遷移タイミングの時間差TDFの方が、クロック信号CK1、CK2のクロック間時間差TRよりも短くなっている。
そして図24のG1〜G3では、位相比較結果の信号PQ2がLレベルであり、信号STPの方がクロック信号CK2よりも位相が遅れていると判断されている。この場合には、カウント値TCNTは非更新になる。例えば、カウント値TCNTは0から増加しない。一方、G4〜G6では、位相比較結果の信号PQ2がHレベルであり、信号STPの方がクロック信号CK2よりも位相が進んでいると判断されている。この場合には、カウント値TCNTが更新される。例えば、カウント値TCNTはクロックサイクル毎に例えば1ずつインクリメントされる。
時間デジタル変換回路20(処理部30)は、このようにして求められたカウント値TCNTを用いて、時間差TDFに対応するデジタル値DQを求める。例えばカウント値TCNTで表されるコードの変換処理を行うことで、最終的なデジタル値DQである出力コードを求めて出力する。
図25は本実施形態の繰り返し手法の説明図である。位相同期タイミングTMA、TMBにおいて、同期化回路110によりクロック信号CK1、CK2の位相同期が行われる。これによりクロック信号CK1、CK2の遷移タイミングが位相同期タイミングTMA、TMBにおいて一致するようになる。そして、位相同期タイミングTMAとTMBの間が測定期間TSとなる。本実施形態の繰り返し手法ではこの測定期間TSにおいて、時間差TDFに対応するデジタル値DQを求める。
具体的には図24、図25のG4に示すように、時間デジタル変換回路20は、信号STPとクロック信号CK2の位相の前後関係が入れ替わるタイミング(クロックサイクル)を特定することで、時間差TDFに対応するデジタル値DQを求める。例えばG4に示すCCT=4となるクロックサイクルを特定することで、時間差TDFに対応するデジタル値DQは、例えばTR=4Δtに対応するデジタル値(或いは3Δtと4Δtの間の値に対応するデジタル値)であると判断できる。従って、図25の1回の測定期間TSで、時間差TDFをデジタル値DQに変換することが可能になるため、時間デジタル変換の高速化を図れる。
例えば前述の特許文献4の従来手法では、時間計測を行う1回の測定期間において1つのスタートパルスしか発生しないため、最終的なデジタル値を得るためには、非常に多い回数の測定期間を繰り返す必要がある。
これに対して本実施形態の繰り返し手法によれば、図24、図25に示すように1回の測定期間TSにおいて、信号STAを、複数回発生させ、複数回(例えば1000回以上)の位相比較を行うことで、デジタル値DQを求めている。これにより、最終的なデジタル値DQを1回の測定期間TS内で求めることが可能になるため、従来手法に比べて時間デジタル変換を大幅に高速化できる。
なお図25において、測定期間TSの長さは、この測定期間TSでの例えばクロック信号CK1のクロック数N(クロックサイクル数)に相当する。例えば同期化回路110は、設定されたクロック数Nに対応する測定期間TS毎に、クロック信号CK1、CK2の位相同期を行うことになる。そして本実施形態の繰り返し手法では、高分解能の時間デジタル変換を実現するために、この測定期間TSでのクロック数Nを、例えば1000以上(或いは5000以上)というように非常に大きな数に設定する。例えばクロック信号CK1、CK2のクロック周波数をf1、f2とした場合に、本実施形態での時間デジタル変換の分解能は、Δt=|f1−f2|/(f1×f2)と表すことができる。従って、周波数差|f1−f2|が小さいほど、或いはf1×f2が大きいほど、分解能Δtは小さくなり、高分解能の時間デジタル変換を実現できる。そして分解能Δtが小さくなれば、測定期間TSでのクロック数Nも大きくなる。
そしてカウント値TCNTは、図25の期間TSBの長さに相当する。ここでは、位相同期タイミングTMAから、位相の前後関係が入れ替わるG4のタイミングまでの前半の期間をTSFとし、G4のタイミングから位相同期タイミングTMBまでの後半の期間をTSBとしている。例えば期間TSFでのクロック信号CK1のクロック数(クロックサイクル数)をNFとした場合には、例えばN=NF+TCNTが成り立つ。例えば図24ではNF=4となるため、最終的なデジタル値DQ=4×Δtに対応する値は、クロック数NFに対応するデジタル値になる。このため時間デジタル変換回路20(処理部30)は、カウント値TCNTに基づいて、NF=N−TCNTに対応するデジタル値を求めることになる。例えばデジタル値DQが8ビットである場合には、クロック数Nに対応するデジタル値は例えば11111111になる。但し、クロック数NFのカウント処理を行って、デジタル値DQを求めるようにしてもよい。
なお、測定期間TSに対応するクロック数Nを大きくした場合には、図24において測定可能な時間差TDFが短くなるため、ダイナミックレンジが小さくなってしまう。しかしながら本実施形態の繰り返し手法では、クロック数Nを大きくして分解能を高めながら、1回の測定期間TSにおいて時間デジタル変換を完了させている。これにより、例えばフラッシュ型のA/D変換のように変換処理の高速化を実現しながら、高分解能化も実現できるようになる。
この場合に本実施形態の繰り返し手法では、常にクロックサイクル毎に信号STAを発生して位相比較を行うのではなく、特定の期間においてだけ信号STAを発生して位相比較を行うようにしてもよい。例えば後述するバイナリーサーチの手法により、デジタル値DQの探索範囲を絞った後に、その探索範囲に対応する期間において、クロックサイクル毎に信号STAを発生して位相比較を行い、最終的なデジタル値DQを求めるようにしてもよい。この場合には、例えば図25の測定期間TSにおいて、絞られた探索範囲に対応する期間においてだけ、クロックサイクル毎に信号STAを発生して位相比較を行う時間デジタル変換を行えばよい。また、位相の前後関係が入れ替わるタイミング(G4)が特定された後は、信号STAを発生しないようにして、省電力化を図るようにしてもよい。
また本実施形態では、図1に示すように、クロック信号CK1、CK2は、各々、発振子XTAL1、XTAL2を用いて生成されるクロック信号になっている。このように、発振子XTAL1、XTAL2により生成されたクロック信号CK1、CK2を用いる手法によれば、バーニア遅延回路のように半導体素子を用いて時間デジタル変換を実現する従来手法に比べて、時間(物理量)の測定の精度を大幅に向上できる。
例えば半導体素子を用いた従来手法は、分解能の向上については比較的容易であるが、精度の向上については難しいという課題がある。即ち、半導体素子である遅延素子の遅延時間は、製造ばらつきや環境の変化により大きく変動する。このため、この変動が原因で、測定の高精度化には限界がある。例えば相対的な精度については、ある程度保証できるが、絶対的な精度を保証することは難しい。
これに対して発振子の発振周波数は、半導体素子である遅延素子の遅延時間に比べて、製造ばらつきや環境の変化による変動が極めて小さい。従って、発振子XTAL1、XTAL2により生成されたクロック信号CK1、CK2を用いて時間デジタル変換を行う手法によれば、半導体素子を用いる従来手法に比べて、精度を大幅に向上できる。またクロック信号CK1、CK2の周波数差を小さくすることで、分解能についても高めることができる。
例えばクロック信号CK1、CK2の周波数差をΔf=|f1−f2|=1MHzとし、f1、f2を100MHz程度とすれば、時間測定の分解能Δt=|f1−f2|/(f1×f2)を、100ps(ピコセカンド)程度とすることができる。同様に、f1、f2を100MHz程度とし、Δf=100kHz、10kHz、1kHzとすれば、各々、分解能をΔt=10ps、1ps、0.1ps程度とすることができる。そして、発振子XTAL1、XTAL2の発振周波数の変動は、半導体素子を用いる手法に比べて、極めて小さい。従って、分解能の向上と精度の向上を両立して実現できる。
また前述した特許文献4の従来手法では、水晶発振器を用いて時間デジタル変換を実現している。しかしながら、この従来手法では、第1、第2のクロックパルスのエッジが一致する同期点のタイミングから、時間計測の開始タイミングを順次に遅らせて行く構成となっている。そして各時間計測は、第1、第2のクロックパルスのエッジが一致した同期点のタイミングから行われ、この時間計測を何回も繰り返す必要がある。このため、時間デジタル変換の変換時間が非常に長くなってしまうという問題がある。
これに対して本実施形態の繰り返し手法では、測定期間TSにおいて、信号STAを、複数回発生させ、複数回の位相比較を行うことで、時間デジタル変換を実現している。従って、従来手法に比べて時間デジタル変換を大幅に高速化できる。
9.クロックサイクル指定値の更新手法
次に本実施形態の時間デジタル変換手法として、クロックサイクル指定値(広義にはクロックサイクル指定情報)の更新により時間デジタル変換を実現する手法について説明する。図26〜図28は、クロックサイクル指定値の更新手法(以下、適宜、単に、更新手法と記載する)を説明する信号波形図である。CINはクロックサイクル指定情報である。以下ではCINが、クロックサイクル指定情報で表されるクロックサイクル指定値であるとして説明を行う。
TMA、TMBは位相同期タイミングである。図26〜図28では位相同期タイミングTMA、TMBはクロック信号CK1、CK2の遷移タイミングが一致するタイミングとなっている。但し本実施形態の更新手法はこれに限定されず、位相同期タイミングTMA、TMBはクロック信号CK1、CK2の位相の前後関係が入れ替わるタイミングであってもよい。位相の前後関係が入れ替わるタイミングは、一方のクロック信号の方が他方のクロック信号よりも位相が進んでいる状態から、一方のクロック信号の方が他方のクロック信号よりも位相が遅れている状態に入れ替わるタイミングである。
更新期間TPは位相同期タイミングTMA、TMBの間の期間である。本実施形態の更新手法では更新期間TPにおいて、クロックサイクル指定値の例えば1回の更新が行われる。なお図26〜図28では説明の簡素化のために、更新期間TPでのクロック信号CK1のクロック数が14である場合を示している。しかし実際には、高い分解能に設定するために、更新期間TPでのクロック数を、例えば1000以上(或いは5000以上)というように非常に大きな数に設定する。
図26の更新期間TP(第1の更新期間)では、クロックサイクル指定値がCIN=3になっている。従って、CIN=3で指定されるクロックサイクル(CCT=3)で信号STAの信号レベルを遷移させる。このように本実施形態の更新手法ではクロックサイクル指定値CIN(クロックサイクル指定情報)に基づき指定されるクロック信号CK1のクロックサイクルで、信号STAの信号レベルを遷移させている。そして、図8、図9で説明したように、この信号STAに対応して信号STPの信号レベルが遷移しており、信号STA、STPの遷移タイミングの時間差はTDFとなっている。一方、CIN=3で指定されるクロックサイクル(CCT=3)では、図2で説明したようにクロック信号CK1、CK2のクロック間時間差は、TR=CIN×Δt=3Δtになっている。
この場合に本実施形態の更新手法では、図26のA1に示すように、信号STPとクロック信号CK2の位相比較を行う。この位相比較は、例えば信号STP及びクロック信号CK2の一方の信号を他方の信号でサンプリングすることで実現できる。
そして図26のA1では、信号STPをクロック信号CK2でサンプリングした結果である位相比較結果がLレベルになっている。この位相比較の結果により、信号STPの方がクロック信号CK2よりも位相が遅れていると判断する。別の言い方をすれば、図26のA1ではTDF>TR=3Δtとなっており、信号STA、STPの時間差TDFの方が、クロック信号CK1、CK2のクロック間時間差TR=3Δtよりも長くなっている。この場合には、クロックサイクル指定値CINを増加させる更新を行う。
図27の更新期間TP(第2の更新期間)では、クロックサイクル指定値がCIN=9になっている。例えば図26に示す前回の更新期間TPにおいて、上述のようにクロックサイクル指定値を、CIN=3から増加させる更新が行われることで、CIN=9に更新されている。従って、CIN=9で指定されるクロックサイクル(CCT=9)で信号STAの信号レベルを遷移させる。そして信号STAに対応して信号STPの信号レベルが遷移しており、信号STA、STPの遷移タイミングの時間差はTDFになっている。一方、CIN=9で指定されるクロックサイクル(CCT=9)では、クロック信号CK1、CK2のクロック間時間差は、TR=CIN×Δt=9Δtになっている。
そして本実施形態の更新手法では、図27のA2に示すように信号STPとクロック信号CK2の位相比較を行う。この時、信号STPをクロック信号CK2でサンプリングした結果である位相比較結果がHレベルになっているため、信号STPの方がクロック信号CK2よりも位相が進んでいると判断する。別の言い方をすれば、図27のA2ではTDF<TR=9Δtとなっており、時間差TDFの方がクロック間時間差TR=9Δtよりも短くなっている。この場合はクロックサイクル指定値CINを減少させる更新を行う。
図28の更新期間TP(第3の更新期間)では、クロックサイクル指定値がCIN=6になっている。例えば図27に示す前回の更新期間TPにおいて、上述のようにクロックサイクル指定値を、CIN=9から減少させる更新が行われることで、CIN=6に更新されている。従って、CIN=6で指定されるクロックサイクル(CCT=6)で信号STAの信号レベルを遷移させる。そして信号STAに対応して信号STPの信号レベルが遷移しており、信号STA、STPの遷移タイミングの時間差はTDFになっている。一方、CIN=6で指定されるクロックサイクル(CCT=6)では、クロック信号CK1、CK2のクロック間時間差は、TR=CIN×Δt=6Δtになっている。
そして本実施形態の更新手法では図28のA3に示すように、信号STPとクロック信号CK2の位相比較を行う。この場合に図28のA3では信号STPとクロック信号CK2の遷移タイミング(位相)は一致(略一致)している。別の言い方をすれば図28のA3ではTDF=TR=6Δtとなっている。従って、信号STA、STPの時間差TDFを変換したデジタル値として、DQ=TR=6Δtに対応するデジタル値を出力する。
なお、図26〜図28では説明を簡素化するために、各更新期間でのクロックサイクル指定値CINの増減値を、1よりも大きな値にしているが、実際には、Δシグマ型のA/D変換のように、クロックサイクル指定値CINの増減値は、1又は1以下の小さな値であるGKとすることができる。GKはゲイン係数であり、GK≦1となる値である。
例えば図26、図27では、クロックサイクル指定値CINを3から9に増加させているが、実際には、例えば更新期間毎に、クロックサイクル指定値CINを所与の値GKだけ増加させる更新を行う。例えばGK≦1となるゲイン係数をGKとした場合に、クロックサイクル指定値CINを+GKする更新を行う。例えばGK=0.1である場合には、例えば+GKの更新が10回連続した場合に、クロックサイクル指定値CINは1だけインクリメントされることになる。
また図27、図28では、クロックサイクル指定値CINを9から6に減少させているが、実際には、例えば更新期間毎に、クロックサイクル指定値CINを所与の値GKだけ減少させる更新を行う。例えば、クロックサイクル指定値CINを−GKする更新を行う。例えばGK=0.1である場合には、例えば−GKの更新が10回連続した場合に、クロックサイクル指定値CINは1だけデクリメントされることになる。
また図28のA3において、信号STPとクロック信号CK2の遷移タイミングが略一致した後も、クロックサイクル指定値CINを更新して行き、例えばCINが6、7、6、7・・・というように変化したとする。この場合には、最終結果として出力されるデジタル値DQは、6Δtと7Δtの間の値(例えば6.5×Δtなど)とすることができる。このように本実施形態の更新手法によれば、Δシグマ型のA/D変換のように、実質的な分解能を小さくすることもできる。
以上のように本実施形態の更新手法では、信号STAに対応して信号レベルが遷移する信号STPと、クロック信号CK2との位相比較を行い、位相比較の結果に基づいて、信号STAの信号レベルを遷移させるクロックサイクル指定値CINを更新している。具体的には、各更新期間においてクロックサイクル指定値CINを更新して行く。そして更新されたクロックサイクル指定値CINがフィードバックされる構成になっている。従って、測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できる。例えば図28のA3に示すように、測定対象の時間(時間差TDF)に対応するクロックサイクル指定値CINに近づいた後、当該時間が動的に変化した場合にも、それに応じてクロックサイクル指定値CINを順次に更新することで、このような動的な変化に対応することができる。
また本実施形態の更新手法において、クロック信号CK1、CK2の遷移タイミングの不一致による誤差成分を低減する場合には、時間デジタル変換回路20は、クロックサイクル指定値と、クロックサイクル指定値の更新期間でのクロック信号CK1又はクロック信号CK2のクロック数情報とに基づいて、時間差をデジタル値DQに変換する処理を行うことが望ましい。例えば信号STPとクロック信号CK2の位相比較結果とクロック数情報とに基づいて、クロックサイクル指定値CINの更新を行うことで、デジタル値DQを求める。
即ち、本実施形態の更新手法では、位相同期タイミングにおいてクロック信号CK1、CK2の遷移タイミングが厳密に一致しなくても、時間デジタル変換を実現できる。例えば本実施形態の更新手法では、位相同期タイミングTMA、TMBは、クロック信号CK1、CK2の位相の前後関係が入れ替わるタイミングであればよく、クロック信号CK1、CK2の遷移タイミングが完全に一致しなくてもよい。即ち、本実施形態では同期化回路110を設けない変形実施も可能である。
例えば位相同期タイミングにおいてクロック信号CK1、CK2の遷移タイミングを厳密に一致させるためには、N/f1=M/f2の関係を満たす必要がある。ここで、N、Mは、各々、更新期間でのクロック信号CK1、CK2のクロック数であり、2以上の整数である。ところが、図1の発振子XTAL1、XTAL2によるクロック周波数f1、f2を、N/f1=M/f2の関係を厳密に満たすような周波数に設定することは実際には難しい場合がある。そしてN/f1=M/f2の関係が満たされない場合において、同期化回路110を設けないと、位相同期タイミングTMA、TMBにおいてクロック信号CK1、CK2の遷移タイミングにずれが生じ、このずれが変換誤差になってしまう。
そこで本実施形態の更新手法では、各更新期間でのクロック数Nを測定する。位相同期タイミングTMA、TMBにおいて、クロック信号CK1、CK2の遷移タイミングにずれがあることで、クロック数Nは、常には同じ値にはならなくなり、更新期間に応じて変動する。時間デジタル変換回路20は、このように変動するクロック数Nと、信号STP、クロック信号CK2の位相比較結果に基づいて、クロックサイクル指定値CINの更新を行う。こうすることで、位相同期タイミングTMA、TMBでのクロック信号CK1、CK2の遷移タイミングのずれに起因する変換誤差を低減できる。
10.バイナリーサーチ手法
次に本実施形態の時間デジタル変換手法として、バイナリーサーチ手法について説明する。図29は、バイナリーサーチ手法を説明する信号波形図である。図29では、クロック周波数f1、f2の周波数差に対応する分解能で、信号STAと信号STPの遷移タイミングの時間差に対応するデジタル値を、バイナリーサーチにより求めている。具体的には、信号STPとクロック信号CK2の位相比較結果に基づくクロックサイクル指定値CINの更新を、バイナリーサーチにより実現している。
バイナリーサーチ(二分探索、二分割法)は、探索範囲を次々に分割(2分割)することで、探索範囲を狭めながら、最終的なデジタル値を求めて行く手法である。例えば時間差を変換したデジタル値DQを4ビットのデータとし、4ビットの各ビットをb4、b3、b2、b1とする。b4がMSBであり、b1がLSBである。図29では、デジタル値DQの各ビットb4、b3、b2、b1を、バイナリーサーチにより求めている。例えば逐次比較のA/D変換と同様の手法により、デジタル値DQの各ビットb4、b3、b2、b1を順次に求める。
例えば図29において、クロック信号CK1、CK2のクロック周波数は、例えばf1=100MHz(周期=10ns)、f2=94.12MHz(周期=10.625ns)となっており、分解能はΔt=0.625nsとなっている。そして図29のE1、E2は位相同期タイミングであり、クロック信号CK1、CK2の遷移タイミングが例えば一致しているタイミングである。そして、クロックサイクル指定値CINは、例えば初期値であるCIN=8に設定されている。この初期値であるCIN=8は、最初の探索範囲内の例えば真ん中付近の値に相当する。
このようにCIN=8に設定されると、最初の更新期間TP1(第1の更新期間)では、図29のE3に示すように、クロックサイクル値がCCT=8になった場合に、信号STAの信号レベルを遷移させる。この信号STAに対応して信号STPの信号レベルが遷移すると、信号STPとクロック信号CK2の位相比較が行われる。例えば信号STPでクロック信号CK2をサンプリングする位相比較が行われ、E4に示すようにクロック信号CK2のHレベルがサンプリングされて、このHレベルが位相比較結果になる。このように位相比較結果がHレベルである場合には、デジタル値DQのMSBであるビットb4の論理レベルは、b4=1であると判断される。
このようにb4=1が求められたことで、バイナリーサーチの探索範囲が狭まり、最終的なデジタル値DQに対応するCINは、例えば8〜15の探索範囲内にあると判断される。そして、この探索範囲内の値(例えば中央付近の値)に設定されるように、クロックサイクル指定値を、例えばCIN=12に更新する。
このようにCIN=12に更新されると、次の更新期間TP2(第2の更新期間)では、E5に示すように、クロックサイクル値がCCT=12になった場合に、信号STAの信号レベルを遷移させる。そして信号STPとクロック信号CK2の位相比較が行われ、例えばE6に示すようにクロック信号CK2のLレベルがサンプリングされたため、このLレベルが位相比較結果になる。このように位相比較結果がLレベルである場合には、デジタル値DQの次のビットb3の論理レベルは、b3=0であると判断される。
このようにb4=1、b3=0が求められたことで、バイナリーサーチの探索範囲が狭まり、最終的なデジタル値DQに対応するCINは、例えば8〜11の探索範囲内にあると判断される。そして、この探索範囲内の値(例えば中央付近の値)に設定されるように、クロックサイクル指定値を、例えばCIN=10に更新する。
このようにCIN=10に更新されると、次の更新期間TP3(第3の更新期間)では、E7に示すように、クロックサイクル値がCCT=10になった場合に、信号STAの信号レベルを遷移させる。そして信号STPとクロック信号CK2の位相比較が行われ、例えばE8に示すようにクロック信号CK2のHレベルがサンプリングされたため、このHレベルが位相比較結果になる。このように位相比較結果がHレベルである場合には、デジタル値DQの次のビットb2の論理レベルは、b2=1であると判断される。
最後にCIN=11に更新されて、次の更新期間TP4(第4の更新期間)では、E9に示すように、クロックサイクル値がCCT=11になった場合に、信号STAの信号レベルを遷移させる。そして信号STPとクロック信号CK2の位相比較が行われ、例えばE10に示すようにクロック信号CK2のHレベルがサンプリングされたため、このHレベルが位相比較結果になる。このように位相比較結果がHレベルである場合には、デジタル値DQのLSBであるビットb1は、b1=1に設定される。そしてE11に示すように、最終的なデジタル値である出力コードとして、DQ=1011(2進数)が出力される。
このようなバイナリーサーチの手法を用いれば、信号STA、STPの遷移タイミングの時間差に対応するデジタル値DQを、高速に求めることが可能になる。例えば前述の特許文献4の従来手法では、図29の場合には、最終的なデジタル値DQを求めるのに、最大で例えば15回の時間計測が必要になってしまう。これに対して本実施形態の手法によれば、図29に示すように、例えば4回の更新期間で最終的なデジタル値DQを求めることができ、時間デジタル変換の高速化を図れる。
特に、分解能Δtを小さくして、デジタル値DQのビット数Lが大きくなった場合に、従来手法では、例えば2L程度の回数の時間計測が必要になってしまい、変換時間が非常に長くなってしまう。これに対して本実施形態の手法によれば、例えばL回の更新期間で最終的なデジタル値DQを求めることができ、従来手法に比べて時間デジタル変換の大幅な高速化を図れる。
なお、デジタル値DQの上位ビット側を図29のバイナリーサーチ手法で求めた後、下位ビット側(例えばLSBを含む下位ビット。或いはLSBの下位ビット)については、例えば図26〜図28で説明した更新手法で求めるようにしてもよい。例えば図29では、逐次比較型のA/D変換のように、探索範囲(逐次比較範囲)を順次に狭めながら、探索範囲内の値になるようにクロックサイクル指定値CINを更新している。これに対して図26〜図28の更新手法では、Δシグマ型のA/D変換のように、位相比較結果に基づいて、CINを±GKだけ増減させる更新を行っている。GKはゲイン係数であり、GK≦1である。具体的には、信号STPの方がクロック信号CK2よりも位相が遅れているという位相比較結果である場合には、CINを+GKだけ増加させる更新(デジタル演算処理)を行う。一方、信号STPの方がクロック信号CK2よりも位相が進んでいるという位相比較結果である場合には、CINを−GKだけ減少させる更新(デジタル演算処理)を行う。このように2つの手法を組み合わせることで、時間デジタル変換の高速化と高精度化を両立して実現することが可能になる。
11.他の構成例
図30に本実施形態の集積回路装置10の他の構成例を示す。図30の集積回路装置10では、図16の同期化回路110として複数のPLL回路120、130が設けられている。
PLL回路120(第1のPLL回路)はクロック信号CK1と基準クロック信号CKRの位相同期を行う。具体的にはPLL回路120は、発振子XTAL1(第1の発振子)を用いて生成されたクロック周波数f1のクロック信号CK1と、基準クロック信号CKRとが入力され、クロック信号CK1と基準クロック信号CKRとの位相同期を行う。例えばPLL回路120は、クロック信号CK1と基準クロック信号CKRを第1の位相同期タイミング毎(第1の期間毎)に位相同期させる(遷移タイミングを一致させる)。
PLL回路130(第2のPLL回路)はクロック信号CK2と基準クロック信号CKRの位相同期を行う。具体的にはPLL回路130は、発振子XTAL2(第2の発振子)を用いて生成されたクロック周波数f2のクロック信号CK2と、基準クロック信号CKRとが入力され、クロック信号CK2と基準クロック信号CKRとの位相同期を行う。例えばPLL回路130は、クロック信号CK2と基準クロック信号CKRを第2の位相同期タイミング毎(第2の期間毎)に位相同期させる(遷移タイミングを一致させる)。
基準クロック信号CKRは、例えば発振子XTAL3(第3の発振子)を発振回路103により発振させることで生成される。基準クロック信号CKRのクロック周波数frは、クロック信号CK1、CK2のクロック周波数f1、f2とは異なる周波数であり、例えばクロック周波数f1、f2よりも低い周波数である。発振子XTAL3としては、発振子XTAL1、XTAL2と同様の素子を用いることができ、例えば水晶振動子などを用いることができる。水晶振動子を用いることで、ジッターや位相誤差が小さい高精度の基準クロック信号CKRを生成でき、結果的に、クロック信号CK1、CK2のジッターや位相誤差も低減でき、時間デジタル変換の高精度化等を図れるようになる。
このように本実施形態では、PLL回路120によりクロック信号CK1と基準クロック信号CKRが位相同期され、PLL回路130によりクロック信号CK2と基準クロック信号CKRが位相同期される。これによりクロック信号CK1とクロック信号CK2が位相同期するようになる。なお3つ以上のPLL回路(3つ以上の発振子)を設けてクロック信号CK1、CK2の位相同期を行う変形実施も可能である。
具体的にはPLL回路120は、分周回路122、124(第1、第2の分周回路)と、位相検出器126(第1の位相比較器)を含む。分周回路122は、クロック信号CK1のクロック周波数f1を1/N1にする分周を行って、クロック周波数がf1/N1となる分周クロック信号DCK1を出力する。分周回路124は、基準クロック信号CKRのクロック周波数frを1/M1にする分周を行って、クロック周波数がfr/M1となる分周クロック信号DCK2を出力する。そして位相検出器126は、分周クロック信号DCK1と分周クロック信号DCK2の位相比較を行い、アップ/ダウン信号である信号PQ1をチャージポンプ回路128に出力する。そして発振回路101(VCXO)は、チャージポンプ回路128からの制御電圧VC1に基づいて発振周波数が制御される発振子XTAL1の発振動作を行って、クロック信号CK1を生成する。
PLL回路130は、分周回路132、134(第3、第4の分周回路)と、位相検出器136(第2の位相比較器)を含む。分周回路132は、クロック信号CK2のクロック周波数f2を1/N2にする分周を行って、クロック周波数がf2/N2となる分周クロック信号DCK3を出力する。分周回路134は、基準クロック信号CKRのクロック周波数frを1/M2にする分周を行って、クロック周波数がfr/M2となる分周クロック信号DCK4を出力する。そして位相検出器136は、分周クロック信号DCK3と分周クロック信号DCK4の位相比較を行い、アップ/ダウン信号である信号PQ2をチャージポンプ回路138に出力する。そして発振回路102(VCXO)は、チャージポンプ回路138からの制御電圧VC2に基づいて発振周波数が制御される発振子XTAL2の発振動作を行って、クロック信号CK2を生成する。
図31は図30の集積回路装置10の動作を説明する信号波形図である。なお図31では、説明の簡素化のためにN1=4、M1=3、N2=5、M2=4に設定した例を示しているが、実際には、時間デジタル変換の分解能を高めるためにN1、M1、N2、M2は非常に大きな数に設定される。
図31に示すようにクロック信号CK1をN1=4分周した信号が、分周クロック信号DCK1となり、基準クロック信号CKRをM1=3分周した信号が、分周クロック信号DCK2となり、期間T12毎に位相同期が行われる。即ちPLL回路120により、T12=N1/f1=M1/frの関係が成り立つように、クロック信号CK1、基準クロック信号CKRの位相同期が行われる。
またクロック信号CK2をN2=5分周した信号が、分周クロック信号DCK3となり、基準クロック信号CKRをM2=4分周した信号が、分周クロック信号DCK4となり、期間T34毎に位相同期が行われる。即ち、PLL回路130により、T34=N2/f2=M2/frの関係が成り立つように、クロック信号CK2、基準クロック信号CKRの位相同期が行われる。このように期間T12毎にクロック信号CK1と基準クロック信号CKRが位相同期し、期間T34毎に、クロック信号CK2と基準クロック信号CKRが位相同期することで、クロック信号CK1、CK2は、期間TAB毎に位相同期されることになる。ここでTAB=T12×M2=T34×M1の関係が成り立つ。例えばM2=4、M1=3の場合には、TAB=T12×4=T34×3になる。
図30の分周回路122、124、132、134の分周比N1、M1、N2、M2は、実際には非常に大きい数に設定される。図32に分周比の設定の一例を示す。例えば基準クロック信号CKRのクロック周波数がfr=101MHzの場合に、分周回路122、124の分周比をN1=101、M1=100に設定することで、PLL回路120によりf1=102.01MHzのクロック信号CK1が生成される。また分周回路132、134の分周比をN2=102、M2=101に設定することで、PLL回路130によりf2=102MHzのクロック信号CK2が生成される。これにより、図2で説明した時間デジタル変換の分解能(時間分解能)を、Δt=|1/f1−1/f2|=0.96ps(ピコセカンド)に設定でき、非常に高い分解能の時間デジタル変換を実現できるようになる。
図32に示すように、N1とM1は2以上の異なる整数であり、N2とM2も2以上の異なる整数である。またN1、M1の少なくとも1つと、N2、M2の少なくとも1つは異なる整数になっている。また、望ましくは、N1とN2は、最大公約数が1で、最小公倍数がN1×N2になっており、M1とM2は、最大公約数が1で、最小公倍数がM1×M2になっている。
また図32では|N1×M2−N2×M1|=1の関係が成り立っている。即ち、|N1×M2−N2×M1|=1の関係が成り立つようにN1、M1、N2、M2が設定されている。N1=4、M1=3、N2=5、M2=4に設定される図31を例にとれば、|N1×M2−N2×M1|=|4×4−5×3|=1になる。これはクロック信号CK1の16個分の長さとクロック信号CK2の15個分の長さが等しいことを意味する。このようにすれば期間TAB毎に、クロック信号CK1とクロック信号CK2が、1クロックサイクル分(1クロック期間)ずつずれるようになる。これにより、ノギス(バーニア)の原理を利用した時間デジタル変換を容易に実現できるようになる。
図30、図31では、期間TABよりも短い期間T12毎にクロック信号CK1と基準クロック信号CKRの位相同期が行われ、期間TABよりも短い期間T34毎にクロック信号CK2と基準クロック信号CKRの位相同期が行われる。従って、前述の図19の構成例に比べて位相比較を行う頻度が多くなり、クロック信号CK1、CK2のジッター(累積ジッター)や位相ノイズの低減等を図れるようになる。特に、高分解能のΔtを実現するために、N1、M1、N2、M2を大きな数に設定した場合に、図19の構成例では、期間TABの長さが非常に長くなってしまい、誤差が積算されることでジッターや位相誤差が大きくなってしまう。これに対して図30、図31では、期間TABよりも短い期間T12、T34毎に位相比較が行われるため、積算誤差を小さくでき、ジッターや位相誤差を向上できるという利点がある。
なお図30のPLL回路120、130はアナログ方式の回路構成になっているが、デジタル方式(ADPLL)の回路構成を採用してもよい。この場合には各PLL回路(120、130)は、カウンター及びTDCを有する位相検出器と、デジタル演算部などにより実現できる。カウンターは、基準クロック信号(CKR)のクロック周波数(fr)を、クロック信号(CK1、CK2)のクロック周波数(f1、f2)で除算した結果の整数部に相当するデジタルデータを生成する。TDCは、当該除算結果の小数部に相当するデジタルデータを生成する。これらの整数部と小数部の加算結果に対応するデジタルデータがデジタル演算部に出力される。デジタル演算部は、設定周波数データ(FCW1、FCW2)と位相検出器からの比較結果のデジタルデータに基づいて、設定周波数データとの位相誤差を検出し、位相誤差の平滑化処理を行うことで、周波数制御データを生成して、発振回路(101、102)に出力する。発振回路は、周波数制御データに基づいて発振周波数が制御されて、クロック信号(CK1、CK2)を生成する。なおTDCを用いる代わりに、Bang−Bangタイプの位相検出器とPI制御を用いた構成で、デジタル方式のPLL回路を実現してもよい。
12.ジッターと分解能
以上のように本実施形態では高分解能の時間デジタル変換を実現しているが、クロック信号のジッターの累積等が原因となって、高分解能に対応する精度を実現できないという問題がある。例えばジッターを単純にホワイトノイズとすると、その累積ジッターは例えばランダムウォークになる。即ち、自己相関のない完全な雑音のようなジッター(ホワイトノイズ)に対し、その累積和となる累積ジッターは、ランダムウォークとなり、自己相関がある。
例えばランダムウォークは、図33のC1に示すように正規分布(ガウス分布)に分布収束する。量子ウォークはC2、C3に示すように、有限な台(コンパクト・サポート)をもつ所与の確率密度関数に収束する。
例えば図13ではクロック信号CK1、CK2を期間TAB毎に位相同期させている。そして図34のD1に示すようにクロック信号CK1、CK2には、クロックサイクル毎のジッターがある。またクロック信号CK1、CK2は期間TK毎に位相同期しているが、D2は、この期間TKでの累積ジッターである。ここで、クロック信号CK1、CK2の1クロックサイクル当たりのジッター量をJとし、クロック信号CK1、CK2の一方のクロック信号(又は基準クロック信号)についての、期間TKでのクロック数をKとする。このとき、ランダムウォークと仮定すると、累積ジッター量(ジッター積算誤差)は、例えばK1/2×Jと表すことができる。量子ウォークであると仮定すると、累積ジッター量は、例えばK×Jと表すことができる。
ここでジッター量Jは、理想的なクロック信号に対する位相のズレを表すものであり、RMS値で表され、単位は時間である。例えばジッター量Jは、発振子の性能等により決まる規格値(最大規格値)であり、例えば1クロック当たりでの平均的な位相のズレを表すRMS値である。クロック数Kは、クロック信号CK1、CK2の一方のクロック信号が、他方のクロック信号又は基準クロック信号(CKR)に対して位相同期するタイミングと次に位相同期するタイミングの間の期間TKにおける、一方のクロック信号のクロック数である。図13の例では、クロック数Kは、クロック信号CK1、CK2のクロック数N、Mに相当する。また期間TKは、図13の期間TABに相当する。そしてクロックロック信号CK1、CK2の一方のクロック信号の周波数をf(f1、f2)とし、時間デジタル変換の分解能をΔtとした場合に、K=1/(f×Δt)と表すことができる。一方、図30の例では、クロック数Kは、図32のN1、N2に相当する。また期間TKは、図31の期間T12、T34に相当する。
図34に示すように、位相同期間隔を表す期間TKでのクロック数Kが大きいほど、累積ジッターによる誤差が大きくなり、精度が低下してしまう。その意味において図30の構成例では、期間TKでのクロック数Kを小さくできるため、累積ジッターによる誤差を小さくでき、精度を向上できる。
図35のH1、H2、H3は、例えばランダムウォークと仮定した場合における分解能(sec)とクロック信号のジッター(sec_rms)の関係を示すものである。例えば累積ジッター量がK1/2×Jと表される場合における分解能とジッターの関係を示すものであり、H1、H2、H3は、クロック信号(CK1、CK2)の周波数が100MHz、1GHz、10MHzの場合に相当する。図35において、H4に示す領域は、ジッターが主因となって精度を悪化させる領域である。H5に示す領域は、分解能が主因となって精度を悪化させる領域である。
例えば図35のH1は、クロック信号の周波数が100MHzであり、クロック数Kが104程度である場合を示している。例えばH1において、分解能(Δt)が1ps(10−12sec)である場合に、ジッター(J)が0.01ps(10−14sec_rms)となっており、K=104とすると、Δt=K1/2×Jの関係が成り立っている。例えばクロック信号の周波数を1GHzというように高くすると、クロック数Kを小さくできるため、Δt=K1/2×Jの関係を表すラインはH2に示すようになり、ジッターに対する要求が緩やかになる。一方、クロック信号の周波数を10MHzというように低くすると、クロック数Kが大きくなるため、Δt=K1/2×Jの関係を表すラインはH3に示すようになり、ジッターに対する要求が厳しくなる。
そして本実施形態では、クロック信号CK1、CK2の1クロックサイクル当たりのジッター量をJとし、時間デジタル変換の分解能をΔtとした場合に、少なくともJ≦Δtの関係が成り立つ。例えば図36のH6は、J=Δtの関係が成り立つラインを示しており、これは図35のH4に示すようにジッターが主因で精度が劣化する領域に対応し、ジッターが少なくとも分解能を越えないというジッターの上限を示すものである。例えば分解能(Δt)が1ps(10−12sec)である場合には、ジッター量Jは少なくとも1ps(10−12sec_rms)以下であることが要求され、ジッター量Jが1ps(RMS値)よりも大きくなることを許容しない。ジッター量Jが1psよりも大きくなると、Δt=1psというように高分解能にしたことが意味をなさなくなるからである。
また本実施形態では、クロック信号CK1、CK2の一方のクロック信号が、他方のクロック信号又は基準クロック信号(CKR)に対して位相同期するタイミングと次に位相同期するタイミングの間の期間TKにおける、一方のクロック信号のクロック数をKとした場合に、J≧Δt/Kの関係が成り立つ。例えば図36のH7は、J=Δt/Kの関係が成り立つラインを示しており、これは図35のH5に示すように分解能が主因で精度が劣化する領域に対応し、分解能に対するジッターの下限を示すものである。例えばH7は量子ウォークに対応するものである。このようにJ≧Δt/Kとすれば、累積ジッターの振る舞いが量子ウォークと想定した場合にも対応できるようになり、ジッター特性が必要以上に良い発振子を選択しなくても済むようになる。
例えばクロック信号(CK1、CK2)の周波数をf(f1、f2)とし、期間TKのクロック数をKとした場合に、K=1/(f×Δt)が成り立つ。図13の例では、N=1/(f1×Δt)、M=1/(f2×Δt)が成り立つ。これは、期間TK(TAB)毎に、一方のクロック信号と他方のクロック信号(CK1、CK2)の位相が1クロックサイクル分だけずれることを意味している。従って、J≧Δt/Kの関係式は、クロック信号の周波数fで表すと、J≧f×Δt2という関係式になる。
また本実施形態では、例えば(1/10)×(Δt/K1/2)≦J≦10×(Δt/K1/2)の関係が成り立つ。例えばクロック周波数が100MHzである場合に、図36のH1は、J=Δt/K1/2のラインに相当し、これはランダムウォークのラインに相当する。この場合に例えば図36のH8に示す範囲であれば、図35のH4に示すようにジッターが主因で精度が低下したり、H5に示すように分解能が主因で精度が低下しないようになる。(1/10)×(Δt/K1/2)≦J≦10×(Δt/K1/2)は、図36のH8に示す範囲にあることを示すものであり、分解能とジッターの関係は、H8に示す範囲にあることが望ましい。H8の範囲の領域は、累積ジッターが精度を律速する領域と、分解能が精度を律速する領域の境の領域となるため、オーバスペックな発振子を用いなくても、高精度の時間デジタル変換を実現することが可能になる。
例えばランダムウォークと仮定すると、分解能と累積ジッター量が拮抗する関係式は、J=Δt/K1/2と表すことができる。そして、前述したように、K=1/(f×Δt)が成り立つ場合には、J=Δt/K1/2は、J=(f×Δt3)1/2という関係式になる。従って図36のように、クロック信号の周波数fを10MHz〜1GHzの範囲とすると、(107×Δt3)1/2≦J≦(109×Δt3)1/2の関係が成り立つことになる。クロック信号の周波数fを10KHz〜10GHzの範囲とすると、(104×Δt3)1/2≦J≦(1010×Δt3)1/2の関係が成り立つことになる。
13.電子機器、移動体
図37に、本実施形態の集積回路装置10を含む電子機器500の構成例を示す。この電子機器500は、本実施形態の集積回路装置10、発振子XTAL1、XTAL2、処理部520を含む。また通信部510、操作部530、表示部540、記憶部550、アンテナANTを含むことができる。集積回路装置10と発振子XTAL1、XTAL2により物理量測定装置400が構成される。なお電子機器500は図37の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
電子機器500としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器(超音波測定装置、脈波計、血圧測定装置等)、車載機器(自動運転用の機器等)、基地局又はルーター等のネットワーク関連機器を想定できる。また頭部装着型表示装置や時計関連機器などのウェアラブル機器、印刷装置、投影装置、ロボット、携帯情報端末(スマートフォン、携帯電話機、携帯型ゲーム装置、ノートPC又はタブレットPC等)、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などを想定できる。
通信部510(無線回路)は、アンテナANTを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部520は、電子機器500の制御処理や、通信部510を介して送受信されるデータの種々のデジタル処理などを行う。また処理部520は、物理量測定装置400で測定された物理量情報を用いた種々の処理を行う。この処理部520の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。
操作部530は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部540は、各種の情報を表示するものであり、液晶や有機ELなどのディスプレイにより実現できる。なお操作部530としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部530及び表示部540の機能を兼ねることになる。記憶部550は、データを記憶するものであり、その機能はRAMやROMなどの半導体メモリーやHDD(ハードディスクドライブ)などにより実現できる。
図38に、本実施形態の集積回路装置10を含む移動体の例を示す。本実施形態の集積回路装置10(発振器)は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器(車載機器)を備えて、地上や空や海上を移動する機器・装置である。図38は移動体の具体例としての自動車206を概略的に示している。自動車206(移動体)には、本実施形態の集積回路装置10と発振子を有する物理量測定装置(不図示)が組み込まれる。制御装置208は、この物理量測定装置に測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車206の周囲の物体の距離情報が測定された場合に、制御装置208は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置208は、例えば車体207の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪209のブレーキを制御する。なお本実施形態の集積回路装置10や物理量測定装置が組み込まれる機器は、このような制御装置208には限定されず、自動車206等の移動体に設けられる種々の機器(車載機器)に組み込むことが可能である。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(クロックサイクル指定情報、制御信号等)と共に記載された用語(クロックサイクル指定値、制御電圧等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また物理量測定装置、集積回路装置、電子機器、移動体の構成・動作や、発振回路、測定部、時間デジタル変換回路、制御部の構成、制御部の制御処理、時間デジタル変換処理、位相同期処理、発振処理、第1、第2の信号の生成処理、位相比較処理等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。