JP2018050219A - 半導体装置 - Google Patents
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Abstract
【課題】MOSFETの特性劣化を検知するリングオシレータはNBTI劣化またはPBTI劣化に対しては高感度であることが望まれる。
【解決手段】半導体装置は、リングオシレータと、前記リングオシレータの発振周波数に基づいてゲート回路の遅延を検知する遅延検知回路と、を備える。前記リングオシレータは、発振制御信号を入力する入力端子と、発振信号を出力する出力端子と、前記入力端子に接続される第一入力端子と前記入力端子と異なる端子が接続される第二入力端子とを有する発振制御ゲート回路と、NAND回路と、NOR回路と、を備える。前記NAND回路と前記NOR回路が交互に縦続接続され、前記NAND回路の複数の入力同士が接続され、前記NOR回路の複数の入力同士が接続され、前記NAND回路の駆動力とNOR回路の駆動力とは異なる。
【選択図】図4
【解決手段】半導体装置は、リングオシレータと、前記リングオシレータの発振周波数に基づいてゲート回路の遅延を検知する遅延検知回路と、を備える。前記リングオシレータは、発振制御信号を入力する入力端子と、発振信号を出力する出力端子と、前記入力端子に接続される第一入力端子と前記入力端子と異なる端子が接続される第二入力端子とを有する発振制御ゲート回路と、NAND回路と、NOR回路と、を備える。前記NAND回路と前記NOR回路が交互に縦続接続され、前記NAND回路の複数の入力同士が接続され、前記NOR回路の複数の入力同士が接続され、前記NAND回路の駆動力とNOR回路の駆動力とは異なる。
【選択図】図4
Description
本開示は半導体装置に関し、例えば、遅延検出のリングオシレータを備える半導体装置に適用可能である。
微細化CMOSプロセスの顕著な特性劣化として、BTI(Bias Temperature Instability)劣化とDielectric Breakdown劣化がある。BTI劣化はさらに2種類に分類される。NBTI(Negative Bias Temperature Instability)劣化とPBTI(Positive Bias Temperature Instability)劣化である。NBTI劣化は、PチャネルのMOSトランジスタの基板電位がゲート電位に対してバックバイアスとなっている状態でチップの温度が高まると、トランジスタのしきい値電圧の絶対値が次第に大きくなっていき、時間が経つにつれてトランジスタの速度が遅くなる現象をいう。PBTI劣化は、NチャネルのMOSトランジスタの基板電位がゲート電位に対してフォワードバイアスとなっている状態でチップの温度が高まると、トランジスタのしきい値電圧の絶対値が次第に大きくなっていき、時間が経つにつれてトランジスタの速度が遅くなる現象をいう。
上述のようなMOSFETの特性劣化等による遅延はリングオシレータ等で検知される。リングオシレータは、入力を反転した出力を出すゲート回路を、奇数段リング状に接続して構成した発振器である。ゲート回路をインバータで構成するリングオシレータの他に、NAND回路で構成するリングオシレータまたはNOR回路で構成するリングオシレータを用いるものが提案されている(特開2012−202722号公報)。
MOSFETの特性劣化を検知するリングオシレータはNBTI劣化またはPBTI劣化に対しては高感度であることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置は第一ゲート回路と第二ゲート回路とが交互に縦続接続されて構成されるリングオシレータを有する遅延検出回路を備える。第一ゲート回路の駆動力と第二ゲート回路の駆動力は異なる。
すなわち、半導体装置は第一ゲート回路と第二ゲート回路とが交互に縦続接続されて構成されるリングオシレータを有する遅延検出回路を備える。第一ゲート回路の駆動力と第二ゲート回路の駆動力は異なる。
上記半導体装置によれば、NBTI劣化またはPBTI劣化に対しては高感度に検知することができる。
以下、実施形態、実施例、比較例および応用例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。
MOSトランジスタで構成される半導体装置の使用年数が長くなると、NBTI劣化またPBTI劣化によりゲート回路の伝播遅延時間(tD)は増加し続ける。したがって、奇数段のゲート回路を利用して発振出力を得るようにされているリングオシレータでは、特性が次第に変化して発振周波数が低く(発振周期が長く)なる。すなわち、リングオシレータは、発振周波数(発振周期)を通じてゲート回路の遅延を検知する回路であり、NBTI劣化またはPBTI劣化を検知する回路(信頼性低下検知回路)として利用することができる。
また、動作電圧が低くなると、ゲート回路の伝播遅延時間(tD)は増加する。したがって、リングオシレータは動作電圧が低くなるにつれて発振周波数が低く(発振周期が長く)なる。すなわち、リングオシレータは、発振周波数(発振周期)を通じてゲート回路の遅延を検知する回路であり、動作電圧の低下を検知する回路(電圧降下検知回路)として利用することができる。
信頼性低下検知回路のリングオシレータはNBTI劣化またはPBTI劣化に対しては高感度であることが好ましく、電圧降下検知回路のリングオシレータはNBTI劣化またはPBTI劣化に対しては低感度であることが好ましい。
実施形態に係る半導体装置の構成について図1〜3を用いて説明する。図1は実施形態に係る半導体装置の構成を示すブロック図である。図2は図1のリングオシレータの一例を示すブロック図である。図3は図1の遅延検知回路の一例を示すブロック図
図1に示すように、半導体装置1はモニタ回路10を一つの半導体チップ(半導体基板)に備える。モニタ回路10はリングオシレータ11とリングオシレータ11の発振周波数に基づいてゲート回路の遅延を検知する遅延検知回路12とを備える。
図1に示すように、半導体装置1はモニタ回路10を一つの半導体チップ(半導体基板)に備える。モニタ回路10はリングオシレータ11とリングオシレータ11の発振周波数に基づいてゲート回路の遅延を検知する遅延検知回路12とを備える。
図2に示すように、リングオシレータ11は入力を反転した出力を出すゲート回路G1〜G7を奇数段リング状に接続して構成される。ゲート回路G1〜G6は複数入力のゲート回路であり、複数の入力同士は接続されている。ゲート回路G7は2入力のゲート回路であり、発振制御信号(ENA)とゲート回路G6の出力が入力される。発振制御信号(ENA)の状態に基づいて、リングオシレータ11は発振したり発振を停止したりする。ゲート回路G6の出力は発振信号(OUT)として取り出されるが、発振信号を取り出すゲート回路はゲート回路G6に限定されるものではなく、任意のゲート回路から取り出してもよい。
奇数段目のゲート回路G1、G3、G5はそれぞれ同じ構成のゲート回路であり、偶数段目のゲート回路G2、G4、G6はそれぞれ同じ構成のゲート回路であり、奇数段目のゲート回路G1、G3、G5と偶数段目のゲート回路G6とは構成が異なる。ゲート回路の段数は7段に限定されるものではなく、奇数段であればよい。ゲート回路G1〜G7はCMOSトランジスタで構成され、奇数段目のゲート回路G1、G3、G5は、出力と低い方の基準電位との間に複数のNMOSトランジスタが直列接続されている。偶数段目のゲート回路G2、G4、G6は、出力と高い方の基準電位との間に複数のPMOSトランジスタが直列接続されている。リングオシレータは、例えば、CMOSトランジスタで構成されるNAND回路とCMOSトランジスタで構成されるNOR回路とを交互に縦続接続して構成され、NAND回路の駆動力とNOR回路の駆動力とは異なる。
図3に示すように、遅延検知回路12はリングオシレータ11の発振周波数を計数する周波数カウンタ121と周波数カウンタ121の計数値と基準値とを比較する比較器122とを備える。比較器122は周波数カウンタ121の計数値と基準値とが一致するとき、出力信号をアサートする。基準値は、半導体装置の製造時等の劣化が進む前の状態における周波数カウンタの計数値(初期値)や所定電圧における周波数カウンタの計数値(閾値)である。
駆動力の相対的に小さなNAND回路と、駆動力の相対的に大きなNOR回路を交互に接続したリングオシレータを発振動作させて発振動作周波数をカウントし、初期値と比較することでPBTI劣化に高感度な検出回路(信頼性低下検知回路)を得ることができる。また、駆動力の相対的に小さなNAND回路と、駆動力の相対的に大きなNOR回路を交互に接続したリングオシレータを発振動作させて発振動作周波数をカウントし、閾値と比較することでNBTI劣化影響を大幅に低減した遅延モニタ回路(電圧降下検知回路)を得ることができる。
駆動力の相対的に大きなNAND回路と、駆動力の相対的に小さなNOR回路を交互に接続したリングオシレータを発振動作させて発振動作周波数をカウントし、初期値と比較することでNBTI劣化に高感度な検出回路(信頼性低下検知回路)を得ることができる。また、駆動力の相対的に大きなNAND回路と、駆動力の相対的に小さなNOR回路を交互に接続したリングオシレータを発振動作させて発振動作周波数をカウントし、閾値と比較することでPBTI劣化影響を大幅に低減した遅延モニタ回路(電圧降下検知回路)を得ることができる。
実施形態に係るリングオシレータのより具体的な構成の第一例(実施例1)について図4〜7を用いて説明する。図4は図2のリングオシレータの第一例を示す回路図である。図5は図4の4入力NAND回路の具体的な構成例である。図6は図4の3入力NOR回路の具体的な構成例である。図7は図4の2入力NAND回路の具体的構成例である。
図4のリングオシレータ11は図2のリングオシレータ11の奇数段目のゲート回路G1,G3,G5の各回路をNAND回路で、偶数段目のゲート回路G2,G4,G6の各回路をNOR回路で構成する。偶数段目のゲート回路G2,G4,G6の各回路の駆動力は奇数段目のゲート回路G1,G3,G5の各回路の駆動力よりも大きくする。ゲート回路G7の駆動力は奇数段目のゲート回路G1,G3,G5の各回路の駆動力と同程度である。
より具体的には、リングオシレータ11は、入力端子T1と、NAND回路G1,G3,G5,G7と、NOR回路G2,G4,G6と、出力端子T2と、を備える。NAND回路G1,G3,G5の各回路は4入力であり、NOR回路G2,G4,G6の各回路は3入力であり、NAND回路G7は2入力である。NOR回路G2、G4、G6の各回路の一つの入力端子Aは、前段のNAND回路G1,G3,G5の出力端子Oと接続し、NAND回路G7の一方の入力端子AはNOR回路G6の出力端子Oと接続し、NAND回路G1の入力端子AはNAND回路G7の出力端子Oと接続するというようにして、全体としてリング状となるよう構成されている。
そして、NAND回路G7の他方の入力端子Bは入力端子T1と接続され、他のNAND回路G1,G3,G5の各回路の入力端子B〜Dはそれぞれ自分の入力端子Aに接続され、NOR回路G2,G4,G6の各回路の入力端子B〜Cはそれぞれ自分の入力端子Aに接続される。発振出力を取り出す出力端子T2は、NOR回路G6の出力端子Oに接続される。NAND回路G1,G3,G5およびNOR回路G2,G4,G6の各回路はインバータとして機能する。
図5に示すように、NAND回路G1,G3,G5の各回路はPMOSトランジスタMPA,MPB,MPC,MPDが並列接続されたものとNMOSトランジスタMNA,MNB,MNC,MNDが直列接続されたものとが直列接続され、その接続点が出力端子Oに接続されている。PMOSトランジスタMPA,MPB,MPC,MPDの各トランジスタの一端(ソース)は電源(高基準電位(VDD))に接続され、NMOSトランジスタMNDの一端(ソース)はアース(低基準電位(VSS)に接続されている。そして、PMOSトランジスタMPAおよびNMOSトランジスタMNAのゲートは入力端子Aに接続され、PMOSトランジスタMPBおよびNMOSトランジスタMNBのゲートは入力端子Bに接続されている。また、PMOSトランジスタMPCおよびNMOSトランジスタMNCのゲートは入力端子Cに接続され、PMOSトランジスタMPDおよびNMOSトランジスタMNDのゲートは入力端子Dに接続されている。なお、入力端子A〜Dに同じ入力信号が入力されるので、PMOSトランジスタの数とNMOSトランジスタ数が異なってもよい。
図6に示すように、NOR回路G2,G4,G6の各回路はPMOSトランジスタMPA,MPB,MPCが直列接続されたものとNMOSトランジスタMNA,MNB,MNCが並列接続されたものとが直列接続され、その接続点が出力端子Oに接続されている。PMOSトランジスタMPAの一端(ソース)は電源(VDD)に接続され、NMOSトランジスタMNA,MNB,MNC,MNDの各トランジスタの一端(ソース)はアース(VSS)に接続されている。そして、PMOSトランジスタMPAおよびNMOSトランジスタMNAのゲートは入力端子Aに接続され、PMOSトランジスタMPBおよびNMOSトランジスタMNBのゲートは入力端子Bに接続され、PMOSトランジスタMPCおよびNMOSトランジスタMNCのゲートは入力端子Cに接続されている。NOR回路G2,G4,G6の各回路のPMOSトランジスタMPA,MPB,MPCの各トランジスタのW/Lは、NAND回路G1,G3,G5の各回路のPMOSトランジスタMPA,MPB,MPC,MPDの各トランジスタのW/Lよりも大きい。NOR回路G2,G4,G6の各回路のNMOSトランジスタMNA,MNB,MNCの各トランジスタのW/Lは、NAND回路G1,G3,G5の各回路のNMOSトランジスタMNA,MNB,MNC,MNDの各トランジスタのW/Lよりも大きい。なお、入力端子A〜Cに同じ入力信号が入力されるので、PMOSトランジスタの数とNMOSトランジスタ数が異なってもよい。
図7に示すように、NAND回路G7はPMOSトランジスタMPA,MPBが並列接続されたものとNMOSトランジスタMNA,MNBが直列接続されたものとが直列接続され、その接続点が出力端子Oに接続されている。PMOSトランジスタMPA,MPBの一端(ソース)は電源(VDD)に接続され、NMOSトランジスタMNBの一端(ソース)はアース(VSS)に接続されている。そして、PMOSトランジスタMPAおよびNMOSトランジスタMNAのゲートは入力端子Aに接続され、PMOSトランジスタMPBおよびNMOSトランジスタMNBのゲートは入力端子Bに接続されている。
なお、リングオシレータを構成するNAND回路およびNOR回路の入力信号本数は2以上であればよくその数に制限はないことはいうまでもない。
リングオシレータの非発振動作時の動作について図8、9を用いて説明する。図8は図4のリングオシレータの非発振動作時の動作を説明するための回路図である。図9は図4のリングオシレータの遅延比率の一例を説明するための図である。
図8に示すように、ロー(L)状態の発振制御信号(ENA)が入力端子T1に与えられると、NAND回路G7の入力端子BにLが入力されて、他方の入力端子Aへの入力がハイ(H)でもLでも、出力端子Oの値はHとなる。その後に続くゲート回路G1〜G6の各回路の出力は、各入力を反転した出力となるから、L,H,L,H,L,Hと続き、最終段のゲート回路(NOR回路)G6の出力はHとなる。NOR回路G6の出力のHはNAND回路G7の入力端子Aに入力されるが、NAND回路G7の出力はHのままである。したがって、非発振動作時には、図中に記した値を保ったままの状態で安定している。
NOR回路G2,G4,G6の各回路の駆動力はNAND回路G1,G3,G5の各回路の駆動力よりも大きいので、図9に示すように、遅延比率はNAND回路G1,G3,G5の各回路がNOR回路G2,G4,G6の各回路よりも大きい。
また、NAND回路G1,G3,G5の各回路はNMOSトランジスタMNA,MNB,MNC,MNDが直列接続されるため、図9に示すように、立上り入力信号遅延時間(tLH)が立下り入力信号遅延時間(tHL)よりも大きい。ここで、立上り入力信号遅延時間(tLH)は入力信号の立上り変化(入力信号がLからHへの変化)から出力信号の立下り変化(出力信号がHからLへの変化)までの伝播遅延時間である。立下り入力信号遅延時間(tHL)は入力信号の立下り変化(入力信号がHからLへの変化)から出力信号の立上り変化(出力信号がLからHへの変化)までの伝播遅延時間である。
また、NOR回路G2,G4,G6の各回路はPMOSトランジスタMPA,MPB,MPCが直列接続されるため、図9に示すように、立下り入力信号遅延時間(tHL)が立上り入力信号遅延時間(tLH)よりも大きい。
図8のリングオシレータ11で非発振動作時において劣化を生じているMOSトランジスタは、次の通りである。
NAND回路G7では、入力端子AにHが入力され、入力端子BにLが入力されているので、トランジスタを能動にすべきゲート電圧が印加されるMOSトランジスタはNMOSトランジスタMNAとPMOSトランジスタMPBである。したがって、NMOSトランジスタMNAにはPBTI劣化を生じ、PMOSトランジスタMPBにはNBTI劣化が生ずる。
NAND回路G1以降の段では、入力端子A,B,C,DにHが入力される奇数段目のNAND回路G1等と、入力端子A,B,CにLが入力される偶数段目のNOR回路G2等とが交互に連なる形となっている。入力端子A,B,C,DにHが入力されるNAND回路G1等で、トランジスタを能動にすべきゲート電圧が印加されるMOSトランジスタは、NMOSトランジスタMNA,MNB,MNC,MNDである。したがって、これらのNMOSトランジスタにPBTI劣化が生ずる。入力端子A,B,CにLが入力されるNOR回路G2等で、トランジスタを能動にすべきゲート電圧が印加されるMOSトランジスタは、PMOSトランジスタMPA,MPB,MPCである。したがって、これらのPMOSトランジスタにNBTI劣化が生ずる。
図9に示すように、遅延比率が最も大きいのは奇数段目のNAND回路G1,G3,G5のtLHであり、このとき、奇数段目のNAND回路G1,G3,G5の各回路のNMOSトランジスタMNA,MNB,MNC,MNDの各トランジスタのゲートにHの電圧が印加されるので、PBTI劣化が生じる。よって、PBTI劣化が生じるときの遅延比率が最も大きいのでPBTI劣化の感度が大きくなる。
リングオシレータの発振動作時の動作について図9〜12を用いて説明する。図10は図4のリングオシレータの発振動作時の動作を説明するための回路図である。図11は図4のリングオシレータの発振動作時の動作を説明するための波形図である。図12は図4のリングオシレータの発振動作時の動作を説明するための波形図である。図13は図4のリングオシレータの変形例を示す回路図である。
図10に示すように、入力端子T1に入力する発振制御信号(ENA)の状態をHにすると、NAND回路G7の入力端子A,Bの値は両方ともHとなるから、NAND回路G7の出力の値はLとなる。その後に続くゲート回路G1〜G6の各回路の出力は各入力を反転した出力となるから、H,L,H,L,H,Lと続き、最終段のゲート回路(NOR回路)G6の出力はLとなる。
そのLがNAND回路G7の入力端子Aに入力されると、他方の入力端子Bの値はHのままであるから、出力はHに変る。したがって、それ以後の各段の出力は各入力を反転した出力となり、L,H,L,H,L,Hと続き、最終段のゲート回路(NOR回路)G6の出力はHに変る。
つまり、発振動作状態にされると、論理信号が各段で反転しながら次々と伝播して行くが、ゲート回路は全部で奇数段であるので、リング状の段を1周して元へ戻った時の出力は、前回の反転出力となっている。したがって、次の段以降のゲート回路の出力もまた次々と反転し、結局、発振動作状態にされている間中、各段の出力はHになったりLになったりするのを繰り返す。この出力が出力端子T2より取り出される。
発振に関与するMOSトランジスタは、発振動作時にゲート電圧が変化され、オン,オフ動作を繰り返すMOSトランジスタである。そういうMOSトランジスタは、入力端子Aからゲート電圧が与えられているものである。したがって、最初のNAND回路G7ではPMOSトランジスタMPAとNMOSトランジスタMNAである。入力端子A,B,C,Dが一括接続されているNAND回路G1,G3,G5の各回路では、PMOSトランジスタMPA,MPB,MPC,MPDとNMOSトランジスタMNA,MNB,MNC,MNDの全てである。入力端子A,B,Cが一括接続されているNOR回路G2,G4,G6の各回路では、PMOSトランジスタMPA,MPB,MPCとNMOSトランジスタMNA,MNB,MNCの全てである。
図9に示すように、NBTI劣化の影響を受ける立下り入力信号伝搬遅延(tHL)は、NAND回路よりもNOR回路の方が大きくNOR回路が支配的である。また、NOR回路の入力波形(V2)はミラー効果の影響を受ける。
図11に示すように、NBTI劣化によりNOR回路のPMOSトランジスタMPA,MPB,MPCの各トランジスタの駆動力が低下してNOR回路の論理閾値が下がることで、V2のミラー効果の発生電位位置が下がる。図11の破線はNBTI劣化前の電圧遷移で、実線はNBTI劣化後の電圧遷移を示している。NOR回路の出力信号(V3)の立上り信号はミラー容量充電中に生じるが、ミラー効果発生電位位置が低下することによりV3の立上り遷移中のNOR回路のPMOSトランジスタMPA,MPB,MPCの各トランジスタのゲート−ソース間電圧(Vgs)がNBTI劣化後に増加する。このため、V3が遷移中のPMOSトランジスタMPA、MPB,MPCの各トランジスタの駆動力が増加しNBTIによるNOR回路のPMOSトランジスタMPA、MPB,MPCの各トランジスタの劣化を補正し、遅延により周波数が低下する周波数劣化が低減される。
PBTI劣化の場合、非発振動作時はNAND回路のNMOSトランジスタMNA,MNB,MNCの各トランジスタが劣化する。これにより、図12に示すように、NAND回路の立下り出力信号(V2)の遷移時間(HからLへ遷移する時間)が増加する。図12の点線はPBTI劣化後で、実線はPBTI劣化前を示している。一般的に論理回路の入力信号の遷移時間が増加すると伝搬遅延も増加する。そこで、リングオシレータ11のNOR回路の動作に注目すると、ミラー効果の影響でNOR回路の出力信号の立ち上がり(V3)の遷移中の入力信号は中間電位状態になっている。NOR回路のNMOSトランジスタMNA,MNB,MNCの各トランジスタのゲート−ソース間電圧(Vgs)が小さいほど電圧変動の影響が増加するため、入力信号の遷移時間の増加に対する伝搬遅延の増加の感度が増加する。したがって、リングオシレータ11ではNOR回路の立下り入力信号伝搬遅延が大きく増加し、PBTIによる周波数劣化が増幅される。
トランジスタの経年劣化としてはHCI(ホットキャリア注入(Hot Carrier Injection))も懸念されるが、HCIはゲート回路の出力波形が鈍るときに劣化が大きくなり、それは本実施例の場合はNAND回路へ立上り信号入力時またはNOR回路への立下り信号入力時である。しかし、この時はNAND回路の縦積みNMOSトランジスタMNA、MNB,MNC,MNDの各トランジスタまたはNOR回路の縦積みPMOSトランジスタMPA,MPB,MPCの各トランジスタを駆動するため、それらのソース−ドレイン間電圧が縦積み効果により緩和され、HCI劣化は抑制される。
図13に示すように、NOR回路G2,G4,G6の各回路の出力ノードにファンナウト(Fan Out)負荷用のインバータ等のゲート回路を追加しても良い。ファンナウト数を増減してNOR回路の遅延を増減することにより、NAND回路とNOR回路との遅延比率を調整することができる。
実施形態に係るリングオシレータのより具体的な構成の第二例(実施例2)について図5〜7、14、15を用いて説明する。図14は図2のリングオシレータの第二例を示す回路図である。図15は図14のリングオシレータの遅延比率の一例を説明するための図である。
図14のリングオシレータ11は、図4のリングオシレータ11と同様に、図2のリングオシレータ11の奇数段目のゲート回路G1,G3,G5の各回路をNAND回路で、偶数段目のゲート回路G2,G4,G6の各回路をNOR回路で構成する。しかし、図14のリングオシレータ11は、図4のリングオシレータ11と異なり、奇数段目のNAND回路G1,G3,G5の各回路の駆動力は偶数段目のNOR回路G2,G4,G6の各回路の駆動力よりも大きくする。ゲート回路G7の駆動力は偶数段目のNOR回路G2,G4,G6の各回路の駆動力と同程度である。NAND回路G1,G3,G5の各回路のPMOSトランジスタMPA,MPB,MPC,MPDの各トランジスタのW/Lは、NOR回路G2,G4,G6の各回路のPMOSトランジスタMPA,MPB,MPCの各トランジスタのW/Lよりも大きい。NAND回路G1,G3,G5の各回路のNMOSトランジスタMNA,MNB,MNC,MNDの各トランジスタのW/Lは、NOR回路G2,G4,G6の各回路のNMOSトランジスタMNA,MNB,MNCの各トランジスタのW/Lよりも大きい。
NAND回路G1,G3,G5の各回路の駆動力はNOR回路G2,G4,G6の各回路の駆動力よりも大きいので、図15に示すように、遅延比率はNOR回路G2,G4,G6の各回路がNAND回路G1,G3,G5の各回路よりも大きい。
また、NAND回路G1,G3,G5の各回路はNMOSトランジスタMNA,MNB,MNC,MNDが直列接続されるため、図15に示すように、立上り入力信号遅延時間(tLH)が立下り入力信号遅延時間(tHL)よりも大きい。
また、NOR回路G2,G4,G6の各回路はPMOSトランジスタMPA,MPB,MPCが直列接続されるため、図15に示すように、立下り入力信号遅延時間(tHL)が立上り入力信号遅延時間(tLH)よりも大きい。
図15に示すように、遅延比率が最も大きいのは偶数段のNOR回路G2,G4,G6の各回路のtHLであり、非発振動作時、偶数段目のNOR回路G2,G4,G6の各回路のPMOSトランジスタMPA,MPB,MPCの各トランジスタのゲートにLの電圧が印加されるので、NBTI劣化が生じる。よって、NBTI劣化が生じるときの遅延比率が最も大きいのでNBTI劣化の感度が大きくなる。
図15に示すように、PBTI劣化の影響を受ける立上り入力信号伝搬遅延(tLH)は、NOR回路よりもNAND回路の方が大きくNAND回路が支配的である。
PBTI劣化によりNAND回路のNMOSトランジスタMNA、MNB,MNC,MNDの各トランジスタの駆動力が低下してNAND回路の論理閾値が上がることで、NAND回路の入力信号の立上り信号のミラー効果の発生電位位置が上がる。NAND回路の出力信号の立下り信号はミラー容量充電中に生じるが、ミラー効果発生電位位置が上昇することによりNAND回路の出力信号の立下り遷移中のNAND回路のNMOSトランジスタMNA,MNB,MNC,MNDの各トランジスタのゲート−ソース間電圧(Vgs)がPBTI劣化後に増加する。このため、NAND回路の出力信号の立下り信号が遷移中のNMOSトランジスタMNA,MNB,MNC,MNDの各トランジスタの駆動力が増加しPBTIによるNAND回路のNMOSトランジスタMNA,MNB,MNC,MNDの各トランジスタの劣化を補正し、遅延により周波数が低下する周波数劣化が低減される。
<比較例>
本願発明者が本開示に先立って検討した技術(比較例)に係るリングオシレータについて図16〜21について説明する。図16は比較例に係るリングオシレータの非発振動作時の動作を説明するための回路図である。図17は図16のリングオシレータの遅延比率を説明するための図である。図18は比較例に係るリングオシレータの発振動作時の動作を説明するための回路図である。図19は図18のリングオシレータの遅延比率を説明するための図である。図20は比較例に係るリングオシレータのインバータの具体的構成である。図21は図18のリングオシレータの発振動作時の動作を説明するための波形図である。
本願発明者が本開示に先立って検討した技術(比較例)に係るリングオシレータについて図16〜21について説明する。図16は比較例に係るリングオシレータの非発振動作時の動作を説明するための回路図である。図17は図16のリングオシレータの遅延比率を説明するための図である。図18は比較例に係るリングオシレータの発振動作時の動作を説明するための回路図である。図19は図18のリングオシレータの遅延比率を説明するための図である。図20は比較例に係るリングオシレータのインバータの具体的構成である。図21は図18のリングオシレータの発振動作時の動作を説明するための波形図である。
比較例に係るリングオシレータは図2のリングオシレータ11のゲート回路G1〜G6の各回路をインバータで構成し、ゲート回路G7をNAND回路で構成する。ゲート回路G1〜G6の各回路の駆動力はそれぞれ同じである。インバータG1〜G6の各回路のPMOSトランジスタMPAのW/Lは同じで、NMOSトランジスタMNAのW/Lも同じである。
図16に示すように、L状態の発振制御信号(ENA)が入力端子T1に与えられると、NAND回路G7の入力端子BにLが入力されて、他方の入力端子Aへの入力がHでもLでも、出力端子Oの値はHとなる。その後に続く各ゲート回路(インバータ)G1〜G6の出力は、各入力を反転した出力となるから、L,H,L,H,L,Hと続き、最終段のゲート回路(インバータ)G6の出力はHとなる。インバータG6の出力のHはNAND回路G7の入力端子Aに入力されるが、NAND回路G7の出力はHのままである。したがって、非発振動作時には、図中に記した値を保ったままの状態で安定している。
インバータG1〜G6の各回路の駆動力は同じであるので、図17に示すように、遅延比率は偶数段目のインバータG2,G4,G6の各回路と奇数段目のインバータG1,G3,G5の各回路と同じである。
また、インバータG1〜G6の各回路はPMOSトランジスタとNMOSトランジスタMNAが1段ずつであるため、図17に示すように、立上り入力信号遅延時間(tLH)と立下り入力信号遅延時間(tHL)は同じである。
図17に示すように、遅延比率は各段のインバータのtLHとtHLでほぼ同じであり、非発振動作時、偶数段目のインバータG2,G4,G6の各回路のPMOSトランジスタMPAのゲートにLの電圧が印加されるので、NBTI劣化が生じる。よって、NBTI劣化が生じるときの遅延比率は全体遅延の1/4しかない(NBTI劣化の影響が1/4しかない)のでNBTI劣化の感度は図4のリングオシレータよりも小さい。奇数段目のインバータG1,G3,G5の各回路のNMOSトランジスタMNAのゲートにHの電圧が印加されるので、PBTI劣化が生じる。よって、PBTI劣化が生じるときの遅延比率は全体遅延の1/4しかない(PBTI劣化の影響が1/4しかない)のでPBTI劣化の感度は図14のリングオシレータよりも小さい。
図18に示すように、入力端子T1に入力する発振制御信号(ENA)の状態をHにすると、NAND回路G7の入力端子A,Bの値は両方ともHとなるから、NAND回路G7の出力の値はLとなる。その後に続くゲート回路G1〜G6の各回路の出力は各入力を反転した出力となるから、H,L,H,L,H,Lと続き、最終の奇数段のゲート回路(インバータ)G6の出力はLとなる。
そのLがNAND回路G7の入力端子Aに入力されると、他方の入力端子Bの値はHのままであるから、出力はHに変る。したがって、それ以後の各段の出力は各入力を反転した出力となり、L,H,L,H,L,Hと続き、最終段のゲート回路(インバータ)G6の出力はHに変る。
つまり、発振動作状態にされると、論理信号が各段で反転しながら次々と伝播して行くが、ゲート回路は全部で奇数段であるので、リング状の段を1周して元へ戻った時の出力は、前回の反転出力となっている。したがって、次の段以降のゲート回路の出力もまた次々と反転し、結局、発振動作状態にされている間中、各段の出力はHになったりLになったりするのを繰り返す。この出力が出力端子T2より取り出される。
発振に関与するMOSトランジスタは、発振動作時にゲート電圧が変化され、オン,オフ動作を繰り返すMOSトランジスタである。そういうMOSトランジスタは、入力端子Aからゲート電圧が与えられているものである。したがって、最初のNAND回路G7ではPMOSトランジスタMPAとNMOSトランジスタMNAである。入力端子Aが接続されているインバータG1〜G6の各回路では、PMOSトランジスタMPAとNMOSトランジスタMNAの全てである。
図19に示すように、NBTI劣化の影響を受ける立下り入力信号伝搬遅延(tHL)は、奇数段のインバータと偶数段のインバータとで同程度であり、遅延比率の1/2程度となり、図4のリングオシレータよりもNBTI劣化の感度が大きい。PBTI劣化の影響を受ける立上り入力信号伝搬遅延(tLH)は、奇数段のインバータと偶数段のインバータとで同程であり、遅延比率の1/2程度となり、図14のリングオシレータよりもPBTI劣化の感度が大きい。発振動作では必ずゲート回路がNBTI劣化影響およびPBTI劣化影響を受けるため、常時発振動作時は劣化を抑えることができない。例えば、図21に示すように、ゲート回路G4の出力信号(V3)は、NBTI劣化により遅延する。図21の破線はNBTI劣化前の電圧遷移で、実線はNBTI劣化後の電圧遷移を示している。
実施形態に係るリングオシレータの効果について図22、23を用いて説明する。図22はリングオシレータの周波数劣化感度を示す図である。図23は図4のリングオシレータの周波数劣化感度と駆動力比率との関係を示す図である。
図22の各感度はそれぞれ比較例の感度で規格化したものであり、左から比較例、実施例1、実施例2の順に棒グラフで表されている。DC−NBTIはリングオシレータが非発振動作状態で受けたNBTIに対する周波数劣化を意味する。AC−NBTIはリングオシレータが発振動作状態で受けたNBTIに対する周波数劣化を意味する。DC−PBTIはリングオシレータが非発振動作状態で受けたPBTIに対する周波数劣化を意味する。AC−PBTIはリングオシレータが発振動作状態で受けたPBTIに対する周波数劣化を意味する。
比較例に対して実施例1はAC−NBTIの感度およびDC−NBTIの感度を大幅に低減可能である。また、DC−PBTIの感度を大幅に増加可能である。
比較例に対して実施例2はAC−PBTIの感およびDC−PBTIの感度を大幅に低減可能である。また、DC−NBTIの感度を大幅に増加可能である。
図24に示すように、NAND回路に対するNOR回路の駆動力の比率が大きいほどAC−NBTIおよびDC−NBTIの感度が低く、DC−PBTIの感度が高い。曲線の左端がNAND回路に対するNOR回路の駆動力の比率が2で曲線の右端が8である。NAND回路に対するNOR回路の駆動力の比率が2以上であるのが好ましく、4以上であるのがより好ましい。
<応用例1>
実施形態に係るモニタ回路(実施例1または実施例2に係るリングオシレータ)を用いた応用例1について図24、25を用いて説明する。図24は応用例1に係る遅延検知回路と制御回路とを示すブロック図である。図25は図4のリングオシレータの周波数劣化を示す図である。
実施形態に係るモニタ回路(実施例1または実施例2に係るリングオシレータ)を用いた応用例1について図24、25を用いて説明する。図24は応用例1に係る遅延検知回路と制御回路とを示すブロック図である。図25は図4のリングオシレータの周波数劣化を示す図である。
応用例1はモニタ回路10を経年劣化モニタ回路(信頼性低下検知回路)として使用する場合である。半導体装置1はモニタ回路10と制御回路20を一つの半導体チップ(半導体基板)に備える。制御回路20はモニタ回路10とは別の半導体チップに備えてもよい。
半導体装置1の出荷前のテスト時に計測したリングオシレータ11の周波数カウンタ121のカウント値をフラッシュメモリ等の不揮発性メモリ30に格納し、半導体装置1への電源投入後それを初期値として不揮発性メモリ30からレジスタ123に格納する。不揮発性メモリ30は半導体装置1に内蔵されるCPUのプログラムが格納される不揮発性メモリと同じメモリであってもよい。レジスタ123を不揮発メモリで構成してもよい。初期値はストレスを受ける前のリングオシレータ11の発振周波数に相当する。図25に示すように、時間と共にリングオシレータ11の周波数劣化が進み周波数カウンタ121のカウント値が減少するので、周波数カウンタ121のカウント値が初期値と一致しなくなったときに、劣化を検知することができる。リングオシレータ11を非発振動作状態にして、ストレス(実施例1ではDC−PBTI、実施例2ではDC−NBTI)を印加する(ストレス印加)。その後、リングオシレータ11を発振動作状態にして、周波数カウンタ121のカウント値とレジスタ123内の初期値とを比較することで実施例1ではPBTI劣化量を、実施例2ではNBTI劣化量を高感度に検知する(遅延検知)。初期値との比較結果情報(PBTI劣化検出信号またはNBTI劣化検出信号)をコントローラ21へ送信し、制御回路20内のメモリに格納されるシステムソフトウェア22にフィードバックする。ストレス印加と遅延検知は、図示しないタイマなどで発振制御信号(ENA)を制御して一定時間ごとに行うようにしてもよい。モニタ回路10は実施例1および実施例2のリングオシレータのいずれか一方を備えているが、実施例1および実施例2のリングオシレータの両方を備えてもよい。これにより、PBTI劣化量およびNBTI劣化量を高感度に検知することができる。
<応用例2>
実施形態に係るモニタ回路(実施例1または実施例2に係るリングオシレータ)を用いた応用例2について図26、27を用いて説明する。図26は応用例2に係る遅延検知回路と制御回路とを示すブロック図である。図27はリングオシレータの周波数の電圧依存性を示す図である。
実施形態に係るモニタ回路(実施例1または実施例2に係るリングオシレータ)を用いた応用例2について図26、27を用いて説明する。図26は応用例2に係る遅延検知回路と制御回路とを示すブロック図である。図27はリングオシレータの周波数の電圧依存性を示す図である。
応用例1はモニタ回路10を電圧検出回路(電圧降下検知回路)として使用する場合である。半導体装置1はモニタ回路10と制御回路20を一つの半導体チップ(半導体基板)に備える。制御回路20はモニタ回路10とは別の半導体チップに備えてもよい。
半導体装置1の出荷前の低電圧のテスト時に計測したリングオシレータ11の周波数カウンタ121のカウント値を不揮発性メモリ30に格納し、半導体装置1への電源投入後それを閾値として不揮発性メモリ30からレジスタ123に格納する。レジスタ123を不揮発メモリで構成してもよい。閾値は所定の最低電圧時のリングオシレータ11の発振周波数に相当する。図27に示すように、電圧が低くなるにつれてリングオシレータ11の周波数が低下し周波数カウンタ121のカウント値は小さくなるので、周波数カウンタ121のカウント値と閾値が一致したとき電圧降下を検知することができる。リングオシレータ11を発振動作状態にして、周波数カウンタ121のカウント値とレジスタ123内の閾値を比較することで実施例1ではNBTI劣化に、実施例2ではPBTI劣化に影響を受けずに電圧ドロップを検知する。閾値との比較結果情報をコントローラ21へ送信し、周波数コントローラ23にフィードバックする。例えば、周波数コントローラ23は電圧降下を検知したときは、半導体装置1に内蔵されるCPU等の動作周波数を下げて、半導体装置1の誤動作を防止する。
以上、本発明者によってなされた発明を実施形態、実施例、比較例および応用例に基づき具体的に説明したが、本発明は、上記実施形態、実施例、比較例および応用例に限定されるものではなく、種々変更可能であることはいうまでもない。
例えば、リングオシレータのゲート回路G1,G3,G5,G7はNAND回路、ゲート回路G2,G4,G6はNOR回路で構成する例について説明したが、ゲート回路G1,G3,G5,G7はNOR回路、ゲート回路G2,G4,G6はNAND回路で構成してもよい。
また、リングオシレータのゲート回路はNAND回路およびNOR回路で構成する例を説明したが、NAND回路の代わりに高基準電位と出力の間に直列接続されるPMOSトランジスタの段数が低基準電位と出力の間に直列接続されるNMOSトランジスタの段数よりも少ないゲート回路で構成してもよい。また、NOR回路の代わりに高基準電位と出力の間に直列接続されるPMOSトランジスタの段数が低基準電位と出力の間に直列接続されるNMOSトランジスタの段数よりも多いゲート回路で構成してもよい。また、NAND回路の代わりにtHLがtLHよりも大きいゲート回路で構成してもよく、NOR回路の代わりにtHLがtLHよりも小さいゲート回路で構成してもよい。
<好ましい態様>
以下に、好ましい態様について付記する。
(付記1)
半導体装置は、
リングオシレータと、
前記リングオシレータの発振周波数に基づいてゲート回路の遅延を検知する遅延検知回路と、
を備え、
前記リングオシレータは、
発振制御信号を入力する入力端子と、
発振信号を出力する出力端子と、
前記入力端子に接続される第一入力端子と前記入力端子と異なる端子が接続される第二入力端子とを有する発振制御ゲート回路と、
第一ゲート回路と、
第二ゲート回路と、
を備え、
前記第一ゲート回路はソースが第一電位に接続されるPMOSトランジスタとソースが第一電位よりも低い第二電位に接続されるNMOSトランジスタとを有し、
入力信号の立上り変化から出力信号の立下り変化までの立上り入力信号遅延時間が入力信号の立下り変化から出力信号の立上り変化までの立下り入力信号遅延時間よりも大きく、
前記第二ゲート回路はソースが前記第一電位に接続されるPMOSトランジスタとソースが前記第二電位に接続されるNMOSトランジスタとを有し、前記立上り入力信号遅延時間が前記立下り入力信号遅延時間よりも小さく、
前記第一ゲート回路と前記第二ゲート回路が交互に縦続接続され、
前記第一ゲート回路の複数の入力同士が接続され、
前記第二ゲート回路の複数の入力同士が接続され、
前記第一ゲート回路と前記第二ゲート回路の遅延比率は異なる。
(付記2)
付記1の半導体装置において、
前記発振制御ゲート回路の出力端子は前記第一ゲート回路の入力端子に接続され、前記第二入力端子は前記第二ゲート回路の前記第二出力端子に接続される。
(付記3)
付記2の半導体装置において、
前記リングオシレータの出力端子は、前記発振制御ゲート回路の出力端子、前記第一ゲート回路の前記第一出力端子および前記第二ゲート回路の前記第二出力端子のいずれか一つと接続される。
以下に、好ましい態様について付記する。
(付記1)
半導体装置は、
リングオシレータと、
前記リングオシレータの発振周波数に基づいてゲート回路の遅延を検知する遅延検知回路と、
を備え、
前記リングオシレータは、
発振制御信号を入力する入力端子と、
発振信号を出力する出力端子と、
前記入力端子に接続される第一入力端子と前記入力端子と異なる端子が接続される第二入力端子とを有する発振制御ゲート回路と、
第一ゲート回路と、
第二ゲート回路と、
を備え、
前記第一ゲート回路はソースが第一電位に接続されるPMOSトランジスタとソースが第一電位よりも低い第二電位に接続されるNMOSトランジスタとを有し、
入力信号の立上り変化から出力信号の立下り変化までの立上り入力信号遅延時間が入力信号の立下り変化から出力信号の立上り変化までの立下り入力信号遅延時間よりも大きく、
前記第二ゲート回路はソースが前記第一電位に接続されるPMOSトランジスタとソースが前記第二電位に接続されるNMOSトランジスタとを有し、前記立上り入力信号遅延時間が前記立下り入力信号遅延時間よりも小さく、
前記第一ゲート回路と前記第二ゲート回路が交互に縦続接続され、
前記第一ゲート回路の複数の入力同士が接続され、
前記第二ゲート回路の複数の入力同士が接続され、
前記第一ゲート回路と前記第二ゲート回路の遅延比率は異なる。
(付記2)
付記1の半導体装置において、
前記発振制御ゲート回路の出力端子は前記第一ゲート回路の入力端子に接続され、前記第二入力端子は前記第二ゲート回路の前記第二出力端子に接続される。
(付記3)
付記2の半導体装置において、
前記リングオシレータの出力端子は、前記発振制御ゲート回路の出力端子、前記第一ゲート回路の前記第一出力端子および前記第二ゲート回路の前記第二出力端子のいずれか一つと接続される。
1・・・半導体装置
10・・・モニタ回路
11・・・リングオシレータ
12・・・遅延検知回路
121・・・周波数カウンタ
122・・・比較器
123・・・レジスタ
20・・・制御回路
G1〜G7・・・ゲート回路
10・・・モニタ回路
11・・・リングオシレータ
12・・・遅延検知回路
121・・・周波数カウンタ
122・・・比較器
123・・・レジスタ
20・・・制御回路
G1〜G7・・・ゲート回路
Claims (20)
- 半導体装置は、
リングオシレータと、
前記リングオシレータの発振周波数に基づいてゲート回路の遅延を検知する遅延検知回路と、
を備え、
前記リングオシレータは、
発振制御信号を入力する入力端子と、
発振信号を出力する出力端子と、
前記入力端子に接続される第一入力端子と前記入力端子と異なる端子が接続される第二入力端子とを有する発振制御ゲート回路と、
NAND回路と、
NOR回路と、
を備え、
前記NAND回路と前記NOR回路が交互に縦続接続され、
前記NAND回路の複数の入力同士が接続され、
前記NOR回路の複数の入力同士が接続され、
前記NAND回路の駆動力とNOR回路の駆動力とは異なる。 - 請求項1の半導体装置において、
前記NAND回路はソースが第一電位に接続されるPMOSトランジスタとソースが第一電位よりも低い第二電位に接続されるNMOSトランジスタとを有し、
前記NOR回路はソースが前記第一電位に接続されるPMOSトランジスタとソースが前記第二電位に接続されるNMOSトランジスタとを有する。 - 請求項2の半導体装置において、
前記発振制御ゲート回路の出力端子は前記NAND回路の入力端子に接続され、前記第二入力端子は前記NOR回路の出力端子に接続される。 - 請求項3の半導体装置において、
前記リングオシレータの出力端子は、前記発振制御ゲート回路の出力端子、前記NAND回路の出力端子および前記NOR回路の出力端子のいずれか一つと接続される。 - 請求項2の半導体装置において、
前記遅延検知回路は、
前記リングオシレータの発振動作周波数を計数するカウンタと、
前記カウンタの値と基準値とを比較する比較器と、
を備える。 - 請求項5の半導体装置において、
前記NOR回路の駆動力は前記NAND回路の駆動力よりも大きい。 - 請求項5の半導体装置において、
前記NAND回路の駆動力は前記NOR回路の駆動力よりも大きい。 - 請求項6の半導体装置において、
前記遅延検知回路は、さらに、前記基準値を格納する第一レジスタを備え、
前記基準値は当該半導体装置の通電初期時の前記リングオシレータの発振周波数に基づいた値である。 - 請求項8の半導体装置において、
前記遅延検知回路は前記カウンタの値が前記第一レジスタの内容よりも小さいことを検知するときはPBTI劣化検出信号を出力する。 - 請求項9の半導体装置において、
前記リングオシレータを非発振動作状態にして前記NAND回路の出力をロー状態にし、前記NOR回路の出力をハイ状態にし、その後、前記リングオシレータを発振動作状態にして前記遅延検知回路で劣化を検知する。 - 請求項6の半導体装置において、
前記遅延検知回路は、さらに、前記基準値を格納する第二レジスタを備え、
前記基準値は所定の電源電圧時の前記リングオシレータの発振動作周波数に基づいた値である。 - 請求項11の半導体装置において、
前記遅延検知回路は前記カウンタの値が前記第二レジスタの内容と同じ値を検出するときは、電圧降下検知信号を出力する。 - 請求項7の半導体装置において、
前記遅延検知回路は、さらに、前記基準値を格納する第一レジスタを備え、
前記基準値は当該半導体装置の通電初期時の前記リングオシレータの発振周波数に基づいた値である。 - 請求項13の半導体装置において、
前記遅延検知回路は前記カウンタの値が前記第一レジスタの内容よりも小さいことを検知するときはNBTI劣化検出信号を出力する。 - 請求項14の半導体装置において、
前記リングオシレータを非発振動作状態にして前記NAND回路の出力をロー状態にし、前記NOR回路の出力をハイ状態にし、その後、前記リングオシレータを発振動作状態にして前記遅延検知回路で劣化を検知する。 - 請求項7の半導体装置において、
前記遅延検知回路は、さらに、前記基準値を格納する第二レジスタを備え、
前記基準値は所定の電源電圧時の前記リングオシレータの発振動作周波数に基づいた値である。 - 請求項16の半導体装置において、
前記遅延検知回路は前記カウンタの値が前記第二レジスタの内容と同じ値を検出するときは、電圧降下検知信号を出力する。 - 半導体装置は、
リングオシレータと、
前記リングオシレータの発振周波数に基づいてゲート回路の遅延を検知する遅延検知回路と、
を備え、
前記リングオシレータは、
発振制御信号を入力する入力端子と、
発振信号を出力する出力端子と、
前記入力端子に接続される第一入力端子と前記入力端子と異なる端子が接続される第二入力端子とを有する発振制御ゲート回路と、
第一ゲート回路と、
第二ゲート回路と、
を備え、
前記第一ゲート回路は第一電位と第一出力端子との間に直列接続されるPMOSトランジスタの段数は、前記第一電位よりも低い第二電位と前記第一出力端子との間に直列接続されるNMOSトランジスタの段数よりも少なく、
前記第二ゲート回路は前記第一電位と第二出力端子との間に直列接続されるPMOSトランジスタの段数は、前記第二電位と前記第二出力端子との間に直列接続されるNMOSトランジスタの段数よりも多く、
前記第一ゲート回路と前記第二ゲート回路が交互に縦続接続され、
前記第一ゲート回路の複数の入力同士が接続され、
前記第二ゲート回路の複数の入力同士が接続され、
前記第一ゲート回路の駆動力と前記第二ゲート回路の駆動力とは異なる。 - 請求項18の半導体装置において、
前記発振制御ゲート回路の出力端子は前記第一ゲート回路の入力端子に接続され、前記第二入力端子は前記第二ゲート回路の前記第二出力端子に接続される。 - 請求項19の半導体装置において、
前記リングオシレータの出力端子は、前記発振制御ゲート回路の出力端子、前記第一ゲート回路の前記第一出力端子および前記第二ゲート回路の前記第二出力端子のいずれか一つと接続される。
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