JP2018050219A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2018050219A
JP2018050219A JP2016185353A JP2016185353A JP2018050219A JP 2018050219 A JP2018050219 A JP 2018050219A JP 2016185353 A JP2016185353 A JP 2016185353A JP 2016185353 A JP2016185353 A JP 2016185353A JP 2018050219 A JP2018050219 A JP 2018050219A
Authority
JP
Japan
Prior art keywords
circuit
ring oscillator
semiconductor device
oscillation
input terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016185353A
Other languages
English (en)
Inventor
満彦 五十嵐
Mitsuhiko Igarashi
満彦 五十嵐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2016185353A priority Critical patent/JP2018050219A/ja
Priority to US15/707,710 priority patent/US10445206B2/en
Publication of JP2018050219A publication Critical patent/JP2018050219A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
    • G06F11/3409—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment for performance assessment
    • G06F11/3419—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment for performance assessment by assessing time
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3016—Delay or race condition test, e.g. race hazard test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/008—Reliability or availability analysis
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3024—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a central processing unit [CPU]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3037—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a memory, e.g. virtual memory, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3058—Monitoring arrangements for monitoring environmental properties or parameters of the computing system or of the computing system component, e.g. monitoring of power, currents, temperature, humidity, position, vibrations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/81—Threshold
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/88—Monitoring involving counting

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electromagnetism (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

【課題】ＭＯＳＦＥＴの特性劣化を検知するリングオシレータはＮＢＴＩ劣化またはＰＢＴＩ劣化に対しては高感度であることが望まれる。
【解決手段】半導体装置は、リングオシレータと、前記リングオシレータの発振周波数に基づいてゲート回路の遅延を検知する遅延検知回路と、を備える。前記リングオシレータは、発振制御信号を入力する入力端子と、発振信号を出力する出力端子と、前記入力端子に接続される第一入力端子と前記入力端子と異なる端子が接続される第二入力端子とを有する発振制御ゲート回路と、ＮＡＮＤ回路と、ＮＯＲ回路と、を備える。前記ＮＡＮＤ回路と前記ＮＯＲ回路が交互に縦続接続され、前記ＮＡＮＤ回路の複数の入力同士が接続され、前記ＮＯＲ回路の複数の入力同士が接続され、前記ＮＡＮＤ回路の駆動力とＮＯＲ回路の駆動力とは異なる。
【選択図】図４

Description

本開示は半導体装置に関し、例えば、遅延検出のリングオシレータを備える半導体装置に適用可能である。
微細化ＣＭＯＳプロセスの顕著な特性劣化として、ＢＴＩ(Bias Temperature Instability）劣化とDielectric Breakdown劣化がある。ＢＴＩ劣化はさらに２種類に分類される。ＮＢＴＩ（Negative Bias Temperature Instability）劣化とＰＢＴＩ（Positive Bias Temperature Instability）劣化である。ＮＢＴＩ劣化は、ＰチャネルのＭＯＳトランジスタの基板電位がゲート電位に対してバックバイアスとなっている状態でチップの温度が高まると、トランジスタのしきい値電圧の絶対値が次第に大きくなっていき、時間が経つにつれてトランジスタの速度が遅くなる現象をいう。ＰＢＴＩ劣化は、ＮチャネルのＭＯＳトランジスタの基板電位がゲート電位に対してフォワードバイアスとなっている状態でチップの温度が高まると、トランジスタのしきい値電圧の絶対値が次第に大きくなっていき、時間が経つにつれてトランジスタの速度が遅くなる現象をいう。
上述のようなＭＯＳＦＥＴの特性劣化等による遅延はリングオシレータ等で検知される。リングオシレータは、入力を反転した出力を出すゲート回路を、奇数段リング状に接続して構成した発振器である。ゲート回路をインバータで構成するリングオシレータの他に、ＮＡＮＤ回路で構成するリングオシレータまたはＮＯＲ回路で構成するリングオシレータを用いるものが提案されている（特開２０１２−２０２７２２号公報）。
特開２０１２−２０２７２２号公報
ＭＯＳＦＥＴの特性劣化を検知するリングオシレータはＮＢＴＩ劣化またはＰＢＴＩ劣化に対しては高感度であることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置は第一ゲート回路と第二ゲート回路とが交互に縦続接続されて構成されるリングオシレータを有する遅延検出回路を備える。第一ゲート回路の駆動力と第二ゲート回路の駆動力は異なる。
上記半導体装置によれば、ＮＢＴＩ劣化またはＰＢＴＩ劣化に対しては高感度に検知することができる。
実施形態に係る半導体装置の構成を示すブロック図 図１のリングオシレータの一例を示すブロック図 図１の遅延検知回路の一例を示すブロック図 図２のリングオシレータの一例を示す回路図 図４の４入力ＮＡＮＤ回路の具体的な構成例 図４の３入力ＮＯＲ回路の具体的な構成例 図４の２入力ＮＡＮＤ回路の具体的構成例 図４のリングオシレータの非発振時の動作を説明するための回路図 図４のリングオシレータの遅延比率の一例を説明するための図 図４のリングオシレータの発振時の動作を説明するための回路図 図４のリングオシレータの発振時の動作を説明するための波形図 図４のリングオシレータの発振時の動作を説明するための波形図 図４のリングオシレータの変形例を示す回路図 図２のリングオシレータの他例を示す回路図 図１４のリングオシレータの遅延比率の一例を説明するための図 比較例に係るリングオシレータの非発振時の動作を説明するための回路図 図１６のリングオシレータの遅延比率を説明するための図 比較例に係るリングオシレータの発振時の動作を説明するための回路図 図１８のリングオシレータの遅延比率を説明するための図 比較例に係るリングオシレータのインバータの具体的構成 図１８のリングオシレータの発振時の動作を説明するための波形図 リングオシレータの周波数劣化感度を示す図である。 図４のリングオシレータの周波数劣化感度と駆動力比率との関係を示す図である。 応用例１に係る遅延検知回路と制御回路を示すブロック図である。 図４のリングオシレータの周波数劣化を示す図である。 応用例２に係る遅延検知回路と制御回路を示すブロック図である。 リングオシレータの周波数の電圧依存性を示す図である。
以下、実施形態、実施例、比較例および応用例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。
ＭＯＳトランジスタで構成される半導体装置の使用年数が長くなると、ＮＢＴＩ劣化またＰＢＴＩ劣化によりゲート回路の伝播遅延時間（ｔＤ）は増加し続ける。したがって、奇数段のゲート回路を利用して発振出力を得るようにされているリングオシレータでは、特性が次第に変化して発振周波数が低く（発振周期が長く）なる。すなわち、リングオシレータは、発振周波数（発振周期）を通じてゲート回路の遅延を検知する回路であり、ＮＢＴＩ劣化またはＰＢＴＩ劣化を検知する回路（信頼性低下検知回路）として利用することができる。
また、動作電圧が低くなると、ゲート回路の伝播遅延時間（ｔＤ）は増加する。したがって、リングオシレータは動作電圧が低くなるにつれて発振周波数が低く（発振周期が長く）なる。すなわち、リングオシレータは、発振周波数（発振周期）を通じてゲート回路の遅延を検知する回路であり、動作電圧の低下を検知する回路（電圧降下検知回路）として利用することができる。
信頼性低下検知回路のリングオシレータはＮＢＴＩ劣化またはＰＢＴＩ劣化に対しては高感度であることが好ましく、電圧降下検知回路のリングオシレータはＮＢＴＩ劣化またはＰＢＴＩ劣化に対しては低感度であることが好ましい。
実施形態に係る半導体装置の構成について図１〜３を用いて説明する。図１は実施形態に係る半導体装置の構成を示すブロック図である。図２は図１のリングオシレータの一例を示すブロック図である。図３は図１の遅延検知回路の一例を示すブロック図
図１に示すように、半導体装置１はモニタ回路１０を一つの半導体チップ（半導体基板）に備える。モニタ回路１０はリングオシレータ１１とリングオシレータ１１の発振周波数に基づいてゲート回路の遅延を検知する遅延検知回路１２とを備える。
図２に示すように、リングオシレータ１１は入力を反転した出力を出すゲート回路Ｇ１〜Ｇ７を奇数段リング状に接続して構成される。ゲート回路Ｇ１〜Ｇ６は複数入力のゲート回路であり、複数の入力同士は接続されている。ゲート回路Ｇ７は２入力のゲート回路であり、発振制御信号（ＥＮＡ）とゲート回路Ｇ６の出力が入力される。発振制御信号（ＥＮＡ）の状態に基づいて、リングオシレータ１１は発振したり発振を停止したりする。ゲート回路Ｇ６の出力は発振信号（ＯＵＴ）として取り出されるが、発振信号を取り出すゲート回路はゲート回路Ｇ６に限定されるものではなく、任意のゲート回路から取り出してもよい。
奇数段目のゲート回路Ｇ１、Ｇ３、Ｇ５はそれぞれ同じ構成のゲート回路であり、偶数段目のゲート回路Ｇ２、Ｇ４、Ｇ６はそれぞれ同じ構成のゲート回路であり、奇数段目のゲート回路Ｇ１、Ｇ３、Ｇ５と偶数段目のゲート回路Ｇ６とは構成が異なる。ゲート回路の段数は７段に限定されるものではなく、奇数段であればよい。ゲート回路Ｇ１〜Ｇ７はＣＭＯＳトランジスタで構成され、奇数段目のゲート回路Ｇ１、Ｇ３、Ｇ５は、出力と低い方の基準電位との間に複数のＮＭＯＳトランジスタが直列接続されている。偶数段目のゲート回路Ｇ２、Ｇ４、Ｇ６は、出力と高い方の基準電位との間に複数のＰＭＯＳトランジスタが直列接続されている。リングオシレータは、例えば、ＣＭＯＳトランジスタで構成されるＮＡＮＤ回路とＣＭＯＳトランジスタで構成されるＮＯＲ回路とを交互に縦続接続して構成され、ＮＡＮＤ回路の駆動力とＮＯＲ回路の駆動力とは異なる。
図３に示すように、遅延検知回路１２はリングオシレータ１１の発振周波数を計数する周波数カウンタ１２１と周波数カウンタ１２１の計数値と基準値とを比較する比較器１２２とを備える。比較器１２２は周波数カウンタ１２１の計数値と基準値とが一致するとき、出力信号をアサートする。基準値は、半導体装置の製造時等の劣化が進む前の状態における周波数カウンタの計数値（初期値）や所定電圧における周波数カウンタの計数値（閾値）である。
駆動力の相対的に小さなＮＡＮＤ回路と、駆動力の相対的に大きなＮＯＲ回路を交互に接続したリングオシレータを発振動作させて発振動作周波数をカウントし、初期値と比較することでＰＢＴＩ劣化に高感度な検出回路（信頼性低下検知回路）を得ることができる。また、駆動力の相対的に小さなＮＡＮＤ回路と、駆動力の相対的に大きなＮＯＲ回路を交互に接続したリングオシレータを発振動作させて発振動作周波数をカウントし、閾値と比較することでＮＢＴＩ劣化影響を大幅に低減した遅延モニタ回路（電圧降下検知回路）を得ることができる。
駆動力の相対的に大きなＮＡＮＤ回路と、駆動力の相対的に小さなＮＯＲ回路を交互に接続したリングオシレータを発振動作させて発振動作周波数をカウントし、初期値と比較することでＮＢＴＩ劣化に高感度な検出回路（信頼性低下検知回路）を得ることができる。また、駆動力の相対的に大きなＮＡＮＤ回路と、駆動力の相対的に小さなＮＯＲ回路を交互に接続したリングオシレータを発振動作させて発振動作周波数をカウントし、閾値と比較することでＰＢＴＩ劣化影響を大幅に低減した遅延モニタ回路（電圧降下検知回路）を得ることができる。
実施形態に係るリングオシレータのより具体的な構成の第一例（実施例１）について図４〜７を用いて説明する。図４は図２のリングオシレータの第一例を示す回路図である。図５は図４の４入力ＮＡＮＤ回路の具体的な構成例である。図６は図４の３入力ＮＯＲ回路の具体的な構成例である。図７は図４の２入力ＮＡＮＤ回路の具体的構成例である。
図４のリングオシレータ１１は図２のリングオシレータ１１の奇数段目のゲート回路Ｇ１，Ｇ３，Ｇ５の各回路をＮＡＮＤ回路で、偶数段目のゲート回路Ｇ２，Ｇ４，Ｇ６の各回路をＮＯＲ回路で構成する。偶数段目のゲート回路Ｇ２，Ｇ４，Ｇ６の各回路の駆動力は奇数段目のゲート回路Ｇ１，Ｇ３，Ｇ５の各回路の駆動力よりも大きくする。ゲート回路Ｇ７の駆動力は奇数段目のゲート回路Ｇ１，Ｇ３，Ｇ５の各回路の駆動力と同程度である。
より具体的には、リングオシレータ１１は、入力端子Ｔ１と、ＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５，Ｇ７と、ＮＯＲ回路Ｇ２，Ｇ４，Ｇ６と、出力端子Ｔ２と、を備える。ＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５の各回路は４入力であり、ＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路は３入力であり、ＮＡＮＤ回路Ｇ７は２入力である。ＮＯＲ回路Ｇ２、Ｇ４、Ｇ６の各回路の一つの入力端子Ａは、前段のＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５の出力端子Ｏと接続し、ＮＡＮＤ回路Ｇ７の一方の入力端子ＡはＮＯＲ回路Ｇ６の出力端子Ｏと接続し、ＮＡＮＤ回路Ｇ１の入力端子ＡはＮＡＮＤ回路Ｇ７の出力端子Ｏと接続するというようにして、全体としてリング状となるよう構成されている。
そして、ＮＡＮＤ回路Ｇ７の他方の入力端子Ｂは入力端子Ｔ１と接続され、他のＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５の各回路の入力端子Ｂ〜Ｄはそれぞれ自分の入力端子Ａに接続され、ＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路の入力端子Ｂ〜Ｃはそれぞれ自分の入力端子Ａに接続される。発振出力を取り出す出力端子Ｔ２は、ＮＯＲ回路Ｇ６の出力端子Ｏに接続される。ＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５およびＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路はインバータとして機能する。
図５に示すように、ＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５の各回路はＰＭＯＳトランジスタＭＰＡ，ＭＰＢ，ＭＰＣ，ＭＰＤが並列接続されたものとＮＭＯＳトランジスタＭＮＡ，ＭＮＢ，ＭＮＣ，ＭＮＤが直列接続されたものとが直列接続され、その接続点が出力端子Ｏに接続されている。ＰＭＯＳトランジスタＭＰＡ，ＭＰＢ，ＭＰＣ，ＭＰＤの各トランジスタの一端（ソース）は電源（高基準電位（ＶＤＤ））に接続され、ＮＭＯＳトランジスタＭＮＤの一端（ソース）はアース（低基準電位（ＶＳＳ）に接続されている。そして、ＰＭＯＳトランジスタＭＰＡおよびＮＭＯＳトランジスタＭＮＡのゲートは入力端子Ａに接続され、ＰＭＯＳトランジスタＭＰＢおよびＮＭＯＳトランジスタＭＮＢのゲートは入力端子Ｂに接続されている。また、ＰＭＯＳトランジスタＭＰＣおよびＮＭＯＳトランジスタＭＮＣのゲートは入力端子Ｃに接続され、ＰＭＯＳトランジスタＭＰＤおよびＮＭＯＳトランジスタＭＮＤのゲートは入力端子Ｄに接続されている。なお、入力端子Ａ〜Ｄに同じ入力信号が入力されるので、ＰＭＯＳトランジスタの数とＮＭＯＳトランジスタ数が異なってもよい。
図６に示すように、ＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路はＰＭＯＳトランジスタＭＰＡ，ＭＰＢ，ＭＰＣが直列接続されたものとＮＭＯＳトランジスタＭＮＡ，ＭＮＢ，ＭＮＣが並列接続されたものとが直列接続され、その接続点が出力端子Ｏに接続されている。ＰＭＯＳトランジスタＭＰＡの一端（ソース）は電源（ＶＤＤ）に接続され、ＮＭＯＳトランジスタＭＮＡ，ＭＮＢ，ＭＮＣ，ＭＮＤの各トランジスタの一端（ソース）はアース（ＶＳＳ）に接続されている。そして、ＰＭＯＳトランジスタＭＰＡおよびＮＭＯＳトランジスタＭＮＡのゲートは入力端子Ａに接続され、ＰＭＯＳトランジスタＭＰＢおよびＮＭＯＳトランジスタＭＮＢのゲートは入力端子Ｂに接続され、ＰＭＯＳトランジスタＭＰＣおよびＮＭＯＳトランジスタＭＮＣのゲートは入力端子Ｃに接続されている。ＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路のＰＭＯＳトランジスタＭＰＡ，ＭＰＢ，ＭＰＣの各トランジスタのＷ／Ｌは、ＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５の各回路のＰＭＯＳトランジスタＭＰＡ，ＭＰＢ，ＭＰＣ，ＭＰＤの各トランジスタのＷ／Ｌよりも大きい。ＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路のＮＭＯＳトランジスタＭＮＡ，ＭＮＢ，ＭＮＣの各トランジスタのＷ／Ｌは、ＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５の各回路のＮＭＯＳトランジスタＭＮＡ，ＭＮＢ，ＭＮＣ，ＭＮＤの各トランジスタのＷ／Ｌよりも大きい。なお、入力端子Ａ〜Ｃに同じ入力信号が入力されるので、ＰＭＯＳトランジスタの数とＮＭＯＳトランジスタ数が異なってもよい。
図７に示すように、ＮＡＮＤ回路Ｇ７はＰＭＯＳトランジスタＭＰＡ，ＭＰＢが並列接続されたものとＮＭＯＳトランジスタＭＮＡ，ＭＮＢが直列接続されたものとが直列接続され、その接続点が出力端子Ｏに接続されている。ＰＭＯＳトランジスタＭＰＡ，ＭＰＢの一端（ソース）は電源（ＶＤＤ）に接続され、ＮＭＯＳトランジスタＭＮＢの一端（ソース）はアース（ＶＳＳ）に接続されている。そして、ＰＭＯＳトランジスタＭＰＡおよびＮＭＯＳトランジスタＭＮＡのゲートは入力端子Ａに接続され、ＰＭＯＳトランジスタＭＰＢおよびＮＭＯＳトランジスタＭＮＢのゲートは入力端子Ｂに接続されている。
なお、リングオシレータを構成するＮＡＮＤ回路およびＮＯＲ回路の入力信号本数は２以上であればよくその数に制限はないことはいうまでもない。
リングオシレータの非発振動作時の動作について図８、９を用いて説明する。図８は図４のリングオシレータの非発振動作時の動作を説明するための回路図である。図９は図４のリングオシレータの遅延比率の一例を説明するための図である。
図８に示すように、ロー（Ｌ）状態の発振制御信号（ＥＮＡ）が入力端子Ｔ１に与えられると、ＮＡＮＤ回路Ｇ７の入力端子ＢにＬが入力されて、他方の入力端子Ａへの入力がハイ（Ｈ）でもＬでも、出力端子Ｏの値はＨとなる。その後に続くゲート回路Ｇ１〜Ｇ６の各回路の出力は、各入力を反転した出力となるから、Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈと続き、最終段のゲート回路（ＮＯＲ回路）Ｇ６の出力はＨとなる。ＮＯＲ回路Ｇ６の出力のＨはＮＡＮＤ回路Ｇ７の入力端子Ａに入力されるが、ＮＡＮＤ回路Ｇ７の出力はＨのままである。したがって、非発振動作時には、図中に記した値を保ったままの状態で安定している。
ＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路の駆動力はＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５の各回路の駆動力よりも大きいので、図９に示すように、遅延比率はＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５の各回路がＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路よりも大きい。
また、ＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５の各回路はＮＭＯＳトランジスタＭＮＡ，ＭＮＢ，ＭＮＣ，ＭＮＤが直列接続されるため、図９に示すように、立上り入力信号遅延時間（ｔＬＨ）が立下り入力信号遅延時間（ｔＨＬ）よりも大きい。ここで、立上り入力信号遅延時間（ｔＬＨ）は入力信号の立上り変化（入力信号がＬからＨへの変化）から出力信号の立下り変化（出力信号がＨからＬへの変化）までの伝播遅延時間である。立下り入力信号遅延時間（ｔＨＬ）は入力信号の立下り変化（入力信号がＨからＬへの変化）から出力信号の立上り変化（出力信号がＬからＨへの変化）までの伝播遅延時間である。
また、ＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路はＰＭＯＳトランジスタＭＰＡ，ＭＰＢ，ＭＰＣが直列接続されるため、図９に示すように、立下り入力信号遅延時間（ｔＨＬ）が立上り入力信号遅延時間（ｔＬＨ）よりも大きい。
図８のリングオシレータ１１で非発振動作時において劣化を生じているＭＯＳトランジスタは、次の通りである。
ＮＡＮＤ回路Ｇ７では、入力端子ＡにＨが入力され、入力端子ＢにＬが入力されているので、トランジスタを能動にすべきゲート電圧が印加されるＭＯＳトランジスタはＮＭＯＳトランジスタＭＮＡとＰＭＯＳトランジスタＭＰＢである。したがって、ＮＭＯＳトランジスタＭＮＡにはＰＢＴＩ劣化を生じ、ＰＭＯＳトランジスタＭＰＢにはＮＢＴＩ劣化が生ずる。
ＮＡＮＤ回路Ｇ１以降の段では、入力端子Ａ，Ｂ，Ｃ，ＤにＨが入力される奇数段目のＮＡＮＤ回路Ｇ１等と、入力端子Ａ，Ｂ，ＣにＬが入力される偶数段目のＮＯＲ回路Ｇ２等とが交互に連なる形となっている。入力端子Ａ，Ｂ，Ｃ，ＤにＨが入力されるＮＡＮＤ回路Ｇ１等で、トランジスタを能動にすべきゲート電圧が印加されるＭＯＳトランジスタは、ＮＭＯＳトランジスタＭＮＡ，ＭＮＢ，ＭＮＣ，ＭＮＤである。したがって、これらのＮＭＯＳトランジスタにＰＢＴＩ劣化が生ずる。入力端子Ａ，Ｂ，ＣにＬが入力されるＮＯＲ回路Ｇ２等で、トランジスタを能動にすべきゲート電圧が印加されるＭＯＳトランジスタは、ＰＭＯＳトランジスタＭＰＡ，ＭＰＢ，ＭＰＣである。したがって、これらのＰＭＯＳトランジスタにＮＢＴＩ劣化が生ずる。
図９に示すように、遅延比率が最も大きいのは奇数段目のＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５のｔＬＨであり、このとき、奇数段目のＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５の各回路のＮＭＯＳトランジスタＭＮＡ，ＭＮＢ，ＭＮＣ，ＭＮＤの各トランジスタのゲートにＨの電圧が印加されるので、ＰＢＴＩ劣化が生じる。よって、ＰＢＴＩ劣化が生じるときの遅延比率が最も大きいのでＰＢＴＩ劣化の感度が大きくなる。
リングオシレータの発振動作時の動作について図９〜１２を用いて説明する。図１０は図４のリングオシレータの発振動作時の動作を説明するための回路図である。図１１は図４のリングオシレータの発振動作時の動作を説明するための波形図である。図１２は図４のリングオシレータの発振動作時の動作を説明するための波形図である。図１３は図４のリングオシレータの変形例を示す回路図である。
図１０に示すように、入力端子Ｔ１に入力する発振制御信号（ＥＮＡ）の状態をＨにすると、ＮＡＮＤ回路Ｇ７の入力端子Ａ，Ｂの値は両方ともＨとなるから、ＮＡＮＤ回路Ｇ７の出力の値はＬとなる。その後に続くゲート回路Ｇ１〜Ｇ６の各回路の出力は各入力を反転した出力となるから、Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌと続き、最終段のゲート回路（ＮＯＲ回路）Ｇ６の出力はＬとなる。
そのＬがＮＡＮＤ回路Ｇ７の入力端子Ａに入力されると、他方の入力端子Ｂの値はＨのままであるから、出力はＨに変る。したがって、それ以後の各段の出力は各入力を反転した出力となり、Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈと続き、最終段のゲート回路（ＮＯＲ回路）Ｇ６の出力はＨに変る。
つまり、発振動作状態にされると、論理信号が各段で反転しながら次々と伝播して行くが、ゲート回路は全部で奇数段であるので、リング状の段を１周して元へ戻った時の出力は、前回の反転出力となっている。したがって、次の段以降のゲート回路の出力もまた次々と反転し、結局、発振動作状態にされている間中、各段の出力はＨになったりＬになったりするのを繰り返す。この出力が出力端子Ｔ２より取り出される。
発振に関与するＭＯＳトランジスタは、発振動作時にゲート電圧が変化され、オン，オフ動作を繰り返すＭＯＳトランジスタである。そういうＭＯＳトランジスタは、入力端子Ａからゲート電圧が与えられているものである。したがって、最初のＮＡＮＤ回路Ｇ７ではＰＭＯＳトランジスタＭＰＡとＮＭＯＳトランジスタＭＮＡである。入力端子Ａ，Ｂ，Ｃ，Ｄが一括接続されているＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５の各回路では、ＰＭＯＳトランジスタＭＰＡ，ＭＰＢ，ＭＰＣ，ＭＰＤとＮＭＯＳトランジスタＭＮＡ，ＭＮＢ，ＭＮＣ，ＭＮＤの全てである。入力端子Ａ，Ｂ，Ｃが一括接続されているＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路では、ＰＭＯＳトランジスタＭＰＡ，ＭＰＢ，ＭＰＣとＮＭＯＳトランジスタＭＮＡ，ＭＮＢ，ＭＮＣの全てである。
図９に示すように、ＮＢＴＩ劣化の影響を受ける立下り入力信号伝搬遅延（ｔＨＬ）は、ＮＡＮＤ回路よりもＮＯＲ回路の方が大きくＮＯＲ回路が支配的である。また、ＮＯＲ回路の入力波形（Ｖ２）はミラー効果の影響を受ける。
図１１に示すように、ＮＢＴＩ劣化によりＮＯＲ回路のＰＭＯＳトランジスタＭＰＡ，ＭＰＢ，ＭＰＣの各トランジスタの駆動力が低下してＮＯＲ回路の論理閾値が下がることで、Ｖ２のミラー効果の発生電位位置が下がる。図１１の破線はＮＢＴＩ劣化前の電圧遷移で、実線はＮＢＴＩ劣化後の電圧遷移を示している。ＮＯＲ回路の出力信号（Ｖ３）の立上り信号はミラー容量充電中に生じるが、ミラー効果発生電位位置が低下することによりＶ３の立上り遷移中のＮＯＲ回路のＰＭＯＳトランジスタＭＰＡ，ＭＰＢ，ＭＰＣの各トランジスタのゲート−ソース間電圧（Ｖｇｓ）がＮＢＴＩ劣化後に増加する。このため、Ｖ３が遷移中のＰＭＯＳトランジスタＭＰＡ、ＭＰＢ，ＭＰＣの各トランジスタの駆動力が増加しＮＢＴＩによるＮＯＲ回路のＰＭＯＳトランジスタＭＰＡ、ＭＰＢ，ＭＰＣの各トランジスタの劣化を補正し、遅延により周波数が低下する周波数劣化が低減される。
ＰＢＴＩ劣化の場合、非発振動作時はＮＡＮＤ回路のＮＭＯＳトランジスタＭＮＡ，ＭＮＢ，ＭＮＣの各トランジスタが劣化する。これにより、図１２に示すように、ＮＡＮＤ回路の立下り出力信号（Ｖ２）の遷移時間（ＨからＬへ遷移する時間）が増加する。図１２の点線はＰＢＴＩ劣化後で、実線はＰＢＴＩ劣化前を示している。一般的に論理回路の入力信号の遷移時間が増加すると伝搬遅延も増加する。そこで、リングオシレータ１１のＮＯＲ回路の動作に注目すると、ミラー効果の影響でＮＯＲ回路の出力信号の立ち上がり（Ｖ３）の遷移中の入力信号は中間電位状態になっている。ＮＯＲ回路のＮＭＯＳトランジスタＭＮＡ，ＭＮＢ，ＭＮＣの各トランジスタのゲート−ソース間電圧（Ｖｇｓ）が小さいほど電圧変動の影響が増加するため、入力信号の遷移時間の増加に対する伝搬遅延の増加の感度が増加する。したがって、リングオシレータ１１ではＮＯＲ回路の立下り入力信号伝搬遅延が大きく増加し、ＰＢＴＩによる周波数劣化が増幅される。
トランジスタの経年劣化としてはＨＣＩ（ホットキャリア注入(Hot Carrier Injection)）も懸念されるが、ＨＣＩはゲート回路の出力波形が鈍るときに劣化が大きくなり、それは本実施例の場合はＮＡＮＤ回路へ立上り信号入力時またはＮＯＲ回路への立下り信号入力時である。しかし、この時はＮＡＮＤ回路の縦積みＮＭＯＳトランジスタＭＮＡ、ＭＮＢ，ＭＮＣ，ＭＮＤの各トランジスタまたはＮＯＲ回路の縦積みＰＭＯＳトランジスタＭＰＡ，ＭＰＢ，ＭＰＣの各トランジスタを駆動するため、それらのソース−ドレイン間電圧が縦積み効果により緩和され、ＨＣＩ劣化は抑制される。
図１３に示すように、ＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路の出力ノードにファンナウト（Fan Out）負荷用のインバータ等のゲート回路を追加しても良い。ファンナウト数を増減してＮＯＲ回路の遅延を増減することにより、ＮＡＮＤ回路とＮＯＲ回路との遅延比率を調整することができる。
実施形態に係るリングオシレータのより具体的な構成の第二例（実施例２）について図５〜７、１４、１５を用いて説明する。図１４は図２のリングオシレータの第二例を示す回路図である。図１５は図１４のリングオシレータの遅延比率の一例を説明するための図である。
図１４のリングオシレータ１１は、図４のリングオシレータ１１と同様に、図２のリングオシレータ１１の奇数段目のゲート回路Ｇ１，Ｇ３，Ｇ５の各回路をＮＡＮＤ回路で、偶数段目のゲート回路Ｇ２，Ｇ４，Ｇ６の各回路をＮＯＲ回路で構成する。しかし、図１４のリングオシレータ１１は、図４のリングオシレータ１１と異なり、奇数段目のＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５の各回路の駆動力は偶数段目のＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路の駆動力よりも大きくする。ゲート回路Ｇ７の駆動力は偶数段目のＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路の駆動力と同程度である。ＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５の各回路のＰＭＯＳトランジスタＭＰＡ，ＭＰＢ，ＭＰＣ，ＭＰＤの各トランジスタのＷ／Ｌは、ＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路のＰＭＯＳトランジスタＭＰＡ，ＭＰＢ，ＭＰＣの各トランジスタのＷ／Ｌよりも大きい。ＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５の各回路のＮＭＯＳトランジスタＭＮＡ，ＭＮＢ，ＭＮＣ，ＭＮＤの各トランジスタのＷ／Ｌは、ＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路のＮＭＯＳトランジスタＭＮＡ，ＭＮＢ，ＭＮＣの各トランジスタのＷ／Ｌよりも大きい。
ＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５の各回路の駆動力はＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路の駆動力よりも大きいので、図１５に示すように、遅延比率はＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路がＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５の各回路よりも大きい。
また、ＮＡＮＤ回路Ｇ１，Ｇ３，Ｇ５の各回路はＮＭＯＳトランジスタＭＮＡ，ＭＮＢ，ＭＮＣ，ＭＮＤが直列接続されるため、図１５に示すように、立上り入力信号遅延時間（ｔＬＨ）が立下り入力信号遅延時間（ｔＨＬ）よりも大きい。
また、ＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路はＰＭＯＳトランジスタＭＰＡ，ＭＰＢ，ＭＰＣが直列接続されるため、図１５に示すように、立下り入力信号遅延時間（ｔＨＬ）が立上り入力信号遅延時間（ｔＬＨ）よりも大きい。
図１５に示すように、遅延比率が最も大きいのは偶数段のＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路のｔＨＬであり、非発振動作時、偶数段目のＮＯＲ回路Ｇ２，Ｇ４，Ｇ６の各回路のＰＭＯＳトランジスタＭＰＡ，ＭＰＢ，ＭＰＣの各トランジスタのゲートにＬの電圧が印加されるので、ＮＢＴＩ劣化が生じる。よって、ＮＢＴＩ劣化が生じるときの遅延比率が最も大きいのでＮＢＴＩ劣化の感度が大きくなる。
図１５に示すように、ＰＢＴＩ劣化の影響を受ける立上り入力信号伝搬遅延（ｔＬＨ）は、ＮＯＲ回路よりもＮＡＮＤ回路の方が大きくＮＡＮＤ回路が支配的である。
ＰＢＴＩ劣化によりＮＡＮＤ回路のＮＭＯＳトランジスタＭＮＡ、ＭＮＢ，ＭＮＣ，ＭＮＤの各トランジスタの駆動力が低下してＮＡＮＤ回路の論理閾値が上がることで、ＮＡＮＤ回路の入力信号の立上り信号のミラー効果の発生電位位置が上がる。ＮＡＮＤ回路の出力信号の立下り信号はミラー容量充電中に生じるが、ミラー効果発生電位位置が上昇することによりＮＡＮＤ回路の出力信号の立下り遷移中のＮＡＮＤ回路のＮＭＯＳトランジスタＭＮＡ，ＭＮＢ，ＭＮＣ，ＭＮＤの各トランジスタのゲート−ソース間電圧（Ｖｇｓ）がＰＢＴＩ劣化後に増加する。このため、ＮＡＮＤ回路の出力信号の立下り信号が遷移中のＮＭＯＳトランジスタＭＮＡ，ＭＮＢ，ＭＮＣ，ＭＮＤの各トランジスタの駆動力が増加しＰＢＴＩによるＮＡＮＤ回路のＮＭＯＳトランジスタＭＮＡ，ＭＮＢ，ＭＮＣ，ＭＮＤの各トランジスタの劣化を補正し、遅延により周波数が低下する周波数劣化が低減される。
＜比較例＞
本願発明者が本開示に先立って検討した技術（比較例）に係るリングオシレータについて図１６〜２１について説明する。図１６は比較例に係るリングオシレータの非発振動作時の動作を説明するための回路図である。図１７は図１６のリングオシレータの遅延比率を説明するための図である。図１８は比較例に係るリングオシレータの発振動作時の動作を説明するための回路図である。図１９は図１８のリングオシレータの遅延比率を説明するための図である。図２０は比較例に係るリングオシレータのインバータの具体的構成である。図２１は図１８のリングオシレータの発振動作時の動作を説明するための波形図である。
比較例に係るリングオシレータは図２のリングオシレータ１１のゲート回路Ｇ１〜Ｇ６の各回路をインバータで構成し、ゲート回路Ｇ７をＮＡＮＤ回路で構成する。ゲート回路Ｇ１〜Ｇ６の各回路の駆動力はそれぞれ同じである。インバータＧ１〜Ｇ６の各回路のＰＭＯＳトランジスタＭＰＡのＷ／Ｌは同じで、ＮＭＯＳトランジスタＭＮＡのＷ／Ｌも同じである。
図１６に示すように、Ｌ状態の発振制御信号（ＥＮＡ）が入力端子Ｔ１に与えられると、ＮＡＮＤ回路Ｇ７の入力端子ＢにＬが入力されて、他方の入力端子Ａへの入力がＨでもＬでも、出力端子Ｏの値はＨとなる。その後に続く各ゲート回路（インバータ）Ｇ１〜Ｇ６の出力は、各入力を反転した出力となるから、Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈと続き、最終段のゲート回路（インバータ）Ｇ６の出力はＨとなる。インバータＧ６の出力のＨはＮＡＮＤ回路Ｇ７の入力端子Ａに入力されるが、ＮＡＮＤ回路Ｇ７の出力はＨのままである。したがって、非発振動作時には、図中に記した値を保ったままの状態で安定している。
インバータＧ１〜Ｇ６の各回路の駆動力は同じであるので、図１７に示すように、遅延比率は偶数段目のインバータＧ２，Ｇ４，Ｇ６の各回路と奇数段目のインバータＧ１，Ｇ３，Ｇ５の各回路と同じである。
また、インバータＧ１〜Ｇ６の各回路はＰＭＯＳトランジスタとＮＭＯＳトランジスタＭＮＡが１段ずつであるため、図１７に示すように、立上り入力信号遅延時間（ｔＬＨ）と立下り入力信号遅延時間（ｔＨＬ）は同じである。
図１７に示すように、遅延比率は各段のインバータのｔＬＨとｔＨＬでほぼ同じであり、非発振動作時、偶数段目のインバータＧ２，Ｇ４，Ｇ６の各回路のＰＭＯＳトランジスタＭＰＡのゲートにＬの電圧が印加されるので、ＮＢＴＩ劣化が生じる。よって、ＮＢＴＩ劣化が生じるときの遅延比率は全体遅延の１／４しかない（ＮＢＴＩ劣化の影響が１／４しかない）のでＮＢＴＩ劣化の感度は図４のリングオシレータよりも小さい。奇数段目のインバータＧ１，Ｇ３，Ｇ５の各回路のＮＭＯＳトランジスタＭＮＡのゲートにＨの電圧が印加されるので、ＰＢＴＩ劣化が生じる。よって、ＰＢＴＩ劣化が生じるときの遅延比率は全体遅延の１／４しかない（ＰＢＴＩ劣化の影響が１／４しかない）のでＰＢＴＩ劣化の感度は図１４のリングオシレータよりも小さい。
図１８に示すように、入力端子Ｔ１に入力する発振制御信号（ＥＮＡ）の状態をＨにすると、ＮＡＮＤ回路Ｇ７の入力端子Ａ，Ｂの値は両方ともＨとなるから、ＮＡＮＤ回路Ｇ７の出力の値はＬとなる。その後に続くゲート回路Ｇ１〜Ｇ６の各回路の出力は各入力を反転した出力となるから、Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌと続き、最終の奇数段のゲート回路（インバータ）Ｇ６の出力はＬとなる。
そのＬがＮＡＮＤ回路Ｇ７の入力端子Ａに入力されると、他方の入力端子Ｂの値はＨのままであるから、出力はＨに変る。したがって、それ以後の各段の出力は各入力を反転した出力となり、Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈと続き、最終段のゲート回路（インバータ）Ｇ６の出力はＨに変る。
つまり、発振動作状態にされると、論理信号が各段で反転しながら次々と伝播して行くが、ゲート回路は全部で奇数段であるので、リング状の段を１周して元へ戻った時の出力は、前回の反転出力となっている。したがって、次の段以降のゲート回路の出力もまた次々と反転し、結局、発振動作状態にされている間中、各段の出力はＨになったりＬになったりするのを繰り返す。この出力が出力端子Ｔ２より取り出される。
発振に関与するＭＯＳトランジスタは、発振動作時にゲート電圧が変化され、オン，オフ動作を繰り返すＭＯＳトランジスタである。そういうＭＯＳトランジスタは、入力端子Ａからゲート電圧が与えられているものである。したがって、最初のＮＡＮＤ回路Ｇ７ではＰＭＯＳトランジスタＭＰＡとＮＭＯＳトランジスタＭＮＡである。入力端子Ａが接続されているインバータＧ１〜Ｇ６の各回路では、ＰＭＯＳトランジスタＭＰＡとＮＭＯＳトランジスタＭＮＡの全てである。
図１９に示すように、ＮＢＴＩ劣化の影響を受ける立下り入力信号伝搬遅延（ｔＨＬ）は、奇数段のインバータと偶数段のインバータとで同程度であり、遅延比率の１／２程度となり、図４のリングオシレータよりもＮＢＴＩ劣化の感度が大きい。ＰＢＴＩ劣化の影響を受ける立上り入力信号伝搬遅延（ｔＬＨ）は、奇数段のインバータと偶数段のインバータとで同程であり、遅延比率の１／２程度となり、図１４のリングオシレータよりもＰＢＴＩ劣化の感度が大きい。発振動作では必ずゲート回路がＮＢＴＩ劣化影響およびＰＢＴＩ劣化影響を受けるため、常時発振動作時は劣化を抑えることができない。例えば、図２１に示すように、ゲート回路Ｇ４の出力信号（Ｖ３）は、ＮＢＴＩ劣化により遅延する。図２１の破線はＮＢＴＩ劣化前の電圧遷移で、実線はＮＢＴＩ劣化後の電圧遷移を示している。
実施形態に係るリングオシレータの効果について図２２、２３を用いて説明する。図２２はリングオシレータの周波数劣化感度を示す図である。図２３は図４のリングオシレータの周波数劣化感度と駆動力比率との関係を示す図である。
図２２の各感度はそれぞれ比較例の感度で規格化したものであり、左から比較例、実施例１、実施例２の順に棒グラフで表されている。ＤＣ−ＮＢＴＩはリングオシレータが非発振動作状態で受けたＮＢＴＩに対する周波数劣化を意味する。ＡＣ−ＮＢＴＩはリングオシレータが発振動作状態で受けたＮＢＴＩに対する周波数劣化を意味する。ＤＣ−ＰＢＴＩはリングオシレータが非発振動作状態で受けたＰＢＴＩに対する周波数劣化を意味する。ＡＣ−ＰＢＴＩはリングオシレータが発振動作状態で受けたＰＢＴＩに対する周波数劣化を意味する。
比較例に対して実施例１はＡＣ−ＮＢＴＩの感度およびＤＣ−ＮＢＴＩの感度を大幅に低減可能である。また、ＤＣ−ＰＢＴＩの感度を大幅に増加可能である。
比較例に対して実施例２はＡＣ−ＰＢＴＩの感およびＤＣ−ＰＢＴＩの感度を大幅に低減可能である。また、ＤＣ−ＮＢＴＩの感度を大幅に増加可能である。
図２４に示すように、ＮＡＮＤ回路に対するＮＯＲ回路の駆動力の比率が大きいほどＡＣ−ＮＢＴＩおよびＤＣ−ＮＢＴＩの感度が低く、ＤＣ−ＰＢＴＩの感度が高い。曲線の左端がＮＡＮＤ回路に対するＮＯＲ回路の駆動力の比率が２で曲線の右端が８である。ＮＡＮＤ回路に対するＮＯＲ回路の駆動力の比率が２以上であるのが好ましく、４以上であるのがより好ましい。
＜応用例１＞
実施形態に係るモニタ回路（実施例１または実施例２に係るリングオシレータ）を用いた応用例１について図２４、２５を用いて説明する。図２４は応用例１に係る遅延検知回路と制御回路とを示すブロック図である。図２５は図４のリングオシレータの周波数劣化を示す図である。
応用例１はモニタ回路１０を経年劣化モニタ回路（信頼性低下検知回路）として使用する場合である。半導体装置１はモニタ回路１０と制御回路２０を一つの半導体チップ（半導体基板）に備える。制御回路２０はモニタ回路１０とは別の半導体チップに備えてもよい。
半導体装置１の出荷前のテスト時に計測したリングオシレータ１１の周波数カウンタ１２１のカウント値をフラッシュメモリ等の不揮発性メモリ３０に格納し、半導体装置１への電源投入後それを初期値として不揮発性メモリ３０からレジスタ１２３に格納する。不揮発性メモリ３０は半導体装置１に内蔵されるＣＰＵのプログラムが格納される不揮発性メモリと同じメモリであってもよい。レジスタ１２３を不揮発メモリで構成してもよい。初期値はストレスを受ける前のリングオシレータ１１の発振周波数に相当する。図２５に示すように、時間と共にリングオシレータ１１の周波数劣化が進み周波数カウンタ１２１のカウント値が減少するので、周波数カウンタ１２１のカウント値が初期値と一致しなくなったときに、劣化を検知することができる。リングオシレータ１１を非発振動作状態にして、ストレス（実施例１ではＤＣ−ＰＢＴＩ、実施例２ではＤＣ−ＮＢＴＩ）を印加する（ストレス印加）。その後、リングオシレータ１１を発振動作状態にして、周波数カウンタ１２１のカウント値とレジスタ１２３内の初期値とを比較することで実施例１ではＰＢＴＩ劣化量を、実施例２ではＮＢＴＩ劣化量を高感度に検知する（遅延検知）。初期値との比較結果情報（ＰＢＴＩ劣化検出信号またはＮＢＴＩ劣化検出信号）をコントローラ２１へ送信し、制御回路２０内のメモリに格納されるシステムソフトウェア２２にフィードバックする。ストレス印加と遅延検知は、図示しないタイマなどで発振制御信号（ＥＮＡ）を制御して一定時間ごとに行うようにしてもよい。モニタ回路１０は実施例１および実施例２のリングオシレータのいずれか一方を備えているが、実施例１および実施例２のリングオシレータの両方を備えてもよい。これにより、ＰＢＴＩ劣化量およびＮＢＴＩ劣化量を高感度に検知することができる。
＜応用例２＞
実施形態に係るモニタ回路（実施例１または実施例２に係るリングオシレータ）を用いた応用例２について図２６、２７を用いて説明する。図２６は応用例２に係る遅延検知回路と制御回路とを示すブロック図である。図２７はリングオシレータの周波数の電圧依存性を示す図である。
応用例１はモニタ回路１０を電圧検出回路（電圧降下検知回路）として使用する場合である。半導体装置１はモニタ回路１０と制御回路２０を一つの半導体チップ（半導体基板）に備える。制御回路２０はモニタ回路１０とは別の半導体チップに備えてもよい。
半導体装置１の出荷前の低電圧のテスト時に計測したリングオシレータ１１の周波数カウンタ１２１のカウント値を不揮発性メモリ３０に格納し、半導体装置１への電源投入後それを閾値として不揮発性メモリ３０からレジスタ１２３に格納する。レジスタ１２３を不揮発メモリで構成してもよい。閾値は所定の最低電圧時のリングオシレータ１１の発振周波数に相当する。図２７に示すように、電圧が低くなるにつれてリングオシレータ１１の周波数が低下し周波数カウンタ１２１のカウント値は小さくなるので、周波数カウンタ１２１のカウント値と閾値が一致したとき電圧降下を検知することができる。リングオシレータ１１を発振動作状態にして、周波数カウンタ１２１のカウント値とレジスタ１２３内の閾値を比較することで実施例１ではＮＢＴＩ劣化に、実施例２ではＰＢＴＩ劣化に影響を受けずに電圧ドロップを検知する。閾値との比較結果情報をコントローラ２１へ送信し、周波数コントローラ２３にフィードバックする。例えば、周波数コントローラ２３は電圧降下を検知したときは、半導体装置１に内蔵されるＣＰＵ等の動作周波数を下げて、半導体装置１の誤動作を防止する。
以上、本発明者によってなされた発明を実施形態、実施例、比較例および応用例に基づき具体的に説明したが、本発明は、上記実施形態、実施例、比較例および応用例に限定されるものではなく、種々変更可能であることはいうまでもない。
例えば、リングオシレータのゲート回路Ｇ１，Ｇ３，Ｇ５，Ｇ７はＮＡＮＤ回路、ゲート回路Ｇ２，Ｇ４，Ｇ６はＮＯＲ回路で構成する例について説明したが、ゲート回路Ｇ１，Ｇ３，Ｇ５，Ｇ７はＮＯＲ回路、ゲート回路Ｇ２，Ｇ４，Ｇ６はＮＡＮＤ回路で構成してもよい。
また、リングオシレータのゲート回路はＮＡＮＤ回路およびＮＯＲ回路で構成する例を説明したが、ＮＡＮＤ回路の代わりに高基準電位と出力の間に直列接続されるＰＭＯＳトランジスタの段数が低基準電位と出力の間に直列接続されるＮＭＯＳトランジスタの段数よりも少ないゲート回路で構成してもよい。また、ＮＯＲ回路の代わりに高基準電位と出力の間に直列接続されるＰＭＯＳトランジスタの段数が低基準電位と出力の間に直列接続されるＮＭＯＳトランジスタの段数よりも多いゲート回路で構成してもよい。また、ＮＡＮＤ回路の代わりにｔＨＬがｔＬＨよりも大きいゲート回路で構成してもよく、ＮＯＲ回路の代わりにｔＨＬがｔＬＨよりも小さいゲート回路で構成してもよい。
＜好ましい態様＞
以下に、好ましい態様について付記する。
（付記１）
半導体装置は、
リングオシレータと、
前記リングオシレータの発振周波数に基づいてゲート回路の遅延を検知する遅延検知回路と、
を備え、
前記リングオシレータは、
発振制御信号を入力する入力端子と、
発振信号を出力する出力端子と、
前記入力端子に接続される第一入力端子と前記入力端子と異なる端子が接続される第二入力端子とを有する発振制御ゲート回路と、
第一ゲート回路と、
第二ゲート回路と、
を備え、
前記第一ゲート回路はソースが第一電位に接続されるＰＭＯＳトランジスタとソースが第一電位よりも低い第二電位に接続されるＮＭＯＳトランジスタとを有し、
入力信号の立上り変化から出力信号の立下り変化までの立上り入力信号遅延時間が入力信号の立下り変化から出力信号の立上り変化までの立下り入力信号遅延時間よりも大きく、
前記第二ゲート回路はソースが前記第一電位に接続されるＰＭＯＳトランジスタとソースが前記第二電位に接続されるＮＭＯＳトランジスタとを有し、前記立上り入力信号遅延時間が前記立下り入力信号遅延時間よりも小さく、
前記第一ゲート回路と前記第二ゲート回路が交互に縦続接続され、
前記第一ゲート回路の複数の入力同士が接続され、
前記第二ゲート回路の複数の入力同士が接続され、
前記第一ゲート回路と前記第二ゲート回路の遅延比率は異なる。
（付記２）
付記１の半導体装置において、
前記発振制御ゲート回路の出力端子は前記第一ゲート回路の入力端子に接続され、前記第二入力端子は前記第二ゲート回路の前記第二出力端子に接続される。
（付記３）
付記２の半導体装置において、
前記リングオシレータの出力端子は、前記発振制御ゲート回路の出力端子、前記第一ゲート回路の前記第一出力端子および前記第二ゲート回路の前記第二出力端子のいずれか一つと接続される。
１・・・半導体装置
１０・・・モニタ回路
１１・・・リングオシレータ
１２・・・遅延検知回路
１２１・・・周波数カウンタ
１２２・・・比較器
１２３・・・レジスタ
２０・・・制御回路
Ｇ１〜Ｇ７・・・ゲート回路

Claims (20)

  1. 半導体装置は、
    リングオシレータと、
    前記リングオシレータの発振周波数に基づいてゲート回路の遅延を検知する遅延検知回路と、
    を備え、
    前記リングオシレータは、
    発振制御信号を入力する入力端子と、
    発振信号を出力する出力端子と、
    前記入力端子に接続される第一入力端子と前記入力端子と異なる端子が接続される第二入力端子とを有する発振制御ゲート回路と、
    ＮＡＮＤ回路と、
    ＮＯＲ回路と、
    を備え、
    前記ＮＡＮＤ回路と前記ＮＯＲ回路が交互に縦続接続され、
    前記ＮＡＮＤ回路の複数の入力同士が接続され、
    前記ＮＯＲ回路の複数の入力同士が接続され、
    前記ＮＡＮＤ回路の駆動力とＮＯＲ回路の駆動力とは異なる。
  2. 請求項１の半導体装置において、
    前記ＮＡＮＤ回路はソースが第一電位に接続されるＰＭＯＳトランジスタとソースが第一電位よりも低い第二電位に接続されるＮＭＯＳトランジスタとを有し、
    前記ＮＯＲ回路はソースが前記第一電位に接続されるＰＭＯＳトランジスタとソースが前記第二電位に接続されるＮＭＯＳトランジスタとを有する。
  3. 請求項２の半導体装置において、
    前記発振制御ゲート回路の出力端子は前記ＮＡＮＤ回路の入力端子に接続され、前記第二入力端子は前記ＮＯＲ回路の出力端子に接続される。
  4. 請求項３の半導体装置において、
    前記リングオシレータの出力端子は、前記発振制御ゲート回路の出力端子、前記ＮＡＮＤ回路の出力端子および前記ＮＯＲ回路の出力端子のいずれか一つと接続される。
  5. 請求項２の半導体装置において、
    前記遅延検知回路は、
    前記リングオシレータの発振動作周波数を計数するカウンタと、
    前記カウンタの値と基準値とを比較する比較器と、
    を備える。
  6. 請求項５の半導体装置において、
    前記ＮＯＲ回路の駆動力は前記ＮＡＮＤ回路の駆動力よりも大きい。
  7. 請求項５の半導体装置において、
    前記ＮＡＮＤ回路の駆動力は前記ＮＯＲ回路の駆動力よりも大きい。
  8. 請求項６の半導体装置において、
    前記遅延検知回路は、さらに、前記基準値を格納する第一レジスタを備え、
    前記基準値は当該半導体装置の通電初期時の前記リングオシレータの発振周波数に基づいた値である。
  9. 請求項８の半導体装置において、
    前記遅延検知回路は前記カウンタの値が前記第一レジスタの内容よりも小さいことを検知するときはＰＢＴＩ劣化検出信号を出力する。
  10. 請求項９の半導体装置において、
    前記リングオシレータを非発振動作状態にして前記ＮＡＮＤ回路の出力をロー状態にし、前記ＮＯＲ回路の出力をハイ状態にし、その後、前記リングオシレータを発振動作状態にして前記遅延検知回路で劣化を検知する。
  11. 請求項６の半導体装置において、
    前記遅延検知回路は、さらに、前記基準値を格納する第二レジスタを備え、
    前記基準値は所定の電源電圧時の前記リングオシレータの発振動作周波数に基づいた値である。
  12. 請求項１１の半導体装置において、
    前記遅延検知回路は前記カウンタの値が前記第二レジスタの内容と同じ値を検出するときは、電圧降下検知信号を出力する。
  13. 請求項７の半導体装置において、
    前記遅延検知回路は、さらに、前記基準値を格納する第一レジスタを備え、
    前記基準値は当該半導体装置の通電初期時の前記リングオシレータの発振周波数に基づいた値である。
  14. 請求項１３の半導体装置において、
    前記遅延検知回路は前記カウンタの値が前記第一レジスタの内容よりも小さいことを検知するときはＮＢＴＩ劣化検出信号を出力する。
  15. 請求項１４の半導体装置において、
    前記リングオシレータを非発振動作状態にして前記ＮＡＮＤ回路の出力をロー状態にし、前記ＮＯＲ回路の出力をハイ状態にし、その後、前記リングオシレータを発振動作状態にして前記遅延検知回路で劣化を検知する。
  16. 請求項７の半導体装置において、
    前記遅延検知回路は、さらに、前記基準値を格納する第二レジスタを備え、
    前記基準値は所定の電源電圧時の前記リングオシレータの発振動作周波数に基づいた値である。
  17. 請求項１６の半導体装置において、
    前記遅延検知回路は前記カウンタの値が前記第二レジスタの内容と同じ値を検出するときは、電圧降下検知信号を出力する。
  18. 半導体装置は、
    リングオシレータと、
    前記リングオシレータの発振周波数に基づいてゲート回路の遅延を検知する遅延検知回路と、
    を備え、
    前記リングオシレータは、
    発振制御信号を入力する入力端子と、
    発振信号を出力する出力端子と、
    前記入力端子に接続される第一入力端子と前記入力端子と異なる端子が接続される第二入力端子とを有する発振制御ゲート回路と、
    第一ゲート回路と、
    第二ゲート回路と、
    を備え、
    前記第一ゲート回路は第一電位と第一出力端子との間に直列接続されるＰＭＯＳトランジスタの段数は、前記第一電位よりも低い第二電位と前記第一出力端子との間に直列接続されるＮＭＯＳトランジスタの段数よりも少なく、
    前記第二ゲート回路は前記第一電位と第二出力端子との間に直列接続されるＰＭＯＳトランジスタの段数は、前記第二電位と前記第二出力端子との間に直列接続されるＮＭＯＳトランジスタの段数よりも多く、
    前記第一ゲート回路と前記第二ゲート回路が交互に縦続接続され、
    前記第一ゲート回路の複数の入力同士が接続され、
    前記第二ゲート回路の複数の入力同士が接続され、
    前記第一ゲート回路の駆動力と前記第二ゲート回路の駆動力とは異なる。
  19. 請求項１８の半導体装置において、
    前記発振制御ゲート回路の出力端子は前記第一ゲート回路の入力端子に接続され、前記第二入力端子は前記第二ゲート回路の前記第二出力端子に接続される。
  20. 請求項１９の半導体装置において、
    前記リングオシレータの出力端子は、前記発振制御ゲート回路の出力端子、前記第一ゲート回路の前記第一出力端子および前記第二ゲート回路の前記第二出力端子のいずれか一つと接続される。
JP2016185353A 2016-09-23 2016-09-23 半導体装置 Pending JP2018050219A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016185353A JP2018050219A (ja) 2016-09-23 2016-09-23 半導体装置
US15/707,710 US10445206B2 (en) 2016-09-23 2017-09-18 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016185353A JP2018050219A (ja) 2016-09-23 2016-09-23 半導体装置

Publications (1)

Publication Number Publication Date
JP2018050219A true JP2018050219A (ja) 2018-03-29

Family

ID=61685295

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016185353A Pending JP2018050219A (ja) 2016-09-23 2016-09-23 半導体装置

Country Status (2)

Country Link
US (1) US10445206B2 (ja)
JP (1) JP2018050219A (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2567420B (en) * 2017-10-02 2020-07-08 Advanced Risc Mach Ltd Adaptive voltage scaling methods and systems therefor
US10627883B2 (en) * 2018-02-28 2020-04-21 Advanced Micro Devices, Inc. Onboard monitoring of voltage levels and droop events
CN109462392B (zh) * 2018-10-25 2022-07-26 安徽理工大学 一种缓解电路老化的电路结构及其控制方法
CN114545192B (zh) * 2020-11-27 2024-01-26 上海寒武纪信息科技有限公司 量化静态延迟时序的测试电路
CN112834890B (zh) * 2020-12-29 2021-11-30 北京智芯微电子科技有限公司 一种检测pmos器件nbti退化的电路
CN116800227A (zh) * 2022-03-18 2023-09-22 长鑫存储技术有限公司 环形振荡器及测试方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205854B2 (en) * 2003-12-23 2007-04-17 Intel Corporation On-chip transistor degradation monitoring
US7307471B2 (en) * 2005-08-26 2007-12-11 Texas Instruments Incorporated Adaptive voltage control and body bias for performance and energy optimization
US7495519B2 (en) * 2007-04-30 2009-02-24 International Business Machines Corporation System and method for monitoring reliability of a digital system
JP5854377B2 (ja) 2011-03-23 2016-02-09 公立大学法人首都大学東京 Ｍｏｓトランジスタ集積回路およびｍｏｓトランジスタ劣化度合模擬算出システム
US9035706B2 (en) * 2013-01-17 2015-05-19 Texas Instruments Incorporated Variability and aging sensor for integrated circuits
US11131706B2 (en) * 2015-12-08 2021-09-28 International Business Machines Corporation Degradation monitoring of semiconductor chips
US9866221B2 (en) * 2016-05-24 2018-01-09 International Business Machines Corporation Test circuit to isolate HCI degradation

Also Published As

Publication number Publication date
US20180089052A1 (en) 2018-03-29
US10445206B2 (en) 2019-10-15

Similar Documents

Publication Publication Date Title
JP2018050219A (ja) 半導体装置
TWI542130B (zh) 電荷泵裝置
JP4987607B2 (ja) レベルシフト回路
US8552793B2 (en) Semiconductor device
KR100636763B1 (ko) 발진 회로
CN109752636B (zh) 用于监测温度不稳定性的测试电路
KR100724559B1 (ko) 레벨 쉬프터
US20090027131A1 (en) Ring oscillators for cmos transistor beta ratio monitoring
JP6083586B2 (ja) リング発振器
US7872516B2 (en) Precision pulse generator
US8466729B2 (en) Delay cell and digitally controlled oscillator
JP2008092271A (ja) 遅延回路
US9473147B2 (en) Frequency dividing apparatus and related method
JP6314720B2 (ja) ダイナミックコンパレータ、レベル変換回路及び制御回路
JP5656760B2 (ja) 半導体集積回路装置
US8049547B2 (en) Semiconductor integrated circuit and signal adjusting method
US9490808B2 (en) Sensing circuit
US8988153B1 (en) Ring oscillator with NMOS or PMOS variation insensitivity
TWI724941B (zh) 具有製程變動補償的弛張振盪器電路及其反相器
JP2005184793A (ja) 発振回路
US20110012685A1 (en) Wide-band Low-voltage IQ-generating Ring-oscillator-based CMOS VCO
JP2010283054A (ja) プロセスモニタ回路およびプロセス特性の判定方法
KR20190074679A (ko) 모니터링 회로를 구비하는 반도체 장치
KR101090465B1 (ko) 반도체 소자
JP2009216676A (ja) 半導体装置