JP2018033031A - 電子機器及び表示装置 - Google Patents
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Abstract
【課題】 高性能化が可能な電子機器及び表示装置を提供する。
【解決手段】 表示装置は、第1基板と、第2基板と、を備える。第1基板は、走査線と、信号線と、第1導電層L1と、を含む。第2基板は、第2導電層L2と、ブリッジ配線BWと、第2導電層とブリッジ配線との間に位置する絶縁層と、を含む。第1導電層L1、第2導電層L2、及びブリッジ配線BWは、コイルATを形成する。
【選択図】図5
【解決手段】 表示装置は、第1基板と、第2基板と、を備える。第1基板は、走査線と、信号線と、第1導電層L1と、を含む。第2基板は、第2導電層L2と、ブリッジ配線BWと、第2導電層とブリッジ配線との間に位置する絶縁層と、を含む。第1導電層L1、第2導電層L2、及びブリッジ配線BWは、コイルATを形成する。
【選択図】図5
Description
本発明の実施形態は、電子機器及び表示装置に関する。
近年、液晶表示装置などの表示装置は、各種分野で利用されている。このような表示装置において、階調表示の処理を行うために、表示装置の各画素にメモリを備える技術が開示されている。
また、表示装置は、表示機能だけでなく、近距離無線通信機能を備えるものもある。例えば、近距離無線通信を行うための通信プロトコルとしてはNFC(Near Field Communication)がある。例えば、NFC機能を用いて情報を送受信し、携帯電話等の小型の通信装置に実装されるアンテナ装置が知られている。
また、表示装置は、表示機能だけでなく、近距離無線通信機能を備えるものもある。例えば、近距離無線通信を行うための通信プロトコルとしてはNFC(Near Field Communication)がある。例えば、NFC機能を用いて情報を送受信し、携帯電話等の小型の通信装置に実装されるアンテナ装置が知られている。
本実施形態は、高性能化が可能な電子機器及び表示装置を提供する。
一実施形態に係る電子機器は、
第1導電層を含む第1基板と、前記第1導電層に接続され前記第1導電層の厚みより大きい厚みを有する第2導電層と、前記第1導電層の厚みより大きい厚みを有し前記第2導電層に接続されたブリッジ配線と、前記第2導電層と前記ブリッジ配線との間に位置する絶縁層と、を含む第2基板と、を備え、前記第1導電層、前記第2導電層、及び前記ブリッジ配線は、コイルを形成する。
第1導電層を含む第1基板と、前記第1導電層に接続され前記第1導電層の厚みより大きい厚みを有する第2導電層と、前記第1導電層の厚みより大きい厚みを有し前記第2導電層に接続されたブリッジ配線と、前記第2導電層と前記ブリッジ配線との間に位置する絶縁層と、を含む第2基板と、を備え、前記第1導電層、前記第2導電層、及び前記ブリッジ配線は、コイルを形成する。
また、一実施形態に係る表示装置は、
走査線と、信号線と、前記走査線及び前記信号線と異なる層に位置した第1導電層と、を含む第1基板と、前記第1導電層に接続され前記第1導電層の厚みより大きい厚みを有する第2導電層と、前記第1導電層の厚みより大きい厚みを有し前記第2導電層に接続されたブリッジ配線と、前記第2導電層と前記ブリッジ配線との間に位置する絶縁層と、を含む第2基板と、を備え、前記第1導電層、前記第2導電層、及び前記ブリッジ配線は、コイルを形成する。
走査線と、信号線と、前記走査線及び前記信号線と異なる層に位置した第1導電層と、を含む第1基板と、前記第1導電層に接続され前記第1導電層の厚みより大きい厚みを有する第2導電層と、前記第1導電層の厚みより大きい厚みを有し前記第2導電層に接続されたブリッジ配線と、前記第2導電層と前記ブリッジ配線との間に位置する絶縁層と、を含む第2基板と、を備え、前記第1導電層、前記第2導電層、及び前記ブリッジ配線は、コイルを形成する。
以下に、本発明の実施の形態及び変形例について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
まず、一実施形態に係る表示装置DSPについて詳細に説明する。
本実施形態においては、表示装置の一例として、液晶表示装置を開示する。この表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器や、所謂交通系ICカード等にディスプレイを搭載したカードディスプレイ等の種々の装置に適用可能である。
本実施形態においては、表示装置の一例として、液晶表示装置を開示する。この表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器や、所謂交通系ICカード等にディスプレイを搭載したカードディスプレイ等の種々の装置に適用可能である。
本実施形態において、表示装置DSPは、反射型の表示パネルPNLを備えている。次に、表示パネルPNLの構成例について説明する。
図1は、表示パネルPNLを示す断面図である。図1は、画像を表示する表示領域DAにおける表示パネルPNLの断面を示している。図示した表示パネルPNLは、液晶表示パネルである。また、ここでは、説明に必要な構成のみを図示している。
図1は、表示パネルPNLを示す断面図である。図1は、画像を表示する表示領域DAにおける表示パネルPNLの断面を示している。図示した表示パネルPNLは、液晶表示パネルである。また、ここでは、説明に必要な構成のみを図示している。
図1に示すように、表示パネルPNLは、第1基板としてのアレイ基板SUB1、対向基板SUB2、液晶層LC、及び光学素子ODを備えている。液晶層LCは、表示機能層に相当する。
アレイ基板SUB1は、第1絶縁基板10、第1絶縁膜11、第2絶縁膜12、第3絶縁膜13、第1導電層L1、第4絶縁膜14、画素電極PE、第1配向膜AL1などを備えている。本実施形態において、第1絶縁基板10は、ガラス基板である。但し、本実施形態と異なり、第1絶縁基板10は、樹脂基板などのガラス基板以外の絶縁基板であってもよい。第1絶縁膜11は、第1絶縁基板10の上に位置している。第2絶縁膜12は、第1絶縁膜11の上に位置している。第3絶縁膜13は、第2絶縁膜12の上に位置している。
アレイ基板SUB1は、第1絶縁基板10、第1絶縁膜11、第2絶縁膜12、第3絶縁膜13、第1導電層L1、第4絶縁膜14、画素電極PE、第1配向膜AL1などを備えている。本実施形態において、第1絶縁基板10は、ガラス基板である。但し、本実施形態と異なり、第1絶縁基板10は、樹脂基板などのガラス基板以外の絶縁基板であってもよい。第1絶縁膜11は、第1絶縁基板10の上に位置している。第2絶縁膜12は、第1絶縁膜11の上に位置している。第3絶縁膜13は、第2絶縁膜12の上に位置している。
第1導電層L1は、コイルATの一部を形成している。第1導電層L1は、第3絶縁膜13の上に位置している。第1導電層L1は、第4絶縁膜14に覆われている。画素電極PEは、第4絶縁膜14の上に位置している。つまり、画素電極PEは、第1絶縁基板10よりも上層に位置しており、第1導電層L1は、第1絶縁基板10と画素電極PEとの間に位置している。画素電極PEは、反射電極に相当し、アルミニウムや銀などの光反射性を有する金属材料によって形成された光反射層を含んでいる。このため、本実施形態の表示パネルPNLは、反射型の液晶表示パネルである。第1配向膜AL1は、画素電極PEを覆っている。
なお、本実施形態の表示パネルPNLは、光反射層を有していればよい。このため、表示パネルPNLは、光反射層を画素電極PEとは別途設けてもよい。
なお、本実施形態の表示パネルPNLは、光反射層を有していればよい。このため、表示パネルPNLは、光反射層を画素電極PEとは別途設けてもよい。
対向基板SUB2は、第2絶縁基板20、カラーフィルタ層CF、オーバーコート層OC、共通電極CE、第2配向膜AL2などを備えている。本実施形態において、第2絶縁基板20は、ガラス基板である。但し、本実施形態と異なり、第2絶縁基板20は、樹脂基板などのガラス基板以外の絶縁基板であってもよい。カラーフィルタ層CFは、第2絶縁基板20のアレイ基板SUB1と対向する側に位置している。オーバーコート層OCは、カラーフィルタ層CFを覆っている。オーバーコート層OCには、アレイ基板SUB1と対向する面に共通電極CEが形成されている。共通電極CEは、インジウム錫酸化物(ITO)、インジウム亜鉛酸化物(IZO)などの透明導電材料によって形成されている。第2配向膜AL2は、共通電極CEを覆っている。
但し、本実施形態と異なり、カラーフィルタ層CFは、対向基板SUB2側ではなく、アレイ基板SUB1側に設けられていてもよい。
但し、本実施形態と異なり、カラーフィルタ層CFは、対向基板SUB2側ではなく、アレイ基板SUB1側に設けられていてもよい。
共通電極CEは、少なくとも表示領域DAに対応する大きさの面積を有する平板状を呈しており、複数の画素電極PEと対向している。なお、共通電極CEの形状は、画素電極PEと一様に対向する1枚の平板状に限定されるものではない。例えば、共通電極CEの形状は、複数の帯状に分割したストライプ形状や、マトリクス状に分割したマトリクス形状であってもよい。上記のように共通電極CEが分割される場合、分割されたそれぞれの共通電極CE間にスリットが形成されるが、スリットの位置は、アレイ基板SUB1上に配置される各種配線と対向する位置等、画素(後述する画素PX)を区画する位置と対応して設けられることが好ましい。
液晶層LCは、アレイ基板SUB1と対向基板SUB2との間に保持され、第1配向膜AL1と第2配向膜AL2とにそれぞれ接している。液晶層LCは、液晶分子LMを含んでいる。
対向基板SUB2には、液晶層LCに接する面とは反対側に位置する面に光学素子ODが設けられている。光学素子ODは、例えば散乱層FS、位相差板RT、偏光板PLなどを備えている。散乱層FSは第2絶縁基板20に接着され、位相差板RTは散乱層FSに積層され、偏光板PLは位相差板RTに積層されている。なお、光学素子ODの構成は、図示した例に限らない。
対向基板SUB2には、液晶層LCに接する面とは反対側に位置する面に光学素子ODが設けられている。光学素子ODは、例えば散乱層FS、位相差板RT、偏光板PLなどを備えている。散乱層FSは第2絶縁基板20に接着され、位相差板RTは散乱層FSに積層され、偏光板PLは位相差板RTに積層されている。なお、光学素子ODの構成は、図示した例に限らない。
散乱層FSは、特定方向からの入射光を散乱させる異方性散乱層である。図示した例では、散乱層FSは、図中の光源LS側からの入射光をほとんど散乱させずに透過し、特定方向、つまり、画素電極PEでの反射光を散乱させる機能を有している。位相差板RTは、1/4波長板としての機能を有している。一例では、位相差板RTは、1/4波長板と1/2波長板とを積層した積層体であり、波長依存性を低減し、カラー表示に利用される波長範囲において所望の位相差が得られるように構成されている。
このような表示パネルPNLにおいて、光源LSに近接する側が表示面側に相当する。図示した例では、光学素子ODの表面が表示面に相当するが、光学素子ODの表面にカバー部材が配置された場合には、カバー部材の表面が表示面に相当する。
このような表示パネルPNLにおいて、光源LSに近接する側が表示面側に相当する。図示した例では、光学素子ODの表面が表示面に相当するが、光学素子ODの表面にカバー部材が配置された場合には、カバー部材の表面が表示面に相当する。
本実施形態においては、表示パネルPNLにコイルATの一部が組み込まれている。コイルATは、例えば、NFC(Near Field Communication)に適用されるNFCアンテナとして機能する。NFCは、13.56MHzの周波数を利用する通信距離10cm程度の近距離無線通信技術である。
なお、コイルATの形態は、特に限定されず、NFCとしては、例えば、NFC−TypeF、NFC−TypeA、TypeBなどが適用可能である。また、より広義な近距離無線通信技術として、電磁界や電波などを用いたRFID(Radio Frequency Identifier)が挙げられる。RFIDは、近距離無線通信技術全般を指しており、一定の基準に沿って規格化されているNFCは、RFIDに含まれる。本実施形態においては、コイルATは、RFIDに適用可能である。また、RFIDの形態には、電池を内蔵せずリーダからの電磁波によって作動するパッシブ型、電池を内蔵し自ら電磁波を発生するアクティブ型、パッシブ型とアクティブ型を組み合わせたセミアクティブ型等が含まれる。RFIDに用いられる種々のコイルは、それぞれ基本的な送受信方法が等しく、本発明においては、表示装置DSPに、いずれのコイルも適用することができる。又は、コイルATは、充電用途に利用することも可能である。
なお、コイルATの形態は、特に限定されず、NFCとしては、例えば、NFC−TypeF、NFC−TypeA、TypeBなどが適用可能である。また、より広義な近距離無線通信技術として、電磁界や電波などを用いたRFID(Radio Frequency Identifier)が挙げられる。RFIDは、近距離無線通信技術全般を指しており、一定の基準に沿って規格化されているNFCは、RFIDに含まれる。本実施形態においては、コイルATは、RFIDに適用可能である。また、RFIDの形態には、電池を内蔵せずリーダからの電磁波によって作動するパッシブ型、電池を内蔵し自ら電磁波を発生するアクティブ型、パッシブ型とアクティブ型を組み合わせたセミアクティブ型等が含まれる。RFIDに用いられる種々のコイルは、それぞれ基本的な送受信方法が等しく、本発明においては、表示装置DSPに、いずれのコイルも適用することができる。又は、コイルATは、充電用途に利用することも可能である。
本実施形態によれば、表示装置DSPは、表示領域DAにおいて、第1絶縁基板10と反射電極としての画素電極PEとの間に位置する第1導電層L1を備えている。画素電極PEは、第1導電層L1よりも上層(表示面側)に位置している。このため、第1導電層L1(コイルAT)を表示パネルPNLに組み込むことによる表示に寄与する開口部の面積の低下や、表示面側から表示画像を観察した際に第1導電層L1が視認されるなどの不具合を抑制することができる。上記のことから、画像表示機能及びNFC機能を兼ね備えた高性能な表示装置を提供することが可能となる。
次に、上記表示装置の一構成例について説明する。
図2は、表示装置DSPの一構成例を示す図である。図示した例では、表示装置DSPは、表示パネルPNL、駆動部DRなどを備えている。また、表示パネルPNLには、図1に示したように、第1導電層L1が組み込まれている。
図2は、表示装置DSPの一構成例を示す図である。図示した例では、表示装置DSPは、表示パネルPNL、駆動部DRなどを備えている。また、表示パネルPNLには、図1に示したように、第1導電層L1が組み込まれている。
表示パネルPNLは、画像を表示する表示領域DA、及び、表示領域DA以外の領域である非表示領域NDAを備えている。なお、本実施形態において、非表示領域NDAは、表示領域DAを囲む額縁状の領域である。また、表示パネルPNLは、信号線SL、走査線CL、単位画素PX、図示しない各種電圧を伝送するための配線や電源線などを備えている。複数の信号線SLは、第1方向Xに並んでいる。複数の走査線CLは、第1方向Xに交差する第2方向Yに並んでいる。複数の単位画素PXは、第1方向X及び第2方向Yによって規定されるX−Y平面において、マトリクス状に配列されている。
本実施形態では、第1方向Xと第2方向Yとは直交しているが、これらは交差していればよく、略直交等他の交差状態の構成も採用可能である。また、第1方向Xと第2方向Yで形成されるX−Y平面に対し直交する方向(法線方向)から表示パネルPNLを視認することを平面視という。
単位画素PXは、カラー画像を構成する最小単位である。後述するが、単位画素PXは、複数の副画素によって構成されている。一例では、1つの単位画素PXは、赤色を表示する副画素PR、緑色を表示する副画素PG、及び、青色を表示する副画素PBを備えている。また、単位画素PXは、上記の3色の副画素の他に、白色などの他の色を表示する副画素を備えていても良い。副画素PR、RG、RBの各々については、略同一構成であり、ここでは、副画素PRに注目してその構成をより具体的に説明する。
副画素PRは、画素電極PEと、画素回路CR1及びCR2とを備えている。画素電極PEは、3個の部分電極P1、P2、P3を有している。一例では、部分電極P1、P2、P3は、一列に配列され、それぞれ面積が等しく、図示した例では正方形状に形成されている。部分電極P2は、接続配線RE1によって画素回路CR1と電気的に接続されている。部分電極P1及びP3は、接続配線RE2を介し、互いに電気的に接続され、且つ、画素回路CR2と電気的に接続されている。つまり、部分電極P1及びP3は、部分電極P2を挟んで分離されているが、互いに電気的に接続されており、一括して駆動される。
上記のような、副画素は複数のセグメントSGによって構成されており、図示した例では、部分電極P2、接続配線RE1、画素回路CR2の組み合わせが1つのセグメントに相当し、部分電極P1及びP3、接続配線RE2、画素回路CR1の組み合わせが1つのセグメントに相当する。セグメントSGの具体的な構成例については図3Aを参照しながら後述する。
本実施形態においては、セグメントSGは、データを記憶可能なメモリ部を有する、所謂、MIP(Memory In Pixel)方式を採用した構成を有している。このような構成によれば、メモリ部は、2値のデータ(論理“1”/論理“0”)を記憶することができ、当該2値のデータに基づいて、各副画素の階調がデジタル的に表示される。かかる2値データを用いた階調表現方式として、本実施形態では、1つの副画素を複数のセグメントSGによって構成し、当該複数のセグメントSGの面積の組み合わせによって階調表示を実現する面積階調法が適用される。ここで、「面積階調法」とは、一例として、面積比を20,21,22,…,2n−1、という具合に重み付けしたn個のセグメントSGで2n個の階調を表現する階調表現方式である。なお、本実施形態において、セグメントSGの面積とは、各セグメントに含まれる部分電極の総面積に相当するものとする。
なお、本実施形態では、部分電極P1及びP3の一括制御と、部分電極P2の独立制御との組み合わせにより、23個の階調を表現することができる。
なお、本実施形態では、部分電極P1及びP3の一括制御と、部分電極P2の独立制御との組み合わせにより、23個の階調を表現することができる。
メモリ表示モードの場合、メモリ部に保持されているデータを用いて当該副画素の階調が表現される。このため、階調を反映した信号電位を各副画素に書き込む書込み動作をフレーム周期で実行する必要がない。そのため、メモリ表示モードの場合は、表示装置の消費電力を低減することができる。
図2に示した構成例は、2ビットのMIP方式を適用した場合に相当する。すなわち、上記の通り、1つの副画素は、面積が等しい部分電極P1、P2、P3を備え、部分電極P1及びP3が電気的に接続されている。このため、部分電極P2の面積と、部分電極P1及びP3を合わせた総面積との面積比は、1:2である。これにより、各副画素において階調表示が実現される。また、1つの副画素は接続配線を備え、上記接続配線は、例えば、画素回路CR及び画素電極PEの間の層に位置し、画素回路CR及び画素電極PEを電気的に接続する配線である。
駆動部DRは、信号線駆動部D1及び走査線駆動部D2を備えている。信号線SLのそれぞれは、信号線駆動部D1に接続されている。信号線駆動部D1は、例えば、所定の階調に対応した信号電位を、対応する信号線SLに出力する。走査線CLのそれぞれは、走査線駆動部D2に接続されている。走査線駆動部D2は、副画素への信号電位の書込動作を制御するための制御信号を、対応する走査線CLに出力する。なお、駆動部DRは、さらに、駆動タイミング発生回路や電源回路などを備えていてもよい。
図3Aは、MIP方式を適用したセグメントSGの構成例を示す図である。詳しくは、図3Aは、図2を参照して説明したセグメントSGの構成例を示す図である。
図3Aに示すように、1つのセグメントSGは、液晶容量CLC、及び画素回路CRを備えている。液晶容量CLCは、画素電極PEと共通電極CEとの間で発生する液晶層の容量成分を意味している。なお、以下で説明する画素電極PEとは、図2を参照して説明した画素回路CRと電気的に接続された部分電極に相当する。共通電極CEには、コモン電圧Vcomが印加される。
図3Aに示すように、1つのセグメントSGは、液晶容量CLC、及び画素回路CRを備えている。液晶容量CLCは、画素電極PEと共通電極CEとの間で発生する液晶層の容量成分を意味している。なお、以下で説明する画素電極PEとは、図2を参照して説明した画素回路CRと電気的に接続された部分電極に相当する。共通電極CEには、コモン電圧Vcomが印加される。
画素回路CRは、3つのスイッチSW1〜SW3、及び、ラッチ回路LTを備えている。スイッチSW1は、例えば、NchMOSトランジスタによって構成されている。スイッチSW1は、その一端が信号線SLに接続され、その他端がラッチ回路LTに接続されている。スイッチSW1のオン・オフは、走査線CLから供給される走査信号によって制御される。すなわち、スイッチSW1は、図2の走査線駆動部D2から走査線CLを介して走査信号φVが与えられることによってオン(導通状態)となり、図2の信号線駆動部D1から信号線SLを介して供給されるデータ(階調に対応した信号電位)SIGを取り込む。
ラッチ回路LTは、互いに逆向きに並列接続されたインバータIV1及びIV2を備えている。インバータIV1及びIV2の各々は、例えば、CMOSインバータによって構成されている。ラッチ回路LTは、スイッチSW1によって取り込まれたデータSIGに応じた電位を保持(ラッチ)する。
スイッチSW2及びSW3の各々は、例えば、NchMOSトランジスタ及びPchMOSトランジスタが並列に接続されてなるトランスファスイッチによって構成されているが、他の構成のトランジスタを用いて構成することも可能である。スイッチSW2の一端には、コモン電圧Vcomと逆相の電圧XFRPが与えられる。スイッチSW3の一端には、コモン電圧Vcomと同相の電圧FRPが与えられる。スイッチSW2及びSW3の各々の他端は、互いに接続され、且つ、画素電極PEと電気的に接続され、画素回路CRの出力ノードNoutとなる。スイッチSW2及びSW3は、ラッチ回路LTの保持電位の極性に応じていずれか一方がオン状態となる。これにより、共通電極CEにコモン電圧Vcomが印加されている液晶容量CLCにおいて、画素電極PEに同相の電圧FRPまたは逆相の電圧XFRPが印加される。
図3Bは、MIP方式を適用したセグメントSGの動作を説明するためのタイミングチャートである。ここでは、液晶層LCに対して電圧が印加されない状態で黒を表示するノーマリーブラックモードを適用した場合を例に説明する。
図3B及び図3Aに示すように、画素回路CRにおいては、スイッチSW1に対して制御信号φVが与えられたタイミングで、信号線SLに供給されたデータSIGを取り込み、取り込んだデータSIGに応じた電位をラッチ回路LTで保持する。論理“0”に相当するデータSIGを取り込んだ場合には、ラッチ回路LTの保持電位は負極性となる。この場合、スイッチSW2はオフ(非導通状態)であって、スイッチSW3がオン(導通状態)となり、画素電極PEに対してコモン電圧Vcomと同相の電圧FRPが印加される。これにより、画素電極PEの画素電位は、共通電極のコモン電圧Vcomと同等となる。このため、液晶層LCに対して電圧が印加されず、セグメントSGは黒を表示する。
図3B及び図3Aに示すように、画素回路CRにおいては、スイッチSW1に対して制御信号φVが与えられたタイミングで、信号線SLに供給されたデータSIGを取り込み、取り込んだデータSIGに応じた電位をラッチ回路LTで保持する。論理“0”に相当するデータSIGを取り込んだ場合には、ラッチ回路LTの保持電位は負極性となる。この場合、スイッチSW2はオフ(非導通状態)であって、スイッチSW3がオン(導通状態)となり、画素電極PEに対してコモン電圧Vcomと同相の電圧FRPが印加される。これにより、画素電極PEの画素電位は、共通電極のコモン電圧Vcomと同等となる。このため、液晶層LCに対して電圧が印加されず、セグメントSGは黒を表示する。
一方、画素回路CRにおいて、論理“1”に相当するデータSIGを取り込んだ場合には、ラッチ回路LTの保持電位は正極性となる。この場合、スイッチSW3はオフ(非導通状態)であって、スイッチSW2がオン(導通状態)となり、画素電極PEに対してコモン電圧Vcomと逆相の電圧XFRPが印加される。これにより、画素電極PEの画素電位と、共通電極のコモン電圧Vcomとの間に電位差が生ずる。つまり、液晶層LCに電圧が印加される。このため、液晶層LCを透過する光が変調され、その一部が表示に寄与するため、セグメントSGは白を表示する。
このように、MIP方式を適用した構成においては、ラッチ回路LTの保持電位の極性に応じてスイッチSW2及びSW3のいずれか一方がオン状態となることにより、画素電極PEに対して、同相の電圧FRPまたは逆相の電圧XFRPが印加される。これにより、セグメントSGには常に一定電圧が印加されることになるため、シェーディングを抑制することができる。
なお、上述した例では、セグメントSGが内蔵するメモリとして、SRAM(Static Random Access Memory)を用いる場合を例に説明したが、この例に限らず、DRAM(Dynamic Random Access Memory)などの他の構成を適用してもよい。
また、本実施形態と異なり、副画素は、MIP方式を採用したセグメントSGによって構成されていなくともよい。副画素は、MIP方式を採用していなくともよい。画素電極PEの部分電極Pの個数、面積、及び形状は、制限されるものではない。又は、画素電極PEは分割されていなくともよい。
また、本実施形態と異なり、副画素は、MIP方式を採用したセグメントSGによって構成されていなくともよい。副画素は、MIP方式を採用していなくともよい。画素電極PEの部分電極Pの個数、面積、及び形状は、制限されるものではない。又は、画素電極PEは分割されていなくともよい。
図4は、図1に示した表示パネルPNLのアレイ基板SUB1を示す断面図である。
図4に示すように、アレイ基板SUB1は、さらに、第1絶縁基板10の上にスイッチSW21及びSW31、接続配線REなど、を備えている。ここで、スイッチSW21は、図3Aに示したスイッチSW2に相当する。また、スイッチSW31は、図3Aに示したスイッチSW3に相当する。
図4に示すように、アレイ基板SUB1は、さらに、第1絶縁基板10の上にスイッチSW21及びSW31、接続配線REなど、を備えている。ここで、スイッチSW21は、図3Aに示したスイッチSW2に相当する。また、スイッチSW31は、図3Aに示したスイッチSW3に相当する。
スイッチSW21は、半導体層SC21、ゲート電極GE21、第1電極E211及び第2電極E212を備えている。第1電極E211及び第2電極E212の一方がソース電極として機能し、他方がドレイン電極として機能する。また、スイッチSW31は、半導体層SC31、ゲート電極GE31、第3電極E311及び第4電極E312を備えている。第3電極E311及び第4電極E312の一方がソース電極として機能し、他方がドレイン電極として機能する。
半導体層SC21及びSC31は、第1絶縁基板10の上に位置し、第1絶縁膜11によって覆われている。ゲート電極GE21及びGE31は、第1絶縁膜11の上に位置し、第2絶縁膜12によって覆われている。図示しないが、走査線CLも、第1絶縁膜11の上に位置し、第2絶縁膜12によって覆われている。第1電極E211、第2電極E212、第3電極E311及び第4電極E312は、第2絶縁膜12の上に位置し、第3絶縁膜13によって覆われている。図示しないが、信号線SLも、第2絶縁膜12の上に位置し、第3絶縁膜13によって覆われている。第1電極E211及び第2電極E212はそれぞれ半導体層SC21にコンタクトし、第3電極E311及び第4電極E312はそれぞれ半導体層SC31にコンタクトしている。第3電極E311は、第2電極E212に繋がり、ノード電極ENを構成する。ノード電極ENは、第2絶縁膜12の上に位置し、第3絶縁膜13によって覆われている。
接続配線REは、第3絶縁膜13の上に位置している。接続配線REは、第3絶縁膜13に形成されたコンタクトホールCH1を介してノード電極ENと電気的に接続されている。第1導電層L1は、第3絶縁膜13の上に位置している。第1導電層L1は、接続配線REと同層に位置している。言い換えると、第1導電層L1は、走査線CL及び信号線SLと異なる層に位置している。さらに言い換えると、第1導電層L1は、第1絶縁膜11と第2絶縁膜12との間に介在しておらず、第2絶縁膜12と第3絶縁膜13との間にも介在していない。第1導電層L1は、開口部OPを有している。接続配線REは、開口部OPの内側に位置している。接続配線RE及び第1導電層L1は、画素電極PEの下方に位置している。このため、画素電極PE(光反射層)による表示への影響を少なくすることができる。
第1導電層L1は、例えば、金、銀、銅、アルミニウム、ニッケル等の金属材料を用いて形成される。接続配線REは、例えば、ITOやIZOなどの透明導電材料によって形成されるが、これら第1導電層L1と接続配線REとは同一の金属材料によって形成されてもよい。本実施形態において、第1導電層L1の厚みT1は500nmであり、第1導電層L1のシート抵抗値は0.028Ω/□である。
接続配線RE及び第1導電層L1は、第4絶縁膜14によって覆われている。つまり、接続配線RE及び第1導電層L1は、第3絶縁膜13と第4絶縁膜14との間に位置している。本実施形態において、第3絶縁膜13の厚みT13及び第4絶縁膜14の厚みT14は、それぞれ、2乃至3μmである。
接続配線RE及び第1導電層L1は、第4絶縁膜14によって覆われている。つまり、接続配線RE及び第1導電層L1は、第3絶縁膜13と第4絶縁膜14との間に位置している。本実施形態において、第3絶縁膜13の厚みT13及び第4絶縁膜14の厚みT14は、それぞれ、2乃至3μmである。
画素電極PEは、第4絶縁膜14の上に位置し、第1配向膜AL1によって覆われている。画素電極PEは、第4絶縁膜14を貫通するコンタクトホールCH3を通って接続配線REにコンタクトしている。なお、ここでの画素電極PEは上記の部分電極P1乃至P3のいずれかに相当し、接続配線REは上記の接続配線RE1またはRE2に相当する。
第1絶縁膜11及び第2絶縁膜12は、シリコン窒化物やシリコン酸化物などの無機系材料によって形成されている。第3絶縁膜13及び第4絶縁膜14は、樹脂材料などの有機系材料によって形成されている。なお、スイッチSW21及びSW31を含む図3Aに示した画素回路CRは、第1絶縁基板10と第4絶縁膜14との間に位置している。
このように、アレイ基板SUB1においては、接続配線RE及び第1導電層L1が同層に位置しているため、アレイ基板SUB1の厚みを増加することなく、第1導電層L1を内蔵することが可能となる。
図5は、上記表示装置DSPを示す平面図であり、コイルAT、ダミー電極DEなどの配置の一例を示す図である。ここでは、第1方向X及び第2方向Yで規定されるX−Y平面での平面図を示す。まず、平面視におけるコイルAT及びダミー電極DEの配置について説明する。
図5に示すように、コイルATは、同一平面で重なることが無いループ形状を有している。コイルATは、第1導電層L1と、第2導電層L2と、ブリッジ配線BWと、リード配線LEと、を備えている。
アレイ基板SUB1は、第1導電層L1と、を備えている。第1導電層L1は、第1導電層L1は、矩形形状を有している。第1配線L1aと、第2配線L1bと、を有している。表示装置DSPを平面視した状態で、第1配線L1aはΠ字状に形成され、第2配線L1bは第1配線L1aよりも内側に位置しΠ字状に形成されている。第1配線L1a及び第2配線L1bは、それぞれ第1方向Xに延出した1本の延出部と、第2方向Yに延出した2本の延出部と、を有している。アレイ基板SUB1は、更に、リード配線LEを備えてもよい。リード配線LEは、アレイ基板SUB1の非表示領域NDAに位置している。リード配線LEは、第1配線L1aの端部、又は第2配線L1bの端部と、一対一で接続されている。後述するが、リード配線LEは、走査線CLと同一の層に位置した配線及び信号線SLと同一の層に位置した配線の少なくとも一方を利用して形成されている。
なお、第1配線L1aの端部は、後述する複数の細線部TLが一体化して形成されており、一体化された部分がリード配線LEに接続されている。第2配線L1bの端部に関しても、第1配線L1aの端部と同様である。
アレイ基板SUB1は、第1導電層L1と、を備えている。第1導電層L1は、第1導電層L1は、矩形形状を有している。第1配線L1aと、第2配線L1bと、を有している。表示装置DSPを平面視した状態で、第1配線L1aはΠ字状に形成され、第2配線L1bは第1配線L1aよりも内側に位置しΠ字状に形成されている。第1配線L1a及び第2配線L1bは、それぞれ第1方向Xに延出した1本の延出部と、第2方向Yに延出した2本の延出部と、を有している。アレイ基板SUB1は、更に、リード配線LEを備えてもよい。リード配線LEは、アレイ基板SUB1の非表示領域NDAに位置している。リード配線LEは、第1配線L1aの端部、又は第2配線L1bの端部と、一対一で接続されている。後述するが、リード配線LEは、走査線CLと同一の層に位置した配線及び信号線SLと同一の層に位置した配線の少なくとも一方を利用して形成されている。
なお、第1配線L1aの端部は、後述する複数の細線部TLが一体化して形成されており、一体化された部分がリード配線LEに接続されている。第2配線L1bの端部に関しても、第1配線L1aの端部と同様である。
アレイ基板SUB1は、表示領域DAにおいて、ダミー電極DEを備えている。ダミー電極DEは、第1配線L1a及び第2配線L1bに距離を置いて位置している。このようなダミー電極DEは、表示パネルPNL内の何れの配線や回路にも接続されず、電気的にフローティング状態にある。なお、ダミー電極DEが別層に設けられたGND電源に接続される構成を採用することも可能である。ダミー電極DEは、アレイ基板SUB1の第2配線L1bの内周側の領域AR内に位置している。
第1配線L1a、第2配線L1b、及びダミー電極DEは、何れも図4に示した第3絶縁膜13上に設けられることで同一平面(X−Y平面)に位置している。第1配線L1a、第2配線L1b、及びダミー電極DEは、同一材料で形成されている。アレイ基板SUB1にダミー電極DEを設けることにより、表示領域DAにおける第4絶縁膜14の表面の平坦化に寄与することができ、ひいてはアレイ基板SUB1の対向基板SUB2と対向する側の面の平坦化に寄与することができる。また、第1配線L1a、第2配線L1b、及びダミー電極DEは、平面視で距離を置いて位置し、互いに重なることなく配置されている。第1配線L1a、第2配線L1bは、そのほとんどの部分が表示領域DA内に位置している。第1配線L1a、第2配線L1bは、それぞれ、実質的に一定の幅W1を有している。リード配線LEは、実質的に一定の幅W3を有している。
本実施形態において、幅W3は幅W1と同一である。但し、本実施形態と異なり、幅W3は、幅W1より大きくともよく、又は幅W1より大きくともよい。なお、幅W3は幅W1と同等以上である方が望ましく、これにより、リード配線LEの高抵抗化を抑制することができる。
表示装置DSPにおいて、第2基板としてのプリント基板3は、第2導電層L2、ブリッジ配線BWなどを備えている。表示装置DSPの駆動ICチップ4は、プリント基板3の上に搭載されている。駆動ICチップ4は、コイルATを駆動するように構成されている。なお、駆動ICチップ4は、プリント基板3とは別の基板上に配置されていてもよい。また、駆動ICチップ4を省略する代わりに、コイルATを駆動するための駆動回路が図示を省略した他の駆動ICチップに内蔵されていてもよい。
第2導電層L2は、第1配線L2a、第2配線L2b、第3配線L2c、及び第4配線L2dを備えている。
第1配線L2aは、第1配線L1aと駆動ICチップ4とを接続する。具体的には、第1配線L2aにおいて、一端部は第1配線L1aに接続されたリード配線LEに接続され、他端部は駆動ICチップ4に接続されている。
第2配線L2bは、アレイ基板SUB1と対向する領域の外側にて、第1方向Xに延出した1本の延出部を有している。第1配線L2bは、第1配線L1aと第2配線L1bとを接続する。具体的には、第2配線L2bにおいて、一端部は第1配線L1aに接続されたリード配線LEに接続され、他端部は第2配線L1bに接続されたリード配線LEに接続されている。
第1配線L2aは、第1配線L1aと駆動ICチップ4とを接続する。具体的には、第1配線L2aにおいて、一端部は第1配線L1aに接続されたリード配線LEに接続され、他端部は駆動ICチップ4に接続されている。
第2配線L2bは、アレイ基板SUB1と対向する領域の外側にて、第1方向Xに延出した1本の延出部を有している。第1配線L2bは、第1配線L1aと第2配線L1bとを接続する。具体的には、第2配線L2bにおいて、一端部は第1配線L1aに接続されたリード配線LEに接続され、他端部は第2配線L1bに接続されたリード配線LEに接続されている。
第3配線L2cは、アレイ基板SUB1と対向する領域の外側にて、第1方向Xに延出した1本の延出部を有している。第3配線L2cは、第2配線L2aと後述するブリッジ配線とを接続する。具体的には、第3配線L2cにおいて、一端部は第2配線L2aに接続されたリード配線LEに接続されている。
第4配線L2dは、駆動ICチップ4と後述するブリッジ配線とを接続する。具体的には、第4配線L2dにおいて、第4配線L2dの一端部は駆動ICチップ4に接続されている。
ブリッジ配線BWは、第2配線L2bと交差して設けられ、第2配線L2bと接続されていない。ブリッジ配線BWにおいて、一端部は第3配線L2cの他端部に接続され、他端部は第4配線L2dの他端部に接続されている。後述するが、ブリッジ配線BWは、第1配線L2a乃至第4配線L2dが位置する層とは異なる層に位置している。
第4配線L2dは、駆動ICチップ4と後述するブリッジ配線とを接続する。具体的には、第4配線L2dにおいて、第4配線L2dの一端部は駆動ICチップ4に接続されている。
ブリッジ配線BWは、第2配線L2bと交差して設けられ、第2配線L2bと接続されていない。ブリッジ配線BWにおいて、一端部は第3配線L2cの他端部に接続され、他端部は第4配線L2dの他端部に接続されている。後述するが、ブリッジ配線BWは、第1配線L2a乃至第4配線L2dが位置する層とは異なる層に位置している。
ここで、図5に示したコイルATは、アレイ基板SUB1及びプリント基板3の上で約2周回したループ状に形成されている。第1配線L2a、第1配線L1a、第2配線L2bなどは、1周回した部分として第1ループ部を形成している。第2配線L1b、第3配線L2cなどは、上記第1巻回部より内側に位置し、1周回した部分として第2ループ部を形成している。
なお、コイルATの構成は図示した例に限らない。例えば、コイルATの形状は、円形状、矩形状、多角形状等、種々の構成をとることが可能である。また、コイルATは、図示した例では、約2周回したループ状に形成されているが、周回の数は限定されず1周であってもよいし、3周以上であってもよい。また、ダミー電極を省略してもよい。
図6は、図5に示したコイルATの領域Bを示す拡大平面図である。
図6に示すように、コイルATの第1配線L1aは、複数の細線部TLによって構成されている。第1配線L1aのみならず、第2配線L1bについても同様に、複数の細線部TLによって構成されている。細線部TLは、第2方向Yに延出している。上述したように、コイルATの幅W1は、例えば、約2mmに形成されている。細線部TLの幅W2は、例えば、1単位画素から2単位画素分の幅で形成される。一例としては、細線部TLの幅W2は、例えば、約140〜280μmに形成される。なお、隣り合う細線部TLの隙間W21は、図5に示した第1及び第2巻回部の隙間W11と同等とすることが望ましい。このように、第1配線L1aなどが複数の細線部TLから構成されることにより、隣り合う細線部TLの隙間W21と、第1及び第2巻回部の隙間W11との差を小さくすることができ、表示領域DAにおいて第1導電層L1を一定の密度に配置することができ、表示領域DAにおいて、第1導電層L1に起因した段差を緩和することができる。
図6に示すように、コイルATの第1配線L1aは、複数の細線部TLによって構成されている。第1配線L1aのみならず、第2配線L1bについても同様に、複数の細線部TLによって構成されている。細線部TLは、第2方向Yに延出している。上述したように、コイルATの幅W1は、例えば、約2mmに形成されている。細線部TLの幅W2は、例えば、1単位画素から2単位画素分の幅で形成される。一例としては、細線部TLの幅W2は、例えば、約140〜280μmに形成される。なお、隣り合う細線部TLの隙間W21は、図5に示した第1及び第2巻回部の隙間W11と同等とすることが望ましい。このように、第1配線L1aなどが複数の細線部TLから構成されることにより、隣り合う細線部TLの隙間W21と、第1及び第2巻回部の隙間W11との差を小さくすることができ、表示領域DAにおいて第1導電層L1を一定の密度に配置することができ、表示領域DAにおいて、第1導電層L1に起因した段差を緩和することができる。
図7は、図5に示したコイルATの領域Cを示す拡大平面図である。
図7に示すように、細線部TLは、曲折しており、第1方向Xに沿って延出した細線部TLaと、第2方向Yに沿って延出した細線部TLbとを有している。図7においても、隣り合う細線部TLa間及び隣り合う細線部TLb間の隙間W21は、図5に示した隙間W11と同等とすることが望ましい。
図7に示すように、細線部TLは、曲折しており、第1方向Xに沿って延出した細線部TLaと、第2方向Yに沿って延出した細線部TLbとを有している。図7においても、隣り合う細線部TLa間及び隣り合う細線部TLb間の隙間W21は、図5に示した隙間W11と同等とすることが望ましい。
図8は、図5に示したコイルATの領域Dを示す拡大平面図である。
図8に示すように、領域Dは、第2配線L1b及びダミー電極DEに跨る領域である。ダミー電極DEも第2配線L1bなどと同様に複数の細線部TLcによって構成されている。この場合、ダミー電極DEの細線部TLcも、第2配線L1bの細線部TLと同程度の幅W2に形成されることが望ましい。なお、隣り合う細線部TLcの隙間W21は、図5に示した隙間W11と同等とすることが望ましい。
図8に示すように、領域Dは、第2配線L1b及びダミー電極DEに跨る領域である。ダミー電極DEも第2配線L1bなどと同様に複数の細線部TLcによって構成されている。この場合、ダミー電極DEの細線部TLcも、第2配線L1bの細線部TLと同程度の幅W2に形成されることが望ましい。なお、隣り合う細線部TLcの隙間W21は、図5に示した隙間W11と同等とすることが望ましい。
図9は、図5に示したコイルATの領域Eを示す拡大平面図である。
図9に示すように、アレイ基板SUB1は、アレイ基板SUB1自体の端部に位置した複数のパッドPDをさらに備えている。単個のリード配線LEには、複数のパッドPDが接続されている。このため、第1配線L1aは、リード配線LEを介して複数のパッドPDに接続されている。
図9に示すように、アレイ基板SUB1は、アレイ基板SUB1自体の端部に位置した複数のパッドPDをさらに備えている。単個のリード配線LEには、複数のパッドPDが接続されている。このため、第1配線L1aは、リード配線LEを介して複数のパッドPDに接続されている。
第1配線L2aは、上記リード配線LEに接続された全てのパッドPDと対向し、上記全てのパッドPDを覆っている。このため、第1配線L2aは、上記複数のパッドPD及び上記リード配線LEを介して第1配線L1aに接続されている。第1配線L2aは、複数のパッドPDを介してリード配線LEに接続されている。このため、第1配線L2aが単個のパッドPDを介してリード配線LEに接続される場合と比較して、第1配線L2aとリード配線LEとの間での高抵抗化を抑制することができる。
なお、上述したことは、第1配線L2aのみならず、第2配線L2b及び第3配線L2cにも適用可能である。第2配線L2b及び第3配線L2cは、それぞれ複数のパッドPDを介してリード配線LEに接続されている。
また、アレイ基板SUB1は、コイルATのためのパッドPDだけではなく、表示駆動のためのパッドも有している。このため、アレイ基板SUB1の備えるパッドは、第1方向Xに等ピッチで並べられていてもよい。
なお、上述したことは、第1配線L2aのみならず、第2配線L2b及び第3配線L2cにも適用可能である。第2配線L2b及び第3配線L2cは、それぞれ複数のパッドPDを介してリード配線LEに接続されている。
また、アレイ基板SUB1は、コイルATのためのパッドPDだけではなく、表示駆動のためのパッドも有している。このため、アレイ基板SUB1の備えるパッドは、第1方向Xに等ピッチで並べられていてもよい。
図10は、図5の線X−Xに沿った表示装置DSPを示す断面図であり、アレイ基板SUB1の端部とプリント基板3の一部とを示す図である。
図10に示すように、各々のリード配線LEは、配線LEaと、配線LEbとを有している。配線LEaは、第1絶縁膜11の上に位置し、第2絶縁膜12で覆われている。配線LEaは、走査線CLと同一の層に位置した配線である。配線LEaは、走査線CLとともに、同一材料で同時に形成可能である。配線LEbは、第2絶縁膜12の上に位置し、第3絶縁膜13で覆われている。配線LEbは、第2絶縁膜12に形成されたコンタクトホールを通って配線LEaにコンタクトしている。配線LEbは、信号線SLと同一の層に位置した配線である。配線LEbは、信号線SLとともに、同一材料で同時に形成可能である。
図10に示すように、各々のリード配線LEは、配線LEaと、配線LEbとを有している。配線LEaは、第1絶縁膜11の上に位置し、第2絶縁膜12で覆われている。配線LEaは、走査線CLと同一の層に位置した配線である。配線LEaは、走査線CLとともに、同一材料で同時に形成可能である。配線LEbは、第2絶縁膜12の上に位置し、第3絶縁膜13で覆われている。配線LEbは、第2絶縁膜12に形成されたコンタクトホールを通って配線LEaにコンタクトしている。配線LEbは、信号線SLと同一の層に位置した配線である。配線LEbは、信号線SLとともに、同一材料で同時に形成可能である。
第1配線L1aは、第3絶縁膜13の上に位置し、第3絶縁膜13に形成されたコンタクトホールを通って配線LEbにコンタクトしている。なお、第3絶縁膜13及び第4絶縁膜14は、第1絶縁基板10の全域と対向して形成されているのではなく、パッドPDを形成する領域を除いて形成されている。
パッドPDは、第2絶縁膜12の上に位置している。パッドPDは、第2絶縁膜12に形成されたコンタクトホールを通って配線LEaにコンタクトしている。パッドPDは、例えば、ITOやIZOなどの透明導電材料によって形成されている。パッドPDは、図4に示した接続配線REとともに、同一材料で同時に形成可能である。
パッドPDは、第2絶縁膜12の上に位置している。パッドPDは、第2絶縁膜12に形成されたコンタクトホールを通って配線LEaにコンタクトしている。パッドPDは、例えば、ITOやIZOなどの透明導電材料によって形成されている。パッドPDは、図4に示した接続配線REとともに、同一材料で同時に形成可能である。
プリント基板3は、ポリイミドなどの樹脂を基材として使用している。プリント基板3は、絶縁層ILと、絶縁層ILに形成された金属配線と、を備えている。絶縁層ILは柔軟性を有するフレキシブル層である。このため、本実施形態に係るプリント基板3は、フレキシブル基板である。第1配線L2aは、絶縁層ILのパッドPDと対向する側に位置している。
ここで、プリント基板3の金属配線は、例えば金属箔を利用して形成されている。金属箔としては、銅を利用した銅箔、銀を利用した銀箔、アルミニウムを利用したアルミニウム箔などが挙げられる。本実施形態において、プリント基板3の金属配線は、銅箔を利用して形成されている。銅を利用することにより、割れや亀裂の生じ難い金属配線を得ることができる。
アレイ基板SUB1及びプリント基板3は、導電材料である異方性導電膜5を介して互いに電気的に接続されるとともに接着されている。すなわち、異方性導電膜5は、接着剤中に分散された導電粒子CPを含んでいる。このため、プリント基板3とアレイ基板SUB1との間に異方性導電膜5を介在させた状態で、プリント基板3をアレイ基板SUB1側に加圧し、アレイ基板SUB1をプリント基板3側に加圧し、加熱することによって、両者が電気的及び物理的に接続される。なお、導電粒子CPは、押しつぶされ、第1配線L2aとパッドPDとを電気的に接続することができる。
図11は、図5の線XI−XIに沿ったプリント基板3を示す断面図である。
図11に示すように、絶縁層ILは、第1配線L2a、第2配線L2b、第3配線L2c、及び第4配線L2dを含む第2導電層L2と、ブリッジ配線BWと、の間に位置している。絶縁層ILには、複数のビアホールが形成されている。ブリッジ配線BWは、ビアホールを通って第3配線L2cに電気的に接続され、別のビアホールを通って第4配線L2dに電気的に接続されている。なお、図示しないが、アレイ基板SUB1とのコンタクト部を除き、プリント基板3の両面は、絶縁性の保護膜で覆われている。
図11に示すように、絶縁層ILは、第1配線L2a、第2配線L2b、第3配線L2c、及び第4配線L2dを含む第2導電層L2と、ブリッジ配線BWと、の間に位置している。絶縁層ILには、複数のビアホールが形成されている。ブリッジ配線BWは、ビアホールを通って第3配線L2cに電気的に接続され、別のビアホールを通って第4配線L2dに電気的に接続されている。なお、図示しないが、アレイ基板SUB1とのコンタクト部を除き、プリント基板3の両面は、絶縁性の保護膜で覆われている。
絶縁層ILは、厚みTILを有している。第1配線L2a、第2配線L2b、第3配線L2c、及び第4配線L2dは、それぞれ厚みT2を有している。ブリッジ配線BWは、厚みTBWを有している。
本実施形態において、絶縁層ILの厚みTILは、25μmである。なお、厚みTILは、例示したものであり、12μmなど、25μm以外の厚みを有していてもよい。何れにしても、厚みTILは、第3絶縁膜13の厚みT13より大きく、第4絶縁膜14の厚みT14より大きい。
本実施形態において、厚みT2及び厚みTBWは、それぞれ10μmであり、第2導電層L2及びブリッジ配線BWのそれぞれのシート抵抗値は0.002Ω/□である。
本実施形態において、絶縁層ILの厚みTILは、25μmである。なお、厚みTILは、例示したものであり、12μmなど、25μm以外の厚みを有していてもよい。何れにしても、厚みTILは、第3絶縁膜13の厚みT13より大きく、第4絶縁膜14の厚みT14より大きい。
本実施形態において、厚みT2及び厚みTBWは、それぞれ10μmであり、第2導電層L2及びブリッジ配線BWのそれぞれのシート抵抗値は0.002Ω/□である。
なお、厚みT2及び厚みTBWは、例示したものであり、種々変形可能である。厚みT2及び厚みTBWは10μmを超える値であってもよい。何れにしても、厚みT2及び厚みTBWは、第1配線L1a及び第2配線L1bのそれぞれの厚みT1より大きい。
また、第2導電層L2及びブリッジ配線BWのそれぞれのシート抵抗値は、例示したものであり、種々変形可能である。このシート抵抗値は、0.002Ω/□未満の値であってもよい。何れにしても、第1導電層L1のシート抵抗値は、第2導電層L2のシート抵抗値より大きく、ブリッジ配線BWのシート抵抗値より大きい。なお、第1導電層L1のシート抵抗値は、第2導電層L2及びブリッジ配線BWのそれぞれのシート抵抗値の10倍以上である方が望ましい。
図11などに示したプリント基板3は、限定的ではなく例証的に示したものである。プリント基板3は、金属配線及び絶縁層がさらに積層され、より多層構造を有していてもよい。例えば、第1配線L2a、第2配線L2b、第3配線L2c、第4配線L2d、及びブリッジ配線BWは、2層以上の金属配線で形成されていてもよい。何れにしても、プリント基板3は、1層の絶縁層と、この絶縁層の両側に位置する計2層の金属配線の層と、を有していればよく、これにより、第2導電層L2とブリッジ配線BWとを互いに異なる層に設けることができる。
図12は、表示パネルPNLのアレイ基板SUB1を示す他の断面図である。
図12に示すように、ダミー電極DEは、第3絶縁膜13の上に位置している。つまり、ダミー電極DEは、第1導電層L1と同層に位置している。ダミー電極DEは、例えば、第1導電層L1と同一材料によって形成されており、第1導電層L1と同一のプロセスで形成される。第1導電層L1及びダミー電極DEは、同じ厚みT1で形成されている。このようなダミー電極DEを配置することにより、第1導電層L1が位置する層の段差を軽減することができ、表示パネルPNL全体で反射率を均一化することができ、表示ムラ等を防ぐことが可能となる。
図12に示すように、ダミー電極DEは、第3絶縁膜13の上に位置している。つまり、ダミー電極DEは、第1導電層L1と同層に位置している。ダミー電極DEは、例えば、第1導電層L1と同一材料によって形成されており、第1導電層L1と同一のプロセスで形成される。第1導電層L1及びダミー電極DEは、同じ厚みT1で形成されている。このようなダミー電極DEを配置することにより、第1導電層L1が位置する層の段差を軽減することができ、表示パネルPNL全体で反射率を均一化することができ、表示ムラ等を防ぐことが可能となる。
図13は、第1導電層L1及び接続配線REの位置関係を示す平面図である。
図13に示すように、1つの単位画素PXは3つの副画素PR、PG,PBから構成され、副画素PR、PG,PBの各々は3つの部分電極P1乃至P3を備えている。単位画素PXは図中に破線で示し、副画素PR、PG,PBは図中に一点鎖線で示し、部分電極P1乃至P3は図中に二点鎖線で示している。
図13に示すように、1つの単位画素PXは3つの副画素PR、PG,PBから構成され、副画素PR、PG,PBの各々は3つの部分電極P1乃至P3を備えている。単位画素PXは図中に破線で示し、副画素PR、PG,PBは図中に一点鎖線で示し、部分電極P1乃至P3は図中に二点鎖線で示している。
図示した例では、単位画素PXは、正方形状に形成され、単位画素PXの第1方向Xの長さと単位画素PXの第2方向Yの長さは等しく又はほぼ等しく形成され、例えば、一辺の長さは100〜200μm(一例では約140μm)に形成されている。
副画素PR、PG,PBにおいて、それぞれ接続配線RE1及びRE2が配置されている。接続配線RE1は、部分電極P2に接続されている。接続配線RE2は、部分電極P1及びP3に接続されている。接続配線RE1は、四角形状を呈して平面視で部分電極P2と重なっており、部分電極P2が第4絶縁膜14を介して接続配線RE1にコンタクトしている。接続配線RE2は、部分電極P1に対向して設けられる幅広のランド部LND1と、部分電極P3に対向して設けられる幅広のランド部LND2と、これら一対のランド部を接続する接続線500を有している。接続線500は、接続配線RE1の一側を隙間を有して通過して形成されている。
図示した例では、第1導電層L1の1本の細線部TLの幅W2は、1単位画素PX分に相当する。細線部TLは、部分電極P1乃至P3と重なる位置に開口部OP2を有している。接続配線RE1及びRE2は、細線部TLの開口部OP2の内部に配置されている。換言すると、第1導電層L1は、接続配線RE1及びRE2の周辺に位置している。
なお、接続配線RE2は、接続配線RE1を囲むようなループ状に形成されていてもよい。但し、図示した例のように、接続配線RE2が接続配線RE1の片側のみを通る形状の場合には、接続配線RE2がループ状の場合と比較して、第1導電層L1の設置面積を拡大することができ、より好ましい。
上記のように構成された一実施形態に係る表示装置DSPによれば、表示装置DSPは、アレイ基板SUB1と、プリント基板3と、を備えている。アレイ基板SUB1は、走査線CLと、信号線SLと、走査線CL及び信号線SLと異なる層に位置した第1導電層L1と、を含んでいる。プリント基板3は、第2導電層L2と、ブリッジ配線BWと、絶縁層ILと、を含んでいる。第2導電層L2は、第1導電層L1に接続され第1導電層L1の厚みT1より大きい厚みT2を有している。ブリッジ配線BWは、第1導電層L1の厚みT1より大きい厚みTBWを有し第2導電層L2に接続されている。絶縁層ILは、第2導電層L2とブリッジ配線BWとの間に位置している。
第1導電層L1、第2導電層L2、及びブリッジ配線BWは、コイルATを形成している。コイルATは、アレイ基板SUB1及びプリント基板3の両方を利用して形成されているため、アレイ基板SUB1のみを利用してコイルATを形成する場合と比較して、コイルAT全体の面積を大きくすることができる。また、ブリッジ配線BWは、プリント基板3に形成されるため、ブリッジ配線BWを形成する分の面積をアレイ基板SUB1側に設けなくて済む。そして、コイルATのインダクタンスを大きくすることができる。このため、コイルATの強度及び感度の向上を図ることができる。コイルATの強度及び感度は、コイルATの面積とループ回数と抵抗値に応じて決まる。これにより、例えば、アレイ基板SUB1のみを利用してコイルATを形成する場合と比較して、コイルATのループ回数を少なくすることもでき得る。
アレイ基板SUB1は、走査線CL、信号線SL及び第1導電層L1と対向した第1絶縁基板(ガラス基板)10を含んでいる。プリント基板3は、フレキシブル基板である。絶縁層ILの厚みTILは、第3絶縁膜13の厚みT13より大きく、第4絶縁膜14の厚みT14より大きい。厚みTILは、厚みT13及び厚みT14のそれぞれの10倍程度である。このため、コイルATのブリッジ配線BWをアレイ基板SUB1側に設けた場合と比較して、コイルATに生じる寄生容量を小さくすることができる。なお、コイルATを形成する場合、1本の連続した電線を環状に形成し、その両端を駆動ICチップ4に接続するため、環状部分を避けて別層で接続するブリッジ配線BWを形成する必要があるものである。上記のことから、第2配線L2bとブリッジ配線BWとの間の寄生容量を小さくすることができるため、コイルATの性能の劣化を抑えることができる。
第1導電層L1の厚みT1は500nmであり、第1導電層L1のシート抵抗値は0.028Ω/□である。第2導電層L2の厚みT2及びブリッジ配線BWの厚みTBWはそれぞれ10μmであり、第2導電層L2及びブリッジ配線BWのそれぞれのシート抵抗値は0.002Ω/□である。
厚みT1は、厚みT2及び厚みTBWのそれぞれの1/10以下である。第1導電層L1のシート抵抗値は、各々の第2導電層L2及びブリッジ配線BWのシート抵抗値の10倍以上である。言い換えると、各々の第2導電層L2及びブリッジ配線BWのシート抵抗値を、第1導電層L1のシート抵抗値の1/10以下にすることができる。上記のように、各々の第2導電層L2及びブリッジ配線BWのシート抵抗値を小さくすることができる観点からも、コイルATの性能の劣化を抑えることができる。
厚みT1は、厚みT2及び厚みTBWのそれぞれの1/10以下である。第1導電層L1のシート抵抗値は、各々の第2導電層L2及びブリッジ配線BWのシート抵抗値の10倍以上である。言い換えると、各々の第2導電層L2及びブリッジ配線BWのシート抵抗値を、第1導電層L1のシート抵抗値の1/10以下にすることができる。上記のように、各々の第2導電層L2及びブリッジ配線BWのシート抵抗値を小さくすることができる観点からも、コイルATの性能の劣化を抑えることができる。
コイルATは、同一平面で重なることが無いループ形状を有している。第2導電層L2は、少なくともコイルATの1辺の全体を形成している。プリント基板3は、アレイ基板SUB1の1辺の全体に沿った辺を有している。コイルATの一部は、プリント基板3上のアレイ基板SUB1の1辺の全体に沿った辺のコイルAT全体に形成されている。プリント基板3側にコイルATを形成する面積を多く割り付けることができるため、コイルAT全体の面積を大きくすることができ、コイルATのインダクタンスを大きくすることができる。
画素電極PEは、3個の部分電極P1、P2、P3を有している。接続配線RE1,RE2は、走査線CLと画素電極PEとの間に位置している。部分電極P1、P2、P3のうちの何れか2個は、接続配線REを介して互いに接続されている。本実施形態において、2個の部分電極P1及びP3は、接続配線RE2を介して互いに接続されている。このため、部分電極P1及びP3の一括制御と、部分電極P2の独立制御との組み合わせにより、23個の階調を表現することができる。
なお、本実施形態と異なり、反射電極は、2又は4以上の複数の部分電極Pを有する画素電極PEであってもよい。複数の部分電極Pのうちの少なくとも何れか2個は、接続配線REを介して互いに接続されている。
なお、本実施形態と異なり、反射電極は、2又は4以上の複数の部分電極Pを有する画素電極PEであってもよい。複数の部分電極Pのうちの少なくとも何れか2個は、接続配線REを介して互いに接続されている。
アレイ基板SUB1は、アレイ基板SUB1自体の端部に位置したパッドPDを備えている。第1導電層L1は、走査線CLと同一の層に位置した配線及び信号線SLと同一の層に位置した配線の少なくとも一方を利用してパッドPDに接続されている。本実施形態において、例えば、第1配線L1aは、走査線CLと同一の層に位置した配線LEa及び信号線SLと同一の層に位置した配線LEbの両方を利用してパッドPDに接続されている。配線LEaは、走査線CLとともに同一材料で同時に形成可能であり、配線LEbは、信号線SLとともに同一材料で同時に形成可能である。このため、製造工程を追加すること無く、リード配線LEを形成することができる。
アレイ基板SUB1は、ダミー電極DEをさらに備えている。ダミー電極DEは、第1導電層L1と同一の層に位置し、第1導電層L1(例えば、細線部TL)に距離を置いて設けられ、第1導電層L1の厚みT1と同一の厚みを有している。
ダミー電極DEは、表示領域DAにて第1配線L1a及び第2配線L1bの存在しないスペースに配置されているため、表示領域DAにおける第4絶縁膜14の表面の平坦化に寄与することができる。そして、アレイ基板SUB1の対向基板SUB2と対向する側の面の平坦化に寄与することができる。
上述したことから、高性能化が可能な表示装置DSPを得ることができる。
ダミー電極DEは、表示領域DAにて第1配線L1a及び第2配線L1bの存在しないスペースに配置されているため、表示領域DAにおける第4絶縁膜14の表面の平坦化に寄与することができる。そして、アレイ基板SUB1の対向基板SUB2と対向する側の面の平坦化に寄与することができる。
上述したことから、高性能化が可能な表示装置DSPを得ることができる。
次に、上記実施形態の変形例1に係る表示装置DSPについて説明する。図14は、上記実施形態の変形例1に係る表示装置DSPを示す平面図であり、コイルAT、ダミー電極DEなどの配置の一例を示す図である。
図14に示すように、変形例1に係る表示装置DSPは、図5に示した例と比較すると、コイルATの形状、パッドPDの位置、プリント基板3の形状に関して相違している。
図14に示すように、変形例1に係る表示装置DSPは、図5に示した例と比較すると、コイルATの形状、パッドPDの位置、プリント基板3の形状に関して相違している。
X−Y平面視において、コイルATの下辺(一辺)の一部は、第2配線L2bで形成され、残りの部分は第1配線L1a及び第2配線L1bで形成されている。第1配線L1a及び第2配線L1bのうち、コイルATの下辺を形成する部分は、表示領域DAの下側の領域に位置し第1方向Xに延出している。第1配線L1a及び第2配線L1bは、P字状に形成されている。
第1配線L1a及び第2配線L1bの形状が、Π字状からP字状に変わったことにより、パッドPDをアレイ基板SUB1の端部の1個所に密集させることができる。これにより、コイルATのために利用されるプリント基板3の小型化及び低コスト化を図ることができる。
第1配線L1a及び第2配線L1bの形状が、Π字状からP字状に変わったことにより、パッドPDをアレイ基板SUB1の端部の1個所に密集させることができる。これにより、コイルATのために利用されるプリント基板3の小型化及び低コスト化を図ることができる。
上記のように構成された変形例1に係る表示装置DSPによれば、第2配線L2b(第2導電層L2)は、コイルATの1辺の一部を形成している。アレイ基板SUB1は、矩形形状を有している。プリント基板3は、アレイ基板SUB1の1辺の一部に沿った辺を有している。コイルATの一部は、プリント基板3上のアレイ基板SUB1の1辺の一部に沿った辺の全体に形成されている。但し、変形例1の表示装置DSPは、上述した点以外、上記実施形態に係る表示装置DSPと概ね同様に形成されている。このため、変形例1においても、上記実施形態と同様の効果を得ることができる。
次に、上記実施形態の変形例2に係る表示装置DSPについて説明する。図15は、上記実施形態の変形例2に係る表示装置DSPを示す断面図である。
図15に示すように、変形例2に係る表示装置DSPは、有機エレクトロルミネッセンス(EL)表示装置である。表示装置DSPは、表示機能層として有機発光層を採用している。
図15に示すように、変形例2に係る表示装置DSPは、有機エレクトロルミネッセンス(EL)表示装置である。表示装置DSPは、表示機能層として有機発光層を採用している。
スイッチング素子SWは、第1絶縁基板10と第1絶縁膜11との間に位置する半導体層SC、第1絶縁膜11と第2絶縁膜12との間に位置するゲート電極GE、第2絶縁膜12と第3絶縁膜13との間に位置する第1電極E11及び第2電極E12を備えている。
第1導電層L1は、第3絶縁膜13と第4絶縁膜14との間に位置している。なお、表示領域DAにおける第1導電層L1の配置については、図5及び図14に示した何れの例も適用できる。
第1導電層L1は、第3絶縁膜13と第4絶縁膜14との間に位置している。なお、表示領域DAにおける第1導電層L1の配置については、図5及び図14に示した何れの例も適用できる。
有機EL素子OLEDは、第4絶縁膜14の上に位置している。有機EL素子OLEDは、画素電極PE、有機発光層ORG、共通電極CEを備えている。有機発光層ORGは、表示機能層に相当する。画素電極PE及び共通電極CEのいずれか一方がアノードとして機能し、他方がカソードとして機能する。
画素電極PEは、第4絶縁膜14の上に位置し、第2電極E12にコンタクトしている。画素電極PEは、有機発光層ORGが発光した光を表示面に向けて反射させる反射電極として機能する。なお、画素電極PEをITOで形成し、画素電極PEの下層に金属材料によって形成された光反射層を別途設けるといった構成も採用可能である。
画素電極PEは、第4絶縁膜14の上に位置し、第2電極E12にコンタクトしている。画素電極PEは、有機発光層ORGが発光した光を表示面に向けて反射させる反射電極として機能する。なお、画素電極PEをITOで形成し、画素電極PEの下層に金属材料によって形成された光反射層を別途設けるといった構成も採用可能である。
有機発光層ORGは、例えば、赤色、緑色、青色などの単色を発光する発光材料によって形成されても良いし、複数の発光材料を混合することで白色などに発光するように構成されていても良い。また、有機発光層ORGは、必要に応じて、ホール輸送層、ホール注入層、電子輸送層、電子注入層などの機能層を含んでいても良い。このように構成された有機EL素子OLEDは、カバー部材30に向かって発光する所謂トップエミッションタイプに相当する。
バンク15は、有機EL素子OLEDを個別に区画している。バリア膜16は、有機EL素子OLEDへの水分等の侵入を抑制するものであり、透明材料によって形成されている。
カバー部材30は、透明なガラスや樹脂によって形成されている。カバー部材30の有機EL素子OLEDと対向する側には、遮光層31、カラーフィルタ32などが設けられている。バリア膜16と、遮光層31及びカラーフィルタ32との間には、透明な充填剤40が充填されている。
カバー部材30は、透明なガラスや樹脂によって形成されている。カバー部材30の有機EL素子OLEDと対向する側には、遮光層31、カラーフィルタ32などが設けられている。バリア膜16と、遮光層31及びカラーフィルタ32との間には、透明な充填剤40が充填されている。
このような表示装置DSPにおいても、有機EL素子OLEDがトップエミッションタイプであるため、表示領域DAにおいて、第1絶縁基板10と有機EL素子OLEDとの間に第1導電層L1を配置するスペースを確保することができる。したがって、表示装置DSP全体の厚みの増加を招くことなく、第1導電層L1(コイルAT)を内蔵することが可能となる。
次に、上記実施形態を電子機器に適用した実施例について説明する。図16は、上記実施形態を電子機器100に適用した実施例を示す図である。
図16に示すように、駆動ICチップ400、プリント基板300、表示パネルPNL1は、それぞれ順番に図5に示した駆動ICチップ4、プリント基板3、表示パネルPNL、に対応しており、略同一の動作を行う。このような電子機器100は、例えば、近距離無線通信機能を用いて表示内容を書き換える用途のカード型ディスプレイ、棚札等に利用することができる。又は、電子機器100のコイルATは、充電用途に利用することも可能である。
図16に示すように、駆動ICチップ400、プリント基板300、表示パネルPNL1は、それぞれ順番に図5に示した駆動ICチップ4、プリント基板3、表示パネルPNL、に対応しており、略同一の動作を行う。このような電子機器100は、例えば、近距離無線通信機能を用いて表示内容を書き換える用途のカード型ディスプレイ、棚札等に利用することができる。又は、電子機器100のコイルATは、充電用途に利用することも可能である。
本発明の実施形態、変形例、及び実施例を説明したが、これらの実施形態などは、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態などは、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、プリント基板はフレキシブル基板に限定されるものではない。プリント基板はリジッド基板、又はリジッドフレキシブル基板であってもよい。リジッド基板は、ガラスエポキシなどのリジッド材を基材として使用している。リジッド基板の絶縁層は、剛性を有するリジッド層である。このため、リジッド基板は、リジッド層に金属配線などが形成された基板である。リジッドフレキシブル基板は、リジッド基板とフレキシブル基板とを組み合わせた基板である。リジッドフレキシブル基板は、フレキシブル層とリジッド層の両方を有している。
第1導電層L1は、アレイ基板SUB1の裏面側に形成してもよい。アレイ基板SUB1の裏面は、第1絶縁基板10のうち対向基板SUB2と対向する面とは反対側の面である。この場合、プリント基板3をアレイ基板SUB1の裏面に配置し、第2導電層L2を第1導電層L1に接続することにより、コイルATを形成することができる。又は、プリント基板3をアレイ基板SUB1の表面に配置し、第1絶縁基板10を貫通したスルーホールに形成されたコンタクト電極などを介して第2導電層L2を第1導電層L1に接続することができる。
上述した実施形態において、反射型の液晶表示パネルを有する表示装置DSPを例に説明した。上述した実施形態は、各種の表示装置に適用することが可能である。例えば、表示装置DSPは、透過型の液晶表示パネルを有するものであってもよい。但し、透過型の場合、照明装置の裏面側にガラス基板などの第3の基板を配置し、この基板に第1導電層L1を形成した方が望ましい。
DSP…表示装置、PNL,PNL1…表示パネル、SUB1…アレイ基板、10…第1絶縁基板、PX…単位画素、PE…画素電極、P1,P2,P3…部分電極、RE,RE1,RE2…接続配線、SL…信号線、CL…走査線、LC…液晶層、PD…パッド、L1…第1導電層、DE…ダミー電極、L1a,L1b,L2a,L2b,L2c,L2d,LEa,LEb…配線、TL…細線部、LE…リード配線、3,300…プリント基板、IL…絶縁層、L2…第2導電層、BW…ブリッジ配線、AT…コイル、100…電子機器、DA…表示領域、X…第1方向、Y…第2方向。
Claims (16)
- 第1導電層を含む第1基板と、
前記第1導電層に接続され前記第1導電層の厚みより大きい厚みを有する第2導電層と、前記第1導電層の厚みより大きい厚みを有し前記第2導電層に接続されたブリッジ配線と、前記第2導電層と前記ブリッジ配線との間に位置する絶縁層と、を含む第2基板と、を備え、
前記第1導電層、前記第2導電層、及び前記ブリッジ配線は、コイルを形成する、電子機器。 - 前記第1基板はガラス基板であり、
前記第2基板は、フレキシブル基板である、請求項1に記載の電子機器。 - 前記第1導電層のシート抵抗値は、各々の前記第2導電層及び前記ブリッジ配線のシート抵抗値の10倍以上である、請求項1に記載の電子機器。
- 前記コイルは、同一平面で重なることが無いループ形状を有する、請求項1に記載の電子機器。
- 前記第1基板は、矩形形状を有し、
前記第2基板は、前記第1基板の1辺の全体に沿った辺を有し、コイルの一部は、前記第2基板上の前記第1基板の1辺の全体に沿った辺のコイル全体に形成する、請求項1に記載の電子機器。 - 前記第1基板は、矩形形状を有し、
前記第2基板は、前記第1基板の1辺の一部に沿った辺を有し、コイルの一部は、前記第2基板上の前記第1基板の1辺の一部に沿った辺の全体に形成する、請求項1に記載の電子機器。 - 走査線と、信号線と、前記走査線及び前記信号線と異なる層に位置した第1導電層と、を含む第1基板と、
前記第1導電層に接続され前記第1導電層の厚みより大きい厚みを有する第2導電層と、前記第1導電層の厚みより大きい厚みを有し前記第2導電層に接続されたブリッジ配線と、前記第2導電層と前記ブリッジ配線との間に位置する絶縁層と、を含む第2基板と、を備え、
前記第1導電層、前記第2導電層、及び前記ブリッジ配線は、コイルを形成する、表示装置。 - 前記第1基板はガラス基板をさらに含み、
前記第2基板は、フレキシブル基板である、請求項7に記載の表示装置。 - 前記第1導電層のシート抵抗値は、各々の前記第2導電層及び前記ブリッジ配線のシート抵抗値の10倍以上である、請求項7に記載の表示装置。
- 前記コイルは、同一平面で重なることが無いループ形状を有し、
前記第1基板は、矩形形状を有し、
前記第2基板は、前記第1基板の1辺の全体に沿った辺を有し、前記コイルの一部は、前記第2基板上の前記第1基板の1辺の全体に沿った辺の前記コイル全体に形成する、請求項7に記載の表示装置。 - 前記コイルは、同一平面で重なることが無いループ形状を有し、
前記第1基板は、矩形形状を有し、
前記第2基板は、前記第1基板の1辺の一部に沿った辺を有し、前記コイルの一部は、前記第2基板上の前記第1基板の1辺の一部に沿った辺の全体に形成する、請求項7に記載の表示装置。 - 前記第1基板と対向した表示機能層と、
前記信号線と前記表示機能層との間に位置し、画像を表示するための電位が印加される反射電極と、をさらに備え、
前記第1導電層は、前記信号線と前記反射電極との間に位置している、請求項7に記載の表示装置。 - 前記走査線と前記反射電極との間に位置した接続配線をさらに備え、
前記反射電極は、複数の部分電極を有する画素電極であり、
前記複数の部分電極のうちの少なくとも何れか2個は、前記接続配線を介して互いに接続されている、請求項12に記載の表示装置。 - 前記表示機能層は、液晶層である、請求項12に記載の表示装置。
- 前記第1基板は、前記第1基板自体の端部に位置したパッドをさらに含み、
前記第1導電層は、前記走査線と同一の層に位置した配線及び前記信号線と同一の層に位置した配線の少なくとも一方を利用して前記パッドに接続され、
前記第2導電層は、前記パッドを介して前記第1導電層に接続されている、請求項7に記載の表示装置。 - 前記第1基板は、前記第1導電層と同一の層に位置し前記第1導電層に距離を置いて設けられ前記第1導電層の厚みと同一の厚みを有するダミー電極をさらに含んでいる、請求項7に記載の表示装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022501640A (ja) * | 2018-09-21 | 2022-01-06 | 三星ディスプレイ株式會社Samsung Display Co., Ltd. | 表示装置およびその製造方法 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102497286B1 (ko) * | 2018-07-09 | 2023-02-08 | 삼성디스플레이 주식회사 | 디스플레이 장치 |
KR20200116577A (ko) * | 2019-04-01 | 2020-10-13 | 삼성디스플레이 주식회사 | 표시 장치 및 그 제조 방법 |
CN112018518A (zh) * | 2019-05-29 | 2020-12-01 | 富泰华工业(深圳)有限公司 | 天线阵列及具有所述天线阵列的液晶显示器 |
CN110993626B (zh) * | 2019-12-20 | 2022-09-30 | 京东方科技集团股份有限公司 | 阵列基板、显示面板、显示装置和可穿戴设备 |
CN112002526B (zh) * | 2020-09-02 | 2021-06-29 | 南方电网电力科技股份有限公司 | 一种高压无线电能传输线圈 |
KR20220067647A (ko) * | 2020-11-17 | 2022-05-25 | 삼성디스플레이 주식회사 | 표시 장치 |
JP7132313B2 (ja) * | 2020-12-01 | 2022-09-06 | レノボ・シンガポール・プライベート・リミテッド | 電子機器 |
TWI749987B (zh) * | 2021-01-05 | 2021-12-11 | 友達光電股份有限公司 | 天線結構及陣列天線模組 |
EP4206813A1 (en) * | 2021-12-30 | 2023-07-05 | SES-imagotag | E-paper display device |
CN114530694B (zh) | 2022-04-24 | 2022-07-05 | 云谷(固安)科技有限公司 | 无线通信结构、显示面板和无线通信装置 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050225486A1 (en) * | 2004-04-08 | 2005-10-13 | Fujitsu Limited | Portable terminal apparatus |
JP2007012042A (ja) * | 2005-05-31 | 2007-01-18 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法、並びにアンテナの作製方法 |
WO2009041119A1 (ja) * | 2007-09-27 | 2009-04-02 | Sharp Kabushiki Kaisha | アンテナ装置、表示装置基板、液晶表示ユニット、表示システム、アンテナ装置の製造方法、ならびに表示装置基板の製造方法 |
US20150077296A1 (en) * | 2012-03-23 | 2015-03-19 | Lg Innotek Co., Ltd. | Antenna assembly and method for manufacturing same |
JP2015148699A (ja) * | 2014-02-06 | 2015-08-20 | 株式会社ジャパンディスプレイ | 表示装置及びその製造方法 |
JP2016127018A (ja) * | 2014-12-26 | 2016-07-11 | 株式会社半導体エネルギー研究所 | 機能パネル、発光パネル、表示パネル、センサパネル |
WO2016121716A1 (ja) * | 2015-01-30 | 2016-08-04 | 株式会社村田製作所 | アンテナ装置および電子機器 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001236479A (ja) | 2000-02-22 | 2001-08-31 | Miyota Kk | 非接触型icカード |
JP3794411B2 (ja) | 2003-03-14 | 2006-07-05 | セイコーエプソン株式会社 | 表示装置および電子機器 |
KR101536320B1 (ko) * | 2013-03-06 | 2015-07-13 | 디아이씨 가부시끼가이샤 | 액정 조성물 및 이것을 사용한 액정 표시 소자 |
JP2015002479A (ja) | 2013-06-17 | 2015-01-05 | 株式会社村田製作所 | 共振アンテナ及びアンテナ装置 |
KR101594380B1 (ko) * | 2015-03-04 | 2016-02-16 | 엘지전자 주식회사 | 이동 단말기 및 코일 안테나 모듈 |
JP6502178B2 (ja) * | 2015-05-29 | 2019-04-17 | 株式会社ジャパンディスプレイ | 表示装置 |
US10218219B2 (en) * | 2015-07-03 | 2019-02-26 | Samsung Electro-Mechanics Co., Ltd. | Coil device and apparatus including the same |
-
2016
- 2016-08-25 JP JP2016164689A patent/JP2018033031A/ja active Pending
-
2017
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Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050225486A1 (en) * | 2004-04-08 | 2005-10-13 | Fujitsu Limited | Portable terminal apparatus |
JP2005303543A (ja) * | 2004-04-08 | 2005-10-27 | Fujitsu Ltd | 携帯端末装置 |
JP2007012042A (ja) * | 2005-05-31 | 2007-01-18 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法、並びにアンテナの作製方法 |
WO2009041119A1 (ja) * | 2007-09-27 | 2009-04-02 | Sharp Kabushiki Kaisha | アンテナ装置、表示装置基板、液晶表示ユニット、表示システム、アンテナ装置の製造方法、ならびに表示装置基板の製造方法 |
US20100182207A1 (en) * | 2007-09-27 | 2010-07-22 | Kazuhiko Miyata | Antenna device, display device substrate, liquid crystal display unit, display system, method for manufacturing antenna device and method for manufacturing display device substrate |
US20150077296A1 (en) * | 2012-03-23 | 2015-03-19 | Lg Innotek Co., Ltd. | Antenna assembly and method for manufacturing same |
JP2015513276A (ja) * | 2012-03-23 | 2015-04-30 | エルジー イノテック カンパニー リミテッド | アンテナアセンブリ及びその製造方法 |
JP2015148699A (ja) * | 2014-02-06 | 2015-08-20 | 株式会社ジャパンディスプレイ | 表示装置及びその製造方法 |
JP2016127018A (ja) * | 2014-12-26 | 2016-07-11 | 株式会社半導体エネルギー研究所 | 機能パネル、発光パネル、表示パネル、センサパネル |
WO2016121716A1 (ja) * | 2015-01-30 | 2016-08-04 | 株式会社村田製作所 | アンテナ装置および電子機器 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022501640A (ja) * | 2018-09-21 | 2022-01-06 | 三星ディスプレイ株式會社Samsung Display Co., Ltd. | 表示装置およびその製造方法 |
JP7391949B2 (ja) | 2018-09-21 | 2023-12-05 | 三星ディスプレイ株式會社 | 表示装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20180061869A1 (en) | 2018-03-01 |
CN207473255U (zh) | 2018-06-08 |
US10564487B2 (en) | 2020-02-18 |
CN208752362U (zh) | 2019-04-16 |
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