JP2018032790A - Transistor and transistor manufacturing method - Google Patents

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周介 金澤
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Abstract

PROBLEM TO BE SOLVED: To provide a transistor which can be easily utilized and a manufacturing method of the transistor.SOLUTION: A transistor 12 includes: a substrate 11 located on a first surface; a first insulation layer 3 located on a second surface; and a first electrode 9, a second insulation layer 8, a semiconductor 7, a second electrode 6, a third electrode 5 and a third insulation layer 10 which are located between the substrate and the first insulation layer. The second electrode has a laminated structure where a first layer 6a and a second layer 6b are laminated; and a value of a work function of the second layer in the second electrode is smaller than the highest occupied molecular orbital level of the semiconductor; a value of a work function of the first layer in the second electrode is larger than the work function of the second layer in the second electrode; and the first layer contacts the semiconductor and the second layer does not contact the semiconductor.SELECTED DRAWING: Figure 5

Description

本開示の実施形態は、トランジスタおよびトランジスタの製造方法に関する。   Embodiments of the present disclosure relate to a transistor and a method for manufacturing the transistor.

従来から、無機半導体や有機半導体を備えるトランジスタが製造されており、当該トランジスタは種々の分野で活用されている。近年は、例えば特許文献１に記載されているように、柔軟な樹脂フィルムを基板として用いた、フレキシブルな薄膜トランジスタも開発されており、特許文献２に記載されているように、当該フレキシブルな薄膜トランジスタを応用した圧力センサなども知られている。   Conventionally, a transistor including an inorganic semiconductor or an organic semiconductor has been manufactured, and the transistor is used in various fields. In recent years, for example, as described in Patent Document 1, a flexible thin film transistor using a flexible resin film as a substrate has been developed. As described in Patent Document 2, the flexible thin film transistor has been developed. Applied pressure sensors are also known.

特許第５１３８９２７号公報Japanese Patent No. 5138927 国際公開第２０１５／１１９２１１号International Publication No. 2015/119211

本開示の実施形態は、このような状況下においてなされたものであり、より活用しやすいトランジスタおよびその製造方法を提供することを主たる課題とする。   Embodiments of the present disclosure have been made under such circumstances, and a main problem is to provide a transistor that can be more easily used and a manufacturing method thereof.

前記課題を解決するための本開示の一実施形態は、第１の面に位置する基板と、第２の面に位置する第１絶縁層と、前記基板と前記第１絶縁層との間に位置する、第１電極、第２絶縁層、半導体、第２電極、第３電極、および第３絶縁層を含み、前記第２電極は、第１層と第２層を積層した積層構造を呈しており、前記第２電極における第２層の仕事関数の値は、前記半導体のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位よりも小さく、前記第２電極における第１層の仕事関数の値は、前記第２電極における第２層の仕事関数よりも大きく、かつ、前記第２電極における第１層は前記半導体と接しており、前記第２電極における第２層は前記半導体と接していない、トランジスタである。   One embodiment of the present disclosure for solving the above problem includes a substrate located on a first surface, a first insulating layer located on a second surface, and between the substrate and the first insulating layer. A first electrode, a second insulating layer, a semiconductor, a second electrode, a third electrode, and a third insulating layer, wherein the second electrode has a stacked structure in which the first layer and the second layer are stacked. The work function value of the second layer in the second electrode is smaller than the HOMO (Highest Occupied Molecular Orbital) level of the semiconductor, and the work function of the first layer in the second electrode. Is greater than the work function of the second layer of the second electrode, the first layer of the second electrode is in contact with the semiconductor, and the second layer of the second electrode is in contact with the semiconductor. Not a transistor.

前記本開示の一実施形態にかかるトランジスタにあっては、前記第３電極は、第１層と第２層を積層した積層構造を呈しており、前記第３電極における第２層の仕事関数の値は、前記半導体のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位よりも小さく、前記第３電極における第１層の仕事関数の値は、前記第３電極における第２層の仕事関数よりも大きく、かつ、前記第３電極における第１層は半導体と接しており、前記第２電極における第２層は前記半導体と接していなくてもよい。   In the transistor according to the embodiment of the present disclosure, the third electrode has a stacked structure in which the first layer and the second layer are stacked, and the work function of the second layer in the third electrode is The value is smaller than the HOMO (Highest Occupied Molecular Orbital) level of the semiconductor, and the work function value of the first layer in the third electrode is the work function of the second layer in the third electrode. And the first layer of the third electrode is in contact with the semiconductor, and the second layer of the second electrode may not be in contact with the semiconductor.

また、前記本開示の一実施形態にかかるトランジスタにあっては、前記第２電極および前記第３電極は、それぞれ、前記第２電極における第１層および前記第３電極における第１層のみが露出するように前記第２絶縁層に埋設されており、かつ当該露出した前記第２電極における第１層および前記第３電極における第１層それぞれの面と前記第２絶縁層の面とは同一平面に位置してもよい。   In the transistor according to the embodiment of the present disclosure, only the first layer of the second electrode and the first layer of the third electrode are exposed in the second electrode and the third electrode, respectively. The surface of each of the first layer and the third layer of the exposed second electrode and the surface of the second insulating layer are flush with each other, embedded in the second insulating layer. May be located.

また、前記本開示の一実施形態にかかるトランジスタにあっては、前記第２電極および前記第３電極は、それぞれ、前記第２電極における第１層および前記第３電極における第１層のみが露出するように前記第３絶縁層に埋設されており、かつ当該露出した前記第２電極における第１層および前記第３電極における第１層それぞれの面と前記第３絶縁層の面とは同一平面に位置してもよい。   In the transistor according to the embodiment of the present disclosure, only the first layer of the second electrode and the first layer of the third electrode are exposed in the second electrode and the third electrode, respectively. The first insulating layer is buried in the third insulating layer, and the exposed surfaces of the second layer and the first layer of the third electrode are flush with the surface of the third insulating layer. May be located.

また、前記本開示の一実施形態にかかるトランジスタにあっては、前記第１絶縁層がパッシベーション層であり、前記第２絶縁層がゲート絶縁層であり、前記第３絶縁層がオーバーコート層であり、前記第１電極がゲート電極であり、前記第２電極がソース電極であり、前記第３電極がドレイン電極であってもよい。   In the transistor according to the embodiment of the present disclosure, the first insulating layer is a passivation layer, the second insulating layer is a gate insulating layer, and the third insulating layer is an overcoat layer. The first electrode may be a gate electrode, the second electrode may be a source electrode, and the third electrode may be a drain electrode.

前記課題を解決するための本開示の別の一実施形態は、表面に剥離層が形成された仮基板を準備する、仮基板準備工程と、前記剥離層上に、その仕事関数の値がこの後に形成される第２電極の第２層よりも大きい第２電極の第１層を形成する、第２電極の第１層形成工程と、前記第２電極の第１層上に、その仕事関数がこの後に形成される半導体のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位よりも小さい第２電極の第２層を形成する、第２電極の第２層形成工程と、前記剥離層上に第３電極を形成する、第３電極形成工程と、前記剥離層、第２電極、および第３電極を覆うように第２絶縁層を形成する、第２絶縁層形成工程と、前記第２絶縁層上に第１電極を形成する、第１電極形成工程と、前記第２絶縁層および第１電極を覆うように第３絶縁層を形成する、第３絶縁層形成工程と、を行うことで、転写用積層体を形成し、次いで、基板を準備する、基板準備工程と、前記基板と、前記転写用積層体における前記第３絶縁層とを接着する、接着工程と、前記転写用積層体における前記剥離層と、前記第２電極、第３電極および第２絶縁層とを、その界面で分離する、転写工程と、を行うことで、前記第２電極、第３電極および第２絶縁層を露出せしめ、次いで、露出した前記第２電極および第３電極に接するように半導体を形成する、半導体形成工程と、前記第２絶縁層、第２電極、第３電極および半導体を覆うように第１絶縁層を形成する、第１絶縁層形成工程と、を含む、トランジスタの製造方法である。   Another embodiment of the present disclosure for solving the above problems is to prepare a temporary substrate having a release layer formed on a surface thereof, a temporary substrate preparation step, and a work function value on the release layer. Forming a first layer of the second electrode that is larger than a second layer of the second electrode formed later, a first layer forming step of the second electrode, and a work function on the first layer of the second electrode; Forming a second layer of the second electrode, which is smaller than the HOMO (Highest Occupied Molecular Orbital) level of the semiconductor to be formed later, and the peeling layer Forming a third electrode thereon; a third electrode forming step; forming a second insulating layer so as to cover the release layer, the second electrode, and the third electrode; Forming a first electrode on the two insulating layers, a first electrode forming step, and the second insulating layer and the first electrode Forming a third insulating layer so as to cover the third insulating layer forming step, forming a transfer laminate, and then preparing a substrate, a substrate preparing step, the substrate, and the transfer Bonding the third insulating layer in the laminated body for separation, separating the release layer in the laminated body for transfer, the second electrode, the third electrode, and the second insulating layer at their interfaces Forming a semiconductor so as to expose the second electrode, the third electrode and the second insulating layer, and then to contact the exposed second electrode and third electrode by performing a transfer step And a first insulating layer forming step of forming a first insulating layer so as to cover the second insulating layer, the second electrode, the third electrode, and the semiconductor.

また、前記課題を解決するための本開示のさらに別の一実施形態は、表面に剥離層が形成された仮基板を準備する、仮基板準備工程と、前記剥離層上に、その仕事関数の値がこの後に形成される第２電極の第２層よりも大きい第２電極の第１層を形成する、第２電極の第１層形成工程と、前記第２電極の第１層上に、その仕事関数がこの後に形成される半導体のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位よりも小さい第２電極の第２層を形成する、第２電極の第２層形成工程と、前記剥離層上に第３電極を形成する、第３電極形成工程と、前記剥離層、第２電極および第３電極を覆うように第３絶縁層を積層する、第３絶縁層形成工程と、を行うことで、転写用積層体を形成し、次いで、基板を準備する、基板準備工程と、前記基板と、前記転写用積層体における前記第３絶縁層とを接着する、接着工程と、前記転写用積層体における前記剥離層と、前記第２電極、第３電極および第３絶縁層とを、その界面で分離する、転写工程と、を行うことで、前記第２電極、第３電極および第３絶縁層を露出せしめ、次いで、露出した前記第２電極および第３電極に接するように半導体を形成する、半導体形成工程と、前記第２電極、第３電極、第３絶縁層層および半導体を覆うように第２絶縁層を形成する、第２絶縁層形成工程と、前記第２絶縁層上に第１電極を形成する、第１電極形成工程と、前記第２絶縁層および第１電極を覆うように第１絶縁層を形成する第１絶縁層形成工程と、を含む、トランジスタの製造方法である。   Further, another embodiment of the present disclosure for solving the above problem is to prepare a temporary substrate having a release layer formed on a surface thereof, a temporary substrate preparation step, and a work function of the release layer on the release layer. Forming a first layer of the second electrode having a value greater than the second layer of the second electrode formed later, on the first layer of the second electrode, and on the first layer of the second electrode, Forming a second layer of the second electrode, the second layer forming a second layer of which the work function is lower than a HOMO (Highest Occupied Molecular Orbital) level of a semiconductor to be formed later; Forming a third electrode on the release layer; forming a third electrode; and forming a third insulation layer so as to cover the release layer, the second electrode, and the third electrode; Forming a transfer laminate, and then preparing a substrate, a substrate preparation step, Bonding the substrate and the third insulating layer in the transfer laminate, the release layer in the transfer laminate, the second electrode, the third electrode, and the third insulating layer And performing a transfer process that separates at the interface to expose the second electrode, the third electrode, and the third insulating layer, and then to contact the exposed second electrode and third electrode. Forming a semiconductor, forming a second insulating layer so as to cover the second electrode, the third electrode, the third insulating layer and the semiconductor; and forming the second insulating layer A transistor comprising: a first electrode forming step of forming a first electrode thereon; and a first insulating layer forming step of forming a first insulating layer so as to cover the second insulating layer and the first electrode. Is the method.

前記本開示の一実施形態にかかるトランジスタの製造方法にあっては、前記第３電極形成工程が、前記剥離層上に、その仕事関数の値がこの後に形成される第３電極の第２層よりも大きい第３電極の第１層を形成する、第３電極の第１層形成工程と、前記第３電極の第１層上に、その仕事関数がこの後に形成される半導体のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位よりも小さい第３電極の第２層を形成する、第３電極の第２層形成工程と、を含んでもよい。   In the method for manufacturing a transistor according to the embodiment of the present disclosure, the third electrode forming step includes a step of forming a second layer of a third electrode on which the work function value is subsequently formed on the release layer. Forming a first layer of a third electrode that is larger than the first layer forming step of the third electrode, and a semiconductor HOMO (Highest) whose work function is subsequently formed on the first layer of the third electrode A step of forming a second layer of the third electrode that forms a second layer of the third electrode smaller than the Occupied Molecular Orbital (highest occupied orbital) level.

また、前記本開示の一実施形態にかかるトランジスタの製造方法にあっては、前記第１絶縁層がパッシベーション層であり、前記第２絶縁層がゲート絶縁層であり、前記第３絶縁層がオーバーコート層であり、前記第１電極がゲート電極であり、前記第２電極がソース電極であり、前記第３電極がドレイン電極であってもよい。   In the method for manufacturing a transistor according to an embodiment of the present disclosure, the first insulating layer is a passivation layer, the second insulating layer is a gate insulating layer, and the third insulating layer is over. It may be a coat layer, the first electrode may be a gate electrode, the second electrode may be a source electrode, and the third electrode may be a drain electrode.

本開示の一実施形態によれば、より活用しやすい薄膜トランジスタおよびその製造方法を提供することができる。   According to an embodiment of the present disclosure, it is possible to provide a thin film transistor that is easier to use and a manufacturing method thereof.

本開示の第１の実施形態にかかるトランジスタの製造方法を示すフロー図である。FIG. 6 is a flowchart showing a method for manufacturing a transistor according to the first embodiment of the present disclosure. 本開示の第１の実施形態にかかるトランジスタの製造方法を構成する各工程において形成されるものの構成を示す断面図である。It is sectional drawing which shows the structure of what is formed in each process which comprises the manufacturing method of the transistor concerning 1st Embodiment of this indication. 本開示の第２の実施形態にかかるトランジスタの製造方法を示すフロー図である。FIG. 9 is a flowchart showing a method for manufacturing a transistor according to the second embodiment of the present disclosure. 本開示の第２の実施形態にかかるトランジスタの製造方法を構成する各工程において形成されるものの構成を示す断面図である。It is sectional drawing which shows the structure of what is formed in each process which comprises the manufacturing method of the transistor concerning 2nd Embodiment of this indication. 本開示の実施形態にかかるトランジスタの断面図である。1 is a cross-sectional view of a transistor according to an embodiment of the present disclosure.

以下、図面を参照して、本開示の実施形態について説明する。なお、本明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を実物のそれらから変更し誇張してある。また、本明細書において用いる、形状や幾何学的条件、並びにそれらの程度を特定する、例えば、「平行」や「直交」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。   Hereinafter, embodiments of the present disclosure will be described with reference to the drawings. In the drawings attached to the present specification, for the sake of illustration and ease of understanding, the scale and the vertical / horizontal dimension ratio are appropriately changed and exaggerated from those of the actual ones. In addition, as used in this specification, the shape and geometric conditions, and the degree thereof, for example, terms such as “parallel” and “orthogonal”, length and angle values, etc. are bound to the strict meaning. Therefore, it should be interpreted including the extent to which similar functions can be expected.

（トランジスタの製造方法）
まず、本開示の実施形態にかかるトランジスタの製造方法について、図面を用いて説明する。 (Manufacturing method of transistor)
First, a method for manufacturing a transistor according to an embodiment of the present disclosure will be described with reference to the drawings.

（１）第１の実施形態にかかるトランジスタの製造方法
図１は、本開示の第１の実施形態にかかるトランジスタの製造方法を示すフロー図である。 (1) Method for Manufacturing Transistor According to First Embodiment FIG. 1 is a flowchart illustrating a method for manufacturing a transistor according to the first embodiment of the present disclosure.

図２は、本開示の第１の実施形態にかかるトランジスタの製造方法を構成する各工程において形成されるものの構成を示す断面図である。   FIG. 2 is a cross-sectional view illustrating a configuration of a transistor formed in each step of the transistor manufacturing method according to the first embodiment of the present disclosure.

図１に示すように、本開示の第１の実施形態にかかるトランジスタの製造方法は、表面に剥離層が形成された仮基板を準備する、仮基板準備工程Ｓ１と、前記剥離層上に、その仕事関数の値がこの後に形成される第２電極の第２層よりも大きい第２電極の第１層を形成する、第２電極の第１層形成工程Ｓ２と、前記第２電極の第１層上に、その仕事関数がこの後に形成される半導体のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位よりも小さい第２電極の第２層を形成する、第２電極の第２層形成工程Ｓ３と、前記剥離層上に第３電極を形成する、第３電極形成工程Ｓ４と、前記剥離層、第２電極、および第３電極を覆うように第２絶縁層を形成する、第２絶縁層形成工程Ｓ５と、前記第２絶縁層上に第１電極を形成する、第１電極形成工程Ｓ６と、前記第２絶縁層および第１電極を覆うように第３絶縁層を形成する、第３絶縁層形成工程Ｓ７と、を行うことで、転写用積層体を形成し（Ｓ８）、次いで、基板を準備する、基板準備工程Ｓ９と、前記基板と、前記転写用積層体における前記第３絶縁層とを接着する、接着工程Ｓ１０と、前記転写用積層体における前記剥離層と、前記第２電極、第３電極および第２絶縁層とを、その界面で分離する、転写工程Ｓ１１と、を行うことで、前記第２電極、第３電極および第２絶縁層を露出せしめ、次いで、露出した前記第２電極および第３電極に接するように半導体を形成する、半導体形成工程Ｓ１２と、前記第２絶縁層、第２電極、第３電極および半導体を覆うように第１絶縁層を形成する、第１絶縁層形成工程Ｓ１３と、を含んでいる。   As shown in FIG. 1, in the method for manufacturing a transistor according to the first embodiment of the present disclosure, a temporary substrate having a release layer formed on a surface thereof is prepared. Forming a first layer of the second electrode having a work function value larger than that of the second layer of the second electrode to be formed later; a first layer forming step S2 of the second electrode; and a second layer of the second electrode. A second layer of the second electrode is formed on the first layer, the second layer of the second electrode having a work function smaller than a HOMO (Highest Occupied Molecular Orbital) level of a semiconductor to be formed later. Forming a third electrode on the release layer; forming a third electrode on the release layer; forming a second insulating layer so as to cover the release layer, the second electrode, and the third electrode; A second insulating layer forming step S5 and a first electrode for forming a first electrode on the second insulating layer; A transfer laminate is formed by performing an electrode forming step S6 and a third insulating layer forming step S7 that forms a third insulating layer so as to cover the second insulating layer and the first electrode (S8). Then, a substrate is prepared, a substrate preparation step S9, the substrate and the third insulating layer in the transfer laminate are bonded, an adhesion step S10, and the release layer in the transfer laminate And performing the transfer step S11 that separates the second electrode, the third electrode, and the second insulating layer at the interface thereof, thereby exposing the second electrode, the third electrode, and the second insulating layer, Next, a semiconductor is formed so as to be in contact with the exposed second electrode and third electrode, and a semiconductor forming step S12 and the first insulating layer so as to cover the second insulating layer, the second electrode, the third electrode, and the semiconductor Forming a first insulating layer S13; It contains.

ここで、製造されるトランジスタを構成する第１〜第３絶縁層、および第１〜第３電極が何たるかについては特に限定されないが、以下の説明においては、第１絶縁層がパッシベーション層であり、第２絶縁層がゲート絶縁層であり、第３絶縁層がオーバーコート層であり、また、第１電極がゲート電極であり、第２電極がソース電極であり、第３電極がドレイン電極である場合を具体例として挙げて説明する。   Here, the first to third insulating layers and the first to third electrodes constituting the manufactured transistor are not particularly limited, but in the following description, the first insulating layer is a passivation layer. The second insulating layer is a gate insulating layer, the third insulating layer is an overcoat layer, the first electrode is a gate electrode, the second electrode is a source electrode, and the third electrode is a drain electrode. A case will be described as a specific example.

・仮基板準備工程
図１および図２（ａ）に示すように、本開示の第１の実施形態にかかるトランジスタの製造方法においては仮基板準備工程Ｓ１が行われる。 -Temporary substrate preparation process As shown in Drawing 1 and Drawing 2 (a), in the manufacturing method of the transistor concerning a 1st embodiment of this indication, temporary substrate preparation process S1 is performed.

仮基板準備工程Ｓ１は、表面に剥離層２が形成された仮基板１を準備する工程である。   The temporary substrate preparation step S1 is a step of preparing the temporary substrate 1 having the release layer 2 formed on the surface.

ここで準備される仮基板１の材質については特に限定されることはなく、ガラスや各種樹脂板などを適宜選択して用いればよい。 The material of the temporary substrate 1 prepared here is not particularly limited, and glass or various resin plates may be appropriately selected and used.

また、仮基板１の表面に形成された剥離層２についても特に限定されることはなく、最終的に当該剥離層２上に積層形成されるトランジスタをきれいに剥離せしめることができる層であればよい。   Further, the peeling layer 2 formed on the surface of the temporary substrate 1 is not particularly limited as long as it is a layer that can finally peel off the transistor that is stacked on the peeling layer 2. .

・第２電極（ソース電極）の第１層形成工程
図１および図２（ｂ）に示すように、本開示の第１の実施形態にかかるトランジスタの製造方法においては、前記仮基板準備工程Ｓ１の後に、第２電極の第１層形成工程、より具体的にはソース電極の第１層形成工程Ｓ２が行われる。 First Layer Formation Step of Second Electrode (Source Electrode) As shown in FIGS. 1 and 2B, in the method for manufacturing a transistor according to the first embodiment of the present disclosure, the temporary substrate preparation step S1 After that, a first layer forming step of the second electrode, more specifically, a first layer forming step S2 of the source electrode is performed.

ソース電極の第１層形成工程Ｓ２は、前記剥離層２上に、その仕事関数の値が、この後に形成されるソース電極の第２層６ｂよりも大きい、ソース電極の第１層６ａを形成する工程である。このように、ソース電極の第１層６ａの仕事関数をソース電極の第２層の仕事関数よりも大きくすることにより、当該ソース電極の第１層６ａの電荷注入性を向上させることができるとともに、後述するソース電極の第２層にあっては、電荷注入性の向上を当該ソース電極の第１層６ａに担わせることができることから、配線としての機能に注力せしめることが可能となり、よって、ソース電極全体としては、電荷注入性の向上と配線としての機能の双方を向上せしめることが可能となる。   In the first layer forming step S2 of the source electrode, the first layer 6a of the source electrode having a work function value larger than that of the second layer 6b of the source electrode to be formed later is formed on the release layer 2. It is a process to do. Thus, by making the work function of the first layer 6a of the source electrode larger than the work function of the second layer of the source electrode, the charge injection property of the first layer 6a of the source electrode can be improved. In the second layer of the source electrode, which will be described later, since the charge injection property can be improved by the first layer 6a of the source electrode, it is possible to focus on the function as the wiring. As a whole source electrode, it is possible to improve both the charge injection property and the function as a wiring.

このようなソース電極６の第１層６ａの材質については、後述するソース電極６の第２層６ｂの材料の仕事関数との関係で相対的に選択することとなるが、たとえば、後述する半導体７のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位が５．０ｅＶ以上５．２ｅＶ以下の場合には、これと同等の仕事関数を有する材質を用いることが好ましく、具体的には、ＩＴＯ（酸化インジウムスズ）やＩＺＯ（酸化インジウム亜鉛）、さらには白金や金などを挙げることができる。   The material of the first layer 6a of the source electrode 6 is relatively selected in relation to the work function of the material of the second layer 6b of the source electrode 6 described later. When the HOMO (Highest Occupied Molecular Orbital) level of 7 is 5.0 eV or more and 5.2 eV or less, it is preferable to use a material having a work function equivalent to this level. Examples thereof include ITO (indium tin oxide), IZO (indium zinc oxide), and platinum and gold.

ソース電極６の第１層６ａを形成する具体的な手段についても特に限定されることはなく、従来用いられている手段から適宜選択することができる。   The specific means for forming the first layer 6a of the source electrode 6 is not particularly limited, and can be appropriately selected from conventionally used means.

・第２電極（ソース電極）の第２層形成工程
図１および図２（ｃ）に示すように、本開示の第１の実施形態にかかるトランジスタの製造方法においては、前記第２電極の第１層形成工程Ｓ２の後に、第２電極の第２層形成工程、より具体的にはソース電極の第２層形成工程Ｓ３が行われる。 Second Layer Formation Step of Second Electrode (Source Electrode) As shown in FIG. 1 and FIG. 2C, in the method for manufacturing a transistor according to the first embodiment of the present disclosure, the second electrode After the first layer forming step S2, the second layer forming step of the second electrode, more specifically, the second layer forming step S3 of the source electrode is performed.

ソース電極の第２層形成工程Ｓ３は、前記剥離層２上に形成されたソース電極６の第１層６ａ上に、その仕事関数がこの後に形成される半導体７のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位よりも小さいソース電極６の第２層６ｂを形成する工程である。このように、本開示の第１の実施形態にかかるトランジスタの製造方法にあっては、ソース電極６の第２層６ｂの仕事関数を半導体７のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位よりも小さくすることが許容されているため、当該半導体７への電荷注入性を考慮することなく、導電性のみを考慮することができるため、ソース電極６の第２層６ｂの配線としての機能を向上せしめることができる。   In the second layer forming step S3 of the source electrode, the HOMO (Highest Occupied Molecular Orbital) of the semiconductor 7 whose work function is to be subsequently formed on the first layer 6a of the source electrode 6 formed on the release layer 2 is performed. This is a step of forming the second layer 6b of the source electrode 6 smaller than the highest occupied orbital level. Thus, in the method for manufacturing a transistor according to the first embodiment of the present disclosure, the work function of the second layer 6b of the source electrode 6 is set to be the HOMO (Highest Occupied Molecular Orbital) of the semiconductor 7. Since it is allowed to be smaller than the level, only the conductivity can be considered without considering the charge injection property to the semiconductor 7, so that the wiring of the second layer 6b of the source electrode 6 can be considered. Can be improved.

このようなソース電極６の第２層６ｂの材質については、前述のソース電極６の第１層６ａの材料の仕事関数や、後述する半導体７のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位との関係で相対的に選択することとなるが、たとえば、後述する半導体７のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位が５．０ｅＶ以上５．２ｅＶ以下の場合には、これよりも仕事関数が小さい材料を選択することが可能であり、具体的には、導電性の良好な銅や銅合金などを挙げることができる。   As for the material of the second layer 6b of the source electrode 6, the work function of the material of the first layer 6a of the source electrode 6 described above and the HOMO (Highest Occupied Molecular Orbital: highest occupied orbital) of the semiconductor 7 to be described later. For example, when the HOMO (Highest Occupied Molecular Orbital) level of the semiconductor 7 described later is 5.0 eV or more and 5.2 eV or less, for example, It is possible to select a material having a work function smaller than this, and specific examples include copper and copper alloys having good conductivity.

ソース電極６の第２層６ｂを形成する具体的な手段についても特に限定されることはなく、従来用いられている手段から適宜選択することができる。   The specific means for forming the second layer 6b of the source electrode 6 is not particularly limited, and can be appropriately selected from conventionally used means.

・第３電極（ドレイン）形成工程
図１および図２（ｄ）に示すように、本開示の第１の実施形態にかかるトランジスタの製造方法においては、前記ソース電極の第２層形成工程Ｓ３の後に第３電極形成工程、より具体的にはドレイン電極形成工程Ｓ４が行われる。 Third Electrode (Drain) Formation Step As shown in FIG. 1 and FIG. 2D, in the method for manufacturing a transistor according to the first embodiment of the present disclosure, the second layer formation step S3 of the source electrode is performed. A third electrode forming step, more specifically, a drain electrode forming step S4 is performed later.

ドレイン電極形成工程Ｓ４は、前記仮基板１の前記剥離層２上に、ドレイン電極５を形成する工程である。   The drain electrode forming step S4 is a step of forming the drain electrode 5 on the release layer 2 of the temporary substrate 1.

ここで形成されるドレイン電極５の材質については特に限定されることはなく、従来のトランジスタにおけるドレイン電極５として用いられている各種金属や合金などから適宜選択することができる。   The material of the drain electrode 5 formed here is not particularly limited, and can be appropriately selected from various metals and alloys used as the drain electrode 5 in the conventional transistor.

ドレイン電極５を形成する具体的な手段についても特に限定されることはなく、従来用いられている手段から適宜選択することができる。   The specific means for forming the drain electrode 5 is not particularly limited, and can be appropriately selected from conventionally used means.

なお、図２（ｄ）に示すように、この工程で形成されるドレイン電極５にあっては、前述のソース電極６と同様、ドレイン電極の第１層５ａと第２層５ｂとの積層構造としてもよく、この場合にあっては、やはり前述のソース電極６と同様、ドレイン電極の第１層５ａにあっては、その仕事関数の値が、この上に積層されるドレイン電極の第２層５ｂよりも大きくなるようにし、一方で、ドレイン電極の第２層５ｂにあっては、その仕事関数がこの後に形成される半導体７のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位より小さくなるようにしてもよい。このような構成のドレイン電極５とすることにより、前記ソース電極６と同様の作用効果を奏することができる。   As shown in FIG. 2D, in the drain electrode 5 formed in this step, a stacked structure of the first layer 5a and the second layer 5b of the drain electrode is provided as in the case of the source electrode 6 described above. In this case, similarly to the source electrode 6 described above, in the first layer 5a of the drain electrode, the value of the work function is the second value of the drain electrode stacked thereon. On the other hand, in the second layer 5b of the drain electrode, the work function is HOMO (Highest Occupied Molecular Orbital) level of the semiconductor 7 to be formed later. It may be made smaller. By using the drain electrode 5 having such a configuration, the same effect as the source electrode 6 can be obtained.

また、本開示の第１の実施形態にかかるトランジスタの製造方法にあっては、前記で説明したドレイン電極５の第１層５ａとソース電極６の第１層６ａを同じ材料にて同時に形成し、一方でドレイン電極５の第２層５ｂとソース電極６の第２層６ｂを同じ材料にて同時に形成してもよい。   In the method for manufacturing a transistor according to the first embodiment of the present disclosure, the first layer 5a of the drain electrode 5 and the first layer 6a of the source electrode 6 described above are simultaneously formed of the same material. On the other hand, the second layer 5b of the drain electrode 5 and the second layer 6b of the source electrode 6 may be simultaneously formed of the same material.

・第２絶縁層（ゲート絶縁層）形成工程
図１および図２（ｅ）に示すように、本開示の第１の実施形態にかかるトランジスタの製造方法においては、前記ドレイン電極形成工程Ｓ４の後に、第２絶縁層形成工程、より具体的にはゲート絶縁層形成工程Ｓ５が行われる。 Second Insulating Layer (Gate Insulating Layer) Forming Step As shown in FIGS. 1 and 2E, in the method for manufacturing a transistor according to the first embodiment of the present disclosure, after the drain electrode forming step S4, Then, a second insulating layer forming step, more specifically, a gate insulating layer forming step S5 is performed.

ゲート絶縁層形成工程Ｓ７は、仮基板１の剥離層２、前記剥離層２上に形成された第２電極としてのソース電極６（第１層６ａおよび第２層６ｂ）、および第３電極としてのドレイン電極５（第１層５ａおよび第２層５ｂ）、を覆うようにゲート絶縁層８を形成する工程である。   In the gate insulating layer forming step S7, the release layer 2 of the temporary substrate 1, the source electrode 6 (the first layer 6a and the second layer 6b) as the second electrode formed on the release layer 2, and the third electrode In this step, the gate insulating layer 8 is formed so as to cover the drain electrode 5 (the first layer 5a and the second layer 5b).

ここで形成されるゲート絶縁層８の材質についても特に限定されることはなく、従来のトランジスタにおけるゲート絶縁層８として用いられている各種樹脂などから適宜選択することができる。   The material of the gate insulating layer 8 formed here is not particularly limited, and can be appropriately selected from various resins used as the gate insulating layer 8 in the conventional transistor.

また、ゲート絶縁層８を形成する具体的な手段についても特に限定されることはなく、従来用いられている手段から適宜選択することができる。   Further, the specific means for forming the gate insulating layer 8 is not particularly limited, and can be appropriately selected from conventionally used means.

・第１電極（ゲート電極）形成工程
図１および図２（ｆ）に示すように、本開示の第１の実施形態にかかるトランジスタの製造方法においては、前記ゲート絶縁層形成工程Ｓ５の後に第１電極形成工程、より具体的にはゲート電極形成工程Ｓ６が行われる。 First Electrode (Gate Electrode) Formation Step As shown in FIGS. 1 and 2F, in the method for manufacturing a transistor according to the first embodiment of the present disclosure, after the gate insulating layer formation step S5, the first step is performed. One electrode forming step, more specifically, a gate electrode forming step S6 is performed.

ゲート電極形成工程Ｓ６は、第２絶縁層としてのゲート絶縁層８上に、第１電極としてのゲート電極９を形成する工程である。   The gate electrode forming step S6 is a step of forming the gate electrode 9 as the first electrode on the gate insulating layer 8 as the second insulating layer.

ここで形成されるゲート電極９の材質についても特に限定されることはなく、従来のトランジスタにおけるゲート電極９として用いられている各種金属や合金などから適宜選択することができる。   The material of the gate electrode 9 formed here is not particularly limited, and can be appropriately selected from various metals and alloys used as the gate electrode 9 in the conventional transistor.

また、ゲート電極９を形成する具体的な手段についても特に限定されることはなく、従来用いられている手段から適宜選択することができる。   Further, the specific means for forming the gate electrode 9 is not particularly limited, and can be appropriately selected from conventionally used means.

・第３絶縁層（オーバーコート層）形成工程
図１および図２（ｇ）に示すように、本開示の第１の実施形態にかかるトランジスタの製造方法においては、前記ゲート電極形成工程Ｓ６の後に第３絶縁層形成工程、より具体的にはオーバーコート層形成工程Ｓ７が行われる。 -3rd insulating layer (overcoat layer) formation process As shown to FIG.1 and FIG.2 (g), in the manufacturing method of the transistor concerning 1st Embodiment of this indication, after the said gate electrode formation process S6. A third insulating layer forming step, more specifically, an overcoat layer forming step S7 is performed.

オーバーコート層形成工程Ｓ７は、第２絶縁層としてのゲート絶縁層８、および第１電極としてのゲート電極９を覆うように第３絶縁層としてのオーバーコート層１０を形成する工程である。   The overcoat layer forming step S7 is a step of forming the overcoat layer 10 as the third insulating layer so as to cover the gate insulating layer 8 as the second insulating layer and the gate electrode 9 as the first electrode.

ここで形成されるオーバーコート層１０の材質についても特に限定されることはなく、従来のトランジスタにおけるオーバーコート層１０として用いられている各種樹脂などから適宜選択することができる。   The material of the overcoat layer 10 formed here is not particularly limited, and can be appropriately selected from various resins used as the overcoat layer 10 in the conventional transistor.

また、オーバーコート層１０を形成する具体的な手段についても特に限定されることはなく、従来用いられている手段から適宜選択することができる。   Further, the specific means for forming the overcoat layer 10 is not particularly limited, and can be appropriately selected from conventionally used means.

本開示の第１の実施形態にかかるトランジスタの製造方法にあっては、前記仮基板準備工程Ｓ１から第３絶縁層（オーバーコート層）形成工程Ｓ７を行うことで、仮基板１の表面に設けられた剥離層２上に、転写用積層体が形成される（Ｓ８）。   In the manufacturing method of the transistor according to the first embodiment of the present disclosure, the provisional substrate 1 is provided on the surface of the temporary substrate 1 by performing the third insulating layer (overcoat layer) formation step S7 from the temporary substrate preparation step S1. On the release layer 2 thus formed, a transfer laminate is formed (S8).

・基板準備工程
そして、図１に示すように、本開示の第１の実施形態にかかるトランジスタの製造方法にあっては、基板準備工程Ｓ９が行われる。 -Substrate preparation process And as shown in Drawing 1, in the manufacturing method of the transistor concerning a 1st embodiment of this indication, substrate preparation process S9 is performed.

ここで準備される基板１１は、最終的に製造されるトランジスタの基板として用いられることができれば特に限定されることはなく、従来からトランジスタに用いられている各種基板から適宜選択可能である   The substrate 11 prepared here is not particularly limited as long as it can be used as a substrate of a transistor to be finally manufactured, and can be appropriately selected from various substrates conventionally used for transistors.

また、基板１１の厚さについても特に限定されることはない。   Further, the thickness of the substrate 11 is not particularly limited.

・接着工程
図１および図２（ｈ）に示すように、本開示の第１の実施形態にかかるトランジスタの製造方法においては、前記基板準備工程Ｓ９の後に接着工程Ｓ１０が行われる。 -Adhesion process As shown in Drawing 1 and Drawing 2 (h), in the manufacturing method of the transistor concerning a 1st embodiment of this indication, adhesion process S10 is performed after said substrate preparation process S9.

接着工程Ｓ１０は、前記基板準備工程Ｓ９で準備された基板１１と、前記転写用積層体における前記第３絶縁層としてのオーバーコート層１０とを接着する工程である。つまり、転写用積層体を逆さまにして基板１１上に積層せしめる工程である。   The bonding step S10 is a step of bonding the substrate 11 prepared in the substrate preparing step S9 and the overcoat layer 10 as the third insulating layer in the transfer laminate. That is, it is a step of stacking the transfer laminate on the substrate 11 upside down.

基板１１と転写用積層体におけるオーバーコート層１０とを接着する具体的な手段については特に限定されることはなく、従来用いられている手段から適宜選択することができる。   Specific means for adhering the substrate 11 and the overcoat layer 10 in the transfer laminate are not particularly limited, and can be appropriately selected from conventionally used means.

・転写工程
図１および図２（ｉ）に示すように、本開示の第１の実施形態にかかるトランジスタの製造方法においては、前記接着工程Ｓ１０の後に転写工程Ｓ１１が行われる。 Transfer Step As shown in FIGS. 1 and 2 (i), in the transistor manufacturing method according to the first embodiment of the present disclosure, the transfer step S11 is performed after the bonding step S10.

転写工程Ｓ１１は、転写用積層体における前記剥離層２と、前記第２電極としてのソース電極６の第１層６ａ、第３電極としてのドレイン電極５（ドレイン電極５が積層構造の場合にあっては、その第１層５ａ）、および第２絶縁層としてのゲート絶縁層８とをその界面で分離する工程である。   The transfer step S11 is performed when the release layer 2 in the transfer laminate, the first layer 6a of the source electrode 6 as the second electrode, and the drain electrode 5 as the third electrode (when the drain electrode 5 has a laminated structure). In this process, the first layer 5a) and the gate insulating layer 8 as the second insulating layer are separated at the interface.

前記の界面で分離する具体的な手段については特に限定されることはなく、従来用いられている手段から適宜選択することができる。   The specific means for separating at the interface is not particularly limited, and can be appropriately selected from conventionally used means.

このような本開示の第１の実施形態にかかるトランジスタの製造方法によれば、転写工程後、第２絶縁層としてのゲート絶縁層８の表面に、段差なく、第２電極としてのソース電極６の第１層６ａ、および第３電極としてのドレイン電極５（ドレイン電極５が積層構造の場合にあっては、その第１層５ａ）を露出せしめることができる。   According to the method for manufacturing a transistor according to the first embodiment of the present disclosure, the source electrode 6 as the second electrode is formed on the surface of the gate insulating layer 8 as the second insulating layer without a step after the transfer process. The first layer 6a and the drain electrode 5 as the third electrode (or the first layer 5a when the drain electrode 5 has a laminated structure) can be exposed.

・半導体形成工程
図１および図２（ｊ）に示すように、本開示の第１の実施形態にかかるトランジスタの製造方法においては、前記転写工程Ｓ１１の後に半導体形成工程Ｓ１２が行われる。 Semiconductor Formation Step As shown in FIGS. 1 and 2 (j), in the transistor manufacturing method according to the first embodiment of the present disclosure, a semiconductor formation step S12 is performed after the transfer step S11.

半導体形成工程Ｓ１２は、第２絶縁層としてのゲート絶縁層８上に露出した第２電極としてのソース電極６の第１層６ａ、および第３電極としてのドレイン電極５（ドレイン電極５が積層構造の場合にあっては、その第１層５ａ）に接するように、半導体７を半導体７を形成する工程である。   In the semiconductor formation step S12, the first layer 6a of the source electrode 6 as the second electrode exposed on the gate insulating layer 8 as the second insulating layer, and the drain electrode 5 as the third electrode (the drain electrode 5 is a laminated structure). In this case, the semiconductor 7 is formed to be in contact with the first layer 5a).

ここで形成される半導体７の材質についても特に限定されることはなく、従来のトランジスタにおける半導体７として用いられている各種材料から適宜選択することができる。   The material of the semiconductor 7 formed here is not particularly limited, and can be appropriately selected from various materials used as the semiconductor 7 in the conventional transistor.

また、半導体７を形成する具体的な手段についても特に限定されることはなく、従来用いられている手段から適宜選択することができる。   Further, the specific means for forming the semiconductor 7 is not particularly limited, and can be appropriately selected from conventionally used means.

・第１絶縁層（パッシベーション層）形成工程
図１および図２（ｋ）に示すように、本開示の第１の実施形態にかかるトランジスタの製造方法においては、前記半導体形成工程Ｓ１２の後に第１絶縁層形成工程、より具体的にはパッシベーション層形成工程Ｓ１３が行われる。 First Insulating Layer (Passivation Layer) Formation Step As shown in FIGS. 1 and 2 (k), in the method for manufacturing a transistor according to the first embodiment of the present disclosure, a first step is performed after the semiconductor formation step S12. An insulating layer forming step, more specifically, a passivation layer forming step S13 is performed.

パッシベーション層形成工程Ｓ１３は、ゲート絶縁層８、ソース電極６、ドレイン電極５および半導体７を覆うようにパッシベーション層３を形成する工程である。   The passivation layer forming step S <b> 13 is a step of forming the passivation layer 3 so as to cover the gate insulating layer 8, the source electrode 6, the drain electrode 5, and the semiconductor 7.

ここで形成されるパッシベーション層３の材質についても特に限定されることはなく、従来のトランジスタにおけるパッシベーション層３として用いられている各種樹脂などから適宜選択することができる。   The material of the passivation layer 3 formed here is not particularly limited, and can be appropriately selected from various resins used as the passivation layer 3 in the conventional transistor.

パッシベーション層３の厚さについても特に限定されることはない。   The thickness of the passivation layer 3 is not particularly limited.

また、パッシベーション層３を形成する具体的な手段についても特に限定されることはなく、従来用いられている手段から適宜選択することができる。   Further, the specific means for forming the passivation layer 3 is not particularly limited, and can be appropriately selected from conventionally used means.

また、図示はしないが、当該パッシベーション層３には、ドレイン電極とトランジスタ外部とを導通するための取り出し電極を設けるための貫通孔を一部に設けてもよい。   Although not shown, the passivation layer 3 may be provided with a through hole in part for providing an extraction electrode for conducting the drain electrode and the outside of the transistor.

以上により、トランジスタが製造される。   Thus, a transistor is manufactured.

この製造方法によれば、仮基板１の表面に形成された剥離層２上に、最終製造物であるトランジスタに必要なソース電極６、ドレイン電極５、ゲート絶縁層８、ゲート電極９、およびオーバーコート層１０を順次積層形成し、次いで、剥離層２との界面で剥離することで、転写用積層体を基板１１に転写しているので、転写後においては、ゲート絶縁層８の表面に段差なく、第２電極としてのソース電極６の第１層６ａ、および第３電極としてのドレイン電極５（ドレイン電極５が積層構造の場合にあっては、その第１層５ａ）を露出せしめることができる。また、当該露出したソース電極６は第１層６ａと第２層６ｂから構成される二層構造を呈しているので、半導体７と接続する第１層６ａによって半導体７への電荷注入性を向上せしめることができるとともに、第２層６ｂによって導電性を向上せしめることができる。   According to this manufacturing method, on the release layer 2 formed on the surface of the temporary substrate 1, the source electrode 6, the drain electrode 5, the gate insulating layer 8, the gate electrode 9, and the over electrode necessary for the transistor which is the final product. Since the coating layer 10 is sequentially laminated and then peeled off at the interface with the peeling layer 2, the transfer laminate is transferred to the substrate 11. After the transfer, a step is formed on the surface of the gate insulating layer 8. In addition, the first layer 6a of the source electrode 6 as the second electrode and the drain electrode 5 as the third electrode (or the first layer 5a when the drain electrode 5 has a laminated structure) may be exposed. it can. Further, since the exposed source electrode 6 has a two-layer structure composed of the first layer 6 a and the second layer 6 b, the charge injection property to the semiconductor 7 is improved by the first layer 6 a connected to the semiconductor 7. In addition, the second layer 6b can improve conductivity.

（１）第２の実施形態にかかるトランジスタの製造方法
図３は、本開示の第２の実施形態にかかるトランジスタの製造方法を示すフロー図である。 (1) Method for Manufacturing Transistor According to Second Embodiment FIG. 3 is a flowchart illustrating a method for manufacturing a transistor according to the second embodiment of the present disclosure.

図４は、本開示の第２の実施形態にかかるトランジスタの製造方法を構成する各工程において形成されるものの構成を示す断面図である。   FIG. 4 is a cross-sectional view showing a configuration of what is formed in each step of the transistor manufacturing method according to the second embodiment of the present disclosure.

なお、図３および図４においては、図１および図２と同じ構成については同じ符号を付してある。   3 and 4, the same reference numerals are given to the same components as those in FIGS. 1 and 2.

図３に示すように、本開示の第２の実施形態にかかるトランジスタの製造方法は、表面に剥離層が形成された仮基板を準備する、仮基板準備工程Ｓ１と、前記剥離層上に、その仕事関数の値がこの後に形成される第２電極の第２層よりも大きい第２電極の第１層を形成する、第２電極の第１層形成工程Ｓ２と、前記第２電極の第１層上に、その仕事関数がこの後に形成される半導体のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位よりも小さい第２電極の第２層を形成する、第２電極の第２層形成工程Ｓ３と、前記剥離層上に第３電極を形成する、第３電極形成工程Ｓ４と、前記剥離層、第２電極および第３電極を覆うように第３絶縁層を積層する、第３絶縁層形成工程Ｓ７と、
を行うことで、転写用積層体を形成し（Ｓ８）、次いで、基板を準備する、基板準備工程Ｓ９と、前記基板と、前記転写用積層体における前記第３絶縁層とを接着する、接着工程Ｓ１０と、前記転写用積層体における前記剥離層と、前記第２電極、第３電極および第３絶縁層とを、その界面で分離する、転写工程Ｓ１１と、を行うことで、前記第２電極、第３電極および第３絶縁層を露出せしめ、次いで、露出した前記第２電極および第３電極に接するように半導体を形成する、半導体形成工程Ｓ１２と、前記第２電極、第３電極、第３絶縁層層および半導体を覆うように第２絶縁層を形成する、第２絶縁層形成工程Ｓ５と、前記第２絶縁層上に第１電極を形成する、第１電極形成工程Ｓ６と、前記第２絶縁層および第１電極を覆うように第１絶縁層を形成する第１絶縁層形成工程Ｓ１３と、を含んでいる。 As shown in FIG. 3, in the method for manufacturing a transistor according to the second embodiment of the present disclosure, a temporary substrate having a release layer formed on a surface thereof is prepared. Forming a first layer of the second electrode having a work function value larger than that of the second layer of the second electrode to be formed later; a first layer forming step S2 of the second electrode; and a second layer of the second electrode. A second layer of the second electrode is formed on the first layer, the second layer of the second electrode having a work function smaller than a HOMO (Highest Occupied Molecular Orbital) level of a semiconductor to be formed later. Forming a third electrode on the release layer, forming a third electrode on the release layer, and forming a third insulating layer so as to cover the release layer, the second electrode, and the third electrode; 3 insulating layer forming step S7;
Is performed to form a transfer laminate (S8), and then a substrate is prepared. A substrate preparation step S9 is bonded to the substrate and the third insulating layer in the transfer laminate. Performing the step S10 and the transfer step S11 in which the release layer in the transfer laminate and the second electrode, the third electrode, and the third insulating layer are separated at an interface thereof; Exposing the electrode, the third electrode, and the third insulating layer, and then forming a semiconductor so as to be in contact with the exposed second electrode and third electrode; a semiconductor forming step S12; and the second electrode, the third electrode, A second insulating layer forming step S5 for forming a second insulating layer so as to cover the third insulating layer and the semiconductor; and a first electrode forming step S6 for forming a first electrode on the second insulating layer; First so as to cover the second insulating layer and the first electrode A first insulating layer forming step S13 described formation of the insulating layer contains a.

ここで、製造されるトランジスタを構成する第１〜第３絶縁層、および第１〜第３電極が何たるかについては特に限定されないが、以下の説明においては、前記（１）第１の実施形態にかかるトランジスタの製造方法と同様、第１絶縁層がパッシベーション層であり、第２絶縁層がゲート絶縁層であり、第３絶縁層がオーバーコート層であり、また、第１電極がゲート電極であり、第２電極がソース電極であり、第３電極がドレイン電極である場合を具体例として挙げて説明する。   Here, there is no particular limitation on what the first to third insulating layers and the first to third electrodes constituting the transistor to be manufactured are, but in the following description, (1) the first embodiment The first insulating layer is a passivation layer, the second insulating layer is a gate insulating layer, the third insulating layer is an overcoat layer, and the first electrode is a gate electrode. A case where the second electrode is a source electrode and the third electrode is a drain electrode will be described as a specific example.

なお、図３および図４からも明らかなように、本開示の第２の実施形態にかかるトランジスタの製造方法を構成する各工程自体は、前記（１）第１の実施形態にかかるトランジスタの製造方法と同じであり、各工程の順番が異なっている。   As is clear from FIGS. 3 and 4, the steps constituting the method for manufacturing a transistor according to the second embodiment of the present disclosure are the same as those in (1) Manufacturing of the transistor according to the first embodiment. It is the same as the method, and the order of each process is different.

・仮基板準備工程
図３および図４（ａ）に示すように、本開示の第２の実施形態にかかるトランジスタの製造方法においては仮基板準備工程Ｓ１が行われる。当該工程については、前記（１）第１の実施形態にかかるトランジスタの製造方法と同じであるため、ここでの説明は省略する。 -Temporary substrate preparation process As shown in Drawing 3 and Drawing 4 (a), temporary substrate preparation process S1 is performed in the manufacturing method of the transistor concerning a 2nd embodiment of this indication. Since this step is the same as the method for manufacturing a transistor according to the first embodiment (1), description thereof is omitted here.

・第２電極（ソース電極）の第１層形成工程
図３および図４（ｂ）に示すように、本開示の第２の実施形態にかかるトランジスタの製造方法においては、前記仮基板準備工程Ｓ１の後に、第２電極の第１層形成工程、より具体的にはソース電極の第１層形成工程Ｓ２が行われる。当該工程については、前記（１）第１の実施形態にかかるトランジスタの製造方法と同じであるため、ここでの説明は省略する。 First Layer Formation Step of Second Electrode (Source Electrode) As shown in FIGS. 3 and 4B, in the method for manufacturing a transistor according to the second embodiment of the present disclosure, the temporary substrate preparation step S1 After that, a first layer forming step of the second electrode, more specifically, a first layer forming step S2 of the source electrode is performed. Since this step is the same as the method for manufacturing a transistor according to the first embodiment (1), description thereof is omitted here.

・第２電極（ソース電極）の第２層形成工程
図３および図４（ｃ）に示すように、本開示の第２の実施形態にかかるトランジスタの製造方法においては、前記第２電極の第１層形成工程Ｓ２の後に、第２電極の第２層形成工程、より具体的にはソース電極の第２層形成工程Ｓ３が行われる。当該工程についても、前記（１）第１の実施形態にかかるトランジスタの製造方法と同じであるため、ここでの説明は省略する。 Second Layer Formation Step of Second Electrode (Source Electrode) As shown in FIG. 3 and FIG. 4C, in the method for manufacturing a transistor according to the second embodiment of the present disclosure, the second electrode After the first layer forming step S2, the second layer forming step of the second electrode, more specifically, the second layer forming step S3 of the source electrode is performed. Since this process is also the same as the method for manufacturing a transistor according to (1) the first embodiment, description thereof is omitted here.

・第３電極（ドレイン）形成工程
図３および図４（ｄ）に示すように、本開示の第２の実施形態にかかるトランジスタの製造方法においては、前記ソース電極の第２層形成工程Ｓ３の後に第３電極形成工程、より具体的にはドレイン電極形成工程Ｓ４が行われる。当該工程についても、前記（１）第１の実施形態にかかるトランジスタの製造方法と同じであるため、ここでの説明は省略する。 Third Electrode (Drain) Formation Step As shown in FIGS. 3 and 4D, in the method for manufacturing a transistor according to the second embodiment of the present disclosure, the second layer formation step S3 of the source electrode is performed. A third electrode forming step, more specifically, a drain electrode forming step S4 is performed later. Since this process is also the same as the method for manufacturing a transistor according to (1) the first embodiment, description thereof is omitted here.

なお、図４（ｄ）に示すように、この工程で形成されるドレイン電極５にあっては、前記（１）第１の実施形態にかかるトランジスタの製造方法と同様、ドレイン電極の第１層５ａとドレイン電極５ｂとの積層構造としてもよく、この場合にあっては、やはり前述のソース電極６と同様、ドレイン電極の第１層５ａにあっては、その仕事関数の値が、この上に積層されるドレイン電極の第２層５ｂよりも大きくなるようにし、一方で、ドレイン電極の第２層５ｂにあっては、その仕事関数がこの後に形成される半導体７のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位より小さくなるようにしてもよい。このような構成のドレイン電極５とすることにより、前記ソース電極６と同様の作用効果を奏することができる。   As shown in FIG. 4D, in the drain electrode 5 formed in this step, the first layer of the drain electrode is formed in the same manner as in the method of manufacturing the transistor according to (1) the first embodiment. 5a and the drain electrode 5b may be formed. In this case, similarly to the source electrode 6 described above, the value of the work function is higher in the first layer 5a of the drain electrode. On the other hand, in the second layer 5b of the drain electrode, the work function of the second layer 5b of the drain electrode is HOMO (Highest Occupied Molecular) of the semiconductor 7 to be formed later. Orbital (highest occupied orbit) may be smaller than the level. By using the drain electrode 5 having such a configuration, the same effect as the source electrode 6 can be obtained.

また、本開示の第２の実施形態にかかるトランジスタの製造方法にあっても、前記（１）第１の実施形態にかかるトランジスタの製造方法と同様、前記で説明したドレイン電極５の第１層５ａとソース電極６の第１層６ａを同じ材料にて同時に形成し、一方でドレイン電極５の第２層５ｂとソース電極６の第２層６ｂを同じ材料にて同時に形成してもよい。   Further, in the method for manufacturing a transistor according to the second embodiment of the present disclosure, the first layer of the drain electrode 5 described above is the same as (1) the method for manufacturing a transistor according to the first embodiment. 5a and the first layer 6a of the source electrode 6 may be simultaneously formed of the same material, while the second layer 5b of the drain electrode 5 and the second layer 6b of the source electrode 6 may be simultaneously formed of the same material.

・第３絶縁層（オーバーコート層）形成工程
図３および図４（ｅ）に示すように、本開示の第２の実施形態にかかるトランジスタの製造方法においては、前記ドレイン電極形成工程Ｓ４の後に第３絶縁層形成工程、より具体的にはオーバーコート層形成工程Ｓ７が行われる。当該工程についても、前記（１）第１の実施形態にかかるトランジスタの製造方法と同じであるため、ここでの説明は省略する。 -3rd insulating layer (overcoat layer) formation process As shown in FIG.3 and FIG.4 (e), in the manufacturing method of the transistor concerning 2nd Embodiment of this indication, after the said drain electrode formation process S4 A third insulating layer forming step, more specifically, an overcoat layer forming step S7 is performed. Since this process is also the same as the method for manufacturing a transistor according to (1) the first embodiment, description thereof is omitted here.

本開示の第２の実施形態にかかるトランジスタの製造方法にあっては、前記仮基板準備工程Ｓ１から第３絶縁層（オーバーコート層）形成工程Ｓ７を行うことで、仮基板１の表面に設けられた剥離層２上に、転写用積層体が形成される（Ｓ８）。   In the method for manufacturing a transistor according to the second embodiment of the present disclosure, the provisional substrate 1 is provided on the surface of the temporary substrate 1 by performing the third insulating layer (overcoat layer) formation step S7 from the temporary substrate preparation step S1. On the release layer 2 thus formed, a transfer laminate is formed (S8).

・基板準備工程
そして、図３に示すように、本開示の第２の実施形態にかかるトランジスタの製造方法にあっては、基板準備工程Ｓ９が行われる。当該工程についても、前記（１）第１の実施形態にかかるトランジスタの製造方法と同じであるため、ここでの説明は省略する。 -Substrate preparation process And as shown in Drawing 3, in the manufacturing method of the transistor concerning a 2nd embodiment of this indication, substrate preparation process S9 is performed. Since this process is also the same as the method for manufacturing a transistor according to (1) the first embodiment, description thereof is omitted here.

・接着工程
図３および図４（ｆ）に示すように、本開示の第２の実施形態にかかるトランジスタの製造方法においては、前記基板準備工程Ｓ９の後に接着工程Ｓ１０が行われる。当該工程についても、前記（１）第１の実施形態にかかるトランジスタの製造方法と同じであるため、ここでの説明は省略する。 -Adhesion process As shown in Drawing 3 and Drawing 4 (f), in the manufacturing method of the transistor concerning a 2nd embodiment of this indication, adhesion process S10 is performed after said substrate preparation process S9. Since this process is also the same as the method for manufacturing a transistor according to (1) the first embodiment, description thereof is omitted here.

・転写工程
図３および図４（ｇ）に示すように、本開示の第２の実施形態にかかるトランジスタの製造方法においては、前記接着工程Ｓ１０の後に転写工程Ｓ１１が行われる。当該工程についても、前記（１）第１の実施形態にかかるトランジスタの製造方法と同じであるため、ここでの説明は省略する。 Transfer Process As shown in FIGS. 3 and 4G, in the transistor manufacturing method according to the second embodiment of the present disclosure, the transfer process S11 is performed after the adhesion process S10. Since this process is also the same as the method for manufacturing a transistor according to (1) the first embodiment, description thereof is omitted here.

このような本開示の第２の実施形態にかかるトランジスタの製造方法によれば、転写工程後、第３絶縁層としてのオーバーコート層１０の表面に、段差なく、第２電極としてのソース電極６の第１層６ａ、および第３電極としてのドレイン電極５（ドレイン電極５が積層構造の場合にあっては、その第１層５ａ）を露出せしめることができる。   According to the method for manufacturing a transistor according to the second embodiment of the present disclosure, the source electrode 6 as the second electrode is formed on the surface of the overcoat layer 10 as the third insulating layer without a step after the transfer process. The first layer 6a and the drain electrode 5 as the third electrode (or the first layer 5a when the drain electrode 5 has a laminated structure) can be exposed.

・半導体形成工程
図３および図４（ｈ）に示すように、本開示の第２の実施形態にかかるトランジスタの製造方法においては、前記転写工程Ｓ１１の後に半導体形成工程Ｓ１２が行われる。 -Semiconductor formation process As shown in Drawing 3 and Drawing 4 (h), in the manufacturing method of the transistor concerning a 2nd embodiment of this indication, semiconductor formation process S12 is performed after the above-mentioned transfer process S11.

半導体形成工程Ｓ１２は、第３絶縁層としてのオーバーコート層１０上に露出した第２電極としてのソース電極６の第１層６ａ、および第３電極としてのドレイン電極５（ドレイン電極５が積層構造の場合にあっては、その第１層５ａ）に接するように、半導体７を形成する工程である。当該工程についても、前記（１）第１の実施形態にかかるトランジスタの製造方法と同じであるため、ここでの説明は省略する。   In the semiconductor formation step S12, the first layer 6a of the source electrode 6 as the second electrode exposed on the overcoat layer 10 as the third insulating layer, and the drain electrode 5 as the third electrode (the drain electrode 5 is a laminated structure). In this case, the semiconductor 7 is formed so as to be in contact with the first layer 5a). Since this process is also the same as the method for manufacturing a transistor according to (1) the first embodiment, description thereof is omitted here.

・第２絶縁層（ゲート絶縁層）形成工程
図３および図４（ｉ）に示すように、本開示の第２の実施形態にかかるトランジスタの製造方法においては、前記半導体形成工程Ｓ７の後に、第２絶縁層形成工程、より具体的にはゲート絶縁層形成工程Ｓ５が行われる。当該工程についても、前記（１）第１の実施形態にかかるトランジスタの製造方法と同じであるため、ここでの説明は省略する。 Second Insulating Layer (Gate Insulating Layer) Forming Step As shown in FIGS. 3 and 4 (i), in the method for manufacturing a transistor according to the second embodiment of the present disclosure, after the semiconductor forming step S7, A second insulating layer forming step, more specifically, a gate insulating layer forming step S5 is performed. Since this process is also the same as the method for manufacturing a transistor according to (1) the first embodiment, description thereof is omitted here.

・第１電極（ゲート電極）形成工程
図３および図４（ｊ）に示すように、本開示の第２の実施形態にかかるトランジスタの製造方法においては、前記ゲート絶縁層形成工程Ｓ５の後に第１電極形成工程、より具体的にはゲート電極形成工程Ｓ６が行われる。当該工程についても、前記（１）第１の実施形態にかかるトランジスタの製造方法と同じであるため、ここでの説明は省略する。 First Electrode (Gate Electrode) Formation Step As shown in FIGS. 3 and 4 (j), in the method for manufacturing a transistor according to the second embodiment of the present disclosure, the first step after the gate insulating layer formation step S5 is performed. One electrode forming step, more specifically, a gate electrode forming step S6 is performed. Since this process is also the same as the method for manufacturing a transistor according to (1) the first embodiment, description thereof is omitted here.

・第１絶縁層（パッシベーション層）形成工程
図３および図４（ｋ）に示すように、本開示の第２の実施形態にかかるトランジスタの製造方法においては、前記ゲート電極形成工程Ｓ６の後に第１絶縁層形成工程、より具体的にはパッシベーション層形成工程Ｓ１３が行われる。当該工程についても、前記（１）第１の実施形態にかかるトランジスタの製造方法と同じであるため、ここでの説明は省略する。 First Insulating Layer (Passivation Layer) Formation Step As shown in FIGS. 3 and 4 (k), in the method for manufacturing a transistor according to the second embodiment of the present disclosure, after the gate electrode formation step S6, One insulating layer forming step, more specifically, a passivation layer forming step S13 is performed. Since this process is also the same as the method for manufacturing a transistor according to (1) the first embodiment, description thereof is omitted here.

以上により、トランジスタが製造される。   Thus, a transistor is manufactured.

この製造方法によっても、仮基板１の表面に形成された剥離層２上に、最終製造物であるトランジスタに必要なソース電極６、ドレイン電極５、およびオーバーコート層１０を順次積層形成し、次いで、剥離層２との界面で剥離することで、転写用積層体を基板１１に転写しているので、転写後においては、オーバーコート層１０の表面に、段差なく、第２電極としてのソース電極６の第１層６ａ、および第３電極としてのドレイン電極５（ドレイン電極５が積層構造の場合にあっては、その第１層５ａ）を露出せしめることができる。また、当該露出したソース電極６は第１層６ａと第２層６ｂから構成される二層構造を呈しているので、半導体７と接続する第１層６ａによって半導体７への電荷注入性を向上せしめることができるとともに、第２層６ｂによって導電性を向上せしめることができる。   Also in this manufacturing method, the source electrode 6, the drain electrode 5, and the overcoat layer 10 necessary for the transistor as the final product are sequentially stacked on the release layer 2 formed on the surface of the temporary substrate 1, and then Since the transfer laminate is transferred to the substrate 11 by peeling at the interface with the release layer 2, the source electrode as the second electrode is formed on the surface of the overcoat layer 10 without any step after transfer. 6 and the drain electrode 5 as the third electrode (if the drain electrode 5 has a laminated structure, the first layer 5a) can be exposed. Further, since the exposed source electrode 6 has a two-layer structure composed of the first layer 6 a and the second layer 6 b, the charge injection property to the semiconductor 7 is improved by the first layer 6 a connected to the semiconductor 7. In addition, the second layer 6b can improve conductivity.

（トランジスタ）
次に、本開示の実施形態にかかるトランジスタについて図面を用いて説明する。 (Transistor)
Next, a transistor according to an embodiment of the present disclosure will be described with reference to the drawings.

図５は、本開示の実施形態にかかるトランジスタの断面図である。   FIG. 5 is a cross-sectional view of a transistor according to an embodiment of the present disclosure.

なお、図５においても、図１〜図４と同じ構成については同じ符号を付してある。   In FIG. 5 as well, the same components as those in FIGS. 1 to 4 are denoted by the same reference numerals.

図５に示すトランジスタは、図１および図２を用いて説明した本開示の第１の実施形態にかかるトランジスタの製造方法によって製造されたトランジスタであり、第１の面に位置する基板１１と、第２の面に位置する第１絶縁層３と、前記基板１１と前記第１絶縁層３との間に位置する、第１電極９、第２絶縁層８、半導体７、第２電極６、第３電極５、および第３絶縁層１０を含み、前記第２電極６は、第１層６ａと第２層６ｂを積層した積層構造を呈しており、前記第２電極６における第２層６ｂの仕事関数の値は、前記半導体７のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位よりも小さく、前記第２電極６における第１層６ａの仕事関数の値は、前記第２電極６における第２層６ｂの仕事関数よりも大きく、かつ、前記第２電極６における第１層６ａは前記半導体７と接しており、前記第２電極６における第２層６ｂは前記半導体７と接していないトランジスタ１２である。   The transistor shown in FIG. 5 is a transistor manufactured by the method for manufacturing a transistor according to the first embodiment of the present disclosure described with reference to FIGS. 1 and 2, and includes a substrate 11 located on the first surface, A first insulating layer 3 located on a second surface, and a first electrode 9, a second insulating layer 8, a semiconductor 7, a second electrode 6, located between the substrate 11 and the first insulating layer 3, The second electrode 6 includes a third electrode 5 and a third insulating layer 10, and the second electrode 6 has a stacked structure in which a first layer 6 a and a second layer 6 b are stacked, and the second layer 6 b in the second electrode 6. The work function value of the second electrode 6 is smaller than the HOMO (Highest Occupied Molecular Orbital) level of the semiconductor 7, and the work function value of the first layer 6 a in the second electrode 6 is the second electrode 6. 6 is larger than the work function of the second layer 6b of the second layer 6b and The first layer 6 a of the two electrodes 6 is in contact with the semiconductor 7, and the second layer 6 b of the second electrode 6 is the transistor 12 not in contact with the semiconductor 7.

本開示の実施形態にかかるトランジスタ１２の各構成については、前記（トランジスタの製造方法）と同じであり、ここでの説明は省略する。   Each configuration of the transistor 12 according to the embodiment of the present disclosure is the same as the above (method for manufacturing a transistor), and the description thereof is omitted here.

このようなトランジスタ１２によれば、ゲート絶縁層８の表面に、段差なく、第２電極としてのソース電極６の第１層６ａ、および第３電極としてのドレイン電極５（ドレイン電極５が積層構造の場合にあっては、その第１層５ａ）を露出せしめることができる。また、当該露出したソース電極６は第１層６ａと第２層６ｂから構成される二層構造を呈しているので、半導体７と接続する第１層６ａによって半導体７への電荷注入性を向上せしめることができるとともに、第２層６ｂによって導電性を向上せしめることができる。 According to such a transistor 12, the first layer 6a of the source electrode 6 as the second electrode and the drain electrode 5 as the third electrode (the drain electrode 5 is laminated structure) on the surface of the gate insulating layer 8 without a step. In this case, the first layer 5a) can be exposed. Further, since the exposed source electrode 6 has a two-layer structure composed of the first layer 6 a and the second layer 6 b, the charge injection property to the semiconductor 7 is improved by the first layer 6 a connected to the semiconductor 7. In addition, the second layer 6b can improve conductivity.

また、本開示の実施形態にかかるトランジスタにあっては、図５の構造に限定されることはなく、図４（ｋ）に示すされるトランジスタとすることも可能である。   Further, the transistor according to the embodiment of the present disclosure is not limited to the structure of FIG. 5, and can be the transistor shown in FIG.

１…仮基板
２…剥離層
３…パッシベーション層
５…ドレイン電極
６…ソース電極
７…半導体
８…ゲート絶縁層
９…ゲート電極
１０…オーバーコート層
１１…基板
１２…トランジスタ DESCRIPTION OF SYMBOLS 1 ... Temporary substrate 2 ... Release layer 3 ... Passivation layer 5 ... Drain electrode 6 ... Source electrode 7 ... Semiconductor 8 ... Gate insulating layer 9 ... Gate electrode 10 ... Overcoat layer 11 ... Substrate 12 ... Transistor

Claims (9)

第１の面に位置する基板と、
第２の面に位置する第１絶縁層と、
前記基板と前記第１絶縁層との間に位置する、第１電極、第２絶縁層、半導体、第２電極、第３電極、および第３絶縁層を含み、
前記第２電極は、第１層と第２層を積層した積層構造を呈しており、
前記第２電極における第２層の仕事関数の値は、前記半導体のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位よりも小さく、
前記第２電極における第１層の仕事関数の値は、前記第２電極における第２層の仕事関数よりも大きく、かつ、
前記第２電極における第１層は前記半導体と接しており、前記第２電極における第２層は前記半導体と接していない、トランジスタ。 A substrate located on the first surface;
A first insulating layer located on the second surface;
A first electrode, a second insulating layer, a semiconductor, a second electrode, a third electrode, and a third insulating layer located between the substrate and the first insulating layer;
The second electrode has a laminated structure in which a first layer and a second layer are laminated,
The value of the work function of the second layer in the second electrode is smaller than the HOMO (Highest Occupied Molecular Orbital) level of the semiconductor,
The value of the work function of the first layer in the second electrode is greater than the work function of the second layer in the second electrode; and
The first layer of the second electrode is in contact with the semiconductor, and the second layer of the second electrode is not in contact with the semiconductor. 前記第３電極は、第１層と第２層を積層した積層構造を呈しており、
前記第３電極における第２層の仕事関数の値は、前記半導体のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位よりも小さく、
前記第３電極における第１層の仕事関数の値は、前記第３電極における第２層の仕事関数よりも大きく、かつ、
前記第３電極における第１層は半導体と接しており、前記第２電極における第２層は前記半導体と接していない、請求項１に記載のトランジスタ。 The third electrode has a laminated structure in which a first layer and a second layer are laminated,
The work function value of the second layer of the third electrode is smaller than the HOMO (Highest Occupied Molecular Orbital) level of the semiconductor,
The work function value of the first layer in the third electrode is greater than the work function of the second layer in the third electrode, and
2. The transistor according to claim 1, wherein a first layer of the third electrode is in contact with a semiconductor, and a second layer of the second electrode is not in contact with the semiconductor. 前記第２電極および前記第３電極は、それぞれ、前記第２電極における第１層および前記第３電極における第１層のみが露出するように前記第２絶縁層に埋設されており、かつ当該露出した前記第２電極における第１層および前記第３電極における第１層それぞれの面と前記第２絶縁層の面とは同一平面に位置する、請求項２に記載のトランジスタ。   The second electrode and the third electrode are embedded in the second insulating layer so that only the first layer of the second electrode and the first layer of the third electrode are exposed, respectively, and the exposure 3. The transistor according to claim 2, wherein a surface of each of the first layer in the second electrode and the first layer in the third electrode and a surface of the second insulating layer are located on the same plane. 前記第２電極および前記第３電極は、それぞれ、前記第２電極における第１層および前記第３電極における第１層のみが露出するように前記第３絶縁層に埋設されており、かつ当該露出した前記第２電極における第１層および前記第３電極における第１層それぞれの面と前記第３絶縁層の面とは同一平面に位置する、請求項２に記載のトランジスタ。   The second electrode and the third electrode are embedded in the third insulating layer so that only the first layer of the second electrode and the first layer of the third electrode are exposed, respectively, and the exposure 3. The transistor according to claim 2, wherein a surface of each of the first layer in the second electrode and the first layer in the third electrode and a surface of the third insulating layer are located on the same plane. 前記第１絶縁層がパッシベーション層であり、
前記第２絶縁層がゲート絶縁層であり、
前記第３絶縁層がオーバーコート層であり、
前記第１電極がゲート電極であり、
前記第２電極がソース電極であり、
前記第３電極がドレイン電極である、請求項１〜４の何れか一項に記載のトランジスタ。 The first insulating layer is a passivation layer;
The second insulating layer is a gate insulating layer;
The third insulating layer is an overcoat layer;
The first electrode is a gate electrode;
The second electrode is a source electrode;
The transistor according to claim 1, wherein the third electrode is a drain electrode. 表面に剥離層が形成された仮基板を準備する、仮基板準備工程と、
前記剥離層上に、その仕事関数の値がこの後に形成される第２電極の第２層よりも大きい第２電極の第１層を形成する、第２電極の第１層形成工程と、
前記第２電極の第１層上に、その仕事関数がこの後に形成される半導体のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位よりも小さい第２電極の第２層を形成する、第２電極の第２層形成工程と、
前記剥離層上に第３電極を形成する、第３電極形成工程と、
前記剥離層、第２電極、および第３電極を覆うように第２絶縁層を形成する、第２絶縁層形成工程と、
前記第２絶縁層上に第１電極を形成する、第１電極形成工程と、
前記第２絶縁層および第１電極を覆うように第３絶縁層を形成する、第３絶縁層形成工程と、
を行うことで、転写用積層体を形成し、次いで、
基板を準備する、基板準備工程と、
前記基板と、前記転写用積層体における前記第３絶縁層とを接着する、接着工程と、
前記転写用積層体における前記剥離層と、前記第２電極、第３電極および第２絶縁層とを、その界面で分離する、転写工程と、
を行うことで、前記第２電極、第３電極および第２絶縁層を露出せしめ、次いで、
露出した前記第２電極および第３電極に接するように半導体を形成する、半導体形成工程と、
前記第２絶縁層、第２電極、第３電極および半導体を覆うように第１絶縁層を形成する、第１絶縁層形成工程と、を含む、トランジスタの製造方法。 Preparing a temporary substrate having a release layer formed on the surface, a temporary substrate preparation step;
Forming a first layer of a second electrode on the release layer, the first layer of the second electrode having a work function value larger than the second layer of the second electrode to be formed later;
On the first layer of the second electrode, a second layer of the second electrode having a work function smaller than a HOMO (Highest Occupied Molecular Orbital) level of a semiconductor to be formed later is formed. A second layer forming step of the second electrode;
Forming a third electrode on the release layer; a third electrode forming step;
A second insulating layer forming step of forming a second insulating layer so as to cover the release layer, the second electrode, and the third electrode;
Forming a first electrode on the second insulating layer; and a first electrode forming step;
Forming a third insulating layer so as to cover the second insulating layer and the first electrode; and a third insulating layer forming step;
To form a transfer laminate, and then
Preparing a substrate, a substrate preparation step;
Bonding the substrate and the third insulating layer in the transfer laminate;
A transfer step of separating the release layer in the transfer laminate from the second electrode, the third electrode, and the second insulating layer at an interface thereof;
To expose the second electrode, the third electrode, and the second insulating layer, and then
Forming a semiconductor so as to be in contact with the exposed second electrode and third electrode;
And a first insulating layer forming step of forming a first insulating layer so as to cover the second insulating layer, the second electrode, the third electrode, and the semiconductor. 表面に剥離層が形成された仮基板を準備する、仮基板準備工程と、
前記剥離層上に、その仕事関数の値がこの後に形成される第２電極の第２層よりも大きい第２電極の第１層を形成する、第２電極の第１層形成工程と、
前記第２電極の第１層上に、その仕事関数がこの後に形成される半導体のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位よりも小さい第２電極の第２層を形成する、第２電極の第２層形成工程と、
前記剥離層上に第３電極を形成する、第３電極形成工程と、
前記剥離層、第２電極および第３電極を覆うように第３絶縁層を積層する、第３絶縁層形成工程と、
を行うことで、転写用積層体を形成し、次いで、
基板を準備する、基板準備工程と、
前記基板と、前記転写用積層体における前記第３絶縁層とを接着する、接着工程と、
前記転写用積層体における前記剥離層と、前記第２電極、第３電極および第３絶縁層とを、その界面で分離する、転写工程と、
を行うことで、前記第２電極、第３電極および第３絶縁層を露出せしめ、次いで、
露出した前記第２電極および第３電極に接するように半導体を形成する、半導体形成工程と、
前記第２電極、第３電極、第３絶縁層層および半導体を覆うように第２絶縁層を形成する、第２絶縁層形成工程と、
前記第２絶縁層上に第１電極を形成する、第１電極形成工程と、
前記第２絶縁層および第１電極を覆うように第１絶縁層を形成する第１絶縁層形成工程と、を含む、トランジスタの製造方法。 Preparing a temporary substrate having a release layer formed on the surface, a temporary substrate preparation step;
Forming a first layer of a second electrode on the release layer, the first layer of the second electrode having a work function value larger than the second layer of the second electrode to be formed later;
On the first layer of the second electrode, a second layer of the second electrode having a work function smaller than a HOMO (Highest Occupied Molecular Orbital) level of a semiconductor to be formed later is formed. A second layer forming step of the second electrode;
Forming a third electrode on the release layer; a third electrode forming step;
A third insulating layer forming step of stacking a third insulating layer so as to cover the release layer, the second electrode, and the third electrode;
To form a transfer laminate, and then
Preparing a substrate, a substrate preparation step;
Bonding the substrate and the third insulating layer in the transfer laminate;
A transfer step of separating the release layer in the transfer laminate from the second electrode, the third electrode, and the third insulating layer at an interface thereof;
To expose the second electrode, the third electrode, and the third insulating layer, and then
Forming a semiconductor so as to be in contact with the exposed second electrode and third electrode;
Forming a second insulating layer so as to cover the second electrode, the third electrode, the third insulating layer, and the semiconductor;
Forming a first electrode on the second insulating layer; and a first electrode forming step;
And a first insulating layer forming step of forming a first insulating layer so as to cover the second insulating layer and the first electrode. 前記第３電極形成工程が、
前記剥離層上に、その仕事関数の値がこの後に形成される第３電極の第２層よりも大きい第３電極の第１層を形成する、第３電極の第１層形成工程と、
前記第３電極の第１層上に、その仕事関数がこの後に形成される半導体のＨＯＭＯ（Highest Occupied Molecular Orbital：最高被占軌道）準位よりも小さい第３電極の第２層を形成する、第３電極の第２層形成工程と、を含む、請求項６または７に記載のトランジスタの製造方法。 The third electrode forming step includes
Forming a first layer of a third electrode on the release layer, forming a first layer of a third electrode having a work function value larger than that of a second layer of the third electrode to be formed later;
On the first layer of the third electrode, a second layer of the third electrode having a work function smaller than a HOMO (Highest Occupied Molecular Orbital) level of a semiconductor to be formed later is formed. A method for manufacturing a transistor according to claim 6, comprising a second layer forming step of the third electrode. 前記第１絶縁層がパッシベーション層であり、
前記第２絶縁層がゲート絶縁層であり、
前記第３絶縁層がオーバーコート層であり、
前記第１電極がゲート電極であり、
前記第２電極がソース電極であり、
前記第３電極がドレイン電極である、請求項６〜８の何れか一項に記載のトランジスタの製造方法。 The first insulating layer is a passivation layer;
The second insulating layer is a gate insulating layer;
The third insulating layer is an overcoat layer;
The first electrode is a gate electrode;
The second electrode is a source electrode;
The method for manufacturing a transistor according to claim 6, wherein the third electrode is a drain electrode.
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