JP2018026518A - Semiconductor memory device - Google Patents

Semiconductor memory device Download PDF

Info

Publication number
JP2018026518A
JP2018026518A JP2017016330A JP2017016330A JP2018026518A JP 2018026518 A JP2018026518 A JP 2018026518A JP 2017016330 A JP2017016330 A JP 2017016330A JP 2017016330 A JP2017016330 A JP 2017016330A JP 2018026518 A JP2018026518 A JP 2018026518A
Authority
JP
Japan
Prior art keywords
memory device
semiconductor memory
contact
region
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017016330A
Other languages
Japanese (ja)
Inventor
哲章 内海
Tetsuaki Uchiumi
哲章 内海
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to TW106122186A priority Critical patent/TWI647816B/en
Priority to TW107134997A priority patent/TWI778143B/en
Priority to TW111131898A priority patent/TW202315055A/en
Priority to CN202110494881.7A priority patent/CN113241348B/en
Priority to CN201710541259.0A priority patent/CN107731826B/en
Priority to US15/646,780 priority patent/US10276585B2/en
Publication of JP2018026518A publication Critical patent/JP2018026518A/en
Priority to US16/397,052 priority patent/US10672782B2/en
Priority to US16/857,647 priority patent/US11081492B2/en
Priority to US17/376,856 priority patent/US11903210B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor memory device in which a layout of wiring is easy.SOLUTION: A semiconductor memory device includes: a semiconductor substrate; a plurality of transistors being formed on an upper surface of the semiconductor substrate and arranged in a first direction, a minimum period of arrangement of the transistors being a first period; a laminate being provided on the semiconductor substrate and including a plurality of electrode films; a first contact having a lower end connected to one of the electrode films; and a second contact passing through the laminate and having a lower end connected to one of a source/drain of one of the transistors. A configuration of a first portion of the laminate is a step-wise form having terraces, each of the terraces being formed for each of the electrode films. A first region and a second region are set in the first direction in the first portion. A length in the first direction of the terrace disposed in the second region is longer than the first period. A length in the first direction of the terrace disposed in the first region is shorter than the first period.SELECTED DRAWING: Figure 2

Description

実施形態は、半導体記憶装置に関する。   Embodiments described herein relate generally to a semiconductor memory device.

近年、メモリセルを３次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体ピラーが設けられている。これにより、電極膜と半導体ピラーの交差部分毎にメモリセルトランジスタが形成される。一方、積層体の周辺には電極膜に電位を供給するか否かを切り替えるトランジスタが設けられている。積層体の端部は階段状に加工されており、各電極膜にコンタクトが接続され、このコンタクトが上層配線を介してトランジスタに接続されている。このような半導体記憶装置においては、電極膜の積層数が増加すると、上層配線の本数が増え、レイアウトの作成が困難になる。   In recent years, a stacked semiconductor memory device in which memory cells are three-dimensionally integrated has been proposed. In such a stacked semiconductor memory device, a stacked body in which electrode films and insulating films are alternately stacked on a semiconductor substrate is provided, and a semiconductor pillar that penetrates the stacked body is provided. Thereby, a memory cell transistor is formed at each intersection of the electrode film and the semiconductor pillar. On the other hand, a transistor for switching whether to supply a potential to the electrode film is provided around the stacked body. The ends of the stacked body are processed stepwise, and contacts are connected to the respective electrode films, and the contacts are connected to the transistors through upper layer wirings. In such a semiconductor memory device, when the number of stacked electrode films increases, the number of upper layer wirings increases, making it difficult to create a layout.

特開２００７−２６６１４３号公報JP 2007-266143 A 特開２０１４−５３６０５号公報JP 2014-53605 A

実施形態の目的は、配線のレイアウトが容易な半導体記憶装置を提供することである。   An object of the embodiment is to provide a semiconductor memory device with easy wiring layout.

実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上面に形成され、前記上面に平行な第１方向に沿って配列され、前記配列の最小周期が第１周期である複数のトランジスタと、前記半導体基板上に設けられた積層体と、第１コンタクトと、第２コンタクトと、前記第１コンタクトと前記第２コンタクトとの間に接続された第１配線と、を備える。前記積層体は、上下方向に沿って相互に離隔して積層された複数枚の電極膜と、前記トランジスタの直上域を除く領域において前記複数枚の電極膜を貫く半導体部材と、前記半導体部材と前記複数枚の電極膜の１枚との間に設けられた電荷蓄積部材と、を有する。前記積層体における前記トランジスタの直上域に配置された第１部分の形状は、前記電極膜毎にテラスが形成された階段状である。前記第１部分には、前記第１方向に沿って２つの第１領域及び前記２つの第１領域間に配置された第２領域が設定されている。各前記第１領域には、複数の前記テラスが配置されている。前記第２領域には、１つの前記テラスが配置されている。前記第２領域に配置された前記テラスの前記第１方向における長さは、前記第１周期よりも長い。前記第１領域に配置された前記テラスの前記第１方向における長さは、前記第１周期よりも短い。前記第１コンタクトの下端は前記複数枚の電極膜の１枚に前記テラスにおいて接続されている。前記第２コンタクトは、前記積層体を貫き、下端が前記トランジスタのソース・ドレインの一方に接続されている。   A semiconductor memory device according to an embodiment includes a semiconductor substrate and a plurality of transistors formed on an upper surface of the semiconductor substrate and arranged along a first direction parallel to the upper surface, wherein the minimum period of the arrangement is a first period And a stacked body provided on the semiconductor substrate, a first contact, a second contact, and a first wiring connected between the first contact and the second contact. The stacked body includes a plurality of electrode films stacked apart from each other along a vertical direction, a semiconductor member that penetrates the plurality of electrode films in a region excluding a region directly above the transistor, and the semiconductor member. A charge storage member provided between one of the plurality of electrode films. The shape of the 1st part arrange | positioned in the area | region right above the said transistor in the said laminated body is the step shape in which the terrace was formed for every said electrode film. In the first portion, two first regions and a second region disposed between the two first regions are set along the first direction. A plurality of the terraces are arranged in each of the first regions. One terrace is arranged in the second region. The length of the terrace arranged in the second region in the first direction is longer than the first period. The length of the terrace disposed in the first region in the first direction is shorter than the first period. The lower end of the first contact is connected to one of the plurality of electrode films on the terrace. The second contact passes through the stacked body and has a lower end connected to one of a source and a drain of the transistor.

第１の実施形態に係る半導体記憶装置を示す断面図である。1 is a cross-sectional view showing a semiconductor memory device according to a first embodiment. 第１の実施形態に係る半導体記憶装置の配線部を示す平面図である。1 is a plan view showing a wiring portion of a semiconductor memory device according to a first embodiment. 第１の実施形態に係る半導体記憶装置の基板面を示す平面図である。1 is a plan view showing a substrate surface of a semiconductor memory device according to a first embodiment. 図１の領域Ａを示す一部拡大断面図である。It is a partially expanded sectional view which shows the area | region A of FIG. 第２の実施形態に係る半導体記憶装置を示す平面図である。It is a top view which shows the semiconductor memory device which concerns on 2nd Embodiment. 図５に示すＢ−Ｂ’線による断面図である。FIG. 6 is a cross-sectional view taken along line B-B ′ shown in FIG. 5. 図５に示すＣ−Ｃ’線による断面図である。It is sectional drawing by the C-C 'line | wire shown in FIG. 図６の領域Ｄを示す一部拡大断面図である。It is a partially expanded sectional view which shows the area | region D of FIG. 第３の実施形態に係る半導体記憶装置を示す平面図である。It is a top view which shows the semiconductor memory device which concerns on 3rd Embodiment. 図９に示すＥ−Ｅ’線による断面図である。FIG. 10 is a cross-sectional view taken along line E-E ′ shown in FIG. 9. 図９に示すＦ−Ｆ’線による断面図である。FIG. 10 is a sectional view taken along line F-F ′ shown in FIG. 9. 第４の実施形態に係る半導体記憶装置を示す平面図である。It is a top view which shows the semiconductor memory device which concerns on 4th Embodiment. 第５の実施形態に係る半導体記憶装置の積層体を示す平面図である。It is a top view which shows the laminated body of the semiconductor memory device which concerns on 5th Embodiment. 第５の実施形態に係る半導体記憶装置の半導体基板を示す平面図である。It is a top view which shows the semiconductor substrate of the semiconductor memory device concerning 5th Embodiment. 第５の実施形態に係る半導体記憶装置を示す断面図である。It is sectional drawing which shows the semiconductor memory device which concerns on 5th Embodiment. 第６の実施形態に係る半導体記憶装置の積層体を示す平面図である。It is a top view which shows the laminated body of the semiconductor memory device which concerns on 6th Embodiment. 第６の実施形態に係る半導体記憶装置の半導体基板を示す平面図である。It is a top view which shows the semiconductor substrate of the semiconductor memory device concerning 6th Embodiment. 第６の実施形態に係る半導体記憶装置を示す断面図である。It is sectional drawing which shows the semiconductor memory device which concerns on 6th Embodiment. 第７の実施形態に係る半導体記憶装置の積層体を示す平面図である。It is a top view which shows the laminated body of the semiconductor memory device which concerns on 7th Embodiment. 第７の実施形態に係る半導体記憶装置の半導体基板を示す平面図である。It is a top view which shows the semiconductor substrate of the semiconductor memory device concerning 7th Embodiment. 第７の実施形態に係る半導体記憶装置を示す断面図である。It is sectional drawing which shows the semiconductor memory device which concerns on 7th Embodiment. 第８の実施形態に係る半導体記憶装置の積層体を示す平面図である。It is a top view which shows the laminated body of the semiconductor memory device which concerns on 8th Embodiment. 第８の実施形態に係る半導体記憶装置の半導体基板を示す平面図である。It is a top view which shows the semiconductor substrate of the semiconductor memory device concerning 8th Embodiment. 第８の実施形態に係る半導体記憶装置を示す断面図である。It is sectional drawing which shows the semiconductor memory device which concerns on 8th Embodiment. 第９の実施形態に係る半導体記憶装置におけるトランジスタが形成されたチップを示す平面図である。It is a top view which shows the chip | tip in which the transistor in the semiconductor memory device concerning 9th Embodiment was formed. 第９の実施形態に係る半導体記憶装置における積層体が形成されたチップを示す平面図である。It is a top view which shows the chip | tip in which the laminated body in the semiconductor memory device which concerns on 9th Embodiment was formed. 第９の実施形態に係る半導体記憶装置を示す断面図である。It is sectional drawing which shows the semiconductor memory device which concerns on 9th Embodiment. 第９の実施形態の第１の変形例に係る半導体記憶装置におけるトランジスタが形成されたチップを示す平面図である。It is a top view which shows the chip | tip in which the transistor in the semiconductor memory device which concerns on the 1st modification of 9th Embodiment was formed. 第９の実施形態の第１の変形例に係る半導体記憶装置における積層体が形成されたチップを示す平面図である。It is a top view which shows the chip | tip in which the laminated body in the semiconductor memory device which concerns on the 1st modification of 9th Embodiment was formed. 第９の実施形態の第１の変形例に係る半導体記憶装置を示す断面図である。It is sectional drawing which shows the semiconductor memory device which concerns on the 1st modification of 9th Embodiment. 第９の実施形態の第２の変形例に係る半導体記憶装置におけるトランジスタが形成されたチップを示す平面図である。It is a top view which shows the chip | tip in which the transistor in the semiconductor memory device concerning the 2nd modification of 9th Embodiment was formed. 第９の実施形態の第２の変形例に係る半導体記憶装置における積層体が形成されたチップを示す平面図である。It is a top view which shows the chip | tip in which the laminated body in the semiconductor memory device which concerns on the 2nd modification of 9th Embodiment was formed. 第９の実施形態の第２の変形例に係る半導体記憶装置を示す断面図である。It is sectional drawing which shows the semiconductor memory device which concerns on the 2nd modification of 9th Embodiment.

（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す断面図である。
図２は、本実施形態に係る半導体記憶装置の配線部を示す平面図である。
図３は、本実施形態に係る半導体記憶装置の基板面を示す平面図である。
図４は、図１の領域Ａを示す一部拡大断面図である。
本実施形態に係る半導体記憶装置は、例えば不揮発性半導体記憶装置であり、例えば、積層型のＮＡＮＤフラッシュメモリである。 (First embodiment)
First, the first embodiment will be described.
FIG. 1 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
FIG. 2 is a plan view showing a wiring portion of the semiconductor memory device according to the present embodiment.
FIG. 3 is a plan view showing a substrate surface of the semiconductor memory device according to the present embodiment.
4 is a partially enlarged cross-sectional view showing a region A in FIG.
The semiconductor memory device according to the present embodiment is, for example, a nonvolatile semiconductor memory device, for example, a stacked NAND flash memory.

図１〜図３に示すように、本実施形態に係る半導体記憶装置１においては、半導体基板１０が設けられている。以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。半導体基板１０の上面１０ａに対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、半導体基板１０の上面に対して垂直な方向を「Ｚ方向」とする。また、Ｚ方向のうち、半導体基板１０から後述する積層体３０に向かう方向を「上」といい、その反対方向を「下」というが、この表記は便宜上のものであり、重力の方向とは無関係である。   As shown in FIGS. 1 to 3, in the semiconductor memory device 1 according to the present embodiment, a semiconductor substrate 10 is provided. Hereinafter, in this specification, for convenience of explanation, an XYZ orthogonal coordinate system is adopted. Two directions parallel to and orthogonal to the upper surface 10a of the semiconductor substrate 10 are defined as “X direction” and “Y direction”, and a direction perpendicular to the upper surface of the semiconductor substrate 10 is defined as “Z direction”. . Further, in the Z direction, a direction from the semiconductor substrate 10 toward the stacked body 30 described later is referred to as “up” and the opposite direction is referred to as “down”, but this notation is for convenience, and the direction of gravity is Unrelated.

半導体基板１０は、例えば、シリコンの単結晶により形成されている。半導体基板１０の上層部分の一部には、例えばｐ形のウェル２１が形成されている。ウェル２１の上層部分の一部には、ＳＴＩ（Shallow Trench Isolation）２６が格子状に設けられており、ウェル２１の上層部分を複数のボディ領域２１ａに区画している。ボディ領域２１ａは、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。各ボディ領域２１ａの上面、すなわち、半導体基板１０の上面１０ａのうちＳＴＩ２６によって囲まれた領域には、電界効果型のトランジスタ２０が設けられている。各ボディ領域２１ａのＹ方向両端部の上部には、ｎ形の拡散領域２２及び２３が相互に離隔して形成されている。拡散領域２２及び２３はトランジスタ２０のソース・ドレイン領域である。また、ウェル２１上にはゲート絶縁膜２４が設けられており、ゲート絶縁膜２４上にはゲート電極２５が設けられている。   The semiconductor substrate 10 is formed of, for example, a silicon single crystal. For example, a p-type well 21 is formed in a part of the upper layer portion of the semiconductor substrate 10. STI (Shallow Trench Isolation) 26 is provided in a lattice pattern in a part of the upper layer portion of the well 21, and the upper layer portion of the well 21 is partitioned into a plurality of body regions 21 a. The body regions 21a are arranged in a matrix along the X direction and the Y direction. A field effect transistor 20 is provided on the upper surface of each body region 21 a, that is, on the region surrounded by the STI 26 in the upper surface 10 a of the semiconductor substrate 10. N-type diffusion regions 22 and 23 are formed apart from each other at the upper part of both ends in the Y direction of each body region 21a. The diffusion regions 22 and 23 are source / drain regions of the transistor 20. A gate insulating film 24 is provided on the well 21, and a gate electrode 25 is provided on the gate insulating film 24.

Ｘ方向におけるトランジスタ２０の配列周期は略一定である。より詳細には、半導体基板１０の上面１０ａにおける所定の領域内に複数個のトランジスタ２０が設けられており、この領域内においては、Ｘ方向におけるトランジスタ２０の配列周期は一定である。本明細書では、この配列周期を「最小配列周期」という。本実施形態においては、この領域は１つのみ示されているが、後述する第９の実施形態のように、複数設けられている場合もある。この場合、隣り合う領域間の距離は、最小配列周期によって決定されるトランジスタ２０間の間隔よりも大きい。   The arrangement period of the transistors 20 in the X direction is substantially constant. More specifically, a plurality of transistors 20 are provided in a predetermined region on the upper surface 10a of the semiconductor substrate 10, and the arrangement period of the transistors 20 in the X direction is constant in this region. In this specification, this arrangement period is referred to as “minimum arrangement period”. In the present embodiment, only one region is shown, but a plurality of regions may be provided as in a ninth embodiment to be described later. In this case, the distance between adjacent regions is larger than the distance between the transistors 20 determined by the minimum arrangement period.

半導体基板１０上であってトランジスタ２０上には、下から上に向かって、コンタクト２７、下層配線２８及びソース線２９が設けられている。なお、下層配線２８は複数層設けられており、ヴィアコンタクトを介して相互に接続されていてもよい。コンタクト２７の下端は拡散領域２２に接続されており、上端は下層配線２８に接続されている。ソース線２９は下層配線２８上に設けられており、その形状はＸＹ平面に沿って拡がる板状である。   On the semiconductor substrate 10 and on the transistor 20, a contact 27, a lower layer wiring 28, and a source line 29 are provided from the bottom to the top. The lower layer wiring 28 is provided in a plurality of layers and may be connected to each other through via contacts. The lower end of the contact 27 is connected to the diffusion region 22, and the upper end is connected to the lower layer wiring 28. The source line 29 is provided on the lower layer wiring 28, and the shape thereof is a plate shape extending along the XY plane.

ソース線２９上には、積層体３０が設けられている。積層体３０においては、絶縁膜３１及び電極膜３２がＺ方向に沿って交互に積層されている。絶縁膜３１は例えばシリコン酸化物（ＳｉＯ）等の絶縁性材料により形成されており、電極膜３２は、例えばタングステン（Ｗ）又は不純物が導入されたポリシリコン（Ｓｉ）等の導電性材料により形成されている。トランジスタ２０は、電極膜３２を駆動するためのトランジスタである。半導体記憶装置１には、トランジスタ２０の他に、例えば、周辺回路（図示せず）を構成するトランジスタが設けられていてもよい。   A stacked body 30 is provided on the source line 29. In the stacked body 30, the insulating films 31 and the electrode films 32 are alternately stacked along the Z direction. The insulating film 31 is formed of an insulating material such as silicon oxide (SiO), and the electrode film 32 is formed of a conductive material such as tungsten (W) or polysilicon (Si) doped with impurities. Has been. The transistor 20 is a transistor for driving the electrode film 32. In addition to the transistor 20, the semiconductor memory device 1 may be provided with, for example, a transistor that forms a peripheral circuit (not shown).

図２に示すように、電極膜３２はＹ方向に沿って配列された複数の帯状部分に分割されている。各帯状部分はＸ方向に延びている。本実施形態においては、最下層の電極膜３２の帯状部分はソース側選択ゲートＳＧＳとして機能し、最上層の電極膜３２の帯状部分はドレイン側選択ゲートＳＧＤとして機能し、それ以外の電極膜３２の帯状部分はワード線ＷＬとして機能する。なお、最下層から複数層の電極膜３２の帯状部分がソース側選択ゲートＳＧＳとして機能してもよく、最上層から複数層の電極膜３２の帯状部分がドレイン側選択ゲートＳＧＤとして機能してもよい。Ｙ方向におけるドレイン側選択ゲートＳＧＤの配列周期は、ソース側選択ゲートＳＧＳ及びワード線ＷＬの配列周期の半分である。すなわち、１本のワード線ＷＬの直上域には、２本のドレイン側選択ゲートＳＧＤが配置されている。なお、１本のワード線ＷＬの直下域に、１本又は３本以上のドレイン側選択ゲートＳＧＤが配置されていてもよい。   As shown in FIG. 2, the electrode film 32 is divided into a plurality of strip portions arranged along the Y direction. Each strip portion extends in the X direction. In the present embodiment, the strip portion of the lowermost electrode film 32 functions as the source side select gate SGS, the strip portion of the uppermost electrode film 32 functions as the drain side select gate SGD, and the other electrode films 32. The band-like portion functions as the word line WL. It should be noted that the band-shaped portions of the plurality of electrode films 32 from the bottom layer may function as the source-side selection gate SGS, and the band-shaped portions of the plurality of electrode films 32 from the top layer may function as the drain-side selection gate SGD. Good. The arrangement period of the drain side selection gates SGD in the Y direction is half of the arrangement period of the source side selection gates SGS and the word lines WL. That is, two drain-side selection gates SGD are arranged immediately above one word line WL. Note that one or three or more drain-side selection gates SGD may be arranged immediately below one word line WL.

積層体３０のＸ方向の端部３０ａの形状は、電極膜３２毎にテラスが形成された階段状である。テラスは、電極膜３２のＸ方向の端部の上面である。テラスの直上域には、それより上層の電極膜３２は配置されていない。端部３０ａは、トランジスタ２０の直上域に配置されている。一方、積層体３０におけるＸ方向の中央部３０ｂは、トランジスタ２０の直上域には配置されていない。   The shape of the end portion 30 a in the X direction of the stacked body 30 is a step shape in which a terrace is formed for each electrode film 32. The terrace is the upper surface of the end portion of the electrode film 32 in the X direction. In the region directly above the terrace, the upper electrode film 32 is not arranged. The end 30 a is disposed in the region directly above the transistor 20. On the other hand, the central portion 30 b in the X direction in the stacked body 30 is not disposed in the region immediately above the transistor 20.

端部３０ａの上面は、積層体３０におけるＸ方向中央部３０ｂから端部３０ａに向かう方向に沿って、途中で上ることなく段階的に下っている。但し、その下り方は周期的ではない。具体的には、端部３０ａにおいて、Ｘ方向に沿って領域Ｒ１及び領域Ｒ２が交互に配置されている。領域Ｒ１においては、幅が狭い複数のテラス３３ａがＸ方向に沿って配列されている。一方、領域Ｒ２においては、幅が広い１つのテラス３３ｂが配置されている。Ｘ方向におけるテラス３３ｂの長さＬ２は、テラス３３ａの長さＬ１よりも長い。また、Ｘ方向において、テラス３３ａの長さＬ１はトランジスタ２０の最小配列周期Ｐよりも短く、テラス３３ｂの長さＬ２はトランジスタ２０の最小配列周期Ｐよりも長い。すなわち、Ｌ１＜Ｐ＜Ｌ２である。   The upper surface of the end portion 30a falls stepwise without going up along the direction from the X-direction central portion 30b to the end portion 30a in the stacked body 30. However, the way down is not periodic. Specifically, in the end portion 30a, the regions R1 and the regions R2 are alternately arranged along the X direction. In the region R1, a plurality of terraces 33a having a narrow width are arranged along the X direction. On the other hand, one wide terrace 33b is arranged in the region R2. The length L2 of the terrace 33b in the X direction is longer than the length L1 of the terrace 33a. In the X direction, the length L1 of the terrace 33a is shorter than the minimum arrangement period P of the transistors 20, and the length L2 of the terrace 33b is longer than the minimum arrangement period P of the transistors 20. That is, L1 <P <L2.

半導体基板１０上には、積層体３０を覆うように、層間絶縁膜４０が設けられている。層間絶縁膜４０内には、複数本のコンタクト４１及び複数本のコンタクト４２が設けられている。各コンタクト４１の上端と各コンタクト４２の上端との間には、上層ワード線４３が接続されている。上層ワード線４３は、層間絶縁膜４０内における積層体３０よりも上方に配置されている。   On the semiconductor substrate 10, an interlayer insulating film 40 is provided so as to cover the stacked body 30. A plurality of contacts 41 and a plurality of contacts 42 are provided in the interlayer insulating film 40. An upper layer word line 43 is connected between the upper end of each contact 41 and the upper end of each contact 42. The upper word line 43 is disposed above the stacked body 30 in the interlayer insulating film 40.

コンタクト４１はＺ方向に延び、コンタクト４１の下端はテラス３３ａ又はテラス３３ｂにおいて、電極膜３２に接続されている。従って、電極膜３２のうち、テラス３３ａが領域Ｒ１内にある電極膜３２は、領域Ｒ１内にあるコンタクト４１に接続されている。一方、テラス３３ｂが領域Ｒ２内にある電極膜３２は、領域Ｒ２内にあるコンタクト４１に接続されている。このため、コンタクト４１は、領域Ｒ１及び領域Ｒ２の双方に配置されている。   The contact 41 extends in the Z direction, and the lower end of the contact 41 is connected to the electrode film 32 at the terrace 33a or the terrace 33b. Therefore, among the electrode films 32, the electrode film 32 having the terrace 33a in the region R1 is connected to the contact 41 in the region R1. On the other hand, the electrode film 32 having the terrace 33b in the region R2 is connected to the contact 41 in the region R2. For this reason, the contact 41 is disposed in both the region R1 and the region R2.

コンタクト４２は領域Ｒ２内に配置されている。コンタクト４２はＺ方向に延び、積層体３０の端部３０ａ及びソース線２９を貫通している。コンタクト４２の下端は下層配線２８に接続されている。コンタクト４２の周囲には絶縁膜４４が設けられている。コンタクト４２は絶縁膜４４によって電極膜３２及びソース線２９から絶縁されている。   The contact 42 is disposed in the region R2. The contact 42 extends in the Z direction and penetrates the end 30 a of the stacked body 30 and the source line 29. The lower end of the contact 42 is connected to the lower layer wiring 28. An insulating film 44 is provided around the contact 42. The contact 42 is insulated from the electrode film 32 and the source line 29 by the insulating film 44.

このようにして、各電極膜３２は、コンタクト４１、上層ワード線４３、コンタクト４２、下層配線２８及びコンタクト２７を介して、トランジスタ２０の拡散領域２２に接続されている。また、テラス３３ａが領域Ｒ１内にある電極膜３２は、領域Ｒ１内のコンタクト４１及び領域Ｒ２内のコンタクト４２を介して拡散領域２２に接続されている。テラス３３ｂが領域Ｒ２内にある電極膜３２は、領域Ｒ２内のコンタクト４１及び領域Ｒ２内のコンタクト４２を介して拡散領域２２に接続されている。   In this way, each electrode film 32 is connected to the diffusion region 22 of the transistor 20 via the contact 41, the upper word line 43, the contact 42, the lower layer wiring 28 and the contact 27. The electrode film 32 having the terrace 33a in the region R1 is connected to the diffusion region 22 via the contact 41 in the region R1 and the contact 42 in the region R2. The electrode film 32 having the terrace 33b in the region R2 is connected to the diffusion region 22 via a contact 41 in the region R2 and a contact 42 in the region R2.

一方、積層体３０の中央部３０ｂ内には、Ｚ方向に延びるシリコンピラー５０が設けられている。シリコンピラー５０は、例えばポリシリコンからなり、その形状は下端が閉塞した円筒形である。シリコンピラー５０の下端はソース線２９に接続されている。シリコンピラー５０の上端は、ヴィアコンタクト４６を介してビット線４７に接続されている。ビット線４７は積層体３０の中央部３０ｂ上に配置され、Ｙ方向に延びている。   On the other hand, a silicon pillar 50 extending in the Z direction is provided in the central portion 30 b of the stacked body 30. The silicon pillar 50 is made of, for example, polysilicon, and has a cylindrical shape with a lower end closed. The lower end of the silicon pillar 50 is connected to the source line 29. The upper end of the silicon pillar 50 is connected to the bit line 47 via the via contact 46. The bit line 47 is disposed on the central portion 30b of the stacked body 30 and extends in the Y direction.

図４に示すように、シリコンピラー５０内には、例えばシリコン酸化物からなるコア部材５１が設けられている。なお、コア部材５１は設けられていなくてもよい。シリコンピラー５０の側面上には、トンネル絶縁膜５２が設けられている。トンネル絶縁膜５２は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜５２は、例えば、単層のシリコン層、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜により構成されている。   As shown in FIG. 4, a core member 51 made of, for example, silicon oxide is provided in the silicon pillar 50. The core member 51 may not be provided. A tunnel insulating film 52 is provided on the side surface of the silicon pillar 50. Although the tunnel insulating film 52 is normally insulative, it is a film that allows a tunnel current to flow when a predetermined voltage within the drive voltage range of the semiconductor memory device 1 is applied. The tunnel insulating film 52 is constituted by, for example, a single silicon layer or an ONO film in which a silicon oxide layer, a silicon nitride layer, and a silicon oxide layer are stacked in this order.

トンネル絶縁膜５２の表面上には、電荷蓄積膜５３が設けられている。電荷蓄積膜５３は電荷を蓄積する能力がある膜であり、例えば、電子のトラップサイトを持つ材料によって形成されており、例えば、シリコン窒化物（ＳｉＮ）により形成されている。   A charge storage film 53 is provided on the surface of the tunnel insulating film 52. The charge storage film 53 is a film capable of storing charges, and is formed of, for example, a material having an electron trap site, for example, silicon nitride (SiN).

電荷蓄積膜５３の表面上には、ブロック絶縁膜５４が設けられている。ブロック絶縁膜５４は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜５４は、例えば、電荷蓄積膜５３側からシリコン酸化層及びアルミニウム酸化層が積層された二層膜である。   A block insulating film 54 is provided on the surface of the charge storage film 53. The block insulating film 54 is a film that does not substantially pass current even when a voltage is applied within the range of the driving voltage of the semiconductor memory device 1. The block insulating film 54 is, for example, a two-layer film in which a silicon oxide layer and an aluminum oxide layer are stacked from the charge storage film 53 side.

トンネル絶縁膜５２、電荷蓄積膜５３及びブロック絶縁膜５４により、データを記憶可能なメモリ膜５５が構成されている。従って、メモリ膜５５は、シリコンピラー５０と電極膜３２との間に配置されている。   The tunnel insulating film 52, the charge storage film 53, and the block insulating film 54 constitute a memory film 55 that can store data. Therefore, the memory film 55 is disposed between the silicon pillar 50 and the electrode film 32.

これにより、シリコンピラー５０とワード線ＷＬとの交差部分毎に、メモリ膜５５を介して、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造のメモリセルトランジスタＭＣが構成される。シリコンピラー５０は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されており、ワード線ＷＬはＺ方向に沿って配列されているため、メモリセルトランジスタＭＣは、三次元マトリクス状に配列される。これにより、ビット線４７とソース線２９との間に、複数のメモリセルトランジスタＭＣが直列に接続されたＮＡＮＤストリングが形成されている。そして、各トランジスタ２０のオン／オフを切り替えることにより、ワード線ＷＬ等に選択的に電位を印加して、任意のメモリセルトランジスタＭＣを選択することができる。   Thus, a memory cell transistor MC having a MONOS (Metal-Oxide-Nitride-Oxide-Silicon) structure is formed via the memory film 55 at each intersection between the silicon pillar 50 and the word line WL. Since the silicon pillars 50 are arranged in a matrix along the X direction and the Y direction, and the word lines WL are arranged along the Z direction, the memory cell transistors MC are arranged in a three-dimensional matrix. . Thereby, a NAND string in which a plurality of memory cell transistors MC are connected in series is formed between the bit line 47 and the source line 29. Then, by switching on / off of each transistor 20, a potential can be selectively applied to the word line WL or the like to select any memory cell transistor MC.

次に、本実施形態の効果について説明する。
本実施形態に係る半導体記憶装置１においては、ワード線ＷＬ等を選択するトランジスタ２０を、半導体基板１０と積層体３０との間に配置している。これにより、トランジスタ２０を積層体３０の周囲に配置する場合と比較して、チップ面積を低減することができる。この結果、半導体記憶装置１の集積度を高め、コストを低減することができる。 Next, the effect of this embodiment will be described.
In the semiconductor memory device 1 according to the present embodiment, the transistor 20 that selects the word line WL or the like is disposed between the semiconductor substrate 10 and the stacked body 30. Thereby, compared with the case where the transistor 20 is arrange | positioned around the laminated body 30, a chip area can be reduced. As a result, the degree of integration of the semiconductor memory device 1 can be increased and the cost can be reduced.

また、本実施形態においては、積層体３０のＸ方向端部３０ａにおいて、トランジスタ２０の最小配列周期Ｐよりも狭いテラス３３ａが形成された領域Ｒ１と、最小配列周期Ｐよりも広いテラス３３ｂが形成された領域Ｒ２とが、交互に配列されている。これにより、トランジスタ２０の最小配列周期Ｐと、テラス３３ａ及び３３ｂの平均的な配列周期が略一致して、各電極膜３２と各トランジスタ２０との接続が容易になる。そして、領域Ｒ１に配置されたコンタクト４１を、上層ワード線４３によって領域Ｒ２まで引き出し、領域Ｒ２に配置され積層体３０を貫通するコンタクト４２を介して、拡散領域２２に接続している。これにより、領域Ｒ２を有効に活用してコンタクト４２の配置密度を低くすることができる。この結果、コンタクト４１、コンタクト４２及び上層ワード線４３のレイアウトが容易になる。   In the present embodiment, the region R1 in which the terrace 33a narrower than the minimum arrangement period P of the transistors 20 and the terrace 33b wider than the minimum arrangement period P are formed at the end 30a in the X direction of the stacked body 30. The regions R2 thus formed are arranged alternately. Thereby, the minimum arrangement period P of the transistors 20 and the average arrangement period of the terraces 33a and 33b substantially coincide with each other, and the connection between each electrode film 32 and each transistor 20 is facilitated. The contact 41 arranged in the region R1 is led out to the region R2 by the upper word line 43, and is connected to the diffusion region 22 via the contact 42 arranged in the region R2 and penetrating the stacked body 30. Thereby, the arrangement density of the contacts 42 can be lowered by effectively utilizing the region R2. As a result, the layout of the contact 41, the contact 42, and the upper layer word line 43 is facilitated.

なお、複数のトランジスタ２０を配置するために必要な領域のＸ方向の長さは、端部３０ａのＸ方向の長さよりも長いため、領域Ｒ２を設けても、半導体記憶装置１が大型化することはない。   Since the length in the X direction of the region necessary for arranging the plurality of transistors 20 is longer than the length in the X direction of the end portion 30a, the semiconductor memory device 1 is enlarged even if the region R2 is provided. There is nothing.

更に、積層体３０の端部３０ａを階段状に加工する際には、半導体基板１０上の全面に積層体３０を形成し、その上にレジスト膜を形成し、その後、このレジスト膜をマスクとしたエッチングとこのレジスト膜のスリミングを交互に行うことにより、電極膜３２を１層ずつ部分的に除去して、テラスを形成する。この場合、レジスト膜の１回のスリミング量が大きいほど、テラスの幅は広くなるが、レジスト膜の初期高さを高くする必要が生じ、加工が困難になる。   Further, when processing the end 30a of the stacked body 30 in a stepped manner, the stacked body 30 is formed on the entire surface of the semiconductor substrate 10, a resist film is formed thereon, and then this resist film is used as a mask. By alternately performing the etching and the slimming of the resist film, the electrode film 32 is partially removed layer by layer to form a terrace. In this case, the larger the slimming amount of the resist film is, the wider the terrace is. However, it is necessary to increase the initial height of the resist film, and the processing becomes difficult.

そこで、本実施形態においては、レジスト膜の形成、スリミング及びエッチングの複数回の繰り返し、並びに、レジスト膜の除去を含む単位プロセスを、複数回実施する。これにより、１回の単位プロセス又は連続して実施される複数回の単位プロセスにより、１つの領域Ｒ１において複数のテラス３３ａが形成される。そして、ある領域Ｒ１を形成するための１回又は複数回の単位プロセスにおける最終加工端と、次の領域Ｒ１を形成するための１回又は複数回の単位プロセスにおける最初の加工端との間が、領域Ｒ２となる。このようにすると、均一な広さのテラスを形成する場合と比較して、１回のスリミング量を抑えることができ、レジスト膜の初期高さを低くすることができる。この結果、半導体記憶装置１の製造が容易になる。   Therefore, in the present embodiment, a unit process including a resist film formation, a slimming process and an etching process is repeated a plurality of times, and a resist film is removed a plurality of times. Thereby, a plurality of terraces 33a are formed in one region R1 by one unit process or a plurality of unit processes performed continuously. A gap between a final processing end in one or a plurality of unit processes for forming a certain region R1 and a first processing end in one or a plurality of unit processes for forming the next region R1 , Region R2. In this way, compared with the case where a terrace having a uniform area is formed, the slimming amount per time can be suppressed, and the initial height of the resist film can be reduced. As a result, the semiconductor memory device 1 can be easily manufactured.

（第２の実施形態）
次に、第２の実施形態について説明する。
図５は、本実施形態に係る半導体記憶装置を示す平面図である。
図６は、図５に示すＢ−Ｂ’線による断面図である。
図７は、図５に示すＣ−Ｃ’線による断面図である。
図８は、図６の領域Ｄを示す一部拡大断面図である。 (Second Embodiment)
Next, a second embodiment will be described.
FIG. 5 is a plan view showing the semiconductor memory device according to the present embodiment.
FIG. 6 is a cross-sectional view taken along the line BB ′ shown in FIG.
FIG. 7 is a cross-sectional view taken along the line CC ′ shown in FIG.
FIG. 8 is a partially enlarged cross-sectional view showing a region D of FIG.

図５〜図７に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図１〜図４参照）と比較して、トランジスタ２０の替わりにトランジスタ２０ａが設けられている。トランジスタ２０ａにおいては、２つの拡散領域２２の間に、１つの拡散領域２３が設けられている。拡散領域２３には、トランジスタ２０にソース電位を供給するためのコンタクト（図示せず）が接続されている。また、ゲート電極２５は２本設けられており、ウェル２１における拡散領域２２と拡散領域２３との間の領域の直上域に配置されている。これにより、１つのトランジスタ２０ａ内に、独立して駆動する２つのトランジスタ素子が含まれる。   As shown in FIGS. 5 to 7, the semiconductor memory device 2 according to the present embodiment has a transistor 20 as compared with the semiconductor memory device 1 (see FIGS. 1 to 4) according to the first embodiment described above. Instead, a transistor 20a is provided. In the transistor 20 a, one diffusion region 23 is provided between the two diffusion regions 22. A contact (not shown) for supplying a source potential to the transistor 20 is connected to the diffusion region 23. Further, two gate electrodes 25 are provided, and are arranged in the region directly above the region between the diffusion region 22 and the diffusion region 23 in the well 21. Thus, two transistor elements that are driven independently are included in one transistor 20a.

また、半導体記憶装置２においては、端部３０ａの階段がＸ方向だけでなく、Ｙ方向に沿っても形成されている。従って、Ｚ方向から見て、テラス３３ａ及び３３ｂは碁盤目状に配列されている。これにより、端部３０ａのＸ方向における長さを短くすることができる。なお、前述の第１の実施形態と同様に、端部３０ａの上面は、Ｙ方向における任意の位置において、積層体３０における中央部３０ｂから端部３０ａに向かうＸ方向、すなわち、シリコンピラー５０から遠ざかる方向に沿って、途中で上ることなく段階的に下っている。   Further, in the semiconductor memory device 2, the staircase of the end portion 30a is formed not only in the X direction but also in the Y direction. Therefore, the terraces 33a and 33b are arranged in a grid pattern when viewed from the Z direction. Thereby, the length in the X direction of the edge part 30a can be shortened. As in the first embodiment described above, the upper surface of the end portion 30a is at an arbitrary position in the Y direction in the X direction from the central portion 30b to the end portion 30a in the stacked body 30, that is, from the silicon pillar 50. It goes down step by step along the way away without going up.

更に、半導体記憶装置２においては、Ｙ方向に配列された複数本のワード線ＷＬが、中央部３０ｂのＸ方向の両側において交互に引き出されている。すなわち、Ｙ方向に沿って配列された複数本のワード線ＷＬを、交互にワード線ＷＬ＿Ａ及びワード線ＷＬ＿Ｂと命名したとき、図５〜図７に示す端部３０ａにおいては、ワード線ＷＬ＿Ａのみにコンタクト４１が接続されている。一方、ワード線ＷＬ＿Ｂは、積層体３０におけるＸ方向の反対側の端部３０ａ（図示せず）において、コンタクト４１に接続されている。このように、積層体３０のＸ方向両側においてワード線ＷＬを交互に引き出すことにより、コンタクト４１及び上層ワード線４３のレイアウトに余裕を持たせることができる。   Further, in the semiconductor memory device 2, a plurality of word lines WL arranged in the Y direction are alternately drawn out on both sides in the X direction of the central portion 30b. That is, when the plurality of word lines WL arranged along the Y direction are alternately named as word line WL_A and word line WL_B, only the word line WL_A is present at the end 30a shown in FIGS. A contact 41 is connected. On the other hand, the word line WL_B is connected to the contact 41 at the end 30 a (not shown) opposite to the X direction in the stacked body 30. As described above, by alternately drawing out the word lines WL on both sides in the X direction of the stacked body 30, it is possible to provide a margin for the layout of the contacts 41 and the upper layer word lines 43.

上述の如く、図５〜図７に示す端部３０ａにおいては、ワード線ＷＬ＿Ａのみにコンタクト４１が接続されている。従って、コンタクト４１はワード線ＷＬ＿Ａの直上域のみに配置されている。一方、コンタクト４２はワード線ＷＬ＿Ｂを貫いている。このため、上層ワード線４３はワード線ＷＬ＿Ａの直上域からワード線ＷＬ＿Ｂの直上域にわたって延びている。すなわち、上層ワード線４３には、Ｙ方向に延びる部分が存在する。このように、半導体記憶装置２においては、ワード線ＷＬ＿Ａの直上域に配置されたコンタクト４１が、上層ワード線４３によってワード線ＷＬ＿Ｂの直上域まで引き出されて、コンタクト４２を介してトランジスタ２０ａの拡散領域２２に接続されている。これにより、コンタクト４１及びコンタクト４２をＹ方向において分散して配置できるため、コンタクト４１、コンタクト４２及び上層ワード線４３のレイアウトの制約が緩和される。   As described above, at the end 30a shown in FIGS. 5 to 7, the contact 41 is connected only to the word line WL_A. Therefore, the contact 41 is disposed only in the region immediately above the word line WL_A. On the other hand, the contact 42 penetrates the word line WL_B. Therefore, the upper word line 43 extends from a region directly above the word line WL_A to a region directly above the word line WL_B. That is, the upper word line 43 has a portion extending in the Y direction. As described above, in the semiconductor memory device 2, the contact 41 arranged in the region directly above the word line WL_A is drawn out to the region directly above the word line WL_B by the upper word line 43, and the diffusion of the transistor 20 a is performed through the contact 42. Connected to region 22. As a result, the contacts 41 and the contacts 42 can be dispersedly arranged in the Y direction, so that restrictions on the layout of the contacts 41, the contacts 42, and the upper word lines 43 are relaxed.

また、本実施形態においても、前述の第１の実施形態と同様に、領域Ｒ１に配置されたコンタクト４１の一部は、領域Ｒ２に配置されたコンタクト４２に接続されている。これにより、Ｘ方向におけるコンタクト４２の配置の制約が緩和される。これによっても、コンタクト４１、コンタクト４２及び上層ワード線４３のレイアウトが容易になる。なお、Ｘ方向反対側の端部３０ａ（図示せず）においても、コンタクト４１、コンタクト４２及び上層ワード線４３は、同様に配置されている。   Also in this embodiment, a part of the contact 41 disposed in the region R1 is connected to the contact 42 disposed in the region R2, as in the first embodiment. Thereby, restrictions on the arrangement of the contacts 42 in the X direction are relaxed. This also facilitates the layout of the contact 41, the contact 42 and the upper word line 43. Note that the contact 41, the contact 42, and the upper-layer word line 43 are similarly arranged in the end 30a (not shown) on the opposite side in the X direction.

更に、各トランジスタ２０ａの拡散領域２３上には、コンタクト４８が設けられている。コンタクト４８の下端は拡散領域２３に接続されている。コンタクト４８はＺ方向に延び、ソース線２９及び積層体３０の端部３０ａを貫いている。但し、コンタクト４８はソース線２９及び電極膜３２から絶縁されている。コンタクト４８上には、上層ソース線４９が設けられている。コンタクト４８の上端は上層ソース線４９に接続されている。上層ソース線４９は、例えばＹ方向に延びている。なお、図５及び図６においては、図を見やすくするために、１本の上層ソース線４９のみを示している。   Further, a contact 48 is provided on the diffusion region 23 of each transistor 20a. The lower end of the contact 48 is connected to the diffusion region 23. The contact 48 extends in the Z direction and penetrates the source line 29 and the end 30 a of the stacked body 30. However, the contact 48 is insulated from the source line 29 and the electrode film 32. An upper layer source line 49 is provided on the contact 48. The upper end of the contact 48 is connected to the upper layer source line 49. The upper layer source line 49 extends in the Y direction, for example. In FIGS. 5 and 6, only one upper-layer source line 49 is shown for easy understanding of the drawings.

図８に示すように、本実施形態に係る半導体記憶装置２においては、浮遊電極型のメモリセルトランジスタＭＣが形成されている。すなわち、コア部材５１、シリコンピラー５０及びトンネル絶縁膜５２からなる柱状体と電極膜３２との間には、例えばポリシリコン等の導電性材料からなる浮遊ゲート電極５６が設けられている。浮遊ゲート電極５６の形状はトンネル絶縁膜５２を囲む円環状である。浮遊ゲート電極５６は電荷蓄積部材として機能する。浮遊ゲート電極５６と電極膜３２との間には、ブロック絶縁膜５４が設けられている。ブロック絶縁膜５４においては、例えば、浮遊ゲート電極５６の上面、下面及び電極膜３２側の側面を覆うアルミニウム酸化層５４ａと、電極膜３２の上面、下面及び浮遊ゲート電極５６側の側面を覆うアルミニウム酸化層５４ｃと、アルミニウム酸化層５４ａとアルミニウム酸化層５４ｃとの間に配置されたシリコン酸化層５４ｂと、が設けられている。   As shown in FIG. 8, in the semiconductor memory device 2 according to this embodiment, a floating electrode type memory cell transistor MC is formed. That is, the floating gate electrode 56 made of a conductive material such as polysilicon is provided between the columnar body made of the core member 51, the silicon pillar 50, and the tunnel insulating film 52 and the electrode film 32. The shape of the floating gate electrode 56 is an annular shape surrounding the tunnel insulating film 52. The floating gate electrode 56 functions as a charge storage member. A block insulating film 54 is provided between the floating gate electrode 56 and the electrode film 32. In the block insulating film 54, for example, an aluminum oxide layer 54 a that covers the upper and lower surfaces of the floating gate electrode 56 and the side surface on the electrode film 32 side, and an aluminum that covers the upper and lower surfaces of the electrode film 32 and the side surface on the floating gate electrode 56 side. An oxide layer 54c and a silicon oxide layer 54b disposed between the aluminum oxide layer 54a and the aluminum oxide layer 54c are provided.

次に、本実施形態の効果について説明する。
本実施形態においては、コンタクト４１がワード線ＷＬ＿Ａの直上域に配置され、コンタクト４２がワード線ＷＬ＿Ｂの配置領域に配置され、コンタクト４１の上端とコンタクト４２の上端が上層ワード線４３によって接続されている。これにより、本来デッドスペースであるワード線ＷＬ＿Ｂの配置領域を有効に活用して、ワード線ＷＬ＿Ａを拡散領域２２に接続することができる。この結果、コンタクト４１とコンタクト４２との間隔を確保し、レイアウトの作成を容易にすることができる。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。 Next, the effect of this embodiment will be described.
In the present embodiment, the contact 41 is disposed in the region directly above the word line WL_A, the contact 42 is disposed in the region in which the word line WL_B is disposed, and the upper end of the contact 41 and the upper end of the contact 42 are connected by the upper word line 43. Yes. Accordingly, the word line WL_A can be connected to the diffusion region 22 by effectively utilizing the arrangement region of the word line WL_B that is originally a dead space. As a result, it is possible to secure the space between the contact 41 and the contact 42 and facilitate the creation of the layout. Configurations and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.

（第３の実施形態）
次に、第３の実施形態について説明する。
図９は、本実施形態に係る半導体記憶装置を示す平面図である。
図１０は、図９に示すＥ−Ｅ’線による断面図である。
図１１は、図９に示すＦ−Ｆ’線による断面図である。 (Third embodiment)
Next, a third embodiment will be described.
FIG. 9 is a plan view showing the semiconductor memory device according to the present embodiment.
10 is a cross-sectional view taken along the line EE ′ shown in FIG.
11 is a cross-sectional view taken along line FF ′ shown in FIG.

図９〜図１１に示すように、本実施形態に係る半導体記憶装置３においては、ソース線２９（図１参照）が設けられておらず、シリコンピラー５０の下端は半導体基板１０に接続されている。また、積層体３０の端部３０ａにおいて、Ｙ方向において隣り合うソース側選択ゲートＳＧＳ間及びワード線ＷＬ間に、Ｘ方向に延びるスリット６０が形成されている。スリット６０内には電極膜３２が配置されておらず、層間絶縁膜４０が埋め込まれている。そして、トランジスタ２０ａはスリット６０の直下域のみに形成されており、コンタクト４２はスリット６０内に配置されている。一方、コンタクト４１は電極膜３２の直上域に配置されている。このように、コンタクト４１とコンタクト４２は、Ｙ方向において離隔している。従って、全ての上層ワード線４３には、Ｙ方向に延びる部分が存在し、一部の上層ワード線４３には、Ｘ方向に延びる部分も存在する。また、本実施形態においても、積層体３０の端部３０ａにおいて、Ｘ方向に沿って階段が形成されている。   As shown in FIGS. 9 to 11, in the semiconductor memory device 3 according to the present embodiment, the source line 29 (see FIG. 1) is not provided, and the lower end of the silicon pillar 50 is connected to the semiconductor substrate 10. Yes. In addition, at the end 30a of the stacked body 30, slits 60 extending in the X direction are formed between the source-side selection gates SGS adjacent to each other in the Y direction and between the word lines WL. The electrode film 32 is not disposed in the slit 60, and the interlayer insulating film 40 is embedded. The transistor 20 a is formed only in the region immediately below the slit 60, and the contact 42 is disposed in the slit 60. On the other hand, the contact 41 is disposed immediately above the electrode film 32. Thus, the contact 41 and the contact 42 are separated in the Y direction. Therefore, all upper layer word lines 43 have a portion extending in the Y direction, and some upper layer word lines 43 also have a portion extending in the X direction. Also in this embodiment, a staircase is formed along the X direction at the end 30 a of the stacked body 30.

本実施形態に係る半導体記憶装置３においては、ソース線２９が設けられておらず、半導体基板１０がソース線として機能する。これにより、半導体記憶装置４の製造工程数や加工時間を抑制でき、製造が容易になる。また、積層体３０の端部３０ａにスリット６０を設け、トランジスタ２０ａをスリット６０の直下域に配置することにより、ゲート電極２５、コンタクト２７及び下層配線２８等のトランジスタ２０ａの上部構造体及び付属構造体と、下層側の電極膜３２とが干渉することを回避できる。また、コンタクト４１が配置される領域とコンタクト４２が配置される領域とが分離されるため、コンタクト４１及び４２の配置、並びに、上層ワード線４３の引き回しが容易になる。本実施形態における上記以外の構成及び効果は、前述の第２の実施形態と同様である。   In the semiconductor memory device 3 according to the present embodiment, the source line 29 is not provided, and the semiconductor substrate 10 functions as a source line. Thereby, the number of manufacturing steps and the processing time of the semiconductor memory device 4 can be suppressed, and the manufacture becomes easy. Further, by providing a slit 60 at the end 30a of the stacked body 30 and disposing the transistor 20a immediately below the slit 60, the upper structure and attached structure of the transistor 20a such as the gate electrode 25, the contact 27, and the lower layer wiring 28 are provided. Interference between the body and the lower electrode film 32 can be avoided. Further, since the region where the contact 41 is disposed is separated from the region where the contact 42 is disposed, the disposition of the contacts 41 and 42 and the routing of the upper word line 43 are facilitated. Configurations and effects other than those described above in the present embodiment are the same as those in the second embodiment described above.

（第４の実施形態）
次に、第４の実施形態について説明する。
図１２は、本実施形態に係る半導体記憶装置を示す平面図である。
図１２に示すように、本実施形態に係る半導体記憶装置４においては、Ｙ方向に沿って配列された複数本のワード線ＷＬが、１つのトランジスタ２０の拡散領域２２に接続されている。例えば、Ｙ方向において隣り合う２本のワード線ＷＬに接続された２本のコンタクト４１と、１つのトランジスタ２０の拡散領域２２に接続された１本のコンタクト４２が、１本の上層ワード線４３に接続されている。
本実施形態によれば、トランジスタ２０の個数を減らすことができる。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。 (Fourth embodiment)
Next, a fourth embodiment will be described.
FIG. 12 is a plan view showing the semiconductor memory device according to the present embodiment.
As shown in FIG. 12, in the semiconductor memory device 4 according to this embodiment, a plurality of word lines WL arranged along the Y direction are connected to the diffusion region 22 of one transistor 20. For example, two contacts 41 connected to two word lines WL adjacent in the Y direction and one contact 42 connected to the diffusion region 22 of one transistor 20 constitute one upper word line 43. It is connected to the.
According to this embodiment, the number of transistors 20 can be reduced. Configurations and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.

（第５の実施形態）
次に、第５の実施形態について説明する。
図１３は、本実施形態に係る半導体記憶装置の積層体を示す平面図である。
図１４は、本実施形態に係る半導体記憶装置の半導体基板を示す平面図である。
図１５は、本実施形態に係る半導体記憶装置を示す断面図である。 (Fifth embodiment)
Next, a fifth embodiment will be described.
FIG. 13 is a plan view showing a stacked body of the semiconductor memory device according to this embodiment.
FIG. 14 is a plan view showing a semiconductor substrate of the semiconductor memory device according to the present embodiment.
FIG. 15 is a cross-sectional view showing the semiconductor memory device according to this embodiment.

図１３〜図１５に示すように、本実施形態に係る半導体記憶装置５においては、一つのメモリブロックのトランジスタ２０がＸ方向だけでなく、Ｙ方向に沿っても複数行配列されている。また、１つのトランジスタ２０の拡散領域２２が、複数本、例えば４本の電極膜３２に接続されている。コンタクト４２は、領域Ｒ２に配置されており、Ｘ方向に沿って一列に配列されている。本実施形態においても、Ｘ方向におけるテラス３３ａの長さＬ１はトランジスタ２０の最小配列周期Ｐよりも短く、テラス３３ｂの長さＬ２はトランジスタ２０の最小配列周期Ｐよりも長い。すなわち、Ｌ１＜Ｐ＜Ｌ２が成立する。   As shown in FIGS. 13 to 15, in the semiconductor memory device 5 according to this embodiment, a plurality of rows of transistors 20 in one memory block are arranged not only in the X direction but also in the Y direction. Further, the diffusion region 22 of one transistor 20 is connected to a plurality of, for example, four electrode films 32. The contacts 42 are arranged in the region R2 and are arranged in a line along the X direction. Also in this embodiment, the length L1 of the terrace 33a in the X direction is shorter than the minimum arrangement period P of the transistors 20, and the length L2 of the terrace 33b is longer than the minimum arrangement period P of the transistors 20. That is, L1 <P <L2 is established.

以下、半導体記憶装置５の構成を詳細に説明する。
半導体記憶装置５においては、Ｚ方向に沿って配列された１３層の電極膜３２が設けられている。これらの電極膜３２を、下層側から順に、電極膜３２ｃ〜３２ｏとする。このうち、最下層の電極膜３２ｃはソース側選択ゲートＳＧＳである。１つのメモリブロックにおいて、電極膜３２ｃは、Ｙ方向に沿って４枚配列されており、同じトランジスタ２０に接続されている。最下層から２番目の電極膜３２ｄから最上層から２番目の電極膜３２ｎはワード線ＷＬである。１つのメモリブロックにおいて、電極膜３２ｄ〜３２ｎは、それぞれ、Ｙ方向に沿って４枚配列されており、それぞれ、同じトランジスタ２０に接続されている。 Hereinafter, the configuration of the semiconductor memory device 5 will be described in detail.
In the semiconductor memory device 5, 13 layers of electrode films 32 arranged along the Z direction are provided. These electrode films 32 are referred to as electrode films 32c to 32o in order from the lower layer side. Among these, the lowermost electrode film 32c is the source side selection gate SGS. In one memory block, four electrode films 32 c are arranged along the Y direction and are connected to the same transistor 20. The second electrode film 32d from the bottom layer to the second electrode film 32n from the top layer are the word lines WL. In one memory block, four electrode films 32d to 32n are arranged along the Y direction, and are connected to the same transistor 20, respectively.

最上層の電極膜３２ｏはドレイン側選択ゲートＳＧＤである。１つのメモリブロックにおいて、電極膜３２ｏは、Ｙ方向に沿って８枚配列されており、相互に異なるトランジスタ２０に接続されている。なお、１つのメモリブロックに属する８枚の電極膜３２ｏを、電極膜３２ｏ１〜３２ｏ８ともいう。Ｙ方向におけるドレイン側選択ゲートＳＧＤの配列周期は、ワード線ＷＬの配列周期の半分である。従って、ある１本のワード線ＷＬの直上域には、２本のドレイン側選択ゲートＳＧＤが配置されている。   The uppermost electrode film 32o is a drain side select gate SGD. In one memory block, eight electrode films 32o are arranged along the Y direction, and are connected to different transistors 20 from each other. The eight electrode films 32o belonging to one memory block are also referred to as electrode films 32o1 to 32o8. The arrangement period of the drain side select gates SGD in the Y direction is half of the arrangement period of the word lines WL. Therefore, two drain-side selection gates SGD are arranged immediately above a certain word line WL.

半導体記憶装置５においては、２０個のトランジスタ２０が設けられている。これらのトランジスタ２０を、トランジスタ２０ｃ〜２０ｖとする。また、トランジスタ２０ｃの拡散領域２２を拡散領域２２ｃとする。更に、コンタクト２７、下層配線２８、コンタクト４２、上層ワード線４３、コンタクト４１のうち、トランジスタ２０ｃに接続されたものを、それぞれ、コンタクト２７ｃ、下層配線２８ｃ、コンタクト４２ｃ、上層ワード線４３ｃ、コンタクト４１ｃとする。トランジスタ２０ｄ〜２０ｖについても同様である。   In the semiconductor memory device 5, 20 transistors 20 are provided. These transistors 20 are referred to as transistors 20c to 20v. The diffusion region 22 of the transistor 20c is referred to as a diffusion region 22c. Further, of the contact 27, the lower layer wiring 28, the contact 42, the upper layer word line 43, and the contact 41, those connected to the transistor 20c are respectively contact 27c, lower layer wiring 28c, contact 42c, upper layer word line 43c, and contact 41c. And The same applies to the transistors 20d to 20v.

トランジスタ２０ｃの拡散領域２２ｃは、コンタクト２７ｃ、下層配線２８ｃ、コンタクト４２ｃによって略直上に引き出され、上層ワード線４３ｃによってＹ方向に引き出され、Ｕ字状に半周回し、４本のコンタクト４１ｃを介して４枚の電極膜３２ｃ（ソース側選択ゲートＳＧＳ）に接続されている。   The diffusion region 22c of the transistor 20c is drawn almost directly above by the contact 27c, the lower layer wiring 28c, and the contact 42c, is drawn in the Y direction by the upper layer word line 43c, and makes a half-turn around the U shape, via the four contacts 41c. The four electrode films 32c (source side selection gate SGS) are connected.

トランジスタ２０ｄはトランジスタ２０ｃから見てＹ方向側に配置されている。トランジスタ２０ｄの拡散領域２２ｄは、下層配線２８ｄによって拡散領域２２ｃの直上域まで引き出され、コンタクト４２ｄによって直上に引き出され、上層ワード線４３ｄによって上層ワード線４３ｃの外側を半周回し、４本のコンタクト４１ｄを介して４枚の電極膜３２ｄ（ワード線ＷＬ）に接続されている。   The transistor 20d is disposed on the Y direction side when viewed from the transistor 20c. The diffusion region 22d of the transistor 20d is led out to a region immediately above the diffusion region 22c by the lower layer wiring 28d, is led out directly above by the contact 42d, and goes around the outside of the upper layer word line 43c by the upper layer word line 43d, and makes four contacts 41d. Are connected to four electrode films 32d (word lines WL).

トランジスタ２０ｅはトランジスタ２０ｄから見てＸ方向側に配置されている。トランジスタ２０ｅの拡散領域２２ｅは、下層配線２８ｅによって拡散領域２２ｆの直上域まで引き出され、コンタクト４２ｅによって直上に引き出され、上層ワード線４３ｅによって上層ワード線４３ｄとは逆方向に半周回し、４本のコンタクト４１ｅを介して４枚の電極膜３２ｅ（ワード線ＷＬ）に接続されている。   The transistor 20e is disposed on the X direction side when viewed from the transistor 20d. The diffusion region 22e of the transistor 20e is led out to a region immediately above the diffusion region 22f by the lower layer wiring 28e, is led out directly above by the contact 42e, and is turned halfway in the direction opposite to the upper layer word line 43d by the upper layer word line 43e. It is connected to four electrode films 32e (word lines WL) via contacts 41e.

トランジスタ２０ｆはトランジスタ２０ｅから見てＹ方向側に配置されている。トランジスタ２０ｆの拡散領域２２ｆは、コンタクト２７ｆ、下層配線２８ｆ、コンタクト４２ｆによって略直上に引き出され、上層ワード線４３ｆによって上層ワード線４３ｅの内側を半周回し、４本のコンタクト４１ｆを介して４枚の電極膜３２ｆ（ワード線ＷＬ）に接続されている。   The transistor 20f is arranged on the Y direction side when viewed from the transistor 20e. The diffusion region 22f of the transistor 20f is drawn almost directly above by the contact 27f, the lower layer wiring 28f, and the contact 42f, and wraps around the inner side of the upper layer word line 43e by the upper layer word line 43f, and passes through four contacts 41f. It is connected to the electrode film 32f (word line WL).

このように、トランジスタ２０ｃ〜２０ｆは、それぞれ４枚の電極膜３２ｃ〜３２ｆに接続されている。また、トランジスタ２０ｃ〜２０ｆの拡散領域２３は、それぞれ、下層配線３９に接続されている。下層配線３９は、概ねＹ方向に延びている。下層配線３９のＺ方向における位置は、下層配線２８のＺ方向における位置と同じである。下層配線３９は、その幹線部を上層配線としてもよく、その場合は追加のコンタクトを介して下層配線３９を幹線部となる上層配線に接続する。   Thus, the transistors 20c to 20f are connected to the four electrode films 32c to 32f, respectively. Further, the diffusion regions 23 of the transistors 20c to 20f are connected to the lower layer wiring 39, respectively. The lower layer wiring 39 extends substantially in the Y direction. The position of the lower layer wiring 39 in the Z direction is the same as the position of the lower layer wiring 28 in the Z direction. The lower layer wiring 39 may have its trunk portion as an upper layer wiring. In this case, the lower layer wiring 39 is connected to the upper layer wiring serving as the trunk portion via an additional contact.

トランジスタ２０ｃ〜２０ｆから電極膜３２ｃ〜３２ｆに至る電流経路と同様な半周回する配線パターンにより、トランジスタ２０ｇ〜２０ｊは、それぞれ４枚の電極膜３２ｇ〜３２ｊに接続されている。また、同様な半周回する配線パターンにより、トランジスタ２０ｋ〜２０ｎは、それぞれ４枚の電極膜３２ｋ〜３２ｎに接続されている。   The transistors 20g to 20j are connected to the four electrode films 32g to 32j, respectively, by a wiring pattern that makes a half turn similar to the current path from the transistors 20c to 20f to the electrode films 32c to 32f. In addition, the transistors 20k to 20n are connected to the four electrode films 32k to 32n, respectively, by a similar half-turn wiring pattern.

トランジスタ２０ｏの拡散領域２２ｏは、コンタクト２７ｏ、下層配線２８ｏ、コンタクト４２ｏによって略直上に引き出され、上層ワード線４３ｏによってＹ方向に引き出された後、Ｘ方向に引き出され、１本のコンタクト４１ｏを介して１枚の電極膜３２ｏ２（ドレイン側選択ゲートＳＧＤ）に接続されている。Ｚ方向から見て、上層ワード線４３ｏの形状はＬ字状である。   The diffusion region 22o of the transistor 20o is drawn almost immediately above by the contact 27o, the lower layer wiring 28o, and the contact 42o, drawn in the Y direction by the upper word line 43o, and then drawn in the X direction via one contact 41o. Are connected to one electrode film 32o2 (drain-side selection gate SGD). When viewed from the Z direction, the shape of the upper word line 43o is L-shaped.

トランジスタ２０ｐの拡散領域２２ｐは、下層配線２８ｐによって拡散領域２２ｏの直上域まで引き出され、コンタクト４２ｐによって直上に引き出され、上層ワード線４３ｐによって上層ワード線４３ｏの外側をＬ字状に引き回され、１本のコンタクト４１ｐを介して１枚の電極膜３２ｏ１（ドレイン側選択ゲートＳＧＤ）に接続されている。   The diffusion region 22p of the transistor 20p is led out to the region directly above the diffusion region 22o by the lower layer wiring 28p, is led out directly above by the contact 42p, and is led out outside the upper layer word line 43o by the upper layer word line 43p, It is connected to one electrode film 32o1 (drain side select gate SGD) through one contact 41p.

トランジスタ２０ｏ及び２０ｐから電極膜３２ｏ２及び３２ｏ１に至る電流経路と同様なＬ字状の配線パターンにより、トランジスタ２０ｑの拡散領域２２ｑは電極膜３２ｏ４に接続され、トランジスタ２０ｒの拡散領域２２ｒは電極膜３２ｏ３に接続される。   The diffusion region 22q of the transistor 20q is connected to the electrode film 32o4 by an L-shaped wiring pattern similar to the current path from the transistors 20o and 20p to the electrode films 32o2 and 32o1, and the diffusion region 22r of the transistor 20r is connected to the electrode film 32o3. Connected.

同様なＬ字状の配線パターンにより、トランジスタ２０ｓの拡散領域２２ｓは電極膜３２ｏ７に接続され、トランジスタ２０ｔの拡散領域２２ｔは電極膜３２ｏ８に接続される。また、トランジスタ２０ｕの拡散領域２２ｕは電極膜３２ｏ５に接続され、トランジスタ２０ｖの拡散領域２２ｖは電極膜３２ｏ６に接続される。   By a similar L-shaped wiring pattern, the diffusion region 22s of the transistor 20s is connected to the electrode film 32o7, and the diffusion region 22t of the transistor 20t is connected to the electrode film 32o8. The diffusion region 22u of the transistor 20u is connected to the electrode film 32o5, and the diffusion region 22v of the transistor 20v is connected to the electrode film 32o6.

次に、本実施形態の効果について説明する。
本実施形態においては、トランジスタ２０がＸ方向だけでなくＹ方向にも配列しているため、トランジスタ２０の配置領域、及び積層体３０の端部３０ａのＸ方向における長さを短縮することができる。
本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。 Next, the effect of this embodiment will be described.
In the present embodiment, since the transistors 20 are arranged not only in the X direction but also in the Y direction, the arrangement region of the transistors 20 and the lengths of the end portions 30a of the stacked body 30 in the X direction can be shortened. .
Configurations and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.

（第６の実施形態）
次に、第６の実施形態について説明する。
図１６は、本実施形態に係る半導体記憶装置の積層体を示す平面図である。
図１７は、本実施形態に係る半導体記憶装置の半導体基板を示す平面図である。
図１８は、本実施形態に係る半導体記憶装置を示す断面図である。 (Sixth embodiment)
Next, a sixth embodiment will be described.
FIG. 16 is a plan view showing a stacked body of the semiconductor memory device according to this embodiment.
FIG. 17 is a plan view showing a semiconductor substrate of the semiconductor memory device according to the present embodiment.
FIG. 18 is a cross-sectional view showing the semiconductor memory device according to this embodiment.

図１６〜図１８に示すように、本実施形態に係る半導体記憶装置６においては、端部３０ａの階段がＸ方向だけでなくＹ方向に沿っても形成されている。Ｘ方向に沿った階段は、Ｚ方向に沿って配列された全ての電極膜３２にわたって形成されており、２枚の電極膜３２毎に１つのステップが形成されている。Ｙ方向に沿った階段は、１枚の電極膜３２のみに対応して形成されており、この１枚の電極膜３２に対して１つのステップが形成されている。すなわち、積層体３０において、Ｚ方向に沿って配列された電極膜３２の枚数をｎとするとき、Ｘ方向に沿っては、２枚の電極膜３２毎に（ｎ／２）段のステップが形成されており、Ｙ方向に沿っては、１枚の電極膜３２に対応した１段のステップのみが形成されている。これにより、ｎ枚の電極膜３２の全てについて、テラスを形成することができる。端部３０ａ全体で見ると、Ｙ方向において隣にあるテラスよりも１段高いテラスが配置された領域Ｈの形状は、Ｚ方向から見て櫛状である。   As shown in FIGS. 16 to 18, in the semiconductor memory device 6 according to this embodiment, the staircase of the end portion 30 a is formed not only in the X direction but also in the Y direction. The steps along the X direction are formed over all the electrode films 32 arranged along the Z direction, and one step is formed for each of the two electrode films 32. The stairs along the Y direction are formed corresponding to only one electrode film 32, and one step is formed for this one electrode film 32. That is, in the laminated body 30, when the number of electrode films 32 arranged along the Z direction is n, (n / 2) steps are provided for every two electrode films 32 along the X direction. Only one step corresponding to one electrode film 32 is formed along the Y direction. Thereby, a terrace can be formed for all of the n electrode films 32. When viewed from the entire end 30a, the shape of the region H in which the terrace that is one step higher than the adjacent terrace in the Y direction is a comb shape when viewed from the Z direction.

また、半導体記憶装置６においては、Ｙ方向に沿って配列された複数本のワード線ＷＬが、積層体３０のＸ方向両側において２本毎に交互に引き出されている。すなわち、Ｙ方向に沿って配列された複数本のワード線ＷＬを、ワード線ＷＬ＿Ａ、ワード線ＷＬ＿Ａ、ワード線ＷＬ＿Ｂ、ワード線ＷＬ＿Ｂ、ワード線ＷＬ＿Ａ、ワード線ＷＬ＿Ａ・・・とするとき、図１６〜図１８に示す端部３０ａにおいては、ワード線ＷＬ＿Ａのみにコンタクト４１が接続されている。一方、ワード線ＷＬ＿Ｂには、反対側の端部３０ａ（図示せず）において、コンタクト４１が接続されている。   In the semiconductor memory device 6, a plurality of word lines WL arranged along the Y direction are alternately drawn out every two on both sides of the stacked body 30 in the X direction. That is, when the plurality of word lines WL arranged along the Y direction are word lines WL_A, word lines WL_A, word lines WL_B, word lines WL_B, word lines WL_A, word lines WL_A,... In the end 30a shown in FIG. 18, the contact 41 is connected only to the word line WL_A. On the other hand, a contact 41 is connected to the word line WL_B at an end 30a (not shown) on the opposite side.

更に、半導体記憶装置６においては、前述の第５の実施形態に係る半導体記憶装置５（図１３〜図１５参照）と同様に、トランジスタ２０がＸ方向だけでなく、Ｙ方向に沿っても配列されている。また、１つのトランジスタ２０の拡散領域２２が、例えば２本の電極膜３２に接続されている。   Further, in the semiconductor memory device 6, as in the semiconductor memory device 5 (see FIGS. 13 to 15) according to the fifth embodiment described above, the transistors 20 are arranged not only in the X direction but also in the Y direction. Has been. Further, the diffusion region 22 of one transistor 20 is connected to, for example, two electrode films 32.

そして、図１６〜図１８に示す端部３０ａにおいて、コンタクト４１は、ワード線ＷＬ＿Ａの直上域に配置されている。一方、コンタクト４２は、ワード線ＷＬ＿Ｂを貫く位置に配置されている。このため、上層ワード線４３は、ワード線ＷＬ＿Ａの直上域からワード線ＷＬ＿Ｂの直上域まで延びている。従って、上層ワード線４３には、Ｙ方向に延びる部分が存在する。コンタクト４２は、Ｘ方向に沿って一列に配列されている。   16 to 18, the contact 41 is disposed in the region immediately above the word line WL_A. On the other hand, the contact 42 is disposed at a position penetrating the word line WL_B. Therefore, the upper word line 43 extends from a region directly above the word line WL_A to a region directly above the word line WL_B. Therefore, the upper word line 43 has a portion extending in the Y direction. The contacts 42 are arranged in a line along the X direction.

ソース側選択ゲートＳＧＳについても、ワード線ＷＬと同様に、積層体３０のＸ方向両側に２本ずつ交互に引き出されている。ドレイン側選択ゲートＳＧＤは、積層体３０のＸ方向両側に４本ずつ交互に引き出されている。   Similarly to the word line WL, two source-side selection gates SGS are alternately drawn out on both sides of the stacked body 30 in the X direction. Four drain-side selection gates SGD are alternately drawn out on both sides of the stacked body 30 in the X direction.

次に、本実施形態の効果について説明する。
本実施形態においては、積層体３０の端部３０ａにおいて、Ｘ方向に沿った主階段に加えて、Ｙ方向に沿った副階段を形成している。これにより、端部３０ａのＸ方向における長さを短くすることができる。 Next, the effect of this embodiment will be described.
In the present embodiment, in the end portion 30a of the stacked body 30, in addition to the main staircase along the X direction, a sub staircase along the Y direction is formed. Thereby, the length in the X direction of the edge part 30a can be shortened.

また、本実施形態においては、電極膜３２を積層体３０のＸ方向両側において交互に引き出している。これにより、電極膜３２をＸ方向片側のみに引き出す場合と比較して、片方の端部３０ａの直下域に形成するトランジスタ２０の個数を半分にすることができる。この結果、上層ワード線４３等のレイアウトの作成が容易になる。   In the present embodiment, the electrode films 32 are alternately drawn out on both sides of the stacked body 30 in the X direction. This makes it possible to halve the number of transistors 20 formed in the region immediately below one end 30a as compared with the case where the electrode film 32 is pulled out only to one side in the X direction. As a result, the layout of the upper word line 43 and the like can be easily created.

更に、本実施形態においては、コンタクト４１がワード線ＷＬ＿Ａの直上域に配置され、コンタクト４２がワード線ＷＬ＿Ｂの配置領域に配置されている。これにより、本来デッドスペースであるワード線ＷＬ＿Ｂの配置領域を有効に活用して、配線を引き回すことができる。
本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。 Furthermore, in the present embodiment, the contact 41 is disposed in the region immediately above the word line WL_A, and the contact 42 is disposed in the region in which the word line WL_B is disposed. As a result, wiring can be routed by effectively utilizing the arrangement area of the word line WL_B, which is originally a dead space.
Configurations and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.

（第７の実施形態）
次に、第７の実施形態について説明する。
図１９は、本実施形態に係る半導体記憶装置の積層体を示す平面図である。
図２０は、本実施形態に係る半導体記憶装置の半導体基板を示す平面図である。
図２１は、本実施形態に係る半導体記憶装置を示す断面図である。 (Seventh embodiment)
Next, a seventh embodiment will be described.
FIG. 19 is a plan view showing a stacked body of the semiconductor memory device according to this embodiment.
FIG. 20 is a plan view showing a semiconductor substrate of the semiconductor memory device according to the present embodiment.
FIG. 21 is a cross-sectional view showing the semiconductor memory device according to this embodiment.

図１９〜図２１に示すように、本実施形態に係る半導体記憶装置７は、前述の第６の実施形態に係る半導体記憶装置６（図１６〜図１８参照）と比較して、領域Ｈの形状が島状である点が異なっている。上述の如く、領域Ｈは、Ｙ方向において隣にあるテラスよりも１段高いテラスが配置された領域である。   As shown in FIGS. 19 to 21, the semiconductor memory device 7 according to the present embodiment has a region H compared with the semiconductor memory device 6 (see FIGS. 16 to 18) according to the sixth embodiment described above. The difference is that the shape is island-shaped. As described above, the region H is a region where a terrace that is one step higher than the adjacent terrace in the Y direction is arranged.

これにより、本実施形態においては、第６の実施形態と比較して、Ｙ方向において隣り合うトランジスタ２０間で、接続される電極膜３２が逆になっている。また、積層体３０の中央部３０ｂから端部３０ａに向かう方向において、領域Ｈの中央部３０ｂ側の端縁は、１段上るステップＵＳとなる。但し、ステップＵＳは加工上の都合により発生する形状であって、ステップＵＳを端面とする電極膜３２は、実際に機能する電極膜からは孤立し絶縁されていて、電気的に機能するものではない。実際に機能する電極膜に関しては、他の実施形態と同様に、中間部３０ｂから端部３０ａに向かう方向において、途中で上ることなく段階的に下っている。Ｙ方向に沿って配列されたテラスは、Ｘ方向に沿って配列されたテラスと同様に、複数段形成されてもよい。
本実施形態においては、Ｙ方向に沿って配列されたワード線ＷＬとドレイン側選択ゲートＳＧＤとを同一の工程で形成することができ、工程数を削減することができる。
本実施形態における上記以外の構成及び効果は、前述の第６の実施形態と同様である。 Thereby, in this embodiment, compared with the sixth embodiment, the electrode film 32 to be connected is reversed between the transistors 20 adjacent in the Y direction. Further, in the direction from the central portion 30b of the stacked body 30 to the end portion 30a, the edge of the region H on the central portion 30b side is a step US that is one step higher. However, the step US has a shape generated due to processing circumstances, and the electrode film 32 having the step US as an end face is isolated and insulated from the actually functioning electrode film, and does not function electrically. Absent. As with the other embodiments, the electrode film that actually functions falls stepwise without going up in the direction from the intermediate portion 30b to the end portion 30a. The terraces arranged along the Y direction may be formed in a plurality of stages in the same manner as the terraces arranged along the X direction.
In the present embodiment, the word lines WL and the drain-side selection gate SGD arranged along the Y direction can be formed in the same process, and the number of processes can be reduced.
Configurations and effects other than those described above in the present embodiment are the same as those in the sixth embodiment described above.

（第８の実施形態）
次に、第８の実施形態について説明する。
図２２は、本実施形態に係る半導体記憶装置の積層体を示す平面図である。
図２３は、本実施形態に係る半導体記憶装置の半導体基板を示す平面図である。
図２４は、本実施形態に係る半導体記憶装置を示す断面図である。 (Eighth embodiment)
Next, an eighth embodiment will be described.
FIG. 22 is a plan view showing a stacked body of the semiconductor memory device according to the present embodiment.
FIG. 23 is a plan view showing a semiconductor substrate of the semiconductor memory device according to the present embodiment.
FIG. 24 is a cross-sectional view showing the semiconductor memory device according to this embodiment.

図２２〜図２４に示すように、本実施形態に係る半導体記憶装置８は、前述の第７の実施形態に係る半導体記憶装置６（図１９〜図２１参照）と比較して、コンタクト４１及び４２の配列が異なっている。   As shown in FIGS. 22 to 24, the semiconductor memory device 8 according to the present embodiment is different from the semiconductor memory device 6 according to the seventh embodiment (see FIGS. 19 to 21) in that the contacts 41 and 42 sequences are different.

半導体記憶装置８においては、ソース側選択ゲートＳＧＳ及びワード線ＷＬのそれぞれについて、Ｙ方向に沿って配列された２つのテラスに接続された２本のコンタクト４１と、これらのコンタクト４１に上層ワード線４３を介して接続された２本のコンタクト４２が、Ｙ方向に沿って一列に配列されている。すなわち、Ｘ方向において、２本のコンタクト４１の位置及び２本のコンタクト４２の位置は、相互に等しい。ドレイン側選択ゲートＳＧＤについては、Ｙ方向に沿って配列された２つのテラスに接続された４本のコンタクト４１がＹ方向に沿って一列に配列されており、この４本のコンタクト４１に接続された４本のコンタクト４２もＹ方向に沿って一列に配列されている。すなわち、Ｘ方向における４本のコンタクト４１の位置は相互に等しく、４本のコンタクト４２の位置も相互に等しい。但し、Ｘ方向において、コンタクト４１の位置とコンタクト４２の位置は、相互に異なっている。
本実施形態における上記以外の構成及び効果は、前述の第７の実施形態と同様である。 In the semiconductor memory device 8, for each of the source-side selection gate SGS and the word line WL, two contacts 41 connected to two terraces arranged along the Y direction, and upper layer word lines are connected to these contacts 41. Two contacts 42 connected via 43 are arranged in a line along the Y direction. That is, in the X direction, the positions of the two contacts 41 and the positions of the two contacts 42 are equal to each other. For the drain side select gate SGD, four contacts 41 connected to two terraces arranged along the Y direction are arranged in a line along the Y direction, and are connected to the four contacts 41. The four contacts 42 are also arranged in a line along the Y direction. That is, the positions of the four contacts 41 in the X direction are equal to each other, and the positions of the four contacts 42 are also equal to each other. However, the position of the contact 41 and the position of the contact 42 are different from each other in the X direction.
Configurations and effects other than those described above in the present embodiment are the same as those in the seventh embodiment described above.

（第９の実施形態）
次に、第９の実施形態について説明する。
図２５は、本実施形態に係る半導体記憶装置におけるトランジスタが形成されたチップを示す平面図である。
図２６は、本実施形態に係る半導体記憶装置における積層体が形成されたチップを示す平面図である。
図２７は、本実施形態に係る半導体記憶装置を示す断面図である。 (Ninth embodiment)
Next, a ninth embodiment will be described.
FIG. 25 is a plan view showing a chip on which a transistor is formed in the semiconductor memory device according to the present embodiment.
FIG. 26 is a plan view showing a chip on which a stacked body is formed in the semiconductor memory device according to the present embodiment.
FIG. 27 is a cross-sectional view showing the semiconductor memory device according to this embodiment.

図２５〜図２７に示すように、本実施形態に係る半導体記憶装置９においては、２枚のチップ１０１及び１０２がバンプ１０３を介して貼り合わされている。チップ１０１には積層体３０が設けられている。チップ１０２にはトランジスタ２０が形成されている。そして、チップ１０１に設けられた電極膜３２が、バンプ１０３を介して、チップ１０２に形成されたトランジスタ２０に接続されている。半導体記憶装置９においては、図２５に示すチップ１０２と、図２６に示すチップ１０１とが、それぞれの上面側が対向するように貼り合わされている。なお、図２７は、バンプ１０３の中心を含む断面を示しているが、説明の便宜上、下層配線２８及びコンタクト４２も示している。   As shown in FIGS. 25 to 27, in the semiconductor memory device 9 according to the present embodiment, two chips 101 and 102 are bonded together via bumps 103. A stacked body 30 is provided on the chip 101. A transistor 20 is formed on the chip 102. The electrode film 32 provided on the chip 101 is connected to the transistor 20 formed on the chip 102 through the bump 103. In the semiconductor memory device 9, the chip 102 shown in FIG. 25 and the chip 101 shown in FIG. 26 are bonded so that the upper surface sides thereof face each other. FIG. 27 shows a cross section including the center of the bump 103, but the lower layer wiring 28 and the contact 42 are also shown for convenience of explanation.

以下、より詳細に説明する。
チップ１０１においては、例えばシリコンからなる半導体基板１１が設けられており、半導体基板１１上に積層体３０が設けられており、積層体３０を覆うように、層間絶縁膜４０が設けられている。但し、半導体基板１１にはトランジスタ２０は形成されておらず、半導体基板１１と積層体３０との間に、ソース線２９（図２４参照）は設けられていない。また、積層体３０の各電極膜３２のテラス上にはコンタクト４１が設けられており、コンタクト４１上には上層ワード線４３が設けられており、コンタクト４１の上端は上層ワード線４３に接続されている。但し、コンタクト４２（図２４参照）は設けられていない。層間絶縁膜４０の上層部分には、パッド６４が設けられており、層間絶縁膜４０の上面において露出している。パッド６４は例えば銅により形成されている。上層ワード線４３とパッド６４との間には、コンタクト６３が接続されている。 This will be described in more detail below.
In the chip 101, a semiconductor substrate 11 made of, for example, silicon is provided, a stacked body 30 is provided on the semiconductor substrate 11, and an interlayer insulating film 40 is provided so as to cover the stacked body 30. However, the transistor 20 is not formed on the semiconductor substrate 11, and the source line 29 (see FIG. 24) is not provided between the semiconductor substrate 11 and the stacked body 30. Further, a contact 41 is provided on the terrace of each electrode film 32 of the stacked body 30, an upper layer word line 43 is provided on the contact 41, and an upper end of the contact 41 is connected to the upper layer word line 43. ing. However, the contact 42 (see FIG. 24) is not provided. A pad 64 is provided on the upper layer portion of the interlayer insulating film 40 and is exposed on the upper surface of the interlayer insulating film 40. The pad 64 is made of, for example, copper. A contact 63 is connected between the upper word line 43 and the pad 64.

本実施形態においては、前述の第６の実施形態（図１６〜図１８参照）と同様に、電極膜３２は積層体３０のＸ方向両側に引き出されている。すなわち、Ｙ方向に沿って配列された複数本のソース側選択ゲートＳＧＳ及び複数本のワード線ＷＬは、積層体３０のＸ方向両側に２本毎に交互に引き出されている。また、Ｙ方向に沿って配列された複数本のドレイン側選択ゲートＳＧＤは、積層体３０のＸ方向両側に４本毎に交互に引き出されている。   In the present embodiment, the electrode film 32 is drawn out on both sides in the X direction of the multilayer body 30 as in the above-described sixth embodiment (see FIGS. 16 to 18). That is, the plurality of source side select gates SGS and the plurality of word lines WL arranged along the Y direction are alternately drawn out on every two sides of the stacked body 30 in the X direction. In addition, a plurality of drain side select gates SGD arranged along the Y direction are alternately drawn every four on both sides of the stacked body 30 in the X direction.

そして、Ｙ方向において隣り合う２本のソース側選択ゲートＳＧＳは、コンタクト４１を介して共通の上層ワード線４３に接続されて、１本のコンタクト６３を介して１つのパッド６４に接続されている。また、Ｙ方向において隣り合う２本のワード線ＷＬは、コンタクト４１を介して共通の上層ワード線４３に接続されて、１本のコンタクト６３を介して１つのパッド６４に接続されている。但し、Ｚ方向における位置が相互に異なるワード線ＷＬは、相互に異なる上層ワード線４３に接続されている。更に、Ｙ方向に沿って配列された４本のドレイン側選択ゲートＳＧＤは、コンタクト４１、上層ワード線４３及びコンタクト６３を介して、相互に異なるパッド６４に接続されている。このように、各電極膜３２は、コンタクト４１、上層ワード線４３及びコンタクト６３を介して、いずれかのパッド６４に接続されている。   Two source-side selection gates SGS adjacent in the Y direction are connected to a common upper word line 43 via a contact 41 and connected to one pad 64 via a single contact 63. . Further, two word lines WL adjacent in the Y direction are connected to a common upper word line 43 through a contact 41 and are connected to one pad 64 through a single contact 63. However, word lines WL whose positions in the Z direction are different from each other are connected to different upper layer word lines 43. Further, the four drain side select gates SGD arranged along the Y direction are connected to mutually different pads 64 via the contact 41, the upper word line 43, and the contact 63. Thus, each electrode film 32 is connected to any one of the pads 64 via the contact 41, the upper word line 43, and the contact 63.

一方、チップ１０２においては、例えばシリコンからなる半導体基板１２が設けられており、半導体基板１２上には、層間絶縁膜６６が設けられている。半導体基板１２の上層部分内及び層間絶縁膜６６内には、トランジスタ２０が形成されており、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。トランジスタ２０の構成は、前述の第１の実施形態と同様である。層間絶縁膜６６の上層部分には、パッド６７が設けられている。パッド６７は例えば銅により形成されている。パッド６７と下層配線２８との間には、コンタクト４２が接続されている。このように、各トランジスタ２０の拡散領域２２は、コンタクト２７、下層配線２８及びコンタクト４２を介して、いずれかのパッド６７に接続されている。   On the other hand, the chip 102 is provided with a semiconductor substrate 12 made of, for example, silicon, and an interlayer insulating film 66 is provided on the semiconductor substrate 12. Transistors 20 are formed in the upper layer portion of the semiconductor substrate 12 and in the interlayer insulating film 66, and are arranged in a matrix along the X and Y directions. The configuration of the transistor 20 is the same as that of the first embodiment described above. A pad 67 is provided on the upper layer portion of the interlayer insulating film 66. The pad 67 is made of, for example, copper. A contact 42 is connected between the pad 67 and the lower layer wiring 28. As described above, the diffusion region 22 of each transistor 20 is connected to any one of the pads 67 through the contact 27, the lower layer wiring 28, and the contact 42.

チップ１０１とチップ１０２は、パッド６４とパッド６７が対向するように配置されており、パッド６４とパッド６７の間には、バンプ１０３が接合されている。バンプ１０３は、導電性材料からなるバンプであり、例えば、はんだボールである。バンプ１０３により、パッド６４がパッド６７に電気的に接続されると共に、チップ１０１がチップ１０２に機械的に連結されている。これにより、チップ１０１の電極膜３２は、チック１０２のトランジスタ２０の拡散領域２２に接続される。   The chip 101 and the chip 102 are arranged so that the pad 64 and the pad 67 face each other, and the bump 103 is bonded between the pad 64 and the pad 67. The bump 103 is a bump made of a conductive material, for example, a solder ball. By the bump 103, the pad 64 is electrically connected to the pad 67 and the chip 101 is mechanically coupled to the chip 102. As a result, the electrode film 32 of the chip 101 is connected to the diffusion region 22 of the transistor 20 of the tick 102.

Ｘ方向において、パッド６４の最小配列周期をＰ１とし、トランジスタ２０の最小配列周期をＰ２としたとき、Ｘ方向におけるテラスＴの長さは、周期Ｐ１及び周期Ｐ２のうち、いずれか大きい方の周期Ｐ＝ＭＡＸ（Ｐ１，Ｐ２）で決定される。領域Ｒ１に配置されたテラス３３ａの長さＬ１は、周期Ｐよりも短い。また、領域Ｒ２に配置されたテラス３３ｂの長さＬ２は、周期Ｐよりも長い。すなわち、Ｌ１＜Ｐ＜Ｌ２である。   In the X direction, when the minimum arrangement period of the pads 64 is P1 and the minimum arrangement period of the transistors 20 is P2, the length of the terrace T in the X direction is the larger of the period P1 and the period P2. P = MAX (P1, P2) is determined. The length L1 of the terrace 33a arranged in the region R1 is shorter than the period P. Further, the length L2 of the terrace 33b disposed in the region R2 is longer than the period P. That is, L1 <P <L2.

次に、本実施形態の効果について説明する。
本実施形態においては、２枚のチップ１０１及び１０２を設け、チップ１０１に積層体３０を形成し、チップ１０２にトランジスタ２０を形成している。これにより、１枚のチップにトランジスタ２０及び積層体３０の双方を形成する場合と比較して、製造が容易であり、製造コストが低い。 Next, the effect of this embodiment will be described.
In the present embodiment, two chips 101 and 102 are provided, the stacked body 30 is formed on the chip 101, and the transistor 20 is formed on the chip 102. Thereby, compared with the case where both the transistor 20 and the laminated body 30 are formed on one chip, the manufacturing is easy and the manufacturing cost is low.

また、チップ１０１内にコンタクト４２を設ける必要がないため、上層ワード線４３のレイアウトを簡略化することができる。これにより、上層ワード線４３のレイアウトの作成が容易になると共に、配線の微細化に伴う動作速度の低下、消費電力の増大、及び、信頼性の低下を抑制できる。
本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。 Further, since it is not necessary to provide the contact 42 in the chip 101, the layout of the upper word line 43 can be simplified. This facilitates the creation of the layout of the upper word line 43 and suppresses a decrease in operation speed, an increase in power consumption, and a decrease in reliability due to the miniaturization of wiring.
Configurations and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.

（第９の実施形態の第１の変形例）
次に、第９の実施形態の第１の変形例について説明する。
図２８は、本変形例に係る半導体記憶装置におけるトランジスタが形成されたチップを示す平面図である。
図２９は、本変形例に係る半導体記憶装置における積層体が形成されたチップを示す平面図である。
図３０は、本変形例に係る半導体記憶装置を示す断面図である。 (First Modification of Ninth Embodiment)
Next, a first modification of the ninth embodiment will be described.
FIG. 28 is a plan view showing a chip on which a transistor is formed in the semiconductor memory device according to this variation.
FIG. 29 is a plan view showing a chip on which a stacked body is formed in the semiconductor memory device according to this variation.
FIG. 30 is a cross-sectional view showing a semiconductor memory device according to this modification.

図２８〜図３０に示すように、本変形例に係る半導体記憶装置９ａにおいては、チップ１０１とチップ１０２が、導電性のピラー１０４により接合されている。ピラー１０４は、例えば銅からなり、その形状は例えば円柱形である。チップ１０１及びチップ１０２の構成は、前述の第９の実施形態と同様である。
本変形例における上記以外の構成及び効果は、前述の第９の実施形態と同様である。 As shown in FIGS. 28 to 30, in the semiconductor memory device 9 a according to the present modification, the chip 101 and the chip 102 are joined by a conductive pillar 104. The pillar 104 is made of copper, for example, and has a cylindrical shape, for example. The configurations of the chip 101 and the chip 102 are the same as those in the ninth embodiment.
Configurations and effects other than those described above in the present modification are the same as those in the ninth embodiment.

（第９の実施形態の第２の変形例）
次に、第９の実施形態の第２の変形例について説明する。
図３１は、本変形例に係る半導体記憶装置におけるトランジスタが形成されたチップを示す平面図である。
図３２は、本変形例に係る半導体記憶装置における積層体が形成されたチップを示す平面図である。
図３３は、本変形例に係る半導体記憶装置を示す断面図である。 (Second Modification of Ninth Embodiment)
Next, a second modification of the ninth embodiment will be described.
FIG. 31 is a plan view showing a chip on which a transistor is formed in the semiconductor memory device according to this variation.
FIG. 32 is a plan view showing a chip on which a stacked body is formed in the semiconductor memory device according to this variation.
FIG. 33 is a cross-sectional view showing a semiconductor memory device according to this modification.

図３１〜図３３に示すように、本変形例に係る半導体記憶装置９ｂにおいては、チップ１０１とチップ１０２が、直接貼り合わされている。例えば、接着剤又は機械的な手段により、チップ１０１がチップ１０２に連結されており、チップ１０１のパッド６４がチップ１０２のパッド６７に接触している。パッド６４とパッド６７は、導電性の接着剤により接着されていてもよい。チップ１０１及びチップ１０２の構成は、前述の第９の実施形態と同様である。
本変形例における上記以外の構成及び効果は、前述の第９の実施形態と同様である。 As shown in FIGS. 31 to 33, in the semiconductor memory device 9b according to this modification, the chip 101 and the chip 102 are directly bonded. For example, the chip 101 is connected to the chip 102 by an adhesive or mechanical means, and the pad 64 of the chip 101 is in contact with the pad 67 of the chip 102. The pad 64 and the pad 67 may be bonded by a conductive adhesive. The configurations of the chip 101 and the chip 102 are the same as those in the ninth embodiment.
Configurations and effects other than those described above in the present modification are the same as those in the ninth embodiment.

以上説明した実施形態及びその変形例によれば、配線のレイアウトが容易な半導体記憶装置を実現することができる。
なお、第１、第３、第４、第９の実施形態、並びに、第９の実施形態の第１及び第２の変形例においても、積層体３０の端部３０ａにＹ方向に沿って階段が形成されていてもよい。 According to the embodiment described above and the modifications thereof, it is possible to realize a semiconductor memory device with easy wiring layout.
In the first, third, fourth, and ninth embodiments and the first and second modifications of the ninth embodiment as well, a staircase is provided along the Y direction at the end 30a of the stacked body 30. May be formed.

以上、本発明のいくつかの実施形態及びその変形例を説明したが、これらの実施形態及び変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態及び変形例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態及び変形例は、相互に組み合わせて実施することもできる。   As mentioned above, although some embodiment of this invention and its modification were demonstrated, these embodiment and modification are shown as an example, and are not intending limiting the range of invention. These novel embodiments and modifications can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the scope of the invention described in the claims and the equivalents thereof. Further, the above-described embodiments and modifications can be implemented in combination with each other.

１、２、３、４、５、６、７、８、９、９ａ、９ｂ：半導体記憶装置、１０、１１、１２：半導体基板、１０ａ：上面、２０、２０ａ、２０ｃ〜２０ｖ：トランジスタ、２１：ウェル、２１ａ：ボディ領域、２２、２２ｃ〜２２ｖ、２３：拡散領域、２４：ゲート絶縁膜、２５：ゲート電極、２６：ＳＴＩ、２７、２７ｃ〜２７ｖ：コンタクト、２８、２８ｃ〜２８ｖ：下層配線、２９：ソース線、３０：積層体、３０ａ：端部、３０ｂ：中央部、３１：絶縁膜、３２、３２ｃ〜３２ｎ、３２ｏ１〜３２ｏ８：電極膜、３３ａ、３３ｂ：テラス、３９：下層配線、４０：層間絶縁膜、４１、４１ｃ〜４１ｖ、４２、４２ｃ〜４２ｖ：コンタクト、４３、４３ｃ〜４３ｖ：上層ワード線、４４：絶縁膜、４６：ヴィアコンタクト、４７：ビット線、４８：コンタクト、４９：上層ソース線、５０：シリコンピラー、５１：コア部材、５２：トンネル絶縁膜、５３：電荷蓄積膜、５４：ブロック絶縁膜、５４ａ：アルミニウム酸化層、５４ｂ：シリコン酸化層、５４ｃ：アルミニウム酸化層、５５：メモリ膜、５６：浮遊ゲート電極、６０：スリット、６３：コンタクト、６４：パッド、６６：層間絶縁膜、６７：パッド、１０１、１０２：チップ、１０３：バンプ、１０４：ピラー、Ａ：領域、Ｄ：領域、Ｈ：領域、Ｌ１：長さ、Ｌ２：長さ、ＭＣ：メモリセルトランジスタ、Ｐ：最小配列周期、Ｒ１、Ｒ２：領域、ＳＧＤ：ドレイン側選択ゲート、ＳＧＳ：ソース側選択ゲート、ＵＳ：ステップ、ＷＬ：ワード線   1, 2, 3, 4, 5, 6, 7, 8, 9, 9a, 9b: semiconductor memory device, 10, 11, 12: semiconductor substrate, 10a: upper surface, 20, 20a, 20c to 20v: transistor, 21 : Well, 21a: body region, 22, 22c to 22v, 23: diffusion region, 24: gate insulating film, 25: gate electrode, 26: STI, 27, 27c to 27v: contact, 28, 28c to 28v: lower layer wiring , 29: source line, 30: laminate, 30a: end, 30b: center, 31: insulating film, 32, 32c to 32n, 32o1 to 32o8: electrode film, 33a, 33b: terrace, 39: lower layer wiring, 40: interlayer insulating film, 41, 41c to 41v, 42, 42c to 42v: contact, 43, 43c to 43v: upper word line, 44: insulating film, 46: via contact, 47: bit 48: contact, 49: upper layer source line, 50: silicon pillar, 51: core member, 52: tunnel insulating film, 53: charge storage film, 54: block insulating film, 54a: aluminum oxide layer, 54b: silicon oxide layer 54c: aluminum oxide layer, 55: memory film, 56: floating gate electrode, 60: slit, 63: contact, 64: pad, 66: interlayer insulating film, 67: pad, 101, 102: chip, 103: bump, 104: pillar, A: region, D: region, H: region, L1: length, L2: length, MC: memory cell transistor, P: minimum arrangement period, R1, R2: region, SGD: drain side selection gate , SGS: source side selection gate, US: step, WL: word line

Claims (26)

半導体基板と、
前記半導体基板の上面に形成され、前記上面に平行な第１方向に沿って配列され、前記配列の最小周期が第１周期である複数のトランジスタと、
前記半導体基板上に設けられた積層体と、
第１コンタクトと、
第２コンタクトと、
前記第１コンタクトと前記第２コンタクトとの間に接続された第１配線と、
を備え、
前記積層体は、
上下方向に沿って相互に離隔して積層された複数枚の電極膜と、
前記複数のトランジスタの直上域を除く領域において前記複数枚の電極膜を貫く半導体部材と、
前記半導体部材と前記複数枚の電極膜の１枚との間に設けられた電荷蓄積部材と、
を有し、
前記積層体における前記複数のトランジスタの直上域に配置された第１部分の形状は、前記電極膜毎にテラスが形成された階段状であり、
前記第１部分には、前記第１方向に沿って２つの第１領域及び前記２つの第１領域間に配置された第２領域が設定されており、
各前記第１領域には、複数の前記テラスが配置されており、
前記第２領域には、１つの前記テラスが配置されており、
前記第２領域に配置された前記テラスの前記第１方向における長さは、前記第１周期よりも長く、
前記第１領域に配置された前記テラスの前記第１方向における長さは、前記第１周期よりも短く、
前記第１コンタクトの下端は、前記複数枚の電極膜の１枚に前記テラスにおいて接続されており、
前記第２コンタクトは、前記積層体を貫き、下端が前記トランジスタのソース・ドレインの一方に接続された半導体記憶装置。 A semiconductor substrate;
A plurality of transistors formed on an upper surface of the semiconductor substrate and arranged along a first direction parallel to the upper surface, wherein the minimum period of the arrangement is a first period;
A laminate provided on the semiconductor substrate;
A first contact;
A second contact;
A first wiring connected between the first contact and the second contact;
With
The laminate is
A plurality of electrode films stacked apart from each other along the vertical direction;
A semiconductor member that penetrates the plurality of electrode films in a region excluding the region directly above the plurality of transistors;
A charge storage member provided between the semiconductor member and one of the plurality of electrode films;
Have
The shape of the first portion arranged in the region directly above the plurality of transistors in the stacked body is a stepped shape in which a terrace is formed for each electrode film,
The first portion is set with two first regions along the first direction and a second region disposed between the two first regions,
A plurality of the terraces are arranged in each of the first regions,
One terrace is arranged in the second region,
The length in the first direction of the terrace disposed in the second region is longer than the first period,
The length in the first direction of the terrace disposed in the first region is shorter than the first period,
A lower end of the first contact is connected to one of the plurality of electrode films in the terrace;
The semiconductor memory device, wherein the second contact passes through the stacked body and has a lower end connected to one of a source and a drain of the transistor. 前記第１コンタクトは前記第１領域に配置されており、前記第２コンタクトは前記第２領域に配置されている請求項１記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein the first contact is disposed in the first region, and the second contact is disposed in the second region. 前記第１配線は、前記積層体上に配置されている請求項１または２に記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein the first wiring is disposed on the stacked body. 前記第１配線は、前記第１コンタクトの上端及び前記第２コンタクトの上端に接続されている請求項１〜３のいずれか１つに記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein the first wiring is connected to an upper end of the first contact and an upper end of the second contact. 前記第２領域は複数設定されており、
前記第１領域と前記第２領域は、前記第１方向に沿って交互に配置されている請求項１〜４のいずれか１つに記載の半導体記憶装置。 A plurality of the second areas are set,
The semiconductor memory device according to claim 1, wherein the first area and the second area are alternately arranged along the first direction. 前記第１部分の上面は、前記上下方向及び前記第１方向に対して交差した第２方向における任意の位置において、前記半導体部材から遠ざかる前記第１方向に沿って、途中で上ることなく段階的に下っている請求項１〜５のいずれか１つに記載の半導体記憶装置。   The upper surface of the first portion is stepwise without going up along the first direction away from the semiconductor member at any position in the vertical direction and in the second direction intersecting the first direction. The semiconductor memory device according to claim 1, wherein 前記複数の電極膜の１つは、前記上下方向及び前記第１方向に対して交差した第２方向に沿って配列された複数の帯状部分に分割されており、
前記第１コンタクトは、前記複数の帯状部分のうちの第１の帯状部分に接続されており、前記第２コンタクトは、前記複数の帯状部分のうちの第２の帯状部分を貫く請求項１〜６のいずれか１つに記載の半導体記憶装置。 One of the plurality of electrode films is divided into a plurality of strip-shaped portions arranged along a second direction intersecting the vertical direction and the first direction,
The first contact is connected to a first belt-shaped portion of the plurality of belt-shaped portions, and the second contact penetrates a second belt-shaped portion of the plurality of belt-shaped portions. 6. The semiconductor memory device according to any one of 6. 前記第１の帯状部分と前記第２の帯状部分は隣り合っている請求項７記載の半導体記憶装置。   The semiconductor memory device according to claim 7, wherein the first strip portion and the second strip portion are adjacent to each other. 前記第１配線は、前記第２方向に延びる部分を有する請求項７または８に記載の半導体記憶装置。   The semiconductor memory device according to claim 7, wherein the first wiring has a portion extending in the second direction. 前記複数の電極膜の１つは、前記上下方向及び前記第１方向に対して交差した第２方向に沿って配列された複数の帯状部分に分割されており、
前記複数の帯状部分は同じ前記トランジスタに接続されている請求項１〜９のいずれか１つに記載の半導体記憶装置。 One of the plurality of electrode films is divided into a plurality of strip-shaped portions arranged along a second direction intersecting the vertical direction and the first direction,
The semiconductor memory device according to claim 1, wherein the plurality of strip portions are connected to the same transistor. 前記積層体は、前記上下方向及び前記第１方向に対して交差した第２方向に沿って配列された複数の帯状部分に分割されており、
前記第１部分において、前記帯状部分間にはスリットが形成されており、
前記トランジスタは前記スリットの直下域に配置されている請求項１〜１０のいずれか１つに記載の半導体記憶装置。 The laminate is divided into a plurality of strip-like portions arranged along a second direction intersecting the up-down direction and the first direction,
In the first part, a slit is formed between the belt-like parts,
The semiconductor memory device according to claim 1, wherein the transistor is disposed in a region immediately below the slit. 前記複数のトランジスタは、前記上下方向及び前記第１方向に対して交差した第２方向に沿っても配列されている請求項１〜１１のいずれか１つに記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein the plurality of transistors are also arranged along a second direction intersecting the vertical direction and the first direction. 前記テラスは、前記上下方向及び前記第１方向に対して交差した第２方向に沿っても配列されている請求項１〜１２のいずれか１つに記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein the terraces are also arranged along a second direction intersecting the vertical direction and the first direction. 前記複数の電極膜の１つは、前記上下方向及び前記第１方向に対して交差した第２方向に沿って配列された複数の帯状部分に分割されており、
前記第１部分において、前記第１コンタクトは、一部の前記帯状部分に接続されている請求項１〜１３のいずれか１つに記載の半導体記憶装置。 One of the plurality of electrode films is divided into a plurality of strip-shaped portions arranged along a second direction intersecting the vertical direction and the first direction,
The semiconductor memory device according to claim 1, wherein in the first portion, the first contact is connected to a part of the belt-like portion. 前記第１部分において、前記第１コンタクトは、隣り合う複数本の前記帯状部分に接続されており、隣り合う他の複数本の前記帯状部分には接続されていない請求項１４記載の半導体記憶装置。   15. The semiconductor memory device according to claim 14, wherein in the first portion, the first contact is connected to a plurality of adjacent strip-shaped portions, and is not connected to another plurality of adjacent strip-shaped portions. . 前記第１コンタクト及び前記第２コンタクトは、前記第１方向において同じ位置に配置されている請求項１〜１５のいずれか１つに記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein the first contact and the second contact are arranged at the same position in the first direction. 前記トランジスタのソース・ドレインの他方に接続され、前記上下方向及び前記第１方向に対して交差した第２方向に延びる第２配線をさらに備えた請求項１〜１６のいずれか１つに記載の半導体記憶装置。   17. The device according to claim 1, further comprising a second wiring connected to the other of the source and the drain of the transistor and extending in a second direction intersecting the vertical direction and the first direction. Semiconductor memory device. 前記半導体基板と前記積層体の間に設けられ、前記半導体部材が接続された導電膜をさらに備えた請求項１〜１７のいずれか１つに記載の半導体記憶装置。   The semiconductor memory device according to claim 1, further comprising a conductive film that is provided between the semiconductor substrate and the stacked body and to which the semiconductor member is connected. 前記半導体部材は前記半導体基板に接続されている請求項１８記載の半導体記憶装置。   The semiconductor memory device according to claim 18, wherein the semiconductor member is connected to the semiconductor substrate. 第１チップと、
第２チップと、
を備え、
前記第１チップは、
第１半導体基板と、
前記第１半導体基板上に設けられた積層体と、
第１コンタクトと、
第１パッドと、
を有し、
前記積層体は、
上下方向に沿って相互に離隔して積層された複数枚の電極膜と、
前記複数枚の電極膜を貫く半導体部材と、
前記半導体部材と前記複数枚の電極膜の１枚との間に設けられた電荷蓄積部材と、
を有し、
前記第１コンタクトは、前記複数枚の電極膜の１枚を前記第１パッドに接続し、
前記第２チップは、
第２半導体基板と、
前記第２半導体基板の上面に形成された複数のトランジスタと、
第２パッドと、
前記トランジスタのソース・ドレインの一方を前記第２パッドに接続する第２コンタクトと、
を有し、
前記第１チップと前記第２チップは、前記第１パッドが前記第２パッドに対向するように配置されており、
前記第１パッドは前記第２パッドに接続されている半導体記憶装置。 A first chip;
A second chip;
With
The first chip is
A first semiconductor substrate;
A laminate provided on the first semiconductor substrate;
A first contact;
A first pad;
Have
The laminate is
A plurality of electrode films stacked apart from each other along the vertical direction;
A semiconductor member penetrating the plurality of electrode films;
A charge storage member provided between the semiconductor member and one of the plurality of electrode films;
Have
The first contact connects one of the plurality of electrode films to the first pad,
The second chip is
A second semiconductor substrate;
A plurality of transistors formed on an upper surface of the second semiconductor substrate;
A second pad;
A second contact connecting one of the source and drain of the transistor to the second pad;
Have
The first chip and the second chip are arranged such that the first pad faces the second pad,
The semiconductor memory device, wherein the first pad is connected to the second pad. 前記第１パッドと前記第２パッドとの間に接続されたバンプをさらに備えた請求項２０記載の半導体記憶装置。   21. The semiconductor memory device according to claim 20, further comprising a bump connected between the first pad and the second pad. 前記第１パッドと前記第２パッドとの間に接続された導電性のピラーをさらに備えた請求項２０記載の半導体記憶装置。   21. The semiconductor memory device according to claim 20, further comprising a conductive pillar connected between the first pad and the second pad. 前記第１パッドは前記第２パッドに接している請求項２０記載の半導体記憶装置。   The semiconductor memory device according to claim 20, wherein the first pad is in contact with the second pad. 前記積層体の第１方向の端部の形状は、前記電極膜毎にテラスが形成された階段状であり、
前記端部には、前記第１方向に沿って２つの第１領域及び前記２つの第１領域間に配置された第２領域が設定されており、
各前記第１領域には、複数の前記テラスが配置されており、
前記第２領域には、１つの前記テラスが配置されており、
前記第２領域に配置された前記テラスの前記第１方向における長さは、前記第１パッドの前記第１方向における最小周期と前記複数のトランジスタの前記第１方向における最小周期のうち、より大きい方の周期よりも長く、
前記第１領域に配置された前記テラスの前記第１方向における長さは、前記より大きい方の周期よりも短い請求項２０〜２３のいずれか１つに記載の半導体記憶装置。 The shape of the end portion in the first direction of the laminate is a stepped shape in which a terrace is formed for each electrode film,
In the end, two first regions along the first direction and a second region disposed between the two first regions are set,
A plurality of the terraces are arranged in each of the first regions,
One terrace is arranged in the second region,
The length of the terrace disposed in the second region in the first direction is greater than a minimum period of the first pad in the first direction and a minimum period of the plurality of transistors in the first direction. Longer than the other cycle,
24. The semiconductor memory device according to claim 20, wherein a length of the terrace disposed in the first region in the first direction is shorter than the larger period. 前記電荷蓄積部材はシリコン及び窒素を含む請求項１〜１４のいずれか１つに記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein the charge storage member includes silicon and nitrogen. 前記電荷蓄積部材は導電性である請求項１〜１４のいずれか１つに記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein the charge storage member is conductive.
JP2017016330A 2016-08-12 2017-01-31 Semiconductor memory device Pending JP2018026518A (en)

Priority Applications (9)

Application Number Priority Date Filing Date Title
TW106122186A TWI647816B (en) 2016-08-12 2017-07-03 Semiconductor memory device
TW107134997A TWI778143B (en) 2016-08-12 2017-07-03 semiconductor memory device
TW111131898A TW202315055A (en) 2016-08-12 2017-07-03 semiconductor memory device
CN202110494881.7A CN113241348B (en) 2016-08-12 2017-07-05 Semiconductor memory device with a memory cell having a memory cell with a memory cell having a memory cell
CN201710541259.0A CN107731826B (en) 2016-08-12 2017-07-05 Semiconductor memory device with a plurality of memory cells
US15/646,780 US10276585B2 (en) 2016-08-12 2017-07-11 Semiconductor memory device
US16/397,052 US10672782B2 (en) 2016-08-12 2019-04-29 Semiconductor memory device
US16/857,647 US11081492B2 (en) 2016-08-12 2020-04-24 Semiconductor memory device
US17/376,856 US11903210B2 (en) 2016-08-12 2021-07-15 Semiconductor memory device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662374034P 2016-08-12 2016-08-12
US62/374,034 2016-08-12

Publications (1)

Publication Number Publication Date
JP2018026518A true JP2018026518A (en) 2018-02-15

Family

ID=61194687

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017016330A Pending JP2018026518A (en) 2016-08-12 2017-01-31 Semiconductor memory device

Country Status (3)

Country Link
JP (1) JP2018026518A (en)
CN (2) CN107731826B (en)
TW (3) TW202315055A (en)

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019087747A (en) * 2017-11-07 2019-06-06 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． Three-dimensional semiconductor memory device
JP2019161059A (en) * 2018-03-14 2019-09-19 東芝メモリ株式会社 Semiconductor memory device
CN111613620A (en) * 2019-02-26 2020-09-01 东芝存储器株式会社 Semiconductor memory device with a plurality of memory cells
US10832776B2 (en) 2018-10-19 2020-11-10 Toshiba Memory Corporation Semiconductor device and semiconductor memory device
KR20200133796A (en) * 2018-06-29 2020-11-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3D memory device in which device chips are stacked using an interposer
JP2020205302A (en) * 2019-06-14 2020-12-24 キオクシア株式会社 Semiconductor storage device
US10950615B2 (en) 2018-06-18 2021-03-16 Toshiba Memory Corporation Semiconductor memory device and manufacturing method thereof
US11121227B2 (en) 2019-09-25 2021-09-14 Kioxia Corporation Semiconductor memory device
JP2021177573A (en) * 2018-06-28 2021-11-11 長江存儲科技有限責任公司Yangtze Memory Technologies Co., Ltd. 3d memory device
JP2022534478A (en) * 2019-05-24 2022-08-01 マイクロン テクノロジー，インク． An integrated assembly having conductive posts extending through a stack of alternating materials
WO2022168197A1 (en) * 2021-02-03 2022-08-11 キオクシア株式会社 Semiconductor storage device
US11450683B2 (en) 2019-09-13 2022-09-20 Kioxia Corporation Semiconductor memory device
US11488675B2 (en) 2020-11-13 2022-11-01 Kioxia Corporation Semiconductor memory device
US11508432B2 (en) 2020-03-17 2022-11-22 Kioxia Corporation Semiconductor storage device including identifying patterns at positions corresponding to memory blocks
US11515300B2 (en) 2020-03-12 2022-11-29 Kioxia Corporation Semiconductor memory device
US11527544B2 (en) 2020-05-25 2022-12-13 SK Hynix Inc. Three-dimensional memory device and manufacturing method thereof
US11587868B2 (en) 2021-02-17 2023-02-21 Kioxia Corporation Semiconductor memory device
US11647631B2 (en) 2020-03-09 2023-05-09 Kioxia Corporation Semiconductor memory device
US11710727B2 (en) 2019-09-18 2023-07-25 Kioxia Corporation Semiconductor storage device
US11728267B2 (en) 2020-05-01 2023-08-15 Kioxia Corporation Semiconductor memory device
US11792985B2 (en) 2020-09-16 2023-10-17 Kioxia Corporation Semiconductor storage device
US11810620B2 (en) 2021-02-02 2023-11-07 Kioxia Corporation Semiconductor storage device
US11839077B2 (en) 2020-09-04 2023-12-05 Kioxia Corporation Semiconductor storage device
US11864389B2 (en) 2020-09-17 2024-01-02 Kioxia Corporation Semiconductor memory device
US11882700B2 (en) 2020-09-01 2024-01-23 Kioxia Corporation Semiconductor storage device
US11887926B2 (en) 2020-08-31 2024-01-30 Kioxia Corporation Semiconductor storage device with insulating layers for etching stop
US11910609B2 (en) 2020-08-20 2024-02-20 Kioxia Corporation Semiconductor memory device
US11917829B2 (en) 2021-02-10 2024-02-27 Kioxia Corporation Semiconductor memory device
US11996376B2 (en) 2020-08-20 2024-05-28 Kioxia Corporation Semiconductor storage device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020047819A (en) * 2018-09-20 2020-03-26 キオクシア株式会社 Semiconductor storage device
CN109768049B (en) * 2019-01-24 2020-06-05 长江存储科技有限责任公司 3D NAND memory device and manufacturing method thereof
KR102634614B1 (en) * 2019-07-12 2024-02-08 에스케이하이닉스 주식회사 Vertical memory device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH104125A (en) * 1996-06-14 1998-01-06 Toshiba Microelectron Corp Semiconductor memory device and manufacture thereof
JP2010034109A (en) * 2008-07-25 2010-02-12 Toshiba Corp Nonvolatile semiconductor memory device
JP2010093269A (en) * 2008-10-09 2010-04-22 Samsung Electronics Co Ltd Vertical semiconductor device and method of forming the same
JP2011142276A (en) * 2010-01-08 2011-07-21 Toshiba Corp Nonvolatile semiconductor memory device and method of manufacturing the same
JP2011204829A (en) * 2010-03-25 2011-10-13 Toshiba Corp Semiconductor memory device
JP2012119478A (en) * 2010-11-30 2012-06-21 Toshiba Corp Semiconductor memory device and fabricating method thereof
JP2015526910A (en) * 2012-08-30 2015-09-10 マイクロン テクノロジー， インク． Memory array having a connection portion inserted through a control gate
JP2016062901A (en) * 2014-09-12 2016-04-25 株式会社東芝 Semiconductor storage device and manufacturing method of the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100904771B1 (en) * 2003-06-24 2009-06-26 이상윤 3-Dimensional Integrated Circuit Structure and Method of Making the Same
US6531357B2 (en) * 2000-08-17 2003-03-11 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device
CN100449736C (en) * 2006-07-10 2009-01-07 中芯国际集成电路制造(上海)有限公司 Making method for memory separation grid
JP2008192857A (en) * 2007-02-05 2008-08-21 Toshiba Corp Nonvolatile semiconductor storage device and manufacturing method therefor
JP2009238874A (en) * 2008-03-26 2009-10-15 Toshiba Corp Semiconductor memory and method for manufacturing the same
JP5330017B2 (en) * 2009-02-17 2013-10-30 株式会社東芝 Nonvolatile semiconductor memory device and manufacturing method thereof
US20120208347A1 (en) * 2011-02-11 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR20130005430A (en) * 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 Non-volatile memory device and method of manufacturing the same
JP2014053447A (en) * 2012-09-07 2014-03-20 Toshiba Corp Nonvolatile semiconductor storage device
US9368489B1 (en) * 2013-02-28 2016-06-14 International Business Machines Corporation Interconnect circuits at three-dimensional (3-D) bonding interfaces of a processor array
JP2014179484A (en) * 2013-03-15 2014-09-25 Toshiba Corp Semiconductor memory device
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
TWI569374B (en) * 2014-05-23 2017-02-01 旺宏電子股份有限公司 Integrated circuit and manufacturing method and operating method for the same
KR20150134934A (en) * 2014-05-23 2015-12-02 에스케이하이닉스 주식회사 Three dimensional non-volatile memory device, semiconductor system comprising the same and method of manufacturing the same
TWI566365B (en) * 2014-07-07 2017-01-11 旺宏電子股份有限公司 Contact structure and forming method, and the circuit using the same
US9401309B2 (en) * 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH104125A (en) * 1996-06-14 1998-01-06 Toshiba Microelectron Corp Semiconductor memory device and manufacture thereof
JP2010034109A (en) * 2008-07-25 2010-02-12 Toshiba Corp Nonvolatile semiconductor memory device
JP2010093269A (en) * 2008-10-09 2010-04-22 Samsung Electronics Co Ltd Vertical semiconductor device and method of forming the same
JP2011142276A (en) * 2010-01-08 2011-07-21 Toshiba Corp Nonvolatile semiconductor memory device and method of manufacturing the same
JP2011204829A (en) * 2010-03-25 2011-10-13 Toshiba Corp Semiconductor memory device
JP2012119478A (en) * 2010-11-30 2012-06-21 Toshiba Corp Semiconductor memory device and fabricating method thereof
JP2015526910A (en) * 2012-08-30 2015-09-10 マイクロン テクノロジー， インク． Memory array having a connection portion inserted through a control gate
JP2016062901A (en) * 2014-09-12 2016-04-25 株式会社東芝 Semiconductor storage device and manufacturing method of the same

Cited By (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7300258B2 (en) 2017-11-07 2023-06-29 三星電子株式会社 3D semiconductor memory device
JP2019087747A (en) * 2017-11-07 2019-06-06 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． Three-dimensional semiconductor memory device
US11282858B2 (en) 2018-03-14 2022-03-22 Kioxia Corporation Semiconductor memory device
JP2019161059A (en) * 2018-03-14 2019-09-19 東芝メモリ株式会社 Semiconductor memory device
US11818890B2 (en) 2018-03-14 2023-11-14 Kioxia Corporation Semiconductor memory device
US10950615B2 (en) 2018-06-18 2021-03-16 Toshiba Memory Corporation Semiconductor memory device and manufacturing method thereof
US11758731B2 (en) 2018-06-28 2023-09-12 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having a shielding layer and method for forming the same
US11758729B2 (en) 2018-06-28 2023-09-12 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having a shielding layer and method for forming the same
JP7352601B2 (en) 2018-06-28 2023-09-28 長江存儲科技有限責任公司 Three-dimensional (3D) memory device
JP2021177573A (en) * 2018-06-28 2021-11-11 長江存儲科技有限責任公司Yangtze Memory Technologies Co., Ltd. 3d memory device
JP2021528860A (en) * 2018-06-29 2021-10-21 長江存儲科技有限責任公司Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． 3D memory device with stack device chip that uses an interposer
KR102514903B1 (en) * 2018-06-29 2023-03-27 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3D memory device in which device chips are stacked using an interposer
KR20200133796A (en) * 2018-06-29 2020-11-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3D memory device in which device chips are stacked using an interposer
JP7145984B2 (en) 2018-06-29 2022-10-03 長江存儲科技有限責任公司 Three-dimensional memory device and method of forming a three-dimensional memory device
US10832776B2 (en) 2018-10-19 2020-11-10 Toshiba Memory Corporation Semiconductor device and semiconductor memory device
CN111613620B (en) * 2019-02-26 2023-09-15 铠侠股份有限公司 Semiconductor memory device with a memory cell having a memory cell with a memory cell having a memory cell
CN111613620A (en) * 2019-02-26 2020-09-01 东芝存储器株式会社 Semiconductor memory device with a plurality of memory cells
JP2022534478A (en) * 2019-05-24 2022-08-01 マイクロン テクノロジー，インク． An integrated assembly having conductive posts extending through a stack of alternating materials
US11800706B2 (en) 2019-05-24 2023-10-24 Micron Technology, Inc. Integrated assemblies having conductive posts extending through stacks of alternating materials
JP7414411B2 (en) 2019-06-14 2024-01-16 キオクシア株式会社 semiconductor storage device
JP2020205302A (en) * 2019-06-14 2020-12-24 キオクシア株式会社 Semiconductor storage device
US11925024B2 (en) 2019-09-13 2024-03-05 Kioxia Corporation Semiconductor memory device
US11450683B2 (en) 2019-09-13 2022-09-20 Kioxia Corporation Semiconductor memory device
US11710727B2 (en) 2019-09-18 2023-07-25 Kioxia Corporation Semiconductor storage device
US11769808B2 (en) 2019-09-25 2023-09-26 Kioxia Corporation Semiconductor memory device
US11121227B2 (en) 2019-09-25 2021-09-14 Kioxia Corporation Semiconductor memory device
US11647631B2 (en) 2020-03-09 2023-05-09 Kioxia Corporation Semiconductor memory device
US11515300B2 (en) 2020-03-12 2022-11-29 Kioxia Corporation Semiconductor memory device
US11508432B2 (en) 2020-03-17 2022-11-22 Kioxia Corporation Semiconductor storage device including identifying patterns at positions corresponding to memory blocks
US11728267B2 (en) 2020-05-01 2023-08-15 Kioxia Corporation Semiconductor memory device
US11527544B2 (en) 2020-05-25 2022-12-13 SK Hynix Inc. Three-dimensional memory device and manufacturing method thereof
US11996376B2 (en) 2020-08-20 2024-05-28 Kioxia Corporation Semiconductor storage device
US11910609B2 (en) 2020-08-20 2024-02-20 Kioxia Corporation Semiconductor memory device
US11887926B2 (en) 2020-08-31 2024-01-30 Kioxia Corporation Semiconductor storage device with insulating layers for etching stop
US11882700B2 (en) 2020-09-01 2024-01-23 Kioxia Corporation Semiconductor storage device
US11839077B2 (en) 2020-09-04 2023-12-05 Kioxia Corporation Semiconductor storage device
US11792985B2 (en) 2020-09-16 2023-10-17 Kioxia Corporation Semiconductor storage device
US11864389B2 (en) 2020-09-17 2024-01-02 Kioxia Corporation Semiconductor memory device
US11488675B2 (en) 2020-11-13 2022-11-01 Kioxia Corporation Semiconductor memory device
US11756634B2 (en) 2020-11-13 2023-09-12 Kioxia Corporation Semiconductor memory device
US11810620B2 (en) 2021-02-02 2023-11-07 Kioxia Corporation Semiconductor storage device
WO2022168197A1 (en) * 2021-02-03 2022-08-11 キオクシア株式会社 Semiconductor storage device
US11917829B2 (en) 2021-02-10 2024-02-27 Kioxia Corporation Semiconductor memory device
US11587868B2 (en) 2021-02-17 2023-02-21 Kioxia Corporation Semiconductor memory device

Also Published As

Publication number Publication date
TW202315055A (en) 2023-04-01
TWI778143B (en) 2022-09-21
TWI647816B (en) 2019-01-11
CN113241348A (en) 2021-08-10
TW201806129A (en) 2018-02-16
CN113241348B (en) 2024-03-19
CN107731826B (en) 2021-05-25
TW201904023A (en) 2019-01-16
CN107731826A (en) 2018-02-23

Similar Documents

Publication Publication Date Title
TWI778143B (en) semiconductor memory device
US11903210B2 (en) Semiconductor memory device
US11270980B2 (en) Memory device
US9761606B1 (en) Stacked non-volatile semiconductor memory device with buried source line and method of manufacture
KR101336355B1 (en) A semiconductor device
US8896051B2 (en) Semiconductor device and method for manufacturing the same
US20140027838A1 (en) Semiconductor device and method for manufacturing the same
TW201803088A (en) Semiconductor device and method for manufacturing the same including a base layer, a laminated body, a semiconductor body, a charge storage part, an insulating layer, a plurality of columnar parts, and a plurality of contact parts
US10475806B2 (en) Semiconductor memory device including stacked body with conductivity and insulating members and method for manufacturing the same
TW201603229A (en) Contact structure and forming method, and the circuit using the same
US9362168B2 (en) Non-volatile memory device and method for manufacturing same
JP2011066038A (en) Semiconductor memory device
JP2011054658A (en) Nonvolatile semiconductor memory device
JP2014056898A (en) Nonvolatile storage device
JP2013187506A (en) Nonvolatile semiconductor memory device
TWI832170B (en) Semiconductor device
TWI818229B (en) Semiconductor device and manufacturing method thereof
US20210296239A1 (en) Semiconductor storage device
TW202224161A (en) Semiconductor device

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170620

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180905

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190314

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200123

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200128

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200812