JP2017525160A - Opportunistic of IC test structures and / or e-beam target pads to areas that should be used for filler cells, tap cells, decap cells, scribe lines and / or dummy fills and product IC chips that contain them Arrangement - Google Patents
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Abstract
製品ＩＣ／ウェハは、フィラーセル位置に、タップセル内に、デキャップセル内に、スクライブライン領域内に、及び／又はダミーフィル領域内に日和見的に配置される、追加の診断、試験又は監視構造体を含む。改善された製作プロセスは、１つ又は複数のこのような構造体からのデータを、ウェハ配置の決定、再加工の決定、プロセス制御、歩留まりの学習、又は欠陥の診断において利用する。【選択図】図４Additional diagnostic, test or monitoring structures where the product IC / wafer is placed opportunistically at the filler cell location, in the tap cell, in the decap cell, in the scribe line area and / or in the dummy fill area Including the body. An improved fabrication process utilizes data from one or more such structures in wafer placement determination, rework determination, process control, yield learning, or defect diagnosis. [Selection] Figure 4
Description
本出願は、２０１４年６月１２日出願の米国特許出願第１４３０３５７８号からの優先権を主張するものであり、上記米国特許出願第１４３０３５７８号は、２０１４年２月２５日出願の米国特許出願第１４／１９００４０号の一部継続出願であり、上記米国特許出願第１４／１９００４０号は、２０１３年９月２７日出願の米国特許出願第１４／０３８７９９号の一部継続出願である。本出願はまた、２０１４年６月１２日出願の米国仮特許出願第６２／０１１１６１号からの優先権を主張するものである。上記出願は全て、参照により本出願に援用される。 This application claims priority from U.S. Patent Application No. 14303578 filed on June 12, 2014, which is hereby incorporated by reference in U.S. Patent Application No. 14303578, filed February 25, 2014. No. 14/190040, which is a continuation-in-part of US patent application Ser. No. 14/038799, filed Sep. 27, 2013. This application also claims priority from US Provisional Patent Application No. 62/011161, filed June 12, 2014. All of the above applications are incorporated herein by reference.
本発明は、半導体集積回路の分野、並びに上記回路を製造及び試験するための方法に関する。 The present invention relates to the field of semiconductor integrated circuits and methods for manufacturing and testing such circuits.
製品ウェハ上の、「試験構造体（ｔｅｓｔ ｓｔｒｕｃｔｕｒｅｓ）」（これは本明細書では、回路の機能付与のために必要ではないものの、製作プロセス、又は結果として得られる部分的に若しくは完全に製作済みのウェハ／チップの監視又は評価のために設計、構成又は使用される、いずれのパターン形成として定義される）の配置は、この１０年で一般的なものとなっている。従来、このような試験構造体は、アクティブダイの間のスクライブライン領域に配置される。例えば非特許文献１を参照。
“Test structures” on the product wafer (this is not necessary here for the functionalization of the circuit, but the fabrication process, or the resulting partially or fully fabricated (Defined as any patterning, designed, configured or used for wafer / chip monitoring or evaluation) has become commonplace in the last decade. Conventionally, such test structures are located in the scribe line area between the active dies. For example, see Non-Patent
Ｆ．Ｄｕａｎらによる特許文献１（“Ｔｅｓｔ Ｓｔｒｕｃｔｕｒｅｓ ｉｎ Ｕｎｕｓｅｄ Ａｒｅａｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｄｅｓｉｇｎｉｎｇ ｔｈｅ Ｓａｍｅ”）は、試験及び製品ウェハのプローブパッドの下への、相互接続されたアクティブ試験セルの配置について記載している。 F. U.S. Pat. No. 6,069,096 (Duest et al., “Test Structures in Unused Area of Semiconductor Integrated Circuits and Methods for Designing for Same Pads in Test and Product Wafers for Designed and Connected to the Wafers of the Test and Product Wafers) doing.
Ｓ．Ｊａｎｓｅｎらによる特許文献２（“Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｉｎｔｅｇｒａｔｅｄ ｔｅｓｔ ｓｔｒｕｃｔｕｒｅｓ ｆｏｒ ｅｌｅｃｔｒｏｎ ｂｅａｍ ｉｎｓｐｅｃｔｉｏｎ ｏｆ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｗａｆｅｒｓ”）は、製品ＩＣの、予め指定された大型の領域内への、試験構造体の配置について記載している。 S. Janssen et al., US Pat. No. 6,057,086 (“Semiconductor integrated test structure for electron beam inspection of semiconductor wafers”) describes the structure of a product IC within a pre-designated large area.
製品ウェハ上に試験構造体を配置する、これらの及びその他の公知の技術は、有用な結果をもたらすものの、依然として理想的とはいえない。具体的には、製品ウェハのスクライブラインにおいて利用可能な領域は厳しく限定されており、特定のタイプの試験構造体しか収容できない。更に、上記スクライブライン内の方法及び上記プローブパッド下の方法はいずれも、試験構造体が最も重要なアクティブ回路構成領域から遠い位置に配置されてしまい、従ってアクティブ回路構成の処理環境が正確に表現されない場合があるという難点がある。特許文献２はこの問題を潜在的には緩和させることができるものの、必要となる大型の指定された試験領域（特許文献２、図５の領域４４〜４５を参照）のコストはあまりに許容できないものとなり、貴重なアクティブダイ領域が消費される。
While these and other known techniques for placing test structures on product wafers provide useful results, they are still not ideal. Specifically, the area available on the product wafer scribe line is severely limited and can accommodate only certain types of test structures. In addition, both the method within the scribe line and the method under the probe pad result in the test structure being located far from the most important active circuit configuration area, thus accurately representing the processing environment of the active circuit configuration. There is a drawback that it may not be. Although
本発明は、アクティブダイ領域を殆ど又は全く犠牲にせずに、製品ＩＣ上の試験構造体占有範囲を改善するための、複数の技術を開示する。 The present invention discloses a plurality of techniques for improving the test structure occupancy on a product IC with little or no sacrifice of the active die area.
本発明の一態様によると、「フィラーセル（ｆｉｌｌｅｒ ｃｅｌｌ）」（これは、配線混雑を防止／緩和する、及び／又はセル密度を均一化するために、アクティブ回路構成領域内に配置される、非機能性セルとして定義される）を、追加の領域又は相互接続を必要としない自己完結型試験構造体に置換する。現行の標準セルレイアウトは一般に、このようなフィラーセルを用いて、配線混雑を緩和している。例えばＣｏｎｇ， Ｊ．， ｅｔ ａｌ．“Ｏｐｔｉｍｉｚｉｎｇ ｒｏｕｔａｂｉｌｉｔｙ ｉｎ ｌａｒｇｅ-ｓｃａｌｅ ｍｉｘｅｄ-ｓｉｚｅ ｐｌａｃｅｍｅｎｔ，” ＡＳＰ-ＤＡＣ， ２０１３；及びＭｅｎｅｚｅｓ， Ｃ．， ｅｔ ａｌ．“Ｄｅｓｉｇｎ ｏｆ ｒｅｇｕｌａｒ ｌａｙｏｕｔｓ ｔｏ ｉｍｐｒｏｖｅ ｐｒｅｄｉｃｔａｂｉｌｉｔｙ，” Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ６ｔｈ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃａｒｉｂｂｅａｎ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｄｅｖｉｃｅｓ， Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ， ２００６を参照。Ｃ．Ｍａｙｏｒによる国際公開第２００９／０９０５１６Ａ１号（「監視セル及び監視セル配置方法（Ｍｏｎｉｔｏｒ Ｃｅｌｌ ａｎｄ Ｍｏｎｉｔｏｒ Ｃｅｌｌ Ｐｌａｃｅｍｅｎｔ Ｍｅｔｈｏｄ）」）は、フィラーセルを「監視セル（ｍｏｎｉｔｏｒ ｃｅｌｌ）」（図５、ステップ５４０を参照）に置換するというアイデアを提案しているものの、提案されている監視セルは、フィラーセルのスペースにフィットさせるには大き過ぎ、また更に重要なことには、スキャンチェインへの統合のために追加の相互接続を必要とする。本発明と関連して使用するために好適な、試験対応フィラー（フィル）セルの例は、上記米国仮特許出願、及びこの出願の図１１〜３２に開示されている。 According to one aspect of the present invention, a “filler cell” (which is disposed within the active circuit configuration region to prevent / mitigate wiring congestion and / or equalize cell density, Is replaced with a self-contained test structure that does not require additional areas or interconnections. Current standard cell layouts generally use such filler cells to reduce wiring congestion. For example, Cong, J. et al. , Et al. "Optimizing routing in large-scale mixed-size placement," ASP-DAC, 2013; and Menezes, C. et al. , Et al. See “Design of legal layouts to improve predictability,” Proceedings of the 6th IEEE International Conference on Devices, Circuits and Sciences 200. C. Mayor International Publication No. 2009 / 090516A1 ("Monitoring Cell and Monitoring Cell Placement Method") refers to filler cells as "monitoring cells" (see FIG. 5, step 540) ), But the proposed monitoring cell is too large to fit the filler cell space, and more importantly added for integration into the scan chain Requires interconnection. Examples of test-ready filler (fill) cells suitable for use in connection with the present invention are disclosed in the above US provisional patent application and FIGS. 11-32 of this application.
本発明の別の態様によると、デキャップ（ｄｅｃａｐ：デカップリング容量（ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔａｎｃｅ））セルを改造して、１つ又は複数の自己完結型試験構造体を組み込む。このようなデキャップセルの使用は、当該技術分野において公知である。例えばＸ． Ｍｅｎｇ， ｅｔ ａｌ．，“Ｎｏｖｅｌ Ｄｅｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔｏｒ Ｄｅｓｉｇｎｓ ｆｏｒ ｓｕｂ-９０ｎｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ，” Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ７ｔｈ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｑｕａｌｉｔｙ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ， ２００６を参照。 In accordance with another aspect of the invention, a decap (decoupling capacitance) cell is modified to incorporate one or more self-contained test structures. The use of such decap cells is known in the art. For example, X. Meng, et al. , “Novel Decoupling Capacitor Designs for sub-90 nm CMOS Technology,” Proceedings of the 7th IEEE International Symptom on Quality Electronics 6.
本発明の別の態様では、ウェルタップ（タップ）セルを改造して、１つ又は複数の自己完結型試験構造体を組み込む。このようなタップセルの使用は、当該技術分野において公知である。例えば、参照により本出願に援用される米国特許第６３８８３１５号（“Ｔａｐ ｃｏｎｎｅｃｔｉｏｎｓ ｆｏｒ ｃｉｒｃｕｉｔｓ ｗｉｔｈ ｌｅａｋａｇｅ ｓｕｐｐｒｅｓｓｉｏｎ ｃａｐａｂｉｌｉｔｙ”）、Ｊｕｎｇｅｂｌｕｔ， Ｔ．， ｅｔ ａｌ．， ２０１０，“Ａ ｍｏｄｕｌａｒ ｄｅｓｉｇｎ ｆｌｏｗ ｆｏｒ ｖｅｒｙ ｌａｒｇｅ ｄｅｓｉｇｎ ｓｐａｃｅ ｅｘｐｌｏｒａｔｉｏｎ，”図４（“ ａｄｄ ｗｅｌｌ ｔａｐ ｃｅｌｌｓ”）を参照。このような試験対応タップセルの例は、上記米国仮特許出願に開示されている。 In another aspect of the invention, the well tap (tap) cell is modified to incorporate one or more self-contained test structures. The use of such tap cells is well known in the art. See, for example, US Pat. No. 6,388,315 (“Tap connections for circuits with leakage suppression capability”), Jungleblut, T .; , Et al. , 2010, “A modular design for large large design space exploration,” FIG. 4 (“add well tap cells”). Examples of such test-capable tap cells are disclosed in the above-mentioned US provisional patent application.
本発明の更に別の態様によると、「ダミーフィル（ｄｕｍｍｙ ｆｉｌｌ）」領域（参照により本出願に援用される米国登録特許第７１３７０９２Ｂ２号参照）に試験構造体パターンを配置する。 In accordance with yet another aspect of the present invention, a test structure pattern is placed in a “dummy fill” region (see US Pat. No. 7,137,092 B2, incorporated herein by reference).
いずれも参照により本出願に援用される、米国特許第７２１７５７９号（“Ｖｏｌｔａｇｅ ｃｏｎｔｒａｓｔ ｔｅｓｔ ｓｔｒｕｃｔｕｒｅ”）及び特許文献２は、半導体ウェハのスクライブライン領域における、電圧コントラスト試験構造体の使用を開示している。本発明の別の態様は、更なる試験構造体の挿入のためのスクライブライン領域の使用を伴う。このようなスクライブライン領域は、実際の性能の問題又は既存のＤＲＣ（設計ルールチェック（ｄｅｓｉｇｎ ｒｕｌｅ ｃｈｅｃｋｉｎｇ）」フローとの適合性に関する要件を理由として、製品ウェハのアクティブダイ領域内において使用が推奨されないか又は禁止される場合がある試験構造体を実装するために、有利に使用できる。このような推奨されない／禁止された試験構造体の例としては、１つ若しくは複数の意図的な層間不整合を伴う構造体、設計ルール未満の若しくはカナリア（ｃａｎａｒｙ）構造体、又は密度若しくはパターン形成がアクティブダイ領域における要件と適合できない構造体が挙げられる。例えば、ｅビーム適合性カナリア試験構造体の例に関しては、参照により本出願に援用される、放棄された米国特許出願第２００９‐０１０２５０１Ａ１号（“Ｔｅｓｔ ｓｔｒｕｃｔｕｒｅｓ ｆｏｒ ｅ-ｂｅａｍ ｔｅｓｔｉｎｇ ｏｆ ｓｙｓｔｅｍａｔｉｃ ａｎｄ ｒａｎｄｏｍ ｄｅｆｅｃｔｓ ｉｎ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ”）を参照。この発明の特定の実施形態では、本発明の製品ＩＣウェハのダイ間スクライブライン領域の全体又は大半に、アクティブダイ領域内での使用が推奨されないか又は禁止されている電圧コントラスト試験構造体が配置される。 U.S. Pat. No. 7,217,579 ("Voltage contrast test structure") and U.S. Pat. No. 6,028,027, both incorporated by reference, disclose the use of voltage contrast test structures in the scribe line region of a semiconductor wafer. . Another aspect of the invention involves the use of a scribe line area for the insertion of additional test structures. Such scribe line areas are not recommended for use within the active die area of product wafers due to actual performance issues or requirements for compatibility with existing DRC (design rule checking) flows. An example of such a deprecated / prohibited test structure is one or more intentional interlayer mismatches, which can be advantageously used to implement test structures that may or may be prohibited. Structures with less than design rules or canaries, or structures whose density or patterning cannot meet the requirements in the active die area, for example for e-beam compatible canary test structures Is an abandoned U.S. patent issued which is hereby incorporated by reference. See application 2009-01050501 A1 ("Test structure for e-beam testing of systematic and random defects in integrated circuits"). In whole or most, voltage contrast test structures are placed that are not recommended or prohibited for use in the active die area.
本発明の別の態様は、試験パッド（上で定義されている「試験構造体（ｔｅｓｔ ｓｔｒｕｃｔｕｒｅ）」の１タイプ）の、上述のダミーフィル、フィラーセル、デキャップセル及び／若しくはタップセル位置への（並びに／又はこれらのセル内への）日和見的挿入を伴う。このような試験パッドは好ましくは、荷電粒子（例えばｅビーム）標的を備え、これは好ましくは、所与の技術のノードにおける最小の分解可能な特徴部分サイズの１倍〜１０倍の範囲内とするために、比較的小さな寸法にサイズ設定されるが、上記試験パッドはまた、マイクロ又はナノプローブ探査可能な接触パッドも備えてよい。このような試験パッドは、関連する試験構造体の上に位置決めしてよく、関連する試験構造体に隣接して位置決めしてよく、同一層上の隣接していない試験構造体に接続してよく、又は１つ若しくは複数の下層上の関連する試験構造体に接続してよい。 Another aspect of the present invention is to provide a test pad (one type of “test structure” as defined above) to the dummy fill, filler cell, decap cell and / or tap cell locations described above. With opportunistic insertion (and / or into these cells). Such a test pad preferably comprises a charged particle (eg e-beam) target, which is preferably in the range of 1 to 10 times the smallest resolvable feature size at a given technology node. In order to do this, the test pad may also be provided with a micro or nano probe probeable contact pad, although sized to relatively small dimensions. Such test pads may be positioned over the associated test structure, may be positioned adjacent to the associated test structure, and may be connected to non-adjacent test structures on the same layer. Or may be connected to associated test structures on one or more underlying layers.
本発明の他の態様は、従来のスクライブライン及びパッド下試験構造体を有して又は有さずに、上述のタイプの日和見的に挿入された試験構造体のうちの１つ、２つ、３つ又は４つを有するＩＣ及びＩＣレイアウトに関する。本発明のまた更なる態様は：上述のようなＩＣレイアウトを形成するためのＣＡＤ法；本発明による日和見的に挿入された試験構造体から得られた情報を少なくとも部分的に利用する製作プロセス；及び上記プロセスによって製造されたＩＣに関する。 Other aspects of the invention include one, two, or two of the above-described opportunistically inserted test structures, with or without conventional scribe lines and sub-pad test structures. It relates to an IC having three or four and an IC layout. Still further aspects of the present invention are: a CAD method for forming an IC layout as described above; a fabrication process that at least partially utilizes information obtained from opportunistically inserted test structures according to the present invention; And an IC manufactured by the above process.
従って、限定を意図したものではないが一般に、本発明の特定の態様は、例えば：少なくとも１０行、２０行、３０行又はそれを超える、少なくとも５０個、７５個、１００個又はそれを超える当接したセルを包含する、製品ＩＣに関する。上記製品ＩＣは：各上記行が、複数の論理セルを含むこと；並びに上記行のうちの少なくとも半分、３／４又は３／４超が、フィラー、デキャップ若しくはタップセル位置に（及び／又はこれらのセル内に）試験構造体を含むことを特徴とする。上記製品ＩＣは更に、上記行に少なくとも部分的に重なるダミーフィル領域に実装された、（試験パッドを含むがこれに限定されない）複数のダミーフィル試験構造体を内包する。上記ダミーフィル試験構造体は、いずれのパターン形成層、特に１つ又は２つ以上の金属層上に存在してよい。 Thus, although not intended to be limiting, in general, certain aspects of the invention include, for example: at least 10 rows, 20 rows, 30 rows or more, at least 50, 75, 100 or more It relates to a product IC including a contacted cell. The product IC includes: each of the rows includes a plurality of logic cells; and at least half, 3/4 or more than 3/4 of the rows are at filler, decap or tap cell locations (and / or these) Characterized in that it contains a test structure (in the cell). The product IC further includes a plurality of dummy fill test structures (including but not limited to test pads) mounted in a dummy fill region that at least partially overlaps the row. The dummy fill test structure may be present on any patterning layer, particularly one or more metal layers.
各試験構造体は好ましくは自己完結型であり、従ってオンチップ接続のために配線領域を使用する必要がない。換言すると、本発明のこの自己完結型態様により、フィラー／デキャップ／タップセルを本発明の試験セル／構造体に置換しても、利用可能な配線領域には影響しない。いくつかの実施形態では、上記自己完結型試験構造体は、多数の隣接するフィラー、デキャップ又はタップセルのフットプリントに形成してよく、従って更に大型の、及び／又は不規則形状の自己完結型試験構造体が実現可能である。上記製品ＩＣは、ｅビーム試験用に構成された試験構造体、ＳＥＭ点検用に構成された試験構造体、明視野点検用に構成された試験構造体、（マイクロプローブ、ナノプローブ若しくはプローブカードによる）プローブ接触用に構成された試験構造体、又はこれらのうちの２つ、３つ若しくは４つのいずれの組み合わせを内包してよい。 Each test structure is preferably self-contained, thus eliminating the need for wiring areas for on-chip connections. In other words, with this self-contained aspect of the present invention, replacing the filler / decap / tap cell with the test cell / structure of the present invention does not affect the available wiring area. In some embodiments, the self-contained test structure may be formed in a large number of adjacent filler, decap or tap cell footprints, and thus a larger and / or irregularly shaped self-contained test. A structure is feasible. The product IC includes a test structure configured for e-beam testing, a test structure configured for SEM inspection, a test structure configured for bright-field inspection, (by microprobe, nanoprobe or probe card) ) A test structure configured for probe contact, or any combination of two, three or four of these may be included.
また、限定を意図したものではないが一般に、本発明の他の態様は、例えば、配線領域と共に、少なくとも２０行、３０行、４０行又はそれを超える隣接する行の、少なくとも１００個、１５０個、２００個又はそれを超える隣接するセルを内包する連続領域を内包する、製品ＩＣに関する。上記製品ＩＣは：各行が、論理セルの過半数（又は６０％、７０％若しくは８０％等の超過半数）を含むこと；並びに上記連続領域が、少なくとも２５個（又は５０個、１００個、１５０個若しくはそれを超える）の、不規則に分散された自己完結型試験構造体も内包し、各上記自己完結型試験構造体が、上記列のうちの１つの、論理セル又はフィラーセル又はタップセルに好適であったはずの位置に位置決めされることを特徴とする。いくつかの実施形態では、上記試験構造体のうちの少なくともいくつかは、デキャップセルに内包される。上記製品ＩＣはまた、複数の自己完結型ダミーフィル試験構造体も含んでよく、各上記自己完結型ダミーフィル試験構造体は、上記連続領域に少なくとも部分的に重なるものの、（共用電源ネットへの接続を除いて）上記論理セルのいずれにも接続されない。いくつかの実施形態では、上記ダミーフィル試験構造体は、２つ以上の相互接続層を占有してよい。いくつかの実施形態では、上記試験構造体のうちの少なくともいくつかは、カナリア（即ち設計ルール未満の）試験構造体であり、上記ダミーフィル試験構造体のうちのいくつかは、ランダム欠陥試験構造体である。他の実施形態では、試験構造体は、システマティック故障モードを試験又は評価するために構成された、ＤＲコンプライアンント構造体を備えてよい。また、これらの組み合わせを備えた実施形態も同様に考えられる。 Also, although not intended to be limiting, in general, other aspects of the invention include, for example, at least 100, 150, at least 20, 30, 40, or more adjacent rows, along with wiring areas. , Which relates to a product IC containing a continuous region containing 200 or more adjacent cells. The product IC: each row contains a majority of logic cells (or more than 60%, 70% or 80%, etc.); and at least 25 (or 50, 100, 150) continuous regions (Or more), including randomly distributed self-contained test structures, each of the self-contained test structures being suitable for a logic cell or filler cell or tap cell in one of the columns It is positioned at a position that should have been. In some embodiments, at least some of the test structures are encapsulated in a decap cell. The product IC may also include a plurality of self-contained dummy fill test structures, each self-contained dummy fill test structure at least partially overlapping the continuous region (to a shared power net). It is not connected to any of the above logic cells (except for connection). In some embodiments, the dummy fill test structure may occupy more than one interconnect layer. In some embodiments, at least some of the test structures are canary (ie, less than design rules) test structures, and some of the dummy fill test structures are random defect test structures. Is the body. In other embodiments, the test structure may comprise a DR compliant structure configured to test or evaluate a systematic failure mode. Further, an embodiment provided with a combination of these is also conceivable.
また、限定を意図したものではないが一般に、本発明の他の態様は、例えば少なくとも以下のステップ：ＩＣウェハを初期製作ステップに供するステップ；上記ウェハの連続論理部分内に日和見的に分散された、少なくとも５個（又は１０個、２０個、４０個若しくはそれを超える）の自己完結型試験構造体からの測定を得るステップ；並びに上記試験構造体から得られた測定に少なくとも部分的に基づいて、上記ウェハを、追加の及び／又は修正された製作ステップに選択的に供するステップを含む、ＩＣ製作プロセスに関する。特定の実施形態では、測定を得るステップは、荷電粒子によって（例えばｅビームによって）上記試験構造体を励起するステップ、明視野点検によって上記試験構造体を点検するステップ、ＳＥＭ点検によって上記試験構造体を点検するステップ、又は電気的測定のためのプローブ探査によって上記試験構造体に接触するステップを伴ってよい。特定の実施形態では、上記ウェハを、追加の製作ステップ又は物理的故障分析に選択的に供するステップは、上記初期製作ステップのうちの１つ若しくは複数を再実行するかどうかを決定するステップ、又は上記追加の製作ステップを実施するかどうか、若しくは上記ウェハを破棄するかどうかを決定するステップを伴ってよい。 Also, although not intended to be limiting, in general, other aspects of the invention include, for example, at least the following steps: subjecting the IC wafer to an initial fabrication step; and opportunistically distributed within the continuous logic portion of the wafer. Obtaining measurements from at least 5 (or 10, 20, 40 or more) self-contained test structures; and based at least in part on the measurements obtained from the test structures. And an IC fabrication process comprising selectively subjecting the wafer to additional and / or modified fabrication steps. In certain embodiments, obtaining a measurement comprises exciting the test structure with charged particles (eg, by e-beam), inspecting the test structure with bright field inspection, and testing the structure with SEM inspection. Or contacting the test structure by probing for electrical measurements. In certain embodiments, selectively subjecting the wafer to additional fabrication steps or physical failure analysis determines whether to re-execute one or more of the initial fabrication steps, or It may involve determining whether to perform the additional fabrication steps or whether to discard the wafer.
また、限定を意図したものではないが一般に、本発明の特定の実施形態によると、製品ＩＣウェハを作製するためのプロセスは、例えば少なくとも以下のステップ：初期製品ウェハレイアウトを得るステップ；コンピュータを用いて上記初期製品ウェハレイアウトを分析し、試験構造体挿入のための日和見的領域（例えばダミーフィル、フィラーセル、タップセル、デキャップセル）を識別するステップ；上記コンピュータを用いて、試験構造体挿入のための上記日和見的領域を横断して、少なくとも１つの分散型ＤＯＥを一体として構成する複数の試験構造体を挿入することによって、上記初期製品ウェハレイアウトを修正するステップ；１つ又は複数の上記分散型ＤＯＥを利用するために必要な情報ではなく、上記修正された製品ウェハレイアウトを製作するために必要な情報を、コンピュータ可読レイアウトデータレコードに保存するステップ；及び上記レイアウトデータレコードから製作者に情報を提供することにより、上記修正された製品ウェハレイアウトに基づくウェハの製作を可能とするステップを含む。本発明のこの態様及び他の態様によると、このようなレイアウト修正は、設計フロー中（即ち設計終了前）、又は後続の１つ又は複数のマスクデータ処理（ｍａｓｋ ｄａｔａ ｐｒｏｃｅｓｓｉｎｇ：ＭＤＰ）ステップ中、又はこれら両方の間に進行させることができる。本発明の関連する態様によると、ＩＣ製品チップを作製するための方法は例えば、少なくとも以下のステップ：少なくとも１つの分散型ＤＯＥを一体として構成する複数の埋入型試験構造体を有する複数の製品ＩＣダイを備える、第１の製品ＩＣウェハを受承するステップ：上記１つ又は複数の分散型ＤＯＥのうちの少なくとも１つを識別して利用できるようにするデータを受信するステップ；上記１つ又は複数の分散型ＤＯＥのうちの上記少なくとも１つを利用して、上記第１の製品ＩＣウェハの製作に関する情報を得るステップ；及び上記第１の製品ＩＣウェハを、複数のＩＣ製品チップへと加工するステップを含んでよい。上記方法は更に、少なくとも以下の追加のステップ：上記第１の製品ＩＣウェハと同一の、第２の製品ウェハを受承するステップ；第２の製品ＩＣウェハ上の、１つ又は複数の上記分散型ＤＯＥの少なくとも１つを利用して、上記第２の製品ＩＣウェハの製作に関する情報を得るステップ；及び上記第２の製品ＩＣウェハを、複数のＩＣ製品チップへと加工するステップを含んでよい。本発明のこれらの態様によると、上記１つ若しくは複数のＤＯＥ及び／又は１つ若しくは複数の試験構造体からのデータを、ウェハ配置の決定、再加工の決定、プロセス制御、歩留まりの学習、又は欠陥の診断において利用してよい。 Also, although not intended to be limiting, in general, according to certain embodiments of the invention, the process for making a product IC wafer includes, for example, at least the following steps: obtaining an initial product wafer layout; using a computer Analyzing the initial product wafer layout and identifying opportunistic areas (eg, dummy fills, filler cells, tap cells, decap cells) for test structure insertion; Modifying the initial product wafer layout by inserting a plurality of test structures integrally comprising at least one distributed DOE across the opportunistic region for; one or more of the distributions The above-mentioned modified product wafer, not the information required to use the mold DOE Storing information necessary to fabricate the iout in a computer readable layout data record; and providing information to the producer from the layout data record to produce a wafer based on the modified product wafer layout. Including steps to enable. In accordance with this and other aspects of the present invention, such layout modifications are performed during the design flow (ie, before design completion) or during one or more subsequent mask data processing (MDP) steps. Or it can proceed between both. In accordance with a related aspect of the invention, a method for making an IC product chip includes, for example, at least the following steps: a plurality of products having a plurality of embedded test structures integrally comprising at least one distributed DOE Receiving a first product IC wafer comprising an IC die: receiving data that identifies and makes available at least one of the one or more distributed DOEs; Or using said at least one of a plurality of distributed DOEs to obtain information about the production of said first product IC wafer; and said first product IC wafer into a plurality of IC product chips A processing step may be included. The method further includes at least the following additional steps: receiving a second product wafer identical to the first product IC wafer; one or more of the distributions on the second product IC wafer. Utilizing at least one of the mold DOEs to obtain information regarding the fabrication of the second product IC wafer; and processing the second product IC wafer into a plurality of IC product chips. . According to these aspects of the invention, data from the one or more DOEs and / or one or more test structures can be used to determine wafer placement, rework decisions, process control, yield learning, or It may be used in the diagnosis of defects.
また、限定を意図したものではないが一般に、本発明の別の態様によると、製品ＩＣウェハは、少なくとも：多数のｅビーム励起性試験構造体（又はパッド／標的）が中に分散された、機能性製品回路構成の領域；及びｅビームスキャナに、いずれの試験構造体（又はパッド／標的）を励起する機会も逸することなく、（走査方向に測定された）その走査長さ全体の少なくとも１０％、１５％又は２０％をそれぞれスキップさせる、複数のｅビームスキップ領域を備えてよい。上記製品ＩＣウェハは好ましくは、少なくとも、それぞれ上記機能性製品回路構成の領域の幅全体に亘って広がる１つ又は複数の空のｅビーム走査トラックを更に含んでよい。 Also, generally but not exclusively, according to another aspect of the invention, a product IC wafer comprises at least: a number of e-beam excitable test structures (or pads / targets) dispersed therein, The area of the functional product circuitry; and the e-beam scanner at least of its entire scan length (measured in the scan direction) without losing the opportunity to excite any test structure (or pad / target) A plurality of e-beam skip regions may be provided that respectively skip 10%, 15%, or 20%. The product IC wafer may preferably further comprise at least one or more empty e-beam scanning tracks each extending across the entire width of the functional product circuit configuration region.
また、限定を意図したものではないが一般に、本発明の別の態様は、例えば少なくとも：少なくとも３×３（又は５×５、１０×１０、２０×２０若しくは５０×５０等）の製品ダイのアレイであって、スクライブライン領域が上記製品ダイを隔てている、アレイを内包する製品ウェハに関する。上記ウェハは：各上記製品ダイが、製品機能性をサポートする、複数（多数）の動作可能な（組み合わせ及び／又は順序）論理セルを含むこと；各製品ダイが、上記論理セルが点在する複数の試験対応タップセルを含み、上記試験対応タップセルは、（ｅビーム試験パッドを有する又は有しない）自己完結型電圧コントラスト試験構造体を備えること；並びに各スクライブライン領域が、（対応するｅビーム試験パッドを有する又は有しない）複数の電圧コントラスト試験構造体を内包することを特徴とする。上記製品ダイは更に：（ｅビーム試験パッドを有する若しくは有しない）自己完結型電圧コントラスト試験構造体をそれぞれ備える、複数の試験対応デキャップセル；（対応するｅビーム試験パッドを有する若しくは有しない）自己完結型電圧コントラスト試験構造体をそれぞれ備える、複数の試験対応フィラーセル；及び／又は（対応するｅビーム試験パッドを有する若しくは有しない）上記製品ダイのダミーフィル領域に実装された、複数の自己完結型電圧コントラスト試験構造体を含んでよい。特定の実施形態では、上記スクライブライン領域には、略全体的に、（ｅビーム標的パッドを含む）電圧コントラスト試験構造体が配置され、上記スクライブライン領域に内包された上記試験構造体のうちのいくつか又は過半数は、意図的な層の不整合を内包し、及び／又はプロセス設計ルールの意図的な違反を内包する。 Also, although not intended to be limiting, in general, another aspect of the invention is for example: at least: at least 3 × 3 (or 5 × 5, 10 × 10, 20 × 20 or 50 × 50, etc.) product die An array, wherein the scribe line area separates the product dies and relates to a product wafer containing the array. The wafer: each product die includes a plurality (many) operable (combined and / or ordered) logic cells that support product functionality; each product die is interspersed with the logic cells A plurality of test-capable tap cells, the test-capable tap cells comprising a self-contained voltage contrast test structure (with or without an e-beam test pad); and each scribe line region (with a corresponding e-beam test Including a plurality of voltage contrast test structures (with or without pads). The product die further includes: a plurality of test capable decap cells each comprising a self-contained voltage contrast test structure (with or without an e-beam test pad); (with or without a corresponding e-beam test pad) A plurality of test capable filler cells each comprising a self-contained voltage contrast test structure; and / or a plurality of self mounted in a dummy fill region of the product die (with or without a corresponding e-beam test pad) A complete voltage contrast test structure may be included. In certain embodiments, the scribe line region is substantially entirely disposed with a voltage contrast test structure (including an e-beam target pad) of the test structures contained in the scribe line region. Some or the majority contain intentional layer mismatches and / or contain intentional violations of process design rules.
また、限定を意図したものではないが一般に、本発明の別の態様は、例えば少なくとも以下のステップ：製品ＩＣウェハを初期製作ステップに供するステップ；少なくとも４０個（好ましくは少なくとも１００個）の自己完結型試験構造体から、ｅビーム励起測定を得るステップであって、上記試験構造体のうちの少なくとも２０個は、上記ウェハの連続論理部分（即ち機能性製品論理を内包する上記ウェハの部分）内に不規則に分散され、また上記試験構造体のうちの少なくとも２０個は、上記ウェハのスクライブライン領域内に配置されている、ステップ；及び上記試験構造体から得られた測定に少なくとも部分的に基づいて、上記ウェハを、追加の製作ステップに選択的に供するステップを含む、ＩＣ製作プロセスに関する。特定の好ましい実施形態では、上記測定を得るステップは、（例えば単一のピクセル値又は１０未満のピクセル値をサンプリングすることによって）上記ウェハのいずれの実質的な部分を連続的に走査することなく、上記ウェハの上記スクライブライン領域に配置されたｅビーム標的パッドを標的とするステップを含む。特定の好ましい実施形態では、上記測定を得るステップは、上記ウェハのいずれの実質的な部分を連続的に走査することなく、上記ウェハの上記連続論理領域内に配置されたｅビーム標的パッドを選択的に標的とするステップを含む。いくつかの実施形態では、上記選択的に供するステップは、上記初期製作ステップのうちの１つ又は複数を再実行するかどうかを決定するステップを含んでよい。またいくつかの実施形態では、上記選択的に供するステップは、上記追加の製作ステップを実施するかどうかを決定するステップを含んでよい。 Also, although not intended to be limiting, in general, another aspect of the invention includes, for example, at least the following steps: subjecting the product IC wafer to an initial fabrication step; at least 40 (preferably at least 100) self-contained Obtaining an e-beam excitation measurement from a mold test structure, wherein at least 20 of the test structures are in a continuous logic portion of the wafer (ie, the portion of the wafer containing functional product logic). And at least 20 of the test structures are disposed within a scribe line region of the wafer; and at least partially in measurements obtained from the test structures. The present invention relates to an IC fabrication process comprising selectively subjecting the wafer to additional fabrication steps. In certain preferred embodiments, the step of obtaining the measurement is performed without continuously scanning any substantial portion of the wafer (eg, by sampling a single pixel value or less than 10 pixel values). Targeting an e-beam target pad disposed in the scribe line region of the wafer. In certain preferred embodiments, obtaining the measurement selects an e-beam target pad disposed within the continuous logic region of the wafer without continuously scanning any substantial portion of the wafer. Targeted steps. In some embodiments, the selectively providing step may include determining whether to re-execute one or more of the initial fabrication steps. In some embodiments, the selectively providing step may include determining whether to perform the additional fabrication step.
本発明の特定の実施形態は、電気的にプローブ探査可能な試験構造体を含んでよく、上記試験構造体は、上記米国仮特許出願に記載されているタイプのものを含むがそれに限定されず、製品ウェハのスクライブライン領域内に配置される。上記電気的にプローブ探査可能な試験構造体は、それ自体のプローブパッドを含んでよく、又は単一のパッドをプローブパッド及びｅビーム標的パッドの両方として機能させることができるように、近接した電圧コントラスト試験構造体と１つ若しくは複数のパッドを共有してよい。 Particular embodiments of the present invention may include an electrically probeable test structure, including but not limited to those of the type described in the above US provisional patent application. In the scribe line area of the product wafer. The electrically probeable test structure may include its own probe pad, or a close voltage so that a single pad can function as both a probe pad and an e-beam target pad. One or more pads may be shared with the contrast test structure.
以下の議論において、（以下の図１１〜８５の）本発明のセルは、「セル（ｃｅｌｌ）」とも「手段（ｍｅａｎｓ）」とも呼ばれる。明瞭性及び明確性のために、例えば「ＦＩＧ８２セル（ＦＩＧ８２ ｃｅｌｌ）」という呼称は、「図８２に示すトポロジ設計を有するセル」を意味し、その一方で「ＦＩＧ８２手段（ＦＩＧ８２ ｍｅａｎｓ）」という同様の呼称は、米国特許法第１１２条第６項の下で、「図８２セルの論理機能、即ち「駆動強度１における２入力３状態マルチプレクサ」を実装し、かつ図８２に示す構造又は同等の構造を有する、セル」を包含するものと解釈される。
In the following discussion, the cell of the present invention (of FIGS. 11-85 below) is also referred to as a “cell” or “means”. For the sake of clarity and clarity, for example, the designation “FIG82 cell” means “cell having the topology design shown in FIG. 82”, while “FIG82 means” is similar. Is under the provisions of 35 U.S.C. 112, Paragraph 6, "Implementing the logic function of FIG. 82 cell, ie," two-input three-state multiplexer at
限定を意図したものではないが一般に、本発明の更なる態様は、少なくとも５００個（又は１０００個、１５００個等）のセルの連続論理領域内に、（ｉ）ＦＩＧ３３Ａ‐Ｂセル；ＦＩＧ３４Ａ‐Ｂセル；ＦＩＧ３５Ａ‐Ｂセル；ＦＩＧ３６Ａ‐Ｂセル；ＦＩＧ３７Ａ‐Ｂセル；ＦＩＧ３８Ａ‐Ｂセル；ＦＩＧ３９Ａ‐Ｂセル；ＦＩＧ４０Ａ‐Ｂセル；ＦＩＧ４１Ａ‐Ｂセル；ＦＩＧ４２Ａ‐Ｂセル；ＦＩＧ４３Ａ‐Ｂセル；ＦＩＧ４４Ａ‐Ｂセル；ＦＩＧ４５セル；ＦＩＧ４６セル；ＦＩＧ４７セル；ＦＩＧ４８セル；ＦＩＧ４９セル；ＦＩＧ５０セル；ＦＩＧ５１セル；ＦＩＧ５２セル；ＦＩＧ５３セル；ＦＩＧ５４セル；ＦＩＧ５５セル；ＦＩＧ５６セル；ＦＩＧ５７セル；ＦＩＧ５８セル；ＦＩＧ５９セル；ＦＩＧ６０セル；ＦＩＧ６１セル；ＦＩＧ６２セル；ＦＩＧ６３セル；ＦＩＧ６４セル；ＦＩＧ６５セル；ＦＩＧ６６セル；ＦＩＧ６７セル；ＦＩＧ６８セル；ＦＩＧ６９セル；ＦＩＧ７０セル；ＦＩＧ７１セル；ＦＩＧ７２セル；ＦＩＧ７３セル；ＦＩＧ７４セル；ＦＩＧ７５セル；ＦＩＧ７６セル；ＦＩＧ７７セル；ＦＩＧ７８セル；ＦＩＧ７９セル；ＦＩＧ８０セル；ＦＩＧ８１セル；ＦＩＧ８２セル；ＦＩＧ８３Ａ‐Ｂセル；ＦＩＧ８４セル；及びＦＩＧ８５セルからなるセットから選択された、少なくともある選択された個数（例えば３個、４個、５個、６個、７個等）の別個の機能性セルと、（ｉｉ）少なくとも１つ（又は２つ、３つ、４つ等）の別個のタイプを含み、かつ：ＦＩＧ１１セル；ＦＩＧ１２セル；ＦＩＧ１３セル；ＦＩＧ１４セル；ＦＩＧ１５セル；ＦＩＧ１６セル；ＦＩＧ１７セル；ＦＩＧ１８セル；ＦＩＧ１９セル；ＦＩＧ２０セル；ＦＩＧ２１セル；ＦＩＧ２２セル；ＦＩＧ２３セル；ＦＩＧ２４セル；ＦＩＧ２５セル；ＦＩＧ２６セル；ＦＩＧ２７セル；ＦＩＧ２８セル；ＦＩＧ２９セル；ＦＩＧ３０セル；ＦＩＧ３１セル；及びＦＩＧ３２セルからなるセットから選択された、少なくとも１０個の試験対応セルとを内包する、製品集積回路に関する。本発明の別の態様は、例えば上述のセットから選択された、少なくともある選択された個数の別個のセルをインスタンス化及び製作することによって、上記ＩＣを作製するための方法に関する。 In general, but not intended to be limiting, a further aspect of the present invention is to provide (i) a FIG33A-B cell; FIG34A-B within a continuous logic region of at least 500 (or 1000, 1500, etc.) cells. FIG35A-B cell; FIG37A-B cell; FIG38A-B cell; FIG39A-B cell; FIG40A-B cell; FIG41A-B cell; FIG42A-B cell; FIG43A-B cell; FIG. 47 cells; FIG. 48 cells; FIG. 49 cells; FIG. 51 cells; FIG. 52 cells; FIG. 53 cells; FIG. 54 cells; FIG. 55 cells; FIG 1 cell; FIG62 cell; FIG63 cell; FIG64 cell; FIG65 cell; FIG66 cell; FIG67 cell; FIG68 cell; FIG70 cell; FIG71 cell; FIG72 cell; FIG78 cell; FIG79 cell; FIG80 cell; FIG81 cell; FIG82 cell; FIG83A-B cell; FIG84 cell; and FIG85 cell; and at least some selected number (eg, 3, 4, 5); Individual functional cells, and (ii) at least one (or two, three, four, etc.) distinct types and: FIG. 11 cells; FIG. 12 cells; FIG13 cell; FIG14 cell; FI 15 cells; FIG 16 cells; FIG 17 cells; FIG 18 cells; FIG 19 cells; FIG 20 cells; FIG 21 cells; FIG 22 cells; FIG 23 cells; FIG 25 cells; FIG 26 cells; FIG 27 cells; FIG 28 cells; FIG 29 cells; And a product integrated circuit containing at least 10 test-ready cells selected from a set of FIG32 cells. Another aspect of the invention relates to a method for fabricating the IC by instantiating and fabricating at least a selected number of distinct cells, for example selected from the set described above.
また、限定を意図したものではないが一般に、本発明の更なる態様は、少なくとも２００個（又は５００個、１０００個等）の手段の連続論理領域内に、（i）ＦＩＧ３３Ａ‐Ｂ手段；ＦＩＧ３４Ａ‐Ｂ手段；ＦＩＧ３５Ａ‐Ｂ手段；ＦＩＧ３６Ａ‐Ｂ手段；ＦＩＧ３７Ａ‐Ｂ手段；ＦＩＧ３８Ａ‐Ｂ手段；ＦＩＧ３９Ａ‐Ｂ手段；ＦＩＧ４０Ａ‐Ｂ手段；ＦＩＧ４１Ａ‐Ｂ手段；ＦＩＧ４２Ａ‐Ｂ手段；ＦＩＧ４３Ａ‐Ｂ手段；ＦＩＧ４４Ａ‐Ｂ手段；ＦＩＧ４５手段；ＦＩＧ４６手段；ＦＩＧ４７手段；ＦＩＧ４８手段；ＦＩＧ４９手段；ＦＩＧ５０手段；ＦＩＧ５１手段；ＦＩＧ５２手段；ＦＩＧ５３手段；ＦＩＧ５４手段；ＦＩＧ５５手段；ＦＩＧ５６手段；ＦＩＧ５７手段；ＦＩＧ５８手段；ＦＩＧ５９手段；ＦＩＧ６０手段；ＦＩＧ６１手段；ＦＩＧ６２手段；ＦＩＧ６３手段；ＦＩＧ６４手段；ＦＩＧ６５手段；ＦＩＧ６６手段；ＦＩＧ６７手段；ＦＩＧ６８手段；ＦＩＧ６９手段；ＦＩＧ７０手段；ＦＩＧ７１手段；ＦＩＧ７２手段；ＦＩＧ７３手段；ＦＩＧ７４手段；ＦＩＧ７５手段；ＦＩＧ７６手段；ＦＩＧ７７手段；ＦＩＧ７８手段；ＦＩＧ７９手段；ＦＩＧ８０手段；ＦＩＧ８１手段；ＦＩＧ８２手段；ＦＩＧ８３Ａ‐Ｂ手段；ＦＩＧ８４手段；及びＦＩＧ８５手段からなるセットから選択された、少なくともある選択された個数（２個、３個、４個、５個等）の別個の「手段」（即ち対応する手段又は米国特許法第１１２条第６項による「その等価物」）と、（ii）少なくとも１つ（又は２つ、３つ、４つ等）の別個のタイプを含み、かつ：ＦＩＧ１１手段；ＦＩＧ１２手段；ＦＩＧ１３手段；ＦＩＧ１４手段；ＦＩＧ１５手段；ＦＩＧ１６手段；ＦＩＧ１７手段；ＦＩＧ１８手段；ＦＩＧ１９手段；ＦＩＧ２０手段；ＦＩＧ２１手段；ＦＩＧ２２手段；ＦＩＧ２３手段；ＦＩＧ２４手段；ＦＩＧ２５手段；ＦＩＧ２６手段；ＦＩＧ２７手段；ＦＩＧ２８手段；ＦＩＧ２９手段；ＦＩＧ３０手段；ＦＩＧ３１手段；及びＦＩＧ３２手段からなるセットから選択された、少なくとも１０個の試験対応「手段」とを内包する、製品集積回路に関する。本発明の別の態様は、例えば上述のセットから選択された、少なくともある選択された個数の別個の手段をインスタンス化及び製作することによって、上記ＩＣを作製するための方法に関する。本発明の更なる態様は、少なくともある選択された個数（１個、２個、３個、４個）の上で定義したタイプのＩＣと、１つ又は複数の充電式電源といった他の任意の構成部品とを含む、電子システム（据え置き型又は携帯型）に関する。また、本発明のまた更なる態様は、例えば少なくともある選択された個数の、上で言及した「セル」及び／又は「手段」をインスタンス化することによって、上記ＩＣを作製するための方法に関する。 Also, although not intended to be limiting, in general, further aspects of the present invention include (i) FIG33A-B means; FIG34A within at least 200 (or 500, 1000, etc.) continuous logic regions. FIG. 35A-B means; FIG. 37A-B means; FIG. 38A-B means; FIG. 39A-B means; FIG. 40A-B means; FIG. 41A-B means; FIG. 42A-B means; FIG. 47 means; FIG. 48 means; FIG. 49 means; FIG. 51 means; FIG. 52 means; FIG. 53 means; FIG. 54 means; FIG. 55 means; FIG. Means: FI FIG. 61 means; FIG. 62 means; FIG. 63 means; FIG. 65 means; FIG. 67 means; FIG. 67 means; FIG. 69 means; FIG. 70 means; FIG78 means; FIG79 means; FIG80 means; FIG81 means; FIG82 means; FIG83A-B means; FIG84 means; and at least some selected number (two, three, four) selected from the set consisting of FIG85 means; 5) etc.) separate “means” (ie corresponding means or “its equivalent” according to 35 USC 112, paragraph 6), and (ii) at least one (or two, three, four, And so on) and includes: FIG. 11 hand FIG14 means; FIG14 means; FIG15 means; FIG16 means; FIG17 means; FIG18 means; FIG19 means; FIG21 means; FIG22 means; FIG23 means; FIG25 means; FIG26 means; Means; FIG. 29 means; FIG. 30 means; FIG. 31 means; and a product integrated circuit comprising at least 10 test-compatible “means” selected from the set consisting of FIG. Another aspect of the invention relates to a method for fabricating the IC by instantiating and fabricating at least a selected number of distinct means, for example selected from the set described above. A further aspect of the present invention is to provide an IC of the type defined above at least some selected number (1, 2, 3, 4) and any other optional such as one or more rechargeable power supplies. The present invention relates to an electronic system (stationary type or portable type) including components. A still further aspect of the invention also relates to a method for making said IC, for example by instantiating at least a selected number of the “cells” and / or “means” mentioned above.
例示的な論理及び試験対応セル（図１１〜８５）は、テーパードデバイスの使用を回避することによって、このようなデバイスに関連するパラメトリック変動性の問題及び機能的歩留まり損失の問題を回避しているが、当業者であれば、これらのセルの同等の代替バージョンがテーパードデバイスを採用してよいこと、及び上記代替的なテーパードバージョンが本発明の範囲内であることを、容易に理解するであろう。 The exemplary logic and test capable cells (FIGS. 11-85) avoid the parametric variability and functional yield loss issues associated with such devices by avoiding the use of tapered devices. However, those skilled in the art will readily understand that equivalent alternative versions of these cells may employ tapered devices and that the alternative tapered versions are within the scope of the present invention. Let's go.
本発明の別の態様は、荷電粒子カラム（電子又はイオン）を用いたツールの使用に関し、上記ツールの主要な機能は、半導体ウェハの表面上の欠陥を発見すること（即ち点検器として機能すること）である。（本説明は用語「ｅビーム（ｅ−ｂｅａｍ）」を使用するが、本説明は全ての荷電ビームに当てはまることを理解されたい。） Another aspect of the invention relates to the use of tools with charged particle columns (electrons or ions), the main function of which is to find defects on the surface of the semiconductor wafer (i.e. function as an inspector). That is). (This description uses the term “e-beam”, but it should be understood that this description applies to all charged beams.)
本発明の一態様に従い、本発明者らは、ウェハ表面上のピクセルをサンプリングするＶＣ点検器を説明する。この走査方法は、以前に設計されたあらゆる点検器とは原理的に異なる。一実施形態では、ピクセルは、特定の指定されたＸ−Ｙ座標を有し、そのピクセル値（即ち電子ビーム信号）を用いて、欠陥が存在しているかいないかが決定される。これは、従来技術の典型的な２Ｄ点検ではなく、０Ｄ点検と考えることができる。 In accordance with one aspect of the present invention, we describe a VC checker that samples pixels on the wafer surface. This scanning method differs in principle from any previously designed checker. In one embodiment, the pixel has certain specified XY coordinates, and its pixel value (ie, the electron beam signal) is used to determine if a defect is present. This can be thought of as a 0D inspection, rather than a typical 2D inspection of the prior art.
一実施形態では、上記ピクセルは、電圧コントラスト欠陥を発見する目的のために明確に形成された、電子試験構造体内の「パッド（ｐａｄ）」に対応する。ビームは上記パッドを、指定された時間に亘って照明する。各試験構造体は、１つ又は複数のパッドを有してよい（点検器はパッド１つあたり１ピクセルを読み出す）。上記試験パッドは、パターンが主に「試験チップ（ｔｅｓｔ ｃｈｉｐ）」として設計されている半導体ウェハ上に存在してよく、又は「製品ウェハ（ｐｒｏｄｕｃｔ ｗａｆｅｒ）」に埋め込まれてもよい。 In one embodiment, the pixels correspond to “pads” in the electronic test structure that are specifically formed for the purpose of finding voltage contrast defects. The beam illuminates the pad for a specified time. Each test structure may have one or more pads (inspector reads one pixel per pad). The test pad may be on a semiconductor wafer whose pattern is primarily designed as a “test chip” or may be embedded in a “product wafer”.
一実施形態では、各ピクセルは、半導体製品レイアウトのある特定の具体的位置に対応する。製品上のこれらの位置における信号異常が、１つ又は複数の特定のタイプの欠陥の指標となるため、これらのピクセルが選択される。 In one embodiment, each pixel corresponds to a specific specific location in the semiconductor product layout. These pixels are selected because signal anomalies at these locations on the product are indicative of one or more specific types of defects.
一実施形態では、ステージは、「ステップ・アンド・スキャン（ｓｔｅｐ ａｎｄ ｓｃａｎ）」点検と同様に静止状態で保持される。ある所与の視野に対応するピクセル値が感知されると、上記ステージは、次のピクセルのセットを読み出すことができる別の位置へと移動する。 In one embodiment, the stage is held stationary, similar to a “step and scan” inspection. When a pixel value corresponding to a given field of view is sensed, the stage moves to another location where the next set of pixels can be read.
一実施形態では、ステージは、ピクセルの走査中に移動し、これに従ってｅビームを屈折させてステージの移動を補償することによって、点検が行われる。 In one embodiment, the stage is inspected by moving during pixel scanning and refracting the e-beam accordingly to compensate for stage movement.
一実施形態では、各位置におけるピクセル読み出しの期間は、各ピクセルに関して動的であり、即ち各点において点検されている試験構造体又は製品回路に応じて、ビームをその位置に保持する期間は好適に変化する。 In one embodiment, the period of pixel readout at each location is dynamic for each pixel, i.e., depending on the test structure or product circuit being inspected at each point, the duration of holding the beam at that location is preferred. To change.
一実施形態では、ウェハ上のビームのサイズは固定されておらず、読み出される各位置に対して動的に変化する。このタイプのビーム成形は、ｅビーム描画装置において使用されるものと同様である。構造体毎のスポットのサイズ設定により、ビームを各構造体に対して最適化できる。この最適化は典型的には、点検の信号対ノイズ比を最大化できる。本発明の別の態様は、試験パッドを有する電圧コントラスト被測定デバイス（ｖｏｌｔａｇｅ−ｃｏｎｔｒａｓｔ ｄｅｖｉｃｅ−ｕｎｄｅｒ−ｔｅｓｔ：「ＶＣ ＤＵＴ」）の設計に関し、完全な構造体を、極わずかなピクセル（１０未満）のみで試験する。上記ＶＣ ＤＵＴは、そのサイズ及び形状が非円形入射ｅビームを受け入れながら同時にＳＮＲを最大化する、試験パッドを有してよい。上記ビームはまた、正方形状のパッドに適合するように、同様に正方形状であってよい。上記パッドは、３を超える非対称アスペクト比（Ｘ／Ｙ長さ比）を有するビーム（例えばＸ寸法１００ｎｍ及びＹ寸法３００〜６００ｎｍのＤＵＴは、アスペクト比３：１、４：１、５：１を有することになる）を捕捉するよう構成してよい。 In one embodiment, the size of the beam on the wafer is not fixed and changes dynamically for each position that is read. This type of beam shaping is similar to that used in e-beam writing apparatus. By setting the spot size for each structure, the beam can be optimized for each structure. This optimization can typically maximize the signal-to-noise ratio of the inspection. Another aspect of the present invention relates to the design of a voltage-contrast device-under-test (“VC DUT”) having a test pad, with a complete structure and very few pixels (less than 10). Only to test. The VC DUT may have a test pad whose size and shape accepts a non-circular incident e-beam while simultaneously maximizing SNR. The beam may also be square as well to fit a square pad. The pad has a beam with an asymmetric aspect ratio (X / Y length ratio) greater than 3 (eg, a DUT with an X dimension of 100 nm and a Y dimension of 300-600 nm has an aspect ratio of 3: 1, 4: 1, 5: 1. May be configured to capture).
本発明のこれらの及びその他の態様、特徴及び利点を、以下の一連の図面において例示する。 These and other aspects, features and advantages of the present invention are illustrated in the following series of drawings.
図１は、標準セルレイアウトの例示的セクションの概念図であり、上記レイアウトは、複数の行に配設された論理セル（Ｌ）、タップセル（Ｔ）及びフィラーセル（Ｆ）と、上記列の間の配線チャネルと、近傍のデキャップセル（ｄＣ）とを含む。図示されているように、この例示的セクション内におけるデキャップ、タップ及びフィラーセルの全体的な分散は不規則であり、いずれの明確なパターン又は対称性に従うものではない。（当業者であれば、この図示が概念的なものであり、実際のレイアウトそのものを表すのではなく、本発明の原理を説明することのみを意図したものであることを容易に認識するであろう。）事実、当業者であれば、タップセルが典型的には１つのサイズであり、規則的な、又は略規則的な間隔で存在することを理解するであろう。同様に、当業者であれば、デキャップセルは、標準セル行内にフィットするようにサイズ設定でき、標準セル行内に配置でき、またそのようにサイズ設定及び配置されることが多いことも認識するであろう。 FIG. 1 is a conceptual diagram of an exemplary section of a standard cell layout, which includes logic cells (L), tap cells (T) and filler cells (F) arranged in a plurality of rows, and the above columns. And a neighboring decap cell (dC). As shown, the overall distribution of decaps, taps and filler cells within this exemplary section is irregular and does not follow any well-defined pattern or symmetry. (Those skilled in the art will readily recognize that this illustration is conceptual and does not represent the actual layout itself, but is only intended to illustrate the principles of the invention. In fact, those skilled in the art will appreciate that tap cells are typically one size and are present at regular or substantially regular intervals. Similarly, those skilled in the art will also recognize that decap cells can be sized to fit within standard cell rows, can be placed within standard cell rows, and are often sized and placed as such. Will.
図２は、図１と同一の従来技術のレイアウトを示すが、第１の層内にダミーフィル領域が示されている。これらのダミーフィル領域は斜線付き領域として示されており、また図示されているように、規則的な（例えば長方形の）又は不規則な形状であってよい。本発明に従って最も有用なダミーフィル領域は、典型的には第３の、及びそれより上の金属層（例えばＭ３、Ｍ４、Ｍ５、Ｍ６）上に存在するが、アクティブな１つ又は複数のポリ層といった、より下の金属層及び／若しくは以前の層、又は局所的相互接続上に存在してもよい。（ダミーフィル領域は典型的には、１つ又は少数の標準セルよりも面積がはるかに大きくなるため、図２のダミーフィル領域の図示が概念的なものであることは、当業者には理解されるであろう。） FIG. 2 shows the same prior art layout as in FIG. 1, but with a dummy fill region in the first layer. These dummy fill regions are shown as shaded regions and may be regular (eg, rectangular) or irregular shapes as shown. The most useful dummy fill regions in accordance with the present invention are typically present on the third and higher metal layers (eg, M3, M4, M5, M6), but are active one or more poly layers. It may be present on lower metal layers and / or previous layers, such as layers, or on local interconnects. (Those skilled in the art will appreciate that the illustration of the dummy fill region of FIG. 2 is conceptual because the dummy fill region is typically much larger than one or a few standard cells. Will be done.)
図３は、図１、２と同一のレイアウトの概念図であるが、第２の層内に１つ又は複数のダミーフィル領域が示されている。この第２の層のダミーフィル領域は、鱗状パターンで示されている。 FIG. 3 is a conceptual diagram of the same layout as FIGS. 1 and 2, but shows one or more dummy fill regions in the second layer. This dummy fill area of the second layer is shown in a scale pattern.
図４は、図３のレイアウトをベースとした例示的なレイアウトの概念図であり、本発明の特定の態様を図示している。図４に例示されているように、フィラーセル（Ｆ）及びタップセル（Ｔ）は、試験構造体（ＴＳ４、ＴＳ５、ＴＳ６、ＴＳ７、ＴＳ８、ＴＳ９、ＴＳ１０）に置換され、デキャップセル（ｄＣ）は試験対応デキャップセル（ｄＣ‐Ｔ）に置換され、ダミーフィル領域は試験構造体（ＴＳ１、ＴＳ２、ＴＳ３）に置換されている。 FIG. 4 is a conceptual diagram of an exemplary layout based on the layout of FIG. 3, illustrating certain aspects of the present invention. As illustrated in FIG. 4, the filler cell (F) and the tap cell (T) are replaced with the test structure (TS4, TS5, TS6, TS7, TS8, TS9, TS10), and the decap cell (dC). Is replaced with a test corresponding decap cell (dC-T), and the dummy fill region is replaced with test structures (TS1, TS2, TS3).
図５は、本発明に従って使用するために好適な標準セルレイアウトのある好ましい形態の概念図である。この図は、セルの複数の行が当接しており、配線領域がセル全体を覆っている、比較的現代的なスタイルを示す。図示されていないが、配線領域は規則的な形状である必要はなく、また行に対して平行な方向に配向される必要もない。 FIG. 5 is a conceptual diagram of one preferred form of a standard cell layout suitable for use in accordance with the present invention. This figure shows a relatively modern style in which multiple rows of cells abut and the wiring area covers the entire cell. Although not shown, the wiring region does not need to have a regular shape and does not need to be oriented in a direction parallel to the row.
図６は、図５のフィラーセル（Ｆ）、タップセル（Ｔ）、デキャップセル（ｄＣ）及びダミーフィル（斜線付き）領域が、自己完結型試験構造体（それぞれＴＳ、ｄＣ‐Ｔ及び網掛け領域）に置換されている、本発明による例示的なレイアウトを示す。 FIG. 6 shows that the filler cell (F), tap cell (T), decap cell (dC) and dummy fill (shaded area) of FIG. 5 are self-contained test structures (TS, dC-T and shaded respectively). Fig. 2 shows an exemplary layout according to the present invention, replaced with (region).
当業者であれば、特定の試験構造体を本発明に従って日和見的にインスタンス化するために、多数の選択肢が存在することを認識するであろう。 One skilled in the art will recognize that there are many options for opportunistic instantiation of a particular test structure in accordance with the present invention.
本発明による製品ＩＣは、マルチパターン形成構造体を含む、システマティック欠陥に最も影響される製品レイアウトパターンの、明視野及び／又はｅビーム（若しくは他の荷電）によるインラインシステマティック欠陥点検のために適合された試験構造体を含む。上記試験構造体は好ましくは、カナリア構造体（即ちプロセスレイアウトの限界を探るために使用される、設計ルール未満の構造体）を含んでよい。 Product ICs according to the present invention are adapted for in-line systematic defect inspection by bright field and / or e-beam (or other charge) of product layout patterns most affected by systematic defects, including multi-patterned structures. Including test structures. The test structure may preferably include a canary structure (ie, a structure less than the design rule used to explore process layout limitations).
本発明による製品ＩＣはまた、単一ライン状開口等の最も発生しやすい欠陥、及び最も発生しやすいビアホール開口位置に関する、製品様パターンの明視野及び／又はｅビームツールによるインラインランダム欠陥点検のために適合された試験構造体（カナリア構造体を含む））も含んでよい。 Product ICs according to the present invention are also for in-line random defect inspection with bright field of product-like patterns and / or e-beam tools for the most likely defects such as single line openings and the most likely via hole opening locations Test structures adapted to (including canary structures)).
本発明による製品ＩＣはまた、オーバレイ／ミスアライメント、ポリＣＤ、ＭＯＬ ＣＤ、ビアホール底部ＣＤ、金属ＣＤといった製品固有パターン、及び高さ、誘電高さ等を抽出するための構造体といった、インライン計量のために適合された試験構造体も含んでよく、また（例えばオーバレイ、線状ＣＤ及びプロファイルに関して）電気的に並びに／又は走査電子顕微鏡によって試験可能であってよい。 Product ICs according to the present invention also provide inline metrology features such as overlay / misalignment, product specific patterns such as poly CD, MOL CD, via hole bottom CD, metal CD, and structures for extracting height, dielectric height, etc. Test structures adapted for this purpose may also be included and may be testable electrically (eg, with respect to overlay, linear CD and profile) and / or by scanning electron microscopy.
本発明による製品ＩＣはまた、発生する確率が高いシステマティック故障のための、物理的故障分析（Ｐｈｙｓｉｃａｌ Ｆａｉｌｕｒｅ Ａｎａｌｙｓｉｓ：ＰＦＡ）構造体も含んでよく、上記ＰＦＡは、製品固有レイアウトパターン（カナリア構造体を含む）、及びプローブ探査のためのパッドを含んでよい。 The product IC according to the present invention may also include a physical failure analysis (PFA) structure for a systematic failure that has a high probability of occurring, the PFA including a product specific layout pattern (canary structure). And a pad for probe exploration.
また本発明による製品ＩＣは、上述の、又はその他の有用な試験構造体のいずれの組み合わせも含んでよい。 Product ICs according to the present invention may also include any combination of the above or other useful test structures.
試験対応デキャップセルに関して、好ましい試験構造体は、単一線状開口点検のためのＭ１構造体である。 For test-capable decap cells, the preferred test structure is the M1 structure for single linear opening inspection.
本発明の特定の実施形態による試験構造体の設計の重要な目標は：（１）試験構造体は、アクティブな領域（即ち標準セル又は相互接続）の印刷性に影響を及ぼしてはならないこと；並びに／又は（２）試験構造体は、アクティブセル特性（印刷性及び電気的特徴）の典型でなければならないことである。 Important goals for the design of test structures according to certain embodiments of the invention are: (1) the test structure must not affect the printability of the active area (ie standard cells or interconnects); And / or (2) The test structure must be representative of active cell properties (printability and electrical characteristics).
以下に詳細に説明するように、図１１〜３２は、本発明の特定の実施形態における使用のために好適な、一連の例示的なＶＣ ＤＵＴを示す。 As described in detail below, FIGS. 11-32 illustrate a series of exemplary VC DUTs suitable for use in certain embodiments of the invention.
第１の例示的な試験対応タップセルを示す図１１を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：結合ビアホール構成（Ｍｅｒｇｅｄ Ｖｉａ ｃｏｎｆｉｇｕｒａｔｉｏｎ）の、近傍の金属／局所的相互接続に対する短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層金属に対する短絡→グランド接続されたパッド＝明色のパッドである。（ｅビーム点検を、フローティングしているポリゴンに関して暗色又は明色状態を生成するよう構成できることは、当業者には理解されるであろう。後者の構成が典型的には比較的安定しており、従って本開示の実施例に関してこの構成が想定されているが、本発明がいずれの構成においても有用であることは、当業者には理解されるであろう。） Reference is made to FIG. 11 showing a first exemplary test-enabled tap cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: Merged Via Configuration configuration) short circuit to nearby metal / local interconnects. In the configuration shown, a pass response = a floating metal = a dark pad, while a fail response = a short circuit to a ground-connected underlying metal → a ground-connected pad = a light pad. . (Those skilled in the art will appreciate that e-beam inspection can be configured to generate a dark or light state for a floating polygon. The latter configuration is typically relatively stable. Thus, although this configuration is envisioned with respect to the embodiments of the present disclosure, those skilled in the art will appreciate that the present invention is useful in any configuration.)
第１の例示的な試験対応フィラーセルを示す図１２を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：結合ビアホール構成の、下層の金属に対する短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層金属に対する短絡→グランド接続されたパッド＝明色のパッドである。 Reference is made to FIG. 12, which shows a first exemplary test capable filler cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: underlayer in coupled via hole configuration Short circuit against metal. In the configuration shown, a pass response = a floating metal = a dark pad, while a fail response = a short circuit to a ground-connected underlying metal → a ground-connected pad = a light pad. .
別の例示的な試験対応フィラーセルを示す図１３を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：結合ビアホール構成の、下層の金属に対する短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層金属に対する短絡→グランド接続されたパッド＝明色のパッドである。 Reference is made to FIG. 13, which shows another exemplary test capable filler cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: underlayer in coupled via hole configuration Short circuit against metal. In the configuration shown, a pass response = a floating metal = a dark pad, while a fail response = a short circuit to a ground-connected underlying metal → a ground-connected pad = a light pad. .
別の例示的な試験対応タップセルを示す図１４を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：結合ビアホール構成の開口。図示されている構成では、合格反応＝グランド接続された金属＝明色のパッドであり、その一方で不合格反応＝グランド接続された下層金属への接続の失敗→フローティングしているパッド＝暗色のパッドである。 Reference is made to FIG. 14 showing another exemplary test-enabled tap cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: an opening in a combined via hole configuration. In the configuration shown, the pass response = ground connected metal = light pad, while the fail response = failed connection to ground connected lower metal → floating pad = dark color. It is a pad.
別の例示的な試験対応フィラーセルを示す図１５を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：結合ビアホール構成の開口。図示されている構成では、合格反応＝グランド接続された金属＝明色のパッドであり、その一方で不合格反応＝グランド接続された下層金属への接続の失敗→フローティングしているパッド＝暗色のパッドである。 Reference is made to FIG. 15, which shows another exemplary test capable filler cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: an opening in a combined via hole configuration. In the configuration shown, the pass response = ground connected metal = light pad, while the fail response = failed connection to ground connected lower metal → floating pad = dark color. It is a pad.
別の例示的な試験対応タップセルを示す図１６を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：ビアホールの、近傍の金属／局所的相互接続に対する短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層金属に対する短絡→グランド接続されたパッド＝明色のパッドである。 Reference is made to FIG. 16 showing another exemplary test-enabled tap cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: metal near the via hole / Short circuit to local interconnect. In the configuration shown, a pass response = a floating metal = a dark pad, while a fail response = a short circuit to a ground-connected underlying metal → a ground-connected pad = a light pad. .
別の例示的な試験対応フィラーセルを示す図１７を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：ビアホールの、下層の金属に対する短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層金属に対する短絡→グランド接続されたパッド＝明色のパッドである。 Reference is made to FIG. 17 showing another exemplary test capable filler cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: metal under the via hole Against short circuit. In the configuration shown, a pass response = a floating metal = a dark pad, while a fail response = a short circuit to a ground-connected underlying metal → a ground-connected pad = a light pad. .
別の例示的な試験対応フィラーセルを示す図１８を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：ビアホールの、下層の金属に対する短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層金属に対する短絡→グランド接続されたパッド＝明色のパッドである。 Reference is made to FIG. 18 showing another exemplary test-capable filler cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: metal under the via hole Against short circuit. In the configuration shown, a pass response = a floating metal = a dark pad, while a fail response = a short circuit to a ground-connected underlying metal → a ground-connected pad = a light pad. .
別の例示的な試験対応タップセルを示す図１９を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：下層に対する接点短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層→グランド接続されたパッド＝明色のパッドである。 Reference is made to FIG. 19 showing another exemplary test-enabled tap cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: contact short to the bottom layer. In the configuration shown, pass response = floating metal = dark pad, while fail response = ground connected lower layer → ground connected pad = light pad.
別の例示的な試験対応フィラーセルを示す図２０を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：下層に対する接点短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層→グランド接続されたパッド＝明色のパッドである。 Reference is made to FIG. 20 showing another exemplary test-capable filler cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: contact short to the bottom layer. In the configuration shown, pass response = floating metal = dark pad, while fail response = ground connected lower layer → ground connected pad = light pad.
別の例示的な試験対応フィラーセルを示す図２１を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：下層に対する接点短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層→グランド接続されたパッド＝明色のパッドである。 Reference is made to FIG. 21, which shows another exemplary test capable filler cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: contact short to the bottom layer. In the configuration shown, pass response = floating metal = dark pad, while fail response = ground connected lower layer → ground connected pad = light pad.
別の例示的な試験対応フィラーセルを示す図２２を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：下層に対する接点短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層→グランド接続されたパッド＝明色のパッドである。 Reference is made to FIG. 22 illustrating another exemplary test-capable filler cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: contact short to the bottom layer. In the configuration shown, pass response = floating metal = dark pad, while fail response = ground connected lower layer → ground connected pad = light pad.
別の例示的な試験対応タップセルを示す図２３を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：同色金属端部の金属側部に対する短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された金属層→グランド接続されたパッド＝明色のパッドである。 Reference is made to FIG. 23 showing another exemplary test-enabled tap cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: metal of the same color metal end Short circuit to the side. In the configuration shown, pass response = floating metal = dark pad, while fail response = ground connected metal layer → ground connected pad = light pad.
別の例示的な試験対応フィラーセルを示す図２４を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：同色金属端部の金属側部に対する短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された金属層→グランド接続されたパッド＝明色のパッドである。 Reference is made to FIG. 24 showing another exemplary test capable filler cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: metal of the same color metal end Short circuit to the side. In the configuration shown, pass response = floating metal = dark pad, while fail response = ground connected metal layer → ground connected pad = light pad.
別の例示的な試験対応タップセルを示す図２５を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：金属の開口。図示されている構成では、合格反応＝グランド接続された金属＝明色のパッドであり、その一方で不合格反応＝グランド接続された金属への接続の失敗→フローティングしているパッド＝暗色のパッドである。 Reference is made to FIG. 25 showing another exemplary test-enabled tap cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: metal openings. In the configuration shown, a pass response = ground connected metal = light pad, while a fail response = failed connection to ground connected metal → floating pad = dark pad. It is.
別の例示的な試験対応フィラーセルを示す図２６を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：金属の開口。図示されている構成では、合格反応＝グランド接続された金属＝明色のパッドであり、その一方で不合格反応＝グランド接続された金属への接続の失敗→フローティングしているパッド＝暗色のパッドである。 Reference is made to FIG. 26 showing another exemplary test-capable filler cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: metal openings. In the configuration shown, a pass response = ground connected metal = light pad, while a fail response = failed connection to ground connected metal → floating pad = dark pad. It is.
別の例示的な試験対応タップセルを示す図２７を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：金属コーナーに対する金属の短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された金属層に対する短絡→グランド接続されたパッド＝明色のパッドである。 Reference is made to FIG. 27 showing another exemplary test-enabled tap cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: metal short to metal corner . In the configuration shown, a pass response = a floating metal = a dark pad, while a fail response = a short to a grounded metal layer → a grounded pad = a light pad. .
別の例示的な試験対応フィラーセルを示す図２８を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：金属コーナーに対する金属の短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された金属層に対する短絡→グランド接続されたパッド＝明色のパッドである。 Reference is made to FIG. 28 showing another exemplary test capable filler cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: metal short to metal corner . In the configuration shown, a pass response = a floating metal = a dark pad, while a fail response = a short to a grounded metal layer → a grounded pad = a light pad. .
別の例示的な試験対応タップセルを示す図２９を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：同色の接点端部の接点に対する短絡。図示されている構成では、合格反応＝フローティングしている接点＝暗色のパッドであり、その一方で不合格反応＝グランド接続された接触層に対する短絡→グランド接続されたパッド＝明色のパッドである。 Reference is made to FIG. 29 showing another exemplary test-enabled tap cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: Short circuit to contact. In the configuration shown, a pass response = a floating contact = a dark pad, while a fail response = a short to a grounded contact layer → a grounded pad = a light pad. .
別の例示的な試験対応タップセルを示す図３０を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：異なる色の接点の接点端部に対する短絡。図示されている構成では、合格反応＝フローティングしている接点＝暗色のパッドであり、その一方で不合格反応＝グランド接続された接触層に対する短絡→グランド接続されたパッド＝明色のパッドである。 Reference is made to FIG. 30 showing another exemplary test-enabled tap cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: contacts of different colored contacts Short circuit to the end. In the configuration shown, a pass response = a floating contact = a dark pad, while a fail response = a short to a grounded contact layer → a grounded pad = a light pad. .
別の例示的な試験対応フィラーセルを示す図３１を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：接点の接点に対する短絡。図示されている構成では、合格反応＝フローティングしている接点＝暗色のパッドであり、その一方で不合格反応＝グランド接続された接触層に対する短絡→グランド接続されたパッド＝明色のパッドである。 Reference is made to FIG. 31 showing another exemplary test capable filler cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: contacts short to contact. In the configuration shown, a pass response = a floating contact = a dark pad, while a fail response = a short to a grounded contact layer → a grounded pad = a light pad. .
別の例示的な試験対応フィラーセルを示す図３２を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：接点の接点に対する短絡。図示されている構成では、合格反応＝フローティングしている接点＝暗色のパッドであり、その一方で不合格反応＝グランド接続された接触層に対する短絡→グランド接続されたパッド＝明色のパッドである。 Reference is made to FIG. 32 showing another exemplary test-capable filler cell. This cell contains an E-shaped voltage contrast target / pad and is configured for e-beam (or other charged particle) in-line testing to detect the following failure modes: contacts short to contact. In the configuration shown, a pass response = a floating contact = a dark pad, while a fail response = a short to a grounded contact layer → a grounded pad = a light pad. .
図３３Ａ〜８５は、標準セルライブラリからの例示的なセルを示す。これらのセルは、上述の図１１〜３２の試験対応フィラーセルと適合する。これらの例示的な標準セルを、添付の図３３Ａ〜８５に詳細に示す。図示されている各セルの機能を以下に説明する。図３３Ａは、これらの図のための層の凡例を提供するものであり、層が以下のように図示されている：金属‐１／第１のマスク（１１）；金属‐１／第２のマスク（１２）；ビアホール‐０（１３）；ビアホール‐１（１４）；金属‐２（１５）；ポリ接点（１６）；アクティブ（１７）；アクティブ接点（１８）；ポリ（１９）；ポリカット（２０）；及びアクティブカット（２１）。これらのセルが、（例えば：Ｓ． Ｓａｉｋａ，“Ｓｔａｎｄａｒｄ ｃｅｌｌ ｌｉｂｒａｒｙ ａｎｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ”、米国登録特許第８３０２０５７Ｂ２号（参照により本出願に援用される）；Ｊ． Ｊ． Ｌｅｅ， ｅｔ ａｌ．，“Ｓｔａｎｄａｒｄ Ｃｅｌｌ Ｐｌａｃｅｍｅｎｔ Ｔｅｃｈｎｉｑｕｅ Ｆｏｒ Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ”、米国特許出願第２０１３００３６３９７Ａ１号（これもまた参照により本出願に援用される）；Ｄ． Ｄ． Ｓｈｅｒｌｅｋａｒ，“Ｐｏｗｅｒ Ｒｏｕｔｉｎｇ ｉｎ Ｓｔａｎｄａｒｄ Ｃｅｌｌ Ｄｅｓｉｇｎｓ”、米国特許出願第２０１２０２４９１８２Ａ１号（これもまた参照により本出願に援用される）；Ｈ． Ｈ． Ｎｇｕｙｅｎ， ｅｔ ａｌ．，“７-ｔｒａｃｋｓ ｓｔａｎｄａｒｄ ｃｅｌｌ ｌｉｂｒａｒｙ”、米国特許第６９３８２２６号（これもまた参照により本出願に援用される）；Ｐ． Ｐｅｎｚｅｓ， ｅｔ ａｌ．，“Ｈｉｇｈ-ｓｐｅｅｄ ｌｏｗ‐ｌｅａｋａｇｅ‐ｐｏｗｅｒ ｓｔａｎｄａｒｄ ｃｅｌｌ ｌｉｂｒａｒｙ”、米国特許第８０７９００８号（これもまた参照により本出願に援用される）；Ｈ．‐Ｙ． Ｋｉｍ， ｅｔ ａｌ．，“Ｓｔａｎｄａｒｄ ｃｅｌｌ ｌｉｂｒａｒｉｅｓ ａｎｄ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｉｎｃｌｕｄｉｎｇ ｓｔａｎｄａｒｄ ｃｅｌｌｓ”、米国特許第８１７４０５２号（これもまた参照により本出願に援用される）；及びＯ． Ｍ． Ｋ． Ｌａｗ， ｅｔ ａｌ．，“Ｓｔａｎｄａｒｄ ｃｅｌｌ ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ ｍｅｔｈｏｄｓ ｗｉｔｈ ｖａｒｉａｂｌｅ ｄｅｓｉｇｎ ｒｕｌｅｓ”米国特許第８１７３４９１号（これもまた参照により本出願に援用される）に記載されているような）当該技術分野において公知の方法及び構成においてインスタンス化及び使用するために構成されていることは、当業者であれば理解するであろう。更に、当業者であれば認識するであろうように、各セル境界の右及び左縁部を超えて図示されているダミーポリストライプは、ＤＲＣ検査に使用され、従ってセル自体の一部と考えてはならない。本発明のライブラリを用いて構成された製品ＩＣは好ましくは、市販の１４ｎｍ製作プロセスを用いて製作される。 Figures 33A-85 show exemplary cells from a standard cell library. These cells are compatible with the test capable filler cells of FIGS. These exemplary standard cells are shown in detail in the attached Figures 33A-85. The function of each cell shown is described below. FIG. 33A provides a legend for the layers for these figures, where the layers are illustrated as follows: metal-1 / first mask (11); metal-1 / second Mask (12); Via hole-0 (13); Via hole-1 (14); Metal-2 (15); Poly contact (16); Active (17); Active contact (18); Poly (19); 20); and active cut (21). These cells are described in (eg: S. Saika, “Standard cell library and semiconductor integrated circuit”, US Pat. No. 8,030,057 B2, incorporated herein by reference); J. J. Lee, et al. Standard Cell Placement Technology For Double Patterning Technology ", US Patent Application No. 20130036397A1 (also incorporated by reference in this application); D. D. Sherlekar," Power Routed in 202, United States Patent No. No. (also incorporated herein by reference) H. H. Nguyen, et al., “7-tracks standard cell library”, US Pat. No. 6,938,226, which is also incorporated by reference in this application), P. Penzes, et al., “High-speed low-leakage-power standard cell library”, US Pat. No. 8,790,008 (also incorporated herein by reference); H.-Y. Kim, et al., “Standard cell libraries and integers”. circuit inclusion standard cells ", U.S. Pat. No. 8,174,052 (also incorporated herein by reference); and OM K. Law, e. t al., “Standard cell architecture and methods with variable designs rules”, US Pat. No. 8,173,491, which is also incorporated herein by reference), methods and structures known in the art. Those skilled in the art will appreciate that they are configured for instantiation and use in Furthermore, as those skilled in the art will appreciate, the dummy poly stripes shown beyond the right and left edges of each cell boundary are used for DRC inspection and are therefore considered part of the cell itself. must not. Product ICs constructed using the libraries of the present invention are preferably fabricated using a commercially available 14 nm fabrication process.
第１の例示的な標準セルの当接している左側及び右側部分をそれぞれ示す、図３３Ａ、Ｂを参照する。このセルは、駆動強度３において設定及び反転された出力を有する走査対応ｄ‐フリップフロップの論理機能を実装する。 Referring to FIGS. 33A and B, which show the abutting left and right portions of the first exemplary standard cell, respectively. This cell implements the logic function of a scan-enabled d-flip flop with the output set and inverted at a drive strength of 3.
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図３４Ａ、Ｂを参照する。このセルは、駆動強度２において設定及び反転された出力を有する走査対応ｄ‐フリップフロップの論理機能を実装する。
Reference is made to FIGS. 34A and B, which show the abutting left and right portions of another standard cell, respectively. This cell implements the logic function of a scan-enabled d-flip flop with the output set and inverted at
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図３５Ａ、Ｂを参照する。このセルは、駆動強度１において設定及び反転された出力を有する走査対応ｄ‐フリップフロップの論理機能を実装する。 Referring to FIGS. 35A and 35B, which show the abutting left and right portions of another standard cell, respectively. This cell implements the logic function of a scan-enabled d-flip flop with the output set and inverted at a drive strength of 1.
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図３６Ａ、Ｂを参照する。このセルは、駆動強度３に設定された走査対応ｄ‐フリップフロップを実装する。
Referring to FIGS. 36A and B, which show the abutting left and right portions of another standard cell, respectively. This cell is equipped with a scan-compatible d-flip-flop set to drive
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図３７Ａ、Ｂを参照する。このセルは、駆動強度２に設定された走査対応ｄ‐フリップフロップの論理機能を実装する。
Referring to FIGS. 37A and B, which show the abutting left and right portions of another standard cell, respectively. This cell implements the logic function of a scan-enabled d-flip flop set at
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図３８Ａ、Ｂを参照する。このセルは、駆動強度１に設定された走査対応ｄ‐フリップフロップを実装する。
Referring to FIGS. 38A and B, which show the abutting left and right portions of another standard cell, respectively. This cell is equipped with a scan-compatible d-flip-flop set to drive
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図３９Ａ、Ｂを参照する。これは、駆動強度３においてリセットされ反転された出力を有する走査対応ｄ‐フリップフロップの論理機能を実装する。
Reference is made to FIGS. 39A and 39B, which show the abutting left and right portions of another standard cell, respectively. This implements the logic function of a scan-enabled d-flip flop having an output that is reset and inverted at
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図４０Ａ、Ｂを参照する。このセルは、駆動強度２においてリセットされ反転された出力を有する走査対応ｄ‐フリップフロップを実装する。
Reference is made to FIGS. 40A and B, which show the abutting left and right portions of another standard cell, respectively. This cell implements a scan-enabled d-flip-flop with an output that is reset and inverted at
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図４１Ａ、Ｂを参照する。このセルは、駆動強度１においてリセットされ反転された出力を有する走査対応ｄ‐フリップフロップを実装する。
Referring to FIGS. 41A and 41B, which show the abutting left and right portions of another standard cell, respectively. This cell implements a scan-enabled d-flip flop with an output that is reset and inverted at
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図４２Ａ、Ｂを参照する。このセルは、駆動強度３にリセットされた走査対応ｄ‐フリップフロップの論理機能を実装する。
Referring to FIGS. 42A and 42B, which show the abutting left and right portions of another standard cell, respectively. This cell implements the logic function of a scan-enabled d-flip flop reset to drive
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図４３Ａ、Ｂを参照する。このセルは、駆動強度２にリセットされた走査対応ｄ‐フリップフロップを実装する。
Referring to FIGS. 43A and 43B, which show the abutting left and right portions of another standard cell, respectively. This cell is equipped with a scanning d-flip flop that is reset to drive
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図４４Ａ、Ｂを参照する。このセルは、駆動強度１にリセットされた走査対応ｄ‐フリップフロップの論理機能を実装する。
Reference is made to FIGS. 44A and B, which show the abutting left and right portions of another standard cell, respectively. This cell implements the logic function of a scan-enabled d-flip flop reset to drive
別の標準セルを示す図４５を参照する。このセルは、駆動強度３において設定及びリセットされたラッチの論理機能を実装する。
Reference is made to FIG. 45 which shows another standard cell. This cell implements the logic function of the latch that is set and reset at
別の標準セルを示す図４６を参照する。このセルは、駆動強度２において設定及びリセットされたラッチの論理機能を実装する。
Reference is made to FIG. 46 which shows another standard cell. This cell implements the logic function of the latch set and reset at
別の標準セルを示す図４７を参照する。このセルは、駆動強度１において設定及びリセットされたラッチの論理機能を実装する。 Reference is made to FIG. 47 which shows another standard cell. This cell implements the logic function of a latch that is set and reset at a drive strength of 1.
別の標準セルを示す図４８を参照する。このセルは、駆動強度３において設定されたラッチの論理機能を実装する。
Reference is made to FIG. 48 showing another standard cell. This cell implements the logic function of the latch set at
別の標準セルを示す図４９を参照する。このセルは、駆動強度２において設定されたラッチの論理機能を実装する。
Reference is made to FIG. 49 which shows another standard cell. This cell implements the logic function of the latch set at
別の標準セルを示す図５０を参照する。このセルは、駆動強度１において設定されたラッチの論理機能を実装する。
Reference is made to FIG. 50 showing another standard cell. This cell implements the logic function of the latch set at
別の標準セルを示す図５１を参照する。このセルは、駆動強度３においてリセットされたラッチの論理機能を実装する。
Reference is made to FIG. 51 which shows another standard cell. This cell implements the logic function of the latch reset at
別の標準セルを示す図５２を参照する。このセルは、駆動強度２においてリセットされたラッチの論理機能を実装する。
Reference is made to FIG. 52 which shows another standard cell. This cell implements the logic function of the latch reset at
別の標準セルを示す図５３を参照する。このセルは、駆動強度１においてリセットされたラッチの論理機能を実装する。
Reference is made to FIG. 53 which shows another standard cell. This cell implements the logic function of the latch reset at
別の標準セルを示す図５４を参照する。このセルは、駆動強度４において反転された出力を有するラッチの論理機能を実装する。
Reference is made to FIG. 54 which shows another standard cell. This cell implements the logic function of a latch with an inverted output at
別の標準セルを示す図５５を参照する。このセルは、駆動強度３において反転された出力を有するラッチの論理機能を実装する。 Reference is made to FIG. 55 which shows another standard cell. This cell implements the logic function of a latch with an output that is inverted at a drive strength of 3.
別の標準セルを示す図５６を参照する。このセルは、駆動強度２において反転された出力を有するラッチの論理機能を実装する。
Reference is made to FIG. 56 which shows another standard cell. This cell implements the logic function of a latch with an inverted output at
別の標準セルを示す図５７を参照する。このセルは、駆動強度１において反転された出力を有するラッチの論理機能を実装する。 Reference is made to FIG. 57 which shows another standard cell. This cell implements the logic function of a latch with an inverted output at a drive strength of 1.
別の標準セルを示す図５８を参照する。このセルは、駆動強度３において反転された出力を有するラッチの論理機能を実装する。 Reference is made to FIG. 58 showing another standard cell. This cell implements the logic function of a latch with an output that is inverted at a drive strength of 3.
別の標準セルを示す図５９を参照する。このセルは、駆動強度２において反転された出力を有するラッチの論理機能を実装する。
Reference is made to FIG. 59 which shows another standard cell. This cell implements the logic function of a latch with an inverted output at
別の標準セルを示す図６０を参照する。このセルは、駆動強度１において反転された出力を有するラッチの論理機能を実装する。 Reference is made to FIG. 60 which shows another standard cell. This cell implements the logic function of a latch with an inverted output at a drive strength of 1.
別の標準セルを示す図６１を参照する。このセルは、駆動強度３において設定、リセット及び反転されたクロックを有するラッチの論理機能を実装する。 Reference is made to FIG. 61 which shows another standard cell. This cell implements the logic function of a latch with a clock set, reset and inverted at a drive strength of 3.
別の標準セルを示す図６２を参照する。このセルは、駆動強度２において設定、リセット及び反転されたクロックを有するラッチの論理機能を実装する。 Reference is made to FIG. 62 which shows another standard cell. This cell implements the logic function of a latch with a clock set, reset and inverted at a drive strength of 2.
別の標準セルを示す図６３を参照する。このセルは、駆動強度１において設定、リセット及び反転されたクロックを有するラッチの論理機能を実装する。 Reference is made to FIG. 63 which shows another standard cell. This cell implements the logic function of a latch with a clock set, reset and inverted at a drive strength of 1.
別の標準セルを示す図６４を参照する。このセルは、駆動強度３において設定及び反転されたクロックを有するラッチの論理機能を実装する。 Reference is made to FIG. 64 showing another standard cell. This cell implements the logic function of a latch with a clock set and inverted at a drive strength of 3.
別の標準セルを示す図６５を参照する。このセルは、駆動強度２において設定及び反転されたクロックを有するラッチの論理機能を実装する。 Reference is made to FIG. 65 showing another standard cell. This cell implements the logic function of a latch with a clock set and inverted at a drive strength of 2.
別の標準セルを示す図６６を参照する。このセルは、駆動強度１において設定及び反転されたクロックを有するラッチの論理機能を実装する。 Reference is made to FIG. 66 showing another standard cell. This cell implements the logic function of a latch with a clock set and inverted at a drive strength of 1.
別の標準セルを示す図６７を参照する。このセルは、駆動強度３においてリセット及び反転されたクロックを有するラッチの論理機能を実装する。 Reference is made to FIG. 67 which shows another standard cell. This cell implements the logic function of a latch with a clock reset and inverted at a drive strength of 3.
別の標準セルを示す図６８を参照する。このセルは、駆動強度２においてリセット及び反転されたクロックを有するラッチの論理機能を実装する。
Reference is made to FIG. 68 showing another standard cell. This cell implements the logic function of a latch with a clock reset and inverted at
別の標準セルを示す図６９を参照する。このセルは、駆動強度１においてリセット及び反転されたクロックを有するラッチの論理機能を実装する。 Reference is made to FIG. 69 which shows another standard cell. This cell implements the logic function of a latch with a clock reset and inverted at a drive strength of 1.
別の標準セルを示す図７０を参照する。このセルは、駆動強度３においてリセット、反転されたクロック及び反転された出力を有するラッチの論理機能を実装する。
Reference is made to FIG. 70 showing another standard cell. This cell implements the logic function of a latch with reset, inverted clock and inverted output at
別の標準セルを示す図７１を参照する。このセルは、駆動強度２においてリセット、反転されたクロック及び反転された出力を有するラッチの論理機能を実装する。
Reference is made to FIG. 71 which shows another standard cell. This cell implements the logic function of a latch with reset, inverted clock and inverted output at
別の標準セルを示す図７２を参照する。このセルは、駆動強度１においてリセット、反転されたクロック及び反転された出力を有するラッチの論理機能を実装する。
Reference is made to FIG. 72 showing another standard cell. This cell implements the logic function of a latch with reset, inverted clock and inverted output at
別の標準セルを示す図７３を参照する。このセルは、駆動強度４において反転されたクロック及び反転された出力を有するラッチの論理機能を実装する。 Reference is made to FIG. 73 showing another standard cell. This cell implements the logic function of a latch with an inverted clock and an inverted output at a drive strength of 4.
別の標準セルを示す図７４を参照する。このセルは、駆動強度３において反転されたクロック及び反転された出力を有するラッチの論理機能を実装する。 Reference is made to FIG. 74 showing another standard cell. This cell implements the logic function of a latch with an inverted clock and an inverted output at a drive strength of 3.
別の標準セルを示す図７５を参照する。このセルは、駆動強度２において反転されたクロック及び反転された出力を有するラッチの論理機能を実装する。
Reference is made to FIG. 75 showing another standard cell. This cell implements the logic function of a latch with an inverted clock and an inverted output at
別の標準セルを示す図７６を参照する。このセルは、駆動強度１において反転されたクロック及び反転された出力を有するラッチの論理機能を実装する。 Reference is made to FIG. 76 showing another standard cell. This cell implements the logic function of a latch with an inverted clock and an inverted output at a drive strength of 1.
別の標準セルを示す図７７を参照する。このセルは、駆動強度３において反転されたクロックを有するラッチの論理機能を実装する。 Reference is made to FIG. 77 showing another standard cell. This cell implements the logic function of a latch with an inverted clock at a drive strength of 3.
別の標準セルを示す図７８を参照する。このセルは、駆動強度２において反転されたクロックを有するラッチの論理機能を実装する。
Reference is made to FIG. 78 showing another standard cell. This cell implements the logic function of a latch with an inverted clock at
別の標準セルを示す図７９を参照する。このセルは、駆動強度１において反転されたクロックを有するラッチの論理機能を実装する。 Reference is made to FIG. 79 which shows another standard cell. This cell implements the logic function of a latch with an inverted clock at a drive strength of 1.
別の標準セルを示す図８０を参照する。このセルは、駆動強度４において２入力３状態マルチプレクサの論理機能を実装する。 Reference is made to FIG. 80 showing another standard cell. This cell implements the logic function of a 2-input 3-state multiplexer at a drive strength of 4.
別の標準セルを示す図８１を参照する。このセルは、駆動強度２において２入力３状態マルチプレクサの論理機能を実装する。 Reference is made to FIG. 81 which shows another standard cell. This cell implements the logic function of a 2-input 3-state multiplexer at a drive strength of 2.
別の標準セルを示す図８２を参照する。このセルは、駆動強度１において２入力３状態マルチプレクサの論理機能を実装する。 Reference is made to FIG. 82 showing another standard cell. This cell implements the logic function of a 2-input 3-state multiplexer at a drive strength of 1.
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図８３Ａ、Ｂを参照する。このセルは、駆動強度４において反転された出力を有する２入力３状態マルチプレクサの論理機能を実装する。 Referring to FIGS. 83A and 83B, which show the abutting left and right portions of another standard cell, respectively. This cell implements the logic function of a two-input, three-state multiplexer having an inverted output at a drive strength of 4.
別の標準セルを示す図８４を参照する。このセルは、駆動強度２において反転された出力を有する２入力３状態マルチプレクサの論理機能を実装する。
Reference is made to FIG. 84 which shows another standard cell. This cell implements the logic function of a two-input three-state multiplexer with the output inverted at
別の標準セルを示す図８５を参照する。このセルは、駆動強度１において反転された出力を有する２入力３状態マルチプレクサの論理機能を実装する。 Reference is made to FIG. 85 which shows another standard cell. This cell implements the logic function of a two-input, three-state multiplexer with an inverted output at drive strength of 1.
当業者であれば理解するであろうように、図３３Ａ〜８５に図示されている例示的なフリップフロップ、ラッチ及びｍｕｘの設計は、競合する設計と比較して大幅な改善（例えば少なくとも１つのポリストライプの削減）を達成している。 As will be appreciated by those skilled in the art, the exemplary flip-flop, latch, and mux designs illustrated in FIGS. 33A-85 are significantly improved (eg, at least one Poly stripe reduction) has been achieved.
図８６は、従来技術の「ステップ・アンド・スキャン（ｓｔｅｐ ａｎｄ ｓｃａｎ）」及び「スウォージング（ｓｗａｔｈｉｎｇ）」技術を示す。 FIG. 86 shows the prior art “step and scan” and “swathing” techniques.
図８７は、従来技術のビーム走査／成形装置を示す。 FIG. 87 shows a prior art beam scanning / shaping apparatus.
図８８は、図８７のカラムを用いて実現できるビーム形状の例を示す。 FIG. 88 shows an example of a beam shape that can be realized using the column of FIG.
図８９は、典型的には円形であり、複数の同一のダイに分割される、例示的な半導体ウェハを示し、更に、全ての試験構造体がダイのスクライブライン領域内に配置されている例示的ケースを示す。 FIG. 89 shows an exemplary semiconductor wafer that is typically circular and divided into a plurality of identical dies, and further illustrates that all test structures are located within the scribe line region of the die. The case is shown.
図９０は、パッドが一列にレイアウトされた一連の試験構造体を示し、電子ビームのスポットは、上記スポットに対するウェハの相対移動によってパッド全体を走査する。 FIG. 90 shows a series of test structures in which the pads are laid out in a row, and the electron beam spot scans the entire pad by relative movement of the wafer relative to the spot.
図９１は、パッドに送達される電子流を最大化するために、パッドのサイズ及び形状に適合するように非円形に成形された、電子ビームスポットを示す。 FIG. 91 shows an electron beam spot shaped non-circular to fit the size and shape of the pad to maximize the electron flow delivered to the pad.
図９２は、試験構造体に送達する必要がある荷電量に応じてサイズ設定されたパッド形状の別の図を示し、より多くの荷電を必要とする試験構造体は、ビームの走査方向に沿ってより長いパッドを有し、これにより、パッド上のビーム滞留時間を増大させる。 FIG. 92 shows another view of a pad shape sized according to the amount of charge that needs to be delivered to the test structure, with the test structure requiring more charge along the beam scanning direction. Longer pads, thereby increasing the beam dwell time on the pads.
図９３は、荷電させるパッドが存在しない長い区間が存在する場合にはビームが迅速に、ただし一定の速度で移動し、パッドが配置された領域においては、試験構造体のパッドにより多く荷電させることができるように、よりゆっくりと移動するシナリオを示す。 FIG. 93 shows that when there is a long section where there is no pad to be charged, the beam moves quickly, but at a constant speed, and in the region where the pad is located, the pad of the test structure is charged more. Let's show a scenario of moving more slowly so that
図９４は、パッドの両側にレイアウトされた試験構造体を示し、これにより、ウェハ上のビームの単回パスを用いて、より多くの試験構造体を走査できる。 FIG. 94 shows a test structure laid out on both sides of the pad so that more test structures can be scanned using a single pass of the beam on the wafer.
図９５は、パッドのレイアウトが半導体加工の設計ルールに適合するように、中実のパッドをより細いライン又は代替的形状に分割できる方法を示す。ここで図９６を参照する。図９６は、単一スポット測定における読み出しのための非円形入射ｅビームを受け入れるためのサイズ及び形状を有するＶＣ ＤＵＴを示し、パッドグループは、１つ置きのラインのみがＤＵＴに接続され、パッドの残りのラインがフローティング又はグランドへと接続されることによって、これらの極性が機能しているＤＵＴの極性と反対になるように設計されている。 FIG. 95 illustrates how a solid pad can be divided into thinner lines or alternative shapes so that the pad layout conforms to semiconductor processing design rules. Reference is now made to FIG. FIG. 96 shows a VC DUT having a size and shape to accept a non-circular incident e-beam for readout in a single spot measurement, where only every other line is connected to the DUT and the pad group The remaining lines are designed to be opposite to the polarity of the functioning DUT by connecting them to floating or ground.
機能しているＤＵＴに関して、パッドのラインは交互になった明色／暗色として現れることになり、その一方で機能していないＤＵＴ（即ち故障したＤＵＴ）に関しては、パッドは全て明色であるか、又は全て暗色である。ここでその利点は、全ての欠陥を有しないＤＵＴに関する「正味の（ｎｅｔ）」グレーレベルが事実上常に同一となり、画像コンピュータが全ての欠陥を有するＤＵＴの検出のために同一の閾値を使用できる点である。これにより、画像コンピュータのソフトウェアアルゴリズム及びハードウェアが簡略化される。 For a functioning DUT, the pad lines will appear as alternating light / dark colors, while for a non-functioning DUT (ie, a failed DUT), are all the pads light colors? Or all dark. The advantage here is that the “net” gray level for DUTs without all defects is virtually always the same, and the imaging computer can use the same threshold for detection of DUTs with all defects Is a point. This simplifies the software algorithm and hardware of the image computer.
これより本発明の特定の態様によるＶＣ ＤＵＴの一実施形態の概念図である、図９７を参照する。パッドは、大型スポットサイズｅビームツールを用いて、単一ピクセル測定（即ち単一のアナログ読み出し値）又は同一位置におけるＮ個のアナログ値（即ちＳＮＲを改善するためにＮ個のサンプルの二値平均化を使用できる）によって読み出される。 Reference is now made to FIG. 97, which is a conceptual diagram of one embodiment of a VC DUT according to certain aspects of the present invention. The pad uses a large spot size e-beam tool to measure a single pixel (ie, a single analog readout) or N analog values at the same location (ie, a binary of N samples to improve SNR). Can be used).
ビーム及びパッドは、ある程度同一のフットプリントを有するように設計される。この場合、Ｘ／Ｙアスペクト比は〜１となる。ビームはパッドに適合するように正方形に成形されるが、同様のサイズの円形であってもよい。図は４つのパッドを示しているが、本発明は１つ又は複数のパッドにも同様に適用される。 The beam and pad are designed to have some degree of identical footprint. In this case, the X / Y aspect ratio is ˜1. The beam is shaped into a square to fit the pad, but may be a circle of similar size. Although the figure shows four pads, the invention applies equally to one or more pads.
本発明の特定の態様によるＶＣ ＤＵＴの別の実施形態の概念図である、図９８を参照する。パッドは、大型スポットサイズｅビームツールを用いて、単一ピクセル測定（即ち単一のアナログ読み出し値）又は同一位置におけるＮ個のアナログ値（即ちＳＮＲを改善するためにＮ個のサンプルの二値平均化を使用できる）によって読み出される。全体として、パッド及びビームはウェハ上で同様のフットプリントを有する。しかしながら、半導体レイアウト設計ルールを満たしながら非対称ビーム（Ｘ／Ｙアスペクト比＞３）を受け入れるために、パッドは、幅が狭い複数の水平なラインのアレイに分割されている。図は１つのパッドを示しているが、本発明は１つ又は複数のパッドにも同様に適用される。 Reference is made to FIG. 98, which is a conceptual diagram of another embodiment of a VC DUT according to certain aspects of the present invention. The pad uses a large spot size e-beam tool to measure a single pixel (ie, a single analog readout) or N analog values at the same location (ie, a binary of N samples to improve SNR). Can be used). Overall, the pad and beam have a similar footprint on the wafer. However, in order to accept asymmetric beams (X / Y aspect ratio> 3) while meeting the semiconductor layout design rules, the pad is divided into a plurality of narrow horizontal arrays of lines. Although the figure shows a single pad, the present invention applies equally to one or more pads.
本発明の特定の態様によるＶＣ ＤＵＴの別の実施形態の概念図である、図９９を参照する。パッドは線状ビームに対して最適化されている。パッド及びビームのＸ／Ｙアスペクト比は３超である。パッドは、バーコードスキャナのように読み取され、各パッドの極性が１０ピクセル未満で読み取られる。図は４つのパッドを示しているが、本発明は１つ又は複数のパッドにも同様に適用される。 Reference is made to FIG. 99, which is a conceptual diagram of another embodiment of a VC DUT according to certain aspects of the present invention. The pad is optimized for a linear beam. The X / Y aspect ratio of the pad and beam is greater than 3. The pads are read like a barcode scanner, and the polarity of each pad is read with less than 10 pixels. Although the figure shows four pads, the invention applies equally to one or more pads.
Claims (20)
製品ＩＣウェハを初期製作ステップに供するステップ；
複数の試験構造体から、各前記試験構造体に関連するｅビームパッドから１０未満のピクセルを選択的にサンプリングすることによって、連続走査を行わずにｅビーム励起測定を得るステップ；及び
前記試験構造体から得られた測定に少なくとも部分的に基づいて、前記ウェハを、追加の製作ステップに選択的に供するステップ
を含む、ＩＣ製作プロセス。 At least the following steps:
Subjecting the product IC wafer to an initial fabrication step;
Obtaining e-beam excitation measurements without performing a continuous scan by selectively sampling less than 10 pixels from a plurality of test structures from an e-beam pad associated with each test structure; and An IC fabrication process comprising selectively subjecting the wafer to additional fabrication steps based at least in part on measurements obtained from the body.
製品ＩＣウェハを初期製作ステップに供するステップ；
複数の試験構造体から、細長主軸を有するｅビームスポットを用いて、各前記試験構造体に関連するｅビームパッドを選択的に標的とすることによって、ｅビーム励起測定を得るステップ；及び
前記試験構造体から得られた測定に少なくとも部分的に基づいて、前記ウェハを、追加の製作ステップに選択的に供するステップ
を含む、ＩＣ製作プロセス。 At least the following steps:
Subjecting the product IC wafer to an initial fabrication step;
Obtaining e-beam excitation measurements from a plurality of test structures by selectively targeting an e-beam pad associated with each said test structure using an e-beam spot having an elongated major axis; and An IC fabrication process comprising selectively subjecting the wafer to additional fabrication steps based at least in part on measurements obtained from the structure.
標的にされた前記ｅビームパッドのうちの少なくともいくつかは、前記第１の寸法に対して垂直な第２の寸法が異なっている、請求項６に記載のＩＣ製作プロセス。 Each targeted e-beam pad has a first dimension of a plurality of dimensions of the e-beam pad that conforms to the elongated principal axis of the e-beam spot;
The IC fabrication process of claim 6, wherein at least some of the targeted e-beam pads differ in a second dimension perpendicular to the first dimension.
前記ｅビームスポットの前記細長主軸は、前記走査ラインに対して垂直に配向される、請求項６に記載のＩＣ製作プロセス。 Each targeted e-beam pad is positioned along a linear scan line;
The IC fabrication process of claim 6, wherein the elongate major axis of the e-beam spot is oriented perpendicular to the scan line.
製品ＩＣウェハを初期製作ステップに供するステップ；
複数の試験構造体から、直線状走査方向に沿って、各前記試験構造体に関連するｅビームパッドを選択的に標的とすることによって、ｅビーム励起測定を得るステップであって、標的にされた各前記ｅビームパッドは、複数の電気的に接続された細長金属セグメントを備える、ステップ；及び
前記試験構造体から得られた測定に少なくとも部分的に基づいて、前記ウェハを、追加の製作ステップに選択的に供するステップ
を含む、ＩＣ製作プロセス。 At least the following steps:
Subjecting the product IC wafer to an initial fabrication step;
Obtaining e-beam excitation measurements from a plurality of test structures by selectively targeting an e-beam pad associated with each said test structure along a linear scan direction, And each e-beam pad comprises a plurality of electrically connected elongated metal segments; and an additional fabrication step of the wafer based at least in part on measurements obtained from the test structure. An IC fabrication process comprising the step of selectively providing to.
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