JP2017514353A - メッシュベースの計算を使用した低複雑な順変換のためのシステムおよび方法 - Google Patents
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Abstract
Description
for (j=0; j<16; j++)
{
/* E and O*/
for (k=0;k<8;k++)
{
nE[k] = pSrc[k] + pSrc[15-k];
nO[k] = pSrc[k] - pSrc[15-k];
}
/* EE and EO */
for (k=0;k<4;k++)
{
nEE[k] = nE[k] + nE[7-k];
nEO[k] = nE[k] - nE[7-k];
}
/* EEE and EEO */
nEEE[0] = nEE[0] + nEE[3];
nEEO[0] = nEE[0] - nEE[3];
nEEE[1] = nEE[1] + nEE[2];
nEEO[1] = nEE[1] - nEE[2];
pDst[ 0 ] = (anTransCoef16[ 0][0]*nEEE[0] + anTransCoef16[ 0][1]*nEEE[1] + 4)>>3;
pDst[ 8 ] = (anTransCoef16[ 8][0]*nEEE[0] + anTransCoef16[ 8][1]*nEEE[1] + 4)>>3;
pDst[ 4 ] = (anTransCoef16[ 4][0]*nEEO[0] + anTransCoef16[ 4][1]*nEEO[1] + 4)>>3;
pDst[ 12] = (anTransCoef16[12][0]*nEEO[0] + anTransCoef16[12][1]*nEEO[1] + 4)>>3;
for (k=2;k<16;k+=4)
{
pDst[ k ] = (anTransCoef16[k][0]*nEO[0] + anTransCoef16[k][1]*nEO[1] + anTransCoef16[k][2]*nEO[2] + anTransCoef16[k][3]*nEO[3] + 4)>>3;
}
for (k=1;k<16;k+=2)
{
pDst[ k ] = (anTransCoef16[k][0]*nO[0] + anTransCoef16[k][1]*nO[1] + anTransCoef16[k][2]*nO[2] + anTransCoef16[k][3]*nO[3] +
anTransCoef16[k][4]*nO[4] + anTransCoef16[k][5]*nO[5] + anTransCoef16[k][6]*nO[6] + anTransCoef16[k][7]*nO[7] + 4)>>3;
}
pSrc += 16;
pDst += 16;
}
pSrc = pCoef;
pDst = pRes;
for (j=0; j<16; j++)
{
/* E and O*/
for (k=0;k<8;k++)
{
nE[k] = pSrc[k*16] + pSrc[(15-k)*16];
nO[k] = pSrc[k*16] - pSrc[(15-k)*16];
}
/* EE and EO */
for (k=0;k<4;k++)
{
nEE[k] = nE[k] + nE[7-k];
nEO[k] = nE[k] - nE[7-k];
}
/* EEE and EEO */
nEEE[0] = nEE[0] + nEE[3];
nEEO[0] = nEE[0] - nEE[3];
nEEE[1] = nEE[1] + nEE[2];
nEEO[1] = nEE[1] - nEE[2];
pDst[ 0 ] = (anTransCoef16[ 0][0]*nEEE[0] + anTransCoef16[ 0][1]*nEEE[1] + 512)>>10;
pDst[ 8*16 ] = (anTransCoef16[ 8][0]*nEEE[0] + anTransCoef16[ 8][1]*nEEE[1] + 512)>>10;
pDst[ 4*16 ] = (anTransCoef16[ 4][0]*nEEO[0] + anTransCoef16[ 4][1]*nEEO[1] + 512)>>10;
pDst[ 12*16] = (anTransCoef16[12][0]*nEEO[0] + anTransCoef16[12][1]*nEEO[1] + 512)>>10;
for (k=2;k<16;k+=4)
{
pDst[ k*16 ] = (anTransCoef16[k][0]*nEO[0] + anTransCoef16[k][1]*nEO[1] + anTransCoef16[k][2]*nEO[2] + anTransCoef16[k][3]*nEO[3] + 512)>>10;
}
for (k=1;k<16;k+=2)
{
pDst[ k*16 ] = (anTransCoef16[k][0]*nO[0] + anTransCoef16[k][1]*nO[1] + anTransCoef16[k][2]*nO[2] + anTransCoef16[k][3]*nO[3] +
anTransCoef16[k][4]*nO[4] + anTransCoef16[k][5]*nO[5] + anTransCoef16[k][6]*nO[6] + anTransCoef16[k][7]*nO[7] + 512)>>10;
}
pSrc ++;
pDst ++;
}
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[C1]
ビデオ情報を記憶するように構成されたメモリと、
前記メモリと通信しているプロセッサであって、
変換を複数の変換段階に分解することと、
各変換段階における変換段階出力を決定するために前記複数の段階を使用して前記ビデオ情報を変換することと、
各変換段階における前記変換段階出力を所定のビット深度に制約することと、
前記複数の段階の最後の段階の前記制約された変換出力に対して演算を実行することと、ここにおいて、前記演算が、前記所定のビット深度を有するデータとともに使用するためにのみ利用可能である、
を行うように構成されたプロセッサと
を備える、ビデオエンコーダ。
[C2]
前記プロセッサが、メッシュベースの方法、バタフライ方法、または偶数奇数分解を使用して前記変換を分解するようにさらに構成された、C1に記載のビデオエンコーダ。
[C3]
前記プロセッサは、クリッピングされた変換段階出力が必ず所定の範囲内に入るように前記変換段階出力をクリッピングすることによって前記変換段階出力を制約するようにさらに構成された、C1に記載のビデオエンコーダ。
[C4]
前記所定のビット深度が16ビットである、C1に記載のビデオエンコーダ。
[C5]
前記プロセッサが、前記制約された変換段階出力と前記変換段階出力との間の偏差を決定するようにさらに構成された、C1に記載のビデオエンコーダ。
[C6]
前記偏差が、前記制約された変換段階出力と前記変換段階出力との間の前記差を備える、C5に記載のビデオエンコーダ。
[C7]
前記プロセッサは、前記偏差が所定のしきい値よりも大きいとき、少なくとも1つの変換段階内で係数のサブセットを再計算するようにさらに構成された、C5に記載のビデオエンコーダ。
[C8]
前記プロセッサが、少なくとも係数の前記再計算されたサブセットを使用して前記ビデオ情報を変換するようにさらに構成された、C7に記載のビデオエンコーダ。
[C9]
ビデオを符号化する方法であって、
ビデオ情報を記憶することと、
変換を複数の変換段階に分解することと、
各変換段階における変換段階出力を決定するために前記複数の段階を使用して前記ビデオ情報を変換することと、
各変換段階における前記変換段階出力を所定のビット深度に制約することと、
前記複数の段階の最後の段階の前記制約された変換出力に対して演算を実行することと、ここにおいて、前記演算が、前記所定のビット深度を有するデータとともに使用するためにのみ利用可能である、
を備える方法。
[C10]
メッシュベースの方法、バタフライ方法、または偶数奇数分解を使用して前記変換を分解することをさらに備える、C9に記載の方法。
[C11]
クリッピングされた変換段階出力が必ず所定の範囲内に入るように前記変換段階出力をクリッピングすることによって前記変換段階出力を制約することをさらに備える、C9に記載の方法。
[C12]
前記所定のビット深度が16ビットである、C9に記載の方法。
[C13]
前記制約された変換段階出力と前記変換段階出力との間の偏差を決定することをさらに備える、C9に記載の方法。
[C14]
前記偏差が、前記制約された変換段階出力と前記変換段階出力との間の前記差を備える、C13に記載の方法。
[C15]
前記偏差が所定のしきい値よりも大きいとき、少なくとも1つの変換段階内で係数のサブセットを再計算することをさらに備える、C13に記載の方法。
[C16]
少なくとも係数の前記再計算されたサブセットを使用して前記ビデオ情報を変換することをさらに備える、C15に記載の方法。
[C17]
実行されたとき、装置に、
ビデオ情報を記憶することと、
変換を複数の変換段階に分解することと、
各変換段階における変換段階出力を決定するために前記複数の段階を使用して前記ビデオ情報を変換することと、
各変換段階における前記変換段階出力を所定のビット深度に制約することと、
前記複数の段階の最後の段階の前記制約された変換出力に対して演算を実行することと、ここにおいて、前記演算が、前記所定のビット深度を有するデータとともに使用するためにのみ利用可能である、
を行わせるコードを備える、非一時的コンピュータ可読媒体。
[C18]
実行されたとき、前記装置に、メッシュベースの方法、バタフライ方法、または偶数奇数分解を使用して前記変換を分解することを行わせるコードをさらに備える、C17に記載のコンピュータ可読媒体。
[C19]
実行されたとき、前記装置に、クリッピングされた変換段階出力が必ず所定の範囲内に入るように前記変換段階出力をクリッピングすることによって前記変換段階出力を制約することを行わせるコードをさらに備える、C17に記載のコンピュータ可読媒体。
[C20]
実行されたとき、前記装置に、前記制約された変換段階出力と前記変換段階出力との間の偏差を決定することを行わせるコードをさらに備える、C17に記載のコンピュータ可読媒体。
[C21]
前記偏差が、前記制約された変換段階出力と前記変換段階出力との間の前記差を備える、C20に記載のコンピュータ可読媒体。
[C22]
実行されたとき、前記装置に、前記偏差が所定のしきい値よりも大きいとき、少なくとも1つの変換段階内で係数のサブセットを再計算することを行わせるコードをさらに備える、C20に記載のコンピュータ可読媒体。
[C23]
実行されたとき、前記装置に、少なくとも係数の前記再計算されたサブセットを使用して前記ビデオ情報を変換することを行わせるコードをさらに備える、C22に記載のコンピュータ可読媒体。
[C24]
ビデオを符号化するための装置であって、
ビデオ情報を記憶するための手段と、
変換を複数の変換段階に分解するための手段と、
各変換段階における変換段階出力を決定するために前記複数の段階を使用して前記ビデオ情報を変換するための手段と、
各変換段階における前記変換段階出力を所定のビット深度に制約するための手段と、
前記複数の段階の最後の段階の前記制約された変換出力に対して演算を実行するための手段と、ここにおいて、前記演算が、前記所定のビット深度を有するデータとともに使用するためにのみ利用可能である、
を備える、装置。
[C25]
メッシュベースの方法、バタフライ方法、または偶数奇数分解を使用して前記変換を分解するための手段をさらに備える、C25に記載の装置。
[C26]
クリッピングされた変換段階出力が必ず所定の範囲内に入るように前記変換段階出力をクリッピングすることによって前記変換段階出力を制約するための手段をさらに備える、C25に記載の装置。
[C27]
前記制約された変換段階出力と前記変換段階出力との間の偏差を決定するための手段をさらに備える、C25に記載の装置。
[C28]
前記偏差が、前記制約された変換段階出力と前記変換段階出力との間の前記差を備える、C27に記載の装置。
[C29]
前記偏差が所定のしきい値よりも大きいとき、少なくとも1つの変換段階内で係数のサブセットを再計算するための手段をさらに備える、C27に記載の装置。
[C30]
少なくとも係数の前記再計算されたサブセットを使用して前記ビデオ情報を変換するための手段をさらに備える、C30に記載の装置。
Claims (30)
- ビデオ情報を記憶するように構成されたメモリと、
前記メモリと通信しているプロセッサであって、
変換を複数の変換段階に分解することと、
各変換段階における変換段階出力を決定するために前記複数の段階を使用して前記ビデオ情報を変換することと、
各変換段階における前記変換段階出力を所定のビット深度に制約することと、
前記複数の段階の最後の段階の前記制約された変換出力に対して演算を実行することと、ここにおいて、前記演算が、前記所定のビット深度を有するデータとともに使用するためにのみ利用可能である、
を行うように構成されたプロセッサと
を備える、ビデオエンコーダ。 - 前記プロセッサが、メッシュベースの方法、バタフライ方法、または偶数奇数分解を使用して前記変換を分解するようにさらに構成された、請求項1に記載のビデオエンコーダ。
- 前記プロセッサは、クリッピングされた変換段階出力が必ず所定の範囲内に入るように前記変換段階出力をクリッピングすることによって前記変換段階出力を制約するようにさらに構成された、請求項1に記載のビデオエンコーダ。
- 前記所定のビット深度が16ビットである、請求項1に記載のビデオエンコーダ。
- 前記プロセッサが、前記制約された変換段階出力と前記変換段階出力との間の偏差を決定するようにさらに構成された、請求項1に記載のビデオエンコーダ。
- 前記偏差が、前記制約された変換段階出力と前記変換段階出力との間の前記差を備える、請求項5に記載のビデオエンコーダ。
- 前記プロセッサは、前記偏差が所定のしきい値よりも大きいとき、少なくとも1つの変換段階内で係数のサブセットを再計算するようにさらに構成された、請求項5に記載のビデオエンコーダ。
- 前記プロセッサが、少なくとも係数の前記再計算されたサブセットを使用して前記ビデオ情報を変換するようにさらに構成された、請求項7に記載のビデオエンコーダ。
- ビデオを符号化する方法であって、
ビデオ情報を記憶することと、
変換を複数の変換段階に分解することと、
各変換段階における変換段階出力を決定するために前記複数の段階を使用して前記ビデオ情報を変換することと、
各変換段階における前記変換段階出力を所定のビット深度に制約することと、
前記複数の段階の最後の段階の前記制約された変換出力に対して演算を実行することと、ここにおいて、前記演算が、前記所定のビット深度を有するデータとともに使用するためにのみ利用可能である、
を備える方法。 - メッシュベースの方法、バタフライ方法、または偶数奇数分解を使用して前記変換を分解することをさらに備える、請求項9に記載の方法。
- クリッピングされた変換段階出力が必ず所定の範囲内に入るように前記変換段階出力をクリッピングすることによって前記変換段階出力を制約することをさらに備える、請求項9に記載の方法。
- 前記所定のビット深度が16ビットである、請求項9に記載の方法。
- 前記制約された変換段階出力と前記変換段階出力との間の偏差を決定することをさらに備える、請求項9に記載の方法。
- 前記偏差が、前記制約された変換段階出力と前記変換段階出力との間の前記差を備える、請求項13に記載の方法。
- 前記偏差が所定のしきい値よりも大きいとき、少なくとも1つの変換段階内で係数のサブセットを再計算することをさらに備える、請求項13に記載の方法。
- 少なくとも係数の前記再計算されたサブセットを使用して前記ビデオ情報を変換することをさらに備える、請求項15に記載の方法。
- 実行されたとき、装置に、
ビデオ情報を記憶することと、
変換を複数の変換段階に分解することと、
各変換段階における変換段階出力を決定するために前記複数の段階を使用して前記ビデオ情報を変換することと、
各変換段階における前記変換段階出力を所定のビット深度に制約することと、
前記複数の段階の最後の段階の前記制約された変換出力に対して演算を実行することと、ここにおいて、前記演算が、前記所定のビット深度を有するデータとともに使用するためにのみ利用可能である、
を行わせるコードを備える、非一時的コンピュータ可読媒体。 - 実行されたとき、前記装置に、メッシュベースの方法、バタフライ方法、または偶数奇数分解を使用して前記変換を分解することを行わせるコードをさらに備える、請求項17に記載のコンピュータ可読媒体。
- 実行されたとき、前記装置に、クリッピングされた変換段階出力が必ず所定の範囲内に入るように前記変換段階出力をクリッピングすることによって前記変換段階出力を制約することを行わせるコードをさらに備える、請求項17に記載のコンピュータ可読媒体。
- 実行されたとき、前記装置に、前記制約された変換段階出力と前記変換段階出力との間の偏差を決定することを行わせるコードをさらに備える、請求項17に記載のコンピュータ可読媒体。
- 前記偏差が、前記制約された変換段階出力と前記変換段階出力との間の前記差を備える、請求項20に記載のコンピュータ可読媒体。
- 実行されたとき、前記装置に、前記偏差が所定のしきい値よりも大きいとき、少なくとも1つの変換段階内で係数のサブセットを再計算することを行わせるコードをさらに備える、請求項20に記載のコンピュータ可読媒体。
- 実行されたとき、前記装置に、少なくとも係数の前記再計算されたサブセットを使用して前記ビデオ情報を変換することを行わせるコードをさらに備える、請求項22に記載のコンピュータ可読媒体。
- ビデオを符号化するための装置であって、
ビデオ情報を記憶するための手段と、
変換を複数の変換段階に分解するための手段と、
各変換段階における変換段階出力を決定するために前記複数の段階を使用して前記ビデオ情報を変換するための手段と、
各変換段階における前記変換段階出力を所定のビット深度に制約するための手段と、
前記複数の段階の最後の段階の前記制約された変換出力に対して演算を実行するための手段と、ここにおいて、前記演算が、前記所定のビット深度を有するデータとともに使用するためにのみ利用可能である、
を備える、装置。 - メッシュベースの方法、バタフライ方法、または偶数奇数分解を使用して前記変換を分解するための手段をさらに備える、請求項25に記載の装置。
- クリッピングされた変換段階出力が必ず所定の範囲内に入るように前記変換段階出力をクリッピングすることによって前記変換段階出力を制約するための手段をさらに備える、請求項25に記載の装置。
- 前記制約された変換段階出力と前記変換段階出力との間の偏差を決定するための手段をさらに備える、請求項25に記載の装置。
- 前記偏差が、前記制約された変換段階出力と前記変換段階出力との間の前記差を備える、請求項27に記載の装置。
- 前記偏差が所定のしきい値よりも大きいとき、少なくとも1つの変換段階内で係数のサブセットを再計算するための手段をさらに備える、請求項27に記載の装置。
- 少なくとも係数の前記再計算されたサブセットを使用して前記ビデオ情報を変換するための手段をさらに備える、請求項30に記載の装置。
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