JP2017228695A - Ｉｉｉ 族窒化物半導体発光素子の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 109
- 150000004767 nitrides Chemical class 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 title abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 112
- 229910052594 sapphire Inorganic materials 0.000 claims abstract description 32
- 239000010980 sapphire Substances 0.000 claims abstract description 32
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims abstract 2
- 238000004544 sputter deposition Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 description 12
- 238000005253 cladding Methods 0.000 description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 229910002704 AlGaN Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000002441 X-ray diffraction Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910006404 SnO 2 Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- USZGMDQWECZTIQ-UHFFFAOYSA-N [Mg](C1C=CC=C1)C1C=CC=C1 Chemical compound [Mg](C1C=CC=C1)C1C=CC=C1 USZGMDQWECZTIQ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002431 hydrogen Chemical group 0.000 description 1
- 238000004943 liquid phase epitaxy Methods 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 1
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 1
- IBEFSUTVZWZJEL-UHFFFAOYSA-N trimethylindium Chemical compound C[In](C)C IBEFSUTVZWZJEL-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0062—Processes for devices with an active region comprising only III-V compounds
- H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
- H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
-
- H—ELECTRICITY
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- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
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- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
- H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/26—Materials of the light emitting region
- H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
- H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
Landscapes
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Led Devices (AREA)
Abstract
【課題】 主面に占める底面の面積比が小さいサファイア基板に結晶性に優れた半導体層を成長させることを図ったIII 族窒化物半導体発光素子の製造方法を提供することである。
【解決手段】 基板１１０を準備する工程では、主面１１１にｃ面からなる底面１１１ｂと、底面１１１ｂに対して突出する複数の凸部１１１ａと、を有するとともに、主面１１１に占める底面１１１ｂの面積の比が８％以上３２％以下の基板１１０を準備する。ＡｌＮバッファ層Ｂ１を形成する工程では、ＭＯＣＶＤ法を用いて１４ｎｍ以上３４ｎｍ以下の膜厚のＡｌＮバッファ層Ｂ１を形成する。半導体層Ｅｐ１を形成する工程では、ＡｌＮバッファ層Ｂ１の上にｎ型半導体層と発光層１６０とｐ型半導体層とをこの順序で形成する。
【選択図】図１
【解決手段】 基板１１０を準備する工程では、主面１１１にｃ面からなる底面１１１ｂと、底面１１１ｂに対して突出する複数の凸部１１１ａと、を有するとともに、主面１１１に占める底面１１１ｂの面積の比が８％以上３２％以下の基板１１０を準備する。ＡｌＮバッファ層Ｂ１を形成する工程では、ＭＯＣＶＤ法を用いて１４ｎｍ以上３４ｎｍ以下の膜厚のＡｌＮバッファ層Ｂ１を形成する。半導体層Ｅｐ１を形成する工程では、ＡｌＮバッファ層Ｂ１の上にｎ型半導体層と発光層１６０とｐ型半導体層とをこの順序で形成する。
【選択図】図１
Description
本明細書の技術分野は、III 族窒化物半導体発光素子の製造方法に関する。特に、凹凸の形成されたサファイア基板を用いるIII 族窒化物半導体発光素子の製造方法に関するものである。
III 族窒化物半導体発光素子等に用いられるサファイア基板には、その表面に微細な凹凸加工が施されることがある。III 族窒化物半導体の発光層から発せられる光を外部に効率よく取り出すためである。
例えば、特許文献１には、円錐状の凸部が碁盤目状に等間隔に配置されている基板が開示されている（特許文献１の段落［００２４］および図３）。そして、基部幅ｄ１が０．０５〜５μｍであり、隣接する凸部の間隔ｄ２が基部幅ｄ１の０．５〜５倍である旨が記載されている（特許文献１の段落［００２５］）。ここで、間隔ｄ２が基部幅ｄ１の０．５倍である場合、主面の面積に対する底面の面積の比は約６５％である。間隔ｄ２が基部幅ｄ１の５倍である場合、主面の面積に対する底面の面積の比は約９８％である。
発光層から発せられる光を外部に効率よく取り出すためには、サファイア基板の凹凸の面積（凸部の面積）の割合を大きくするとよい。しかし、サファイア基板の凸部の面積比を大きくすると、その分だけサファイア基板の底面の面積比は小さくなる。ここで、半導体層を結晶性よく成長させる際には、サファイア基板の底面から成長させる。そのため、サファイア基板の底面の面積比が小さいと、結晶性に優れた半導体層を成長させることが困難になる。例えば、凸部の面積比が大きいと、凸部の斜面から半導体層が成長しやすい。そのため、凸部の斜面から成長する半導体層が底面から成長する半導体層と合流する際に、半導体層の結晶性が悪くなるおそれがある。
本明細書の技術は、前述した従来の技術が有する問題点を解決するためになされたものである。すなわちその課題とするところは、主面に占める底面の面積比が小さいサファイア基板に結晶性に優れた半導体層を成長させることを図ったIII 族窒化物半導体発光素子の製造方法を提供することである。
第１の態様におけるIII 族窒化物半導体発光素子の製造方法は、サファイア基板を準備する工程と、サファイア基板の上にＡｌＮバッファ層を形成する工程と、ＡｌＮバッファ層の上にIII 族窒化物半導体層を形成する工程と、を有する。サファイア基板を準備する工程では、主面にｃ面からなる底面と、底面に対して突出する複数の凸部と、を有するとともに、主面に占める底面の面積の比が８％以上３２％以下のサファイア基板を準備する。ＡｌＮバッファ層を形成する工程では、ＭＯＣＶＤ法を用いて１４ｎｍ以上３４ｎｍ以下の膜厚のＡｌＮバッファ層を形成する。III 族窒化物半導体層を形成する工程では、ＡｌＮバッファ層の上にｎ型半導体層と発光層とｐ型半導体層とをこの順序で形成する。
このIII 族窒化物半導体発光素子の製造方法では、主面に占める底面の面積比が小さいサファイア基板を用いるとともに、底面から好適に半導体層を成長させることができる。
第２の態様におけるIII 族窒化物半導体発光素子の製造方法は、サファイア基板を準備する工程と、サファイア基板の上にＡｌＮバッファ層を形成する工程と、ＡｌＮバッファ層の上にIII 族窒化物半導体層を形成する工程と、を有する。サファイア基板を準備する工程では、主面にｃ面からなる底面と、底面に対して突出する複数の凸部と、を有するとともに、主面に占める底面の面積の比が８％以上３２％以下のサファイア基板を準備する。ＡｌＮバッファ層を形成する工程では、スパッタリング法を用いて３７ｎｍ以上５７ｎｍ以下の膜厚のＡｌＮバッファ層を形成する。III 族窒化物半導体層を形成する工程では、ＡｌＮバッファ層の上にｎ型半導体層と発光層とｐ型半導体層とをこの順序で形成する。
第３の態様におけるIII 族窒化物半導体発光素子の製造方法においては、ｎ型半導体層を形成する工程では、底面の上のＡｌＮバッファ層からｎ型ファセット層を形成し、ｎ型ファセット層の上にｎ型コンタクト層を形成する。ｎ型ファセット層を形成する温度は、ｎ型コンタクト層を形成する温度より低い。
第４の態様におけるIII 族窒化物半導体発光素子の製造方法においては、ｎ型ファセット層を形成する工程では、ＡｌＮバッファ層における底面の側からのIII 族窒化物半導体層の成長速度が、ＡｌＮバッファ層における複数の凸部の側からのIII 族窒化物半導体層の成長速度より速い。
本明細書では、主面に占める底面の面積比が小さいサファイア基板に結晶性に優れた半導体層を成長させることを図ったIII 族窒化物半導体発光素子の製造方法が提供されている。
以下、具体的な実施形態について、半導体発光素子の製造方法を例に挙げて図を参照しつつ説明する。しかし、これらの実施形態に限定されるものではない。また、後述する半導体発光素子の各層の積層構造および電極構造は、例示である。実施形態とは異なる積層構造であってももちろん構わない。そして、それぞれの図における各層の厚みの比は、概念的に示したものであり、実際の厚みの比を示しているわけではない。
（第１の実施形態）
１．半導体発光素子
図１は、本実施形態の発光素子１００の概略構成を示す図である。発光素子１００は、フェイスアップ型の半導体発光素子である。発光素子１００は、III 族窒化物半導体から成る複数の半導体層を有する。
１．半導体発光素子
図１は、本実施形態の発光素子１００の概略構成を示す図である。発光素子１００は、フェイスアップ型の半導体発光素子である。発光素子１００は、III 族窒化物半導体から成る複数の半導体層を有する。
図１に示すように、発光素子１００は、基板１１０と、ＡｌＮバッファ層Ｂ１と、ｎ型ファセット層１２０と、ｎ型コンタクト層１３０と、ｎ側静電耐圧層１４０と、ｎ側超格子層１５０と、発光層１６０と、ｐ型クラッド層１７０と、ｐ型コンタクト層１８０と、透明電極１９０と、ｎ電極Ｎ１と、ｐ電極Ｐ１と、を有している。ＡｌＮバッファ層Ｂ１と、ｎ型ファセット層１２０と、ｎ型コンタクト層１３０と、ｎ側静電耐圧層１４０と、ｎ側超格子層１５０と、発光層１６０と、ｐ型クラッド層１７０と、ｐ型コンタクト層１８０とは、半導体層Ｅｐ１である。ｎ型ファセット層１２０と、ｎ型コンタクト層１３０と、ｎ側静電耐圧層１４０と、ｎ側超格子層１５０とは、ｎ型半導体層である。ｐ型クラッド層１７０と、ｐ型コンタクト層１８０とは、ｐ型半導体層である。また、ｎ型半導体層は、ドナーをドープしていないｕｄ−ＧａＮ層等を有していてもよい。ｐ型半導体層は、アクセプターをドープしていないｕｄ−ＧａＮ層等を有していてもよい。
基板１１０の主面上には、半導体層Ｅｐ１が、ＡｌＮバッファ層Ｂ１、ｎ型ファセット層１２０、ｎ型コンタクト層１３０、ｎ側静電耐圧層１４０、ｎ側超格子層１５０、発光層１６０、ｐ型クラッド層１７０、ｐ型コンタクト層１８０の順に形成されている。ｎ電極Ｎ１は、ｎ型コンタクト層１３０の上に形成されている。ｐ電極Ｐ１は、透明電極１９０の上に形成されている。
基板１１０は、主面上に半導体層Ｅｐ１を成長させるための成長基板である。後述するように、基板１１０の主面には凹凸形状が加工されている。基板１１０の材質は、サファイアである。
ＡｌＮバッファ層Ｂ１は、基板１１０の結晶性を受け継ぎつつ、上層を形成するためのものである。そのため、ＡｌＮバッファ層Ｂ１は、基板１１０の主面上に形成されている。また、ＡｌＮバッファ層Ｂ１は、基板１１０とｎ型半導体層との間の中間層である。ＡｌＮバッファ層Ｂ１の材質は、もちろん、ＡｌＮである。詳細については、後述する。
ｎ型ファセット層１２０は、底面の狭いＡｌＮバッファ層Ｂ１から結晶性に優れた半導体層を成長させるためのものである。そのため、ｎ型ファセット層１２０は、ＡｌＮバッファ層Ｂ１の底面の上に形成されている。
ｎ型コンタクト層１３０は、ｎ電極Ｎ１とオーミック接触をとるためのものである。ｎ型コンタクト層１３０は、ＡｌＮバッファ層Ｂ１およびｎ型ファセット層１２０の上に形成されている。また、ｎ型コンタクト層１３０の上には、ｎ電極Ｎ１が位置している。ｎ型コンタクト層１３０は、ｎ型ＧａＮである。そのＳｉ濃度は１×１０18／ｃｍ3 以上である。また、ｎ型コンタクト層１３０を、キャリア濃度の異なる複数の層としてもよい。ｎ電極Ｎ１とのオーミック性を向上させるためである。
ｎ側静電耐圧層１４０は、半導体層Ｅｐ１の静電破壊を防止するための静電耐圧層である。ｎ側静電耐圧層１４０は、ｎ型コンタクト層１３０の上に形成されている。ｎ側静電耐圧層１４０は、ｎ型ＧａＮ層を有する。または、ｕｄ−ＧａＮ層、ｎ型ＡｌＧａＮ層もしくはｕｄ−ＡｌＧａＮ層を有するとよい。
ｎ側超格子層１５０は、発光層１６０に加わる応力を緩和するための歪緩和層である。より具体的には、ｎ側超格子層１５０は、超格子構造を有する超格子層である。ｎ側超格子層１５０は、ｎ側静電耐圧層１４０の上に形成されている。ｎ側超格子層１５０は、例えば、ｎ型ＧａＮ層と、ＧａＮ層と、を繰り返し積層したものである。または、ＩｎＧａＮ層を含んでいてもよい。
発光層１６０は、電子と正孔とが再結合することにより発光する層である。発光層１６０は、ｎ側超格子層１５０の上に形成されている。発光層１６０は、井戸層と障壁層とを積層した単位積層体を繰り返し積層したものである。発光層１６０の単位積層体は、井戸層の上にキャップ層を有していてもよい。
ｐ型クラッド層１７０は、発光層１６０の上に形成されている。ｐ型クラッド層１７０は、ｐ型ＩｎＧａＮ層と、ｐ型ＡｌＧａＮ層と、を繰り返し積層したものである。もちろん、ｐ型クラッド層１７０は、これ以外の積層構造であってもよい。
ｐ型コンタクト層１８０は、ｐ型クラッド層１７０の上に形成されている。ｐ型コンタクト層１８０は、透明電極１９０と接触している。
透明電極１９０は、ｐ型コンタクト層１８０の上に形成されている。透明電極１９０は、ｐ電極Ｐ１と接触している。透明電極１９０の材質は、ＩＴＯ、ＩＺＯ、ＩＣＯ、ＺｎＯ、ＴｉＯ2 、ＮｂＴｉＯ2 、ＴａＴｉＯ2 、ＳｎＯ2 のいずれかであるとよい。
ｐ電極Ｐ１は、透明電極１９０の上に形成されている。ｐ電極Ｐ１は、透明電極１９０の側から、Ｔｉ、Ｒｈ、Ａｕを順に形成したものである。もちろん、これ以外の構成であってもよい。
ｎ電極Ｎ１は、ｎ型コンタクト層１３０の上に形成されている。ｎ電極Ｎ１は、ｎ型コンタクト層１３０の側から、Ｔｉ、Ｒｈ、Ａｕを順に形成したものである。もちろん、これ以外の構成であってもよい。
また、発光素子１００は、半導体層Ｅｐ１等を保護する保護膜を有していてもよい。
２．基板の形状
図２は、本実施形態の基板１１０の形状を示す正面図である。図３は、本実施形態の基板１１０の形状を示す平面図である。基板１１０は、主面１１１を有する。主面１１１は、半導体層Ｅｐ１を成長させる側の面である。基板１１０の主面１１１は、複数の凸部１１１ａと、底面１１１ｂと、を有する。複数の凸部１１１ａは、ハニカム状で周期的に配置されている。複数の凸部１１１ａの形状は、円錐形状である。そのため、基板１１０の平坦面は、底面１１１ｂである。底面１１１ｂは、サファイア基板のｃ面である。複数の凸部１１１ａは、基板１１０の底面１１１ｂに対して突出している。
図２は、本実施形態の基板１１０の形状を示す正面図である。図３は、本実施形態の基板１１０の形状を示す平面図である。基板１１０は、主面１１１を有する。主面１１１は、半導体層Ｅｐ１を成長させる側の面である。基板１１０の主面１１１は、複数の凸部１１１ａと、底面１１１ｂと、を有する。複数の凸部１１１ａは、ハニカム状で周期的に配置されている。複数の凸部１１１ａの形状は、円錐形状である。そのため、基板１１０の平坦面は、底面１１１ｂである。底面１１１ｂは、サファイア基板のｃ面である。複数の凸部１１１ａは、基板１１０の底面１１１ｂに対して突出している。
基板１１０の主面１１１の面積は、複数の凸部１１１ａの面積と、底面１１１ｂの面積と、の和である。基板１１０の主面１１１に占める底面１１１ｂの面積の比は、８％以上３２％以下である。複数の凸部１１１ａがハニカム状に配置されているため、基板１１０の主面１１１に占める底面１１１ｂの面積の比を十分に小さくとることができる。
複数の凸部１１１ａがハニカム状に配置されているため、複数の凸部１１１ａの幅Ｗ１は、複数の凸部１１１ａのピッチ間隔Ｉ１以下である。複数の凸部１１１ａの幅Ｗ１と複数の凸部１１１ａのピッチ間隔Ｉ１とが等しい場合には、基板１１０の主面１１１に占める底面１１１ｂの面積の比は、約１０％である。このとき凸部１１１ａ同士の距離Ｗ２は、０μｍである。
複数の凸部１１１ａの幅Ｗ１が複数の凸部１１１ａのピッチ間隔Ｉ１の８８％である場合には（Ｗ１＝０．８８Ｉ１）、基板１１０の主面１１１に占める底面１１１ｂの面積の比は、約３０％である。このように、本実施形態では、複数の凸部１１１ａのピッチ間隔Ｉ１は、複数の凸部１１１ａの幅Ｗ１と同じかわずかに大きい。
複数の凸部１１１ａのピッチ間隔Ｉ１は、例えば、０．５μｍ以上５μｍ以下である。もちろん、これ以外の数値範囲であってもよい。
３．ＡｌＮバッファ層
本実施形態のＡｌＮバッファ層Ｂ１の成膜方法は、有機金属気相成長法（ＭＯＣＶＤ法）である。ＡｌＮバッファ層Ｂ１の膜厚は、基板１１０の主面１１１に占める底面１１１ｂの面積の比に応じて変えるとよい。ＭＯＣＶＤ法を用いる場合には、基板１１０の主面１１１に占める底面１１１ｂの面積の比が８％以上３２％以下である場合には、ＡｌＮバッファ層Ｂ１の膜厚は１４ｎｍ以上３４ｎｍ以下であるとよい。また、基板１１０の主面１１１に占める底面１１１ｂの面積の比が８％以上２６％以下である場合には、ＡｌＮバッファ層Ｂ１の膜厚は１６ｎｍ以上３４ｎｍ以下であるとよい。
本実施形態のＡｌＮバッファ層Ｂ１の成膜方法は、有機金属気相成長法（ＭＯＣＶＤ法）である。ＡｌＮバッファ層Ｂ１の膜厚は、基板１１０の主面１１１に占める底面１１１ｂの面積の比に応じて変えるとよい。ＭＯＣＶＤ法を用いる場合には、基板１１０の主面１１１に占める底面１１１ｂの面積の比が８％以上３２％以下である場合には、ＡｌＮバッファ層Ｂ１の膜厚は１４ｎｍ以上３４ｎｍ以下であるとよい。また、基板１１０の主面１１１に占める底面１１１ｂの面積の比が８％以上２６％以下である場合には、ＡｌＮバッファ層Ｂ１の膜厚は１６ｎｍ以上３４ｎｍ以下であるとよい。
４．ｎ型ファセット層およびｎ型コンタクト層
４−１．ｎ型ファセット層
ｎ型ファセット層１２０は、ＡｌＮバッファ層Ｂ１の底面および底面側の斜面を覆うが、ＡｌＮバッファ層Ｂ１の頂部付近を覆っていない。ｎ型ファセット層１２０は、基板の主面に垂直な縦型方向に成長した半導体層である。ｎ型ファセット層１２０の表面には、ファセット面が露出している。ｎ型ファセット面１２０の頂部の平坦面はｃ面である。他のファセット面は、例えば、（１０−１１）面または（１１−２２）面である。ｎ型ファセット層１２０のＳｉ濃度は、１×１０18ｃｍ-3以上３×１０19ｃｍ-3以下である。ｎ型ファセット層１２０の膜厚は、１００ｎｍ以上３０００ｎｍ以下である。ここで、ｎ型ファセット層１２０の膜厚とは、ｎ型ファセット層１２０の底面からｎ型ファセット層１２０の頂部の平坦面までの間の距離である。ｎ型ファセット層１２０の膜厚は、基板１１０の複数の凸部１１１ａの高さよりも大きい。ｎ型ファセット層１２０の成膜方法は、ＭＯＣＶＤ法である。また、後述するように、ｎ型ファセット層１２０の成長温度は、ｎ型コンタクト層１３０の成長温度よりも低い。
４−１．ｎ型ファセット層
ｎ型ファセット層１２０は、ＡｌＮバッファ層Ｂ１の底面および底面側の斜面を覆うが、ＡｌＮバッファ層Ｂ１の頂部付近を覆っていない。ｎ型ファセット層１２０は、基板の主面に垂直な縦型方向に成長した半導体層である。ｎ型ファセット層１２０の表面には、ファセット面が露出している。ｎ型ファセット面１２０の頂部の平坦面はｃ面である。他のファセット面は、例えば、（１０−１１）面または（１１−２２）面である。ｎ型ファセット層１２０のＳｉ濃度は、１×１０18ｃｍ-3以上３×１０19ｃｍ-3以下である。ｎ型ファセット層１２０の膜厚は、１００ｎｍ以上３０００ｎｍ以下である。ここで、ｎ型ファセット層１２０の膜厚とは、ｎ型ファセット層１２０の底面からｎ型ファセット層１２０の頂部の平坦面までの間の距離である。ｎ型ファセット層１２０の膜厚は、基板１１０の複数の凸部１１１ａの高さよりも大きい。ｎ型ファセット層１２０の成膜方法は、ＭＯＣＶＤ法である。また、後述するように、ｎ型ファセット層１２０の成長温度は、ｎ型コンタクト層１３０の成長温度よりも低い。
４−２．ｎ型コンタクト層
ｎ型コンタクト層１３０は、ｎ型ファセット層１２０の平坦面から基板の主面に平行な横方向に成長した半導体層である。ｎ型コンタクト層１３０は、露出しているＡｌＮバッファ層Ｂ１の頂部を埋め込んでいる。ｎ型コンタクト層１３０の成膜方法は、ＭＯＣＶＤ法である。
ｎ型コンタクト層１３０は、ｎ型ファセット層１２０の平坦面から基板の主面に平行な横方向に成長した半導体層である。ｎ型コンタクト層１３０は、露出しているＡｌＮバッファ層Ｂ１の頂部を埋め込んでいる。ｎ型コンタクト層１３０の成膜方法は、ＭＯＣＶＤ法である。
５．半導体発光素子の製造方法
ここで、本実施形態に係る発光素子１００の製造方法について説明する。この製造方法は、基板１１０を準備する工程と、基板１１０の上にＡｌＮバッファ層Ｂ１を形成する工程と、ＡｌＮバッファ層Ｂ１の上にIII 族窒化物半導体層を形成する工程と、を有する。III 族窒化物半導体層を形成する工程では、ＡｌＮバッファ層Ｂ１の上にｎ型半導体層と発光層１６０とｐ型半導体層とをこの順序で形成する。
ここで、本実施形態に係る発光素子１００の製造方法について説明する。この製造方法は、基板１１０を準備する工程と、基板１１０の上にＡｌＮバッファ層Ｂ１を形成する工程と、ＡｌＮバッファ層Ｂ１の上にIII 族窒化物半導体層を形成する工程と、を有する。III 族窒化物半導体層を形成する工程では、ＡｌＮバッファ層Ｂ１の上にｎ型半導体層と発光層１６０とｐ型半導体層とをこの順序で形成する。
５−１．基板準備工程
まず、基板１１０を準備する。その際に、基板に複数の凸部１１１ａを形成する工程を実施して基板１１０を製造してもよい。その場合には、基板の上にフォトレジストでマスクパターンを形成し、塩素系ガスでドライエッチングする。これにより、複数の凸部１１１ａを有する基板１１０が製造される。または、複数の凸部１１１ａを形成済みの基板１１０を購入してもよい。前述したように、基板１１０の主面１１１に占める底面１１１ｂの面積の比は、８％以上３２％以下である。
まず、基板１１０を準備する。その際に、基板に複数の凸部１１１ａを形成する工程を実施して基板１１０を製造してもよい。その場合には、基板の上にフォトレジストでマスクパターンを形成し、塩素系ガスでドライエッチングする。これにより、複数の凸部１１１ａを有する基板１１０が製造される。または、複数の凸部１１１ａを形成済みの基板１１０を購入してもよい。前述したように、基板１１０の主面１１１に占める底面１１１ｂの面積の比は、８％以上３２％以下である。
５−２．ＡｌＮバッファ層形成工程
次に、基板１１０の主面１１１の上にＡｌＮバッファ層Ｂ１を形成する。その際に、有機金属化学気相成長法（ＭＯＣＶＤ法）により、ＡｌＮバッファ層Ｂ１を形成する。ここで用いるキャリアガスは、水素（Ｈ2 ）もしくは窒素（Ｎ2 ）もしくは水素と窒素との混合気体（Ｈ2 ＋Ｎ2 ）である。窒素源として、アンモニアガス（ＮＨ3 ）を用いる。Ａｌ源として、トリメチルアルミニウム（Ａｌ（ＣＨ3 ）3 ）を用いる。
次に、基板１１０の主面１１１の上にＡｌＮバッファ層Ｂ１を形成する。その際に、有機金属化学気相成長法（ＭＯＣＶＤ法）により、ＡｌＮバッファ層Ｂ１を形成する。ここで用いるキャリアガスは、水素（Ｈ2 ）もしくは窒素（Ｎ2 ）もしくは水素と窒素との混合気体（Ｈ2 ＋Ｎ2 ）である。窒素源として、アンモニアガス（ＮＨ3 ）を用いる。Ａｌ源として、トリメチルアルミニウム（Ａｌ（ＣＨ3 ）3 ）を用いる。
また、以下のＭＯＣＶＤ法においては、Ｇａ源として、トリメチルガリウム（Ｇａ（ＣＨ3 ）3 ）を用いる。Ｉｎ源として、トリメチルインジウム（Ｉｎ（ＣＨ3 ）3 ）を用いる。ｎ型ドーパントガスとして、シラン（ＳｉＨ4 ）を用いる。ｐ型ドーパントガスとして、ビス（シクロペンタジエニル）マグネシウム（Ｍｇ（Ｃ5 Ｈ5 ）2 ）を用いる。また、これら以外のガスを用いてもよい。
このように、ＭＯＣＶＤ法を用いて１４ｎｍ以上３４ｎｍ以下の膜厚でＡｌＮバッファ層Ｂ１を成膜する。このときの基板温度は、３５０℃以上８００℃以下である。好ましくは、３５０℃以上５００℃以下である。
５−３．ｎ型ファセット層形成工程
次に、ＡｌＮバッファ層Ｂ１の上にｎ型ファセット層１２０を形成する。この際に、ｎ型ファセット層１２０は、ＡｌＮバッファ層Ｂ１の底面から成長するが、ＡｌＮバッファ層Ｂ１の斜面からはほとんど成長しない。ＡｌＮバッファ層Ｂ１の膜厚が、好適であるためである。つまり、基板１１０のｃ面の上のＡｌＮバッファ層Ｂ１は、半導体層を成長させやすい状態になっている。一方、基板１１０の複数の凸部１１１ａの上のＡｌＮバッファ層Ｂ１は、半導体層を成長させやすい状態になっていない。
次に、ＡｌＮバッファ層Ｂ１の上にｎ型ファセット層１２０を形成する。この際に、ｎ型ファセット層１２０は、ＡｌＮバッファ層Ｂ１の底面から成長するが、ＡｌＮバッファ層Ｂ１の斜面からはほとんど成長しない。ＡｌＮバッファ層Ｂ１の膜厚が、好適であるためである。つまり、基板１１０のｃ面の上のＡｌＮバッファ層Ｂ１は、半導体層を成長させやすい状態になっている。一方、基板１１０の複数の凸部１１１ａの上のＡｌＮバッファ層Ｂ１は、半導体層を成長させやすい状態になっていない。
基板１１０のｃ面の上のＡｌＮバッファ層Ｂ１から半導体層が成長する速度は、５０ｎｍ／ｍｉｎ以上１００ｎｍ／ｍｉｎ以下である。基板１１０の複数の凸部１１１ａの上のＡｌＮバッファ層Ｂ１から半導体層が成長する速度は、１ｎｍ／ｍｉｎ以上３０ｎｍ／ｍｉｎ以下である。したがって、ＡｌＮバッファ層Ｂ１における底面１１１ｂの側からのIII 族窒化物半導体層の成長速度が、ＡｌＮバッファ層Ｂ１における複数の凸部１１１ａの側からのIII 族窒化物半導体層の成長速度より速い。
そのため、基板１１０の底面１１１ｂの上のＡｌＮバッファ層Ｂ１から半導体層が縦方向成長する。ｎ型ファセット層１２０の頂部にはｃ面が露出している。そして、ｎ型ファセット層１２０の斜面は、（１０−１１）面または（１１−２２）面が露出している。この段階では、基板１１０の複数の凸部１１１ａの頂部付近のＡｌＮバッファ層Ｂ１は、露出状態にある。
このときの基板温度は、９８０℃以上１０８０℃以下である。また、ｎ型ファセット層１２０に１×１０18ｃｍ-3以上５×１０19ｃｍ-3以下でＳｉをドープする。
５−４．ｎ型コンタクト層形成工程
そして、ｎ型ファセット層１２０の上にｎ型コンタクト層１３０を形成する。ｎ型コンタクト層１３０を成長させる際には、ｎ型ファセット層１２０の頂部の平坦面から横方向に成長させる。そのため、ｎ型コンタクト層１３０は、基板１１０の複数の凸部１１１ａの上のＡｌＮバッファ層Ｂ１を埋め込む。このときの基板温度は、１０８０℃以上１３００℃以下である。このように、ｎ型コンタクト層１３０の形成温度は、ｎ型ファセット層１２０の形成温度よりも高い。また、ｎ型コンタクト層１３０に１×１０18ｃｍ-3以上３×１０19ｃｍ-3以下でＳｉをドープする。３×１０19ｃｍ-3を超えてＳｉをドープすると、ピットが発生し、全放射束Ｐｏが低下するおそれがある。
そして、ｎ型ファセット層１２０の上にｎ型コンタクト層１３０を形成する。ｎ型コンタクト層１３０を成長させる際には、ｎ型ファセット層１２０の頂部の平坦面から横方向に成長させる。そのため、ｎ型コンタクト層１３０は、基板１１０の複数の凸部１１１ａの上のＡｌＮバッファ層Ｂ１を埋め込む。このときの基板温度は、１０８０℃以上１３００℃以下である。このように、ｎ型コンタクト層１３０の形成温度は、ｎ型ファセット層１２０の形成温度よりも高い。また、ｎ型コンタクト層１３０に１×１０18ｃｍ-3以上３×１０19ｃｍ-3以下でＳｉをドープする。３×１０19ｃｍ-3を超えてＳｉをドープすると、ピットが発生し、全放射束Ｐｏが低下するおそれがある。
５−５．ｎ側静電耐圧層形成工程
次に、ｎ型コンタクト層１３０の上にｎ側静電耐圧層１４０を形成する。このときの基板温度は、７５０℃以上９５０℃以下の範囲内である。
次に、ｎ型コンタクト層１３０の上にｎ側静電耐圧層１４０を形成する。このときの基板温度は、７５０℃以上９５０℃以下の範囲内である。
５−６．ｎ側超格子層形成工程
次に、ｎ側静電耐圧層１４０の上にｎ側超格子層１５０を形成する。ここで、ｎ型ＧａＮ層を含む単位積層体を繰り返し積層する。
次に、ｎ側静電耐圧層１４０の上にｎ側超格子層１５０を形成する。ここで、ｎ型ＧａＮ層を含む単位積層体を繰り返し積層する。
５−７．発光層形成工程
次に、ｎ側超格子層１５０の上に発光層１６０を形成する。そのために、井戸層と障壁層とを繰り返し積層する。井戸層を成長させる際の基板温度を７３０℃以上８５０℃以下の範囲内とする。
次に、ｎ側超格子層１５０の上に発光層１６０を形成する。そのために、井戸層と障壁層とを繰り返し積層する。井戸層を成長させる際の基板温度を７３０℃以上８５０℃以下の範囲内とする。
５−８．ｐ型クラッド層形成工程
次に、発光層１６０の上にｐ型クラッド層１７０を形成する。例えば、ｐ型ＩｎＧａＮ層と、ｐ型ＡｌＧａＮ層と、を繰り返し積層する。
次に、発光層１６０の上にｐ型クラッド層１７０を形成する。例えば、ｐ型ＩｎＧａＮ層と、ｐ型ＡｌＧａＮ層と、を繰り返し積層する。
５−９．ｐ型コンタクト層形成工程
次に、ｐ型クラッド層１７０の上にｐ型コンタクト層１８０を形成する。基板温度を、９００℃以上１０５０℃以下の範囲内とする。
次に、ｐ型クラッド層１７０の上にｐ型コンタクト層１８０を形成する。基板温度を、９００℃以上１０５０℃以下の範囲内とする。
５−１０．透明電極形成工程
次に、ｐ型コンタクト層１８０の上に透明電極１９０を形成する。
次に、ｐ型コンタクト層１８０の上に透明電極１９０を形成する。
５−１１．電極形成工程
次に、図４に示すように、レーザーもしくはエッチングにより、ｐ型コンタクト層１８０の側から半導体層の一部を抉ってｎ型コンタクト層１３０を露出させる。そして、その露出箇所に、ｎ電極Ｎ１を形成する。そして、透明電極１９０の上にｐ電極Ｐ１を形成する。ｐ電極Ｐ１の形成工程とｎ電極Ｎ１の形成工程は、いずれを先に行ってもよい。
次に、図４に示すように、レーザーもしくはエッチングにより、ｐ型コンタクト層１８０の側から半導体層の一部を抉ってｎ型コンタクト層１３０を露出させる。そして、その露出箇所に、ｎ電極Ｎ１を形成する。そして、透明電極１９０の上にｐ電極Ｐ１を形成する。ｐ電極Ｐ１の形成工程とｎ電極Ｎ１の形成工程は、いずれを先に行ってもよい。
５−１２．その他の工程
また、上記の工程の他、熱処理工程、絶縁膜形成工程、その他の工程を実施してもよい。以上により、図１に示す発光素子１００が製造される。
また、上記の工程の他、熱処理工程、絶縁膜形成工程、その他の工程を実施してもよい。以上により、図１に示す発光素子１００が製造される。
６．本実施形態の効果
本実施形態では、底面１１１ｂの面積比の小さい基板１１０であっても、ＡｌＮバッファ層Ｂ１の成膜方法および膜厚を調整することにより、ＡｌＮバッファ層Ｂ１より上層の半導体層を好適に成長させることができる。
本実施形態では、底面１１１ｂの面積比の小さい基板１１０であっても、ＡｌＮバッファ層Ｂ１の成膜方法および膜厚を調整することにより、ＡｌＮバッファ層Ｂ１より上層の半導体層を好適に成長させることができる。
また、本実施形態では、基板１１０の底面１１１ｂから半導体層を成長させる。そのため、貫通転位は、非常に面積比の小さい底面１１１ｂから上層に受け継がれる。そのため、この製造方法で製造される半導体層における貫通転位密度は非常に小さい。そのため、半導体層の結晶性は優れている。また、貫通転位密度が小さいため、上層において形成されるピット密度も小さい。ピットは、貫通転位を起点として成長するからである。
また、ｎ型コンタクト層１３０の形成温度は、ｎ型ファセット層１２０の形成温度よりも高い。そのため、ｎ型コンタクト層１３０の平坦性が向上する。また、ｎ型コンタクト層１３０のピット数が減少する。そして、ｎ型コンタクト層１３０およびその上層の半導体層の結晶性が向上する。
７．変形例
７−１．基板の複数の凸部の形状
本実施形態の基板１１０では、複数の凸部１１１ａの形状は円錐形状である。図５に示すように、複数の凸部１１１ａの形状を六角錐形状にしてもよい。または、複数の凸部１１１ａの形状を多角錐形状にしてもよい。または、円錐台形状もしくは多角錐台形状にしてもよい。
７−１．基板の複数の凸部の形状
本実施形態の基板１１０では、複数の凸部１１１ａの形状は円錐形状である。図５に示すように、複数の凸部１１１ａの形状を六角錐形状にしてもよい。または、複数の凸部１１１ａの形状を多角錐形状にしてもよい。または、円錐台形状もしくは多角錐台形状にしてもよい。
７−２．基板の複数の凸部の配置状態
本実施形態の基板１１０では、複数の凸部１１１ａはハニカム状に配置されている。複数の凸部１１１ａは、その他の配列で配置されていてもよい。例えば、複数の凸部１１１ａが三角錐形状である場合には、ハニカム状でない場合であっても、底面１１１ｂの面積比が小さい場合がある。
本実施形態の基板１１０では、複数の凸部１１１ａはハニカム状に配置されている。複数の凸部１１１ａは、その他の配列で配置されていてもよい。例えば、複数の凸部１１１ａが三角錐形状である場合には、ハニカム状でない場合であっても、底面１１１ｂの面積比が小さい場合がある。
７−３．ｎ型ファセット層
ｎ型ファセット層１２０は、Ｓｉをドープされたｎ型半導体層である。しかし、ｎ型ファセット層１２０の代わりに、アンドープのファセット層を適用してもよい。ただし、Ｓｉをドープすることにより、ファセット層の抵抗率は低下する。そのため、ｎ型ファセット層１２０を用いることが好ましい。
ｎ型ファセット層１２０は、Ｓｉをドープされたｎ型半導体層である。しかし、ｎ型ファセット層１２０の代わりに、アンドープのファセット層を適用してもよい。ただし、Ｓｉをドープすることにより、ファセット層の抵抗率は低下する。そのため、ｎ型ファセット層１２０を用いることが好ましい。
７−４．フリップチップ
本実施形態の発光素子１００は、フェイスアップ型の発光素子である。しかし、フリップチップ型の発光素子にも、本技術を適用することができる。
本実施形態の発光素子１００は、フェイスアップ型の発光素子である。しかし、フリップチップ型の発光素子にも、本技術を適用することができる。
８．本実施形態のまとめ
以上詳細に説明したように、本実施形態の発光素子１００の製造方法においては、底面１１１ｂの面積比の狭い基板１１０を用いる。この場合において、ＡｌＮバッファ層Ｂ１をＭＯＣＶＤ法で形成する際に、膜厚を１４ｎｍ以上３４ｎｍ以下とする。ＭＯＣＶＤ法により成膜したＡｌＮバッファ層Ｂ１の膜厚がこの範囲内の場合に、ｎ型ファセット層１２０は好適に成長する。つまり、複数の凸部１１１ａ側のＡｌＮバッファ層Ｂ１からは、半導体層の成長は抑制される。底面１１１ｂ側のＡｌＮバッファ層Ｂ１からは、結晶性に優れた半導体層が成長する。そして、ｎ型ファセット層１２０の頂部からｎ型コンタクト層１３０を横方向に成長させる。これにより、貫通転位密度が小さく結晶性に優れたｎ型コンタクト層１３０を形成することができる。また、それより上層の半導体層の結晶性もよい。
以上詳細に説明したように、本実施形態の発光素子１００の製造方法においては、底面１１１ｂの面積比の狭い基板１１０を用いる。この場合において、ＡｌＮバッファ層Ｂ１をＭＯＣＶＤ法で形成する際に、膜厚を１４ｎｍ以上３４ｎｍ以下とする。ＭＯＣＶＤ法により成膜したＡｌＮバッファ層Ｂ１の膜厚がこの範囲内の場合に、ｎ型ファセット層１２０は好適に成長する。つまり、複数の凸部１１１ａ側のＡｌＮバッファ層Ｂ１からは、半導体層の成長は抑制される。底面１１１ｂ側のＡｌＮバッファ層Ｂ１からは、結晶性に優れた半導体層が成長する。そして、ｎ型ファセット層１２０の頂部からｎ型コンタクト層１３０を横方向に成長させる。これにより、貫通転位密度が小さく結晶性に優れたｎ型コンタクト層１３０を形成することができる。また、それより上層の半導体層の結晶性もよい。
なお、以上に説明した実施形態は単なる例示にすぎない。したがって当然に、その要旨を逸脱しない範囲内で種々の改良、変形が可能である。積層体の積層構造については、必ずしも図に示したものに限らない。各半導体層の積層構造や各半導体層の繰り返し回数等、任意に選択してよい。また、ｎ型半導体層、発光層、ｐ型半導体層の成長方法は、有機金属気相成長法（ＭＯＣＶＤ法）に限らない。キャリアガスを用いて結晶を成長させる方法であれば、他の方法を用いてもよい。また、液相エピタキシー法、分子線エピタキシー法等、その他のエピタキシャル成長法により半導体層を形成することとしてもよい。ただし、ＡｌＮバッファ層Ｂ１の成長方法は、ＭＯＣＶＤ法である。
（第２の実施形態）
第２の実施形態について説明する。第２の実施形態は、第１の実施形態とＡｌＮバッファ層Ｂ１の成膜方法および膜厚が異なっている。したがって、その相違点について説明する。
第２の実施形態について説明する。第２の実施形態は、第１の実施形態とＡｌＮバッファ層Ｂ１の成膜方法および膜厚が異なっている。したがって、その相違点について説明する。
１．ＡｌＮバッファ層の成膜方法および膜厚
本実施形態のＡｌＮバッファ層Ｂ１の成膜方法は、スパッタリング法である。スパッタリング法を用いる場合には、基板１１０の主面１１１に占める底面１１１ｂの面積の比が８％以上３２％以下である場合には、ＡｌＮバッファ層Ｂ１の膜厚は３７ｎｍ以上５７ｎｍ以下であるとよい。また、基板１１０の主面１１１に占める底面１１１ｂの面積の比が８％以上２６％以下である場合には、ＡｌＮバッファ層Ｂ１の膜厚は４０ｎｍ以上５７ｎｍ以下であるとよい。
本実施形態のＡｌＮバッファ層Ｂ１の成膜方法は、スパッタリング法である。スパッタリング法を用いる場合には、基板１１０の主面１１１に占める底面１１１ｂの面積の比が８％以上３２％以下である場合には、ＡｌＮバッファ層Ｂ１の膜厚は３７ｎｍ以上５７ｎｍ以下であるとよい。また、基板１１０の主面１１１に占める底面１１１ｂの面積の比が８％以上２６％以下である場合には、ＡｌＮバッファ層Ｂ１の膜厚は４０ｎｍ以上５７ｎｍ以下であるとよい。
２．半導体発光素子の製造方法
第１の実施形態と異なるＡｌＮバッファ層形成工程について説明する。
第１の実施形態と異なるＡｌＮバッファ層形成工程について説明する。
２−１．ＡｌＮバッファ層形成工程
まず、基板１１０の主面１１１の上にＡｌＮバッファ層Ｂ１を形成する。その際に、スパッタリングによりＡｌＮバッファ層Ｂ１を形成する。このように、ＡｌＮバッファ層Ｂ１を３７ｎｍ以上５７ｎｍ以下の膜厚で成膜する。このときの基板温度は、３５０℃以上１０００℃以下である。
まず、基板１１０の主面１１１の上にＡｌＮバッファ層Ｂ１を形成する。その際に、スパッタリングによりＡｌＮバッファ層Ｂ１を形成する。このように、ＡｌＮバッファ層Ｂ１を３７ｎｍ以上５７ｎｍ以下の膜厚で成膜する。このときの基板温度は、３５０℃以上１０００℃以下である。
３．本実施形態の効果
本実施形態では、底面１１１ｂの面積比の小さい基板１１０であっても、ＡｌＮバッファ層Ｂ１の成膜方法および膜厚を調整することにより、ＡｌＮバッファ層Ｂ１より上層の半導体層を好適に成長させることができる。
本実施形態では、底面１１１ｂの面積比の小さい基板１１０であっても、ＡｌＮバッファ層Ｂ１の成膜方法および膜厚を調整することにより、ＡｌＮバッファ層Ｂ１より上層の半導体層を好適に成長させることができる。
第１の実施形態および第２の実施形態では、成膜する膜厚が異なっている。その理由は以下のように考えられる。スパッタリングは、ＭＯＣＶＤ法に比べて一般に好適な結晶性で成膜することができる。そのため、同じ膜厚で緩和できる格子不整合の割合は、スパッタリングよりもＭＯＣＶＤ法のほうが高い。つまり、スパッタリングを用いる場合には、ＭＯＣＶＤ法を用いる場合に比べて厚い膜厚が必要である。
第１の実施形態および第２の実施形態の双方において、底面１１１ｂの上のＡｌＮバッファ層Ｂ１は、半導体層の成長が促進される状態にあるとともに、複数の凸部１１１ａの斜面の上のＡｌＮバッファ層Ｂ１は、半導体層の成長が抑制される状態にあると考えられる。このような底面１１１ｂのＡｌＮバッファ層Ｂ１と複数の凸部１１１ａのＡｌＮバッファ層Ｂ１との間の関係が成り立つ膜厚が、スパッタリングを用いた場合とＭＯＣＶＤ法を用いた場合とで異なると考えられる。
１．基板
本実験において、次のサファイア基板を用いた。複数の凸部は、ハニカム状に配置された円錐形状である。サファイア基板はｃ面に対して０．３°オフした基板である。また、図３に示すように、隣り合う凸部を結ぶ線のうちの一つがｍ軸と平行である。また、主面に占める底面の面積の比が９％、２５％、３１％、３５％のサファイア基板を用いた。
本実験において、次のサファイア基板を用いた。複数の凸部は、ハニカム状に配置された円錐形状である。サファイア基板はｃ面に対して０．３°オフした基板である。また、図３に示すように、隣り合う凸部を結ぶ線のうちの一つがｍ軸と平行である。また、主面に占める底面の面積の比が９％、２５％、３１％、３５％のサファイア基板を用いた。
２．結果
図６は、主面に占める底面の面積の比に対するＡｌＮバッファ層の膜厚を示すグラフである。図６は、Ｘ線回折の結果、好適なＡｌＮバッファ層の膜厚を示している。つまり、主面に占める底面の面積比が３０％程度より小さくなると、ＡｌＮバッファ層の膜厚を厚くする方が、半導体層の結晶性が向上することを示している。つまり、ピットが少なく、高い平坦性を備える半導体層が形成されている。
図６は、主面に占める底面の面積の比に対するＡｌＮバッファ層の膜厚を示すグラフである。図６は、Ｘ線回折の結果、好適なＡｌＮバッファ層の膜厚を示している。つまり、主面に占める底面の面積比が３０％程度より小さくなると、ＡｌＮバッファ層の膜厚を厚くする方が、半導体層の結晶性が向上することを示している。つまり、ピットが少なく、高い平坦性を備える半導体層が形成されている。
３．基板の底面の面積比
なお、主面に占める底面の面積比が小さいほど、主面に占める複数の凸部の面積比が大きい。凸部の箇所では、光が半導体層と基板との界面で反射せずに基板を透過する。そのため、主面に占める複数の凸部の面積比が大きいほど、光取り出し効率は高い。
なお、主面に占める底面の面積比が小さいほど、主面に占める複数の凸部の面積比が大きい。凸部の箇所では、光が半導体層と基板との界面で反射せずに基板を透過する。そのため、主面に占める複数の凸部の面積比が大きいほど、光取り出し効率は高い。
したがって、基板の底面の面積比が小さい基板を採用する場合には、従来より厚い膜厚のＡｌＮバッファ層を成長させることが好ましい。
図６に示すように、ＭＯＣＶＤ法を用いる場合には、基板１１０の主面１１１に占める底面１１１ｂの面積の比が８％以上３２％以下である場合には、ＡｌＮバッファ層Ｂ１の膜厚は１４ｎｍ以上３４ｎｍ以下であるとよい（図６の領域Ｒ１）。また、基板１１０の主面１１１に占める底面１１１ｂの面積の比が８％以上２６％以下である場合には、ＡｌＮバッファ層Ｂ１の膜厚は１６ｎｍ以上３４ｎｍ以下であるとよい（図６の領域Ｒ２）。
図６に示すように、スパッタリング法を用いる場合には、基板１１０の主面１１１に占める底面１１１ｂの面積の比が８％以上３２％以下である場合には、ＡｌＮバッファ層Ｂ１の膜厚は３７ｎｍ以上５７ｎｍ以下であるとよい（図６の領域Ｒ３）。また、基板１１０の主面１１１に占める底面１１１ｂの面積の比が８％以上２６％以下である場合には、ＡｌＮバッファ層Ｂ１の膜厚は４０ｎｍ以上５７ｎｍ以下であるとよい（図６の領域Ｒ４）。
１００…発光素子
１１０…基板
１１１…主面
１１１ａ…凸部
１１１ｂ…底面
Ｂ１…ＡｌＮバッファ層
１２０…ｎ型ファセット層
１３０…ｎ型コンタクト層
１４０…ｎ側静電耐圧層
１５０…ｎ側超格子層
１６０…発光層
１７０…ｐ型クラッド層
１８０…ｐ型コンタクト層
１９０…透明電極
Ｅｐ１…半導体層
Ｎ１…ｎ電極
Ｐ１…ｐ電極
１１０…基板
１１１…主面
１１１ａ…凸部
１１１ｂ…底面
Ｂ１…ＡｌＮバッファ層
１２０…ｎ型ファセット層
１３０…ｎ型コンタクト層
１４０…ｎ側静電耐圧層
１５０…ｎ側超格子層
１６０…発光層
１７０…ｐ型クラッド層
１８０…ｐ型コンタクト層
１９０…透明電極
Ｅｐ１…半導体層
Ｎ１…ｎ電極
Ｐ１…ｐ電極
Claims (4)
- サファイア基板を準備する工程と、
前記サファイア基板の上にＡｌＮバッファ層を形成する工程と、
前記ＡｌＮバッファ層の上にIII 族窒化物半導体層を形成する工程と、
を有し、
前記サファイア基板を準備する工程では、
主面にｃ面からなる底面と、前記底面に対して突出する複数の凸部と、を有するとともに、前記主面に占める前記底面の面積の比が８％以上３２％以下のサファイア基板を準備し、
前記ＡｌＮバッファ層を形成する工程では、
ＭＯＣＶＤ法を用いて１４ｎｍ以上３４ｎｍ以下の膜厚の前記ＡｌＮバッファ層を形成し、
前記III 族窒化物半導体層を形成する工程では、
前記ＡｌＮバッファ層の上にｎ型半導体層と発光層とｐ型半導体層とをこの順序で形成すること
を特徴とするIII 族窒化物半導体発光素子の製造方法。 - サファイア基板を準備する工程と、
前記サファイア基板の上にＡｌＮバッファ層を形成する工程と、
前記ＡｌＮバッファ層の上にIII 族窒化物半導体層を形成する工程と、
を有し、
前記サファイア基板を準備する工程では、
主面にｃ面からなる底面と、前記底面に対して突出する複数の凸部と、を有するとともに、前記主面に占める前記底面の面積の比が８％以上３２％以下のサファイア基板を準備し、
前記ＡｌＮバッファ層を形成する工程では、
スパッタリング法を用いて３７ｎｍ以上５７ｎｍ以下の膜厚の前記ＡｌＮバッファ層を形成し、
前記III 族窒化物半導体層を形成する工程では、
前記ＡｌＮバッファ層の上にｎ型半導体層と発光層とｐ型半導体層とをこの順序で形成すること
を特徴とするIII 族窒化物半導体発光素子の製造方法。 - 請求項１または請求項２に記載のIII 族窒化物半導体発光素子の製造方法において、
前記ｎ型半導体層を形成する工程では、
前記底面の上の前記ＡｌＮバッファ層からｎ型ファセット層を形成し、
前記ｎ型ファセット層の上にｎ型コンタクト層を形成し、
前記ｎ型ファセット層を形成する温度は、
前記ｎ型コンタクト層を形成する温度より低いこと
を特徴とするIII 族窒化物半導体発光素子の製造方法。 - 請求項３に記載のIII 族窒化物半導体発光素子の製造方法において、
前記ｎ型ファセット層を形成する工程では、
前記ＡｌＮバッファ層における前記底面の側からのIII 族窒化物半導体層の成長速度が、
前記ＡｌＮバッファ層における前記複数の凸部の側からのIII 族窒化物半導体層の成長速度より速いこと
を特徴とするIII 族窒化物半導体発光素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016124740A JP2017228695A (ja) | 2016-06-23 | 2016-06-23 | Ｉｉｉ 族窒化物半導体発光素子の製造方法 |
| US15/621,779 US10217894B2 (en) | 2016-06-23 | 2017-06-13 | Method for producing group III nitride semiconductor light-emitting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016124740A JP2017228695A (ja) | 2016-06-23 | 2016-06-23 | Ｉｉｉ 族窒化物半導体発光素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2017228695A true JP2017228695A (ja) | 2017-12-28 |
Family
ID=60677905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016124740A Pending JP2017228695A (ja) | 2016-06-23 | 2016-06-23 | Ｉｉｉ 族窒化物半導体発光素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10217894B2 (ja) |
| JP (1) | JP2017228695A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019197857A (ja) * | 2018-05-11 | 2019-11-14 | パナソニックＩｐマネジメント株式会社 | 発光ダイオード素子、及び発光ダイオード素子の製造方法 |
| CN113066911A (zh) * | 2021-04-23 | 2021-07-02 | 厦门三安光电有限公司 | Led外延片衬底结构及其制备方法、led芯片及其制备方法 |
| JP2022551340A (ja) * | 2019-12-19 | 2022-12-08 | ルミレッズ リミテッド ライアビリティ カンパニー | 高密度テクスチャを有する発光ダイオード（ｌｅｄ）装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110246831B (zh) * | 2019-05-23 | 2024-06-14 | 南昌大学 | 一种具有抗静电层的iii族氮化物半导体外延结构 |
| CN110137323A (zh) * | 2019-05-29 | 2019-08-16 | 福建兆元光电有限公司 | 带有AlN缓冲层的LED芯片及制造方法 |
| CN117174802B (zh) * | 2023-11-02 | 2024-02-20 | 江西兆驰半导体有限公司 | 发光二极管的外延结构及其制备方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8435879B2 (en) * | 2005-12-12 | 2013-05-07 | Kyma Technologies, Inc. | Method for making group III nitride articles |
| JP5521981B2 (ja) | 2010-11-08 | 2014-06-18 | 豊田合成株式会社 | 半導体発光素子の製造方法 |
-
2016
- 2016-06-23 JP JP2016124740A patent/JP2017228695A/ja active Pending
-
2017
- 2017-06-13 US US15/621,779 patent/US10217894B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2019197857A (ja) * | 2018-05-11 | 2019-11-14 | パナソニックＩｐマネジメント株式会社 | 発光ダイオード素子、及び発光ダイオード素子の製造方法 |
| CN110473943A (zh) * | 2018-05-11 | 2019-11-19 | 松下知识产权经营株式会社 | 发光二极管元件、以及发光二极管元件的制造方法 |
| US10763395B2 (en) | 2018-05-11 | 2020-09-01 | Panasonic Intellectual Property Management Co., Ltd. | Light emitting diode element and method for manufacturing same |
| JP2022551340A (ja) * | 2019-12-19 | 2022-12-08 | ルミレッズ リミテッド ライアビリティ カンパニー | 高密度テクスチャを有する発光ダイオード（ｌｅｄ）装置 |
| JP7325641B2 (ja) | 2019-12-19 | 2023-08-14 | ルミレッズ リミテッド ライアビリティ カンパニー | 高密度テクスチャを有する発光ダイオード（ｌｅｄ）装置 |
| CN113066911A (zh) * | 2021-04-23 | 2021-07-02 | 厦门三安光电有限公司 | Led外延片衬底结构及其制备方法、led芯片及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20170373218A1 (en) | 2017-12-28 |
| US10217894B2 (en) | 2019-02-26 |
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