JP2017204170A5 - - Google Patents
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- 238000003672 processing method Methods 0.000 claims 1
Claims (11)
- 画像データをメモリに書き込む書き込み手段と、
前記書き込み手段により前記メモリに対して1フレームの画像データに含まれる複数の第1のブロックのうち所定の位置の画素の書き込みが行われたことに応じて、前記書き込みが完了した画素の位置に対応した書き込み座標を取得する第1の取得手段と、
前記書き込み手段によって前記メモリに書き込まれた画像データの読み出し要求を出力し、前記読み出し要求が許可されたことに応じて前記メモリから前記画像データを読み出す読み出し手段と、
前記メモリに書き込まれた前記画像データに含まれる複数の第2のブロックのうちの読み出しの対象となる前記第2のブロックの位置に対応した読み出し座標を取得する第2の取得手段と、
前記第1の取得手段によって取得された前記書き込み座標と前記第2の取得手段によって取得された前記読み出し座標との位置関係に基づいて、前記読み出し手段からの前記読み出し要求を許可するか否かを制御する制御手段と
を有し、
前記書き込み手段により前記メモリに書き込まれる画像データの1フレームには複数の前記第1のブロックが含まれ、
前記読み出し手段により前記メモリから読み出される画像データの1フレームには前記第1のブロックとは異なるサイズの複数の前記第2のブロックが含まれ、
前記読み出し手段は、1フレームの画像データが前記書き込み手段により前記メモリに書き込まれている間に、前記メモリに書き込まれた1フレームの前記画像データの読み出し要求を出力し、
前記制御手段は、前記書き込み座標と前記読み出し座標との位置関係が所定の条件を満たさない場合に、前記読み出し手段からの前記読み出し要求を許可しないように制御する
ことを特徴とする画像処理装置。 - 前記第1の取得手段は、
書き込み対象の前記第1のブロックにおいて書き込み済みの最新のラインの位置に対応した第1の書き込み座標と、
前記第1のブロックに含まれる全ての画素が書き込み済みである前記第1のブロックのうちの最新の前記第1のブロックの最後尾の位置に対応した第2の書き込み座標と、
フレームの端部の書き込み済みの前記第1のブロックのうちの最新の前記第1のブロックの最後尾の位置に対応した第3の書き込み座標と
を取得し、
前記制御手段は、
前記第1の書き込み座標と前記読み出し座標とが第1の条件を満たさず、且つ、 前記第2の書き込み座標と前記読み出し座標とが第2の条件を満たさず、且つ、
前記第3の書き込み座標と前記読み出し座標とが第3の条件を満たさない
場合に、前記読み出し手段からの前記読み出し要求を許可しないように制御する
ことを特徴とする請求項1に記載の画像処理装置。 - 前記第1の書き込み座標は、水平方向の座標Hw1と垂直方向の座標Vw1を含み、
前記第2の書き込み座標は、水平方向の座標Hw2と垂直方向の座標Vw2を含み、
前記第3の書き込み座標は、水平方向の座標Hw3と垂直方向の座標Vw3を含み、
前記読み出し座標は、水平方向の座標Hrと垂直方向の座標Vrを含み、 前記第1の条件は、Hw1がHr以上、且つ、Vw1がVrよりも大きいことであり、
前記第2の条件は、Hw2がHr以上、且つ、Vw2がVrよりも大きいことであり、
前記第3の条件は、Hw3がHr以上、且つ、Vw3がVrよりも大きいことである
ことを特徴とする請求項2に記載の画像処理装置。 - 前記第1の取得手段は、前記書き込み手段から出力された書き込み要求に基づいて前記書き込み座標を取得し、
前記第2の取得手段は、前記読み出し手段から出力された読み出し要求に基づいて前記読み出し座標を取得する
ことを特徴とする請求項1から3のいずれか1項に記載の画像処理装置。 - 前記書き込み手段は、前記1フレームの画像データに含まれる複数の前記第1のブロックを所定の順序で前記メモリに書き込み、
前記読み出し手段は、前記1フレームの画像データに含まれる複数の前記第2のブロックを前記所定の順序で前記メモリから読み出す
ことを特徴とする請求項1から4のいずれか1項に記載の画像処理装置。 - 前記1フレームの複数の前記第1のブロックの書き込みが全て完了した際には、前記制御手段は、前記書き込み座標と前記読み出し座標との前記位置関係にかかわらず、前記読み出し手段からの前記読み出し要求を許可することを特徴とする請求項1から5のいずれか1項に記載の画像処理装置。
- 前記書き込み手段は、前記第1のブロックの画像データを書き込むために書き込み要求を複数回出力し、
前記第1の取得手段は、1回の前記書き込み要求による書き込みの度に前記書き込み座標を取得する
ことを特徴とする請求項1から6のいずれか1項に記載の画像処理装置。 - 1フレームにおいて前記書き込み手段によって書き込みが開始される座標と、1フレームにおいて前記読み出し手段によって読み出しが開始される座標とが互いに異なることを特徴とする請求項1から7のいずれか1項に記載の画像処理装置。
- 前記第2の取得手段は、前記書き込み手段によって書き込みが開始される座標と、前記読み出し手段によって読み出しが開始される座標との位置関係に基づいて、前記書き込み座標を取得することを特徴とする請求項8に記載の画像処理装置。
- 撮像手段と、
前記撮像手段により取得された画像データに処理を行う第1の処理手段と、
前記読み出し手段により読み出された画像データに処理を行う第2の処理手段と、
を更に有し、
前記書き込み手段は、前記第1の処理手段から出力された画像データを前記メモリに書き込み、
前記読み出し手段は、前記メモリから読み出した画像データを前記第2の処理手段に出力する
ことを特徴とする請求項1から9のいずれか1項に記載の画像処理装置。 - 画像データをメモリに書き込むステップと、
前記メモリに書き込まれた画像データの読み出し要求を出力するステップと、
前記読み出し要求が許可されたことに応じて前記メモリから前記画像データを読み出すステップと、
前記メモリに対して1フレームの画像データに含まれる複数の第1のブロックのうちの所定の位置の画素の書き込みが行われたことに応じて、前記書き込みが完了した画素の位置に対応した書き込み座標を取得するステップと、
前記メモリに書き込まれた前記画像データに含まれる複数の第2のブロックのうちの読み出しの対象となる前記第2のブロックの位置に対応した読み出し座標を取得するステップと、
前記書き込み座標と前記読み出し座標との位置関係に基づいて、前記読み出し要求を許可するか否かを制御するステップと
を有し、
前記メモリに書き込まれる画像データの1フレームには複数の前記第1のブロックが含まれ、
前記メモリから読み出される画像データの1フレームには前記第1のブロックとは異なるサイズの複数の前記第2のブロックが含まれ、
前記出力するステップは、1フレームの画像データが前記メモリに書き込まれている間に、前記メモリに書き込まれた1フレームの前記画像データの読み出し要求を出力するステップを含み、
前記制御するステップは、前記書き込み座標と前記読み出し座標との位置関係が所定の条件を満たさない場合に、前記読み出し要求を許可しないように制御するステップを含む
することを特徴とする画像処理方法。
Priority Applications (2)
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US15/592,455 US10015431B2 (en) | 2016-05-12 | 2017-05-11 | Image processing apparatus and image processing method including control whether or not to permit a readout request |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016095943A JP2017204170A (ja) | 2016-05-12 | 2016-05-12 | 画像処理装置及び画像処理方法 |
Publications (2)
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JP2017204170A JP2017204170A (ja) | 2017-11-16 |
JP2017204170A5 true JP2017204170A5 (ja) | 2019-06-13 |
Family
ID=60294914
Family Applications (1)
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---|---|---|---|
JP2016095943A Pending JP2017204170A (ja) | 2016-05-12 | 2016-05-12 | 画像処理装置及び画像処理方法 |
Country Status (2)
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JP (1) | JP2017204170A (ja) |
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US7149857B2 (en) * | 2002-05-14 | 2006-12-12 | Micron Technology, Inc. | Out of order DRAM sequencer |
US9256552B2 (en) * | 2011-11-21 | 2016-02-09 | Cisco Technology, Inc. | Selective access to executable memory |
EP3029574B1 (en) * | 2014-12-02 | 2019-09-18 | ARM Limited | Memory management |
US9710404B2 (en) * | 2015-03-23 | 2017-07-18 | Intel Corporation | Dynamic configuration and peripheral access in a processor |
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2016
- 2016-05-12 JP JP2016095943A patent/JP2017204170A/ja active Pending
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2017
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