JP2017189008A - Abnormality protection circuit - Google Patents
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Abstract
Description
本発明は、異常保護回路に関する。 The present invention relates to an abnormality protection circuit.
従来から、様々な装置に異常保護回路が備えられており、例えば特許文献1にはモータ駆動装置(モータドライバ)に設けられた過電流保護回路について開示されている。
Conventionally, various devices have been provided with an abnormality protection circuit. For example,
上記特許文献1の過電流保護回路は、OCPミュートカウンタと組合せロジック部を含んでいる。OCPミュートカウンタは、過電流検出信号が異常時の論理レベルとされたときに、内部クロック信号のパルスカウントを開始する。そして、OCPミュートカウンタは、カウント値が所定の閾値に達しているか否かを示すカウンタ信号を出力する。カウント値が所定の閾値に達していることを示すカウンタ信号が出力されると、組合せロジック部から異常を示す過電流保護信号が出力される。なお、OCPミュートカウンタは、過電流検出信号が正常時の論理レベルとされたときに、カウント値がリセットされる。
The overcurrent protection circuit of
これにより、内部クロック信号の周期にカウント値の閾値を乗算した値のミュート期間(マスク期間)以上に過電流検出信号が異常時の論理レベルを維持した場合、異常を示す過電流保護信号が出力される。一方、過電流検出信号がミュート期間が経過する前に正常時の論理レベルに戻った場合、異常を示す過電流保護信号は出力されない。 As a result, an overcurrent protection signal indicating an abnormality is output when the overcurrent detection signal maintains the logic level at the time of an abnormality for the mute period (mask period) that is the value obtained by multiplying the cycle of the internal clock signal by the count value threshold. Is done. On the other hand, when the overcurrent detection signal returns to the normal logic level before the mute period elapses, the overcurrent protection signal indicating abnormality is not output.
しかしながら、上記特許文献1では、内部クロック信号の生成源であるオシレータが故障して内部クロック信号の生成が停止した場合、OCPミュートカウンタは内部クロック信号をカウントすることができず、過電流検出信号が異常時の論理レベルになった場合に、異常を示す過電流保護信号を生成することができない。従って、過電流保護機能が動作しない不具合が生じる。
However, in
例えば過電流保護回路が車載用である場合、自動車の電気/電子に関する機能安全についての国際規格であるISO26262なども策定されている状況では、より安全性を重視するため、上記のような過電流保護機能が動作しない不具合を回避することが重要となる。 For example, when the overcurrent protection circuit is used in a vehicle, in the situation where ISO 26262, which is an international standard for functional safety related to electric / electronics of automobiles, has been established, the overcurrent as described above is given more importance on safety. It is important to avoid problems that prevent the protection function from working.
上記状況に鑑み、本発明は、オシレータが故障した場合でも異常保護機能の動作を可能とする異常保護回路を提供することを目的とする。 In view of the above situation, an object of the present invention is to provide an abnormality protection circuit that enables operation of an abnormality protection function even when an oscillator fails.
上記目的を達成するために本発明の一態様に係る異常保護回路は、
クロック信号のカウントに基づき、異常検出状態が所定の期間継続したことを検出すると、その旨を示す第1出力信号を出力する第1出力信号生成部と、
異常が検出されると、前記クロック信号を用いずに、その旨を示す第2出力信号を出力する第2出力信号生成部と、
クロック停止検出信号に応じて前記第1出力信号と前記第2出力信号のいずれかを選択する選択部と、を備え、
前記クロック停止検出信号がクロックが正常に生成されている旨を示す場合、前記第2出力信号生成部は無効となり、前記選択部は前記第1出力信号を選択し、
前記クロック停止検出信号がクロックが停止している旨を示す場合、前記第2出力信号生成部は有効となり、前記選択部は前記第2出力信号を選択し、
前記選択部により選択された出力信号に基づいて異常保護信号を出力する構成としている(第1の構成)。
In order to achieve the above object, an abnormality protection circuit according to an aspect of the present invention includes:
A first output signal generation unit that outputs a first output signal indicating that when detecting that the abnormality detection state has continued for a predetermined period based on the count of the clock signal;
A second output signal generating unit that outputs a second output signal indicating that the abnormality is detected without using the clock signal;
A selection unit that selects either the first output signal or the second output signal in response to a clock stop detection signal;
When the clock stop detection signal indicates that the clock is normally generated, the second output signal generation unit is disabled, the selection unit selects the first output signal,
When the clock stop detection signal indicates that the clock is stopped, the second output signal generation unit is enabled, the selection unit selects the second output signal,
The abnormality protection signal is output based on the output signal selected by the selection unit (first configuration).
また、上記第1の構成において、前記第2出力信号生成部は、所定論理レベルの信号が入力されるD入力端子と、異常検出信号が入力されるクロック端子と、前記第2出力信号を出力する出力端子と、を有するDフリップフロップを含むこととしてもよい(第2の構成)。 In the first configuration, the second output signal generator outputs a D input terminal to which a signal of a predetermined logic level is input, a clock terminal to which an abnormality detection signal is input, and the second output signal. It is also possible to include a D flip-flop having an output terminal (second configuration).
また、上記第2の構成において、前記Dフリップフロップのリセット端子に出力が入力されるAND回路を更に備え、前記AND回路の一方の入力端には前記クロック停止検出信号が入力されることとしてもよい(第3の構成)。 The second configuration may further include an AND circuit whose output is input to a reset terminal of the D flip-flop, and the clock stop detection signal is input to one input terminal of the AND circuit. Good (third configuration).
また、上記第3の構成において、前記AND回路の他方の入力端には、リセット信号に基づく信号が入力されることとしてもよい(第4の構成)。 In the third configuration, a signal based on a reset signal may be input to the other input terminal of the AND circuit (fourth configuration).
また、上記第1〜第4のいずれかの構成において、前記第1出力信号生成部は、異常検出信号と前記クロック信号が入力されるカウンタと、前記カウンタの出力に基づく信号が入力されるD入力端子と、前記クロック信号が入力されるクロック端子と、前記第1出力信号を出力する出力端子と、を有するDフリップフロップと、を含むこととしてもよい(第5の構成)。 In any one of the first to fourth configurations, the first output signal generation unit includes a counter to which an abnormality detection signal and the clock signal are input, and a signal to which a signal based on the output of the counter is input. A D flip-flop having an input terminal, a clock terminal to which the clock signal is input, and an output terminal for outputting the first output signal may be included (fifth configuration).
また、上記第5の構成において、前記Dフリップフロップのリセット端子には、前記第2出力信号生成部に含まれるDフリップフロップをリセットさせるリセット信号に基づく信号が入力されることとしてもよい(第6の構成)。 In the fifth configuration, a signal based on a reset signal for resetting the D flip-flop included in the second output signal generation unit may be input to a reset terminal of the D flip-flop (first). 6 configuration).
また、本発明の別態様に係る駆動装置は、多チャンネルの出力を有する駆動装置であって、オシレータと、前記オシレータを監視してクロック停止検出信号を出力するクロック停止検出部と、上記いずれかの構成とした異常保護回路と、を備えることとしている(第7の構成)。 A driving device according to another aspect of the present invention is a driving device having a multi-channel output, the oscillator, a clock stop detection unit that monitors the oscillator and outputs a clock stop detection signal, and any one of the above And an abnormality protection circuit configured as described above (seventh configuration).
また、上記第7の構成において、前記異常保護回路は、AND回路を更に備え、前記AND回路の一方の入力端には、前記選択部により選択された出力信号が入力され、前記AND回路の他方の入力端には、チャンネルのオンオフを制御する制御信号が入力され、前記AND回路から前記異常保護信号が出力されることとしてもよい(第8の構成)。 Further, in the seventh configuration, the abnormality protection circuit further includes an AND circuit, and an output signal selected by the selection unit is input to one input terminal of the AND circuit, and the other of the AND circuit A control signal for controlling on / off of a channel may be input to the input terminal of, and the abnormality protection signal may be output from the AND circuit (eighth configuration).
また、POR(パワーオンリセット)回路を備え、外部のマイコンとの通信を行う上記第7または第8のいずれかの構成とした駆動装置であって、
前記異常保護回路において、前記第2出力信号生成部は、所定論理レベルの信号が入力されるD入力端子と、異常検出信号が入力されるクロック端子と、前記第2出力信号を出力する出力端子と、を有するDフリップフロップを含み、
前記異常保護回路は、第1AND回路と第2AND回路を更に備え、
前記第1AND回路には、一方の入力端に前記POR回路の出力するリセット信号が入力され、他方の入力端に前記マイコンからのリセット信号が入力され、
前記第2AND回路には、一方の入力端に前記クロック停止検出信号が入力され、他方の入力端に前記第1AND回路の出力が入力され、
前記Dフリップフロップのリセット端子には、前記第2AND回路の出力が入力されることとしてもよい(第9の構成)。
In addition, the drive device includes any one of the seventh and eighth configurations including a POR (power-on reset) circuit and performing communication with an external microcomputer.
In the abnormality protection circuit, the second output signal generation unit includes a D input terminal to which a signal of a predetermined logic level is input, a clock terminal to which an abnormality detection signal is input, and an output terminal that outputs the second output signal. And including a D flip-flop having
The abnormality protection circuit further includes a first AND circuit and a second AND circuit,
In the first AND circuit, a reset signal output from the POR circuit is input to one input terminal, and a reset signal from the microcomputer is input to the other input terminal.
In the second AND circuit, the clock stop detection signal is input to one input terminal, and the output of the first AND circuit is input to the other input terminal.
The output of the second AND circuit may be input to the reset terminal of the D flip-flop (ninth configuration).
また、本発明の別態様に係る車載用電子機器は、上記いずれかの構成とした駆動装置を備えることとしている。 Moreover, the vehicle-mounted electronic device which concerns on another aspect of this invention is supposed to be provided with the drive device made into one of the said structures.
本発明によると、オシレータが故障した場合でも異常保護機能の動作を可能とする。 According to the present invention, even if the oscillator fails, the abnormality protection function can be operated.
以下に本発明の一実施形態について図面を参照して説明する。なお、ここでは、異常保護回路の一例として過電流保護回路を挙げ、その適用対象としてはモータ駆動装置を一例に挙げて説明する。 An embodiment of the present invention will be described below with reference to the drawings. Here, an overcurrent protection circuit is given as an example of the abnormality protection circuit, and a motor drive device is taken as an example of the application target.
<モータ駆動装置の構成>
まず、本発明の実施形態について説明する前に、本発明の実施形態に対する比較例について説明する。図5は、本発明の実施形態に対する比較例に係るモータ駆動装置200の構成を示す図である。図5に示すモータ駆動装置200は、多チャンネル出力を有するモータドライバICとして構成される。
<Configuration of motor drive device>
First, before describing the embodiment of the present invention, a comparative example for the embodiment of the present invention will be described. FIG. 5 is a diagram illustrating a configuration of a
図5に示すモータ駆動装置200は、各モータ駆動部1〜8と、ロジック制御部9と、POR[power on reset]回路10と、オシレータ11と、インタフェース12と、UVLO[under voltage lock out]回路13と、過電圧保護回路14と、TSD[thermal shutdown]回路15と、を備えており、これらの各構成要素を1チップに集積化したIC(半導体装置)である。
A
また、モータ駆動装置200は、外部との接続を確立するための入力端子T1〜T2、および出力端子OUT1〜OUT8を備えている。入力端子T1には、モータ駆動部1〜8用の電源電圧VSが外部より印加される。入力端子T2には、ロジック制御部9用の電源電圧VCCが外部より印加される。
In addition, the
モータ駆動部1、2は、モータM1の駆動に対応し、同様に、モータ駆動部3、4は、モータM2の駆動に対応し、モータ駆動部5、6は、モータM3の駆動に対応し、モータ駆動部7、8は、モータM4の駆動に対応している。モータM1〜M4は、DCブラシ付きモータである。即ち、モータ駆動装置200は、4チャンネルの出力を有する。
The
各モータ駆動部1〜8は、それぞれ同様の構成をしており、上側スイッチング素子Q1、下側スイッチング素子Q2、上側スイッチング素子Q3、下側スイッチング素子Q4、抵抗R1、抵抗R2、プリドライバPR、コンパレータCP1、およびコンパレータCP2を含んで構成される。
Each of the
PチャネルMOSFET(MOS電界効果トランジスタ)で構成される上側スイッチング素子Q1のソースは、抵抗R1を介して電源電圧VSの印加端に接続される。上側スイッチング素子Q1のドレインは、NチャネルMOSFETで構成される下側スイッチング素子Q2のドレインに接続される。下側スイッチング素子Q2のソースは、抵抗R2を介して接地端に接続される。即ち、上側スイッチング素子Q1と下側スイッチング素子Q2は、抵抗R1と抵抗R2との間において直列に接続され、ブリッジを構成する。 The source of the upper switching element Q1 composed of a P-channel MOSFET (MOS field effect transistor) is connected to the application terminal of the power supply voltage VS via the resistor R1. The drain of the upper switching element Q1 is connected to the drain of the lower switching element Q2 configured with an N-channel MOSFET. The source of the lower switching element Q2 is connected to the ground terminal via the resistor R2. That is, the upper switching element Q1 and the lower switching element Q2 are connected in series between the resistor R1 and the resistor R2 to form a bridge.
上側スイッチング素子Q3のソースは、電源電圧VSの印加端に接続される。上側スイッチング素子Q3のドレインは、下側スイッチング素子Q4のドレインに接続される。下側スイッチング素子Q4のソースは、接地端に接続される。即ち、上側スイッチング素子Q3と下側スイッチング素子Q4は、直列に接続されてブリッジを構成する。 The source of the upper switching element Q3 is connected to the application terminal of the power supply voltage VS. The drain of upper switching element Q3 is connected to the drain of lower switching element Q4. The source of the lower switching element Q4 is connected to the ground terminal. That is, the upper switching element Q3 and the lower switching element Q4 are connected in series to form a bridge.
各モータ駆動部1〜8において、上側スイッチング素子Q1と下側スイッチング素子Q2との接続点と、上側スイッチング素子Q3と下側スイッチング素子Q4との接続点は、各出力端子OUT1〜OUT8に共通接続される。出力端子OUT1、OUT2は、それぞれモータM1の正極、負極に接続される。同様に、出力端子OUT3、OUT4は、それぞれモータM2の正極、負極に接続され、出力端子OUT5、OUT6は、それぞれモータM3の正極、負極に接続され、出力端子OUT7、OUT8は、それぞれモータM4の正極、負極に接続される。 In each motor drive unit 1-8, the connection point between the upper switching element Q1 and the lower switching element Q2 and the connection point between the upper switching element Q3 and the lower switching element Q4 are commonly connected to the output terminals OUT1 to OUT8. Is done. The output terminals OUT1 and OUT2 are connected to the positive electrode and the negative electrode of the motor M1, respectively. Similarly, the output terminals OUT3 and OUT4 are respectively connected to the positive and negative electrodes of the motor M2, the output terminals OUT5 and OUT6 are respectively connected to the positive and negative electrodes of the motor M3, and the output terminals OUT7 and OUT8 are respectively connected to the motor M4. Connected to the positive and negative electrodes.
上側スイッチング素子Q1のゲートと上側スイッチング素子Q3のゲートは、プリドライバPDの一方の出力端に接続され、下側スイッチング素子Q4のゲートと下側スイッチング素子Q2のゲートは、プリドライバPDの他方の出力端に接続される。プリドライバPDは、ロジック制御部9からの指令に基づき各出力端から駆動信号を出力することにより、各スイッチング素子Q1〜Q4を駆動する。これにより、各モータ駆動部1〜8は、各モータM1〜M4のPWM[pulse width modulation]駆動や、正逆転駆動を行うことができる。 The gate of the upper switching element Q1 and the gate of the upper switching element Q3 are connected to one output terminal of the pre-driver PD, and the gate of the lower switching element Q4 and the gate of the lower switching element Q2 are connected to the other end of the pre-driver PD. Connected to the output terminal. The pre-driver PD drives the switching elements Q1 to Q4 by outputting a drive signal from each output terminal based on a command from the logic control unit 9. Thereby, each motor drive part 1-8 can perform PWM [pulse width modulation] drive of each motor M1-M4, and forward / reverse drive.
抵抗R1と上側スイッチング素子Q1との接続点は、コンパレータCP1の非反転端(+)に接続される。コンパレータCP1の反転端(−)には、所定の参照電圧が印加される。コンパレータCP1は、抵抗R1により電流・電圧変換された電流検出電圧と参照電圧との比較を行い、比較結果として過電流検出信号DET1をロジック制御部9に出力する。 A connection point between the resistor R1 and the upper switching element Q1 is connected to a non-inverting terminal (+) of the comparator CP1. A predetermined reference voltage is applied to the inverting terminal (−) of the comparator CP1. The comparator CP1 compares the current detection voltage that has been subjected to current / voltage conversion by the resistor R1 with the reference voltage, and outputs an overcurrent detection signal DET1 to the logic control unit 9 as a comparison result.
下側スイッチング素子Q2と抵抗R2との接続点は、コンパレータCP2の非反転端(+)に接続される。コンパレータCP2の反転端(−)には、所定の参照電圧が印加される。コンパレータCP2は、抵抗R2により電流・電圧変換された電流検出電圧と参照電圧との比較を行い、比較結果として過電流検出信号DET2をロジック制御部9に出力する。 A connection point between the lower switching element Q2 and the resistor R2 is connected to the non-inverting terminal (+) of the comparator CP2. A predetermined reference voltage is applied to the inverting terminal (−) of the comparator CP2. The comparator CP2 compares the current detection voltage that has been subjected to current / voltage conversion by the resistor R2 with the reference voltage, and outputs an overcurrent detection signal DET2 to the logic control unit 9 as a comparison result.
このような過電流検出部としてのコンパレータCP1とコンパレータCP2により、出力端子OUT1またはOUT2の地絡および天絡、または出力端子OUT1とOUT2間の短絡による生じる過電流を検出することができる。出力端子OUT3〜OUT8についても同様である。 By such comparators CP1 and CP2 as overcurrent detection units, it is possible to detect an overcurrent caused by a ground fault and a power fault of the output terminal OUT1 or OUT2, or a short circuit between the output terminals OUT1 and OUT2. The same applies to the output terminals OUT3 to OUT8.
過電流検出信号DET1およびDET2は、ロジック制御部9に含まれる不図示の過電流保護回路に出力される。過電流保護回路の詳細については後述する。 The overcurrent detection signals DET1 and DET2 are output to an unillustrated overcurrent protection circuit included in the logic control unit 9. Details of the overcurrent protection circuit will be described later.
POR回路10は、電源電圧VCCが立ち上がるとリセット時の論理レベル(例えばLowレベル)とされたリセット信号PRSTをロジック制御部9に出力し、UVLO[Under Voltage Lockout]が解除されてから一定期間が経過した後に、リセット解除時の論理レベル(例えばHighレベル)とされたリセット信号PRSTをロジック制御部9に出力する。POR回路10は、電源電圧VCCが所定閾値以下まで低下すると、リセット時の論理レベルとしたリセット信号PRSTをロジック制御部9に出力する。
When the power supply voltage VCC rises, the
オシレータ11は、内部クロック信号CKを生成し、ロジック制御部9に出力する。多チャンネル出力(4チャンネル出力)についてオシレータ11は一つと共通化しており、チャンネル間のタイミングのバラツキを抑制している。
The
UVLO回路13は、電源電圧VSを監視して不足電圧保護信号を生成し、これをロジック制御部9に出力する。電源電圧VSが保護設定値(例えば5V)以下まで低下すると、不足電圧保護信号が異常時の論理レベル(例えばHighレベル)となり、これを受けたロジック制御部9はプリドライバPDを介して各出力端子OUT1〜OUT8をオープンとする。一方、電源電圧VCCが保護解除値(例えば6V)以上まで上昇すると、不足電圧保護信号が正常時の論理レベル(例えばLowレベル)となり、これを受けたロジック制御部9は通常動作に移行する。
The
過電圧保護回路14は、電源電圧VSを監視して過電圧保護信号を生成し、これをロジック制御部9に出力する。例えば、電源電圧VSが32Vまで上昇すると、過電圧保護信号は異常時の論理レベル(例えばHighレベル)となり、これを受けたロジック制御部9はプリドライバPDを介して各出力端子OUT1〜OUT8をオープンとする。
The
TSD回路15は、モータ駆動装置200のチップ温度を監視して過熱保護信号を生成し、これをロジック制御部9に出力する。モータ駆動装置200のチップ温度が保護設定値(例えば175℃)以上まで上昇すると、過熱保護信号が異常時の論理レベル(例えばHighレベル)となり、これを受けたロジック制御部9はプリドライバPDを介して各出力端子OUT1〜OUT8をオープンとする。一方、モータ駆動装置200のチップ温度が保護解除値(例えば150℃)以下まで低下すると、過熱保護信号が正常時の論理レベル(例えばLowレベル)となり、これを受けたロジック制御部9は通常動作に移行する。
The
インタフェース12は、モータ駆動装置200の外部に配されるマイコン25から受信する各種信号をロジック制御部9へ伝送する。
The
<過電流保護回路について>
次に、過電流保護回路について説明する。図6は、ロジック制御部9に含まれる過電流保護回路160の構成を示す図である。なお、過電流保護回路160は、各モータ駆動部1〜8のそれぞれについて、コンパレータCP1とCP2の各々に対応して設けられる。即ち、過電流保護回路160は、合計として16個設けられる。
<Overcurrent protection circuit>
Next, the overcurrent protection circuit will be described. FIG. 6 is a diagram illustrating a configuration of the
過電流保護回路160は、カウンタ1601と、インバータ1602と、Dフリップフロップ1603と、AND回路1604と、AND回路1605と、を有している。
The
カウンタ1601には、過電流検出信号DET1またはDET2が入力されると共に、クロック信号clkが入力される。クロック信号clkは、オシレータ11から出力される内部クロック信号CKをロジック制御部9に含まれる不図示の分周器によって分周することにより生成される。カウンタ1601は、クロック信号clkをカウントしてカウント結果信号CNTを出力する。
The
インバータ1602は、入力されるカウント結果信号CNTを反転して反転信号INVを生成する。Dフリップフロップ1603のD入力端子には反転信号INVが入力される。Dフリップフロップ1603のクロック端子には、クロック信号clkが入力される。
The
AND回路1604には、POR回路10から出力されるリセット信号PRSTが一方の入力端に入力されると共に、マイコン25からインタフェース12を介してリセット信号XRSTが他方の入力端に入力される。AND回路1604の出力は、Dフリップフロップ1603のリセット端子(Rバー端子)に入力される。
In the AND
AND回路1605には、Dフリップフロップ1604のQ出力端子から出力されるQ出力信号Qoutが一方の入力端に入力されると共に、ON/OFF制御信号CRSが他方の入力端に入力される。ON/OFF制御信号CRSは、モータ駆動装置200のチャンネルごとのオンオフを示す信号であり、マイコン25から送信されてインタフェース12を介してレジスタ(図5で不図示)に格納される信号である。
In the AND
リセット信号PRSTおよびリセット信号XRST共にリセット解除時の論理レベル(Highレベル)である場合、AND回路1604からの出力がHighレベルとなり、Dフリップフロップ1603は、D入力端子およびクロック端子への入力に応じてQ出力端子から出力する通常動作を行う。一方、リセット信号PRSTとリセット信号XRSTの少なくとも一方がリセット時の論理レベル(Lowレベル)となると、AND回路1604からの出力がLowレベルとなり、Dフリップフロップ1603はリセットされる。
When both the reset signal PRST and the reset signal XRST are at the logic level (High level) at the time of reset release, the output from the AND
また、ON/OFF制御信号CRSがON時の論理レベル(Highレベル)である場合、AND回路1605は有効となり、ON/OFF制御信号CRSがOFF時の論理レベル(Lowレベル)である場合、AND回路1605は無効となる。
In addition, when the ON / OFF control signal CRS is at the logic level (High level) when ON, the AND
ここで、リセット信号PRSTとリセット信号XRST共にリセット解除時の論理レベル(Highレベル)であり、且つON/OFF制御信号CRSがON時の論理レベル(Highレベル)である通常動作時の動作について、図7および図8に示すタイミングチャートを用いて説明する。 Here, regarding the operation in the normal operation in which both the reset signal PRST and the reset signal XRST are at the logic level (High level) when the reset is released and the ON / OFF control signal CRS is the logic level (High level) when the ON / OFF control signal CRS is ON, This will be described with reference to timing charts shown in FIGS.
図7は、過電流が比較的長い期間検出された場合の各種信号波形例を示すタイミングチャートである。図7のタイミングt1において、抵抗R1または抵抗R2に流れる電流に過電流が発生し、過電流検出信号DET1またはDET2がLowレベルからHighレベルに立ち上がったとする。 FIG. 7 is a timing chart showing examples of various signal waveforms when an overcurrent is detected for a relatively long period. Assume that an overcurrent occurs in the current flowing through the resistor R1 or R2 at the timing t1 in FIG. 7 and the overcurrent detection signal DET1 or DET2 rises from the Low level to the High level.
すると、これをトリガとして、カウンタ1601は、クロック信号clkのカウントを開始する。カウンタ1601は、過電流検出信号DET1またはDET2がHighレベルである間はカウントを継続し、カウント値が所定の閾値に達したか否かに応じた論理レベルのカウント結果信号CNTを出力する。カウント値が閾値に達していない場合はLowレベル、閾値に達した場合はHighレベルのカウント結果信号CNTとなる。
Then, using this as a trigger, the
図7では、上記閾値を一例として10としており、カウント値が10に達したタイミングt2以降まで過電流検出信号DET1またはDET2はHighレベルを維持しているので、カウント結果信号CNTはタイミングt2においてLowレベルからHighレベルへ切替わる。 In FIG. 7, the threshold value is 10 as an example, and the overcurrent detection signal DET1 or DET2 maintains a high level until timing t2 after the count value reaches 10, so the count result signal CNT is low at timing t2. Switch from level to high level.
これにより、インバータINV1602から出力される反転信号INVは、タイミングt2より若干遅れてHighレベルからLowレベルへ切替わる。タイミングt2においてクロックclkが立ち上がるが、その時点で反転信号INVはHighレベルであるため、Dフリップフロップ1603から出力されるQ出力信号QoutはHighレベルが維持される。そして、タイミングt3でクロック信号がCLKが立ち上がった時点で反転信号INVはLowレベルとなっているので、Q出力信号QoutはHighレベルからLowレベルへ切替わる。これにより、AND回路1605から出力される過電流保護信号Socpは、HighレベルからLowレベルへ切替わる。
As a result, the inversion signal INV output from the inverter INV1602 is switched from the High level to the Low level with a slight delay from the timing t2. At time t2, the clock clk rises, but since the inverted signal INV is at the high level at that time, the Q output signal Qout output from the D flip-
過電流保護信号SocpがLowレベルへ切替わったことにより、ロジック制御部9は、例えば出力端子OUT1およびOUT2をプリドライバPDを介してオープンとする。これにより、過電流によってモータ駆動装置200が焼損することを抑止できる。
When the overcurrent protection signal Socp is switched to the Low level, the logic control unit 9 opens, for example, the output terminals OUT1 and OUT2 via the pre-driver PD. Thereby, it can suppress that the
一方、図8は、瞬間的など比較的短い期間だけ過電流が検出された場合のタイミングチャートを示す。図8のタイミングt11において過電流が検出されて過電流検出信号DET1またはDET2がLowレベルからHighレベルへ切替わると、カウンタ1601はクロック信号clkのカウントを開始する。
On the other hand, FIG. 8 shows a timing chart in the case where an overcurrent is detected only for a relatively short period such as instantaneously. When an overcurrent is detected at timing t11 in FIG. 8 and the overcurrent detection signal DET1 or DET2 is switched from the Low level to the High level, the
図8の場合、過電流検出期間が短く、クロック信号clkのカウント値が閾値(ここでは10)に達しないタイミングt12において過電流検出信号DET1またはDET2がLowレベルへ立ち下がる。過電流検出信号DET1またはDET2がLowレベルへ立ち下がると、カウンタ1601はカウントを停止してカウント値をリセットし、カウント結果信号CNTはLowレベルとする。
In the case of FIG. 8, the overcurrent detection period is short, and the overcurrent detection signal DET1 or DET2 falls to the low level at timing t12 when the count value of the clock signal clk does not reach the threshold value (10 in this case). When the overcurrent detection signal DET1 or DET2 falls to the low level, the
これにより、カウント結果信号CNTはLowレベルが維持され、反転信号INV、Q出力信号Qout、ひいては過電流保護信号SocpはHighレベルが維持される。この場合、ロジック制御部9は、過電流保護を行わない。 Thus, the count result signal CNT is maintained at the low level, and the inverted signal INV, the Q output signal Qout, and thus the overcurrent protection signal Socp is maintained at the high level. In this case, the logic control unit 9 does not perform overcurrent protection.
従って、クロック信号clkの周期とカウント値の閾値から決まるマスク期間に比して過電流検出期間(過電流検出信号DET1またはDET2がHighレベルとなる期間)が短い場合、過電流保護信号Socpはマスクされる。例えば、クロック信号clkの周期が1μsで、カウント値の閾値が10である場合、マスク期間は約10μsとなる。 Therefore, when the overcurrent detection period (the period in which the overcurrent detection signal DET1 or DET2 is at a high level) is shorter than the mask period determined from the cycle of the clock signal clk and the threshold value of the count value, the overcurrent protection signal Socp is masked. Is done. For example, when the cycle of the clock signal clk is 1 μs and the threshold value of the count value is 10, the mask period is about 10 μs.
これにより、例えば電源電圧VSの起動時に上側スイッチング素子Q1の寄生容量および下側スイッチング素子Q2の寄生容量に流れ込むラッシュ電流により、短い期間の過電流が生じた場合でも、過電流保護が行われることを回避することができる。 Thereby, for example, overcurrent protection is performed even when an overcurrent of a short period occurs due to a rush current flowing into the parasitic capacitance of the upper switching element Q1 and the parasitic capacitance of the lower switching element Q2 when the power supply voltage VS is activated. Can be avoided.
しかしながら、このような比較例に係る過電流保護回路160の構成であると、オシレータ11が故障した場合に、内部クロック信号CKひいてはクロック信号clkの生成が停止するので、カウンタ1601はクロック信号clkをカウントすることができない。従って、過電流が検出されて過電流検出信号DET1またはDET2がHighレベルに立ち上がっても、カウント結果信号CNTはLowレベルが維持され、過電流保護が行われない。即ち、オシレータ11の故障によって、過電流保護機能が動作しない不具合が生じる。
However, in the configuration of the
<本発明の実施形態に係るモータ駆動装置および過電流保護回路>
そこで、本発明の実施形態としては、モータ駆動装置および過電流保護回路を下記で説明する構成としている。
<Motor Drive Device and Overcurrent Protection Circuit According to Embodiment of the Present Invention>
Therefore, in the embodiment of the present invention, the motor drive device and the overcurrent protection circuit are configured as described below.
図1は、本発明の実施形態に係るモータ駆動装置20の構成を示す図である。モータ駆動装置20の上記比較例に係るモータ駆動装置200(図5)との構成上の相違点は、ウォッチドッグタイマ17を更に備えていることである。また、それに併せ、図1のロジック制御部91に含まれる不図示の過電流保護回路(後述する図2の過電流保護回路16)の構成も比較例に係る過電流保護回路160(図6)と異ならせている。
FIG. 1 is a diagram showing a configuration of a
ウォッチドッグタイマ17(クロック停止検出部)は、オシレータ11の生成する内部クロック信号CKを監視し、正常に内部クロック信号CKが生成されている場合はその旨に対応する論理レベル(Lowレベル)の内部クロック停止検出信号CKDTを出力する。一方、ウォッチドッグタイマ17は、内部クロック信号CKの生成が停止し、タイムアップとなるとその旨に対応する論理レベル(Highレベル)の内部クロック停止検出信号CKDTを出力する。内部クロック停止検出信号CKDTは、ロジック制御部91に含まれる過電流保護回路へ入力される。
The watchdog timer 17 (clock stop detection unit) monitors the internal clock signal CK generated by the
図2は、ロジック制御部91に含まれる過電流保護回路16の構成を示す図である。過電流保護回路16は、カウンタ161と、インバータ162と、Dフリップフロップ163と、AND回路164〜166と、Dフリップフロップ167と、セレクタ168と、を有している。なお、カウンタ161と、インバータ162と、Dフリップフロップ163から第1出力信号生成部が構成され、Dフリップフロップ167から第2出力信号生成部が構成される。
FIG. 2 is a diagram illustrating a configuration of the
過電流保護回路16のうち、カウンタ161、インバータ162、Dフリップフロップ163、AND回路164、およびAND回路165については、上記の比較例に係る過電流保護回路160の構成と同様である。
Of the
過電流保護回路160との構成の相違点について説明すると、AND回路166には、一方の入力端に内部クロック停止検出信号CKDTが入力され、他方の入力端にAND回路164の出力が入力される。AND回路166の出力は、Dフリップフロップ167のリセット端子(Rバー端子)に入力される。
The difference in configuration from the
Dフリップフロップ167のD入力端子にはLowレベルである信号Slowが入力され、クロック端子には過電流検出信号DET1またはDET2が入力される。セレクタ168には、Dフリップフロップ163の出力であるQ出力信号Qout(第1出力信号)と、Dフリップフロップ167の出力であるQ出力信号Qout2(第2出力信号)が入力される。セレクタ168は、内部クロック停止検出信号CKDTの論理レベルに応じて、Q出力信号QoutとQ出力信号Qout2のうちいずれかを選択して選択出力信号Sloutとして出力する。AND回路165には、一方の入力端に選択出力信号Sloutが入力され、他方の入力端にON/OFF制御信号CRSが入力される。AND回路165から過電流保護信号Socpが出力される。
A low level signal Slow is input to the D input terminal of the D flip-
リセット信号PRSTとリセット信号XRSTの少なくともいずれかがリセット時の論理レベル(Lowレベル)となると、AND回路164の出力はLowレベルとなるので、Dフリップフロップ163はリセットされる。このとき、AND回路166の出力はLowレベルとなるので、Dフリップフロップ167もリセットされる。
When at least one of the reset signal PRST and the reset signal XRST becomes the logic level (Low level) at the time of resetting, the output of the AND
リセット信号PRSTとリセット信号XRSTが共にリセット解除時の論理レベル(Highレベル)である場合、AND回路164の出力がHighレベルとなり、Dフリップフロップ163は通常動作が可能となる(なお、以下、ON/OFF制御信号CRSはON時のHighレベルであるとする)。このとき、オシレータ11が正常に動作して内部クロック信号CKが正常に生成されていれば、内部クロック停止検出信号CKDTはLowレベルとなり、AND回路166の出力はLowレベルとなるので、Dフリップフロップ167はリセットされる。また、セレクタ168は、Dフリップフロップ163のQ出力端子Qoutを選択して選択出力信号Sloutとして出力する。
When both the reset signal PRST and the reset signal XRST are at the logic level (High level) at the time of reset release, the output of the AND
この状態では、先述した図7に示すタイミングチャートのように、マスク期間以上に過電流が検出された場合(過電流検出信号DET1またはDET2がHighレベル)、カウンタ161の出力であるカウント結果信号CNTがLowレベルからHighレベルへ切替わり、結果的にDフロップ163のQ出力信号QoutがHighレベルからLowレベルへ切替わる。このとき、セレクタ168から出力される選択出力信号SloutもHighレベルからLowレベルへ切替わるので、AND回路165から出力される過電流保護信号SocpはHighレベルからLowレベルへ切替わる。これにより、ロジック制御部91は、過電流保護を行うことができる。
In this state, as shown in the timing chart of FIG. 7 described above, when an overcurrent is detected over the mask period (the overcurrent detection signal DET1 or DET2 is at a high level), the count result signal CNT that is the output of the
一方、先述した図8に示すタイミングチャートのように、マスク期間に比して短い過電流が検出された場合、カウント結果信号CNTはLowレベルを維持され、Q出力信号QoutがHighレベルを維持するので、選択出力信号SloutもHighレベルを維持する。これにより、過電流保護信号SocpはHighレベルを維持し、過電流保護は行われない。 On the other hand, when an overcurrent shorter than the mask period is detected as in the timing chart shown in FIG. 8, the count result signal CNT is maintained at the low level, and the Q output signal Qout is maintained at the high level. Therefore, the selection output signal Slout also maintains the high level. As a result, the overcurrent protection signal Socp maintains a high level, and overcurrent protection is not performed.
また、オシレータ11が故障して内部クロック信号CKの生成が停止し、ウォッチドッグタイマ17がこれを検出してHighレベルとした内部クロック停止検出信号CKDTを出力するとする。このとき、リセット信号PRSTとリセット信号XRSTが共にリセット解除時の論理レベル(Highレベル)である場合、AND回路164の出力がHighレベルとなり、AND回路166の出力がHighレベルとなり、Dフリップフロップ167は通常動作が可能となる。また、セレクタ168は、Dフリップフロップ167の出力であるQ出力信号Qout2を選択して選択出力信号Sloutとして出力する。
Further, it is assumed that the
この状態で、図3に示すタイミングチャートのように、過電流が検出されて過電流検出信号DET1またはDET2がLowレベルからHighレベルへタイミングt21で立ち上がったとすると、そのタイミングでDフリップフロップ167のD入力端子に印加されている論理レベル(Lowレベル)がQ出力端子から出力されるので、Q出力信号Qout2はHighレベルからLowレベルへ切替わる。すると、セレクタ168から出力される選択出力信号SloutもLowレベルへ切替わるので、AND回路165から出力される過電流保護信号SocpもLowレベルへ切替わる。これにより、ロジック制御部91は、過電流保護を行う。
In this state, as shown in the timing chart of FIG. 3, if an overcurrent is detected and the overcurrent detection signal DET1 or DET2 rises from the Low level to the High level at the timing t21, the D of the D flip-
このように本実施形態によれば、オシレータ11が故障して内部クロック信号CKの生成が停止した場合でも、過電流保護機能を動作させることが可能となる。
As described above, according to this embodiment, even when the
<車両への適用>
図4は、種々の電子機器を搭載した車両の一構成例を示す外観図である。本構成例の車両Xは、バッテリX10から電源電圧VSの供給を受けて動作する種々の電子機器X11〜X18を搭載している。なお、図4における電子機器X11〜X18の搭載位置については、図示の便宜上、実際とは異なる場合がある。
<Application to vehicles>
FIG. 4 is an external view showing a configuration example of a vehicle on which various electronic devices are mounted. The vehicle X of this configuration example includes various electronic devices X11 to X18 that operate by receiving the supply of the power supply voltage VS from the battery X10. In addition, about the mounting position of the electronic devices X11-X18 in FIG. 4, it may differ from the actual for convenience of illustration.
電子機器X11は、エンジンに関連する制御(インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、および、オートクルーズ制御など)を行うエンジンコントロールユニットである。 The electronic device X11 is an engine control unit that performs control related to the engine (such as injection control, electronic throttle control, idling control, oxygen sensor heater control, and auto cruise control).
電子機器X12は、HID[high intensity discharged lamp]やDRL[daytime running lamp]などの点消灯制御を行うランプコントロールユニットである。 The electronic device X12 is a lamp control unit that performs on / off control such as HID [high intensity discharged lamp] and DRL [daytime running lamp].
電子機器X13は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。 The electronic device X13 is a transmission control unit that performs control related to the transmission.
電子機器X14は、車両Xの運動に関連する制御(ABS[anti-lock brake system]制御、EPS[electric power steering]制御、電子サスペンション制御など)を行うボディコントロールユニットである。 The electronic device X14 is a body control unit that performs control (ABS [anti-lock brake system] control, EPS [electric power steering] control, electronic suspension control, etc.) related to the motion of the vehicle X.
電子機器X15は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。 The electronic device X15 is a security control unit that performs drive control such as a door lock and a security alarm.
電子機器X16は、エアーコンディショナ、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー(ショックアブソーバー)、電動サンルーフ、および、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Xに組み込まれている電子機器である。 The electronic device X16 is installed in the vehicle X at the factory shipment stage as standard equipment and manufacturer options such as air conditioners, wipers, electric door mirrors, power windows, dampers (shock absorbers), electric sunroofs, and electric seats. Electronic equipment.
電子機器X17は、車載A/V[audio/visual]機器、カーナビゲーションシステム、および、ETC[electronic toll collection system]など、ユーザオプション品として任意で車両Xに装着される電子機器である。 The electronic device X17 is an electronic device that is optionally mounted on the vehicle X as a user option product such as an in-vehicle A / V [audio / visual] device, a car navigation system, and an ETC [electronic toll collection system].
電子機器X18は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。 The electronic device X18 is an electronic device that includes a high-voltage motor such as an in-vehicle blower, an oil pump, a water pump, and a battery cooling fan.
上記した電子機器X11〜X18のうち、ブラシ付きDCモータを備える電子機器については、適宜、先に説明したモータ駆動装置20の構成を採用することができる。特にISO26262なども策定されている状況では、モータ駆動装置20が備える過電流保護機能は安全性の面で重要となる。
Among the electronic devices X11 to X18 described above, the configuration of the
<その他の変形例>
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、過電流保護回路の適用対象については、モータ駆動装置に限らず、例えばLED駆動装置(車載用を含む)なども挙げることができる。
<Other variations>
The various technical features disclosed in the present specification can be variously modified within the scope of the technical creation in addition to the above-described embodiment. For example, the application target of the overcurrent protection circuit is not limited to the motor drive device, and may include, for example, an LED drive device (including a vehicle-mounted device).
また、本発明の異常保護回路は、過電流保護回路に限ることはなく、例えば過電圧保護回路、温度異常保護回路などにも適用可能である。 The abnormality protection circuit of the present invention is not limited to an overcurrent protection circuit, and can be applied to, for example, an overvoltage protection circuit, a temperature abnormality protection circuit, and the like.
このように、上記の実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。 As described above, the above-described embodiment is merely an example in all respects and should not be considered as limiting, and the technical scope of the present invention is not a description of the above-described embodiment, but a claim. It should be understood that all modifications within the meaning and range equivalent to the scope of the claims are included.
本発明は、例えば車載用のモータ駆動装置に利用することができる。 The present invention can be used, for example, in an in-vehicle motor drive device.
1〜8 モータ駆動部
9、91 ロジック制御部
10 POR回路
11 オシレータ
12 インタフェース
13 UVLO回路
14 過電圧保護回路
15 TSD回路
16 過電流保護回路
161 カウンタ
162 インバータ
163 Dフリップフロップ
164〜166 AND回路
167 Dフリップフロップ
168 セレクタ
17 ウォッチドッグタイマ
20 モータ駆動装置
25 マイコン
160 過電流保護回路
1601 カウンタ
1602 インバータ
1603 Dフリップフロップ
1604 AND回路
1605 AND回路
200 モータ駆動装置
R1、R2 抵抗
Q1、Q3 上側スイッチング素子
Q2、Q4 下側スイッチング素子
PD プリドライバ
CP1、CP2 コンパレータ
T1、T2 入力端子
OUT1〜OUT8 出力端子
DESCRIPTION OF SYMBOLS 1-8
Claims (10)
異常が検出されると、前記クロック信号を用いずに、その旨を示す第2出力信号を出力する第2出力信号生成部と、
クロック停止検出信号に応じて前記第1出力信号と前記第2出力信号のいずれかを選択する選択部と、を備え、
前記クロック停止検出信号がクロックが正常に生成されている旨を示す場合、前記第2出力信号生成部は無効となり、前記選択部は前記第1出力信号を選択し、
前記クロック停止検出信号がクロックが停止している旨を示す場合、前記第2出力信号生成部は有効となり、前記選択部は前記第2出力信号を選択し、
前記選択部により選択された出力信号に基づいて異常保護信号を出力する、ことを特徴とする異常保護回路。 A first output signal generation unit that outputs a first output signal indicating that when detecting that the abnormality detection state has continued for a predetermined period based on the count of the clock signal;
A second output signal generating unit that outputs a second output signal indicating that the abnormality is detected without using the clock signal;
A selection unit that selects either the first output signal or the second output signal in response to a clock stop detection signal;
When the clock stop detection signal indicates that the clock is normally generated, the second output signal generation unit is disabled, the selection unit selects the first output signal,
When the clock stop detection signal indicates that the clock is stopped, the second output signal generation unit is enabled, the selection unit selects the second output signal,
An abnormality protection circuit, wherein an abnormality protection signal is output based on the output signal selected by the selection unit.
前記AND回路の一方の入力端には前記クロック停止検出信号が入力されることを特徴とする請求項2に記載の異常保護回路。 Further comprising an AND circuit whose output is input to a reset terminal of the D flip-flop;
The abnormality protection circuit according to claim 2, wherein the clock stop detection signal is input to one input terminal of the AND circuit.
異常検出信号と前記クロック信号が入力されるカウンタと、
前記カウンタの出力に基づく信号が入力されるD入力端子と、前記クロック信号が入力されるクロック端子と、前記第1出力信号を出力する出力端子と、を有するDフリップフロップと、を含むことを特徴とする請求項1〜請求項4のいずれか1項に記載の異常保護回路。 The first output signal generator is
A counter to which an abnormality detection signal and the clock signal are input;
A D flip-flop having a D input terminal to which a signal based on the output of the counter is input, a clock terminal to which the clock signal is input, and an output terminal to output the first output signal. The abnormality protection circuit according to any one of claims 1 to 4, characterized in that:
オシレータと、
前記オシレータを監視してクロック停止検出信号を出力するクロック停止検出部と、
請求項1〜請求項6のいずれか1項に記載の異常保護回路と、を備えることを特徴とする駆動装置。 A driving device having a multi-channel output,
An oscillator,
A clock stop detector for monitoring the oscillator and outputting a clock stop detection signal;
A drive device comprising: the abnormality protection circuit according to claim 1.
前記AND回路の一方の入力端には、前記選択部により選択された出力信号が入力され、
前記AND回路の他方の入力端には、チャンネルのオンオフを制御する制御信号が入力され、
前記AND回路から前記異常保護信号が出力される、ことを特徴とする請求項7に記載の駆動装置。 The abnormality protection circuit further includes an AND circuit,
The output signal selected by the selection unit is input to one input terminal of the AND circuit,
A control signal for controlling on / off of the channel is input to the other input terminal of the AND circuit,
The drive device according to claim 7, wherein the abnormality protection signal is output from the AND circuit.
前記異常保護回路において、前記第2出力信号生成部は、所定論理レベルの信号が入力されるD入力端子と、異常検出信号が入力されるクロック端子と、前記第2出力信号を出力する出力端子と、を有するDフリップフロップを含み、
前記異常保護回路は、第1AND回路と第2AND回路を更に備え、
前記第1AND回路には、一方の入力端に前記POR回路の出力するリセット信号が入力され、他方の入力端に前記マイコンからのリセット信号が入力され、
前記第2AND回路には、一方の入力端に前記クロック停止検出信号が入力され、他方の入力端に前記第1AND回路の出力が入力され、
前記Dフリップフロップのリセット端子には、前記第2AND回路の出力が入力される、ことを特徴とする駆動装置。 The drive device according to claim 7 or 8, comprising a POR (power-on reset) circuit and performing communication with an external microcomputer,
In the abnormality protection circuit, the second output signal generation unit includes a D input terminal to which a signal of a predetermined logic level is input, a clock terminal to which an abnormality detection signal is input, and an output terminal that outputs the second output signal. And including a D flip-flop having
The abnormality protection circuit further includes a first AND circuit and a second AND circuit,
In the first AND circuit, a reset signal output from the POR circuit is input to one input terminal, and a reset signal from the microcomputer is input to the other input terminal.
In the second AND circuit, the clock stop detection signal is input to one input terminal, and the output of the first AND circuit is input to the other input terminal.
An output device of the second AND circuit is input to a reset terminal of the D flip-flop, wherein the output of the second AND circuit is input.
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