JP2017184022A - Error rate measurement device and automatic correction method for the same device - Google Patents
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Abstract
Description
本発明は、被測定物のビット誤り率を測定する誤り率測定装置に関し、特に、装置本体にイコライザを組み込んだ誤り率測定装置および該装置の自動補正方法に関する。 The present invention relates to an error rate measuring apparatus for measuring a bit error rate of a device under test, and more particularly to an error rate measuring apparatus in which an equalizer is incorporated in the apparatus body and an automatic correction method for the apparatus.
近年の各種ディジタル通信装置は、利用者数の増加やマルチメディア通信の普及に伴い、より大容量の伝送能力が求められており、これらのディジタル通信装置におけるディジタル信号の品質評価の指標の一つとして、受信データのうち符号誤りが発生した数と受信データの総数との比較として定義されるビット誤り率（Bit Error Rate）が知られている。 Various digital communication devices in recent years are required to have a larger capacity transmission capability with the increase in the number of users and the spread of multimedia communication. One of the indexes for evaluating the quality of digital signals in these digital communication devices. For example, a bit error rate defined as a comparison between the number of received code errors and the total number of received data is known.
このため、所望のディジタル通信装置を被測定物（被試験デバイス：ＤＵＴ）とし、この被測定物におけるビット誤り率を測定する場合には、例えば下記特許文献１に開示されるような誤り率測定装置が用いられる。この種の誤り率測定装置では、被測定物が電気的なストレスをどの程度許容できるかを測定するため、パターン発生器から既知パターンの電気的ストレス信号をテスト信号として印可し、このテスト信号を被測定物内部又は外部でループバックし、エラー検出器で受信してテスト信号との比較により、テスト信号の印可量に対してエラーの有無を測定するジッタトレランステストを行っている。
Therefore, when a desired digital communication apparatus is a device under test (device under test: DUT) and a bit error rate is measured in this device under test, for example, error rate measurement as disclosed in
しかしながら、上述した特許文献１を含む従来の誤り率測定装置では、例えばプリント基板を被測定物とし、このプリント基板の線路に高周波成分を含むパターン信号を入力してビット誤り率の測定しようとした場合、線路を通過する信号の高周波成分が通りくく減衰してしまい、この高周波成分の減衰によってビット誤り率に誤差が生じ、正確な測定を行うことができない。このため、高周波成分の減衰の影響を受けずに誤り率測定を行うことができる誤り率測定装置の提供が望まれていた。
However, in the conventional error rate measuring apparatus including
ここで、上述した特許文献１を含む従来の誤り率測定装置に対し、信号の高周波成分を維持しつつ低周波数域の周波数特性を変えることができるイコライザを装置本体に組み込むことを考えた場合、イコライザの周波数特性を事前に測定してから組み込む必要があった。そのため、イコライザの周波数特性を測定するための測定器（例えばベクトルネットワークアナライザ）が別途必要となり、高コストとなってしまう。
Here, with respect to the conventional error rate measurement device including
また、誤り率測定装置の装置本体にイコライザを組み込んだ場合、設定値（制御電圧Ｖｃ）に対するイコライザ特性がイコライザによって個体バラツキがあり、また、経年変化や温度によってイコライザの性能が変動したときに、その変動を誤り率測定装置で知ることができなかった。 In addition, when an equalizer is incorporated in the apparatus body of the error rate measuring device, the equalizer characteristic with respect to the set value (control voltage Vc) varies depending on the equalizer, and when the performance of the equalizer fluctuates due to aging or temperature, The fluctuation could not be detected by the error rate measuring device.
そこで、本発明は上記問題点に鑑みてなされたものであって、イコライザを装置本体に組み込んだ誤り率測定装置を提供するとともに、イコライザを装置本体に組み込む際に、別途測定器にて周波数特性を事前に測定する必要がなく、高周波成分の減衰による影響を受けずに誤り率測定が可能であり、経年変化や温度によってイコライザの性能が変動したときに、その変動を知ることができる誤り率測定装置および該装置の自動補正方法を提供することを目的としている。 Accordingly, the present invention has been made in view of the above problems, and provides an error rate measuring device in which an equalizer is incorporated in the apparatus main body, and when the equalizer is incorporated in the apparatus main body, a frequency characteristic is separately measured by a measuring instrument. Error rate can be measured without being affected by the attenuation of high-frequency components, and when the equalizer performance fluctuates due to aging or temperature, the error rate can be known. It is an object of the present invention to provide a measuring apparatus and an automatic correction method for the apparatus.
上記目的を達成するため、本発明の請求項１に記載された誤り率測定装置は、被測定物のビット誤り率を測定するための所定のパターン信号と該パターン信号の位相を反転した反転パターン信号とを発生するパルスパターン発生部２１を含むパターン送信部２と、
前記パターン送信部から入力されるパターン信号と反転パターン信号に対して直流電圧によるオフセット電圧を付与してオフセット調整するオフセット調整部３１Ａ，３１Ｂと、該オフセット調整部にてオフセット調整された前記パターン送信部からのパターン信号と反転パターン信号による差動入力の高周波成分を維持しつつ低周波数域の周波数特性を変えるＣＴＬＥ３３Ａ１，３３Ａ２を含むイコライザ３３と、前記イコライザへの差動入力の直流電圧を検波する入力側直流検波部３２と、前記イコライザからの差動出力の直流電圧を検波する出力側直流検波部３４と、前記イコライザからの差動出力のエラーを測定するエラー測定部３５とを含むパターン受信部３とを備えた誤り率測定装置１であって、
前記パターン送信部と前記パターン受信部とを接続し、前記パルスパターン発生部から前記オフセット調整部に信号が入力されていない状態で前記オフセット調整部に所定のオフセット電圧を与え、前記イコライザに入力される制御電圧を調整して直流ゲインを測定し、測定した直流ゲインと設定したゲインとが一致したときの制御電圧と前記直流ゲインとの関係を示す直流ゲインテーブルを作成することを特徴とする。
In order to achieve the above object, an error rate measuring apparatus according to
The pattern transmission unit and the pattern reception unit are connected, and a predetermined offset voltage is applied to the offset adjustment unit in a state where no signal is input from the pulse pattern generation unit to the offset adjustment unit, and is input to the equalizer. A DC gain is measured by adjusting a control voltage to be generated, and a DC gain table indicating a relationship between the DC voltage and the control voltage when the measured DC gain coincides with the set gain is created.
本発明の請求項２に記載された誤り率測定装置は、請求項１の誤り率測定装置において、
前記イコライザ３３は、周波数特性が平坦な基準アンプ３３Ｂ１，３３Ｂ２を含み、
前記直流ゲインテーブルから前記制御電圧を決定し、前記イコライザがピークを持つ周波数を第１の測定周波数とし、該第１の測定周波数よりも低く周波数特性の平坦性が保たれている周波数を第２の測定周波数として、イコライザゲイン値が０ｄＢのときの前記第１の測定周波数のスレッショルドマージンと前記第２の測定周波数のスレッショルドマージンとを測定し、
前記基準アンプにおける前記第１の測定周波数のスレッショルドマージンと前記第２の測定周波数のスレッショルドマージンとを測定し、
前記イコライザゲイン値が０ｄＢのときの前記第１の測定周波数のスレッショルドマージンと前記第２の測定周波数のスレッショルドマージンとの比を第１の比として算出するとともに、前記基準アンプにおける前記第１の測定周波数のスレッショルドマージンと前記第２の測定周波数のスレッショルドマージンとの比を第２の比として算出し、
前記第１の比と前記第２の比との差が最小となる制御電圧を前記イコライザゲイン値が０ｄＢのときの制御電圧とすることを特徴とする。
An error rate measuring device according to claim 2 of the present invention is the error rate measuring device according to
The
The control voltage is determined from the DC gain table, a frequency at which the equalizer has a peak is set as a first measurement frequency, and a frequency at which the flatness of the frequency characteristic is kept lower than the first measurement frequency is set as a second frequency. Measuring the first measurement frequency threshold margin and the second measurement frequency threshold margin when the equalizer gain value is 0 dB,
Measuring a threshold margin of the first measurement frequency and a threshold margin of the second measurement frequency in the reference amplifier;
A ratio between the threshold margin of the first measurement frequency and the threshold margin of the second measurement frequency when the equalizer gain value is 0 dB is calculated as a first ratio, and the first measurement in the reference amplifier is performed. A ratio of a frequency threshold margin to a threshold margin of the second measurement frequency is calculated as a second ratio;
The control voltage that minimizes the difference between the first ratio and the second ratio is the control voltage when the equalizer gain value is 0 dB.
本発明の請求項３に記載された誤り率測定装置は、請求項１又は２の誤り率測定装置において、
前記イコライザゲイン値が０ｄＢのときのスレッショルドマージンに前記イコライザゲイン値が０ｄＢ時の制御電圧の直流ゲインを掛け合わせて前記イコライザゲイン値が０ｄＢのときの補正スレッショルドマージンを算出し、
前記直流ゲインテーブルから前記イコライザゲイン値がＮｄＢのときの直流ゲインと制御電圧を決めて前記イコライザゲイン値がＮｄＢのときの前記第１の測定周波数のスレッショルドマージンを測定し、
前記測定した第１の測定周波数のスレッショルドマージンに基づくイコライザゲイン値を算出し、算出したイコライザゲイン値が前記ＮｄＢの許容範囲内であれば、そのときのスレッショルドマージンを前記ＮｄＢ時の制御電圧とすることを特徴とする。
The error rate measuring device according to
Multiplying the threshold margin when the equalizer gain value is 0 dB by the DC gain of the control voltage when the equalizer gain value is 0 dB to calculate the corrected threshold margin when the equalizer gain value is 0 dB;
Determining a DC gain and a control voltage when the equalizer gain value is NdB from the DC gain table, and measuring a threshold margin of the first measurement frequency when the equalizer gain value is NdB;
An equalizer gain value based on the measured threshold margin of the first measurement frequency is calculated. If the calculated equalizer gain value is within the allowable range of NdB, the threshold margin at that time is set as the control voltage at the NdB. It is characterized by that.
本発明の請求項４に記載された誤り率測定装置は、請求項２又は３の誤り率測定装置において、
前記基準アンプ３３Ｂ１，３３Ｂ２における前記第１の測定周波数のスレッショルドマージンと前記第２の測定周波数のスレッショルドマージンとの比を１として設定することを特徴とする。
An error rate measuring device according to claim 4 of the present invention is the error rate measuring device according to
A ratio between the threshold margin of the first measurement frequency and the threshold margin of the second measurement frequency in the reference amplifiers 33B1 and 33B2 is set as 1.
請求項５に記載された誤り率測定装置の自動補正方法は、被測定物のビット誤り率を測定するための所定のパターン信号と該パターン信号の位相を反転した反転パターン信号とを発生するパルスパターン発生部２１を含むパターン送信部２と、
前記パターン送信部から入力されるパターン信号と反転パターン信号に対して直流電圧によるオフセット電圧を付与してオフセット調整するオフセット調整部３１Ａ．３１Ｂと、該オフセット調整部にてオフセット調整された前記パターン送信部からのパターン信号と反転パターン信号による差動入力の高周波成分を維持しつつ低周波数域の周波数特性を変えるＣＴＬＥ３３Ａ１，３３Ａ２を含むイコライザ３３と、前記イコライザへの差動入力の直流電圧を検波する入力側直流検波部３２と、前記イコライザからの差動出力の直流電圧を検波する出力側直流検波部３４と、前記イコライザからの差動出力のエラーを測定するエラー測定部３５とを含むパターン受信部３とを備えた誤り率測定装置１の自動調整方法であって、
前記パルスパターン発生部から前記オフセット調整部に信号が入力されていない状態で前記オフセット調整部に所定のオフセット電圧を与えるステップと、
調整するゲインを設定するステップと、
前記イコライザに入力される制御電圧を調整して直流ゲインを測定するステップと、
前記測定した直流ゲインと前記設定したゲインとが一致したときの制御電圧と前記直流ゲインとの関係を示す直流ゲインテーブルを作成するステップとを含むことを特徴とする。
6. An automatic correction method for an error rate measuring apparatus according to claim 5, wherein a pulse for generating a predetermined pattern signal for measuring a bit error rate of a device under test and an inverted pattern signal obtained by inverting the phase of the pattern signal. A pattern transmission unit 2 including a pattern generation unit 21;
An
Applying a predetermined offset voltage to the offset adjustment unit in a state where no signal is input from the pulse pattern generation unit to the offset adjustment unit;
Setting the gain to be adjusted;
Adjusting a control voltage input to the equalizer and measuring a DC gain;
And a step of creating a DC gain table indicating a relationship between the control voltage and the DC gain when the measured DC gain matches the set gain.
請求項６に記載された誤り率測定装置の自動補正方法は、請求項５の誤り率測定装置の自動補正方法において、
前記直流ゲインテーブルから前記制御電圧を決定するステップと、
前記イコライザ３３がピークを持つ周波数を第１の測定周波数とし、該第１の測定周波数よりも低く周波数特性の平坦性が保たれている周波数を第２の測定周波数として、前記イコライザゲイン値が０ｄＢのときの前記第１の測定周波数のスレッショルドマージンと前記第２の測定周波数のスレッショルドマージンとを測定するステップと、
周波数特性が平坦な前記イコライザに含まれる基準アンプ３３Ｂ１，３３Ｂ２における前記第１の測定周波数のスレッショルドマージンと前記第２の測定周波数のスレッショルドマージンとを測定するステップと、
前記イコライザゲイン値が０ｄＢのときの前記第１の測定周波数のスレッショルドマージンと前記第２の測定周波数のスレッショルドマージンとの比を第１の比として算出するステップと、
前記基準アンプにおける前記第１の測定周波数のスレッショルドマージンと前記第２の測定周波数のスレッショルドマージンとの比を第２の比として算出するステップと、
前記第１の比と前記第２の比との差が最小となる制御電圧を前記イコライザゲイン値が０ｄＢのときの制御電圧とするステップとを含むことを特徴とする。
An automatic correction method for an error rate measuring device according to claim 6 is the automatic correction method for an error rate measuring device according to claim 5,
Determining the control voltage from the DC gain table;
The frequency at which the
Measuring a threshold margin of the first measurement frequency and a threshold margin of the second measurement frequency in the reference amplifiers 33B1 and 33B2 included in the equalizer having a flat frequency characteristic;
Calculating a ratio of a threshold margin of the first measurement frequency and a threshold margin of the second measurement frequency as the first ratio when the equalizer gain value is 0 dB;
Calculating a ratio between a threshold margin of the first measurement frequency and a threshold margin of the second measurement frequency in the reference amplifier as a second ratio;
And a step of setting a control voltage that minimizes the difference between the first ratio and the second ratio as a control voltage when the equalizer gain value is 0 dB.
請求項７に記載された誤り率測定装置の自動補正方法は、請求項５又は６の誤り率測定装置の自動補正方法において、
前記イコライザゲイン値が０ｄＢのときのスレッショルドマージンに前記イコライザゲイン値が０ｄＢ時の制御電圧の直流ゲインを掛け合わせて前記イコライザゲイン値が０ｄＢのときの補正スレッショルドマージンを算出するステップと、
前記直流ゲインテーブルから前記イコライザゲイン値がＮｄＢのときの直流ゲインと制御電圧を決めるステップと、
前記イコライザゲイン値がＮｄＢのときの前記第１の測定周波数のスレッショルドマージンを測定するステップと、
前記測定した第１の測定周波数のスレッショルドマージンに基づくイコライザゲイン値を算出し、算出したイコライザゲイン値が前記ＮｄＢの許容範囲内であれば、そのときのスレッショルドマージンを前記ＮｄＢ時の制御電圧とするステップとを含むことを特徴とする。
The automatic correction method for an error rate measuring device according to claim 7 is the automatic correction method for an error rate measuring device according to claim 5 or 6,
Multiplying a threshold margin when the equalizer gain value is 0 dB by a DC gain of a control voltage when the equalizer gain value is 0 dB to calculate a corrected threshold margin when the equalizer gain value is 0 dB;
Determining a DC gain and a control voltage when the equalizer gain value is NdB from the DC gain table;
Measuring a threshold margin of the first measurement frequency when the equalizer gain value is NdB;
An equalizer gain value based on the measured threshold margin of the first measurement frequency is calculated. If the calculated equalizer gain value is within the allowable range of NdB, the threshold margin at that time is set as the control voltage at the NdB. And a step.
請求項８に記載された誤り率測定装置の自動補正方法は、請求項６又は７の誤り率測定装置の自動補正方法において、
前記基準アンプ３３Ｂ１，３３Ｂ２における前記第１の測定周波数のスレッショルドマージンと前記第２の測定周波数のスレッショルドマージンとの比を１として設定するステップを含むことを特徴とする。
The automatic correction method for an error rate measuring device according to claim 8 is the automatic correction method for an error rate measuring device according to claim 6 or 7,
The method includes a step of setting a ratio of a threshold margin of the first measurement frequency to a threshold margin of the second measurement frequency as 1 in the reference amplifiers 33B1 and 33B2.
本発明によれば、装置本体に対し、オフセット調整部とエラー測定部との間にＣＴＬＥを含むイコライザを組み込んだ構成なので、ＣＴＬＥがどんな直流でも受けて高域（ピーク周波数）のゲインを維持したまま低域のゲインを下げて出力し、高周波成分の減衰の影響を受けずに誤り率測定を行うことが可能になる。 According to the present invention, since the equalizer including the CTLE is incorporated between the offset adjusting unit and the error measuring unit with respect to the apparatus main body, the CTLE receives any direct current and maintains a high frequency (peak frequency) gain. The error rate can be measured without being affected by the attenuation of the high frequency component.
また、イコライザを装置本体に組み込んだ状態でイコライザの性能を知ることができ、例えばベクトルネットワークアナライザなどの測定器を別途必要としないので、被測定物のビット誤り率を測定するにあたってシステム構成の簡素化を図ることができる。 In addition, it is possible to know the performance of the equalizer with the equalizer installed in the main body of the device. For example, a measuring instrument such as a vector network analyzer is not required, so the system configuration is simplified when measuring the bit error rate of the device under test. Can be achieved.
さらに、経年変化や温度によってイコライザの性能が変動した場合でも、イコライザの性能のばらつきについても知ることができ、イコライザの性能変動やばらつきに対して自己補正を行うことができる。 Furthermore, even when the performance of the equalizer fluctuates due to aging and temperature, it is possible to know the variation in the performance of the equalizer and to perform self-correction for the performance variation and variation of the equalizer.
以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。 Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the accompanying drawings.
図１に示すように、誤り率測定装置１は、デジタル伝送システムの品質を決定するために被測定物のビット誤り率を測定するもので、パターン送信部２とパターン受信部３を備えて概略構成され、装置本体にイコライザが内蔵して組み込まれた構成である。
As shown in FIG. 1, an error
［パターン送信部の構成］
パターン送信部２は、図１に示すように、パルスパターン発生部２１を含んで構成される。
[Configuration of pattern transmitter]
As shown in FIG. 1, the pattern transmission unit 2 includes a pulse pattern generation unit 21.
パルスパターン発生部２１は、被測定物のビット誤り率の測定を行うためのテスト信号として後述するパターン受信部３のオフセット調整部３１（３１Ａ，３１Ｂ）に入力される所望のパルスパターンのパターン信号（デジタル信号）と、パターン信号の位相を反転した反転パターン信号とを発生するもので、パルスパターン指定部２１ａとパルスパターン出力部２１ｂを有する。
The pulse pattern generator 21 is a pattern signal of a desired pulse pattern that is input to an offset adjuster 31 (31A, 31B) of the
パルスパターン指定部２１ａは、例えば後述するパターン受信部３の操作部３６の操作により、パルスパターン出力部２１ｂから出力させるパターン信号（反転パターン信号）のパルスパターンを指定する。
The pulse pattern designating unit 21a designates a pulse pattern of a pattern signal (inverted pattern signal) to be output from the pulse pattern output unit 21b, for example, by operating an
パルスパターン出力部２１ｂは、後述するパターン受信部３の制御部３９からのパターン発生指令により、パルスパターン指定部２１ａにて指定された所望のパルスパターンによる低周波成分、直流成分及び高周波成分を含む広帯域な周波数特性を有するパターン信号と反転パターン信号とを出力する。このパターン信号と反転パターン信号は、例えば同一ビットデータが連続するようなデータパターンを含むものである。
The pulse pattern output unit 21b includes a low-frequency component, a direct-current component, and a high-frequency component according to a desired pulse pattern specified by the pulse pattern specifying unit 21a in response to a pattern generation command from the
パターン信号と反転パターン信号は、出荷時又は後述するパターン受信部３の操作部３６の操作により自動補正モードに設定してイコライザ３３の自動補正を行うときに、差動アンプとして動作するイコライザ３３に入力される。また、パターン信号は、後述するパターン受信部３の操作部３６の操作により測定モードに設定して不図示の被測定物（ＤＵＴ）のビット誤り率の測定を行うときに、試験信号として被測定物に入力される。
The pattern signal and the inverted pattern signal are supplied to the
なお、パターン送信部２は、後述するオフセット調整部３１を含む構成とし、パルスパターン出力部２１ｂからのパターン信号（反転パターン信号）をオフセット調整して出力してもよい。
The pattern transmission unit 2 may include an offset
［パターン受信部の構成］
パターン受信部３は、図１に示すように、第１の入力端子３ａ、第２の入力端子３ｂ、オフセット調整部３１、入力側直流検波部３２、イコライザ３３、出力側直流検波部３４、エラー測定部３５、操作部３６、記憶部３７、表示部３８、制御部３９を含んで構成される。
[Configuration of pattern receiver]
As shown in FIG. 1, the
パターン受信部３は、自動補正モードによりイコライザ３３の自動補正を行うときに、第１の入力端子３ａと第２の入力端子３ｂがパターン送信部２に接続され、第１の入力端子３ａにパターン送信部２からのパターン信号が入力され、第２の入力端子３ｂにパターン送信部２からの反転パターン信号が入力される。
When the
なお、測定モードにより被測定物の測定を行う場合には、パターン送信部２が被測定物の入力端子に接続され、パターン受信部３の入力端子３ａ，３ｂが被測定物の出力端子に接続される。
When measuring the measurement object in the measurement mode, the pattern transmission unit 2 is connected to the input terminal of the measurement object, and the
オフセット調整部３１は、入力される信号のオフセット調整を行うもので、パターン送信部２のパルスパターン発生部２１（又はエラー測定時における被測定物）からポートｐに入力されるパターン信号に直流電圧によるオフセット電圧を付与し、このオフセット電圧の付与によってオフセット調整されたパターン信号を出力するオフセット調整部３１Ａと、パターン送信部２のパルスパターン発生部２１（又はエラー測定時における被測定物）からポートｎに入力されるパターン信号に直流電圧によるオフセット電圧を付与し、このオフセット電圧の付与によってオフセット調整された反転パターン信号を出力するオフセット調整部３１Ｂとを有する。
The offset
なお、オフセット調整部３１Ａとオフセット調整部３１Ｂは、入力される信号の位相が反転しているだけで同一構成であり、図２に示すように、入力端子３１ａ、コンデンサ３１ｂ、オフセット電圧設定部３１ｃ、直流電圧発生器３１ｄ、第１のコイル３１ｅ、第２のコイル３１ｆ、合成回路３１ｇ、出力端子３１ｈ、周波数特性補償回路３１ｉを含んで構成される。
The offset
入力端子３１ａは、イコライザ３３の自動補正時に、パルスパターン発生部２１のパルスパターン出力部２１ｂと接続される。入力端子３１ａには、低周波成分、直流成分及び高周波成分を含む広帯域な周波数特性を有するパターン信号（反転パターン信号）がパルスパターン出力部２１ｂから入力される。
The
コンデンサ３１ｂは、入力端子３１ａと出力端子３１ｈとの間に接続され、入力端子３１ａから入力されるパターン信号（反転パターン信号）の高周波成分を出力端子３１ｈに通過させる。
The
オフセット電圧設定部３１ｃは、後述するパターン受信部３の制御部３９からオフセット設定指令が入力されると、直流電圧発生器３１ｄが出力するオフセット電圧の直流電圧値を固定値又は可変値として設定する。
When an offset setting command is input from the
直流電圧発生器３１ｄは、オフセット電圧設定部３１ｃにて固定値又は可変値として設定された所望の直流電圧値によるオフセット電圧を発生して出力する。
The
第１のコイル３１ｅは、入力端子３１ａと合成回路３１ｇとの間に接続される低周波抽出用コイルである。第１のコイル３１ｅは、入力端子３１ａから入力されるパターン信号（反転パターン信号）の低周波成分及び直流成分を他端側に通過させる。
The
第２のコイル３１ｆは、合成回路３１ｇと出力端子３１ｈとの間に接続されるバイアス印加用コイルである。第２のコイル３１ｆは、合成回路３１ｇから合成信号を出力端子３１ｈに通過させる。
The
合成回路３１ｇは、入力端子３１ａから第１のコイル３１ｅを介して入力されるパターン信号（反転パターン信号）の低周波成分及び直流成分の信号と、直流電圧発生器３１ｄから出力されるオフセット電圧とを合成した合成信号を出力する。
The combining
合成回路３１ｇは、入力端子３１ａから出力端子３１ｈに至る信号路間の特定周波数領域における利得低下を補償するための周波数特性補償回路３１ｉを有する。
The
なお、周波数特性補償回路３１ｉを含む合成回路３１ｇは、例えば特許文献１などに開示される周知の回路を採用することができる。
For example, a well-known circuit disclosed in
出力端子３１ｈは、入力端子３１ａから入力してコンデンサ３１ｂを通過したパターン信号（反転パターン信号）の交流成分に対し、入力端子３１ａから入力して第１のコイル３１ｅにより抽出された信号に直流電圧発生器３１ｄのオフセット電圧を合成した合成信号が加えられたパターン信号（反転パターン信号）を出力する。
The
入力側直流検波部３２は、イコライザ３３の入力側に接続される抵抗によるモニタ端子を備え、自動補正モードによりイコライザ３３の自動補正を行うときに必要不可欠な構成であり、イコライザ３３の入力側の直流電圧を検波する入力側第１直流検波器３２ａと入力側第２直流検波器３２ｂを有する。
The input side
入力側第１直流検波器３２ａは、オフセット調整部３１Ａから第１の入力端子３ａに入力されるパターン信号の直流成分を検出し、検出した直流成分をモニタ信号として制御部３９に出力する。
The input-side
入力側第２直流検波器３２ｂは、オフセット調整部３１Ｂから第２の入力端子３ｂに入力される反転パターン信号の直流成分を検出し、検出した直流成分をモニタ信号として制御部３９に出力する。
The input-side second DC detector 32b detects the DC component of the inverted pattern signal input from the offset
イコライザ３３は、例えばＵＳＢ３．１で規定されるＣＴＬＥ(Continuous Time Linear Equalizer)３３Ａと、基準アンプ３３Ｂとを含んで構成され、差動アンプとして動作する。
The
ＣＴＬＥ３３Ａは、図３に示すように、パターン信号用と反転パターン信号用の２つのＣＴＬＥ３３Ａ１，３３Ａ２を有する。
As shown in FIG. 3, the
ＣＴＬＥ３３Ａ（３３Ａ１，３３Ａ２）は、自動補正時にパターン送信部２から入力されるパターン信号と反転パターン信号による差動入力に対し、高域（ピーク周波数）のゲインを維持したまま低域のゲインを下げて出力する。これにより、例えばプリント基板を被測定物とし、このプリント基板の線路を通過して減衰した高周波成分と同等に低域も減衰させて総合の周波数特性を平坦にすることができる。また、ＣＴＬＥ３３Ａは、オフセット調整部３１とエラー測定部３５との間に配置して接続した構成により、どんな直流でも受けることができる。
CTLE33A (33A1, 33A2) reduces the low-frequency gain while maintaining the high-frequency (peak frequency) gain for the differential input by the pattern signal and the inverted pattern signal input from the pattern transmitter 2 during automatic correction. Output. As a result, for example, a printed board can be used as a device to be measured, and a low frequency can be attenuated as well as a high-frequency component attenuated by passing through the line of the printed board, and the overall frequency characteristics can be flattened. Further, the
基準アンプ３３Ｂは、図３に示すように、パターン信号用と反転パターン信号用の２つの基準アンプ３３Ｂ１，３３Ｂ２を有する。
As shown in FIG. 3, the
基準アンプ３３Ｂ（３３Ｂ１，３３Ｂ２）は、平坦な周波数特性を有し、入力される信号（パターン信号、反転パターン信号）を所定のゲイン値で増幅して出力する。
The
図３に示すように、ＣＴＬＥ３３Ａ１と基準アンプ３３Ｂ１は、入力側の切替器３３ａと出力側の切替器３３ｂとの間に並列接続される。同様に、ＣＴＬＥ２２Ａ２と基準アンプ３３Ｂ２は、入力側の切替部３３ｃと出力側の切替器３３ｄとの間に並列接続される。
As shown in FIG. 3, the CTLE 33A1 and the reference amplifier 33B1 are connected in parallel between the input-
そして、４つの切替器３３ａ，３３ｂ，３３ｃ，３３ｄは、制御部３９からの切替信号により連動して切り替わり、ＣＴＬＥ３３Ａ１，３３Ａ２側か、基準アンプ３３Ｂ１，３３Ｂ２側が選択されるように切替制御される。
The four
例えば、基準アンプ３３Ｂ１，３３Ｂ２のスレッショルドマージン測定を行う場合は、基準アンプ３３Ｂ１，３３Ｂ２が選択されるように切替器３３ａ，３３ｂ，３３ｃ，３３ｄが連動して切替制御される。また、直流ゲインテーブルを作成する場合やイコライザ３３のイコライザゲイン値を０ｄＢ又はＮｄＢに設定したときの制御電圧Ｖｃを算出する場合には、ＣＴＬＥ３３Ａ１，３３Ａ２が選択されるように切替器３３ａ，３３ｂ，３３ｃ，３３ｄが連動して切替制御される。
For example, when the threshold margin measurement of the reference amplifiers 33B1 and 33B2 is performed, the
なお、図３では、４つの切替器３３ａ，３３ｂ，３３ｃ，３３ｄによりＣＴＬＥ３３Ａ１，３３Ａ２側か、基準アンプ３３Ｂ１，３３Ｂ２側に選択的に切り替える構成として説明したが、この構成に限定されるものではない。より具体的には、ＣＴＬＥ３３Ａ１，３３Ａ２と基準アンプ３３Ｂ１，３３Ｂ２は、それぞれ自身を構成するトランジスタに対し、制御部３９の制御により不図示の電源回路から駆動電源信号（電圧信号又は電流信号）が供給される電源端子を備える。そして、不図示の電源回路から駆動電源信号がＣＴＬＥ３３Ａ１，３３Ａ２の電源端子に供給されると、ＣＴＬＥ３３Ａ１，３３Ａ２が電源オンして選択された状態となる。これに対し、不図示の電源回路から駆動電源信号が基準アンプ３３Ｂ１，３３Ｂ２の電源端子に供給されると、基準アンプ３３Ｂ１，３３Ｂ２が電源オンして選択された状態となる。
In FIG. 3, the four
出力側直流検波部３４は、イコライザ３３の出力側に接続される抵抗によるモニタ端子を備え、自動補正モードによりイコライザ３３の自動補正を行うときに必要不可欠な構成であり、イコライザ３３の出力側の直流電圧を検波する出力側第１直流検波器３４ａと出力側第２直流検波器３４ｂを有する。
The output side
出力側第１直流検波器３４ａは、イコライザ３３から出力されるパターン信号の直流成分を検出し、検出した直流成分をモニタ信号として制御部３９に出力する。
The output-side
出力側第２直流検波器３４ｂは、イコライザ３３から出力される反転パターン信号の直流成分を検出し、検出した直流成分をモニタ信号として制御部３９に出力する。
The output-side
エラー測定部３５は、自動補正モードのときに、パターン受信部３がパターン送信部２から受信したパターン信号（反転パターン信号）と設定閾値（直流閾値）とを比較し、設定閾値以上のパターン信号（反転パターン信号）を１と判定し、設定閾値以下のパターン信号（反転パターン信号）を０と判定してエラーを測定する。また、エラー測定部３５は、測定モードのときに、パターン送信部２からパターン信号を被測定物に入力し、このパターン信号の入力に伴って被測定物からパターン受信部３が受信したパターン信号と、被測定物に入力したパターン信号との比較によってエラーを判定し、ビット誤り率を測定する。
The
操作部３６は、ユーザによって操作される例えばキー、スイッチ、ボタン、ソフトキーなどで構成され、装置の起動や停止の指示、自動補正モードと測定モードの選択設定、自動補正モードにおけるイコライザ３３の自動補正に関わる各種設定（オフセット電圧Ｖｉ＿ＤＣの設定、測定周波数ｆｃ，ｆｃ２の設定など）や測定モードにおける被測定物の測定に関わる各種設定を行う際にユーザにより操作される。
The
記憶部３７は、イコライザ３３の自動補正モード時に作成された直流ゲインテーブル、自動補正モード時に使用される計算式、被測定物のビット誤り率の測定結果などを記憶する。
The
表示部３８は、例えば液晶表示器などで構成され、自動補正モード時のイコライザ３３の自動補正に関わる設定画面や測定結果、測定モード時の被測定物の測定に関わる設定画面や測定結果などを表示する。
The
制御部３９は、パターン送信部２とパターン受信部３の各部を統括制御するもので、操作部３６からの指示による装置の起動や停止の制御、パルスパターン発生部２１へのパターン発生指令の出力制御、オフセット調整部３１（３１Ａ，３１Ｂ）へのオフセット設定指令の出力制御、イコライザ３３のＣＴＬＥ３３（３３Ａ１，３３Ａ２）に入力される制御電圧Ｖｃの可変制御、直流ゲインテーブルの作成および記憶部３７への保存、基準アンプ３３Ｂ（３３Ｂ１，３３Ｂ２）のスレッショルドマージン測定の制御、イコライザゲイン値ＥＱを０ｄＢ又はＮｄＢに設定したときのスレッショルドマージン測定の制御、表示部３８への設定画面や測定結果の表示制御などを行う。
The
次に、上記構成による誤り率測定装置１を用いたイコライザ３３の自動補正方法について図４〜図７のフローチャートを参照しながら説明する。
Next, an automatic correction method for the
［直流ゲインテーブルの作成］
オフセット調整部３１Ａのポートｐの入力直流電圧をＶｉｐ＿ＤＣ、出力直流電圧をＶｏｐ＿ＤＣとし、オフセット調整部３１Ｂのポートｎの入力直流電圧をＶｉｎ＿ＤＣ、出力直流電圧をＶｏｎ＿ＤＣとすると、パターン信号と反転パターン信号の入力が無い状態で、直流電圧によるオフセット電圧Ｖｉ＿ＤＣを与えれば、（Ｖｏｐ＿ＤＣ−Ｖｏｎ＿ＤＣ）／（Ｖｉｐ＿ＤＣ−Ｖｉｎ＿ＤＣ）から直流における差動ゲインが求められる。切替器３３ａ，３３ｂ，３３ｃ，３３ｄをＣＴＬＥ３３Ａ側に切り替えた状態で、制御部３９の制御によりイコライザ３３のＣＴＬＥ３３Ａに入力される制御電圧Ｖｃを可変すると、直流の差動ゲインが変動する。このとき、ある差動ゲインとなるような制御電圧Ｖｃを測定から探索し、直流ゲインと制御電圧Ｖｃとの関係を示す直流ゲインテーブルを作成する。
[Create DC gain table]
When the input DC voltage of the port p of the offset
すなわち、切替器３３ａ，３３ｂ，３３ｃ，３３ｄをＣＴＬＥ３３Ａ側に切り替えた状態で、図４のフローチャートに示すように、オフセット調整部３１Ａ，３１Ｂに所定のオフセット電圧Ｖｉ＿ＤＣを与える（Ｓ１）。このオフセット電圧Ｖｉ＿ＤＣは、全自動で簡易にＣＴＬＥ３３Ａの特性を設定するための情報を得ることを目的として、予め設定された代表値（例えば１００ｍＶ）とするのが好ましい。次に、調整する直流ゲインＮｄＢを設定する（Ｓ２）。続いて、制御電圧Ｖｃを所定ステップで可変して調整し（Ｓ３）、可変される制御電圧Ｖｃ毎に測定した直流ゲインと、設定した直流ゲインとを比較する（Ｓ４）。測定した直流ゲインが設定した直流ゲインになるまで制御電圧Ｖｃを所定ステップで可変して調整する。そして、測定した直流ゲインが設定した直流ゲインになると（Ｓ４−Ｙ）、直流ゲインテーブルが完成したか否かを判定し（Ｓ５）、直流ゲインテーブルが完成していないと判断すると（Ｓ５−Ｎ）、Ｓ２に戻り、調整する直流ゲインＮｄＢを変えて設定し、直流ゲインテーブルが完成するまでＳ２〜Ｓ５の処理を繰り返す。
That is, in a state where the
なお、作成する直流ゲインテーブルの範囲は、（１）直流ゲインの規格による規定範囲（例えば０ｄＢ〜−１２ｄＢ）、（２）デバイスの限界範囲であるＣＴＬＥ３３Ａ（３３Ａ１，３３Ａ２）の制御電圧Ｖｃの可変最大幅としている。また、作成された直流ゲインテーブルは、記憶部３７に保存される。
Note that the range of the DC gain table to be created is (1) a specified range according to the DC gain standard (for example, 0 dB to -12 dB), and (2) a variable of the control voltage Vc of the CTLE33A (33A1, 33A2) which is the limit range of the device. The maximum width. Further, the created DC gain table is stored in the
このように、図４のフローチャートに従って、所望の直流ゲインとなる制御電圧Ｖｃを探しながら、直流ゲインテーブルを作成する。これにより、低域増幅率と制御電圧Ｖｃの関係が自己補正される。 As described above, the DC gain table is created in accordance with the flowchart of FIG. 4 while searching for the control voltage Vc having a desired DC gain. Thereby, the relationship between the low-frequency gain and the control voltage Vc is self-corrected.
［基準アンプのスレッショルドマージン測定］
切替器３３ａ，３３ｂ，３３ｃ，３３ｄを基準アンプ３３Ｂ側に切り替えた状態で、エラー測定部３５での０１パターンにより基準アンプ３３Ｂ（３３Ｂ１，３３Ｂ２）のスレッショルドマージン測定を行う。オフセット電圧Ｖｉ＿ＤＣを上げていき、エラーが０となる上限限界Ｖｔｈ＿Ｈを測定する。同様に、オフセット電圧Ｖｉ＿ＤＣを下げていき、エラーが０となる下限限界Ｖｔｈ＿Ｌを測定する。そして、上限限界Ｖｔｈ＿Ｈと下限限界Ｖｔｈ＿Ｌの差を基準アンプ３３Ｂ（３３Ｂ１，３３Ｂ２）のスレッショルドマージンとする。
[Reference amplifier threshold margin measurement]
With the
ここでは、平坦な周波数特性を有する基準アンプ３３Ｂの特性を測る。基準アンプ３３Ｂがピークを持つ周波数を第１の測定周波数ｆｃ、ピークとなる周波数以下となる周波数を第２の測定周波数ｆｃとして２点でスレッショルドマージンを測定し、この結果をＶｔｈ＿ｒｅｆ（ｆｃ），Ｖｔｈ＿ｒｅｆ（ｆｃ２）とする。
Here, the characteristic of the
すなわち、切替器３３ａ，３３ｂ，３３ｃ，３３ｄを基準アンプ３３Ｂ側に切り替えた状態で、図５のフローチャートに示すように、操作部３６を操作して測定周波数ｆｃを設定する（Ｓ１１）。そして、設定した測定周波数ｆｃにおけるスレッショルドマージン測定を行い、図８のＰ１におけるスレッショルドマージンＶｔｈ＿ｒｅｆ（ｆｃ）を測定する（Ｓ１２）。次に、操作部３６を操作して測定周波数ｆｃと異なる測定周波数ｆｃ２（例えば測定周波数ｆｃの１／２の周波数）を設定する（Ｓ１３）。そして、設定した測定周波数ｆｃ２におけるスレッショルドマージン測定を行い、図８のＰ２におけるスレッショルドマージンＶｔｈ＿ｒｅｆ（ｆｃ２）を測定する（Ｓ１４）。
That is, in the state where the
なお、測定周波数ｆｃは、ピークを持つ周波数であって、規格によって決まるものであり、例えば２８Ｇｂｐｓであれば１４ＧＨｚが測定周波数ｆｃとして設定される。また、測定周波数ｆｃと異なる測定周波数ｆｃ２は、測定周波数ｆｃよりも低い周波数で周波数特性の平坦性が保たれる周波数であればよい。 Note that the measurement frequency fc is a frequency having a peak and is determined by the standard. For example, if the frequency is 28 Gbps, 14 GHz is set as the measurement frequency fc. Further, the measurement frequency fc2 different from the measurement frequency fc may be any frequency that is lower than the measurement frequency fc and that can maintain the flatness of the frequency characteristics.
また、この基準アンプ３３Ｂのスレッショルドマージン測定は必要不可欠なものではなく、省略することもできる。
Further, the threshold margin measurement of the
このように、図５のフローチャートに従って、基準アンプ３３Ｂのスレッショルドマージン測定を２つの周波数ポイントで０１パターンを用いて行う。
As described above, according to the flowchart of FIG. 5, the threshold margin measurement of the
［イコライザゲイン値ＥＱを０ｄＢに設定したときの補正］
イコライザ３３は、切替器３３ａ，３３ｂ，３３ｃ，３３ｄをＣＴＬＥ３３Ａ側に切り替えた状態で、ＣＴＬＥ３３Ａに入力される制御電圧Ｖｃを可変することで低域ゲインを変化させることが可能である。そこで、まず、作成した直流ゲインテーブルを参照し、適切な直流ゲインとなる制御電圧Ｖｃを初期値として選択する。そして、この時のイコライザ３３の周波数特性を測る。
[Correction when equalizer gain value EQ is set to 0 dB]
The
すなわち、切替器３３ａ，３３ｂ，３３ｃ，３３ｄをＣＴＬＥ３３Ａ側に切り替えた状態で、基準アンプ３３Ｂの測定周波数と同じ２点の周波数ｆｃ，ｆｃ２でスレッショルドマージンを測定する。その結果を図８のＰ３におけるスレッショルドマージンＶｔｈ＿ｅｑ０（ｆｃ）、Ｐ４におけるスレッショルドマージンＶｔｈ＿ｅｑ０（ｆｃ２）とする。
That is, the threshold margin is measured at two frequencies fc and fc2 that are the same as the measurement frequency of the
そして、Ｖｔｈ＿ｅｑ０（ｆｃ）／Ｖｔｈ＿ｅｑ０（ｆｃ２）とＶｔｈ＿ｒｅｆ（ｆｃ）／Ｖｔｈ＿ｒｅｆ（ｆｃ２）を計算し、この計算結果の差が一番小さくなる制御電圧Ｖｃを探索する。 Then, Vth_eq0 (fc) / Vth_eq0 (fc2) and Vth_ref (fc) / Vth_ref (fc2) are calculated, and a control voltage Vc having the smallest difference between the calculation results is searched.
なお、上述した基準アンプ３３Ｂのスレッショルドマージン測定を省略した場合は、Ｖｔｈ＿ｒｅｆ（ｆｃ）／Ｖｔｈ＿ｒｅｆ（ｆｃ２）＝１に設定して処理を行う。
If the above-described threshold margin measurement of the
すなわち、切替器３３ａ，３３ｂ，３３ｃ，３３ｄをＣＴＬＥ３３Ａ側に切り替えた状態で、図６のフローチャートに示すように、初期値となる制御電圧Ｖｃを直流ゲインテーブルから選択して設定する（Ｓ２１）。続いて、スレッショルドマージン測定を行い、スレッショルドマージンＶｔｈ＿ｅｑ０（ｆｃ）を測定する（Ｓ２２）。また、スレッショルドマージンＶｔｈ＿ｅｑ０（ｆｃ２）を測定する（Ｓ２３）。続いて、測定した結果からＡ＝Ｖｔｈ＿ｅｑ０（ｆｃ）／Ｖｔｈ＿ｅｑ０（ｆｃ２）とＢ＝Ｖｔｈ＿ｒｅｆ（ｆｃ）／Ｖｔｈ＿ｒｅｆ（ｆｃ２）を計算する（Ｓ２４）。そして、Ａ−Ｂが最小か否かを判別し（Ｓ３５）、Ａ−Ｂが最小であれば（Ｓ２５−Ｙ）、この時の制御電圧Ｖｃを０ｄＢ時の制御電圧Ｖｃとする（Ｓ２６）。
That is, with the
このように、図６のフローチャートに従って、基準アンプ３３Ｂのスレッショルドマージンの比とイコライザゲイン値ＥＱを０ｄＢにしたときのスレッショルドマージンの比が同じになるような制御電圧Ｖｃを探すことで、イコライザ４４の０ｄＢ基準を決める。
In this manner, according to the flowchart of FIG. 6, by searching for the control voltage Vc such that the ratio of the threshold margin of the
［イコライザゲイン値ＥＱをＮｄＢに設定したときの補正］
切替器３３ａ，３３ｂ，３３ｃ，３３ｄをＣＴＬＥ３３Ａ側に切り替えた状態において、イコライザ３３の通過後はスレッショルトマージンＶｔｈがＡＤＣ倍（イコライザ４４の直流ゲイン倍）されたような動作をする。このため、スレッショルドマージンＶｔｈにＡＤＣ（イコライザ４４の直流ゲイン）を掛けた値を計算する。これを補正スレッショルドマージンとする。
[Correction when equalizer gain value EQ is set to NdB]
In a state in which the
図９のＰ５におけるイコライザゲイン値ＥＱがＮｄＢの時の補正スレッショルドマージンＶｔｈ＿ｅｑＮ＿ＦＩＸ（ｆｃ）は、Ｖｔｈ＿ｅｑＮ（ｆｃ）×ＡＤＣ（ＶｃＮ）となる。 The correction threshold margin Vth_eqN_FIX (fc) when the equalizer gain value EQ at P5 in FIG. 9 is NdB is Vth_eqN (fc) × ADC (VcN).
ここで、特に、図９のＰ６におけるイコライザゲイン値ＥＱが０ｄＢの時の補正スレッショルドマージＶｔｈ＿ｅｑ０＿ＦＩＸ（ｆｃ）は、Ｖｔｈ＿ｅｑ０（ｆｃ）×ＡＤＣ（Ｖｃ０）と表現することにする。 Here, in particular, the correction threshold merge Vth_eq0_FIX (fc) when the equalizer gain value EQ at P6 in FIG. 9 is 0 dB is expressed as Vth_eq0 (fc) × ADC (Vc0).
この時のイコライザゲイン値ＥＱは、図９におけるｄ１とｄ２との比、（ＡＤＣ（ＶｃＮ）／ＡＤＣ（Ｖｃ０））／（Ｖｔｈ＿ｅｑＮ＿ＦＩＸ（ｆｃ）／Ｖｔｈ＿ｅｑ０＿ＦＩＸ（ｆｃ））となる。 The equalizer gain value EQ at this time is the ratio of d1 and d2 in FIG. 9, (ADC (VcN) / ADC (Vc0)) / (Vth_eqN_FIX (fc) / Vth_eq0_FIX (fc)).
そして、上記の式をｄＢに換算すると、イコライザゲイン値ＥＱは、（ＡＤＣ（ＶｃＮ）［ｄＢ］−ＡＤＣ（Ｖｃ０）［ｄＢ］−（Ｖｔｈ＿ｅｑＮ＿ＦＩＸ（ｆｃ）［ｄＢ］−Ｖｔｈ＿ｅｑ０＿ＦＩＸ（ｆｃ）［ｄＢ］となる。 When the above equation is converted to dB, the equalizer gain value EQ is (ADC (VcN) [dB] −ADC (Vc0) [dB] − (Vth_eqN_FIX (fc) [dB] −Vth_eq0_FIX (fc) [dB] It becomes.
すなわち、図７のフローチャートに示すように、まず、イコライザゲイン値ＥＱが０ｄＢの時の補正スレッショルドマージンＶｔｈ＿ｅｑ０＿ＦＩＸ（ｆｃ）＝Ｖｔｈ＿ｅｑ０（ｆｃ）×ＡＤＣ（Ｖｃ０）を算出する（Ｓ３１）。なお、ＡＤＣ（Ｖｃ０）は０ｄＢ時のＶｃのときの直流ゲインである。 That is, as shown in the flowchart of FIG. 7, first, a correction threshold margin Vth_eq0_FIX (fc) = Vth_eq0 (fc) × ADC (Vc0) when the equalizer gain value EQ is 0 dB is calculated (S31). Note that ADC (Vc0) is a DC gain at Vc at 0 dB.
次に、直流ゲインテーブルから直流ゲインＡＤＣ（ＶｃＮ）と制御電圧ＶｃＮを設定する（Ｓ３２）。そして、スレッショルドマージン測定を行い、イコライザゲイン値ＥＱがＮｄＢの時のスレッショルドマージンＶｔｈ＿ｅｑＮ（ｆｃ）を測定する（Ｓ３３）。 Next, the DC gain ADC (VcN) and the control voltage VcN are set from the DC gain table (S32). Then, the threshold margin is measured, and the threshold margin Vth_eqN (fc) when the equalizer gain value EQ is NdB is measured (S33).
そして、イコライザゲイン値ＥＱがＮｄＢの時の補正スレッショルドマージンＶｔｈ＿ｅｑＮ＿ＦＩＸ（ｆｃ）＝Ｖｔｈ＿ｅｑＮ（ｆｃ）×ＡＤＣ（ＶｃＮ）を計算するとともに、その時のイコライザゲイン値ＥＱ＝（ＡＤＣ（ＶｃＮ）／ＡＤＣ（Ｖｃ０））／（Ｖｔｈ＿ｅｑＮ＿ＦＩＸ（ｆｃ）／Ｖｔｈ＿ｅｑ０＿ＦＩＸ（ｆｃ））を計算する（Ｓ３４）。 Then, a correction threshold margin Vth_eqN_FIX (fc) = Vth_eqN (fc) × ADC (VcN) when the equalizer gain value EQ is NdB is calculated, and the equalizer gain value EQ at that time = (ADC (VcN) / ADC (Vc0) ) / (Vth_eqN_FIX (fc) / Vth_eq0_FIX (fc)) is calculated (S34).
そして、イコライザゲイン値ＥＱ＝ＮｄＢか否かを判別し（Ｓ３５）、イコライザゲイン値ＥＱ＝ＮｄＢであれば（Ｓ３５−Ｙ）、この時のＶｃＮをＮｄＢ時の制御電圧Ｖｃとする。なお、本例において、イコライザゲイン値ＥＱ＝ＮｄＢとは、イコライザゲイン値ＥＱがＮｄＢと等しいか、許容範囲（例えば±０．２５ｄＢ）内で最も近い値を意味するものである。 Then, it is determined whether or not the equalizer gain value EQ = NdB (S35). If the equalizer gain value EQ = NdB (S35-Y), VcN at this time is set as the control voltage Vc at NdB. In this example, the equalizer gain value EQ = NdB means that the equalizer gain value EQ is equal to NdB or the closest value within an allowable range (for example, ± 0.25 dB).
このように、切替器３３ａ，３３ｂ，３３ｃ，３３ｄをＣＴＬＥ３３Ａ側に切り替えた状態で、図７のフローチャートに従って、スレッショルドマージンを測りながら、０ｄＢの時の低域増幅率と高域増幅率とＮｄＢ時の低域増幅率と高域増幅率の差を計算し、所望の低域増幅率と高域増幅率の比率となるようなイコライザゲイン値ＥＱを探し、ＥＱ＝ＮｄＢとなった時のＶｃＮをＮｄＢ時の制御電圧Ｖｃとする。
In this way, with the
例えばイコライザゲイン値ＥＱ＝−６ｄＢを探そうとする場合は、作成された直流ゲインテーブルからＡＤＣ＝−６ｄＢ付近の制御電圧Ｖｃを複数選択してスレッショルドマージンを測定する。例えば制御電圧Ｖｃとして−６２０ｍＶと−６５０ｍＶを直流ゲインテーブルから選択し、それぞれのスレッショルドマージンを測定する。そして、測定したスレッショルドマージンとイコライザゲイン値ＥＱを０ｄＢ及び−６ｄＢに設定したときの補正スレッショルドマージンを元に上述したイコライザゲイン値ＥＱの計算式を用いた計算結果がＡＤＣ＝−６ｄＢに一番近づく制御電圧Ｖｃを選ぶ手法により補正を行う。制御電圧Ｖｃとして−６２０ｍＶと−６５０ｍＶを選択した場合には、上述した計算式による結果、制御電圧Ｖｃ＝−６２０ｍＶ時のイコライザゲイン値ＥＱ＝−５．８６ｄＢ、制御電圧Ｖｃ＝−６５０ｍＶ時のイコライザゲイン値ＥＱ＝−６．７ｄＢとなり、−６ｄＢに近い−５．８６ｄＢの制御電圧Ｖｃ＝−６２０ｍＶを選んでイコライザ３３の自動補正を行う。
For example, when trying to find the equalizer gain value EQ = −6 dB, a plurality of control voltages Vc near ADC = −6 dB are selected from the created DC gain table, and the threshold margin is measured. For example, -620 mV and -650 mV are selected from the DC gain table as the control voltage Vc, and the respective threshold margins are measured. Then, the calculation result using the equation for calculating the equalizer gain value EQ based on the corrected threshold margin when the measured threshold margin and the equalizer gain value EQ are set to 0 dB and −6 dB is closest to ADC = −6 dB. Correction is performed by a method of selecting the control voltage Vc. When −620 mV and −650 mV are selected as the control voltage Vc, the equalizer gain value EQ = −5.86 dB when the control voltage Vc = −620 mV and the equalizer when the control voltage Vc = −650 mV are obtained as a result of the above calculation formula. The gain value EQ = −6.7 dB, and the control voltage Vc = −620 mV, which is close to −6 dB, is selected, and the
以上説明したように、本実施の形態の誤り率測定装置によれば、ＣＴＬＥ３３Ａを含むイコライザ３３がオフセット調整部３１とエラー測定部３５との間に接続されて装置本体に組み込まれた構成により、ＣＴＬＥ３３Ａがどんな直流でも受けて高域（ピーク周波数）のゲインを維持したまま低域のゲインを下げて出力し、高周波成分の減衰の影響を受けずに誤り率測定を行うことが可能になる。
As described above, according to the error rate measurement apparatus of the present embodiment, the
しかも、本実施の形態の誤り率測定装置では、イコライザ３３を装置本体に組み込んだ状態でイコライザ３３自身の性能を知ることができ、例えばベクトルネットワークアナライザなどの測定器を別途必要としないので、被測定物のビット誤り率の測定を行うにあたってシステム構成の簡素化を図ることができる。
Moreover, in the error rate measuring apparatus of the present embodiment, the performance of the
さらに、経年変化や温度によってイコライザ３３の性能が変動した場合でも、イコライザ３３の性能のばらつきについても知ることができ、イコライザ３３の性能変動やばらつきに対して自己補正を行うことができる。
Furthermore, even when the performance of the
以上、本発明に係る誤り率測定装置および該装置の自動補正方法の最良の形態について説明したが、この形態による記述及び図面により本発明が限定されることはない。すなわち、この形態に基づいて当業者等によりなされる他の形態、実施例及び運用技術などはすべて本発明の範疇に含まれることは勿論である。 Although the best mode of the error rate measuring apparatus and the automatic correction method of the apparatus according to the present invention has been described above, the present invention is not limited by the description and drawings according to this mode. That is, it is a matter of course that all other forms, examples, operation techniques, and the like made by those skilled in the art based on this form are included in the scope of the present invention.
１ 誤り率測定装置
２ パターン送信部
３ パターン受信部
３ａ 第１の入力端子
３ｂ 第２の入力端子
２１ パルスパターン発生部
２１ａ パルスパターン指定部
２１ｂ パルスパターン出力部
３１（３１Ａ，３１Ｂ） オフセット調整部
３１ａ 入力端子
３１ｂ コンデンサ
３１ｃ オフセット電圧設定部
３１ｄ 直流電圧発生器
３１ｅ 第１のコイル
３１ｆ 第２のコイル
３１ｇ 合成回路
３１ｈ 出力端子
３１ｉ 周波数特性補償回路
３２ 入力側直流検波部
３２ａ 入力側第１直流検波器
３２ｂ 入力側第２直流検波器
３３ イコライザ
３３Ａ（３３Ａ１，３３Ａ２） ＣＴＬＥ
３３Ｂ（３３Ｂ１，３３Ｂ２） 基準アンプ
３３ａ，３３ｂ，３３ｃ，３３ｄ 切替器
３４ 出力側直流検波部
３４ａ 出力側第１直流検波器
３４ｂ 出力側第２直流検波器
３５ エラー測定部
３６ 操作部
３７ 記憶部
３８ 表示部
３９ 制御部
DESCRIPTION OF
33B (33B1, 33B2)
Claims (8)
前記パターン送信部から入力されるパターン信号と反転パターン信号に対して直流電圧によるオフセット電圧を付与してオフセット調整するオフセット調整部（３１Ａ，３１Ｂ）と、該オフセット調整部にてオフセット調整された前記パターン送信部からのパターン信号と反転パターン信号による差動入力の高周波成分を維持しつつ低周波数域の周波数特性を変えるＣＴＬＥ（３３Ａ１，３３Ａ２）を含むイコライザ（３３）と、前記イコライザへの差動入力の直流電圧を検波する入力側直流検波部（３２）と、前記イコライザからの差動出力の直流電圧を検波する出力側直流検波部（３４）と、前記イコライザからの差動出力のエラーを測定するエラー測定部（３５）とを含むパターン受信部（３）とを備えた誤り率測定装置（１）であって、
前記パターン送信部と前記パターン受信部とを接続し、前記パルスパターン発生部から前記オフセット調整部に信号が入力されていない状態で前記オフセット調整部に所定のオフセット電圧を与え、前記イコライザに入力される制御電圧を調整して直流ゲインを測定し、測定した直流ゲインと設定したゲインとが一致したときの制御電圧と前記直流ゲインとの関係を示す直流ゲインテーブルを作成することを特徴とする誤り率測定装置。 A pattern transmitter (2) including a pulse pattern generator (21) for generating a predetermined pattern signal for measuring the bit error rate of the device under test and an inverted pattern signal obtained by inverting the phase of the pattern signal;
An offset adjustment unit (31A, 31B) for adjusting an offset by applying an offset voltage by a DC voltage to the pattern signal and the inverted pattern signal input from the pattern transmission unit, and the offset adjusted by the offset adjustment unit An equalizer (33) including a CTLE (33A1, 33A2) that changes the frequency characteristics of the low frequency region while maintaining the high frequency component of the differential input by the pattern signal and the inverted pattern signal from the pattern transmission unit, and the differential to the equalizer An input side DC detection unit (32) for detecting an input DC voltage, an output side DC detection unit (34) for detecting a DC voltage of a differential output from the equalizer, and an error in the differential output from the equalizer. An error rate measuring device (1) comprising a pattern receiving unit (3) including an error measuring unit (35) for measuring. ,
The pattern transmission unit and the pattern reception unit are connected, and a predetermined offset voltage is applied to the offset adjustment unit in a state where no signal is input from the pulse pattern generation unit to the offset adjustment unit, and is input to the equalizer. Measuring the DC gain by adjusting the control voltage, and creating a DC gain table showing the relationship between the DC voltage and the control voltage when the measured DC gain matches the set gain Rate measuring device.
前記直流ゲインテーブルから前記制御電圧を決定し、前記イコライザがピークを持つ周波数を第１の測定周波数とし、該第１の測定周波数よりも低く周波数特性の平坦性が保たれている周波数を第２の測定周波数として、イコライザゲイン値が０ｄＢのときの前記第１の測定周波数のスレッショルドマージンと前記第２の測定周波数のスレッショルドマージンとを測定し、
前記基準アンプにおける前記第１の測定周波数のスレッショルドマージンと前記第２の測定周波数のスレッショルドマージンとを測定し、
前記イコライザゲイン値が０ｄＢのときの前記第１の測定周波数のスレッショルドマージンと前記第２の測定周波数のスレッショルドマージンとの比を第１の比として算出するとともに、前記基準アンプにおける前記第１の測定周波数のスレッショルドマージンと前記第２の測定周波数のスレッショルドマージンとの比を第２の比として算出し、
前記第１の比と前記第２の比との差が最小となる制御電圧を前記イコライザゲイン値が０ｄＢのときの制御電圧とすることを特徴とする請求項１記載の誤り率測定装置。 The equalizer (33) includes reference amplifiers (33B1, 33B2) having a flat frequency characteristic,
The control voltage is determined from the DC gain table, a frequency at which the equalizer has a peak is set as a first measurement frequency, and a frequency at which the flatness of the frequency characteristic is kept lower than the first measurement frequency is set as a second frequency. Measuring the first measurement frequency threshold margin and the second measurement frequency threshold margin when the equalizer gain value is 0 dB,
Measuring a threshold margin of the first measurement frequency and a threshold margin of the second measurement frequency in the reference amplifier;
A ratio between the threshold margin of the first measurement frequency and the threshold margin of the second measurement frequency when the equalizer gain value is 0 dB is calculated as a first ratio, and the first measurement in the reference amplifier is performed. A ratio of a frequency threshold margin to a threshold margin of the second measurement frequency is calculated as a second ratio;
2. The error rate measuring apparatus according to claim 1, wherein a control voltage that minimizes a difference between the first ratio and the second ratio is a control voltage when the equalizer gain value is 0 dB.
前記直流ゲインテーブルから前記イコライザゲイン値がＮｄＢのときの直流ゲインと制御電圧を決めて前記イコライザゲイン値がＮｄＢのときの前記第１の測定周波数のスレッショルドマージンを測定し、
前記測定した第１の測定周波数のスレッショルドマージンに基づくイコライザゲイン値を算出し、算出したイコライザゲイン値が前記ＮｄＢの許容範囲内であれば、そのときのスレッショルドマージンを前記ＮｄＢ時の制御電圧とすることを特徴とする請求項１又は２記載の誤り率測定装置。 Multiplying the threshold margin when the equalizer gain value is 0 dB by the DC gain of the control voltage when the equalizer gain value is 0 dB to calculate the corrected threshold margin when the equalizer gain value is 0 dB;
Determining a DC gain and a control voltage when the equalizer gain value is NdB from the DC gain table, and measuring a threshold margin of the first measurement frequency when the equalizer gain value is NdB;
An equalizer gain value based on the measured threshold margin of the first measurement frequency is calculated. If the calculated equalizer gain value is within the allowable range of NdB, the threshold margin at that time is set as the control voltage at the NdB. The error rate measuring apparatus according to claim 1 or 2, characterized in that:
前記パターン送信部から入力されるパターン信号と反転パターン信号に対して直流電圧によるオフセット電圧を付与してオフセット調整するオフセット調整部（３１Ａ．３１Ｂ）と、該オフセット調整部にてオフセット調整された前記パターン送信部からのパターン信号と反転パターン信号による差動入力の高周波成分を維持しつつ低周波数域の周波数特性を変えるＣＴＬＥ（３３Ａ１，３３Ａ２）を含むイコライザ（３３）と、前記イコライザへの差動入力の直流電圧を検波する入力側直流検波部（３２）と、前記イコライザからの差動出力の直流電圧を検波する出力側直流検波部（３４）と、前記イコライザからの差動出力のエラーを測定するエラー測定部（３５）とを含むパターン受信部（３）とを備えた誤り率測定装置（１）の自動調整方法であって、
前記パルスパターン発生部から前記オフセット調整部に信号が入力されていない状態で前記オフセット調整部に所定のオフセット電圧を与えるステップと、
調整するゲインを設定するステップと、
前記イコライザに入力される制御電圧を調整して直流ゲインを測定するステップと、
前記測定した直流ゲインと前記設定したゲインとが一致したときの制御電圧と前記直流ゲインとの関係を示す直流ゲインテーブルを作成するステップとを含むことを特徴とする誤り率測定装置の自動調整方法。 A pattern transmitter (2) including a pulse pattern generator (21) for generating a predetermined pattern signal for measuring the bit error rate of the device under test and an inverted pattern signal obtained by inverting the phase of the pattern signal;
An offset adjustment unit (31A.31B) for adjusting an offset by applying an offset voltage by a DC voltage to the pattern signal and the inverted pattern signal input from the pattern transmission unit, and the offset adjusted by the offset adjustment unit An equalizer (33) including a CTLE (33A1, 33A2) that changes the frequency characteristics of the low frequency region while maintaining the high frequency component of the differential input by the pattern signal and the inverted pattern signal from the pattern transmission unit, and the differential to the equalizer An input side DC detection unit (32) for detecting an input DC voltage, an output side DC detection unit (34) for detecting a DC voltage of a differential output from the equalizer, and an error in the differential output from the equalizer. Automatic error rate measuring apparatus (1) having a pattern receiving unit (3) including an error measuring unit (35) for measuring A settling method,
Applying a predetermined offset voltage to the offset adjustment unit in a state where no signal is input from the pulse pattern generation unit to the offset adjustment unit;
Setting the gain to be adjusted;
Adjusting a control voltage input to the equalizer and measuring a DC gain;
And a step of creating a DC gain table showing a relationship between the DC voltage and the control voltage when the measured DC gain matches the set gain. .
前記イコライザ（３３）がピークを持つ周波数を第１の測定周波数とし、該第１の測定周波数よりも低く周波数特性の平坦性が保たれている周波数を第２の測定周波数として、前記イコライザゲイン値が０ｄＢのときの前記第１の測定周波数のスレッショルドマージンと前記第２の測定周波数のスレッショルドマージンとを測定するステップと、
周波数特性が平坦な前記イコライザに含まれる基準アンプ（３３Ｂ１，３３Ｂ２）における前記第１の測定周波数のスレッショルドマージンと前記第２の測定周波数のスレッショルドマージンとを測定するステップと、
前記イコライザゲイン値が０ｄＢのときの前記第１の測定周波数のスレッショルドマージンと前記第２の測定周波数のスレッショルドマージンとの比を第１の比として算出するステップと、
前記基準アンプにおける前記第１の測定周波数のスレッショルドマージンと前記第２の測定周波数のスレッショルドマージンとの比を第２の比として算出するステップと、
前記第１の比と前記第２の比との差が最小となる制御電圧を前記イコライザゲイン値が０ｄＢのときの制御電圧とするステップとを含むことを特徴とする請求項５記載の誤り率測定装置の自動調整方法。 Determining the control voltage from the DC gain table;
The equalizer gain value is a frequency at which the equalizer (33) has a peak as a first measurement frequency, and a frequency that is lower than the first measurement frequency and has a flat frequency characteristic is a second measurement frequency. Measuring a threshold margin of the first measurement frequency and a threshold margin of the second measurement frequency when is 1 dB;
Measuring a threshold margin of the first measurement frequency and a threshold margin of the second measurement frequency in a reference amplifier (33B1, 33B2) included in the equalizer having a flat frequency characteristic;
Calculating a ratio of a threshold margin of the first measurement frequency and a threshold margin of the second measurement frequency as the first ratio when the equalizer gain value is 0 dB;
Calculating a ratio between a threshold margin of the first measurement frequency and a threshold margin of the second measurement frequency in the reference amplifier as a second ratio;
6. The error rate according to claim 5, further comprising: setting a control voltage that minimizes a difference between the first ratio and the second ratio as a control voltage when the equalizer gain value is 0 dB. Automatic adjustment method for measuring equipment.
前記直流ゲインテーブルから前記イコライザゲイン値がＮｄＢのときの直流ゲインと制御電圧を決めるステップと、
前記イコライザゲイン値がＮｄＢのときの前記第１の測定周波数のスレッショルドマージンを測定するステップと、
前記測定した第１の測定周波数のスレッショルドマージンに基づくイコライザゲイン値を算出し、算出したイコライザゲイン値が前記ＮｄＢの許容範囲内であれば、そのときのスレッショルドマージンを前記ＮｄＢ時の制御電圧とするステップとを含むことを特徴とする請求項５又は６記載の誤り率測定装置の自動調整方法。 Multiplying a threshold margin when the equalizer gain value is 0 dB by a DC gain of a control voltage when the equalizer gain value is 0 dB to calculate a corrected threshold margin when the equalizer gain value is 0 dB;
Determining a DC gain and a control voltage when the equalizer gain value is NdB from the DC gain table;
Measuring a threshold margin of the first measurement frequency when the equalizer gain value is NdB;
An equalizer gain value based on the measured threshold margin of the first measurement frequency is calculated. If the calculated equalizer gain value is within the allowable range of NdB, the threshold margin at that time is set as the control voltage at the NdB. The method for automatically adjusting an error rate measuring apparatus according to claim 5 or 6, further comprising: a step.
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| CN114629560B (en) * | 2022-02-10 | 2023-08-01 | 江苏科大亨芯半导体技术有限公司 | On-line DC offset calibration system and method |
| CN117347840A (en) * | 2023-12-06 | 2024-01-05 | 深圳市易检车服科技有限公司 | Calibration test method, device, equipment and storage medium for equalizer |
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