JP2017175633A - Flip-flop for reducing dynamic power - Google Patents
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Abstract
Description
[0001] 本実施形態は一般に電子回路に関し、より具体的には、フリップフロップ回路に関する。 The present embodiment relates generally to electronic circuits, and more specifically to flip-flop circuits.
[0002] 動的な電力消費は、特に、増加し続けるクロック周波数が同期ＩＣデバイスで使用される場合の、集積回路（ＩＣ）デバイスに対する進行中の懸念事項である。幾つかのＩＣデバイスについて、動的な電力消費全体の半分よりも多くは、クロック分配ネットワーク及びフリップフロップ回路に起因し得る。従来の多くのフリップフロップは、フリップフロップ内にラッチ及び／又はゲート回路を形成する様々なパスゲート及び／又はトライステート回路が使用する相補クロック信号を生成するためのインバータ回路を用いる。これらインバータ回路は、パスゲート及びトライステート回路と同様に、クロック信号が論理状態間を遷移する度に動的な電力を消費する。結果として、これら従来のフリップフロップは、切替えアクティビティが比較的低いときであっても、かなりの量の動的な電力を消費し得る。 [0002] Dynamic power consumption is an ongoing concern for integrated circuit (IC) devices, particularly when ever increasing clock frequencies are used in synchronous IC devices. For some IC devices, more than half of the total dynamic power consumption can be attributed to clock distribution networks and flip-flop circuits. Many conventional flip-flops use inverter circuits to generate complementary clock signals for use by various pass gates and / or tri-state circuits that form latches and / or gate circuits within the flip-flops. These inverter circuits consume dynamic power each time the clock signal transitions between logic states, similar to pass gates and tristate circuits. As a result, these conventional flip-flops can consume a significant amount of dynamic power even when the switching activity is relatively low.
[0003] 例えば、図１は、第１のラッチ１１０、第２のラッチ１２０、クロック反転回路１３０、並びにインバータＩＮＶ０及びＩＮＶ３を含む従来のデータフリップフロップ回路１００を示す。第１のラッチ１１０は、「マスタ」ラッチとして動作し得、第２のラッチ１２０は、「スレーブ」ラッチとして動作し得る。第１のラッチ１１０は、第１のパスゲートＰＧ１と、交差結合されたインバータＩＮＶ１ａ及びＩＮＶ１ｂによって形成される第１の記憶素子１１１とを含む。第２のラッチ１２０は、第２のパスゲートＰＧ２と、交差結合されたインバータＩＮＶ２ａ及びＩＮＶ２ｂによって形成される第２の記憶素子１２１とを含む。それぞれラッチ１１０及び１２０内のパスゲートＰＧ１−ＰＧ２並びにトライステートインバータＩＮＶ１ｂ及びＩＮＶ２ｂのために相補クロック信号（complementary clock signals）を生成するものであるクロック反転回路１３０は、２つの直列接続されたインバータＩＮＶ４ａ及びＩＮＶ４ｂを含む。例えば、クロック信号ＣＬＫは、ＣＬＫを反転して（例えば、論理的に相補して）
For example, FIG. 1 shows a conventional data flip-
[0004] データ信号（Ｄ）は、インバータＩＮＶ０によって反転され、 [0004] The data signal (D) is inverted by the inverter INV0,
ＣＬＫｎを受けるための反転（例えば、相補）制御端子を含む。インバータＩＮＶ１ｂは、ＣＬＫｎを受けるためのイネーブル端子を含み、 Inverting (eg, complementary) control terminal for receiving CLKn. Inverter INV1b includes an enable terminal for receiving CLKn,
第１のラッチ１１０の出力端子は、第２のパスゲートＰＧ２に結合される。
The output terminal of the
[0005] 第２のパスゲートＰＧ２は、ＣＬＫｎを受けるための制御端子と、 [0005] The second pass gate PG2 has a control terminal for receiving CLKn;
ＣＬＫｎを受けるための反転（例えば、相補）イネーブル端子を含むトライステートインバータとして描写される。 Depicted as a tri-state inverter including an inverting (eg, complementary) enable terminal for receiving CLKn.
[0006] ＣＬＫが論理ロー状態にある場合、インバータＩＮＶ４ａは、 [0006] When CLK is in a logic low state, the inverter INV4a
インバータＩＮＶ４ｂは、ＣＬＫｎを論理ロー状態にドライブする。これに応答して、パスゲートＰＧ１はオンになり、 Inverter INV4b drives CLKn to a logic low state. In response to this, the pass gate PG1 is turned on,
第２のパスゲートＰＧ２をオフにし、それによって、第２のラッチ１２０を第１のラッチ１１０から隔離する。
The second pass gate PG2 is turned off, thereby isolating the
[0007] ＣＬＫが論理ハイに遷移すると、 [0007] When CLK transitions to a logic high,
インバータＩＮＶ４ｂは、ＣＬＫｎを論理ハイにドライブする。これに応答して、パスゲートＰＧ１はオフになり、第１のラッチ１１０を入力信号Ｄから隔離し、そして第２のパスゲートＰＧ２はオンになり、
Inverter INV4b drives CLKn to logic high. In response, pass gate PG1 is turned off, isolating
これは、Ｑ＝Ｄとなるように、インバータＩＮＶ３によって反転され、フリップフロップ出力信号Ｑとして供給される。 This is inverted by the inverter INV3 and supplied as the flip-flop output signal Q so that Q = D.
入力クロック信号ＣＬＫが論理状態間で遷移する度に動的な電力を消費するが、これは望ましくない。加えて、パスゲートＰＧ１−ＰＧ２及びトライステートインバータＩＮＶ１ｂ及びＩＮＶ２ｂが Dynamic power is consumed each time the input clock signal CLK transitions between logic states, which is undesirable. In addition, pass gates PG1-PG2 and tri-state inverters INV1b and INV2b
パスゲートＰＧ１−ＰＧ２並びにラッチ１１０及び１２０は、クロック信号が論理状態間で遷移する度に動的な電力を消費するが、これもまた望ましくない。
Pass gates PG1-PG2 and
[0009] ゆえに、フリップフロップ回路に関連付けられた動的な電力消費を減らす必要性がある。 [0009] Therefore, there is a need to reduce the dynamic power consumption associated with flip-flop circuits.
[0010] この発明の概要は、以下の発明の詳細な説明においてさらに説明される概念のうち選択されたものを簡略化された形式で紹介するために提供される。この発明の概要は、請求項に記載の主題の重要な特徴又は本質的な特徴を識別することを意図しておらず、請求項に記載の主題の範囲を限定することも意図していない。 [0010] This summary is provided to introduce a selection of concepts in a simplified form that are further described below in the Detailed Description of the Invention. This Summary is not intended to identify key features or essential features of the claimed subject matter, nor is it intended to limit the scope of the claimed subject matter.
[0011] 図１のフリップフロップ回路１００のような従来のフリップフロップ回路と比べて、動的な電力消費を減らし得るフリップフロップ回路が開示される。本実施形態によれば、フリップフロップ回路は、第１のラッチ及び第２のラッチを含み得る。「マスタ」ラッチとして動作し得る第１のラッチは、データ信号を受けるための第１の入力端子と、クロック信号を受けるための第２の入力端子と、出力端子とを含む。「スレーブ」ラッチとして動作し得る第２のラッチは、第１のラッチの出力端子に直接接続された第１の入力端子と、クロック信号を受けるための第２の入力端子と、出力信号を供給するための出力端子とを含む。第１のラッチ及び第２のラッチは、クロック信号の同じ位相上でクロックされるものとし、それにより、相補クロック信号を生成するクロック反転回路を含む必要性がなくなる。クロック反転回路及びパスゲートを除去することは、動的な電力消費を減らし得る（従来のフリップフロップ回路と比べて）。
A flip-flop circuit is disclosed that can reduce dynamic power consumption compared to a conventional flip-flop circuit, such as the flip-
[0012] 幾つかの実施形態について、第１のラッチは、クロック信号が論理ロー状態にある場合には、内部ノードにおいてデータ信号の相補を記憶するものとし、クロック信号が論理ハイ状態にある場合には、データ信号を第２のラッチにパスするものとする。さらに、幾つかの実施形態について、第２のラッチは、クロック信号が論理ロー状態にある場合には、出力信号の前の状態を出力するものとし、クロック信号が論理ハイ状態にある場合には、データ信号に応答して出力信号をドライブするものとする。 [0012] For some embodiments, the first latch shall store the complement of the data signal at the internal node when the clock signal is in a logic low state, and the clock signal is in a logic high state. In this case, the data signal is passed to the second latch. Further, for some embodiments, the second latch shall output the previous state of the output signal if the clock signal is in a logic low state and if the clock signal is in a logic high state. Assume that the output signal is driven in response to the data signal.
[0013] 幾つかの実施形態について、第１のラッチは、データ信号及びクロック信号を受けるための入力端子を含み、出力端子を含む第１のＯＲゲート；クロック信号を受けるための第１の入力端子と、第２の入力端子と、第１のノードに結合された出力端子とを含む第１のＮＡＮＤゲート；及び、第１のＯＲゲートの出力端子に結合された第１の入力端子と、第１のノードに結合された第２の入力端子と、第２のノードにおいて第１のＮＡＮＤゲートの第２の入力端子に結合された出力端子とを含む第２のＮＡＮＤゲートを備える。 [0013] For some embodiments, the first latch includes an input terminal for receiving a data signal and a clock signal, and a first OR gate including an output terminal; a first input for receiving a clock signal A first NAND gate including a terminal, a second input terminal, and an output terminal coupled to the first node; and a first input terminal coupled to the output terminal of the first OR gate; A second NAND gate is included that includes a second input terminal coupled to the first node and an output terminal coupled to the second input terminal of the first NAND gate at the second node.
[0014] 他の実施形態について、フリップフロップ回路は、データ信号及び出力信号に応答してフィードバック信号を生成するＮＯＲゲートを含み得る。フィードバック信号は、フィードバック信号がアサートされるとクロック信号を無視するように構成され得る第１のラッチに供給され得る。他の実施形態のうちの少なくとも１つについて、第１のラッチは、データ信号及びクロック信号を受けるための入力端子を含み、出力端子を含む第１のＯＲゲート；フィードバック信号及びクロック信号を受けるための入力端子を含み、出力端子を含む第２のＯＲゲート；第２のＯＲゲートの出力端子に結合された第１の入力端子と、第２の入力端子と、第１のノードに結合された出力端子とを含む第１のＮＡＮＤゲート；及び、第１のＯＲゲートの出力端子に結合された第１の入力端子と、第１のノードに結合された第２の入力端子、第２のノードにおいて第１のＮＡＮＤゲートの第２の入力端子に結合された出力端子と含む第２のＮＡＮＤゲートを備える。 [0014] For other embodiments, the flip-flop circuit may include a NOR gate that generates a feedback signal in response to the data signal and the output signal. The feedback signal may be provided to a first latch that may be configured to ignore the clock signal when the feedback signal is asserted. For at least one of the other embodiments, the first latch includes an input terminal for receiving a data signal and a clock signal and a first OR gate including an output terminal; for receiving a feedback signal and a clock signal A second OR gate including an output terminal; a first input terminal coupled to the output terminal of the second OR gate; a second input terminal; and a first node coupled to the first node. A first NAND gate including an output terminal; a first input terminal coupled to the output terminal of the first OR gate; a second input terminal coupled to the first node; a second node And a second NAND gate including an output terminal coupled to the second input terminal of the first NAND gate.
[0015] 幾つかの実施形態について、第２のラッチは、クロック信号及び出力信号を受けるための入力端子を含み、出力端子を含む第２のＯＲゲート；及び、第１のノードに結合された第１の入力端子と、第２のＯＲゲートの出力端子に結合された第２の入力端子と、出力信号の相補を供給するための出力端子とを含む第３のＮＡＮＤゲートを備える。 [0015] For some embodiments, the second latch includes an input terminal for receiving a clock signal and an output signal, a second OR gate including the output terminal; and coupled to the first node; A third NAND gate is provided that includes a first input terminal, a second input terminal coupled to the output terminal of the second OR gate, and an output terminal for providing complementation of the output signal.
[0016] 本実施形態は、例として例示され、添付の図面の図によって限定されることを意図していない。 [0016] This embodiment is illustrated by way of example and is not intended to be limited by the figures of the accompanying drawings.
[0024] 同様の参照番号は、複数の図全体を通して対応する部分を指す。 [0024] Like reference numerals refer to corresponding parts throughout the several views.
[0025] 本実施形態は、簡略さのためだけに、データタイプのフリップフロップ回路に照らして以下に説明される。本実施形態が、他のタイプのフリップフロップ回路（例えば、セット−リセット（ＳＲ）フリップフロップ及びＪＫフリップフロップのような）に等しく適用可能であることは理解されるものとする。以下の説明では、本開示の完全な理解を提供するために、特定の構成要素、回路、及びプロセスの例のような、多数の特定の詳細が示される。また、以下の説明では、説明上の目的で、本実施形態の完全な理解を提供するために、特定の専門用語が示される。しかしながら、これらの特定の詳細が本実施形態を実施するのに必要とされない場合もあることは、当業者にとって明らかであろう。他の事例では、周知の回路及びデバイスは、本開示を曖昧にしないために、ブロック図形式で示される。本明細書で使用される場合、「結合された（coupled）」という用語は、直接接続されること、或いは１つ又は複数の介在構成要素又は回路を通じて接続されることを意味する。本明細書で説明される様々なバスを通して供給される信号はいずれも、他の信号と時間多重化され、１つ又は複数の共通バスを通して供給され得る。追加的に、回路素子又はソフトウェアブロック間の相互接続が、バス又は単一信号線として示され得る。これらバスの各々は代替的に単一信号線であり得、これら単一信号線の各々は代替的にバスであり得、単一の線又はバスは、構成要素間の通信のための無数の物理的又は論理的なメカニズムのうちの何れか１つ又は複数を表し得る。本実施形態は、本明細書で説明される特定の例に限定されると解釈されるべきではなく、添付の特許請求の範囲によって定義される全ての実施形態をその範囲内に含むように解釈されるべきである。 [0025] This embodiment is described below in the light of a data type flip-flop circuit for simplicity only. It should be understood that this embodiment is equally applicable to other types of flip-flop circuits (eg, set-reset (SR) flip-flops and JK flip-flops). In the following description, numerous specific details are set forth, such as examples of specific components, circuits, and processes, in order to provide a thorough understanding of the present disclosure. Also, in the following description, for the purposes of explanation, specific terminology is presented in order to provide a thorough understanding of the present embodiments. However, it will be apparent to those skilled in the art that these specific details may not be required to practice this embodiment. In other instances, well-known circuits and devices are shown in block diagram form in order to avoid obscuring the present disclosure. As used herein, the term “coupled” means directly connected or connected through one or more intervening components or circuits. Any of the signals provided through the various buses described herein may be time multiplexed with other signals and supplied through one or more common buses. Additionally, the interconnection between circuit elements or software blocks can be shown as a bus or a single signal line. Each of these buses may alternatively be a single signal line, each of these single signal lines may alternatively be a bus, and a single line or bus may be a myriad for communication between components. It can represent any one or more of physical or logical mechanisms. This embodiment should not be construed as limited to the particular examples described herein, but is construed to include within its scope all embodiments defined by the appended claims. It should be.
[0026] さらに、本明細書で使用される場合、「反転（された）」という用語は、信号の論理的な相補（logical complement）を生成するために信号を論理的に反転することを指し、したがって、「反転（された）」、「論理的な相補」、及び「相補（された）」という用語は、本明細書では交換して使用され得る。 [0026] Further, as used herein, the term “inverted” refers to logically inverting a signal to produce a logical complement of the signal. Thus, the terms “inverted”, “logically complementary”, and “complemented” may be used interchangeably herein.
[0027] 図２Ａは、幾つかの実施形態に係る、データタイプのフリップフロップ回路２００のブロック図を示す。フリップフロップ回路２００は、第１のラッチ２１０及び第２のラッチ２２０を含むように示される。「マスタ」ラッチとして動作し得る第１のラッチ２１０は、ＯＲゲートＸ０と、２つのＮＡＮＤゲートＸ１及びＸ２とを含む。ＯＲゲートＸ０は、クロック信号ＣＬＫ及びデータビット（Ｄ）を受けるための入力端子を含み、信号Ｓ０を生成するための出力端子を含む。ＮＡＮＤゲートＸ１は、ノードＮ１において信号Ｓ１を生成するための出力端子を含み、ＮＡＮＤゲートＸ２は、ノードＮ２において信号Ｓ２を生成するための出力端子を含む。ＮＡＮＤゲートＸ１は、クロック信号ＣＬＫと、ＮＡＮＤゲートＸ２によって生成された信号Ｓ２とを受けるための入力端子を含み、ＮＡＮＤゲートＸ２は、ＮＡＮＤゲートＸ１によって生成された信号Ｓ１を受け、ＯＲゲートＸ０から出力された信号Ｓ０を受けるための入力端子を含む。幾つかの実施形態について、第１のノードＮ１における信号Ｓ１は、本明細書では、「内部信号」と呼ばれ得る。より詳細に以下で説明されるように、内部信号Ｓ１は、第１のラッチ２１０がデータ信号Ｄをラッチする場合には（例えば、クロック信号ＣＬＫの第１の状態に応答して）、論理ハイ状態にドライブされ得、第１のラッチ２１０がデータ信号Ｄを第２のラッチ２２０にパスする場合には（例えば、クロック信号ＣＬＫの第２の状態に応答して）、データ信号Ｄの値にドライブされ得る。
[0027] FIG. 2A shows a block diagram of a data type flip-
[0028] 「スレーブ」ラッチとして動作し得る第２のラッチ２２０は、ＮＡＮＤゲートＸ３、ＯＲゲートＸ４、並びに２つのインバータＸ５及びＸ６を含む。ＮＡＮＤゲートＸ３は、第１のラッチ２１０によって供給される信号Ｓ１を受けるための第１の入力端子と、ＯＲゲートＸ４の出力端子に結合された第２の入力端子と、ノードＮ３において信号Ｓ３を生成するための出力端子とを含む。インバータＸ６は、信号Ｓ３を論理的に反転して、フリップフロップ回路２００の出力信号（Ｑ）を生成する。インバータＸ５は、信号Ｓ３を論理的に反転して、内部Ｑ信号を生成する。ＯＲゲートＸ４は、クロック信号ＣＬＫと、インバータＸ５によって生成されたＱ信号とを受けるための入力端子を含み、信号Ｓ４を生成するための出力端子を含む。
[0028] The
[0029] インバータＸ５及びＸ６が、反転バッファ回路として動作し得ることに留意されたい。他の実施形態について、インバータＸ５及びＸ６は、他の適切なバッファ回路によって置き換えられ得るか、又は除去され得る。さらに、インバータＸ５及びＸ６が両方とも、ノードＮ３における信号Ｓ３に応答して出力信号Ｑを生成することに留意されたい。インバータＸ５は、Ｑ信号をＯＲゲートＸ４に供給し、一方で、インバータＸ６は、Ｑ信号を出力信号として供給する（例えば、簡潔さのために示されない別の回路又はデバイスに）。このように、インバータＸ５によって供給されるＱ信号は、インバータＸ６によって供給されるＱ信号ほどノイズの影響を受け易くなく、よって、第２のラッチ２２０による内部論理信号としての使用により適している。他の実施形態について、インバータＸ５は省略され得、インバータＸ６によって供給されるＱ信号が、ＯＲゲートＸ４の入力端子に供給され得る。
[0029] Note that inverters X5 and X6 may operate as inverting buffer circuits. For other embodiments, inverters X5 and X6 may be replaced or removed by other suitable buffer circuits. Furthermore, note that inverters X5 and X6 both generate output signal Q in response to signal S3 at node N3. Inverter X5 provides the Q signal to OR gate X4, while inverter X6 provides the Q signal as an output signal (eg, to another circuit or device not shown for brevity). Thus, the Q signal supplied by the inverter X5 is less susceptible to noise than the Q signal supplied by the inverter X6, and is therefore more suitable for use as an internal logic signal by the
[0030] フリップフロップ回路２００の例示的な動作が以下で説明される。クロック信号ＣＬＫが論理ロー状態にある場合（ＣＬＫ＝０）、ＮＡＮＤゲートＸ１は、信号Ｓ１＝１となるように、その出力端子Ｎ１を論理ハイにし、ＯＲゲートＸ０は、Ｓ０＝Ｄとなるように、Ｄの値をその出力信号Ｓ０としてパスする。信号Ｓ１の論理ハイ状態は、データビットＤを反転し、
[0030] An exemplary operation of flip-
インバータＸ６は、信号Ｓ３の値を反転して、その出力信号Ｓ６をＱの値にドライブし（Ｓ６＝Ｑ）、それによって、出力信号Ｑの前の状態を維持する。インバータＸ５もまた、信号Ｓ３の値を反転して、その出力信号Ｓ５をＱの値にドライブし（Ｓ５＝Ｑ）、それによって、ＯＲゲートＸ４への入力信号Ｓ５を、出力信号Ｑの値に等しく保つ。このように、 Inverter X6 inverts the value of signal S3 and drives its output signal S6 to the value of Q (S6 = Q), thereby maintaining the previous state of output signal Q. The inverter X5 also inverts the value of the signal S3 and drives its output signal S5 to the value of Q (S5 = Q), thereby changing the input signal S5 to the OR gate X4 to the value of the output signal Q. Keep equal. in this way,
第２のラッチ２２０内に形成されるＮＡＮＤ−ＩＮＶ−ＯＲ構造によってノードＮ３に記憶される。
It is stored in node N3 by a NAND-INV-OR structure formed in the
[0032] クロック信号ＣＬＫが、論理ハイ状態（ＣＬＫ＝１）に遷移すると、第１のラッチ２１０は、前にラッチされたＤの値を、ノードＮ１を介して第２のラッチ２２０にパスする。より具体的には、ＣＬＫ＝１に応答して、ＮＡＮＤゲートＸ１は、
When the clock signal CLK transitions to a logic high state (CLK = 1), the
ノードＮ１においてデータ信号Ｄを生成し、次いで、Ｄの値は、信号Ｓ１として第２のラッチ２２０に供給される。ＣＬＫの論理ハイ状態はまた、ＯＲゲートＸ０に、その出力信号Ｓ０を論理ハイにドライブさせる。信号Ｓ０の論理ハイ状態は、信号Ｓ１の反転値をその出力端子Ｎ２にパスすることをＮＡＮＤゲートＸ２に行わせ、それによって、
The data signal D is generated at the node N1, and the value of D is then supplied to the
このように、第１のラッチ２１０は、
Thus, the
ノードＮ１においてＤの値を記憶する。クロック信号ＣＬＫが論理ハイから論理ローに遷移するまで、ＮＡＮＤゲートＸ１及びＸ２によって形成される第１のラッチ２１０が、ノードＮ１においてＤの値を、
The value of D is stored in the node N1. Until the clock signal CLK transitions from logic high to logic low, the
インバータＸ６は、信号Ｓ３の値を反転し、そして、Ｑ＝Ｄになるように、出力信号ＱをＤの値にドライブする。インバータＸ５もまた、信号Ｓ３の値を反転して、Ｓ５＝Ｄ＝Ｑとなるように、その出力信号Ｓ５をＤの値にドライブし、それによって、ＯＲゲートＸ４への入力信号Ｓ５を、出力信号Ｑの値に等しく保つ。このように、出力信号Ｑは、第２のラッチ２２０内に形成されるＮＡＮＤ−ＩＮＶ−ＯＲ構造によって入力データビットＤの現在値（current value）で更新される。
Inverter X6 inverts the value of signal S3 and drives output signal Q to the value of D so that Q = D. Inverter X5 also inverts the value of signal S3 and drives its output signal S5 to the value of D so that S5 = D = Q, thereby outputting the input signal S5 to OR gate X4. Keep equal to the value of signal Q. Thus, the output signal Q is updated with the current value of the input data bit D by the NAND-INV-OR structure formed in the
[0034] 上述したように、フリップフロップ回路２００は、第１のラッチ２１０がマスタラッチとして機能し、第２のラッチ２２０がスレーブラッチとして機能するデータタイプのフリップフロップとして動作し得る。より具体的には、クロック信号ＣＬＫが、論理ハイから論理ローに遷移すると、第１のラッチ２１０は、入力データビットＤの現在値を記憶し、第２のラッチ２２０は、出力信号Ｑの前値を記憶する。クロック信号ＣＬＫが、論理ローから論理ハイに遷移すると、第１のラッチ２１０は、入力データビットＤの現在値を第２のラッチ２２０にパスし（Ｄの値のあらゆる変化を無視しつつ）、第２のラッチ２２０は、Ｄの現在値を、出力信号Ｑとして供給する。
[0034] As described above, the flip-
[0035] 本実施形態に従って、フリップフロップ回路２００の第１のラッチ２１０及び第２のラッチ２２０は、クロック信号ＣＬＫの同じ位相上で動作し得、それによって、相補クロック信号を生成する必要性がなくなる。結果として、フリップフロップ回路２００は、相補クロック信号を生成するためのクロック反転回路（例えば、図１のクロック反転回路１３０のような）が不要になる。クロック反転回路を除去する能力は、相補クロック信号を生成することに関連付けられた動的な電力消費を減らし得る（図１の従来のフリップフロップ回路１００と比べて）。例えば、図１のインバータＩＮＶ４ａ−ＩＮＶ４ｂは、クロック信号ＣＬＫのあらゆる状態偏移に応じて動的な電力を消費し得るが、クロック信号ＣＬＫの状態遷移は、図２Ａのフリップフロップ回路２００にはクロック反転回路が存在しないため、フリップフロップ回路２００の同様の動的な電力消費に帰着しないだろう。さらに、図１の従来のフリップフロップ回路１００とは対照的に、図２Ａのフリップフロップ回路２００は、ラッチ１１０及び１２０内にパスゲート及びトライステートインバータを含まないため、クロック信号ＣＬＫの状態遷移に応答したトライステートインバータ及びパスゲートの連続切替えに関連付けられた動的な電力消費を除去する。結果として、図２Ａのフリップフロップ回路２００は、図１の従来のフリップフロップ回路１００よりも少ない動的な電力を消費し得る。
[0035] According to the present embodiment, the
[0036] 図２Ｂは、図２Ａのフリップフロップ回路２００の一実施形態であるフリップフロップ回路２５０を示す。フリップフロップ回路２５０は、第１の論理ゲート２５１、第２の論理ゲート２５２、及び第３の論理ゲート２５３を含むように示される。幾つかの実施形態について、第１の論理ゲート２５１は、ＯＲ−ＡＮＤ−ＩＮＶＥＲＴ（ＯＡＩ）ゲートとして動作し得、第２の論理ゲート２５２は、ＮＡＮＤゲートとして動作し得、第３の論理ゲート２５３は、ＯＡＩゲートとして動作し得る。さらに、少なくとも１つの実施形態について、図２Ｂの第１及び第２の論理ゲート２５１−２５２は、図２Ａの第１のラッチ２１０を実現し得、図２ＢのゲートＸ５及びＸ６と組み合せられる第３の論理ゲート２５３は、図２Ａの第２のラッチ２２０を実現し得る。より具体的には、第１の論理ゲート２５１は、図２ＡのＯＲゲートＸ０及びＮＡＮＤゲートＸ２を実現し得、第２の論理ゲート２５２は、図２ＡのＮＡＮＤゲートＸ１を実現し得る。
FIG. 2B shows a flip-
[0037] 第１の論理ゲート２５１は、ＮＭＯＳトランジスタＭＮ０−ＭＮ２及びＰＭＯＳトランジスタＭＰ０−ＭＰ２を含む。トランジスタＭＮ１及びＭＮ２は、ノードＮ２と接地電位との間で直列に結合され、トランジスタＭＮ０は、トランジスタＭＮ１と並列に結合される。トランジスタＭＮ１は、入力データビットＤを受けるためのゲートを有し、トランジスタＭＮ０は、クロック信号ＣＬＫを受けるためのゲートを有し、トランジスタＭＮ２は、ノードＮ１に結合されたゲートを有する。トランジスタＭＰ０及びＭＰ１は、ノードＮ２と電圧電源ＶＤＤとの間で直列に結合され、トランジスタＭＰ２は、ノードＮ２とＶＤＤとの間に結合される。トランジスタＭＰ１は、入力データビットＤを受けるためのゲートを有し、トランジスタＭＰ０は、クロック信号ＣＬＫを受けるためのゲートを有し、トランジスタＭＰ２は、ノードＮ１に結合されたゲートを有する。
[0037] The
[0038] 第２の論理ゲート２５２は、ＮＭＯＳトランジスタＭＮ３−ＭＮ４及びＰＭＯＳトランジスタＭＰ３−ＭＰ４を含む。トランジスタＭＮ３及びＭＮ４は、ノードＮ１と接地電位との間で直列に結合される。トランジスタＭＮ３は、クロック信号ＣＬＫを受けるためのゲートを有し、トランジスタＭＮ４は、ノードＮ２に結合されたゲートを有する。トランジスタＭＰ３及びＭＰ４は、ノードＮ１とＶＤＤとの間で並列に結合される。トランジスタＭＰ３は、クロック信号ＣＬＫを受けるためのゲートを有し、トランジスタＭＰ４は、ノードＮ２に結合されたゲートを有する。
[0038] The
[0039] 第３の論理ゲート２５３は、ＮＭＯＳトランジスタＭＮ５、ＭＮ６、及びＭＮ８を含み、ＰＭＯＳトランジスタＭＰ５、ＭＰ６、及びＭＰ８を含む。トランジスタＭＮ５及びＭＮ６は、ノードＮ３と接地電位との間で直列に結合され、トランジスタＭＮ８は、トランジスタＭＮ５と並列に結合される。トランジスタＭＮ５は、出力信号Ｑを受けるためのゲートを有し、トランジスタＭＮ６は、ノードＮ１に結合されたゲートを有し、トランジスタＭＮ８は、クロック信号ＣＬＫを受けるためのゲートを有する。トランジスタＭＰ５及びＭＰ８は、ノードＮ３とＶＤＤとの間で直列に結合され、トランジスタＭＰ６は、ノードＮ３とＶＤＤとの間に結合される。トランジスタＭＰ５は、出力信号Ｑを受けるためのゲートを有し、トランジスタＭＰ８は、クロック信号ＣＬＫを受けるためのゲートを有し、トランジスタＭＰ６は、ノードＮ１に結合されたゲートを有する。
[0039] The
[0040] フリップフロップ回路２５０の例示的な動作が以下で説明される。クロック信号ＣＬＫが論理ロー状態にあるとき（ＣＬＫ＝０）、第１の論理ゲート２５１は、
[0040] An exemplary operation of flip-
入力データビットＤの値をラッチし、第３の論理ゲート２５３は、出力信号Ｑの前値を維持する。より具体的には、ＣＬＫ＝０に応答して、トランジスタＭＰ０、ＭＰ３、及びＭＰ８はオンになり、トランジスタＭＮ０、ＭＮ３、及びＭＮ８はオフになる。導電性トランジスタＭＰ３は、信号Ｓ１が論理ハイ状態になるようにＶＤＤに向かってノードＮ１をハイに引き上げ、これは、トランジスタＭＮ２をオンにし、トランジスタＭＰ２をオフにする。Ｄの値は、トランジスタＭＰ１及びＭＮ１によって形成されるインバータによって反転され、それによって、
The value of the input data bit D is latched, and the
ゆえに、クロック信号ＣＬＫが論理ローである場合、論理ゲート２５１−２５２によって形成される「マスタ」ラッチは、 Thus, when the clock signal CLK is logic low, the “master” latch formed by logic gates 251-252 is
インバータＸ５及びＸ６は、ノードＮ３における信号Ｓ３の値を反転して、出力信号Ｑの前値を維持する。 Inverters X5 and X6 invert the value of signal S3 at node N3 to maintain the previous value of output signal Q.
[0042] クロック信号ＣＬＫが論理ハイに遷移すると（ＣＬＫ＝１）、第２の論理ゲート２５２は、第１の論理ゲート２５１によってラッチされたような、Ｄの値を、第３の論理ゲート２５３にパスする。次いで、第３の論理ゲート２５３は、ラッチされたＤの値に応答して出力信号Ｑの値を更新し得る。より具体的には、ＣＬＫ＝１に応答して、トランジスタＭＰ０、ＭＰ３、及びＭＰ８はオフになり、トランジスタＭＮ０、ＭＮ３、及びＭＮ８はオンになる。導電性トランジスタＭＮ０は、トランジスタＭＮ２のドレインを接地電位に接続し、導電性トランジスタＭＮ３は、トランジスタＭＮ４のソースをノードＮ１に接続し、導電性トランジスタＭＮ８は、トランジスタＭＮ６のドレインを接地電位に接続する。非導電性トランジスタＭＰ０は、Ｄに応答してトランジスタＭＰ１がＶＤＤに向かってノードＮ２をハイに引き上げることを防ぎ、それによって、ＣＬＫ＝１のときに、第１の論理ゲート２５１に供給されるＤの現在値に係らず、
When the clock signal CLK transitions to logic high (CLK = 1), the
[0043] ノードＮ２における [0043] In node N2
トランジスタＭＰ４及びＭＮ４によって形成されるインバータによって論理的に反転され、ノードＮ１においてＤの値が生成される。ノードＮ１におけるＤの値は、トランジスタＭＰ２及びＭＮ２によって形成されるインバータによって論理的に反転されて、 Logically inverted by the inverter formed by transistors MP4 and MN4, the value of D is generated at node N1. The value of D at node N1 is logically inverted by the inverter formed by transistors MP2 and MN2,
[0044] ノードＮ１におけるＤの値もまた、トランジスタＭＰ６及びＭＮ６によって形成されるインバータによって論理的に反転され、 [0044] The value of D at node N1 is also logically inverted by the inverter formed by transistors MP6 and MN6,
これは、インバータＸ５及びＸ６によって反転されて、出力信号ＱがＤの値にドライブされる（Ｑ＝Ｄ）。このように、ＣＬＫの論理ハイ状態は、クロック信号ＣＬＫが論理ハイから論理ローに遷移するまで、第１の論理ゲート２５１が入力データビットＤにおける状態遷移を無視することを可能にしつつ、Ｄの値を第２の論理ゲート２５２から第３の論理ゲート２５３に転送する。
This is inverted by the inverters X5 and X6, and the output signal Q is driven to the value of D (Q = D). Thus, the logic high state of CLK allows the
[0045] 図２Ａを再度参照すると、フリップフロップ回路２００は、Ｄの次の状態と、Ｑの現在の状態の両方が論理ローであるとき、不必要な動的な電力を消費し得る。例えば、ＣＬＫの論理ロー状態は、ノードＮ１を論理ハイにドライブすることをＮＡＮＤゲートＸ１に行わせる。同時に、ノードＮ０は、入力データビットＤ＝０のとき、論理ローにドライブされ、したがって、ノードＮ２もまた、論理ハイにプルアップされる。次いで、ＣＬＫが論理ローから論理ハイに遷移すると、ＮＡＮＤゲートＸ１は、ノードＮ１を論理ハイから論理ローにドライブする。しかしながら、出力信号Ｑは、その状態を変更せず、論理ローで維持される。結果として、ノードＮ１は、Ｄの次の値とＱの現在値の両方が０であるとき、論理状態０と１との間を不必要に遷移し得る。
[0045] Referring again to FIG. 2A, flip-
[0046] この起こりうるタイミング問題を回避するために、例えば、図３で示されるように、フィードバック信号が供給され得る。図３Ａは、他の実施形態に係る、データタイプのフリップフロップ回路３００のブロック図を示す。フリップフロップ回路３００は、第１のラッチ３１０、図２Ａの第２のラッチ２２０、及びフィードバック信号ＦＢを第１のラッチ３１０に供給するＮＯＲゲートＸ８を含む。第１のラッチ３１０は、図２Ａの第１のラッチ２１０の全ての素子に加え、ＯＲゲートＸ７を含む。クロック信号ＣＬＫは、ＯＲゲートＸ７の第１の入力端子に供給され、フィードバック信号ＦＢは、ＯＲゲートＸ７の第２の入力端子に供給され、ＯＲゲートＸ７の出力端子は、ＮＡＮＤゲートＸ１の第１の入力端子に結合される。ＮＯＲゲートＸ８は、入力データビットＤを受けるための第１の入力端子と、出力信号Ｑを受けるための第２の入力端子と、フィードバック信号ＦＢを供給するための出力端子とを含む。
[0046] To avoid this possible timing problem, a feedback signal may be provided, for example, as shown in FIG. FIG. 3A shows a block diagram of a data type flip-
[0047] フィードバック信号ＦＢは、出力信号Ｑの現在値とデータビットＤの到来値の両方が論理ローであるとき（Ｑ＝Ｄ＝０のとき）の、上述された不必要な電力消費問題を除去し得る。例えば、Ｑ＝Ｄ＝０のとき、ＮＯＲゲートＸ８は、フィードバック信号ＦＢを論理ハイにドライブし（ＦＢ＝１）、これは、クロック信号ＣＬＫとは関係なしに、ＯＲゲートＸ７に、ノード７におけるその出力信号Ｓ７を論理ハイにドライブさせる。このケースについて、Ｄ＝０及びＱ＝０に応答して生成された信号Ｓ７の論理ハイ状態は、ＮＡＮＤゲートＸ１が、 [0047] The feedback signal FB eliminates the unnecessary power consumption problem described above when both the current value of the output signal Q and the incoming value of the data bit D are logic low (when Q = D = 0). Can be removed. For example, when Q = D = 0, the NOR gate X8 drives the feedback signal FB to logic high (FB = 1), which is connected to the OR gate X7 at the node 7 regardless of the clock signal CLK. The output signal S7 is driven to logic high. For this case, the logic high state of signal S7 generated in response to D = 0 and Q = 0 indicates that NAND gate X1 is
次いで、ノードＮ１を論理ローにドライブすること（Ｄ＝０を第２のラッチ２２０にパスするために）を確実にする。 It then ensures that node N1 is driven to a logic low (to pass D = 0 to the second latch 220).
[0048] Ｄ及びＱの全ての他のケースについて、ＮＯＲゲートＸ８は、フィードバック信号ＦＢを論理ローにドライブし（ＦＢ＝０）、それによって、ＯＲゲートＸ７が、ＣＬＫの値をＮＡＮＤゲートＸ１にパスすることを可能にする。これら他のケースについて、第１のラッチ３１０は、図２Ａの第１のラッチ２１０と同様の方法で動作し得る。
[0048] For all other cases of D and Q, NOR gate X8 drives feedback signal FB to a logic low (FB = 0), which causes OR gate X7 to pass the value of CLK to NAND gate X1. Allows you to pass. For these other cases, the
[0049] 図３Ｂは、図３Ａのフリップフロップ回路３００の一実施形態であるフリップフロップ回路３５０を示す。フリップフロップ回路３５０は、図２Ｂの第１の論理ゲート２５１、第２の論理ゲート３５２、及び図２Ｂの第３の論理ゲート２５３を含むように示される。幾つかの実施形態について、第１の論理ゲート２５１、第２の論理ゲート３５２、及び第３の論理ゲート２５３は各々、ＯＡＩ回路として動作し得る。さらに、少なくとも１つの実施形態について、図３Ｂの第１及び第２の論理ゲート２５１及び３５２は、図３Ａの第１のラッチ３１０を実現し得、図３ＢのゲートＸ５及びＸ６と組み合せられた第３の論理ゲート２５３は、図３Ａの第２のラッチ２２０を実現し得る。
FIG. 3B shows a flip-
[0050] 第２の論理ゲート３５２は、ＮＭＯＳトランジスタＭＮ３、ＭＮ４、及びＭＮ７を含み、ＰＭＯＳトランジスタＭＰ３、ＭＰ４、及びＭＰ７を含む。トランジスタＭＮ３及びＭＮ４は、ノードＮ１と接地電位との間で直列に結合される。トランジスタＭＮ３は、クロック信号ＣＬＫを受けるためのゲートを有し、トランジスタＭＮ４は、ノードＮ２に結合されたゲートを有する。トランジスタＭＮ７は、トランジスタＭＮ３と並列に結合され、フィードバック信号ＦＢを受けるためのゲートを有する。トランジスタＭＰ３及びＭＰ７は、ノードＮ１とＶＤＤとの間で直列に結合される。トランジスタＭＰ３は、クロック信号ＣＬＫを受けるためのゲートを有し、トランジスタＭＰ７は、フィードバック信号ＦＢを受けるためのゲートを有する。トランジスタＭＰ４は、ノードＮ１とＶＤＤとの間に結合され、ノードＮ２に結合されたゲートを有する。図３ＢのトランジスタＭＰ７及びＭＮ７が、図３ＡのＯＲゲートＸ７を実現し得ることに留意されたい。
[0050] The
[0051] 図３Ｂのフリップフロップ回路３５０の例示的な動作が、入力データビットＤの値及び出力信号Ｑの値の異なる組み合わせに関連して以下で説明される。第１のケースは、Ｄの次の状態が論理ローであり、Ｑの現在の状態が論理ハイであるときである（即ち、Ｄ＝０及びＱ＝１）。クロック信号ＣＬＫ＝０のとき、トランジスタＭＰ５及びＭＮ５によって形成されるインバータは、Ｑの論理ハイ値を反転して、ノードＮ３を論理ローにドライブし、これは、次に、インバータＸ６によって反転されて、Ｑ＝１が維持される。Ｄ＝０及びＱ＝１に応答して、ＮＯＲゲートＸ８は、フィードバック信号ＦＢを論理ローにドライブし、これは、トランジスタＭＰ７をオンにし、トランジスタＭＮ７をオフにする。結果として、ノードＮ１は、ＣＬＫ＝０に応答してトランジスタＭＰ３によってＶＤＤに向かってハイに引き上げられ、これは、トランジスタＭＮ２をオンにする。ゆえに、トランジスタＭＰ１及びＭＮ１によって形成されるインバータは、
[0051] Exemplary operations of the flip-
このように、第３の論理ゲート２５３は、現在値であるＱ＝１を維持し、第１の論理ゲート２５１は、Ｄ＝０という値をラッチする。
In this way, the
[0052] ＣＬＫが論理ローから論理ハイに遷移すると、トランジスタＭＮ３はオンになり、接地電位向かってノードＮ１をローに引き下げる。ノードＮ１の論理ロー状態は、トランジスタＭＰ２をオンにし、これは、ノードＮ２をＶＤＤに向かってハイに引き上げ、その結果、ノードＮ２の論理ハイ状態を維持して、 When CLK transitions from logic low to logic high, transistor MN3 turns on, pulling node N1 low toward ground potential. The logic low state of node N1 turns on transistor MP2, which pulls node N2 high toward VDD, thus maintaining the logic high state of node N2,
ノードＮ１の論理ロー状態は、トランジスタＭＮ６をオフに、トランジスタＭＰ６オンにし、それによって、ＶＤＤに向かってノードＮ３をハイに引き上げ、 The logic low state of node N1 turns off transistor MN6 and turns on transistor MP6, thereby pulling node N3 high toward VDD,
これに応答して、インバータＸ６は、Ｄ＝０に応答してＱ＝０を更新する。ＣＬＫ＝１である間、ノードＮ２が、導電性トランジスタＭＰ２によって論理ハイ状態で維持され、ノードＮ１が、導電性トランジスタＭＮ３及びＭＮ４によって論理ロー状態で維持されることに留意されたい。トランジスタＭＰ０、ＭＰ３、ＭＰ４、及びＭＮ５は、非導電性であり、それによって、データビットＤにおける後続の状態変化に関係なしに、論理ゲート２５１及び３５２においてＤ＝０というラッチされた値を維持する。
In response to this, the inverter X6 updates Q = 0 in response to D = 0. Note that while CLK = 1, node N2 is maintained in a logic high state by conductive transistor MP2, and node N1 is maintained in a logic low state by conductive transistors MN3 and MN4. Transistors MP0, MP3, MP4, and MN5 are non-conductive, thereby maintaining a latched value of D = 0 at
[0053] ＣＬＫが論理ハイから論理ローに遷移すると、Ｑの前値が、第３の論理ゲート２５３においてラッチされ、第１及び第２の論理ゲート２５１及び３５２は、Ｄの次の値をラッチすることができる状態にある。
[0053] When CLK transitions from logic high to logic low, the previous value of Q is latched in the
[0054] 第２のケースは、Ｄの次の状態が論理ハイであり、Ｑの現在の状態が論理ローであるとき（即ち、Ｄ＝１及びＱ＝１のとき）である。クロック信号ＣＬＫ＝０のとき、トランジスタＭＰ５及びＭＮ５によって形成されるインバータは、Ｑの論理ロー値を反転して、ノードＮ３を論理ハイにドライブし、これは、次に、インバータＸ６によって反転されて、Ｑ＝０が維持される。Ｄ＝１及びＱ＝０に応答して、ＮＯＲゲートＸ８は、フィードバック信号ＦＢを論理ローにドライブし、これは、トランジスタＭＰ７をオンにし、トランジスタＭＮ７をオフにする。結果として、ノードＮ１は、ＣＬＫ＝０に応答して、トランジスタＭＰ３によってＶＤＤに向かってハイに引き上げ、これは、ＭＮ２をオンにする。ゆえに、トランジスタＭＰ１及びＭＮ１によって形成されるインバータは、 [0054] The second case is when the next state of D is a logic high and the current state of Q is a logic low (ie, when D = 1 and Q = 1). When the clock signal CLK = 0, the inverter formed by transistors MP5 and MN5 inverts the logic low value of Q and drives node N3 to logic high, which is then inverted by inverter X6. , Q = 0 is maintained. In response to D = 1 and Q = 0, NOR gate X8 drives feedback signal FB to a logic low, which turns on transistor MP7 and turns off transistor MN7. As a result, node N1 is pulled high towards VDD by transistor MP3 in response to CLK = 0, which turns on MN2. Therefore, the inverter formed by transistors MP1 and MN1 is
このように、第３の論理ゲート２５３は、Ｑ＝０という現在値を維持し、第１の論理ゲート２５１は、Ｄ＝１という値をラッチする。
Thus, the
[0055] ＣＬＫが論理ローから論理ハイに遷移すると、トランジスタＭＮ３はオンになるが、トランジスタＭＮ４は、オフのままであり、ノードＮ１を接地電位から分離する。ノードＮ１の論理ハイ状態は、トランジスタＭＮ２をオンにし、これは、ノードＮ２を接地電位に向かってローに引き下げ、その結果、ノードＮ２の論理ロー状態を維持して、 When CLK transitions from logic low to logic high, transistor MN3 is turned on, but transistor MN4 remains off, isolating node N1 from ground potential. The logic high state of node N1 turns on transistor MN2, which pulls node N2 low toward ground potential, thus maintaining the logic low state of node N2,
ノードＮ１の論理ハイ状態は、トランジスタＭＮ６をオンに、トランジスタＭＰ６をオフにし、それによって、接地電位に向かってノードＮ３をローに引き下げ、 The logic high state of node N1 turns on transistor MN6 and turns off transistor MP6, thereby pulling node N3 low toward ground potential,
これに応答して、インバータＸ６は、Ｄ＝１に応答してＱ＝１を更新する。ＣＬＫ＝１の間、ノードＮ２が、導電性トランジスタＭＮ２（「キーパ」回路として機能し得る）によって論理ロー状態で維持され、ノードＮ１が、導電性トランジスタＭＰ４によって論理ハイ状態で維持されることに留意されたい。トランジスタＭＰ０、ＭＰ２、及びＭＮ４は、非導電性であり、それによって、データビットＤにおける後続の状態変化に関係なしに、論理ゲート２５１及び３５２においてＤ＝１というラッチされた値を維持する。ＣＬＫが論理ハイから論理ローに遷移すると、Ｑの前値が、第３の論理ゲート２５３においてラッチされ、第１及び第２の論理ゲート２５１及び３５２は、Ｄの次の値をラッチすることができる状態にある。
In response, inverter X6 updates Q = 1 in response to D = 1. While CLK = 1, node N2 is maintained in a logic low state by conductive transistor MN2 (which may function as a “keeper” circuit), and node N1 is maintained in a logic high state by conductive transistor MP4. Please keep in mind. Transistors MP0, MP2, and MN4 are non-conductive, thereby maintaining a latched value of D = 1 at
[0056] 第３のケースは、Ｄの次の状態が論理ローであり、Ｑの現在の状態が論理ローであるとき（即ち、Ｄ＝０及びＱ＝１のとき）である。クロック信号ＣＬＫ＝０のとき、トランジスタＭＰ５及びＭＮ５によって形成されるインバータは、Ｑの論理ロー値を反転して、ノードＮ３を論理ハイにドライブし、これは、次に、インバータＸ６によって反転されて、Ｑ＝０が維持される。Ｄ＝０及びＱ＝０に応答して、ＮＯＲゲートＸ８は、フィードバック信号ＦＢを論理ハイにドライブし、これは、トランジスタＭＰ７をオフにし、トランジスタＭＮ７をオンにする。結果として、クロック信号ＣＬＫ及びＤの値における遷移とは関係なしに、ノードＮ１は、論理ロー状態で維持され、ノードＮ２は、論理ハイ状態で維持される。このように、ノードＮ２は、トランジスタＭＰ１及びＭＮ１によって形成されるインバータを使用することなく、論理ハイ状態のままであり、 [0056] The third case is when the next state of D is a logic low and the current state of Q is a logic low (ie, when D = 0 and Q = 1). When the clock signal CLK = 0, the inverter formed by transistors MP5 and MN5 inverts the logic low value of Q and drives node N3 to logic high, which is then inverted by inverter X6. , Q = 0 is maintained. In response to D = 0 and Q = 0, NOR gate X8 drives feedback signal FB to a logic high, which turns off transistor MP7 and turns on transistor MN7. As a result, node N1 is maintained in a logic low state and node N2 is maintained in a logic high state regardless of transitions in the values of clock signals CLK and D. Thus, node N2 remains in the logic high state without using the inverter formed by transistors MP1 and MN1.
このように、トランジスタＭＰ１及びＭＮ１が、Ｎ２を充電又は放電しないため、動的な電力消費が減らされ得る。 In this way, dynamic power consumption can be reduced because transistors MP1 and MN1 do not charge or discharge N2.
[0057] 第４のケースは、Ｄの次の状態が論理ハイであり、Ｑの現在の状態が論理ハイであるとき（即ち、Ｄ＝１及びＱ＝１のとき）である。クロック信号ＣＬＫ＝０のとき、トランジスタＭＰ５及びＭＮ５によって形成されるインバータは、Ｑの論理ハイ値を反転して、ノードＮ３を論理ローにドライブし、これは、次に、インバータＸ６によって反転されて、Ｑ＝１が維持される。Ｄ＝１及びＱ＝１に応答して、ＮＯＲゲートＸ８は、フィードバック信号ＦＢを論理ローにドライブし、これは、トランジスタＭＰ７をオンにし、トランジスタＭＮ７をオフにする。結果として、ノードＮ１は、トランジスタＭＰ３及びＭＰ７によって論理ハイ状態で維持され、ノードＮ２は、トランジスタＭＮ１及びＭＮ２によって接地電位に向かってローに放電される。その後、クロック信号ＣＬＫ及びＤの値の遷移とは関係なしに、ノードＮ１は、論理ハイ状態で維持され、ノードＮ２は、論理ロー状態で維持される。このように、動的な電力消費は減らされ得る。 [0057] The fourth case is when the next state of D is a logic high and the current state of Q is a logic high (ie, when D = 1 and Q = 1). When clock signal CLK = 0, the inverter formed by transistors MP5 and MN5 inverts the logic high value of Q and drives node N3 to a logic low, which is then inverted by inverter X6. , Q = 1 is maintained. In response to D = 1 and Q = 1, NOR gate X8 drives feedback signal FB to a logic low, which turns on transistor MP7 and turns off transistor MN7. As a result, node N1 is maintained in a logic high state by transistors MP3 and MP7, and node N2 is discharged low toward ground potential by transistors MN1 and MN2. Thereafter, regardless of the transition of the values of the clock signals CLK and D, the node N1 is maintained in a logic high state, and the node N2 is maintained in a logic low state. In this way, dynamic power consumption can be reduced.
[0058] 追加的に、フリップフロップ回路２００は、タイミング不一致に起因する誤差に左右され得る。例えば、ＮＡＮＤゲートＸ１がＯＲゲートＸ０及びＮＡＮＤゲートＸ２よりも弱い場合、クロック信号ＣＬＫにおける遷移に応答してＮＡＮＤゲートＸ１がノードＮ１の状態を遷移することに関連付けられた第１の時間遅延は、クロック信号ＣＬＫにおける遷移に応答してＯＲゲートＸ０及びＮＡＮＤゲートＸ２がノードＮ２の状態を遷移することに関連付けられた第２の時間遅延よりも長く、これは、次に、第１のラッチ２１０が、入力データビットＤの不正確な値をラッチすることに帰着し得る。例えば、ＣＬＫの論理ロー状態は、ノードＮ１を論理ハイにドライブすることをＮＡＮＤゲートＸ１に行わせる。データビットＤの現在値が論理ローであるとき（Ｄ＝０）、ＮＡＮＤゲートＸ２は、
[0058] Additionally, the flip-
次いで、ＣＬＫが論理ローから論理ハイに遷移すると、ＯＲゲートＸ０は、ノードＮ０を論理ハイにドライブする。しかしながら、第１の時間遅延が第２の時間遅延よりも大きい場合、ＮＡＮＤゲートＸ２は、Ｄ＝０という値を獲得するために、ＮＡＮＤゲートＸ１がノードＮ１を論理ローにドライブする前に、ノードＮ２を論理ローにドライブし得る。これが起こった場合、ＮＡＮＤゲートＸ１は、望ましくなくも、ノードＮ１を論理ハイ状態に維持し得、それによって、Ｄ＝０という値を正確にラッチすることに失敗する。ノードＮ１を論理ハイ状態で維持することがＤの正確な値を反映し得るため、Ｄ＝１という現在値のとき、この問題は存在ない可能性があることに留意されたい。 Then, when CLK transitions from logic low to logic high, OR gate X0 drives node N0 to logic high. However, if the first time delay is greater than the second time delay, NAND gate X2 will have a node before NAND gate X1 drives node N1 to a logic low to obtain a value of D = 0. N2 can be driven to a logic low. If this happens, NAND gate X1 can undesirably maintain node N1 in a logic high state, thereby failing to accurately latch the value D = 0. Note that this problem may not exist when the current value of D = 1 because maintaining node N1 in a logic high state may reflect the exact value of D.
[0059] この起こりうるタイミング問題を回避するために、図３Ｃに示されるように、二次クロック信号が生成され得る。フリップフロップ回路３６０は、図２Ｂの第１の論理ゲート２５１、第２の論理ゲート３６２、及び図２Ｂの第３の論理ゲート２５３を含むように示される。幾つかの実施形態について、第１の論理ゲート２５１、第２の論理ゲート３６２、及び第３の論理ゲート２５３は各々、ＯＡＩ回路として動作し得る。さらに、少なくとも１つの実施形態について、図３のＣ第１及び第２の論理ゲート２５１及び３６２は、図３Ａの第１のラッチ３１０を実現し得、図３ＣのゲートＸ５及びＸ６と組み合せられた第３の論理ゲート２５３は、図３Ａの第２のラッチ２２０を実現し得る。
[0059] To avoid this possible timing problem, a secondary clock signal may be generated, as shown in FIG. 3C. The flip-
[0060] 図３Ｃの第２の論理ゲート３６２は、図３Ｃの実施形態では、トランジスタＭＮ３及びＭＮ７が、ノードＮ１とトランジスタＭＮ４のドレインとの間に結合される点を除いて、図３Ｂの第２の論理ゲート３５２に類似し得る。ゆえに、トランジスタＭＮ３及びＭＮ７は、図３Ｂのフリップフロップ回路３５０において、接地電位とトランジスタＭＮ４のソースとの間で並列に結合されるが、トランジスタＭＮ３及びＭＮ７は、図３Ｃのフリップフロップ回路３６０において、ノードＮ１とＭＮ４のドレインとの間で並列に結合される。図３Ｃのフリップフロップ回路３６０について、Ｄの次の状態が論理ローであり、Ｑの現在の状態が論理ハイである場合、フィードバック信号ＦＢは論理ローにアサートされ、トランジスタＭＮ７はオフになり、トランジスタＭＰ７はオンになる。結果として、ノードＮ１は、ＣＬＫ＝０に応答して、トランジスタＭＰ３によってＶＤＤまで充電され、これは、トランジスタＭＮ２をオンにする。次いで、トランジスタＭＰ１及びＭＮ１によって形成されるインバータは、
[0060] The
その後、トランジスタＭＮ４は、信号ＣＬＫ＿ＬＡＴを論理ローにプルダウンするためにオンにされる。ＣＬＫが論理ローから論理ハイに遷移すると、ノードＮ１は、接地電位に向かって放電され、ＣＬＫ＿ＬＡＴは、論理ローを維持し、それは、起こりうるタイミングレースを効率的に抑制する。 Thereafter, transistor MN4 is turned on to pull signal CLK_LAT to a logic low. When CLK transitions from logic low to logic high, node N1 is discharged towards ground potential and CLK_LAT maintains a logic low, which effectively suppresses possible timing races.
[0061] 図３Ｃのフリップフロップ３６０のこの改善の他の利点は節電である。例えば、Ｄの次の状態とＱの現在の状態の両方は、論理ハイであり、フィードバック信号ＦＢは、論理ローにアサートされ、トランジスタＭＮ７はオフになり、ＭＰ７はオンになる。結果として、ノードＮ１は、ＣＬＫ＝０に応答して、トランジスタＭＰ３によってＶＤＤまで充電され、これは、トランジスタＭＮ２をオンにする。結果として、トランジスタＭＰ１及びＭＮ１によって形成されるインバータは、
[0061] Another advantage of this improvement of the flip-
ゆえに、トランジスタＭＰ４は、ノードＮ１を論理ハイで維持するためにオンにされ、トランジスタＭＮ４は、ＣＬＫ＿ＬＡＴを接地電位から隔離するためにオフにされる。ＣＬＫが論理ローから論理ハイに遷移すると、トランジスタＭＮ３はオンにされ、ＣＬＫ＿ＬＡＴは、導電性トランジスタＭＮ３を通じてＶＤＤ−ＶＴまで充電される。その後、ＣＬＫ＿ＬＡＴが、第１の論理ゲート２５１におけるトランジスタＭＮ０のゲートに供給され（例えば、クロック信号ＣＬＫというよりはむしろ）、これもまた、動的な電力消費を減らし得る。 Thus, transistor MP4 is turned on to maintain node N1 at a logic high, and transistor MN4 is turned off to isolate CLK_LAT from ground potential. When CLK transitions from logic low to logic high, transistor MN3 is turned on and CLK_LAT is charged to VDD-VT through conductive transistor MN3. CLK_LAT is then provided to the gate of transistor MN0 in first logic gate 251 (eg, rather than clock signal CLK), which may also reduce dynamic power consumption.
[0062] 導電性トランジスタＭＮ３が、トランジスタＭＮ４のドレインを、ＶＤＤを下回る１つのトランジスタ閾値電圧（例えば、ＶＤＤ−ＶＴ）くらいまで充電することと、それが、電力消費を減らし得ること（トランジスタＭＮ４のドレインを、ＶＤＤくらいまで充電することと比べて）に留意されたい。 [0062] The conductive transistor MN3 charges the drain of the transistor MN4 to about one transistor threshold voltage below VDD (eg, VDD-VT), which can reduce power consumption (of the transistor MN4 Note that (as compared to charging the drain to about VDD).
[0063] 図３Ｄは、図３Ａのフリップフロップ回路３００の別の実施形態であるフリップフロップ回路３７０を示す。フリップフロップ回路３７０は、図２Ｂの第１の論理ゲート２５１、図３Ｃの第２の論理ゲート３６２、及び第３の論理ゲート３６３を含むように示される。幾つかの実施形態について、第１の論理ゲート２５１、第２の論理ゲート３６２、第３の論理ゲート３６３は各々、ＯＡＩ回路として動作し得る。さらに、少なくとも１つの実施形態について、図３Ｄの第１及び第２の論理ゲート２５１及び３６２は、図３Ａの第１のラッチ３１０を実現し得、図３ＤのゲートＸ５及びＸ６と組み合せられた第３の論理ゲート３６３は、図３Ａの第２のラッチ２２０を実現し得る。
FIG. 3D shows a flip-
[0064] 図３Ｄの第３の論理ゲート３６３は、図３Ｄの実施形態では、トランジスタＭＰ８が除去されており、トランジスタＭＰ５のソースが、トランジスタＭＰ０のドレインに結合される点を除いて、図２Ｂの第３の論理ゲート３５３に類似し得る。このように、トランジスタＭＰ０は、除外されたトランジスタＭＰ８と同一の機能を行い得、それによって、回路エリアを減らす。 [0064] The third logic gate 363 of FIG. 3D is similar to that of FIG. 2B except that in the embodiment of FIG. 3D, transistor MP8 is removed and the source of transistor MP5 is coupled to the drain of transistor MP0. The third logic gate 353 may be similar. Thus, transistor MP0 may perform the same function as excluded transistor MP8, thereby reducing circuit area.
[0065] 前述の明細書では、本実施形態は、その特定の例示的な実施形態に関して説明されている。しかしながら、様々な修正及び変更が、添付の特許請求の範囲に示された本開示のより広い範囲から逸脱せずに、それに対してなされ得ることは明らかであろう。したがって、本明細書及び図面は、限定的な意味ではなく、例示的な意味で考慮されるべきである。 [0065] In the foregoing specification, the embodiments have been described with reference to specific exemplary embodiments thereof. However, it will be apparent that various modifications and changes may be made thereto without departing from the broader scope of the disclosure as set forth in the appended claims. The specification and drawings are, accordingly, to be regarded in an illustrative sense rather than a restrictive sense.
[0065] 前述の明細書では、本実施形態は、その特定の例示的な実施形態に関して説明されている。しかしながら、様々な修正及び変更が、添付の特許請求の範囲に示された本開示のより広い範囲から逸脱せずに、それに対してなされ得ることは明らかであろう。したがって、本明細書及び図面は、限定的な意味ではなく、例示的な意味で考慮されるべきである。
以下に本件出願当初の特許請求の範囲に記載された発明を付記する。
［１］ フリップフロップ回路であって、データ信号を受けるための第１の入力端子と、クロック信号を受けるための第２の入力端子と、第１のノードにおける出力端子とを含む第１のラッチと、前記第１のラッチの前記出力端子に直接接続された第１の入力端子と、前記クロック信号を受けるための第２の入力端子と、出力信号を供給するための出力端子とを含む第２のラッチと、ここにおいて、前記第１のラッチ及び前記第２のラッチは、前記クロック信号の同じ位相上でクロックされるものとする、を備えるフリップフロップ回路。
［２］ 前記第１のラッチはマスタラッチとして動作するものとし、前記第２のラッチは、スレーブラッチとして動作するものとする、［１］に記載のフリップフロップ回路。
［３］ 前記第１のラッチ及び前記第２のラッチは、トライステートインバータを含まず、前記フリップフロップ回路は、パスゲート回路を含まない、［１］に記載のフリップフロップ回路。
［４］ 前記第１のラッチは、前記データ信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第１のＯＲゲートと、前記クロック信号を受けるための第１の入力端子と、第２の入力端子と、前記第１のノードに結合された出力端子とを含む第１のＮＡＮＤゲートと、前記第１のＯＲゲートの前記出力端子に結合された第１の入力端子と、前記第１のノードに結合された第２の入力端子と、第２のノードにおいて前記第１のＮＡＮＤゲートの前記第２の入力端子に結合された出力端子とを含む第２のＮＡＮＤゲートと、を備える、［１］に記載のフリップフロップ回路。
［５］ 前記第１のラッチは、前記クロック信号が論理ロー状態にある場合には、前記第２のノードにおいて前記データ信号の相補を記憶するものとし、前記第１のラッチは、前記クロック信号が論理ハイ状態にある場合には、前記第１のノードを介して前記データ信号を前記第２のラッチにパスするものとする、［４］に記載のフリップフロップ回路。
［６］ 前記第２のラッチは、前記クロック信号及び前記出力信号を受けるための入力端子を含み、出力端子を含む第２のＯＲゲートと、前記第１のノードに結合された第１の入力端子と、前記第２のＯＲゲートの前記出力端子に結合された第２の入力端子と、前記出力信号の相補を供給するための出力端子と含む第３のＮＡＮＤゲートと、を備える、［４］に記載のフリップフロップ回路。
［７］ 前記第２のラッチは、前記クロック信号が論理ロー状態にある場合、前記出力信号の前の状態を出力するものとして、前記第２のラッチは、前記クロック信号が論理ハイ状態にある場合、前記データ信号に応答して前記出力信号をドライブするものとする、［６］に記載のフリップフロップ回路。
［８］ 前記第１のラッチは、ＮＡＮＤゲートに接続された第１のＯＲ−ＡＮＤ−ＩＮＶＥＲＴ論理ゲートを備え、前記第２のラッチは、第２のＯＲ−ＡＮＤ−ＩＮＶＥＲＴ論理ゲートを備える、［１］に記載のフリップフロップ回路。
［９］ 前記データ信号及び前記出力信号を受けるための入力端子を含み、フィードバック信号を前記第１のラッチに供給するための出力端子を含むＮＯＲゲートをさらに備える、［１］に記載のフリップフロップ回路。
［１０］ 前記第１のラッチは、前記データ信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第１のＯＲゲートと、前記フィードバック信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第２のＯＲゲートと、前記第２のＯＲゲートの前記出力端子に結合された第１の入力端子と、第２の入力端子と、前記第１のノードに結合された出力端子とを含む第１のＮＡＮＤゲートと、前記第１のＯＲゲートの前記出力端子に結合された第１の入力端子と、前記第１のノードに結合された第２の入力端子と、第２のノードにおいて前記第１のＮＡＮＤゲートの前記第２の入力端子に結合された出力端子とを含む第２のＮＡＮＤゲートと、を備える、［９］に記載のフリップフロップ回路。
［１１］ 前記ＮＯＲゲートは、前記データ信号及び前記出力信号が両方とも論理ロー状態にある場合には、前記フィードバック信号をアサートされた状態にドライブするものとし、前記第１のラッチは、前記フィードバック信号が前記アサートされた状態にある場合には、前記クロック信号を無視するものとする、［９］に記載のフリップフロップ回路。
［１２］ 前記第１のラッチは、第２のＯＲ−ＡＮＤ−ＩＮＶＥＲＴ論理ゲートに接続された第１のＯＲ−ＡＮＤ−ＩＮＶＥＲＴ論理ゲートを備え、前記第２のラッチは、第３のＯＲ−ＡＮＤ−ＩＮＶＥＲＴ論理ゲートを備える、［９］に記載のフリップフロップ回路。
［１３］ データ信号に応答して出力信号を選択的にドライブするフリップフロップ回路であって、 前記データ信号及びクロック信号を受けるための入力端子を含み、前記クロック信号が第１の状態にある場合、前記データ信号の相補をラッチするための出力端子を含む第１の論理ゲートと、 前記クロック信号、及び前記データ信号の前記相補を受けるための入力端子を含み、内部信号を生成するための出力端子を含む第２の論理ゲートと、を備える第１のラッチと、前記第１のラッチに直接接続され、前記クロック信号、前記出力信号、及び前記内部信号を受けるための入力端子を含み、前記出力信号を生成するための出力端子を含む第３の論理ゲート
を備える第２のラッチと、を備えるフリップフロップ回路。
［１４］ 前記第１、第２、及び第３の論理ゲートは、前記クロック信号の同じ位相上で動作するものとする、［１３］に記載のフリップフロップ回路。
［１５］ 前記フリップフロップ回路は、パスゲート回路を含まない、［１３］に記載のフリップフロップ回路。
［１６］ 前記第２の論理ゲートは、前記クロック信号が前記第１の状態にある場合には、前記内部信号を論理ハイ状態にドライブするものとし、前記第２の論理ゲートは、前記クロック信号が第２の状態にある場合には、前記データ信号を示す状態に前記内部信号をドライブするものとする、［１３］に記載のフリップフロップ回路。
［１７］ 前記第３の論理ゲートは、前記クロック信号が前記第１の状態にある場合には、前記出力信号の前の状態を維持するものとし、前記第３の論理ゲートは、前記クロック信号が前記第２の状態にある場合には、前記内部信号の前記状態に前記出力信号をドライブするものとする、［１３］に記載のフリップフロップ回路。
［１８］ 前記第１の論理ゲートは、第１のＯＲ−ＡＮＤ−ＩＮＶＥＲＴ論理ゲートを備え、前記第２の論理ゲートは、ＮＡＮＤゲートを備え、前記第３の論理ゲートは、第２のＯＲ−ＡＮＤ−ＩＮＶＥＲＴ論理ゲートを備える、［１３］に記載のフリップフロップ回路。
［１９］ 前記第１、第２、及び第３の論理ゲートは、各々、ＯＲ−ＡＮＤ−ＩＮＶＥＲＴ論理ゲートを備える、［１３］に記載のフリップフロップ回路。
［２０］ 前記第１のラッチは、前記データ信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第１のＯＲゲートと、前記クロック信号を受けるための第１の入力端子と、第２の入力端子と、前記内部信号を受けるための出力端子とを含む第１のＮＡＮＤゲートと、前記第１のＯＲゲートの前記出力端子に結合された第１の入力端子と、前記内部信号を受けるための第２の入力端子と、前記第１のＮＡＮＤゲートの前記第２の入力端子に結合された出力端子とを含む第２のＮＡＮＤゲートと、を備える、［１３］に記載のフリップフロップ回路。
［２１］ 前記第２のラッチは、前記クロック信号及び前記出力信号を受けるための入力端子を含み、出力端子を含む第２のＯＲゲートと、前記内部信号を受けるための第１の入力端子と、前記第２のＯＲゲートの前記出力端子に結合された第２の入力端子と、前記出力信号の相補を供給するための出力端子と含む第３のＮＡＮＤゲートと、を備える、［２０］に記載のフリップフロップ回路。
［２２］ 前記データ信号及び前記出力信号を受けるための入力端子を含み、フィードバック信号を前記第２の論理ゲートに供給するための出力端子を含むＮＯＲゲート
をさらに備える、［１３］に記載のフリップフロップ回路。
［２３］ 前記第１のラッチは、前記データ信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第１のＯＲゲートと、前記フィードバック信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第２のＯＲゲートと、前記第２のＯＲゲートの前記出力端子に結合された第１の入力端子と、第２の入力端子と、前記内部信号を受けるための出力端子とを含む第１のＮＡＮＤゲートと、前記第１のＯＲゲートの前記出力端子に結合された第１の入力端子と、前記内部信号を受けるための第２の入力端子と、前記第１のＮＡＮＤゲートの前記第２の入力端子に結合された出力端子とを含む第２のＮＡＮＤゲートと、を備える、［２２］に記載のフリップフロップ回路。
［２４］ 前記第２のラッチは、前記クロック信号及び前記出力信号を受けるための入力端子を含み、出力端子を含む第２のＯＲゲートと、前記内部信号を受けるための第１の入力端子と、前記第２のＯＲゲートの前記出力端子に結合された第２の入力端子と、前記出力信号の相補を供給するための出力端子とを含む第３のＮＡＮＤゲートと、を備える、［２３］に記載のフリップフロップ回路。
[0065] In the foregoing specification, the embodiments have been described with reference to specific exemplary embodiments thereof. However, it will be apparent that various modifications and changes may be made thereto without departing from the broader scope of the disclosure as set forth in the appended claims. The specification and drawings are, accordingly, to be regarded in an illustrative sense rather than a restrictive sense.
The invention described in the scope of the claims at the beginning of the present application is added below.
[1] A flip-flop circuit, which includes a first input terminal for receiving a data signal, a second input terminal for receiving a clock signal, and an output terminal at a first node. A first input terminal directly connected to the output terminal of the first latch; a second input terminal for receiving the clock signal; and an output terminal for supplying an output signal. 2. A flip-flop circuit comprising two latches, wherein the first latch and the second latch are clocked on the same phase of the clock signal.
[2] The flip-flop circuit according to [1], wherein the first latch operates as a master latch, and the second latch operates as a slave latch.
[3] The flip-flop circuit according to [1], wherein the first latch and the second latch do not include a tri-state inverter, and the flip-flop circuit does not include a pass gate circuit.
[4] The first latch includes an input terminal for receiving the data signal and the clock signal, a first OR gate including an output terminal, and a first input terminal for receiving the clock signal; A first NAND gate including a second input terminal and an output terminal coupled to the first node; a first input terminal coupled to the output terminal of the first OR gate; A second NAND gate including a second input terminal coupled to the first node and an output terminal coupled to the second input terminal of the first NAND gate at a second node; A flip-flop circuit according to [1].
[5] The first latch stores a complement of the data signal in the second node when the clock signal is in a logic low state, and the first latch stores the clock signal. The flip-flop circuit according to [4], wherein when the signal is in a logic high state, the data signal is passed to the second latch through the first node.
[6] The second latch includes an input terminal for receiving the clock signal and the output signal, a second OR gate including an output terminal, and a first input coupled to the first node. A third NAND gate including: a terminal; a second input terminal coupled to the output terminal of the second OR gate; and an output terminal for supplying a complement of the output signal. ]. The flip-flop circuit as described in above.
[7] The second latch outputs the previous state of the output signal when the clock signal is in a logic low state, and the second latch has the clock signal in a logic high state. The flip-flop circuit according to [6], wherein the output signal is driven in response to the data signal.
[8] The first latch includes a first OR-AND-INVERT logic gate connected to a NAND gate, and the second latch includes a second OR-AND-INVERT logic gate. 1].
[9] The flip-flop according to [1], further including a NOR gate including an input terminal for receiving the data signal and the output signal and including an output terminal for supplying a feedback signal to the first latch. circuit.
[10] The first latch includes an input terminal for receiving the data signal and the clock signal, a first OR gate including an output terminal, and an input terminal for receiving the feedback signal and the clock signal. A second OR gate including an output terminal; a first input terminal coupled to the output terminal of the second OR gate; a second input terminal; and a first node coupled to the first node. A first NAND gate including an output terminal; a first input terminal coupled to the output terminal of the first OR gate; a second input terminal coupled to the first node; The flip-flop circuit according to [9], further comprising: a second NAND gate including an output terminal coupled to the second input terminal of the first NAND gate at a second node.
[11] The NOR gate drives the feedback signal to an asserted state when the data signal and the output signal are both in a logic low state, and the first latch The flip-flop circuit according to [9], wherein the clock signal is ignored when a signal is in the asserted state.
[12] The first latch includes a first OR-AND-INVERT logic gate connected to a second OR-AND-INVERT logic gate, and the second latch includes a third OR-AND The flip-flop circuit according to [9], comprising an INVERT logic gate.
[13] A flip-flop circuit that selectively drives an output signal in response to a data signal, including an input terminal for receiving the data signal and the clock signal, wherein the clock signal is in a first state A first logic gate including an output terminal for latching the complement of the data signal; an input terminal for receiving the complement of the clock signal and the data signal; and an output for generating an internal signal A first latch comprising a second logic gate including a terminal; and an input terminal connected directly to the first latch for receiving the clock signal, the output signal, and the internal signal; Third logic gate including an output terminal for generating an output signal
A flip-flop circuit comprising: a second latch comprising:
[14] The flip-flop circuit according to [13], wherein the first, second, and third logic gates operate on the same phase of the clock signal.
[15] The flip-flop circuit according to [13], wherein the flip-flop circuit does not include a pass gate circuit.
[16] The second logic gate drives the internal signal to a logic high state when the clock signal is in the first state, and the second logic gate is configured to drive the clock signal. The flip-flop circuit according to [13], wherein the internal signal is driven to a state indicating the data signal when is in the second state.
[17] The third logic gate maintains the previous state of the output signal when the clock signal is in the first state, and the third logic gate is configured to maintain the clock signal. The flip-flop circuit according to [13], wherein the output signal is driven to the state of the internal signal when is in the second state.
[18] The first logic gate includes a first OR-AND-INVERT logic gate, the second logic gate includes a NAND gate, and the third logic gate includes a second OR- The flip-flop circuit according to [13], comprising an AND-INVERT logic gate.
[19] The flip-flop circuit according to [13], wherein each of the first, second, and third logic gates includes an OR-AND-INVERT logic gate.
[20] The first latch includes an input terminal for receiving the data signal and the clock signal, a first OR gate including an output terminal, and a first input terminal for receiving the clock signal. A first NAND gate including a second input terminal and an output terminal for receiving the internal signal; a first input terminal coupled to the output terminal of the first OR gate; and the internal The second NAND gate including a second input terminal for receiving a signal and an output terminal coupled to the second input terminal of the first NAND gate, according to [13]. Flip-flop circuit.
[21] The second latch includes an input terminal for receiving the clock signal and the output signal, a second OR gate including the output terminal, and a first input terminal for receiving the internal signal [20] comprising: a second input terminal coupled to the output terminal of the second OR gate; and a third NAND gate including an output terminal for supplying a complement of the output signal. The flip-flop circuit described.
[22] A NOR gate including an input terminal for receiving the data signal and the output signal and including an output terminal for supplying a feedback signal to the second logic gate
The flip-flop circuit according to [13], further comprising:
[23] The first latch includes an input terminal for receiving the data signal and the clock signal, a first OR gate including an output terminal, and an input terminal for receiving the feedback signal and the clock signal. A second OR gate including an output terminal; a first input terminal coupled to the output terminal of the second OR gate; a second input terminal; and an output for receiving the internal signal A first NAND gate including a terminal, a first input terminal coupled to the output terminal of the first OR gate, a second input terminal for receiving the internal signal, and the first A flip-flop circuit according to [22], comprising: a second NAND gate including an output terminal coupled to the second input terminal of the NAND gate.
[24] The second latch includes an input terminal for receiving the clock signal and the output signal, a second OR gate including the output terminal, and a first input terminal for receiving the internal signal. A third NAND gate including a second input terminal coupled to the output terminal of the second OR gate and an output terminal for providing a complement of the output signal; [23] The flip-flop circuit described in 1.
Claims (24)
データ信号を受けるための第１の入力端子と、クロック信号を受けるための第２の入力端子と、第１のノードにおける出力端子とを含む第１のラッチと、
前記第１のラッチの前記出力端子に直接接続された第１の入力端子と、前記クロック信号を受けるための第２の入力端子と、出力信号を供給するための出力端子とを含む第２のラッチと、ここにおいて、前記第１のラッチ及び前記第２のラッチは、前記クロック信号の同じ位相上でクロックされるものとする、
を備えるフリップフロップ回路。 A flip-flop circuit,
A first latch that includes a first input terminal for receiving a data signal, a second input terminal for receiving a clock signal, and an output terminal at a first node;
A second input terminal including a first input terminal directly connected to the output terminal of the first latch; a second input terminal for receiving the clock signal; and an output terminal for supplying an output signal. The latch, wherein the first latch and the second latch are clocked on the same phase of the clock signal;
A flip-flop circuit.
前記データ信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第１のＯＲゲートと、
前記クロック信号を受けるための第１の入力端子と、第２の入力端子と、前記第１のノードに結合された出力端子とを含む第１のＮＡＮＤゲートと、
前記第１のＯＲゲートの前記出力端子に結合された第１の入力端子と、前記第１のノードに結合された第２の入力端子と、第２のノードにおいて前記第１のＮＡＮＤゲートの前記第２の入力端子に結合された出力端子とを含む第２のＮＡＮＤゲートと
を備える、請求項１に記載のフリップフロップ回路。 The first latch is
A first OR gate including an input terminal for receiving the data signal and the clock signal and including an output terminal;
A first NAND gate including a first input terminal for receiving the clock signal, a second input terminal, and an output terminal coupled to the first node;
A first input terminal coupled to the output terminal of the first OR gate; a second input terminal coupled to the first node; and the first NAND gate of the first NAND gate at a second node. The flip-flop circuit of claim 1, comprising: a second NAND gate including an output terminal coupled to the second input terminal.
前記第１のラッチは、前記クロック信号が論理ハイ状態にある場合には、前記第１のノードを介して前記データ信号を前記第２のラッチにパスするものとする、
請求項４に記載のフリップフロップ回路。 The first latch stores a complement of the data signal at the second node when the clock signal is in a logic low state;
The first latch shall pass the data signal to the second latch via the first node when the clock signal is in a logic high state.
The flip-flop circuit according to claim 4.
前記クロック信号及び前記出力信号を受けるための入力端子を含み、出力端子を含む第２のＯＲゲートと、
前記第１のノードに結合された第１の入力端子と、前記第２のＯＲゲートの前記出力端子に結合された第２の入力端子と、前記出力信号の相補を供給するための出力端子と含む第３のＮＡＮＤゲートと
を備える、請求項４に記載のフリップフロップ回路。 The second latch is
A second OR gate including an input terminal for receiving the clock signal and the output signal and including an output terminal;
A first input terminal coupled to the first node; a second input terminal coupled to the output terminal of the second OR gate; and an output terminal for providing a complement of the output signal; The flip-flop circuit according to claim 4, further comprising: a third NAND gate including the third NAND gate.
前記第２のラッチは、前記クロック信号が論理ハイ状態にある場合、前記データ信号に応答して前記出力信号をドライブするものとする、
請求項６に記載のフリップフロップ回路。 The second latch outputs a previous state of the output signal when the clock signal is in a logic low state,
The second latch drives the output signal in response to the data signal when the clock signal is in a logic high state;
The flip-flop circuit according to claim 6.
前記第２のラッチは、第２のＯＲ−ＡＮＤ−ＩＮＶＥＲＴ論理ゲートを備える、
請求項１に記載のフリップフロップ回路。 The first latch comprises a first OR-AND-INVERT logic gate connected to a NAND gate;
The second latch comprises a second OR-AND-INVERT logic gate;
The flip-flop circuit according to claim 1.
前記データ信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第１のＯＲゲートと、
前記フィードバック信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第２のＯＲゲートと、
前記第２のＯＲゲートの前記出力端子に結合された第１の入力端子と、第２の入力端子と、前記第１のノードに結合された出力端子とを含む第１のＮＡＮＤゲートと、
前記第１のＯＲゲートの前記出力端子に結合された第１の入力端子と、前記第１のノードに結合された第２の入力端子と、第２のノードにおいて前記第１のＮＡＮＤゲートの前記第２の入力端子に結合された出力端子とを含む第２のＮＡＮＤゲートと
を備える、請求項９に記載のフリップフロップ回路。 The first latch is
A first OR gate including an input terminal for receiving the data signal and the clock signal and including an output terminal;
A second OR gate including an input terminal for receiving the feedback signal and the clock signal and including an output terminal;
A first NAND gate including a first input terminal coupled to the output terminal of the second OR gate; a second input terminal; and an output terminal coupled to the first node;
A first input terminal coupled to the output terminal of the first OR gate; a second input terminal coupled to the first node; and the first NAND gate of the first NAND gate at a second node. The flip-flop circuit of claim 9, further comprising: a second NAND gate including an output terminal coupled to the second input terminal.
前記第１のラッチは、前記フィードバック信号が前記アサートされた状態にある場合には、前記クロック信号を無視するものとする、
請求項９に記載のフリップフロップ回路。 The NOR gate shall drive the feedback signal to an asserted state when both the data signal and the output signal are in a logic low state;
The first latch ignores the clock signal when the feedback signal is in the asserted state;
The flip-flop circuit according to claim 9.
前記第２のラッチは、第３のＯＲ−ＡＮＤ−ＩＮＶＥＲＴ論理ゲートを備える、
請求項９に記載のフリップフロップ回路。 The first latch comprises a first OR-AND-INVERT logic gate connected to a second OR-AND-INVERT logic gate;
The second latch comprises a third OR-AND-INVERT logic gate;
The flip-flop circuit according to claim 9.
前記データ信号及びクロック信号を受けるための入力端子を含み、前記クロック信号が第１の状態にある場合、前記データ信号の相補をラッチするための出力端子を含む第１の論理ゲートと
前記クロック信号、及び前記データ信号の前記相補を受けるための入力端子を含み、内部信号を生成するための出力端子を含む第２の論理ゲートと
を備える第１のラッチと、
前記第１のラッチに直接接続され、
前記クロック信号、前記出力信号、及び前記内部信号を受けるための入力端子を含み、前記出力信号を生成するための出力端子を含む第３の論理ゲート
を備える第２のラッチと、
を備えるフリップフロップ回路。 A flip-flop circuit that selectively drives an output signal in response to a data signal,
A first logic gate including an input terminal for receiving the data signal and the clock signal, and an output terminal for latching the complement of the data signal when the clock signal is in the first state; And a first logic gate comprising: an input terminal for receiving the complement of the data signal; and a second logic gate including an output terminal for generating an internal signal;
Connected directly to the first latch;
A second latch comprising a third logic gate including an input terminal for receiving the clock signal, the output signal, and the internal signal, and including an output terminal for generating the output signal;
A flip-flop circuit.
前記第２の論理ゲートは、前記クロック信号が第２の状態にある場合には、前記データ信号を示す状態に前記内部信号をドライブするものとする、
請求項１３に記載のフリップフロップ回路。 The second logic gate drives the internal signal to a logic high state when the clock signal is in the first state;
The second logic gate drives the internal signal to a state indicating the data signal when the clock signal is in a second state.
The flip-flop circuit according to claim 13.
前記第３の論理ゲートは、前記クロック信号が前記第２の状態にある場合には、前記内部信号の前記状態に前記出力信号をドライブするものとする、
請求項１３に記載のフリップフロップ回路。 The third logic gate maintains the previous state of the output signal when the clock signal is in the first state;
The third logic gate drives the output signal to the state of the internal signal when the clock signal is in the second state;
The flip-flop circuit according to claim 13.
前記第２の論理ゲートは、ＮＡＮＤゲートを備え、
前記第３の論理ゲートは、第２のＯＲ−ＡＮＤ−ＩＮＶＥＲＴ論理ゲートを備える、
請求項１３に記載のフリップフロップ回路。 The first logic gate comprises a first OR-AND-INVERT logic gate;
The second logic gate comprises a NAND gate;
The third logic gate comprises a second OR-AND-INVERT logic gate;
The flip-flop circuit according to claim 13.
前記データ信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第１のＯＲゲートと、
前記クロック信号を受けるための第１の入力端子と、第２の入力端子と、前記内部信号を受けるための出力端子とを含む第１のＮＡＮＤゲートと、
前記第１のＯＲゲートの前記出力端子に結合された第１の入力端子と、前記内部信号を受けるための第２の入力端子と、前記第１のＮＡＮＤゲートの前記第２の入力端子に結合された出力端子とを含む第２のＮＡＮＤゲートと
を備える、請求項１３に記載のフリップフロップ回路。 The first latch is
A first OR gate including an input terminal for receiving the data signal and the clock signal and including an output terminal;
A first NAND gate including a first input terminal for receiving the clock signal, a second input terminal, and an output terminal for receiving the internal signal;
A first input terminal coupled to the output terminal of the first OR gate, a second input terminal for receiving the internal signal, and a second input terminal of the first NAND gate. The flip-flop circuit according to claim 13, further comprising: a second NAND gate including a connected output terminal.
前記クロック信号及び前記出力信号を受けるための入力端子を含み、出力端子を含む第２のＯＲゲートと、
前記内部信号を受けるための第１の入力端子と、前記第２のＯＲゲートの前記出力端子に結合された第２の入力端子と、前記出力信号の相補を供給するための出力端子と含む第３のＮＡＮＤゲートと
を備える、請求項２０に記載のフリップフロップ回路。 The second latch is
A second OR gate including an input terminal for receiving the clock signal and the output signal and including an output terminal;
A first input terminal for receiving the internal signal; a second input terminal coupled to the output terminal of the second OR gate; and an output terminal for supplying a complement of the output signal. The flip-flop circuit according to claim 20, comprising three NAND gates.
をさらに備える、請求項１３に記載のフリップフロップ回路。 The flip-flop circuit of claim 13, further comprising a NOR gate including an input terminal for receiving the data signal and the output signal and including an output terminal for supplying a feedback signal to the second logic gate.
前記データ信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第１のＯＲゲートと、
前記フィードバック信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第２のＯＲゲートと、
前記第２のＯＲゲートの前記出力端子に結合された第１の入力端子と、第２の入力端子と、前記内部信号を受けるための出力端子とを含む第１のＮＡＮＤゲートと、
前記第１のＯＲゲートの前記出力端子に結合された第１の入力端子と、前記内部信号を受けるための第２の入力端子と、前記第１のＮＡＮＤゲートの前記第２の入力端子に結合された出力端子とを含む第２のＮＡＮＤゲートと
を備える、請求項２２に記載のフリップフロップ回路。 The first latch is
A first OR gate including an input terminal for receiving the data signal and the clock signal and including an output terminal;
A second OR gate including an input terminal for receiving the feedback signal and the clock signal and including an output terminal;
A first NAND gate including a first input terminal coupled to the output terminal of the second OR gate; a second input terminal; and an output terminal for receiving the internal signal;
A first input terminal coupled to the output terminal of the first OR gate, a second input terminal for receiving the internal signal, and a second input terminal of the first NAND gate. The flip-flop circuit according to claim 22, further comprising: a second NAND gate including a connected output terminal.
前記クロック信号及び前記出力信号を受けるための入力端子を含み、出力端子を含む第２のＯＲゲートと、
前記内部信号を受けるための第１の入力端子と、前記第２のＯＲゲートの前記出力端子に結合された第２の入力端子と、前記出力信号の相補を供給するための出力端子とを含む第３のＮＡＮＤゲートと
を備える、請求項２３に記載のフリップフロップ回路。 The second latch is
A second OR gate including an input terminal for receiving the clock signal and the output signal and including an output terminal;
A first input terminal for receiving the internal signal; a second input terminal coupled to the output terminal of the second OR gate; and an output terminal for supplying a complement of the output signal. 24. The flip-flop circuit of claim 23, comprising: a third NAND gate.
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