JP2017168588A - Magnetic storage element, magnetoresistive memory and manufacturing method of magnetic storage element - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a magnetic storage element capable of preventing short circuit between the electrode of the magnetic storage element and the wiring by simple processing, and to provide a magnetoresistive memory and a manufacturing method of magnetic storage element.SOLUTION: A magnetic storage element includes a magnetic tunnel junction element 1 having a structure sandwiching an isolation layer 13 by a free magnetic layer 11 and a fixed magnetic layer 12, where the resistance state changes according to the magnetization direction of the magnetic layer, a first electrode 21 and a second electrode 22 sandwiching the magnetic tunnel junction element, and a third electrode 23 placed closely to the first electrode, and controlling the electric field between the first and second electrodes in the free magnetic layer. The first electrode and third electrode are in contact with the first wiring 31.SELECTED DRAWING: Figure 7

Description

本発明は、磁気記憶素子，磁気抵抗メモリおよび磁気記憶素子の製造方法に関する。   The present invention relates to a magnetic memory element, a magnetoresistive memory, and a method for manufacturing a magnetic memory element.

近年、磁化方向の違いによる抵抗変化を利用した磁気トンネル接合(ＭＴＪ:Magnetic Tunnel Junction)素子を、磁気抵抗メモリ(ＭＲＡＭ：Magnetoresistive Random Access Memory)へ応用することが注目されている。   In recent years, attention has been focused on applying a magnetic tunnel junction (MTJ) element using a resistance change caused by a difference in magnetization direction to a magnetoresistive memory (MRAM).

ＭＲＡＭに用いられるＭＴＪ素子は、例えば、磁化方向が固定された固定磁化層(固定磁性層)、磁化方向が可変の自由磁化層(自由磁性層)、および、両者の間に配置されたトンネル絶縁層を含む。   The MTJ element used in the MRAM includes, for example, a fixed magnetization layer (fixed magnetic layer) having a fixed magnetization direction, a free magnetization layer (free magnetic layer) having a variable magnetization direction, and tunnel insulation disposed between the two. Including layers.

ここで、ＭＴＪ素子の抵抗は、自由磁性層と固定磁性層の磁化方向が平行(同じ向き)のときは低くなり、反平行(反対向き)のときは高くなるため、その平行状態と反平行状態を、例えば、データ『０』と『１』に対応させるようになっている。   Here, the resistance of the MTJ element is low when the magnetization directions of the free magnetic layer and the pinned magnetic layer are parallel (same direction), and is high when the magnetization direction is antiparallel (opposite direction). The state corresponds to, for example, data “0” and “1”.

また、ＭＲＡＭは、書き込み方法の観点から、例えば、書き込み配線型とスピン注入型に分類される。書き込み配線型のＭＲＡＭは、書き込み用ワード線に流れる電流によって発生する磁場に基づいて、自由磁性層の磁化方向が制御される。一方、スピン注入型のＭＲＡＭは、ＭＴＪ素子に電流を流したときに発生するスピントランスファー効果により自由磁性層の磁化方向が制御される。   In addition, MRAM is classified into, for example, a write wiring type and a spin injection type from the viewpoint of a writing method. In the write wiring type MRAM, the magnetization direction of the free magnetic layer is controlled based on the magnetic field generated by the current flowing in the write word line. On the other hand, in the spin injection type MRAM, the magnetization direction of the free magnetic layer is controlled by the spin transfer effect generated when a current is passed through the MTJ element.

このように、ＭＴＪ素子を適用した磁気記憶素子(ＭＴＪ素子を適用したＭＲＡＭ)は、ＭＴＪ素子に電流を流すことにより磁化方向(抵抗状態)を変化させているため、消費電力が大きいという問題がある。そのため、電流ではなく、電圧によって自由磁性層の磁化方向を変化させる試みがなされている。   As described above, the magnetic memory element to which the MTJ element is applied (MRAM to which the MTJ element is applied) changes the magnetization direction (resistance state) by passing a current through the MTJ element, and thus has a problem that power consumption is large. is there. Therefore, an attempt has been made to change the magnetization direction of the free magnetic layer not by current but by voltage.

ところで、従来、ＭＴＪ素子を適用した磁気記憶素子(磁気抵抗メモリ)としては、様々なものが提案されている。   By the way, conventionally, various magnetic memory elements (magnetoresistance memories) to which MTJ elements are applied have been proposed.

特開２０１３−２４７１９８号公報JP 2013-247198 A 特開２０１２−１１９５６４号公報JP 2012-119564 A 特開２０１４−０５３５４６号公報JP 2014-053546 A

Y. SHIOTA et al., "Voltage-Assisted Magnetization Switching in Ultrathin Fe80Co20 Alloy Layers," Appl. Phys. Exp. 2, (2009) 063001Y. SHIOTA et al., "Voltage-Assisted Magnetization Switching in Ultrathin Fe80Co20 Alloy Layers," Appl. Phys. Exp. 2, (2009) 063001

前述したように、例えば、ＭＴＪ素子を適用した磁気記憶素子は、ＭＴＪ素子に電流を流すことにより磁化方向を変化させているため、消費電力が大きいという問題があり、電流ではなく、電圧によって磁化方向を制御する技術の開発がなされている。しかしながら、電圧によってＭＴＪ素子の磁化方向(抵抗状態)を変化させるのは、電界による効果が小さいため、困難なものとなっている。   As described above, for example, a magnetic memory element to which an MTJ element is applied has a problem that the magnetization direction is changed by passing a current through the MTJ element. Technology to control the direction has been developed. However, it is difficult to change the magnetization direction (resistance state) of the MTJ element by the voltage because the effect of the electric field is small.

そこで、磁気抵抗メモリ(ＭＲＡＭ)の磁気記憶素子(メモリセル)として、通常の二端子素子ではなく、三端子素子が提案されている。この三端子素子は、例えば、ＭＴＪ素子の上下を挟む上部電極(第１電極)および下部電極(第２電極)の他に、ＭＴＪ素子の周囲に配置され、ＭＴＪ素子の自由磁性層の電界を制御する電界制御電極(第３電極)を設けるようになっている。   Therefore, a three-terminal element has been proposed as a magnetic memory element (memory cell) of a magnetoresistive memory (MRAM) instead of a normal two-terminal element. For example, the three-terminal element is arranged around the MTJ element in addition to the upper electrode (first electrode) and the lower electrode (second electrode) sandwiching the upper and lower sides of the MTJ element, and the electric field of the free magnetic layer of the MTJ element is reduced. An electric field control electrode (third electrode) to be controlled is provided.

ところで、近年、半導体の製造技術は、微細化および高集積化が進み、新たに設ける電界制御電極は、例えば、上部電極に近接して配置されることになる。そして、上部電極に対して配線(第１配線)を行う場合、上部電極に電気的に接続すると共に、電界制御電極からは電気的に絶縁することが求められるが、難しいものとなっている。すなわち、簡単な処理で磁気記憶素子の電極と配線間の短絡を防止することは、困難であった。   By the way, in recent years, semiconductor manufacturing techniques have been miniaturized and highly integrated, and a newly provided electric field control electrode is disposed, for example, close to the upper electrode. When wiring (first wiring) is performed on the upper electrode, it is required to be electrically connected to the upper electrode and electrically insulated from the electric field control electrode, but it is difficult. That is, it is difficult to prevent a short circuit between the electrode and the wiring of the magnetic memory element with a simple process.

一実施形態によれば、絶縁層を自由磁性層と固定磁性層で挟んだ構造を有し、前記自由磁性層の磁化方向によって抵抗状態が変化する磁気トンネル接合素子と、第１電極，第２電極および第３電極と、を有する磁気記憶素子が提供される。   According to one embodiment, a magnetic tunnel junction element having a structure in which an insulating layer is sandwiched between a free magnetic layer and a pinned magnetic layer, the resistance state of which varies depending on the magnetization direction of the free magnetic layer, the first electrode, A magnetic memory element having an electrode and a third electrode is provided.

前記第１電極および前記第２電極は、前記磁気トンネル接合素子を挟み、前記第３電極は、前記第１電極に近接して配置され、前記自由磁性層における前記第１電極および前記第２電極間の電界を制御する。前記第１電極および前記第３電極は、第１配線に接するようになっている。   The first electrode and the second electrode sandwich the magnetic tunnel junction element, the third electrode is disposed in proximity to the first electrode, and the first electrode and the second electrode in the free magnetic layer Control the electric field between. The first electrode and the third electrode are in contact with the first wiring.

開示の磁気記憶素子，磁気抵抗メモリおよび磁気記憶素子の製造方法は、簡単な処理で磁気記憶素子の電極と配線間の短絡を防止することができるという効果を奏する。   The disclosed magnetic memory element, magnetoresistive memory, and method of manufacturing the magnetic memory element have an effect that a short circuit between the electrode and the wiring of the magnetic memory element can be prevented with a simple process.

図１は、磁気トンネル接合素子の動作を説明するための図である。FIG. 1 is a diagram for explaining the operation of the magnetic tunnel junction element. 図２は、磁気記憶素子の一例を模式的に示す図である。FIG. 2 is a diagram schematically illustrating an example of a magnetic memory element. 図３は、図２に示す磁気記憶素子における電界を示す図である。FIG. 3 is a diagram showing an electric field in the magnetic memory element shown in FIG. 図４は、図２に示す磁気記憶素子により磁気抵抗メモリを形成する場合における１つのメモリセルを示す等価回路図である。FIG. 4 is an equivalent circuit diagram showing one memory cell when a magnetoresistive memory is formed by the magnetic memory element shown in FIG. 図５は、磁気記憶素子の他の例を模式的に示す図である。FIG. 5 is a diagram schematically illustrating another example of the magnetic memory element. 図６は、図５に示す磁気記憶素子における電界を説明するための図である。FIG. 6 is a diagram for explaining an electric field in the magnetic memory element shown in FIG. 図７は、本実施形態に係る磁気記憶素子の一実施例を模式的に示す図である。FIG. 7 is a diagram schematically showing an example of the magnetic memory element according to the present embodiment. 図８は、図７に示す磁気記憶素子により磁気抵抗メモリを形成する場合における１つのメモリセルを示す等価回路図である。FIG. 8 is an equivalent circuit diagram showing one memory cell when a magnetoresistive memory is formed by the magnetic memory element shown in FIG. 図９は、本実施形態に係る磁気記憶素子の製造方法の一実施例を説明するための図(その１)である。FIG. 9 is a view (No. 1) for describing an example of the method for manufacturing the magnetic memory element according to the embodiment. 図１０は、本実施形態に係る磁気記憶素子の製造方法の一実施例を説明するための図(その２)である。FIG. 10 is a diagram (No. 2) for explaining an example of the method for manufacturing the magnetic memory element according to the present embodiment. 図１１は、本実施形態に係る磁気記憶素子の製造方法の一実施例を説明するための図(その３)である。FIG. 11 is a diagram (No. 3) for explaining an example of the method for manufacturing the magnetic memory element according to the present embodiment. 図１２は、図９〜図１１に示す磁気記憶素子の製造方法により製造された磁気記憶素子の代表的な構造の例を示す図である。FIG. 12 is a diagram showing an example of a typical structure of the magnetic memory element manufactured by the method of manufacturing the magnetic memory element shown in FIGS.

まず、本実施形態に係る磁気記憶素子，磁気抵抗メモリおよび磁気記憶素子の製造方法の実施例を詳述する前に、磁気記憶素子の例およびその問題点を、図１〜図８を参照して説明する。   First, before explaining in detail examples of the magnetic memory element, magnetoresistive memory and magnetic memory element manufacturing method according to the present embodiment, examples of magnetic memory elements and problems thereof will be described with reference to FIGS. I will explain.

図１は、磁気トンネル接合(ＭＴＪ)素子の動作を説明するための図であり、スピン注入型の磁気抵抗メモリ(ＭＲＡＭ)に適用されるＭＴＪ素子の動作を説明するためのものである。図１に示されるように、ＭＴＪ素子１は、絶縁層(トンネル絶縁層)１３を自由磁性層(自由磁化層)１１と固定磁性層(固定磁化層)１２で挟むようになっている。   FIG. 1 is a diagram for explaining the operation of a magnetic tunnel junction (MTJ) element, and for explaining the operation of an MTJ element applied to a spin injection type magnetoresistive memory (MRAM). As shown in FIG. 1, the MTJ element 1 has an insulating layer (tunnel insulating layer) 13 sandwiched between a free magnetic layer (free magnetic layer) 11 and a fixed magnetic layer (fixed magnetic layer) 12.

ここで、図１(a)および図１(c)は、高抵抗状態(自由磁性層１１と固定磁性層１２の磁化方向が反平行(反対向き)のとき)を示し、図１(b)は、低抵抗状態(自由磁性層と固定磁性層の磁化方向が平行(同じ向き)のとき)を示す。   1A and 1C show a high resistance state (when the magnetization directions of the free magnetic layer 11 and the pinned magnetic layer 12 are antiparallel (opposite directions)), and FIG. Indicates a low resistance state (when the magnetization directions of the free magnetic layer and the pinned magnetic layer are parallel (same direction)).

まず、図１(a)に示されるように、例えば、データ『０』に対応する自由磁性層１１と固定磁性層１２の磁化方向が反対向き(反平行)のＭＴＪ素子１に対して、自由磁性層１１から固定磁性層１２に向かう所定の電流(正電流)を流すと、図１(b)のように変化する。なお、固定磁性層１２における磁化方向は、固定されている。   First, as shown in FIG. 1A, for example, the free magnetic layer 11 corresponding to the data “0” and the pinned magnetic layer 12 are free of magnetization in the opposite directions (antiparallel) of the MTJ element 1. When a predetermined current (positive current) from the magnetic layer 11 toward the pinned magnetic layer 12 is passed, the state changes as shown in FIG. The magnetization direction in the fixed magnetic layer 12 is fixed.

すなわち、ＭＴＪ素子１に対して正電流を流すことにより、自由磁性層１１における磁化方向が反転し、自由磁性層１１と固定磁性層１２の磁化方向が同じ向き(平行)になり、ＭＴＪ素子１には、例えば、データ『１』が保持される(書き込まれる)。   That is, by passing a positive current through the MTJ element 1, the magnetization direction in the free magnetic layer 11 is reversed, and the magnetization directions of the free magnetic layer 11 and the pinned magnetic layer 12 are the same (parallel). For example, data “1” is held (written).

また、図１(b)に示されるように、例えば、データ『１』に対応する自由磁性層１１と固定磁性層１２の磁化方向が平行のＭＴＪ素子１に対して、固定磁性層１２から自由磁性層１１に向かう所定の電流(負電流)を流すと、図１(c)のように変化する。   Further, as shown in FIG. 1B, for example, the free magnetic layer 11 and the fixed magnetic layer 12 corresponding to the data “1” are free from the fixed magnetic layer 12 with respect to the MTJ element 1 in which the magnetization directions are parallel. When a predetermined current (negative current) directed to the magnetic layer 11 is passed, it changes as shown in FIG.

すなわち、ＭＴＪ素子１に対して負電流を流すことにより、自由磁性層１１における磁化方向が反転し、自由磁性層１１と固定磁性層１２の磁化方向が反平行になり、ＭＴＪ素子１には、再びデータ『０』が保持される。   That is, by passing a negative current through the MTJ element 1, the magnetization direction in the free magnetic layer 11 is reversed, and the magnetization directions of the free magnetic layer 11 and the pinned magnetic layer 12 are antiparallel. Data “0” is held again.

なお、図１に示すＭＴＪ素子１は、自由磁性層１１および固定磁性層１２における磁化方向が、自由磁性層１１および固定磁性層と絶縁層１３の接合面に対して垂直(直交)となっているが、接合面と同じＭＴＪ素子でもデータ『０』，『１』を保持可能である。   In the MTJ element 1 shown in FIG. 1, the magnetization directions in the free magnetic layer 11 and the pinned magnetic layer 12 are perpendicular (orthogonal) to the bonding surfaces of the free magnetic layer 11 and the pinned magnetic layer and the insulating layer 13. However, data “0” and “1” can be held even with the same MTJ element as the bonding surface.

図２は、磁気記憶素子の一例を模式的に示す図であり、二端子型の磁気記憶素子１００の一例を示すものである。ここで、ＭＴＪ素子は、図１を参照して説明したのと同様のものである。   FIG. 2 is a diagram schematically showing an example of the magnetic memory element, and shows an example of the two-terminal type magnetic memory element 100. Here, the MTJ element is the same as that described with reference to FIG.

図２において、参照符号１はＭＴＪ素子，１１は自由磁性層，１２は固定磁性層，１３は絶縁層(トンネル絶縁層)，２１は上部電極(上部電極)，２２は下部電極(第２電極)，３１は第１配線，３２は第２配線，４１はカバー絶縁層，そして，４３は層間膜を示す。   In FIG. 2, reference numeral 1 is an MTJ element, 11 is a free magnetic layer, 12 is a fixed magnetic layer, 13 is an insulating layer (tunnel insulating layer), 21 is an upper electrode (upper electrode), and 22 is a lower electrode (second electrode). , 31 is a first wiring, 32 is a second wiring, 41 is a cover insulating layer, and 43 is an interlayer film.

図２に示されるように、上部電極２１は、ＭＴＪ素子１(自由磁性層１１)の上部に設けられ、この上部電極２１は、第１配線３１に対して電気的に接続(接続)されている。また、下部電極２２は、ＭＴＪ素子１(固定磁性層１２)の下部に設けられ、この下部電極２２は、第２配線３２に対して接続されている。   As shown in FIG. 2, the upper electrode 21 is provided on the MTJ element 1 (free magnetic layer 11), and the upper electrode 21 is electrically connected (connected) to the first wiring 31. Yes. The lower electrode 22 is provided below the MTJ element 1 (pinned magnetic layer 12), and the lower electrode 22 is connected to the second wiring 32.

図３は、図２に示す磁気記憶素子における電界を示す図であり、図４は、図２に示す磁気記憶素子により磁気抵抗メモリを形成する場合における１つのメモリセルを示す等価回路図である。   3 is a diagram showing an electric field in the magnetic memory element shown in FIG. 2, and FIG. 4 is an equivalent circuit diagram showing one memory cell when a magnetoresistive memory is formed by the magnetic memory element shown in FIG. .

まず、図１(図１(a)〜図１(c))を参照して説明したように、ＭＴＪ素子１に流す電流を、正電流または負電流とすることにより、ＭＴＪ素子１に保持するデータを『０』または『１』に制御する。   First, as described with reference to FIG. 1 (FIGS. 1A to 1C), the current flowing in the MTJ element 1 is held in the MTJ element 1 by making it a positive current or a negative current. Data is controlled to “0” or “1”.

図３に示されるように、上部電極２１と下部電極２２の間に挟まれたＭＴＪ素子１に対して正電流を流すと、ＭＴＪ素子１には、上部電極２１から下部電極２２に向かう電界が発生し、ＭＴＪ素子１は、例えば、図１(b)に示すような低抵抗状態になる。   As shown in FIG. 3, when a positive current is passed through the MTJ element 1 sandwiched between the upper electrode 21 and the lower electrode 22, an electric field from the upper electrode 21 to the lower electrode 22 is applied to the MTJ element 1. As a result, the MTJ element 1 enters a low resistance state as shown in FIG.

ここで、上部電極２１および下部電極２２に接続された第１配線３１および第２配線３２は、ＭＴＪ素子１により、磁気抵抗メモリ(ＭＲＡＭ)のメモリセルを形成するために使用される。   Here, the first wiring 31 and the second wiring 32 connected to the upper electrode 21 and the lower electrode 22 are used by the MTJ element 1 to form a memory cell of a magnetoresistive memory (MRAM).

図４に示されるように、ＭＲＡＭにおける１つのメモリセルは、磁気記憶素子(可変抵抗)１００と、メモリセルのアクセス(読み出し／書き込み)を制御するトランジスタ９により形成することができる。   As shown in FIG. 4, one memory cell in the MRAM can be formed by a magnetic memory element (variable resistor) 100 and a transistor 9 that controls access (read / write) of the memory cell.

すなわち、例えば、上部電極２１に接続された第１配線３１は、ビット線ＢＬに接続され、下部電極２２に接続された第２配線３２は、トランジスタ９のドレインに接続される。ここで、トランジスタ９のソースは、接地され、トランジスタ９のゲートは、ワード線ＷＬに接続される。   That is, for example, the first wiring 31 connected to the upper electrode 21 is connected to the bit line BL, and the second wiring 32 connected to the lower electrode 22 is connected to the drain of the transistor 9. Here, the source of the transistor 9 is grounded, and the gate of the transistor 9 is connected to the word line WL.

なお、図５に示すメモリセル(磁気記憶素子１００およびトランジスタ９)をマトリクス状に複数配置し、知られているロウデコーダ，コラムデコーダ，書き込み回路および読み出し回路等を適用することでＭＲＡＭ(磁気抵抗メモリ)を形成することができる。   A plurality of memory cells (magnetic storage element 100 and transistor 9) shown in FIG. 5 are arranged in a matrix, and a known row decoder, column decoder, write circuit, read circuit, and the like are applied to the MRAM (magnetic resistance). Memory) can be formed.

ところで、上述した二端子型の磁気記憶素子１００では、ＭＴＪ素子１に電流を流すことにより磁化方向(抵抗状態)を変化させているため、消費電力が大きいという問題がある。そのため、電流ではなく、電圧によって自由磁性層の磁化方向を変化させる三端子型の磁気記憶素子が研究・開発されている。   Incidentally, the above-described two-terminal magnetic memory element 100 has a problem that power consumption is large because the magnetization direction (resistance state) is changed by passing a current through the MTJ element 1. Therefore, a three-terminal magnetic memory element that changes the magnetization direction of the free magnetic layer not by current but by voltage has been researched and developed.

図５は、磁気記憶素子の他の例を模式的に示す図であり、三端子型の磁気記憶素子の一例を示すものである。図５と、前述した図２の比較から明らかなように、図５に示す三端子型の磁気記憶素子２００は、図２に示す二端子型の磁気記憶素子１００に対して、自由磁性層１１の周囲に設けられた電界制御電極(第３電極)２３、および、第３配線３３が追加されている。   FIG. 5 is a diagram schematically showing another example of the magnetic memory element, and shows an example of a three-terminal magnetic memory element. As apparent from the comparison between FIG. 5 and FIG. 2 described above, the three-terminal magnetic memory element 200 shown in FIG. 5 is different from the two-terminal magnetic memory element 100 shown in FIG. An electric field control electrode (third electrode) 23 and a third wiring 33 provided around are added.

なお、図５において、ＭＴＪ素子１は、自由磁性層１１，トンネル絶縁層(絶縁層)１３および固定磁性層１２により形成され、第１配線３１は、上部電極２１に接続(電気的に接続)され、第２配線３２は、下部電極２２に接続されている。また、第３配線３３は、電界制御電極２３に接続されている。   In FIG. 5, the MTJ element 1 is formed of a free magnetic layer 11, a tunnel insulating layer (insulating layer) 13 and a fixed magnetic layer 12, and the first wiring 31 is connected (electrically connected) to the upper electrode 21. The second wiring 32 is connected to the lower electrode 22. The third wiring 33 is connected to the electric field control electrode 23.

図６は、図５に示す磁気記憶素子における電界を説明するための図であり、図６(a)は、図５に示す磁気記憶素子における電界を示し、図６(b)は、電界制御電極２３の形状を示すために、図６(a)を上方からみたものである。   6 is a diagram for explaining the electric field in the magnetic memory element shown in FIG. 5, FIG. 6 (a) shows the electric field in the magnetic memory element shown in FIG. 5, and FIG. 6 (b) shows the electric field control. In order to show the shape of the electrode 23, FIG. 6A is viewed from above.

図５および図６(b)に示されるように、電界制御電極２３は、ＭＴＪ素子１の自由磁性層１１(上部電極２１)の周囲に設けられている。図６(b)に示されるように、図５に示す三端子型の磁気記憶素子２００におけるＭＴＪ素子１では、電界制御電極２３に対して所定の電圧(例えば、上部電極２１の電圧よりも低い電圧)を印加することにより、ＭＴＪ素子１の電界を制御する。   As shown in FIGS. 5 and 6B, the electric field control electrode 23 is provided around the free magnetic layer 11 (upper electrode 21) of the MTJ element 1. As shown in FIG. 6B, in the MTJ element 1 in the three-terminal magnetic memory element 200 shown in FIG. 5, a predetermined voltage (for example, lower than the voltage of the upper electrode 21) with respect to the electric field control electrode 23. The electric field of the MTJ element 1 is controlled by applying a voltage.

すなわち、電界制御電極２３は、ＭＴＪ素子１の上部電極２１に近接して配置され、自由磁性層１１における上部電極２１および下部電極２２間の電界を制御する。このように、自由磁性層１１の周囲に電界制御電極２３を設けて所定の電圧を印加することで、自由磁性層１１における磁化方向を、各電極に対する電圧の印加で制御することができるようになっている。   That is, the electric field control electrode 23 is disposed close to the upper electrode 21 of the MTJ element 1 and controls the electric field between the upper electrode 21 and the lower electrode 22 in the free magnetic layer 11. Thus, by providing the electric field control electrode 23 around the free magnetic layer 11 and applying a predetermined voltage, the magnetization direction in the free magnetic layer 11 can be controlled by applying a voltage to each electrode. It has become.

ところで、図５の参照符号Ｒ１で示されるように、例えば、図５に示す三端子型の磁気記憶素子２００において、第１配線３１は、上部電極２１に対して電気的に接続されるが、このとき、新たに設けた電界制御電極２３にも短絡する虞がある。   Incidentally, as indicated by reference numeral R1 in FIG. 5, for example, in the three-terminal magnetic memory element 200 shown in FIG. 5, the first wiring 31 is electrically connected to the upper electrode 21. At this time, the electric field control electrode 23 newly provided may be short-circuited.

すなわち、半導体の製造技術は、日進月歩で進化しており、磁気抵抗メモリに対しても微細化および高集積化が求められ、例えば、上述した第１配線３１と電界制御電極２３の短絡が発生する虞も大きなものとなると考えられる。   That is, the semiconductor manufacturing technology is constantly evolving, and miniaturization and high integration are also required for the magnetoresistive memory. For example, the short circuit between the first wiring 31 and the electric field control electrode 23 described above occurs. The fear is also likely to be great.

しかしながら、このような微細な三端子型の磁気記憶素子２００において、上部電極２１との電気的接続(導電性)を確保しつつ、電界制御電極２３との十分な絶縁性を持たせることのできる第１配線３１を形成するのは難しいものとなっている。すなわち、簡単な処理で磁気記憶素子の電極と配線間の短絡を防止することは、困難なものとなっている。   However, in such a fine three-terminal magnetic memory element 200, it is possible to provide sufficient insulation with the electric field control electrode 23 while ensuring electrical connection (conductivity) with the upper electrode 21. It is difficult to form the first wiring 31. That is, it is difficult to prevent a short circuit between the electrode of the magnetic memory element and the wiring by a simple process.

以下、本実施形態に係る磁気記憶素子，磁気抵抗メモリおよび磁気記憶素子の製造方法の実施例を、添付図面を参照して詳述する。図７は、本実施形態に係る磁気記憶素子の一実施例を模式的に示す図であり、三端子型の磁気記憶素子の一例を示すものである。   Hereinafter, examples of the magnetic memory element, the magnetoresistive memory, and the method of manufacturing the magnetic memory element according to the present embodiment will be described in detail with reference to the accompanying drawings. FIG. 7 is a diagram schematically illustrating an example of the magnetic memory element according to the present embodiment, and illustrates an example of a three-terminal magnetic memory element.

図７と、前述した図５の比較から明らかなように、本実施例に係る三端子型の磁気記憶素子３００は、構造として図５および図６(b)を参照して説明した磁気記憶素子２００と同様である。   As is apparent from the comparison between FIG. 7 and FIG. 5 described above, the three-terminal magnetic memory element 300 according to the present embodiment has the structure described with reference to FIGS. 5 and 6B as the structure. 200.

ここで、本実施例の磁気記憶素子３００は、例えば、第１配線３１を形成する前に、窒化処理または酸化処理を行い、上部電極２１を第１配線３１と電気的に接続し、かつ、電界制御電極２３を第１配線３１から電気的に絶縁するようになっている。   Here, the magnetic memory element 300 according to the present embodiment performs, for example, nitriding treatment or oxidation treatment before forming the first wiring 31, electrically connecting the upper electrode 21 to the first wiring 31, and The electric field control electrode 23 is electrically insulated from the first wiring 31.

例えば、上部電極２１が第１配線３１に接する上部電極最表面２１ａを、上部電極２１の材料の導電性窒化物とし、電界制御電極２３が第１配線３１に接する電界制御電極最表面２３ａを、電界制御電極２３の材料の絶縁性窒化物とする。   For example, an upper electrode outermost surface 21 a in which the upper electrode 21 is in contact with the first wiring 31 is a conductive nitride of the material of the upper electrode 21, and an electric field control electrode outermost surface 23 a in which the electric field control electrode 23 is in contact with the first wiring 31 is The material of the electric field control electrode 23 is an insulating nitride.

具体的に、上部電極２１を、導電性を有するタンタル(Ｔa)または窒化チタン(ＴiＮ)で形成した場合、窒化処理することにより、上部電極最表面２１ａは、導電性を有する窒化タンタル(ＴaＮ)または窒化チタンになる。   Specifically, when the upper electrode 21 is formed of conductive tantalum (Ta) or titanium nitride (TiN), the upper electrode outermost surface 21a is formed into a conductive tantalum nitride (TaN) by nitriding. Or it becomes titanium nitride.

また、電界制御電極２３を、導電性を有するアルミニウム(Ａl)，不純物がドーピングされたシリコン(Ｓi)またはアルミニウムシリコン(ＡlＳi)で形成した場合、窒化処理することにより、電界制御電極最表面２３ａは、絶縁性を有することになる。すなわち、窒化処理された電界制御電極最表面２３ａは、絶縁性の窒化アルミニウム(ＡlＮ)，窒化シリコン(ＳiＮ)または窒化アルミニウムシリコン(ＡlＳiＮ)になる。   Further, when the electric field control electrode 23 is formed of conductive aluminum (Al), impurity-doped silicon (Si) or aluminum silicon (AlSi), the electric field control electrode outermost surface 23a is obtained by nitriding. , It will have insulating properties. That is, the nitrided electric field control electrode outermost surface 23a is made of insulating aluminum nitride (AlN), silicon nitride (SiN), or aluminum nitride silicon (AlSiN).

ここで、上部電極２１における上部電極最表面２１ａの窒化処理、並びに、電界制御電極２３における電界制御電極最表面２３ａの窒化処理は、１回の処理として同時に行うことが可能である。   Here, the nitriding treatment of the upper electrode outermost surface 21a in the upper electrode 21 and the nitriding treatment of the electric field control electrode outermost surface 23a in the electric field control electrode 23 can be performed simultaneously as one treatment.

或いは、例えば、上部電極２１が第１配線３１に接する上部電極最表面２１ａを、上部電極２１の材料の導電性酸化物とし、電界制御電極２３が第１配線３１に接する電界制御電極最表面２３ａを、電界制御電極２３の材料の絶縁性酸化物とする。   Alternatively, for example, the upper electrode outermost surface 21 a in which the upper electrode 21 is in contact with the first wiring 31 is made of a conductive oxide of the material of the upper electrode 21, and the electric field control electrode 23 is in contact with the first wiring 31. Is an insulating oxide of the material of the electric field control electrode 23.

具体的に、上部電極２１を、導電性を有するイリジウム(Ｉr)，白金(Ｐt)またはルテニウム(Ｒu)で形成した場合、酸化処理することにより、上部電極最表面２１ａは、導電性を有する酸化イリジウム(ＩrＯ)，酸化白金(ＰtＯ)または酸化ルテニウム(ＲuＯ)になる。   Specifically, when the upper electrode 21 is formed of conductive iridium (Ir), platinum (Pt), or ruthenium (Ru), the upper electrode outermost surface 21a is oxidized by the oxidation treatment. It becomes iridium (IrO), platinum oxide (PtO) or ruthenium oxide (RuO).

また、電界制御電極２３を、導電性を有するアルミニウム，不純物がドーピングされたシリコンまたはアルミニウムシリコンで形成した場合、酸化処理することにより、電界制御電極最表面２３ａは、絶縁性を有することになる。すなわち、酸化処理された電界制御電極最表面２３ａは、絶縁性の酸化アルミニウム(ＡlＯ)，酸化シリコン(ＳiＯ)または酸化アルミニウムシリコン(ＡlＳiＯ)になる。   Further, when the electric field control electrode 23 is formed of conductive aluminum, silicon doped with impurities, or aluminum silicon, the electric field control electrode outermost surface 23a has insulating properties by oxidation treatment. That is, the oxidized electric field control electrode outermost surface 23a becomes insulating aluminum oxide (AlO), silicon oxide (SiO), or aluminum oxide silicon (AlSiO).

ここで、上部電極２１における上部電極最表面２１ａの酸化処理、並びに、電界制御電極２３における電界制御電極最表面２３ａの酸化処理は、１回の処理として同時に行うことが可能である。   Here, the oxidation treatment of the upper electrode outermost surface 21a in the upper electrode 21 and the oxidation treatment of the electric field control electrode outermost surface 23a in the electric field control electrode 23 can be performed simultaneously as one treatment.

このように、本実施例の磁気記憶素子３００によれば、例えば、電界制御電極２３と第３配線３３が接触しても、電界制御電極最表面２３ａは、窒化処理または酸化処理により絶縁性を有することになっているため、短絡という問題を回避することができる。   Thus, according to the magnetic memory element 300 of the present embodiment, for example, even if the electric field control electrode 23 and the third wiring 33 are in contact, the electric field control electrode outermost surface 23a is insulative by nitriding or oxidizing. Therefore, the problem of short circuit can be avoided.

なお、図７に示す三端子型の磁気記憶素子３００の構造、上述した上部電極２１および電界制御電極２３の材料、並びに、窒化または酸化処理は、単なる例であり、それぞれ様々な変形および変更が可能なのはいうまでもない。   The structure of the three-terminal magnetic memory element 300 shown in FIG. 7, the materials of the upper electrode 21 and the electric field control electrode 23, and the nitriding or oxidizing treatment described above are merely examples, and various modifications and changes can be made. It goes without saying that it is possible.

図８は、図７に示す磁気記憶素子により磁気抵抗メモリを形成する場合における１つのメモリセルを示す等価回路図であり、１つのメモリセルは、磁気記憶素子３００およびアクセス制御用のトランジスタ９により形成されている。   FIG. 8 is an equivalent circuit diagram showing one memory cell when the magnetoresistive memory is formed by the magnetic memory element shown in FIG. 7. One memory cell is composed of the magnetic memory element 300 and the access control transistor 9. Is formed.

すなわち、図８と、前述した図４の比較から明らかなように、図８に示す三端子型の磁気記憶素子３００は、図４に示す二端子型の磁気記憶素子１００の等価回路図に対して、電界制御電極(第３電極)２３に接続される第３配線３３が追加されている。   That is, as apparent from the comparison between FIG. 8 and FIG. 4 described above, the three-terminal magnetic memory element 300 shown in FIG. 8 is equivalent to the equivalent circuit diagram of the two-terminal magnetic memory element 100 shown in FIG. Thus, a third wiring 33 connected to the electric field control electrode (third electrode) 23 is added.

図８において、他の構成は、前述した図４と同様であり、例えば、上部電極２１は、ビット線ＢＬ(第１配線３１)に接続され、下部電極２２に接続された第２配線３２は、トランジスタ９のドレインに接続され、トランジスタ９のソースは、接地されている。また、トランジスタ９のゲートには、ワード線ＷＬに接続され、電界制御電極２３に接続された第３配線３３には、制御電圧が印加されるようになっている。   8, the other configuration is the same as that of FIG. 4 described above. For example, the upper electrode 21 is connected to the bit line BL (first wiring 31), and the second wiring 32 connected to the lower electrode 22 is Are connected to the drain of the transistor 9, and the source of the transistor 9 is grounded. The gate of the transistor 9 is connected to the word line WL, and a control voltage is applied to the third wiring 33 connected to the electric field control electrode 23.

ここで、図８に示すメモリセル(磁気記憶素子３００およびトランジスタ９)をマトリクス状に複数配置し、知られているロウデコーダ，コラムデコーダ，書き込み回路および読み出し回路等を適用することでＭＲＡＭ(磁気抵抗メモリ)を形成することができる。   Here, a plurality of memory cells (magnetic storage element 300 and transistor 9) shown in FIG. 8 are arranged in a matrix, and a known row decoder, column decoder, write circuit, read circuit, and the like are applied to the MRAM (magnetic Resistive memory) can be formed.

なお、本実施例の三端子型の磁気記憶素子３００の動作は、図５および図６を参照して説明したのと同様であり、電界制御電極２３に印加される制御電圧により自由磁性層１１の磁化方向を変化させ、データ『０』，『１』を書き込むようになっている。   The operation of the three-terminal magnetic memory element 300 of this embodiment is the same as that described with reference to FIGS. 5 and 6, and the free magnetic layer 11 is controlled by the control voltage applied to the electric field control electrode 23. The data “0” and “1” are written by changing the magnetization direction.

図９〜図１１は、本実施形態に係る磁気記憶素子の製造方法の一実施例を説明するための図であり、図１２は、図９〜図１１に示す磁気記憶素子の製造方法により製造された磁気記憶素子の代表的な構造の例を示す図であり、表としてまとめたものである。   9 to 11 are diagrams for explaining an example of the method for manufacturing the magnetic memory element according to the present embodiment, and FIG. 12 is manufactured by the method for manufacturing the magnetic memory element shown in FIGS. 9 to 11. It is a figure which shows the example of the typical structure of the magnetic storage element made, and put together as a table | surface.

ここで、図９(a)〜図９(f)は、本実施例の磁気記憶素子の製造方法における第１工程〜第６工程に対応し、図１０(a)〜図１０(f)は、第７工程〜第１２工程に対応し、そして、図１１(a)〜図１０(ｅ)は、第１３工程〜第１７工程に対応する。   Here, FIG. 9A to FIG. 9F correspond to the first to sixth steps in the method of manufacturing the magnetic memory element of this example, and FIG. 10A to FIG. , Corresponding to the seventh step to the twelfth step, and FIGS. 11A to 10E correspond to the thirteenth step to the seventeenth step.

また、図１２において、成膜は、ix→viii→…→ii→iの順になる。なお、図１２に示す磁性層の材料および膜厚(例えば、具体例１，２等)は、単なる例であり、様々に変更および変形することができるのはいうまでもない。   In FIG. 12, film formation is performed in the order of ix → viii →... → ii → i. Note that the material and film thickness (for example, specific examples 1 and 2 etc.) of the magnetic layer shown in FIG. 12 are merely examples, and needless to say, various changes and modifications can be made.

まず、図９(a)に示されるように、例えば、シリコン基板５上に層間膜４２(例えば、ＳiＯ₂，ＳiＮ等)を形成したウエハに対して、下部電極２２，磁性層(固定磁性層)１２、絶縁層(トンネル絶縁層)、磁性層(自由磁性層)１１および上部電極２１を順に成膜する。 First, as shown in FIG. 9A, for example, a lower electrode 22 and a magnetic layer (fixed magnetic layer) are formed on a wafer in which an interlayer film 42 (eg, SiO ₂ , SiN, etc.) is formed on a silicon substrate 5. ) 12, an insulating layer (tunnel insulating layer), a magnetic layer (free magnetic layer) 11, and an upper electrode 21 are sequentially formed.

ここで、後述する図１１(c)の処理を窒化処理とする場合、上部電極２１は、例えば、導電性を有するタンタル(Ｔa)または窒化チタン(ＴiＮ)で形成する。これにより、図１１(c)の窒化処理で上部電極最表面２１ａが窒化タンタル(ＴaＮ)または窒化チタンになっても導電性を有するため、第１配線３１に対して電気的に接続することが可能になる。   Here, when the process of FIG. 11C described later is a nitriding process, the upper electrode 21 is formed of, for example, conductive tantalum (Ta) or titanium nitride (TiN). Thus, even if the upper electrode outermost surface 21a becomes tantalum nitride (TaN) or titanium nitride by the nitriding treatment of FIG. 11C, it has conductivity, so that it can be electrically connected to the first wiring 31. It becomes possible.

或いは、後述する図１１(c)の処理を酸化処理とする場合、上部電極２１は、例えば、導電性を有するイリジウム(Ｉr)，白金(Ｐt)またはルテニウム(Ｒu)で形成する。これにより、図１１(c)の酸化処理で上部電極最表面２１ａが酸化イリジウム(ＩrＯ)，酸化白金(ＰtＯ)または酸化ルテニウム(ＲuＯ)になっても導電性を有するため、第１配線３１に対して電気的に接続することが可能になる。   Alternatively, when the process of FIG. 11C described later is an oxidation process, the upper electrode 21 is formed of, for example, conductive iridium (Ir), platinum (Pt), or ruthenium (Ru). Accordingly, even if the upper electrode outermost surface 21a becomes iridium oxide (IrO), platinum oxide (PtO), or ruthenium oxide (RuO) by the oxidation treatment of FIG. It becomes possible to connect electrically.

次に、図９(b)に示されるように、ＭＴＪ素子１を設けるために、所定形状のレジストマスクを使用してレジスト６１を形成し、ＭＴＪ露光を行う。ここで、ＭＴＪ素子１のサイズとしては、例えば、現在２０ｎｍ〜１００ｎｍ程度であるが、高密度化の観点からは、より小さいサイズが好ましい。   Next, as shown in FIG. 9B, in order to provide the MTJ element 1, a resist 61 is formed using a resist mask having a predetermined shape, and MTJ exposure is performed. Here, the size of the MTJ element 1 is, for example, about 20 nm to 100 nm at present, but a smaller size is preferable from the viewpoint of high density.

さらに、図９(c)に示されるように、上部電極２１の加工を行い、続いてこの上部電極(例えば、Ｔaハードマスク)を用いてＭＴＪ素子１(自由磁性層１１)の加工を行う。このとき、例えば、誘導結合プラズマ(ＩＣＰ：Inductively Coupled Plasm)エッチング装置を用いることができる。   Further, as shown in FIG. 9C, the upper electrode 21 is processed, and then the MTJ element 1 (free magnetic layer 11) is processed using the upper electrode (for example, Ta hard mask). At this time, for example, an inductively coupled plasma (ICP) etching apparatus can be used.

また、図９(d)に示されるように、ＭＴＪ素子１のカバー膜(カバー絶縁層４１：例えば、ＳiＮ，ＭgＯ等)を成膜する。ここで、カバー膜の膜厚としては、例えば、５ｎｍ〜３０ｎｍ程度とすることができる。   Further, as shown in FIG. 9D, a cover film (cover insulating layer 41: for example, SiN, MgO, etc.) of the MTJ element 1 is formed. Here, the film thickness of the cover film can be, for example, about 5 nm to 30 nm.

さらに、図９(e)に示されるように、レジスト６２を形成し、ＭＴＪ素子１の絶縁層(トンネル絶縁層)１３および固定磁性層１２を加工するための露光を行い、そして、図９(f)に示されるように、絶縁層１３および固定磁性層１２のエッチングを行う。なお、このエッチングは、下部電極２２上で止めるようになっている。   Further, as shown in FIG. 9 (e), a resist 62 is formed, exposure for processing the insulating layer (tunnel insulating layer) 13 and the pinned magnetic layer 12 of the MTJ element 1 is performed, and FIG. As shown in f), the insulating layer 13 and the pinned magnetic layer 12 are etched. This etching is stopped on the lower electrode 22.

次に、図１０(a)に示されるように、例えば、一般的なスパッタ法を適用して、電界制御電極２３の成膜を行う。   Next, as shown in FIG. 10A, the electric field control electrode 23 is formed by applying, for example, a general sputtering method.

ここで、後述する図１１(c)の処理を窒化処理とする場合、電界制御電極２３は、例えば、導電性を有するアルミニウム(Ａl)，不純物がドーピングされたシリコン(Ｓi)またはアルミニウムシリコン(ＡlＳi)で形成する。これにより、図１１(c)の窒化処理で電界制御電極最表面２３ａは、絶縁性の窒化アルミニウム(ＡlＮ)，窒化シリコン(ＳiＮ)または窒化アルミニウムシリコン(ＡlＳiＮ)になり、第１配線３１から電気的に絶縁することが可能になる。   Here, when the process of FIG. 11C described later is a nitriding process, the electric field control electrode 23 is made of, for example, conductive aluminum (Al), impurity-doped silicon (Si), or aluminum silicon (AlSi). ). As a result, the electric field control electrode outermost surface 23a is made of insulating aluminum nitride (AlN), silicon nitride (SiN), or aluminum nitride silicon (AlSiN) in the nitriding process of FIG. Can be electrically insulated.

或いは、後述する図１１(c)の処理を酸化処理とする場合、電界制御電極２３は、例えば、導電性を有するアルミニウム，不純物がドーピングされたシリコンまたはアルミニウムシリコンで形成する。これにより、図１１(c)の酸化処理で電界制御電極最表面２３ａは、絶縁性の酸化アルミニウム(ＡlＯ)，酸化シリコン(ＳiＯ)または酸化アルミニウムシリコン(ＡlＳiＯ)になり、第１配線３１から電気的に絶縁することが可能になる。   Alternatively, when the process of FIG. 11C described later is an oxidation process, the electric field control electrode 23 is formed of, for example, conductive aluminum, silicon doped with impurities, or aluminum silicon. Accordingly, the electric field control electrode outermost surface 23a is made of insulating aluminum oxide (AlO), silicon oxide (SiO), or aluminum oxide silicon (AlSiO) by the oxidation treatment of FIG. Can be electrically insulated.

また、図１０(b)に示されるように、レジスト６３を形成し、電界制御電極２３を加工するための露光を行い、さらに、図１０(c)に示されるように、電界制御電極２３の加工を行う。そして、図１０(d)に示されるように、レジスト６４を形成し、下部電極２２を加工するための露光を行い、さらに、図１０(e)に示されるように、下部電極２２の加工を行う。   Further, as shown in FIG. 10B, a resist 63 is formed, and exposure for processing the electric field control electrode 23 is performed. Further, as shown in FIG. Processing. Then, as shown in FIG. 10 (d), a resist 64 is formed, exposure for processing the lower electrode 22 is performed, and further, the lower electrode 22 is processed as shown in FIG. 10 (e). Do.

次に、図１０(f)に示されるように、ＭＴＪ素子１の平坦化を行うため、例えば、一般的な化学気相成長(ＣＶＤ：Chemical Vapor Deposition)法を適用して、層間膜(例えば、ＳiＯ₂)４２を形成する。 Next, as shown in FIG. 10 (f), in order to planarize the MTJ element 1, for example, a general chemical vapor deposition (CVD) method is applied to form an interlayer film (for example, , SiO ₂ ) 42.

また、図１１(a)に示されるように、例えば、酸化膜の化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)法を適用して、層間膜４２を平坦化する。さらに、図１１(b)に示されるように、例えば、メタルＣＭＰまたは全面エッチバック(例えば、反応性イオンエッチング(ＲＩＥ：Reactive Ion Etching)法を適用して、上部電極２１上の電界制御電極２３および層間膜４２を除去する。   Further, as shown in FIG. 11A, the interlayer film 42 is planarized by applying, for example, a chemical mechanical polishing (CMP) method of an oxide film. Furthermore, as shown in FIG. 11B, for example, by applying metal CMP or full surface etch back (for example, reactive ion etching (RIE) method), the electric field control electrode 23 on the upper electrode 21 is applied. Then, the interlayer film 42 is removed.

ここで、例えば、電界制御電極２３がＡl(アルミニウム)の場合、メタルＣＭＰ法の適用が困難なため、全面エッチバック(ＲＩＥ)法を適用して上部電極２１上の電界制御電極２３および層間膜４２を除去する。   Here, for example, when the electric field control electrode 23 is Al (aluminum), it is difficult to apply the metal CMP method. Therefore, the electric field control electrode 23 and the interlayer film on the upper electrode 21 are applied by applying the whole surface etch back (RIE) method. 42 is removed.

また、例えば、電界制御電極２３がＴi(チタン)やＴa(タンタル)の場合は、メタルＣＭＰ法も適用可能であるが、処理の簡便性から、ＲＩＥ法を選択するのが好ましいと考えられる。また、層間膜４２(ＳiＯ₂)は、メタルＣＭＰ法でも処理することが可能である。 For example, when the electric field control electrode 23 is Ti (titanium) or Ta (tantalum), the metal CMP method can be applied, but it is considered preferable to select the RIE method because of the simplicity of processing. The interlayer film 42 (SiO ₂ ) can also be processed by metal CMP.

なお、例えば、図１２における具体例２の場合、上記処理において電界制御電極２３およびと層間膜４２だけでなく、上部電極２１の最表面(上部電極最表面２１ａ)のＴaも含めて、除去するように処理時間を設定する。すなわち、上部電極最表面２１ａにＴaが残存していると、例えば、次の図１１(c)で酸化表面処理を行う場合、酸化され絶縁化されてしまうので好ましくないからである。   For example, in the case of the specific example 2 in FIG. 12, not only the electric field control electrode 23 and the interlayer film 42 but also Ta on the outermost surface of the upper electrode 21 (upper electrode uppermost surface 21a) are removed in the above process. Set the processing time as follows. That is, if Ta remains on the uppermost electrode uppermost surface 21a, for example, when the oxidized surface treatment is performed in the next FIG. 11C, it is not preferable because it is oxidized and insulated.

そして、図１１(c)に示されるように、プラズマ照射による表面処理を行う。このとき、例えば、窒素(Ｎ₂)またはアンモニア(ＮＨ₄)ガスを用いてプラズマを発生させ、表面７を窒化処理するか、或いは、酸素(Ｏ₂)ガスを用いてプラズマを発生させ、表面７を酸化処理する。 Then, as shown in FIG. 11 (c), surface treatment by plasma irradiation is performed. At this time, for example, plasma is generated using nitrogen (N ₂ ) or ammonia (NH ₄ ) gas and the surface 7 is nitrided, or plasma is generated using oxygen (O ₂ ) gas, 7 is oxidized.

この際、基板温度は高い方が好ましいが、例えば、自由磁性層１１および固定磁性層１２に対して元素拡散等影響が大きいため、２００℃以下程度に抑えるのが好ましい。特に、酸化処理を行う場合、上部電極２１に用いるＲu(ルテニウム)やＩr(イリジウム)は、過酸化状態になると昇華するため、より低温で処理するのが好ましい。   At this time, it is preferable that the substrate temperature is high. However, since the influence of element diffusion or the like is large on the free magnetic layer 11 and the pinned magnetic layer 12, for example, it is preferably suppressed to about 200 ° C. or less. In particular, when oxidation treatment is performed, Ru (ruthenium) and Ir (iridium) used for the upper electrode 21 sublimate in a peroxidized state, and therefore, it is preferable to treat at a lower temperature.

なお、前述したように、図１１(c)の処理を窒化処理とする場合、例えば、上部電極２１を、導電性を有するＴaまたはＴiＮで形成し、電界制御電極２３を、導電性を有するＡl，不純物がドーピングされたＳiまたはＡlＳiで形成するのが好ましい。   As described above, when the process of FIG. 11C is a nitriding process, for example, the upper electrode 21 is formed of conductive Ta or TiN, and the electric field control electrode 23 is formed of conductive Al. , It is preferable to form Si or AlSi doped with impurities.

或いは、図１１(c)の処理を酸化処理とする場合、例えば、上部電極２１を、導電性を有するＩr，ＰtまたはＲuで形成し、電界制御電極２３を、導電性を有するＡl，不純物がドーピングされたＳiまたはＡlＳiで形成するのが好ましい。   Alternatively, when the process of FIG. 11C is an oxidation process, for example, the upper electrode 21 is formed of conductive Ir, Pt, or Ru, and the electric field control electrode 23 is formed of conductive Al, impurities. Preferably, it is made of doped Si or AlSi.

さらに、図１１(d)に示されるように、下部電極(第２電極)２２と第２配線３２、および、電界制御電極(第３電極)２３と第３配線３３を接続するためのコンタクトホール８２および８３を形成する。なお、上部電極(第１電極)２１に対しては、上部に直接第１配線３１が形成される。   Furthermore, as shown in FIG. 11D, contact holes for connecting the lower electrode (second electrode) 22 and the second wiring 32, and the electric field control electrode (third electrode) 23 and the third wiring 33. 82 and 83 are formed. For the upper electrode (first electrode) 21, the first wiring 31 is formed directly on the upper part.

そして、図１１(e)に示されるように、第１電極２１に電気的に接続された第１配線３１を形成すると共に、コンタクトホール８３および８２を介して、第２電極２２および第３配線３３に電気的に接続された第２配線３２および第３配線３３を形成する。なお、コンタクトホール８３および８２には、例えば、Ａl(デバイスによっては、銅(Ｃu))を使用して、第２電極２２と第２配線３２、および、第３電極２３と第３配線３３を接続するための導電層が形成される。   Then, as shown in FIG. 11 (e), the first wiring 31 electrically connected to the first electrode 21 is formed, and the second electrode 22 and the third wiring are connected via the contact holes 83 and 82. A second wiring 32 and a third wiring 33 electrically connected to 33 are formed. For the contact holes 83 and 82, for example, Al (copper (Cu) depending on the device) is used to connect the second electrode 22 and the second wiring 32, and the third electrode 23 and the third wiring 33. A conductive layer for connection is formed.

このように、図７を参照して説明した本実施例の三端子型の磁気記憶素子３００は、簡単な処理(例えば、図１１(c)における窒化処理または酸化処理)により磁気記憶素子の電極(第３電極２３)と配線(第１配線３１)間の短絡を防止することができる。   As described above, the three-terminal magnetic memory element 300 according to the present embodiment described with reference to FIG. 7 has the electrodes of the magnetic memory element by a simple process (for example, nitriding or oxidizing in FIG. 11C). A short circuit between the (third electrode 23) and the wiring (first wiring 31) can be prevented.

なお、図９〜図１１を参照して説明した磁気記憶素子は、例えば、図１２に示されるような材料および膜厚等とすることができるが、本実施例の磁気記憶素子の構造および形状，材料の物質や厚み，並びに，製造処理等は、様々な変形および変更が可能である。   The magnetic memory element described with reference to FIGS. 9 to 11 can be made of, for example, the material and the film thickness as shown in FIG. 12, but the structure and shape of the magnetic memory element of this embodiment can be used. The material and thickness of the material and the manufacturing process can be variously modified and changed.

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。   Although the embodiment has been described above, all examples and conditions described herein are described for the purpose of helping understanding of the concept of the invention applied to the invention and the technology. It is not intended to limit the scope of the invention. Nor does such a description of the specification indicate an advantage or disadvantage of the invention. Although embodiments of the invention have been described in detail, it should be understood that various changes, substitutions and modifications can be made without departing from the spirit and scope of the invention.

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
絶縁層を自由磁性層と固定磁性層で挟んだ構造を有し、前記自由磁性層の磁化方向によって抵抗状態が変化する磁気トンネル接合素子と、
前記磁気トンネル接合素子を挟む第１電極および第２電極と、
前記第１電極に近接して配置され、前記自由磁性層における前記第１電極および前記第２電極間の電界を制御する第３電極と、を有し、
前記第１電極および前記第３電極は、第１配線に接している、
ことを特徴とする磁気記憶素子。 Regarding the embodiment including the above examples, the following supplementary notes are further disclosed.
(Appendix 1)
A magnetic tunnel junction element having a structure in which an insulating layer is sandwiched between a free magnetic layer and a pinned magnetic layer, and the resistance state changes depending on the magnetization direction of the free magnetic layer;
A first electrode and a second electrode sandwiching the magnetic tunnel junction element;
A third electrode that is disposed adjacent to the first electrode and controls an electric field between the first electrode and the second electrode in the free magnetic layer;
The first electrode and the third electrode are in contact with the first wiring;
A magnetic memory element.

（付記２）
前記第３電極は、前記自由磁性層の周囲に設けられている、
ことを特徴とする付記１に記載の磁気記憶素子。 (Appendix 2)
The third electrode is provided around the free magnetic layer;
The magnetic memory element according to appendix 1, wherein:

（付記３）
前記第１配線は、前記第１電極に電気的に接続されると共に、前記第３電極から電気的に絶縁される、
ことを特徴とする付記１または付記２に記載の磁気記憶素子。 (Appendix 3)
The first wiring is electrically connected to the first electrode and electrically insulated from the third electrode.
The magnetic memory element according to appendix 1 or appendix 2, characterized in that

（付記４）
前記第１電極において、前記第１電極が前記第１配線に接する第１電極最表面は、前記第１電極の材料の導電性窒化物であり、
前記第３電極において、前記第３電極が前記第１配線に接する第３電極最表面は、前記第３電極の材料の絶縁性窒化物である、
ことを特徴とする付記３に記載の磁気記憶素子。 (Appendix 4)
In the first electrode, the first electrode outermost surface where the first electrode is in contact with the first wiring is a conductive nitride of a material of the first electrode,
In the third electrode, the third electrode outermost surface where the third electrode is in contact with the first wiring is an insulating nitride of the material of the third electrode.
The magnetic memory element according to appendix 3, wherein:

（付記５）
前記第１電極は、タンタルまたは窒化チタンであり、前記第１電極最表面は、窒化タンタルまたは窒化チタンであり、
前記第３電極は、アルミニウム，不純物がドーピングされたシリコンまたはアルミニウムシリコンであり、前記第３電極最表面は、窒化アルミニウム，窒化シリコンまたは窒化アルミニウムシリコンである、
ことを特徴とする付記４に記載の磁気記憶素子。 (Appendix 5)
The first electrode is tantalum or titanium nitride, the first electrode outermost surface is tantalum nitride or titanium nitride,
The third electrode is aluminum, silicon doped with an impurity, or aluminum silicon, and the third electrode outermost surface is aluminum nitride, silicon nitride, or aluminum nitride silicon.
The magnetic memory element according to appendix 4, wherein:

（付記６）
前記第１電極において、前記第１電極が前記第１配線に接する第１電極最表面は、前記第１電極の材料の導電性酸化物であり、
前記第３電極において、前記第３電極が前記第１配線に接する第３電極最表面は、前記第３電極の材料の絶縁性酸化物である、
ことを特徴とする付記３に記載の磁気記憶素子。 (Appendix 6)
In the first electrode, the first electrode outermost surface where the first electrode is in contact with the first wiring is a conductive oxide of a material of the first electrode,
In the third electrode, the third electrode outermost surface where the third electrode is in contact with the first wiring is an insulating oxide of a material of the third electrode.
The magnetic memory element according to appendix 3, wherein:

（付記７）
前記第１電極は、イリジウム，白金またはルテニウムであり、前記第１電極最表面は、酸化イリジウム，酸化白金または酸化ルテニウムであり、
前記第３電極は、アルミニウム，不純物がドーピングされたシリコンまたはアルミニウムシリコンであり、前記第３電極最表面は、酸化アルミニウム，酸化シリコンまたは酸化アルミニウムシリコンである、
ことを特徴とする付記６に記載の磁気記憶素子。 (Appendix 7)
The first electrode is iridium, platinum or ruthenium, and the first electrode outermost surface is iridium oxide, platinum oxide or ruthenium oxide,
The third electrode is aluminum, silicon doped with impurities or aluminum silicon, and the third electrode outermost surface is aluminum oxide, silicon oxide or aluminum oxide silicon.
The magnetic memory element according to appendix 6, wherein:

（付記８）
さらに、
前記第２電極に対して電気的に接続された第２配線と、
前記第３電極に対して電気的に接続された第３配線と、を有する、
ことを特徴とする付記１乃至付記７のいずれか１項に記載の磁気記憶素子。 (Appendix 8)
further,
A second wiring electrically connected to the second electrode;
A third wiring electrically connected to the third electrode;
8. The magnetic memory element according to any one of appendices 1 to 7, wherein

（付記９）
データを記憶する付記１乃至付記８のいずれか１項に記載の磁気記憶素子，および，前記磁気記憶素子に対するアクセスを制御するトランジスタの組を、複数有する、
ことを特徴とする磁気抵抗メモリ。 (Appendix 9)
The magnetic storage element according to any one of appendix 1 to appendix 8 that stores data, and a plurality of sets of transistors that control access to the magnetic storage element,
A magnetoresistive memory characterized by the above.

（付記１０）
絶縁層を自由磁性層と固定磁性層で挟んだ構造を有し、前記自由磁性層の磁化方向によって抵抗状態が変化する磁気トンネル接合素子と、
前記磁気トンネル接合素子を挟む第１電極および第２電極と、
前記自由磁性層の周囲に設けられ、前記第１電極および前記第２電極間の電界を制御する第３電極と、を有し、前記第１電極および前記第３電極は、第１配線に接している磁気記憶素子の製造方法であって、
前記第１電極を前記第１配線に電気的に接続する第１処理、および、前記第３電極を前記第１配線から電気的に絶縁する第２処理を同時に行う、
ことを特徴とする磁気記憶素子の製造方法。 (Appendix 10)
A magnetic tunnel junction element having a structure in which an insulating layer is sandwiched between a free magnetic layer and a pinned magnetic layer, and the resistance state changes depending on the magnetization direction of the free magnetic layer;
A first electrode and a second electrode sandwiching the magnetic tunnel junction element;
A third electrode that is provided around the free magnetic layer and controls an electric field between the first electrode and the second electrode, wherein the first electrode and the third electrode are in contact with the first wiring. A method for manufacturing a magnetic memory element comprising:
Simultaneously performing a first process of electrically connecting the first electrode to the first wiring and a second process of electrically insulating the third electrode from the first wiring;
A method of manufacturing a magnetic memory element.

（付記１１）
同時に行う前記第１処理および前記第２処理は、窒化処理であり、
前記第１電極において、前記第１電極が前記第１配線に接する第１電極最表面を、前記第１電極の材料の導電性窒化物とすることにより、前記第１電極を前記第１配線に電気的に接続し、
前記第３電極において、前記第３電極が前記第１配線に接する第３電極最表面を、前記第３電極の材料の絶縁性窒化物とすることにより、前記第３電極を前記第１配線から電気的に絶縁する、
ことを特徴とする付記１０に記載の磁気記憶素子の製造方法。 (Appendix 11)
The first process and the second process performed simultaneously are nitriding processes,
In the first electrode, the first electrode outermost surface in contact with the first wiring is made of a conductive nitride of the material of the first electrode, so that the first electrode becomes the first wiring. Electrically connect,
In the third electrode, the third electrode outermost surface in contact with the first wiring is made of an insulating nitride of the material of the third electrode, whereby the third electrode is separated from the first wiring. Electrically insulating,
The method for manufacturing a magnetic memory element according to appendix 10, wherein:

（付記１２）
前記第１電極の材料は、タンタルまたは窒化チタンが使用され、前記窒化処理により、前記第１電極最表面は、窒化タンタルまたは窒化チタンになり、
前記第３電極の材料は、アルミニウム，不純物がドーピングされたシリコンまたはアルミニウムシリコンが使用され、前記窒化処理により、前記第３電極最表面は、窒化アルミニウム，窒化シリコンまたは窒化アルミニウムシリコンになる、
ことを特徴とする付記１１に記載の磁気記憶素子の製造方法。 (Appendix 12)
As the material of the first electrode, tantalum or titanium nitride is used. By the nitriding treatment, the outermost surface of the first electrode becomes tantalum nitride or titanium nitride.
The material of the third electrode is aluminum, silicon doped with impurities, or aluminum silicon. By the nitriding treatment, the outermost surface of the third electrode becomes aluminum nitride, silicon nitride, or aluminum nitride silicon.
The method for manufacturing a magnetic memory element according to appendix 11, wherein:

（付記１３）
同時に行う前記第１処理および前記第２処理は、酸化処理であり、
前記第１電極において、前記第１電極が前記第１配線に接する第１電極最表面を、前記第１電極の材料の導電性酸化物とすることにより、前記第１電極を前記第１配線に電気的に接続し、
前記第３電極において、前記第３電極が前記第１配線に接する第３電極最表面を、前記第３電極の材料の絶縁性酸化物とすることにより、前記第３電極を前記第１配線から電気的に絶縁する、
ことを特徴とする付記１０に記載の磁気記憶素子の製造方法。 (Appendix 13)
The first treatment and the second treatment performed simultaneously are oxidation treatments,
In the first electrode, the first electrode outermost surface that is in contact with the first wiring is made of a conductive oxide of a material of the first electrode, whereby the first electrode is used as the first wiring. Electrically connect,
In the third electrode, the third electrode outermost surface that is in contact with the first wiring is made of an insulating oxide of a material of the third electrode, so that the third electrode is separated from the first wiring. Electrically insulating,
The method for manufacturing a magnetic memory element according to appendix 10, wherein:

（付記１４）
前記第１電極の材料は、イリジウム，白金またはルテニウムが使用され、前記酸化処理により、前記第１電極最表面は、酸化イリジウム，酸化白金または酸化ルテニウムになり、
前記第３電極の材料は、アルミニウム，不純物がドーピングされたシリコンまたはアルミニウムシリコンが使用され、前記酸化処理により、前記第３電極最表面は、酸化アルミニウム，酸化シリコンまたは酸化アルミニウムシリコンになる、
ことを特徴とする付記１３に記載の磁気記憶素子の製造方法。 (Appendix 14)
As the material of the first electrode, iridium, platinum or ruthenium is used. By the oxidation treatment, the outermost surface of the first electrode becomes iridium oxide, platinum oxide or ruthenium oxide.
The material of the third electrode is aluminum, silicon doped with impurities, or aluminum silicon. By the oxidation treatment, the outermost surface of the third electrode becomes aluminum oxide, silicon oxide, or aluminum oxide silicon.
14. The method for manufacturing a magnetic memory element according to appendix 13, wherein

（付記１５）
さらに、
前記第２電極に対して電気的に接続された第２配線を設け、
前記第３電極に対して電気的に接続された第３配線を設ける、処理を行う、
ことを特徴とする付記１０乃至付記１４のいずれか１項に記載の磁気記憶素子の製造方法。 (Appendix 15)
further,
Providing a second wiring electrically connected to the second electrode;
Providing a third wiring electrically connected to the third electrode;
15. The method for manufacturing a magnetic memory element according to any one of appendix 10 to appendix 14, wherein the method is manufactured.

１ 磁気トンネル接合素子(ＭＴＪ素子)
５ 基板
９ トランジスタ
１１ 自由磁性層
１２ 固定磁性層
１３ 絶縁層(トンネル絶縁層)
２１ 上部電極(第１電極)
２１ａ 上部電極最表面(第１電極最表面)
２２ 下部電極(第２電極)
２３ 電界制御電極(第３電極)
２３ａ 電界制御電極最表面(第３電極最表面)
３１ 第１配線(ビット線：ＢＬ)
３２ 第２配線
３３ 第３配線
４１ カバー絶縁層
４２ 層間膜
６１〜６４ レジスト
８２，８３ コンタクトホール
１００，２００，３００ 磁気記憶素子 1 Magnetic tunnel junction element (MTJ element)
5 Substrate 9 Transistor 11 Free magnetic layer 12 Fixed magnetic layer 13 Insulating layer (tunnel insulating layer)
21 Upper electrode (first electrode)
21a Upper electrode outermost surface (first electrode outermost surface)
22 Lower electrode (second electrode)
23 Electric field control electrode (third electrode)
23a Electric field control electrode outermost surface (third electrode outermost surface)
31 1st wiring (bit line: BL)
32 Second wiring 33 Third wiring 41 Cover insulating layer 42 Interlayer film 61-64 Resist 82, 83 Contact hole 100, 200, 300 Magnetic memory element

Claims (9)

絶縁層を自由磁性層と固定磁性層で挟んだ構造を有し、前記自由磁性層の磁化方向によって抵抗状態が変化する磁気トンネル接合素子と、
前記磁気トンネル接合素子を挟む第１電極および第２電極と、
前記第１電極に近接して配置され、前記自由磁性層における前記第１電極および前記第２電極間の電界を制御する第３電極と、を有し、
前記第１電極および前記第３電極は、第１配線に接している、
ことを特徴とする磁気記憶素子。 A magnetic tunnel junction element having a structure in which an insulating layer is sandwiched between a free magnetic layer and a pinned magnetic layer, and the resistance state changes depending on the magnetization direction of the free magnetic layer;
A first electrode and a second electrode sandwiching the magnetic tunnel junction element;
A third electrode that is disposed adjacent to the first electrode and controls an electric field between the first electrode and the second electrode in the free magnetic layer;
The first electrode and the third electrode are in contact with the first wiring;
A magnetic memory element. 前記第３電極は、前記自由磁性層の周囲に設けられている、
ことを特徴とする請求項１に記載の磁気記憶素子。 The third electrode is provided around the free magnetic layer;
The magnetic memory element according to claim 1. 前記第１配線は、前記第１電極に電気的に接続されると共に、前記第３電極から電気的に絶縁される、
ことを特徴とする請求項１または請求項２に記載の磁気記憶素子。 The first wiring is electrically connected to the first electrode and electrically insulated from the third electrode.
The magnetic memory element according to claim 1, wherein the magnetic memory element is a magnetic memory element. 前記第１電極において、前記第１電極が前記第１配線に接する第１電極最表面は、前記第１電極の材料の導電性窒化物であり、
前記第３電極において、前記第３電極が前記第１配線に接する第３電極最表面は、前記第３電極の材料の絶縁性窒化物である、
ことを特徴とする請求項３に記載の磁気記憶素子。 In the first electrode, the first electrode outermost surface where the first electrode is in contact with the first wiring is a conductive nitride of a material of the first electrode,
In the third electrode, the third electrode outermost surface where the third electrode is in contact with the first wiring is an insulating nitride of the material of the third electrode.
The magnetic memory element according to claim 3. 前記第１電極において、前記第１電極が前記第１配線に接する第１電極最表面は、前記第１電極の材料の導電性酸化物であり、
前記第３電極において、前記第３電極が前記第１配線に接する第３電極最表面は、前記第３電極の材料の絶縁性酸化物である、
ことを特徴とする請求項３に記載の磁気記憶素子。 In the first electrode, the first electrode outermost surface where the first electrode is in contact with the first wiring is a conductive oxide of a material of the first electrode,
In the third electrode, the third electrode outermost surface where the third electrode is in contact with the first wiring is an insulating oxide of a material of the third electrode.
The magnetic memory element according to claim 3. データを記憶する請求項１乃至請求項５のいずれか１項に記載の磁気記憶素子，および，前記磁気記憶素子に対するアクセスを制御するトランジスタの組を、複数有する、
ことを特徴とする磁気抵抗メモリ。 The magnetic memory element according to any one of claims 1 to 5 for storing data, and a plurality of sets of transistors for controlling access to the magnetic memory element,
A magnetoresistive memory characterized by the above. 絶縁層を自由磁性層と固定磁性層で挟んだ構造を有し、前記自由磁性層の磁化方向によって抵抗状態が変化する磁気トンネル接合素子と、
前記磁気トンネル接合素子を挟む第１電極および第２電極と、
前記自由磁性層の周囲に設けられ、前記第１電極および前記第２電極間の電界を制御する第３電極と、を有し、前記第１電極および前記第３電極は、第１配線に接している磁気記憶素子の製造方法であって、
前記第１電極を前記第１配線に電気的に接続する第１処理、および、前記第３電極を前記第１配線から電気的に絶縁する第２処理を同時に行う、
ことを特徴とする磁気記憶素子の製造方法。 A magnetic tunnel junction element having a structure in which an insulating layer is sandwiched between a free magnetic layer and a pinned magnetic layer, and the resistance state changes depending on the magnetization direction of the free magnetic layer;
A first electrode and a second electrode sandwiching the magnetic tunnel junction element;
A third electrode that is provided around the free magnetic layer and controls an electric field between the first electrode and the second electrode, wherein the first electrode and the third electrode are in contact with the first wiring. A method for manufacturing a magnetic memory element comprising:
Simultaneously performing a first process of electrically connecting the first electrode to the first wiring and a second process of electrically insulating the third electrode from the first wiring;
A method of manufacturing a magnetic memory element. 同時に行う前記第１処理および前記第２処理は、窒化処理であり、
前記第１電極において、前記第１電極が前記第１配線に接する第１電極最表面を、前記第１電極の材料の導電性窒化物とすることにより、前記第１電極を前記第１配線に電気的に接続し、
前記第３電極において、前記第３電極が前記第１配線に接する第３電極最表面を、前記第３電極の材料の絶縁性窒化物とすることにより、前記第３電極を前記第１配線から電気的に絶縁する、
ことを特徴とする請求項７に記載の磁気記憶素子の製造方法。 The first process and the second process performed simultaneously are nitriding processes,
In the first electrode, the first electrode outermost surface in contact with the first wiring is made of a conductive nitride of the material of the first electrode, so that the first electrode becomes the first wiring. Electrically connect,
In the third electrode, the third electrode outermost surface in contact with the first wiring is made of an insulating nitride of the material of the third electrode, whereby the third electrode is separated from the first wiring. Electrically insulating,
The method of manufacturing a magnetic memory element according to claim 7. 同時に行う前記第１処理および前記第２処理は、酸化処理であり、
前記第１電極において、前記第１電極が前記第１配線に接する第１電極最表面を、前記第１電極の材料の導電性酸化物とすることにより、前記第１電極を前記第１配線に電気的に接続し、
前記第３電極において、前記第３電極が前記第１配線に接する第３電極最表面を、前記第３電極の材料の絶縁性酸化物とすることにより、前記第３電極を前記第１配線から電気的に絶縁する、
ことを特徴とする請求項７に記載の磁気記憶素子の製造方法。 The first treatment and the second treatment performed simultaneously are oxidation treatments,
In the first electrode, the first electrode outermost surface that is in contact with the first wiring is made of a conductive oxide of a material of the first electrode, whereby the first electrode is used as the first wiring. Electrically connect,
In the third electrode, the third electrode outermost surface that is in contact with the first wiring is made of an insulating oxide of a material of the third electrode, so that the third electrode is separated from the first wiring. Electrically insulating,
The method of manufacturing a magnetic memory element according to claim 7.

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