JP2017156401A

JP2017156401A - Dot matrix type display device

Info

Publication number: JP2017156401A
Application number: JP2016036984A
Authority: JP
Inventors: 鈴木　隆信; Takanobu Suzuki; 隆信鈴木
Original assignee: Kyocera Display Corp
Current assignee: Kyocera Display Corp
Priority date: 2016-02-29
Filing date: 2016-02-29
Publication date: 2017-09-07
Anticipated expiration: 2036-02-29
Also published as: JP6608730B2

Abstract

PROBLEM TO BE SOLVED: To enable quite low power consumption to execute a display with a still image display combined with a motion image display, to enable a simple wiring structure to reset a screen display, and further to enable a reset of a display of each pixel part to be surely performed.SOLUTION: In a dot matrix type display device, a drive selection circuit 21 present in each pixel part 4 has: a pixel electrode control circuit 23 that conducts a rewrite drive by an image signal Data in which a pixel electrode 24 having a rewrite drive selected is input; and a holding circuit 22 that conducts a still image drive by the image signal Data in which the pixel electrode 24 having the rewrite drive non-selected is held. The pixel electrode control circuit 23, in which a reset command line 5 is connected that transmits a reset command signal RST for making a pixel electrode voltage and common voltage Vcom same in potential, has a logic circuit 23L with the image signal Data, common voltage Vcom and reset command signal RST as an input, and with control signal Vpc controlling a difference in potential between the pixel electrode voltage and the common voltage Vcom as an output.SELECTED DRAWING: Figure 2

Description

本発明は、基板上に薄膜トランジスタ(Thin Film Transistor :TFT)素子を含む画素電極部が多数形成されているドットマトリクス型表示装置に関する。 The present invention relates to a dot matrix display device in which a large number of pixel electrode portions including thin film transistor (TFT) elements are formed on a substrate.

従来、例えば液晶表示装置(Liquid Crystal Display :LCD)は、TFT素子を含む画素電極部が多数形成されたTFTアレイ側基板と、カラーフィルタ及びブラックマトリクスが形成されたカラーフィルタ側基板とを互いに対向させて、それらの基板を所定の間隔でもって貼り合わせ、それらの基板間に液晶を充填、封入させることによって作製される。 Conventionally, for example, a liquid crystal display (LCD) has a TFT array side substrate on which a large number of pixel electrode portions including TFT elements are formed and a color filter side substrate on which a color filter and a black matrix are formed. Then, the substrates are bonded together at a predetermined interval, and liquid crystal is filled and sealed between the substrates.

従来のドットマトリクス型表示装置の構成について説明する（例えば、特許文献１を参照）。図６は、ドットマトリクス型表示装置の基本構成のブロック回路図であり、表示パネルは16384ドット(縦128ドット×横128ドット)の画素数を有する白黒表示のLCDである。図６において、LCDパネルの一方の横側にゲート信号線駆動回路103が設けられ、LCDパネルの下側に画像信号(ソース信号)線駆動回路104が設けられている。なお、図６において、101はTFT素子、102は共通電圧Vcomを画素部の共通電極に供給する共通電圧線、110は表示部、111はLCDパネルである。TFT素子101は、例えば、アモルファスシリコン（a-Si）等から成る半導体膜を有し、ゲート電極部、ソース電極部、ドレイン電極部の３端子部を有する。そして、ゲート電極部に所定電位の電圧(例えば、３Ｖ，６Ｖ)を印加することにより、ソース電極部とドレイン電極部の間の半導体膜（チャンネル）に電流を流す、スイッチング素子（ゲートトランスファ素子）として機能する。また、画素電極は、一般に酸化インジウムスズ(Indium Tin Oxide :ITO)等から成る透明導電体層から成る。 A configuration of a conventional dot matrix display device will be described (see, for example, Patent Document 1). FIG. 6 is a block circuit diagram of a basic configuration of a dot matrix type display device, and the display panel is a monochrome display LCD having 16384 dots (128 dots long × 128 dots wide). In FIG. 6, a gate signal line driving circuit 103 is provided on one side of the LCD panel, and an image signal (source signal) line driving circuit 104 is provided on the lower side of the LCD panel. In FIG. 6, 101 is a TFT element, 102 is a common voltage line for supplying a common voltage Vcom to the common electrode of the pixel portion, 110 is a display portion, and 111 is an LCD panel. The TFT element 101 has, for example, a semiconductor film made of amorphous silicon (a-Si) or the like, and has three terminal parts, a gate electrode part, a source electrode part, and a drain electrode part. Then, a switching element (gate transfer element) that causes a current to flow through the semiconductor film (channel) between the source electrode part and the drain electrode part by applying a voltage of a predetermined potential (for example, 3V, 6V) to the gate electrode part. Function as. The pixel electrode is generally composed of a transparent conductor layer made of indium tin oxide (ITO) or the like.

また、カラーフィルタ側基板は、共通電極及び共通電圧線が形成された面またはそれと反対側の面に、各画素に対応する赤（R）、緑（G）、青（B）のカラーフィルタが形成されており、各画素部を通過する光が相互に干渉することを防ぐブラックマトリクスがカラーフィルタの外周を囲むように形成されている。尚、カラーフィルタ及びブラックマトリクスは、カラー表示を行わない場合はない。また、透過型LCDの場合はバックライトが設けられており、反射型LCDの場合はバックライトはない。 The color filter side substrate has red (R), green (G), and blue (B) color filters corresponding to each pixel on the surface on which the common electrode and the common voltage line are formed or on the opposite surface. A black matrix is formed so as to surround the outer periphery of the color filter, which prevents the light passing through the pixel portions from interfering with each other. Note that the color filter and the black matrix do not perform color display. In the case of a transmissive LCD, a backlight is provided, and in the case of a reflective LCD, there is no backlight.

図７は、ゲート信号線駆動回路103の詳細な構成を示す回路図である。ゲート信号線駆動回路103は、ゲート選択信号線GS1〜GS7、ゲート選択信号線GS1〜GS7のそれぞれの反転信号を生成するCMOSインバータ等から成るインバータ121からの反転出力を伝送する反転ゲート選択信号線iGS1〜iGS7（図７では符号に上付きバーの反転記号を付している）、ゲート選択信号線GS1〜GS7及び反転ゲート選択信号線iGS1〜iGS7から成る１４個の信号のうち７個の信号が入力される論理和否定(NOR)の論理ゲート回路122、論理ゲート回路122の出力の電圧振幅を昇圧させて画素部のゲート信号線139（GLn）（図１１）側の第２のｎチャンネルTFT素子161b（図１１）を動作させるための昇圧回路(レベルシフタ(Level/Shifter :Ｌ／Ｓ))123、昇圧回路123の出力を反転させるCMOSインバータ等から成るインバータ124、を有している。尚、図７において110は表示部である。 FIG. 7 is a circuit diagram showing a detailed configuration of the gate signal line driving circuit 103. The gate signal line drive circuit 103 is an inverted gate selection signal line that transmits an inverted output from the inverter 121 including a CMOS inverter that generates inverted signals of the gate selection signal lines GS1 to GS7 and the gate selection signal lines GS1 to GS7. 7 signals out of 14 signals consisting of iGS1 to iGS7 (in FIG. 7, the inverted symbol of the superscript bar is attached), gate selection signal lines GS1 to GS7 and inverted gate selection signal lines iGS1 to iGS7 Is inputted to the second n channel on the gate signal line 139 (GLn) (FIG. 11) side of the pixel portion by boosting the voltage amplitude of the output of the logical sum circuit (NOR) of the logical sum circuit (NOR). A booster circuit (level shifter (Level / Shifter: L / S)) 123 for operating the TFT element 161b (FIG. 11) and an inverter 124 composed of a CMOS inverter or the like for inverting the output of the booster circuit 123 are provided. In FIG. 7, reference numeral 110 denotes a display unit.

このゲート信号線駆動回路103において、論理ゲート回路122は、それに入力される７個の信号の全てがロー(「Ｌ」で表し、例えば０Ｖの信号)である場合に、ハイ(「Ｈ」で表し、例えば３Ｖの信号)を出力する。そして、論理ゲート回路122に入力される、ゲート選択信号線GS1〜GS7及び反転ゲート選択信号線iGS1〜iGS7の配線の組合せは２⁷＝128通りあり、ゲート選択信号線GS1〜GS7に入力する７個で１組の信号によって、１つの論理ゲート回路122を選択することができる。これにより、ゲート信号線GL1〜GL128のうちの１本を任意に選択してオンすることができる。尚、ゲート選択信号線GS1〜GS7に入力する７個で１組の信号の制御は、LCDパネル111上または外部に設けられた制御LSI(Large Scale lntegrated circuit)等によって行う。 In the gate signal line driving circuit 103, the logic gate circuit 122 is high (“H”) when all of the seven signals input thereto are low (represented by “L”, for example, a signal of 0V). For example, 3V signal). Then, there are 2 ⁷ = 128 combinations of wirings of the gate selection signal lines GS1 to GS7 and the inverted gate selection signal lines iGS1 to iGS7, which are input to the logic gate circuit 122, and input to the gate selection signal lines GS1 to GS7 7 One logic gate circuit 122 can be selected by one set of signals. Thereby, one of the gate signal lines GL1 to GL128 can be arbitrarily selected and turned on. The control of a set of seven signals input to the gate selection signal lines GS1 to GS7 is performed by a control LSI (Large Scale Integrated Circuit) provided on the LCD panel 111 or outside.

図８は、画像信号線駆動回路104の詳細な構成を示す回路図である。画像信号線駆動回路104は、画像選択信号線SS1〜SS7、画像選択信号線SS1〜SS7のそれぞれの反転信号を生成するCMOSインバータ等から成るインバータ131、インバータ131からの反転出力を伝送する反転画像選択信号線iSS1〜iSS7、画像選択信号線SS1〜SS7及び反転画像選択信号線iSS1〜iSS7から成る１４個の信号のうち７個の信号が入力される論理和否定(NOR)の論理ゲート回路132、論理ゲート回路132の出力の電圧振幅を昇圧させて画素部の画像信号線137（DLn）（図１１）側の第１のｎチャンネルTFT素子161a（図１１）を動作させるための昇圧回路（Ｌ／Ｓ)133、昇圧回路133の出力を反転させるCMOSインバータ等から成るインバータ134、を有している。さらに、画像信号(Data)（１ビット）を伝送させる画像信号線136、インバータ134からの出力によってオンされ、画像信号線136からの画像信号Dataを画素部に出力するトランスファゲート素子である第４のｎチャンネルTFT素子135、を有している。 FIG. 8 is a circuit diagram showing a detailed configuration of the image signal line driving circuit 104. The image signal line drive circuit 104 is an inverted image that transmits an inverted output from the inverter 131, an inverter 131 including a CMOS inverter that generates inverted signals of the image selection signal lines SS1 to SS7, and the image selection signal lines SS1 to SS7. A logic gate circuit 132 of the logical sum negation (NOR) to which seven signals out of 14 signals including the selection signal lines iSS1 to iSS7, the image selection signal lines SS1 to SS7, and the inverted image selection signal lines iSS1 to iSS7 are input. A booster circuit for boosting the voltage amplitude of the output of the logic gate circuit 132 and operating the first n-channel TFT element 161a (FIG. 11) on the image signal line 137 (DLn) (FIG. 11) side of the pixel portion ( L / S) 133, and an inverter 134 formed of a CMOS inverter or the like for inverting the output of the booster circuit 133. Further, the image signal line 136 that transmits the image signal (Data) (1 bit) and a transfer gate element that is turned on by the output from the inverter 134 and outputs the image signal Data from the image signal line 136 to the pixel portion. N-channel TFT element 135.

この画像信号線駆動回路104において、論理ゲート回路132は、それに入力される7個の信号の全てがＬ(例えば０Ｖの信号)である場合に、Ｈ(例えば３Ｖの信号)を出力する。そして、論理ゲート回路132に入力される、画像選択信号線SS1〜SS7及び反転画像選択信号線iSS1〜iSS7の配線の組合せは２⁷＝128通りあり、画像選択信号線SS1〜SS7に入力する７個で１組の信号によって、１つの論理ゲート回路132を選択することができる。これにより、画像信号線選択線SL1〜SL128のうちの１本を任意に選択してオンすることができる。尚、画像選択信号線SS1〜SS7に入力する７個で１組の信号の制御は、LCDパネル111上または外部に設けられた制御LSI等によって行う。さらに、任意に選択された１本の画像信号線選択線SLnが１個の第４のｎチャンネルTFT素子135をオンし、その第４のｎチャンネルTFT素子135が１つの画像信号Dataを画像信号線137（DLn）上を伝送させて画素部に伝達させる。このような画像信号Dataの入力の制御は、制御LSI等によって行う。 In the image signal line driving circuit 104, the logic gate circuit 132 outputs H (for example, a 3V signal) when all of the seven signals input thereto are L (for example, a 0V signal). There are 2 ⁷ = 128 combinations of wirings of the image selection signal lines SS1 to SS7 and the inverted image selection signal lines iSS1 to iSS7, which are input to the logic gate circuit 132, and 7 are input to the image selection signal lines SS1 to SS7. One logic gate circuit 132 can be selected by one set of signals. Thereby, one of the image signal line selection lines SL1 to SL128 can be arbitrarily selected and turned on. The control of a set of seven signals input to the image selection signal lines SS1 to SS7 is performed by a control LSI or the like provided on the LCD panel 111 or outside. Further, one arbitrarily selected image signal line selection line SLn turns on one fourth n-channel TFT element 135, and the fourth n-channel TFT element 135 receives one image signal Data as an image signal. The signal is transmitted on the line 137 (DLn) and transmitted to the pixel portion. Such input control of the image signal Data is performed by a control LSI or the like.

図９（ａ），（ｂ）は、ゲート信号線駆動回路103における１本のゲート信号線GL128をオンオフさせる駆動回路部の例を示す回路図である。反転ゲート選択信号線iGS1〜iGS6(図９（ａ），（ｂ）では符号に上付きバーの反転記号を付している)及びゲート選択信号線GS7のそれぞれに、ｐチャンネルTFT素子141とｎチャンネルTFT素子142とから成るインバータが接続されている。これらの７個のインバータは、それぞれのゲート共通接続点は、反転ゲート選択信号線iGS1〜iGS6及びゲート選択信号線GS7の１本々に接続され、７つのドレイン共通接続点は、共通接続されている。これにより、反転ゲート選択信号線iGS1〜iGS6及びゲート選択信号線GS7の全てにＬの信号が入力されたときにのみ、共通接続された７つのドレイン共通接続点からＨの信号が出力される。即ち、論理和否定(NOR)の論理ゲート回路122として機能する。 FIGS. 9A and 9B are circuit diagrams showing an example of a drive circuit unit that turns on and off one gate signal line GL128 in the gate signal line drive circuit 103. FIG. Inverted gate selection signal lines iGS1 to iGS6 (in FIG. 9 (a) and (b), the symbols are indicated by the inverted symbols of superscript bars) and the gate selection signal line GS7 are respectively connected to p-channel TFT elements 141 and n. An inverter composed of a channel TFT element 142 is connected. Each of these seven inverters has a common gate connection point connected to one of the inverted gate selection signal lines iGS1 to iGS6 and the gate selection signal line GS7, and the seven common drain connection points are connected in common. Yes. Accordingly, only when the L signal is input to all of the inverted gate selection signal lines iGS1 to iGS6 and the gate selection signal line GS7, the H signal is output from the seven commonly connected drain connection points. In other words, it functions as a logical gate circuit 122 for logical sum negation (NOR).

NORの論理ゲート回路122の出力(Ｈの信号)は、インバータ143と、ｐチャンネルTFT素子とｎチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲート回路144と、ｐチャンネルTFT素子とｎチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲート回路145とから成る昇圧回路(Ｌ／Ｓ)123に入力される。一方のトランスファゲート回路144のドレイン共通接続点は、他方のトランスファゲート回路145のｐチャンネルTFT素子のゲート電極部に接続されている。また、他方のトランスファゲート回路145のドレイン共通接続点は、一方のトランスファゲート回路144のｐチャンネルTFT素子のゲート電極部に接続されている。 The output (H signal) of the NOR logic gate circuit 122 includes an inverter 143, a transfer gate circuit 144 in which a p-channel TFT element and an n-channel TFT element are connected in series with a common drain electrode, and a p-channel. The voltage is input to a booster circuit (L / S) 123 comprising a transfer gate circuit 145 in which a TFT element and an n-channel TFT element are connected in series with a common drain electrode portion. The common drain connection point of one transfer gate circuit 144 is connected to the gate electrode portion of the p-channel TFT element of the other transfer gate circuit 145. The common drain connection point of the other transfer gate circuit 145 is connected to the gate electrode portion of the p-channel TFT element of the one transfer gate circuit 144.

そして、一方のトランスファゲート回路144のｎチャンネルTFT素子のゲート電極部にＨの信号が入力されると、ｎチャンネルTFT素子に電流が流れて、一方のトランスファゲート回路144のドレイン共通接続点が０Ｖの電位(Ｌ)となる。この０Ｖの電位が、インバータ124のゲート共通接続点に入力される。これにより、インバータ124のドレイン共通接続点からゲート信号線GL128にＨの信号（６Ｖ）が入力される。このとき、他方のトランスファゲート回路145のｐチャンネルTFT素子のゲート電極部に０Ｖの電位(Ｌ)が印加され、ｐチャンネルTFT素子がオンとなり、ｐチャンネルTFT素子のドレイン電極部が６Ｖの電位になるが、この電位はインバータ124へは伝達されない。また、他方のトランスファゲート回路145のｎチャンネルTFT素子のゲート電極部には、インバータ143のドレイン共通接続点からＬの信号が入力されるため、そのｎチャンネルTFT素子はオフとなる。 When an H signal is input to the gate electrode portion of the n-channel TFT element of one transfer gate circuit 144, a current flows through the n-channel TFT element, and the common drain connection point of one transfer gate circuit 144 is 0V. Potential (L). This potential of 0 V is input to the gate common connection point of the inverter 124. As a result, an H signal (6 V) is input from the common drain connection point of the inverter 124 to the gate signal line GL128. At this time, a potential (L) of 0 V is applied to the gate electrode portion of the p-channel TFT element of the other transfer gate circuit 145, the p-channel TFT element is turned on, and the drain electrode portion of the p-channel TFT element is set to a potential of 6V. However, this potential is not transmitted to the inverter 124. Further, since the L signal is input from the common drain connection point of the inverter 143 to the gate electrode portion of the n-channel TFT element of the other transfer gate circuit 145, the n-channel TFT element is turned off.

図１０（ａ），（ｂ）は、画像信号線駆動回路104における１本の画像信号線選択線SL128をオンオフさせる駆動回路部の例を示す回路図である。反転画像選択信号線iSS1〜iSS6及び画像選択信号線SS7のそれぞれに、ｐチャンネルTFT素子151とｎチャンネルTFT素子152とから成るインバータが接続されている。これらの７個のインバータは、それぞれのゲート共通接続点は、反転画像選択信号線iSS1〜iSS6及び画像選択信号線SS7の１本々に接続され、７つのドレイン共通接続点は、共通接続されている。これにより、反転画像選択信号線iSS1〜iSS6及び画像選択信号線SS7の全てにＬの信号が入力されたときにのみ、共通接続された７つのドレイン共通接続点からＨの信号が出力される。即ち、論理和否定(NOR)の論理ゲート回路132として機能する。 FIGS. 10A and 10B are circuit diagrams illustrating an example of a drive circuit unit that turns on and off one image signal line selection line SL128 in the image signal line drive circuit 104. FIG. An inverter composed of a p-channel TFT element 151 and an n-channel TFT element 152 is connected to each of the inverted image selection signal lines iSS1 to iSS6 and the image selection signal line SS7. Each of these seven inverters has a common gate connection point connected to each of the inverted image selection signal lines iSS1 to iSS6 and the image selection signal line SS7, and the seven drain common connection points are commonly connected. Yes. Thereby, only when the L signal is input to all of the inverted image selection signal lines iSS1 to iSS6 and the image selection signal line SS7, the H signal is output from the seven commonly connected drain connection points. In other words, it functions as a logical gate circuit 132 for NOR (NOR).

NORの論理ゲート回路132の出力(Ｈの信号)は、インバータ153と、ｐチャンネルTFT素子とｎチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲート回路154と、ｐチャンネルTFT素子とｎチャンネルTFT素子をドレイン電極部を共通接続して直列的に接続したトランスファゲート回路155とから成る昇圧回路(Ｌ／Ｓ)133に入力される。一方のトランスファゲート回路154のドレイン共通接続点は、他方のトランスファゲート回路155のｐチャンネルTFT素子のゲート電極部に接続されている。また、他方のトランスファゲート回路155のドレイン共通接続点は、一方のトランスファゲート回路154のｐチャンネルTFT素子のゲート電極部に接続されている。 The output (H signal) of the NOR logic gate circuit 132 includes an inverter 153, a transfer gate circuit 154 in which a p-channel TFT element and an n-channel TFT element are connected in series with a common drain electrode, and a p-channel circuit. The voltage is input to a booster circuit (L / S) 133 comprising a transfer gate circuit 155 in which a TFT element and an n-channel TFT element are connected in series with a common drain electrode portion. The common drain connection point of one transfer gate circuit 154 is connected to the gate electrode portion of the p-channel TFT element of the other transfer gate circuit 155. The common drain connection point of the other transfer gate circuit 155 is connected to the gate electrode portion of the p-channel TFT element of the one transfer gate circuit 154.

そして、一方のトランスファゲート回路154のｎチャンネルTFT素子のゲート電極部にＨの信号が入力されると、ｎチャンネルTFT素子に電流が流れて、一方のトランスファゲート回路154のドレイン共通接続点が０Ｖの電位(Ｌ)となる。この０Ｖの電位が、インバータ134のゲート共通接続点に入力される。これにより、インバータ134のドレイン共通接続点から画像信号線選択線SL128にＨの信号（６Ｖ）が入力される。このとき、他方のトランスファゲート回路155のｐチャンネルTFT素子のゲート電極部に０Ｖの電位(Ｌ)が印加され、ｐチャンネルTFT素子がオンとなり、ｐチャンネルTFT素子のドレイン電極部が６Ｖの電位になるが、この電位はインバータ134へは伝達されない。また、他方のトランスファゲート回路155のｎチャンネルTFT素子のゲート電極部には、インバータ153のドレイン共通接続点からＬの信号が入力されるため、そのｎチャンネルTFT素子はオフとなる。 When an H signal is input to the gate electrode portion of the n-channel TFT element of one transfer gate circuit 154, a current flows through the n-channel TFT element, and the common drain connection point of one transfer gate circuit 154 is 0V. Potential (L). This 0 V potential is input to the common gate connection point of the inverter 134. As a result, an H signal (6 V) is input from the common drain connection point of the inverter 134 to the image signal line selection line SL128. At this time, a potential (L) of 0 V is applied to the gate electrode portion of the p-channel TFT element of the other transfer gate circuit 155, the p-channel TFT element is turned on, and the drain electrode portion of the p-channel TFT element is set to a potential of 6V. However, this potential is not transmitted to the inverter 134. Further, since the L signal is input from the common drain connection point of the inverter 153 to the gate electrode portion of the n-channel TFT element of the other transfer gate circuit 155, the n-channel TFT element is turned off.

さらに、画像信号線選択線SL128には、画像信号線選択線SL128を伝送する信号をゲート電極部への制御入力とする第４のｎチャンネルTFT素子135が接続されており、第４のｎチャンネルTFT素子135のソース電極部には画像信号線136が接続されている。これにより、画像信号線選択線SL128を伝送する信号がＨのときに第４のｎチャンネルTFT素子135がオンとなり、画像信号線DL128によって画像信号Dataが画素部に伝達される。 Furthermore, a fourth n-channel TFT element 135 is connected to the image signal line selection line SL128, and a signal transmitted through the image signal line selection line SL128 is used as a control input to the gate electrode portion. An image signal line 136 is connected to the source electrode portion of the TFT element 135. Thus, when the signal transmitted through the image signal line selection line SL128 is H, the fourth n-channel TFT element 135 is turned on, and the image signal Data is transmitted to the pixel portion through the image signal line DL128.

図１１及び図１２は、保持回路162と画素電極制御回路163を有する駆動選択回路164を含む画素電極部の例を示す回路図である。図１１はブロック回路図、図１２は各ブロック回路を構成するTFT素子群を措いた詳細な回路図である。駆動選択回路164は、静止画駆動と書き換え駆動のいずれかを選択する回路であり、保持回路162、画素電極制御回路163を有している。これらの図に示すように、駆動選択回路164の前段の入力部161には、第１及び第２のｎチャンネルTFT素子161a,161bを直列的に接続させて成るトランスファゲート回路が設けられている。画像信号線137（DLn）側の第１のｎチャンネルTFT素子61aは、そのゲート電極部に画像信号線選択線138（SLn）を伝送されてきた信号が制御入力される。その信号がＨの場合に第１のｎチャンネルTFT素子161aはオンとなり、Ｌの場合に第１のｎチャンネルTFT素子161aはオフとなる。ゲート信号139（GLn）側の第２のｎチャンネルTFT素子161bは、そのゲート電極部にゲート信号線139（GLn）を伝送されてきた信号が制御入力される。その信号がＨの場合に第２のｎチャンネルTFT素子161bはオンとなり、Ｌの場合に第２のｎチャンネルTFT素子161bはオフとなる。従って、ゲート信号線139（GLn）を伝送されてきた信号がＨであり、かつ画像信号線選択線138（SLn）を伝送されてきた信号がＨである場合にのみ、トランスファゲート回路は等価回路的に閉(クローズ)状態となり、画像信号線137（DLn）を伝送されてきた信号が保持回路162へ伝送される。 11 and 12 are circuit diagrams illustrating an example of a pixel electrode unit including a drive selection circuit 164 having a holding circuit 162 and a pixel electrode control circuit 163. FIG. FIG. 11 is a block circuit diagram, and FIG. 12 is a detailed circuit diagram in which TFT element groups constituting each block circuit are taken. The drive selection circuit 164 is a circuit that selects either still image drive or rewrite drive, and includes a holding circuit 162 and a pixel electrode control circuit 163. As shown in these drawings, a transfer gate circuit formed by connecting first and second n-channel TFT elements 161a and 161b in series is provided in the input unit 161 in the previous stage of the drive selection circuit 164. . In the first n-channel TFT element 61a on the image signal line 137 (DLn) side, a signal transmitted through the image signal line selection line 138 (SLn) is input to the gate electrode portion. When the signal is H, the first n-channel TFT element 161a is turned on, and when the signal is L, the first n-channel TFT element 161a is turned off. In the second n-channel TFT element 161b on the gate signal 139 (GLn) side, a signal transmitted through the gate signal line 139 (GLn) is input to the gate electrode portion. When the signal is H, the second n-channel TFT element 161b is turned on, and when the signal is L, the second n-channel TFT element 161b is turned off. Therefore, the transfer gate circuit is an equivalent circuit only when the signal transmitted through the gate signal line 139 (GLn) is H and the signal transmitted through the image signal line selection line 138 (SLn) is H. Therefore, the signal that has been transmitted through the image signal line 137 (DLn) is transmitted to the holding circuit 162.

図１２は、保持回路162としてのスタティック型メモリの構成を示すものである。保持回路162は、第１及び第２のCMOSインバータ162a,162bを直列に接続し、第２（後段側）のCMOSインバータ162bのドレイン共通接続点からの出力を、第１（前段側）のCMOSインバータ162aのゲート共通接続点に帰還入力させている。これにより、第１のCMOSインバータ162aのゲート共通接続点にＨの信号が入力されると、次に第１のCMOSインバータ162aのドレイン共通接続点からＬの信号が出力され、次にそのＬの信号が第２のCMOSインバータ162bのゲート共通接続点に入力され、次に第２のCMOSインバータ162bのドレイン共通接続点からＨの信号が出力され、次にそのＨの信号が第１のCMOSインバータ162aのゲート共通接続点に帰還入力される。その結果、例えば常時Ｈ,Ｌ,Ｈの信号がループ状の伝送線上において保持される。 FIG. 12 shows a configuration of a static memory as the holding circuit 162. The holding circuit 162 connects the first and second CMOS inverters 162a and 162b in series, and outputs the output from the common drain connection point of the second (rear stage) CMOS inverter 162b to the first (previous stage) CMOS. A feedback input is made to the common gate connection point of the inverter 162a. As a result, when an H signal is input to the gate common connection point of the first CMOS inverter 162a, an L signal is then output from the drain common connection point of the first CMOS inverter 162a. The signal is input to the gate common connection point of the second CMOS inverter 162b, and then the H signal is output from the drain common connection point of the second CMOS inverter 162b, and then the H signal is the first CMOS inverter. Feedback input to the common gate connection point of 162a. As a result, for example, H, L, and H signals are always held on the loop transmission line.

図１３は、画素電極制御回路163を構成するTFT素子群の接続関係を描いた回路図である。画素電極制御回路163は、保持回路162の第１のCMOSインバータ162aを共用しており、画像信号Ｂの反転信号ｉＢ(図では符号に上付きバーの反転記号を付している)を出力する第１のCMOSインバータ162aと、ｐチャンネルTFT素子181aとｎチャンネルTFT素子181bとから成り、共通電圧Vcom（Ａ）と画像信号data（Ｂ）と第１のCMOSインバータ162aの出力(ｉＢ)が参照入力されることによって２値データを出力する第１の２値選択回路181と、ｐチャンネルTFT素子182aとｎチャンネルTFT素子182bとから成り、共通電圧Vcom（Ａ）と画像信号data（Ｂ）と第１のCMOSインバータ162aの出力（ｉＢ）が参照入力されることによって２値データを出力する、出力線が第１の２値選択回路181の出力線に並列的に接続されている第２の２値選択回路182と、を有している。そして、第１の２値選択回路181の出力及び第２の２値選択回路182の出力が、共通電圧Vcom（Ａ）と画像信号data（Ｂ）について排他的論理和(Exclusive OR :EXOR)の論理ゲート出力を構成している。 FIG. 13 is a circuit diagram illustrating the connection relationship of the TFT element group constituting the pixel electrode control circuit 163. As shown in FIG. The pixel electrode control circuit 163 shares the first CMOS inverter 162a of the holding circuit 162, and outputs an inverted signal iB of the image signal B (in the figure, an inverted symbol of a superscript bar is added). It consists of a first CMOS inverter 162a, a p-channel TFT element 181a and an n-channel TFT element 181b. See the common voltage Vcom (A), the image signal data (B), and the output (iB) of the first CMOS inverter 162a. The first binary selection circuit 181 that outputs binary data when input, and a p-channel TFT element 182a and an n-channel TFT element 182b, and a common voltage Vcom (A) and an image signal data (B) A second data is output when the output (iB) of the first CMOS inverter 162a is input as a reference, and the output line is connected in parallel to the output line of the first binary selection circuit 181. A binary selection circuit 182. The output of the first binary selection circuit 181 and the output of the second binary selection circuit 182 are the exclusive OR (EXOR) of the common voltage Vcom (A) and the image signal data (B). Configures the logic gate output.

第１の２値選択回路181は、ｐチャンネルTFT素子181aとｎチャンネルTFT素子181bを、ゲート電極部を共通接続するとともにドレイン電極部を共通接続したCMOSインバータであり、画像信号data（Ｂ）がＨ（１）の信号である場合にのみ、２値データ（Ｙ）を出力する。逆に、画像信号data（Ｂ）がＬ（０）の信号である場合、第１の２値選択回路181はインバータとして機能せず、ハイインピーダンスの状態、即ち等価回路的に開(オープン)状態となり、２値データ（Ｙ）を出力しない。第２の２値選択回路182は、ｐチャンネルTFT素子182aとｎチャンネルTFT素子182bを、ソース電極部同士及びドレイン電極部同士を接続した４端子型のトランスファゲート回路であり、ｎチャンネルTFT素子182bのゲート電極部に入力される第１のインバータ162aの出力（ｉＢ）を制御入力としている。そして、第１のインバータ162aの出力（ｉＢ）がＨの信号（１）である場合、即ち画像信号data（Ｂ）がＬの信号（０）である場合にのみ、２値データ（Ｙ）を出力する。逆に、第１のインバータ162aの出力（ｉＢ）がＬの信号（０）である場合、第２の２値選択回路182はトランスファゲート回路として機能せず、ハイインピーダンスの状態、即ち等価回路的に開(オープン)状態となり、２値データ（Ｙ）を出力しない。このように、第２の２値選択回路182の出力線が第１の２値選択回路181の出力線に並列的に接続されているので、第１の２値選択回路181の出力及び第２の２値選択回路182の出力が、共通電圧Vcom（Ａ）と画像信号data（Ｂ）について排他的論理和の論理ゲート出力を構成することになる。即ち、画素電極制御回路163は、共通電圧Vcom（Ａ）と画像信号data（Ｂ）について排他的論理和の論理ゲート回路となっている。 The first binary selection circuit 181 is a CMOS inverter in which the p-channel TFT element 181a and the n-channel TFT element 181b are connected in common to the gate electrode portion and the drain electrode portion, and the image signal data (B) is Only when the signal is H (1), binary data (Y) is output. On the other hand, when the image signal data (B) is a signal of L (0), the first binary selection circuit 181 does not function as an inverter and is in a high impedance state, that is, in an open state in terms of an equivalent circuit. Therefore, binary data (Y) is not output. The second binary selection circuit 182 is a four-terminal transfer gate circuit in which a p-channel TFT element 182a and an n-channel TFT element 182b are connected to each other between source electrode portions and drain electrode portions, and the n-channel TFT element 182b. The output (iB) of the first inverter 162a input to the gate electrode portion is used as a control input. Only when the output (iB) of the first inverter 162a is the H signal (1), that is, when the image signal data (B) is the L signal (0), the binary data (Y) is obtained. Output. On the other hand, when the output (iB) of the first inverter 162a is an L signal (0), the second binary selection circuit 182 does not function as a transfer gate circuit, and is in a high impedance state, that is, equivalent circuit-like. Open (open) state, and binary data (Y) is not output. Since the output line of the second binary selection circuit 182 is connected in parallel to the output line of the first binary selection circuit 181 in this way, the output of the first binary selection circuit 181 and the second output The output of the binary selection circuit 182 constitutes an exclusive OR logic gate output for the common voltage Vcom (A) and the image signal data (B). That is, the pixel electrode control circuit 163 is a logic gate circuit that performs an exclusive OR operation on the common voltage Vcom (A) and the image signal data (B).

図１４は、共通電圧Vcom（Ａ）と画像信号data（Ｂ）を２値入力とする、排他的論理和の論理ゲート回路の出力（Ｙ）を記載した真理値表である。画像信号data（Ｂ）が画素部に入力された場合、即ち画像信号data（Ｂ）がＨ(３Ｖ:「１」)の信号である場合に、画素電極電圧Pixelと共通電圧Vcom（Ａ）との間に電位差が生じて、ノーマリホワイトモードであれば黒表示、ノーマリブラックモードであれば白表示となる。このように共通電圧Vcom（Ａ）を反転駆動させても、画素電極電圧Pixelと共通電圧Vcom（Ａ）との間の電位差は保持されるので、画素部における表示を保持した状態で、液晶の劣化を防ぐための、液晶に対する交流駆動が実現する。一方、画像信号data（Ｂ）が画素部に入力されない場合、即ち画像信号data（Ｂ）がＬ(０Ｖ:「０」)の信号である場合に、画素電極電圧Pixelと共通電圧Vcom（Ａ）との間には電位差が生じず、ノーマリホワイトモードであれば白表示、ノーマリブラックモードであれば黒表示となる。このように共通電圧Vcom（Ａ）を反転駆動させても、画素電極電圧Pixelと共通電圧Vcom（Ａ）との間の電位差がない状態が保持されるので、画素部における表示を保持した状態で、液晶の劣化を防ぐための、液晶に対する交流駆動が実現する。 FIG. 14 is a truth table describing the output (Y) of an exclusive OR logic gate circuit in which the common voltage Vcom (A) and the image signal data (B) are binary input. When the image signal data (B) is input to the pixel portion, that is, when the image signal data (B) is a signal of H (3V: “1”), the pixel electrode voltage Pixel and the common voltage Vcom (A) In the normally white mode, black is displayed, and in the normally black mode, white is displayed. Thus, even if the common voltage Vcom (A) is inverted and driven, the potential difference between the pixel electrode voltage Pixel and the common voltage Vcom (A) is maintained. AC drive for liquid crystal to prevent deterioration is realized. On the other hand, when the image signal data (B) is not input to the pixel portion, that is, when the image signal data (B) is a signal of L (0 V: “0”), the pixel electrode voltage Pixel and the common voltage Vcom (A). There is no potential difference between the two and the white display in the normally white mode, and the black display in the normally black mode. Thus, even if the common voltage Vcom (A) is inverted and driven, a state in which there is no potential difference between the pixel electrode voltage Pixel and the common voltage Vcom (A) is maintained, so that display in the pixel portion is maintained. This realizes AC driving for the liquid crystal to prevent deterioration of the liquid crystal.

また、画素部における表示を書き換える場合、図１１に示す駆動選択回路164の前段の入力部161における、第１及び第２のｎチャンネルTFT素子161a,161bを直列的に接続させて成るトランスファゲート回路をオンにする。即ち、ゲート信号線139（GLn）を伝送されてきた信号をＨとし、画像信号線選択線138（SLn）を伝送されてきた信号をＨとする。この状態で、画像信号線137（DLn）を伝送されてきた信号（data）を保持回路162へ伝送させる。例えば、信号（data）がＨである場合、保持回路162はＨの信号（data）を保持する。そして、図１４におけるdata（Ｂ）がＨの場合に相当する表示が画素部で実行される。即ち、画素部の表示は、ノーマリホワイトモードであれば黒表示、ノーマリブラックモードであれば白表示となる。一方、信号（data）がＬである場合、保持回路162はＬの信号（data）を保持する。そして、図１４におけるdata（Ｂ）がＬの場合に相当する表示が画素部で実行される。即ち、画素部の表示は、ノーマリホワイトモードであれば白表示、ノーマリブラックモードであれば黒表示となるように、書き換えられる。 When the display in the pixel portion is rewritten, a transfer gate circuit formed by connecting the first and second n-channel TFT elements 161a and 161b in series in the input unit 161 in the previous stage of the drive selection circuit 164 shown in FIG. Turn on. That is, the signal transmitted through the gate signal line 139 (GLn) is H, and the signal transmitted through the image signal line selection line 138 (SLn) is H. In this state, the signal (data) transmitted through the image signal line 137 (DLn) is transmitted to the holding circuit 162. For example, when the signal (data) is H, the holding circuit 162 holds the H signal (data). Then, display corresponding to the case where data (B) in FIG. That is, the display of the pixel portion is black display in the normally white mode, and white display in the normally black mode. On the other hand, when the signal (data) is L, the holding circuit 162 holds the L signal (data). Then, display corresponding to the case where data (B) in FIG. 14 is L is executed in the pixel portion. That is, the display of the pixel portion is rewritten so as to be white display in the normally white mode and black display in the normally black mode.

上述の構成により、ドットマトリクス型表示装置は、表示領域における書き換え駆動を１画素（ドット）毎に行うことができ、それ以外の全ての画素を静止画駆動させることができるので、消費電力が極めて低いものとなる。例えば、腕時計用の白黒表示のLCDにおいて、静止画駆動及び書き換え駆動を全画面走査して行う場合に100μＷ程度の消費電力であったものが、上記のドットマトリクス型表示装置においては10μＷ程度以下、さらには３μＷ程度以下にまで抑えることができる。これにより、複雑な表示構成のLCDであっても、例えば、１回の電池交換で駆動可能な期間を10倍以上に伸ばすことが可能となる。 With the above-described configuration, the dot matrix display device can perform rewrite driving in the display area for each pixel (dot) and can drive all other pixels as still images, so that power consumption is extremely high. It will be low. For example, in a monochrome display LCD for a wristwatch, when the still image drive and the rewrite drive are performed by scanning the entire screen, the power consumption of about 100 μW is about 10 μW or less in the above dot matrix type display device, Furthermore, it can be suppressed to about 3 μW or less. As a result, even with an LCD having a complicated display configuration, for example, it is possible to extend the drivable period by 10 times or more by replacing the battery once.

図１５は、従来のドットマトリクス型表示装置を適用したデジタル表示式腕時計の表示パネルを示すものである。図１５に示すように、例えば、表示パネルにおいて、時間を表示させる表示領域191と、分を表示させる表示領域192と、秒を表示させる表示領域193とで、書き換え周期を相違させている。秒を表示させる表示領域193では、１秒毎に書き換え駆動するのに対して、分を表示させる表示領域192では、１分毎に書き換え駆動し、時間を表示させる表示領域191では、１時間毎に書き換え駆動する。従って、表示領域191〜193以外の表示領域は静止画の表示領域194である。 FIG. 15 shows a display panel of a digital display wristwatch to which a conventional dot matrix display device is applied. As shown in FIG. 15, for example, in the display panel, the rewrite cycle is different between a display area 191 for displaying time, a display area 192 for displaying minutes, and a display area 193 for displaying seconds. In the display area 193 for displaying the seconds, rewriting is driven every second, whereas in the display area 192 for displaying the minutes, rewriting is driven every minute and in the display area 191 that displays the time, every hour. Rewrite drive. Therefore, the display area other than the display areas 191 to 193 is a still image display area 194.

特開２０１５−８７４３７号公報Japanese Patent Laying-Open No. 2015-87437 特開２００８−３０４５１２号公報JP 2008-304512 A

しかしながら、上記従来の構成のドットマトリクス型表示装置は以下の問題点があった。すなわち、ドットマトリクス型表示装置の画面表示を停止した際に、保持回路162に残留する画像信号、すなわちハイ（Ｈ）またはロー（Ｌ）のデータが、各画素部で異なる状態で残留していた。その結果、ドットマトリクス型表示装置の画面表示を停止し再起動した際に、保持回路162に残留していた画像信号の影響により、白表示の画素部と黒表示の画素部が混ざった画面表示が最初に現れるという問題点があった。 However, the conventional dot matrix type display device has the following problems. That is, when the screen display of the dot matrix display device is stopped, the image signal remaining in the holding circuit 162, that is, high (H) or low (L) data remains in different states in each pixel portion. . As a result, when the screen display of the dot matrix display device is stopped and restarted, a screen display in which the pixel portion of white display and the pixel portion of black display are mixed due to the influence of the image signal remaining in the holding circuit 162. Had the problem of appearing first.

このような問題点を解消するために、表示装置の電源をオフするときに、画素電極に印加される、第１の映像電圧と第２の映像電圧を、同一の電圧とするリセット回路を有する表示装置が提案されている（例えば、特許文献２を参照）。しかしながら、この構成では、画素部のそれぞれに対して、画素電極に接続される第１のリセット信号線と、対向電極に接続される第２のリセット信号線とを接続する必要があるために、配線構造が複雑化するという問題点があった。上記リセット回路はＡＮＤ回路等の組合せ論理回路を２個用いて構成されており、それぞれの組合せ論理回路の出力線が第１のリセット信号線と第２のリセット信号線とされている。すなわち、表示部の外側にある、組合せ論理回路から成るリセット回路を有する構成の場合、リセット信号線が２本必要となっていた。 In order to solve such a problem, a reset circuit is provided that sets the first video voltage and the second video voltage applied to the pixel electrode to the same voltage when the display device is turned off. A display device has been proposed (see, for example, Patent Document 2). However, in this configuration, since it is necessary to connect the first reset signal line connected to the pixel electrode and the second reset signal line connected to the counter electrode to each of the pixel portions, There was a problem that the wiring structure was complicated. The reset circuit is configured by using two combinational logic circuits such as an AND circuit, and the output lines of the combinational logic circuits are a first reset signal line and a second reset signal line. That is, in the case of a configuration having a reset circuit composed of a combinational logic circuit outside the display unit, two reset signal lines are required.

さらに、表示部の外側にある、外付けのリセット回路を有する構成の場合、リセット回路から離れるに伴ってリセット信号の電圧降下が生じるので、リセット回路から離れた位置にある画素部の表示をリセットすることがむつかしくなるという問題点もあった。特に、大画面の表示装置の場合に、上記の問題点が生じやすかった。 Furthermore, in the case of a configuration having an external reset circuit outside the display unit, a reset signal voltage drop occurs with distance from the reset circuit, so the display of the pixel unit located away from the reset circuit is reset. There was also a problem that it was difficult to do. In particular, in the case of a display device with a large screen, the above-described problems are likely to occur.

従って、本発明は、上記従来の問題点に鑑みて完成されたものであり、その目的は、静止画表示と動画表示を組み合わせて成る表示を極めて低い消費電力でもって実行できるドットマトリクス型表示装置について、簡易な配線構造でもって画面表示をリセットでき、また各画素部の表示のリセットを確実に行えるようにすることである。 Accordingly, the present invention has been completed in view of the above-described conventional problems, and an object of the present invention is to provide a dot matrix display device capable of executing display with a combination of still image display and moving image display with extremely low power consumption. In other words, the screen display can be reset with a simple wiring structure, and the display of each pixel unit can be reliably reset.

本発明のドットマトリクス型表示装置は、基板上の所定方向に配置された複数本のゲート信号線と、前記ゲート信号線と交差させて配置された複数本の画像信号線と、前記ゲート信号線と前記画像信号線の交差部に対応して配置された薄膜トランジスタと、前記薄膜トランジスタに接続された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路と、前記駆動選択回路に接続された画素電極と、前記画素電極に共通電圧を供給する共通電圧線と、を有しており、前記駆動選択回路は、前記書き換え駆動が選択された前記画素電極を、入力された画像信号によって書き換え駆動する画素電極制御回路と、前記書き換え駆動が非選択の前記画素電極を、保持されている前記画像信号によって静止画駆動する保持回路と、を有しているドットマトリクス型表示装置であって、前記画素電極制御回路は、前記画素電極に印加される画素電極電圧と前記共通電圧を同電位とするためのリセット指令信号を伝達するリセット指令線が接続されており、前記画像信号と前記共通電圧と前記リセット指令信号を入力とし、前記画素電極電圧と前記共通電圧の電位差を制御する制御信号を出力とする論理回路を有している構成である。 The dot matrix type display device of the present invention includes a plurality of gate signal lines arranged in a predetermined direction on a substrate, a plurality of image signal lines arranged to intersect the gate signal lines, and the gate signal lines. And a thin film transistor arranged corresponding to an intersection of the image signal lines, a drive selection circuit connected to the thin film transistor for selecting either rewriting drive or still image drive, and connected to the drive selection circuit A pixel electrode; and a common voltage line for supplying a common voltage to the pixel electrode. The drive selection circuit rewrites the pixel electrode selected for the rewrite drive by an input image signal. A pixel electrode control circuit that performs a still image drive on the pixel electrode that is not selected for the rewrite drive by the held image signal. The pixel electrode control circuit is connected to a reset command line for transmitting a reset command signal for setting the common voltage to the pixel electrode voltage applied to the pixel electrode. And a logic circuit having the image signal, the common voltage, and the reset command signal as inputs, and a control signal for controlling a potential difference between the pixel electrode voltage and the common voltage as an output.

本発明のドットマトリクス型表示装置は、好ましくは、前記論理回路は、前記リセット指令信号が前記画素電極制御回路に非入力の場合、前記画像信号と前記共通電圧を入力とし前記制御信号を出力とする排他的論理和の第１論理回路として機能する。 In the dot matrix type display device of the present invention, it is preferable that when the reset command signal is not input to the pixel electrode control circuit, the logic circuit inputs the image signal and the common voltage and outputs the control signal. Functions as a first logic circuit of exclusive OR.

また本発明のドットマトリクス型表示装置は、好ましくは、前記論理回路は、前記リセット指令信号が前記画素電極制御回路に入力された場合、前記画素電極電圧と前記共通電圧を常に同電位とする第２論理回路として機能する。 In the dot matrix type display device of the present invention, it is preferable that the logic circuit is configured such that the pixel electrode voltage and the common voltage are always set to the same potential when the reset command signal is input to the pixel electrode control circuit. 2 functions as a logic circuit.

また本発明のドットマトリクス型表示装置は、好ましくは、前記論理回路は、前記駆動選択回路の電源電圧の遮断開始前に前記リセット指令信号が入力されるとともにその入力が保持される。 In the dot matrix type display device of the present invention, it is preferable that the logic circuit receives the reset command signal and holds the input before starting the shutoff of the power supply voltage of the drive selection circuit.

また本発明のドットマトリクス型表示装置は、好ましくは、前記論理回路は、前記駆動選択回路の電源電圧の印加開始後であって前記画素電極に前記画素電極電圧が入力された後に、前記リセット指令信号が非入力とされる。 In the dot matrix type display device of the present invention, it is preferable that the logic circuit includes the reset command after the pixel electrode voltage is input to the pixel electrode after the start of application of the power supply voltage of the drive selection circuit. The signal is not input.

本発明のドットマトリクス型表示装置は、基板上の所定方向に配置された複数本のゲート信号線と、ゲート信号線と交差させて配置された複数本の画像信号線と、ゲート信号線と画像信号線の交差部に対応して配置された薄膜トランジスタと、薄膜トランジスタに接続された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路と、駆動選択回路に接続された画素電極と、画素電極に共通電圧を供給する共通電圧線と、を有しており、駆動選択回路は、書き換え駆動が選択された画素電極を、入力された画像信号によって書き換え駆動する画素電極制御回路と、書き換え駆動が非選択の画素電極を、保持されている画像信号によって静止画駆動する保持回路と、を有しているドットマトリクス型表示装置であって、画素電極制御回路は、画素電極に印加される画素電極電圧と共通電圧を同電位とするためのリセット指令信号を伝達するリセット指令線が接続されており、画像信号と共通電圧とリセット指令信号を入力とし、画素電極電圧と共通電圧の電位差を制御する制御信号を出力とする論理回路を有している構成であることから、以下の効果を奏する。 The dot matrix display device of the present invention includes a plurality of gate signal lines arranged in a predetermined direction on a substrate, a plurality of image signal lines arranged to intersect the gate signal lines, the gate signal lines, and the image. A thin film transistor disposed corresponding to the intersection of the signal lines, a drive selection circuit connected to the thin film transistor for selecting one of rewrite drive and still image drive, a pixel electrode connected to the drive selection circuit, and a pixel And a common voltage line for supplying a common voltage to the electrodes. The drive selection circuit includes a pixel electrode control circuit that rewrites the pixel electrode selected for rewrite drive with an input image signal, and rewrite drive. Is a dot matrix type display device having a non-selected pixel electrode and a holding circuit for driving a still image by a held image signal. Is connected to a reset command line that transmits a reset command signal for making the common voltage equal to the pixel electrode voltage applied to the pixel electrode, and receives the image signal, the common voltage, and the reset command signal as inputs. The configuration having a logic circuit that outputs a control signal for controlling the potential difference between the electrode voltage and the common voltage has the following effects.

すなわち、各画素部の画素電極制御回路に一本のリセット指令線を接続して画面表示をリセットできるので、配線構造が簡易化される。また、各画素部に画素表示をリセットする論理回路があるので、画素表示及び画面表示のリセット動作を確実に実行できる。 That is, since the screen display can be reset by connecting one reset command line to the pixel electrode control circuit of each pixel portion, the wiring structure is simplified. Further, since there is a logic circuit for resetting the pixel display in each pixel portion, the reset operation of the pixel display and the screen display can be surely executed.

本発明のドットマトリクス型表示装置は、論理回路は、リセット指令信号が画素電極制御回路に非入力の場合、画像信号と共通電圧を入力とし制御信号を出力とする排他的論理和の第１論理回路として機能する場合、リセット駆動しないときは書き換え駆動を実行する。すなわち、論理回路は、書き換え駆動とリセット駆動の双方の機能を有する。その結果、各画素部は、書き換え駆動、静止画駆動、リセット駆動が可能な多機能なものとなる。 In the dot matrix type display device of the present invention, when the reset command signal is not input to the pixel electrode control circuit, the logic circuit includes a first logic of an exclusive OR that inputs an image signal and a common voltage and outputs a control signal. When functioning as a circuit, rewrite driving is executed when reset driving is not performed. That is, the logic circuit has both rewrite drive and reset drive functions. As a result, each pixel unit is multifunctional capable of rewrite driving, still image driving, and reset driving.

また本発明のドットマトリクス型表示装置は、論理回路は、リセット指令信号が画素電極制御回路に入力された場合、画素電極電圧と共通電圧を常に同電位とする第２論理回路として機能する場合、書き換え駆動しないときはリセット駆動を実行する。すなわち、論理回路は、書き換え駆動とリセット駆動の双方の機能を有する。その結果、各画素部は、書き換え駆動、静止画駆動、リセット駆動が可能な多機能なものとなる。 In the dot matrix type display device of the present invention, when the logic circuit functions as a second logic circuit in which the pixel electrode voltage and the common voltage are always set to the same potential when the reset command signal is input to the pixel electrode control circuit, When the rewrite drive is not performed, reset drive is executed. That is, the logic circuit has both rewrite drive and reset drive functions. As a result, each pixel unit is multifunctional capable of rewrite driving, still image driving, and reset driving.

また本発明のドットマトリクス型表示装置は、論理回路は、駆動選択回路の電源電圧の遮断開始前にリセット指令信号が入力されるとともにその入力が保持される場合、駆動選択回路の電源電圧の遮断後にもリセット指令信号の入力が保持される。その結果、駆動選択回路の電源電圧の印加開始が任意のタイミングで実行されても、白表示の画素部と黒表示の画素部が混ざった画面表示が最初に現れることがなく、ノーマリホワイトであれば白の画面表示を、ノーマリブラックであれば黒の画面表示を、常に最初に表示させることができる。 Further, in the dot matrix type display device of the present invention, the logic circuit shuts off the power supply voltage of the drive selection circuit when the reset command signal is inputted and the input is held before the power supply voltage of the drive selection circuit is cut off. The input of the reset command signal is held afterwards. As a result, even if the start of application of the power supply voltage of the drive selection circuit is executed at an arbitrary timing, a screen display in which a white display pixel portion and a black display pixel portion are mixed does not appear first, and normally white is displayed. If there is a white screen display, if it is normally black, a black screen display can always be displayed first.

また本発明のドットマトリクス型表示装置は、論理回路は、駆動選択回路の電源電圧の印加開始後であって画素電極に画素電極電圧が入力された後に、リセット指令信号が非入力とされる場合、ノーマリホワイトであれば白の画面表示を、ノーマリブラックであれば黒の画面表示を、最初に表示させた後に、リセット指令信号が非入力となるので、確実な初期画面表示の動作が行える。 Further, in the dot matrix type display device of the present invention, the logic circuit is configured such that the reset command signal is not input after the pixel electrode voltage is input to the pixel electrode after the application of the power supply voltage of the drive selection circuit is started. Since the white screen display is normally white and the black screen display is normally black, the reset command signal is not input after the initial display. Yes.

図１は、本発明のドットマトリクス型表示装置について実施の形態の一例を示す図であり、全体構成のブロック回路図である。FIG. 1 is a diagram showing an example of an embodiment of the dot matrix type display device of the present invention, and is a block circuit diagram of the overall configuration. 図２の（ａ），（ｂ）は、図１のドットマトリクス型表示装置における画素部内の回路構成を示すものであり、（ａ）は、画素部内の回路のブロック回路図、（ｂ）は、画素部内の回路の詳細な構成を示す回路図である。2A and 2B show a circuit configuration in the pixel portion of the dot matrix display device of FIG. 1, FIG. 2A is a block circuit diagram of a circuit in the pixel portion, and FIG. FIG. 3 is a circuit diagram illustrating a detailed configuration of a circuit in a pixel unit. 図３は、画素部内の画素電極制御回路に含まれる論理回路の真理値表である。FIG. 3 is a truth table of logic circuits included in the pixel electrode control circuit in the pixel portion. 図４は、図２に示す画素部内の画素電極制御回路のリセット動作を説明するためのタイミングチャートである。FIG. 4 is a timing chart for explaining the reset operation of the pixel electrode control circuit in the pixel portion shown in FIG. 図５は、図２に示す画素部内の画素電極制御回路のリセット動作を説明するためのフローチャートである。FIG. 5 is a flowchart for explaining the reset operation of the pixel electrode control circuit in the pixel portion shown in FIG. 図６は、従来のドットマトリクス型表示装置の基本構成を示すブロック回路図である。FIG. 6 is a block circuit diagram showing a basic configuration of a conventional dot matrix display device. 図７は、従来のドットマトリクス型表示装置におけるゲート信号線駆動回路の構成を示す回路図である。FIG. 7 is a circuit diagram showing a configuration of a gate signal line driving circuit in a conventional dot matrix display device. 図８は、従来のドットマトリクス型表示装置における画像信号線駆動回路の構成を示す回路図である。FIG. 8 is a circuit diagram showing a configuration of an image signal line driving circuit in a conventional dot matrix type display device. 図９の（ａ）は、従来のドットマトリクス型表示装置におけるゲート信号線駆動回路について、１本のゲート信号線をオンオフさせる駆動回路部のブロック回路図、（ｂ）は（ａ）の詳細を示す回路図である。FIG. 9A is a block circuit diagram of a drive circuit unit for turning on / off one gate signal line in a gate signal line drive circuit in a conventional dot matrix display device, and FIG. 9B is a detailed circuit diagram of FIG. FIG. 図１０の（ａ）は、従来のドットマトリクス型表示装置における画像信号線駆動回路について、１本の画像信号線をオンオフさせる駆動回路部のブロック回路図、（ｂ）は（ａ）の詳細を示す回路図である。FIG. 10A is a block circuit diagram of a drive circuit unit for turning on / off one image signal line in an image signal line drive circuit in a conventional dot matrix display device, and FIG. 10B is a detailed circuit diagram of FIG. FIG. 図１１は、従来のドットマトリクス型表示装置における保持回路と画素電極制御回路を有する駆動選択回路を含む画素部の構成を示すブロック回路図である。FIG. 11 is a block circuit diagram showing a configuration of a pixel portion including a drive selection circuit having a holding circuit and a pixel electrode control circuit in a conventional dot matrix display device. 図１２は図１１の各ブロック回路を構成するTFT素子群の接続関係を措いた詳細な回路図である。FIG. 12 is a detailed circuit diagram taking into account the connection relationship of the TFT element groups constituting each block circuit of FIG. 図１３は、従来のドットマトリクス型表示装置における画素電極制御回路を構成するTFT素子群の接続関係を描いた詳細な回路図である。FIG. 13 is a detailed circuit diagram illustrating a connection relationship of TFT element groups constituting a pixel electrode control circuit in a conventional dot matrix display device. 図１４は、従来のドットマトリクス型表示装置における画素電極制御回路について、共通電圧Vcom（Ａ）と画像信号data（Ｂ）を２値入力とする、排他的論理和の論理ゲート回路の出力（Ｙ）を記載した真理値表である。FIG. 14 shows an output (Y) of an exclusive OR logic gate circuit using a common voltage Vcom (A) and an image signal data (B) as binary inputs for a pixel electrode control circuit in a conventional dot matrix display device. ) Is a truth table. 図１５は、従来のドットマトリクス型表示装置を適用したデジタル表示式腕時計の表示パネルの平面図である。FIG. 15 is a plan view of a display panel of a digital display wristwatch to which a conventional dot matrix display device is applied.

以下、本発明のドットマトリクス型表示装置の実施の形態について、図面を参照しながら説明する。但し、以下で参照する各図は、本発明のドットマトリクス型表示装置の構成部材のうち、本発明の構成を説明するために必要な主要な部材を示している。従って、本発明に係るドットマトリクス型表示装置は、各図に示されていない、配線導体、回路基板、制御IC、制御LSI等の周知の構成部材を備えていてもよい。 Hereinafter, embodiments of a dot matrix display device of the present invention will be described with reference to the drawings. However, the drawings referred to below show the main members necessary for explaining the configuration of the present invention among the components of the dot matrix display device of the present invention. Therefore, the dot matrix display device according to the present invention may include well-known components such as wiring conductors, circuit boards, control ICs, and control LSIs that are not shown in the drawings.

図１〜図５を参照して、本発明のドットマトリクス型表示装置の実施の形態について説明する。本発明のドットマトリクス型表示装置は、ガラス基板等の基板上の所定方向（例えば、行方向）に配置されたゲート信号線１（GL1〜GL256）と、所定方向に交差する方向（例えば、列方向）にゲート信号線１（GL1〜GL256）と交差させて配置されたソース信号線２（DL1〜DL256）及びそれに並行するソース信号線選択線３（SL1〜SL256）と、ゲート信号線１とソース信号線２の交差部に対応して配置されたTFTと、TFTに接続された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路２１と、駆動選択回路２１に接続された画素電極２４と、画素電極２４に共通電圧（Vcom）を供給する共通電圧線７と、を有しており、駆動選択回路２１は、書き換え駆動が選択された画素電極２４を、入力された画像信号（Data）によって書き換え駆動する画素電極制御回路２３と、書き換え駆動が非選択の画素電極２４を、保持されている画像信号によって静止画駆動する保持回路２２と、を有しているドットマトリクス型表示装置であって、画素電極制御回路２３は、画素電極に印加される画素電極電圧と共通電圧を同電位とするためのリセット指令信号を伝達するリセット指令線５が接続されており、画像信号と共通電圧とリセット指令信号を入力とし、画素電極電圧と共通電圧の電位差を制御する制御信号Vpcを出力とする論理回路23Lを有している構成である。 With reference to FIGS. 1 to 5, an embodiment of a dot matrix type display device of the present invention will be described. The dot matrix type display device of the present invention has a gate signal line 1 (GL1 to GL256) arranged in a predetermined direction (for example, a row direction) on a substrate such as a glass substrate and a direction (for example, a column) that intersects the predetermined direction. Source signal lines 2 (DL1 to DL256) arranged to cross the gate signal lines 1 (GL1 to GL256) in the direction), source signal line selection lines 3 (SL1 to SL256) parallel thereto, and the gate signal lines 1 TFTs arranged corresponding to the intersections of the source signal lines 2, drive selection circuits 21 connected to the TFTs for selecting either rewrite drive or still image drive, and pixels connected to the drive selection circuits 21 The electrode 24 and the common voltage line 7 for supplying a common voltage (Vcom) to the pixel electrode 24 are provided, and the drive selection circuit 21 inputs the pixel electrode 24 selected for rewrite drive to the input image signal. Pixel data that is rewritten by (Data) A pixel matrix control device having a pole control circuit and a holding circuit 22 for driving a still image by a held image signal of a pixel electrode 24 that is not selected for rewrite driving. The circuit 23 is connected to a reset command line 5 for transmitting a reset command signal for setting the common voltage to the pixel electrode voltage applied to the pixel electrode, and receives the image signal, the common voltage, and the reset command signal. And a logic circuit 23L that outputs a control signal Vpc for controlling the potential difference between the pixel electrode voltage and the common voltage.

上記の構成により、以下の効果を奏する。すなわち、各画素部４の画素電極制御回路２３に一本のリセット指令線５を接続して画面表示をリセットできるので、配線構造が簡易化される。また、各画素部４に画素表示をリセットする論理回路23Lがあるので、画素表示及び画面表示のリセット動作を確実に実行できる。 With the above configuration, the following effects can be obtained. That is, since the screen display can be reset by connecting one reset command line 5 to the pixel electrode control circuit 23 of each pixel unit 4, the wiring structure is simplified. In addition, since each of the pixel units 4 includes the logic circuit 23L that resets the pixel display, the reset operation of the pixel display and the screen display can be surely executed.

本発明のドットマトリクス型表示装置は、図１に示すように、保持回路（メモリ）２２を含む画素部４を有する表示部１１と、所定方向と交差する方向としての垂直方向において、オン状態とするゲート信号線１を選択するためのゲートデコーダ回路（ゲート信号線駆動回路）１２と、所定方向としての水平方向において、オン状態とするソース信号線２を選択するためのソースデコーダ回路（画像信号線駆動回路）１３と、ソース信号線選択線３にゲート電極部が接続されたｎチャンネルTFT素子をオン状態とすることによって、書き換え駆動が選択された画素部４へ画像信号DATA[7:0]を選択的に入力するソース信号線セレクタ回路１４と、を有している。 As shown in FIG. 1, the dot matrix type display device of the present invention has a display unit 11 having a pixel unit 4 including a holding circuit (memory) 22 and an on state in a vertical direction that intersects a predetermined direction. A gate decoder circuit (gate signal line drive circuit) 12 for selecting the gate signal line 1 to be selected, and a source decoder circuit (image signal) for selecting the source signal line 2 to be turned on in the horizontal direction as the predetermined direction (Line drive circuit) 13 and the n-channel TFT element whose gate electrode portion is connected to the source signal line selection line 3 are turned on, whereby the image signal DATA [7: 0] is sent to the pixel portion 4 selected for rewrite drive. ] Is selectively input to the source signal line selector circuit 14.

ゲートデコーダ回路１２は、書き換え駆動が選択された画素部４に対応してオン状態とされるゲート信号線１を選択するためのゲート選択信号GS[7:0]が、入力される。ソースデコーダ回路１３は、書き換え駆動が選択された画素部４に対応してオン状態とされるソース信号線選択線３を選択するためのソース選択信号SS[7:3]が、入力される。ソース信号線セレクタ回路１４は、書き換え駆動が選択された画素部４に画像信号DATA[7:0]を入力する。 The gate decoder circuit 12 receives a gate selection signal GS [7: 0] for selecting the gate signal line 1 to be turned on corresponding to the pixel unit 4 for which rewrite driving is selected. The source decoder circuit 13 is supplied with a source selection signal SS [7: 3] for selecting the source signal line selection line 3 that is turned on corresponding to the pixel unit 4 for which the rewrite drive is selected. The source signal line selector circuit 14 inputs the image signal DATA [7: 0] to the pixel unit 4 for which the rewrite drive is selected.

表示部１１においては、オン状態とされたゲート信号線１と、オン状態とされたソース信号線２との交差部に対応して配置されているTFTを含む画素部４において、書き換え駆動が実行される。一方、書き換え駆動が実行されない画素部４に対しては、画像信号は非入力とされて、静止画駆動が選択される。静止画駆動が選択された画素部４は、保持回路２２に保持されている画像信号によって静止画駆動される。このような書き換え駆動と静止画駆動の駆動制御は、上述した従来例と同様であるので、詳細な説明は省略する。なお、イネーブル信号線６は、書き換えを実行させるイネーブル信号ENBを、ゲートデコーダ回路１２及びソースデコーダ回路１３に伝達し入力するためのものであり、イネーブル信号６を活性（入力）することにより、画素部４の保持回路２２に画像信号（Data）が書き込まれる。また、イネーブル信号ENBを非活性（非入力）とすることにより、保持回路２２への書き込みが終了する。 In the display unit 11, rewrite driving is executed in the pixel unit 4 including the TFT arranged corresponding to the intersection between the gate signal line 1 turned on and the source signal line 2 turned on. Is done. On the other hand, the image signal is not input to the pixel unit 4 where the rewrite drive is not executed, and still image drive is selected. The pixel unit 4 for which the still image driving is selected is driven by the image signal held in the holding circuit 22. Such rewrite drive and still image drive drive control is the same as in the above-described conventional example, and a detailed description thereof will be omitted. The enable signal line 6 is used to transmit and input an enable signal ENB for executing rewriting to the gate decoder circuit 12 and the source decoder circuit 13, and by activating (inputting) the enable signal 6, An image signal (Data) is written in the holding circuit 22 of the unit 4. In addition, when the enable signal ENB is deactivated (non-input), the writing to the holding circuit 22 is completed.

図２の（ａ），（ｂ）は、図１のドットマトリクス型表示装置における画素部４内の回路構成を示すものであり、（ａ）は、画素部４内の回路のブロック回路図、（ｂ）は、画素部４内の回路の詳細な構成を示す回路図である。これらの図に示すように、まず書き込み駆動が選択された画素部４に対して、画像信号Dataが入力される。書き込み駆動が選択された画素部４において、入力部２０は、ゲート信号線GLnにゲート電極部が接続された第１のTFT20aがオン状態であり、かつソース信号線選択線SLnにゲート電極部が接続された第２のTFT20bがオン状態である。その結果、画像信号Dataは、駆動選択回路２１の保持回路２２に入力される。 2A and 2B show a circuit configuration in the pixel unit 4 in the dot matrix display device of FIG. 1, and FIG. 2A is a block circuit diagram of a circuit in the pixel unit 4. FIG. 2B is a circuit diagram illustrating a detailed configuration of a circuit in the pixel unit 4. As shown in these drawings, first, an image signal Data is input to the pixel unit 4 for which writing driving is selected. In the pixel unit 4 in which writing driving is selected, the input unit 20 has the first TFT 20a in which the gate electrode unit is connected to the gate signal line GLn in an on state, and the gate electrode unit is connected to the source signal line selection line SLn. The connected second TFT 20b is in the on state. As a result, the image signal Data is input to the holding circuit 22 of the drive selection circuit 21.

保持回路（ラッチ回路ともいう）２２は、インバータ22aとインバータ22bを直列的に接続したものであり、スタティックメモリー（Static Random Access Memory：SRAM）と呼ばれるものである。例えば、画像信号Dataがハイ（Ｈ）信号であれば、保持回路２２から出力される第１画像信号Data1（LAT_1）はＨ信号であり、かつ第２画像信号Data2（LAT_2）はロー（Ｌ）信号である。そして、次の書き込み駆動があるまで、これらの信号の状態が保持（メモリー）される。一方、画像信号DataがＬ信号であれば、保持回路２２から出力される第１画像信号Data1はＬ信号であり、かつ第２画像信号Data2はＨ信号である。そして、次の書き込み駆動があるまで、これらの信号の状態が保持（メモリー）される。 The holding circuit (also referred to as a latch circuit) 22 is formed by connecting an inverter 22a and an inverter 22b in series, and is called a static random access memory (SRAM). For example, if the image signal Data is a high (H) signal, the first image signal Data1 (LAT_1) output from the holding circuit 22 is an H signal and the second image signal Data2 (LAT_2) is low (L). Signal. The state of these signals is held (memory) until the next writing drive. On the other hand, if the image signal Data is an L signal, the first image signal Data1 output from the holding circuit 22 is an L signal, and the second image signal Data2 is an H signal. The state of these signals is held (memory) until the next writing drive.

画素電極制御回路２３は、画素電極２４に印加される画素電極電圧と共通電圧Vcomを同電位とするためのリセット指令信号RSTを伝達するリセット指令線５が接続されている。なお、図２（ｂ）において、画素電極２４に印加される画素電極電圧は、制御信号Vpcで表される。また画素電極制御回路２３は、画像信号、図２の例では第１画像信号Data1，第２画像信号Data2と、共通電圧Vcomと、リセット指令信号RSTと、を入力とし、画素電極２４に印加される画素電極電圧、図２の例では第１画像信号Data1または第２画像信号Data2と、共通電圧Vcomとの電位差を制御する制御信号Vpcを出力とする論理回路23Lを有している。 The pixel electrode control circuit 23 is connected to a reset command line 5 for transmitting a reset command signal RST for making the pixel electrode voltage applied to the pixel electrode 24 and the common voltage Vcom the same potential. In FIG. 2B, the pixel electrode voltage applied to the pixel electrode 24 is represented by a control signal Vpc. The pixel electrode control circuit 23 receives the image signal, in the example of FIG. 2, the first image signal Data1, the second image signal Data2, the common voltage Vcom, and the reset command signal RST, and is applied to the pixel electrode 24. 2 has a logic circuit 23L that outputs a control signal Vpc for controlling the potential difference between the common voltage Vcom and the first image signal Data1 or the second image signal Data2 in the example of FIG.

本発明のドットマトリクス型表示装置において、論理回路23Lは好適には、リセット指令信号RSTが画素電極制御回路２３に非入力の場合、画像信号、図２の例では第１画像信号Data1，第２画像信号Data2と、共通電圧Vcomを入力とし、制御信号Vpcを出力とする排他的論理和の第１論理回路23L1として機能する。すなわち、論理回路23Lは、リセット駆動しないときは書き換え駆動用の論理回路となり、書き換え駆動を実行する。また論理回路23Lは好適には、リセット指令信号RSTが画素電極制御回路２３に入力された場合、画素電極電圧と共通電圧Vcomを常に同電位とする第２論理回路23L2として機能する。すなわち、論理回路23Lは、リセット指令信号RSTが入力されて書き換え駆動しないときはリセット駆動用の論理回路となり、リセット駆動を実行する。従って、論理回路23Lは、書き換え駆動とリセット駆動の双方の機能を有するものとなり、その結果、各画素部４は、書き換え駆動、静止画駆動、リセット駆動が可能な多機能なものとなる。なお、図２において、２５は液晶に電圧を印加するための対向電極であり、共通電圧Vcomが印加され、液晶には保持容量Clcが発生する。 In the dot matrix type display device of the present invention, the logic circuit 23L is preferably an image signal when the reset command signal RST is not input to the pixel electrode control circuit 23, the first image signal Data1 and the second image signal in the example of FIG. It functions as an exclusive OR first logic circuit 23L1 having the image signal Data2 and the common voltage Vcom as inputs and the control signal Vpc as an output. That is, the logic circuit 23L becomes a logic circuit for rewrite drive when not reset-driven, and executes rewrite drive. Further, the logic circuit 23L preferably functions as the second logic circuit 23L2 in which the pixel electrode voltage and the common voltage Vcom are always at the same potential when the reset command signal RST is input to the pixel electrode control circuit 23. That is, when the reset command signal RST is input and the rewrite driving is not performed, the logic circuit 23L becomes a logic circuit for reset driving and executes reset driving. Therefore, the logic circuit 23L has functions of both rewrite driving and reset driving, and as a result, each pixel unit 4 has multiple functions capable of rewriting driving, still image driving, and reset driving. In FIG. 2, reference numeral 25 denotes a counter electrode for applying a voltage to the liquid crystal, and a common voltage Vcom is applied to generate a storage capacitor Clc in the liquid crystal.

論理回路23Lが第１論理回路23L1として機能する場合、リセット指令信号RSTは非入力（Ｌ信号、例えば０Ｖの信号）であり、ｐチャンネルTFT23bは機能し、ｎチャンネルTFT23cは機能しない。また、第１画像信号Data1がＬ信号、第２画像信号Data2がＨ信号であるときには、インバータ23aは機能せず、４端子型のトランスファゲート回路23dは機能する。そして、共通電圧VcomがＬ信号であれば、その共通電圧Vcom（Ｌ信号）がトランスファゲート回路23dを通過し、それが制御信号Vpcとなる。これは、図３の状態１に相当し、ノーマリホワイトであれば白表示、ノーマリブラックであれば黒表示となる。またこの場合、入力部２０に入力された画像信号DataはＬ信号である。 When the logic circuit 23L functions as the first logic circuit 23L1, the reset command signal RST is not input (L signal, for example, 0V signal), the p-channel TFT 23b functions, and the n-channel TFT 23c does not function. When the first image signal Data1 is an L signal and the second image signal Data2 is an H signal, the inverter 23a does not function and the four-terminal transfer gate circuit 23d functions. If the common voltage Vcom is an L signal, the common voltage Vcom (L signal) passes through the transfer gate circuit 23d and becomes the control signal Vpc. This corresponds to the state 1 in FIG. 3, where white display is normally white and black display is normally black. In this case, the image signal Data input to the input unit 20 is an L signal.

同様に、第１画像信号Data1がＨ信号、第２画像信号Data2がＬ信号であるときには、インバータ23aは機能し、４端子型のトランスファゲート回路23dは機能しない。そして、共通電圧VcomがＬ信号であれば、その共通電圧Vcom（Ｌ信号）の反転信号（Ｈ信号、例えば３Ｖの信号）がインバータ23aから出力され、それが制御信号Vpcとなる。これは、図３の状態２に相当し、ノーマリホワイトであれば黒表示、ノーマリブラックであれば白表示となる。またこの場合、入力部２０に入力された画像信号DataはＨ信号である。 Similarly, when the first image signal Data1 is an H signal and the second image signal Data2 is an L signal, the inverter 23a functions and the four-terminal transfer gate circuit 23d does not function. If the common voltage Vcom is an L signal, an inverted signal (H signal, for example, 3V signal) of the common voltage Vcom (L signal) is output from the inverter 23a, which becomes the control signal Vpc. This corresponds to the state 2 in FIG. 3, where black is displayed for normally white, and white is displayed for normally black. In this case, the image signal Data input to the input unit 20 is an H signal.

同様に、第１画像信号Data1がＬ信号、第２画像信号Data2がＨ信号であるときには、インバータ23aは機能せず、４端子型のトランスファゲート回路23dは機能する。そして、共通電圧VcomがＨ信号であれば、その共通電圧Vcom（Ｈ信号）がトランスファゲート回路23dを通過し、それが制御信号Vpcとなる。これは、図３の状態３に相当し、ノーマリホワイトであれば白表示、ノーマリブラックであれば黒表示となる。またこの場合、入力部２０に入力された画像信号DataはＬ信号である。 Similarly, when the first image signal Data1 is an L signal and the second image signal Data2 is an H signal, the inverter 23a does not function and the four-terminal transfer gate circuit 23d functions. If the common voltage Vcom is an H signal, the common voltage Vcom (H signal) passes through the transfer gate circuit 23d and becomes the control signal Vpc. This corresponds to the state 3 in FIG. 3, where white display is normally white and black display is normally black. In this case, the image signal Data input to the input unit 20 is an L signal.

同様に、第１画像信号Data1がＨ信号、第２画像信号Data2がＬ信号であるときには、インバータ23aは機能し、４端子型のトランスファゲート回路23dは機能しない。そして、共通電圧VcomがＨ信号であれば、その共通電圧Vcom（Ｈ信号）の反転信号（Ｌ信号）がインバータ23aから出力され、それが制御信号Vpcとなる。これは、図３の状態４に相当し、ノーマリホワイトであれば黒表示、ノーマリブラックであれば白表示となる。またこの場合、入力部２０に入力された画像信号DataはＨ信号である。 Similarly, when the first image signal Data1 is an H signal and the second image signal Data2 is an L signal, the inverter 23a functions and the four-terminal transfer gate circuit 23d does not function. If the common voltage Vcom is an H signal, an inverted signal (L signal) of the common voltage Vcom (H signal) is output from the inverter 23a, which becomes the control signal Vpc. This corresponds to the state 4 in FIG. 3, where black is displayed for normally white, and white is displayed for normally black. In this case, the image signal Data input to the input unit 20 is an H signal.

図３の状態１〜４に相当する第１論理回路は、画像信号Dataとしての第１画像信号Data1と、共通電圧Vcomを入力とし、制御信号Vpcを出力とする排他的論理和の論理回路を構成している。この場合、共通電圧Vcomの極性反転駆動を行っても、その極性反転駆動に拘らず画素電極２４の書き換え駆動を実行できるものとなる。 The first logic circuit corresponding to states 1 to 4 in FIG. 3 is an exclusive OR logic circuit that receives the first image signal Data1 as the image signal Data and the common voltage Vcom and outputs the control signal Vpc. It is composed. In this case, even if the polarity inversion driving of the common voltage Vcom is performed, the pixel electrode 24 can be rewritten and driven regardless of the polarity inversion driving.

論理回路23Lが第２論理回路23L2として機能する場合、リセット指令信号RSTは入力されており（Ｈ信号状態であり）、ｐチャンネルTFT23bは機能せず、ｎチャンネルTFT23cは機能する。その結果、ｎチャンネルTFT23cがＬ信号を通過させて、それが制御信号Vpcとなる。これは、図３の状態５，６に相当し、ノーマリホワイトであれば白表示、ノーマリブラックであれば黒表示となる。この場合、共通電圧VcomはＬ信号とされている。 When the logic circuit 23L functions as the second logic circuit 23L2, the reset command signal RST is input (in the H signal state), the p-channel TFT 23b does not function, and the n-channel TFT 23c functions. As a result, the n-channel TFT 23c passes the L signal, which becomes the control signal Vpc. This corresponds to the states 5 and 6 in FIG. 3, where white display is normally white and black display is normally black. In this case, the common voltage Vcom is an L signal.

また、図３の状態５である場合、すなわち第１画像信号Data1がＬ信号、第２画像信号Data2がＨ信号である場合、インバータ23aは機能せず、４端子型のトランスファゲート回路23dは機能する。そして、共通電圧Vcom（Ｌ信号）はトランスファゲート回路23dを通過するが、それは制御信号Vpc（Ｌ信号）と同電位である。なお、この場合、入力部２０に入力された画像信号DataはＬ信号である。図３の状態６である場合、すなわち第１画像信号Data1がＨ信号、第２画像信号Data2がＬ信号である場合、インバータ23aは機能せず、４端子型のトランスファゲート回路23dも機能しないので、共通電圧Vcom（Ｌ信号）はインバータ23a及びトランスファゲート回路23dを通過しない。なお、この場合、入力部２０に入力された画像信号DataはＨ信号である。 In the case of state 5 in FIG. 3, that is, when the first image signal Data1 is an L signal and the second image signal Data2 is an H signal, the inverter 23a does not function and the four-terminal transfer gate circuit 23d functions. To do. The common voltage Vcom (L signal) passes through the transfer gate circuit 23d, which is at the same potential as the control signal Vpc (L signal). In this case, the image signal Data input to the input unit 20 is an L signal. In the state 6 in FIG. 3, that is, when the first image signal Data1 is an H signal and the second image signal Data2 is an L signal, the inverter 23a does not function and the four-terminal transfer gate circuit 23d also does not function. The common voltage Vcom (L signal) does not pass through the inverter 23a and the transfer gate circuit 23d. In this case, the image signal Data input to the input unit 20 is an H signal.

また本発明のドットマトリクス型表示装置は、図４に示すように、論理回路23Lは好適には、駆動選択回路21の電源電圧VDDの遮断開始（TW2のタイミング）前にリセット指令信号RSTが入力されるとともにその入力が保持される。この場合、駆動選択回路２１の電源電圧VDDの遮断後にもリセット指令信号RSTの入力が保持される。その結果、駆動選択回路２１の電源電圧VDDの印加開始（TW1のタイミング）が任意のタイミングで実行されても、白表示の画素部４と黒表示の画素部４が混ざった画面表示が最初に現れることがなく、ノーマリホワイトであれば白の画面表示を、ノーマリブラックであれば黒の画面表示を、常に最初に表示させることができる。また論理回路23Lは好適には、駆動選択回路２１の電源電圧VDDの印加開始（TW1のタイミング）後であって画素電極２４に画素電極電圧（制御信号Vpc）が入力された後に、リセット指令信号RSTが非入力とされる。この場合、ノーマリホワイトであれば白の画面表示を、ノーマリブラックであれば黒の画面表示を、最初に表示させた後に、リセット指令信号RSTが非入力となるので、確実な初期画面表示の動作が行える。 In the dot matrix type display device of the present invention, as shown in FIG. 4, the logic circuit 23L is preferably supplied with the reset command signal RST before the drive selection circuit 21 starts to shut off the power supply voltage VDD (timing of TW2). And the input is held. In this case, the input of the reset command signal RST is held even after the power supply voltage VDD of the drive selection circuit 21 is cut off. As a result, even if the start of application of the power supply voltage VDD (timing of TW1) of the drive selection circuit 21 is executed at an arbitrary timing, a screen display in which the pixel portion 4 for white display and the pixel portion 4 for black display are mixed first is displayed. If it is normally white, a white screen display can be displayed, and if it is normally black, a black screen display can always be displayed first. Further, the logic circuit 23L is preferably configured so that the reset command signal is input after the pixel electrode voltage (control signal Vpc) is input to the pixel electrode 24 after the application of the power supply voltage VDD of the drive selection circuit 21 (timing of TW1). RST is not input. In this case, since the white screen display is normally white, the black screen display is normally black, and the reset command signal RST is not input after the initial display, a reliable initial screen display. Can be performed.

次に、図４のタイミングチャートについて具体的に説明する。従来、駆動選択回路２１の電源電圧VDDをタイミングTW1でオンすると、タイミングＴ１で、画素部４内の保持回路２２の第１画像信号Data1（LAT_1），第２画像信号Data2（LAT_2）は、電源電圧VDDオン前の残留画像信号（残留データ）に影響されて、画素部４によってＨ信号（１）とＬ信号（０）のどちらかになっていた。そのため、画面表示全体では白表示の画素部４と黒表示の画素部４が混ざったランダムな画面表示となっていた。すなわち、タイミングＴ１とタイミングＴ２との間の期間は、画素部４によってＨ信号（１）とＬ信号（０）のどちらかになっている「データ不定」の期間であり、その影響を受けていたのである。しかし本発明においては、リセット指令信号RSTが活性しているために、画素電極２４に印加される画素電極電圧である制御信号Vpcは、第２論理回路23L2によってＬ信号と一定になっており、画面表示は最初から白となる。 Next, the timing chart of FIG. 4 will be specifically described. Conventionally, when the power supply voltage VDD of the drive selection circuit 21 is turned on at timing TW1, the first image signal Data1 (LAT_1) and the second image signal Data2 (LAT_2) of the holding circuit 22 in the pixel unit 4 are supplied at the timing T1. Under the influence of the residual image signal (residual data) before the voltage VDD is turned on, the pixel portion 4 has become either the H signal (1) or the L signal (0). Therefore, the entire screen display is a random screen display in which the pixel portion 4 displaying white and the pixel portion 4 displaying black are mixed. In other words, the period between the timing T1 and the timing T2 is a “data indefinite” period in which the pixel unit 4 is in either the H signal (1) or the L signal (0), and is affected by this. It was. However, in the present invention, since the reset command signal RST is active, the control signal Vpc which is the pixel electrode voltage applied to the pixel electrode 24 is made constant with the L signal by the second logic circuit 23L2. The screen display is white from the beginning.

次に、電源電圧VDDの起動が完了し、タイミングＴ２で白の画像信号、すなわちＬ信号の画像信号Dataを保持回路２２に入力する。すると、保持回路２２は、Ｌ信号の第１画像信号Data1（LAT_1）とＨ信号の第２画像信号Data2（LAT_2）を、画素電極制御回路２３の論理回路23Lへ出力する。 Next, the activation of the power supply voltage VDD is completed, and the white image signal, that is, the image signal Data of the L signal is input to the holding circuit 22 at the timing T2. Then, the holding circuit 22 outputs the first image signal Data1 (LAT_1) of the L signal and the second image signal Data2 (LAT_2) of the H signal to the logic circuit 23L of the pixel electrode control circuit 23.

次に、タイミングＴ３でリセット指令信号RSTを非活性にすると、論理回路23Lは第１論理回路23L1に切り替わり、画素電極２４に印加される画素電極電圧である制御信号Vpcは、タイミングＴ２における第１画像信号Data1（LAT_1）（Ｌ信号）となり、画面表示は白となる。 Next, when the reset command signal RST is deactivated at the timing T3, the logic circuit 23L switches to the first logic circuit 23L1, and the control signal Vpc that is the pixel electrode voltage applied to the pixel electrode 24 is the first at the timing T2. The image signal Data1 (LAT_1) (L signal) is displayed, and the screen display is white.

その後、タイミングＴ４までは、書き込み駆動が選択された画素部４においては、保持回路２２に入力された画像信号Dataに従った画素表示となる。なお、書き込み駆動が非選択の画素部４においては静止画駆動が実行される。 Thereafter, until the timing T4, in the pixel unit 4 in which the writing drive is selected, the pixel display according to the image signal Data input to the holding circuit 22 is performed. Note that still image driving is executed in the pixel unit 4 in which writing driving is not selected.

次に、タイミングＴ４でリセット指令信号RSTを活性すると、制御信号VpcはＬ信号となり、画面表示は白となる。その後、タイミングTW2で電源電圧VDDの遮断が開始され、その後のタイミングＴ５で、各画素部４の保持回路２２における残留画像信号は第１画像信号Data1（LAT_1）と第２画像信号Data2（LAT_2）のいずれかとなり、データ不定となる。しかし、リセット指令信号RSTが活性なので、第２論理回路23L2により制御信号VpcはＬ信号に維持され、画面表示は白となる。 Next, when the reset command signal RST is activated at the timing T4, the control signal Vpc becomes the L signal and the screen display becomes white. Thereafter, the power supply voltage VDD starts to be cut off at the timing TW2, and at the subsequent timing T5, the residual image signals in the holding circuit 22 of each pixel unit 4 are the first image signal Data1 (LAT_1) and the second image signal Data2 (LAT_2). Either of the above, the data is undefined. However, since the reset command signal RST is active, the control signal Vpc is maintained at the L signal by the second logic circuit 23L2, and the screen display is white.

以上より、本発明のドットマトリクス型表示装置は、電源電圧VDDのオン時、オフ時に、各画素部４の保持回路２２に保持されている画像信号が異なっていても、ランダムな画面表示とせずに、画面表示をノーマリホワイトであれば白の画面表示とし、ノーマリブラックであれば黒の画面表示とすることができる。また、電源電圧VDDの起動後に、各画素部４の保持回路２２に保持されている画像信号を書き換えることなく、画面表示をノーマリホワイトであれば白の画面表示とし、ノーマリブラックであれば黒の画面表示とすることができる。 As described above, the dot matrix display device of the present invention does not display a random screen even when the image signal held in the holding circuit 22 of each pixel unit 4 is different when the power supply voltage VDD is turned on and off. Furthermore, if the screen display is normally white, a white screen display can be used, and if it is normally black, a black screen display can be used. Further, after the power supply voltage VDD is started, without rewriting the image signal held in the holding circuit 22 of each pixel unit 4, the screen display is a white screen display if it is normally white, and if it is normally black. A black screen can be displayed.

図５は、図２に示す画素部４内の画素電極制御回路２３のリセット動作を説明するためのフローチャートである。ステップ３１は、画面表示開始であり、このとき既に論理回路23LにＨ状態のリセット指令信号RSTが入力された状態が保持されており、ノーマリホワイトにおける白の画面表示が保持されている。また、論理回路23Lは第２論理回路23L2として機能する状態になっている。 FIG. 5 is a flowchart for explaining the reset operation of the pixel electrode control circuit 23 in the pixel unit 4 shown in FIG. Step 31 is the start of screen display. At this time, the state in which the reset command signal RST in the H state is already input to the logic circuit 23L is held, and the white screen display in normally white is held. The logic circuit 23L is in a state of functioning as the second logic circuit 23L2.

ステップ３２において、タイミングTW1に駆動選択回路２１の電源電圧VDDの印加を開始する。ステップ３３において、タイミングＴ１〜Ｔ２に各画素部４の保持回路２２に保持されている画像信号Dataがそれぞれ異なっていても、すなわちデータ不定であっても、第２論理回路23L2が働き白の画面表示が保持される。 In step 32, application of the power supply voltage VDD of the drive selection circuit 21 is started at timing TW1. In step 33, even if the image signals Data held in the holding circuit 22 of each pixel unit 4 are different from each other at the timings T1 to T2, that is, the data is indefinite, the second logic circuit 23L2 works and a white screen is displayed. The display is retained.

ステップ３４において、各画素部４の保持回路２２に画像信号Dataを入力し、初期画面表示を白表示に確定する。これは、各画素部４の保持回路２２に保持されている画像信号Dataが不定であるときにリセット指令信号RSTを非入力としないようにするためである。すなわち、画像信号Dataが不定であるときにリセット指令信号RSTを非入力とすると、画面表示が黒い画素部４と白い画素部４が混ざった表示になるので、これを回避するためである。ステップ３５において、画像信号の不定期間（タイミングＴ１〜Ｔ２）が経過した後のタイミングＴ３で、リセット指令信号RSTを非入力とする。これにより、論理回路23Lは第１論理回路23L1として機能し、書き換え駆動が可能な状態となる。なお、タイミングＴ３まで白表示が継続する。そして、ステップ３５で画像表示が開始される。 In step 34, the image signal Data is input to the holding circuit 22 of each pixel unit 4, and the initial screen display is determined to be white display. This is to prevent the reset command signal RST from being non-input when the image signal Data held in the holding circuit 22 of each pixel unit 4 is indefinite. In other words, if the reset command signal RST is not input when the image signal Data is indefinite, the screen display becomes a display in which the black pixel portion 4 and the white pixel portion 4 are mixed. This is to avoid this. In step 35, the reset command signal RST is not input at timing T3 after the indefinite period (timing T1 to T2) of the image signal has elapsed. As a result, the logic circuit 23L functions as the first logic circuit 23L1, and can be rewritten. Note that the white display continues until timing T3. In step 35, image display is started.

ステップ３６において、ドットマトリクス型表示装置の電源オフを検出する。この検出は、表示パネルの外部に設けられた外部駆動制御部等によって行うことができる。ステップ３７において、電源電圧VDDの遮断開始前のタイミングＴ４で、Ｈ状態のリセット指令信号RSTを各画素部４の画素電極制御回路２３の論理回路23Lに入力して、論理回路23Lを第２論理回路23L2に切り替えて白表示を開始し、それを保持する。なお、リセット指令信号RSTの入力、非入力は上記の外部駆動制御部等によって行うことができる。 In step 36, the power-off of the dot matrix display device is detected. This detection can be performed by an external drive control unit provided outside the display panel. In step 37, at the timing T4 before the start of the shutoff of the power supply voltage VDD, the reset command signal RST in the H state is input to the logic circuit 23L of the pixel electrode control circuit 23 of each pixel unit 4, and the logic circuit 23L is Switch to the circuit 23L2 to start white display and hold it. Note that the reset command signal RST can be input or not input by the external drive control unit or the like.

ステップ３８において、タイミングTW2で駆動選択回路２１の電源電圧VDDの遮断が開始される。ステップ３９において、タイミングＴ５で各画素部４の保持回路２２に保持されている画像信号Dataが不定であっても、第２論理回路23L2が働き画面表示は白になり、その後も白表示が保持される。ステップ４０において、画面表示が終了する。 In step 38, the power supply voltage VDD of the drive selection circuit 21 is started to be cut off at timing TW2. In step 39, even if the image signal Data held in the holding circuit 22 of each pixel unit 4 is indefinite at timing T5, the second logic circuit 23L2 operates and the screen display turns white, and the white display is held thereafter. Is done. In step 40, the screen display ends.

本発明のドットマトリクス型表示装置は、例えばスマートウォッチ等のデジタル表示式腕時計において、電池交換する場合、画面表示を設定し直す場合などに画面表示をリセットする際に有効である。また、スマートフォン端末、携帯電話、タブレット端末、パーソナルコンピュータ等においても、画面表示をリセットする際に有効である。 The dot matrix type display device of the present invention is effective for resetting the screen display when replacing batteries or resetting the screen display in a digital display wristwatch such as a smart watch. It is also effective when resetting the screen display in smartphone terminals, mobile phones, tablet terminals, personal computers, and the like.

また、本発明のドットマトリクス型表示装置は、以下のような好適な構成を採用し得る。１つの表示パネルにおいて、書き換え周期をそれぞれに最適なものとした表示領域を複数設けることができる。この場合、ある表示領域では書き換えと次の書き換えとの間の期間を非常に長く設定し、他の表示領域では書き換えと次の書き換えとの間の期間を短く設定することにより、消費電力の制御を高い精度で行うことができる。その結果、消費電力をより低減させることができる。 In addition, the dot matrix type display device of the present invention can employ the following suitable configuration. In one display panel, a plurality of display areas each having an optimum rewrite cycle can be provided. In this case, the power consumption can be controlled by setting a very long period between rewriting in one display area and setting a short period between rewriting in the other display area. Can be performed with high accuracy. As a result, power consumption can be further reduced.

さらに、書き換え駆動を適用する表示領域を書き換え周期を相違させて複数設け、相違する書き換え周期の比を10倍以上とすることが良い。この場合、ある表示領域では書き換えと次の書き換えとの間の期間を非常に長く設定し、他の表示領域では書き換えと次の書き換えとの間の期間を短く設定することにより、消費電力の制御をきめ細かく高い精度で行うことができる。その結果、消費電力をより低減させることができる。さらに、相違する書き換え周期の比を10倍以上とすることにより、消費電力をより低減させる効果が高まる。 Furthermore, it is preferable to provide a plurality of display regions to which the rewrite drive is applied with different rewrite cycles, and to make the ratio of the different rewrite cycles 10 times or more. In this case, the power consumption can be controlled by setting a very long period between rewriting in one display area and setting a short period between rewriting in the other display area. Can be performed with high precision. As a result, power consumption can be further reduced. Furthermore, the effect of further reducing power consumption is enhanced by setting the ratio of different rewrite cycles to 10 times or more.

例えば、図１５に示す例等のように、表示パネルにおいて、時間を表示させる表示領域191と、分を表示させる表示領域192と、秒を表示させる表示領域193とで、書き換え周期を大きく相違させることができる。秒を表示させる表示領域193では、１秒毎に書き換え駆動するのに対して、分を表示させる表示領域192では、１分毎に書き換え駆動し、時間を表示させる表示領域191では、１時間毎に書き換え駆動すればよい。従って、表示領域191〜193以外の表示領域は静止画の表示領域194である。好適な実施形態として、分を表示させる表示領域192と秒を表示させる表示領域193の書き換え駆動の周期の比は60倍となる。換言すれば、1/60になるともいえる。また、時間を表示させる表示領域191では、１時間毎に書き換え駆動すればよいので、秒を表示させる表示領域193と時間を表示させる表示領域191との書き換え駆動の周期の比は3600倍となる。換言すれば、1/3600になるともいえる。また、表示領域191〜193において、書き換え駆動を１画素(ドット)毎に行うことができるが、複数画素毎に書き換え駆動してもよい。また、表示領域191〜193において、全ての画素を書き換えてもよいし、書き換えに必要な画素のみを書き換えてもよい。例えば、１つの表示領域において、「５」の表示を「６」に書き換える場合、書き換え不要な画素と書き換え必要な画素を区別することができるので、書き換えが必要な画素のみを書き換えることができる。 For example, as in the example shown in FIG. 15 and the like, in the display panel, the rewrite cycle is greatly different between a display area 191 for displaying time, a display area 192 for displaying minutes, and a display area 193 for displaying seconds. be able to. In the display area 193 for displaying the seconds, rewriting is driven every second, whereas in the display area 192 for displaying the minutes, rewriting is driven every minute and in the display area 191 that displays the time, every hour. The rewriting drive may be performed. Therefore, the display area other than the display areas 191 to 193 is a still image display area 194. As a preferred embodiment, the ratio of the rewriting drive cycle of the display area 192 for displaying minutes and the display area 193 for displaying seconds is 60 times. In other words, it can be said to be 1/60. Further, in the display area 191 for displaying the time, the rewriting drive may be performed every hour. Therefore, the ratio of the rewriting driving cycle between the display area 193 for displaying the second and the display area 191 for displaying the time is 3600 times. . In other words, it can be said to be 1/3600. In the display areas 191 to 193, the rewrite drive can be performed for each pixel (dot), but the rewrite drive may be performed for each of a plurality of pixels. In the display areas 191 to 193, all the pixels may be rewritten, or only the pixels necessary for rewriting may be rewritten. For example, in the case where the display of “5” is rewritten to “6” in one display region, it is possible to distinguish between pixels that do not need to be rewritten and pixels that need to be rewritten, so that only the pixels that need to be rewritten can be rewritten.

また、携帯電話、スマートフォン、タブレット端末、パーソナルコンピュータ等からのメール着信の電波信号を腕時計で受信した際に、その腕時計のLCD等から成る表示パネルに、メール受信の表示を上述した画素選択駆動方式の書き換え駆動によって行わせることができる。このような複雑な表示機能を極めて低い消費電力でもって行うことができる。例えば、気温、湿度、高度、方位、照度、気圧、水深、水圧、天気予報、外国との時差、歩数計、潮汐時間、日の出・日没の時間、血圧、脈拍、メールの内容、ニュース速報、緊急地震速報等の告知などの表示を、それらの最適な書き換え周期または任意のタイミングでもって表示することができる。また、それらの書き換え周期または表示のタイミングを、外部から人が入力、変更等して制御することもできる。書き換え周期の変更、制御または表示のタイミングの制御は、ドットマトリクス型表示装置の周辺に設けられた制御LSI等によって行うことができる。 In addition, when a wristwatch receives a radio signal for incoming mail from a mobile phone, smartphone, tablet terminal, personal computer, etc., the pixel selection drive system described above displays the mail reception on the display panel consisting of the wristwatch's LCD, etc. This can be done by rewriting driving. Such a complicated display function can be performed with extremely low power consumption. For example, temperature, humidity, altitude, direction, illuminance, barometric pressure, water depth, water pressure, weather forecast, time difference with foreign countries, pedometer, tide time, sunrise / sunset time, blood pressure, pulse, email content, breaking news, Notifications such as earthquake early warnings can be displayed at their optimum rewriting cycle or at an arbitrary timing. In addition, the rewrite cycle or display timing can be controlled by an external input or change by a person. The rewrite cycle change, control, or display timing control can be performed by a control LSI or the like provided around the dot matrix display device.

本発明のドットマトリクス型表示装置において、表示領域の書き換え周期に対応する書き換え期間は、書き換えを実行する動作期間及びそれ以外の書き換え休止期間を含んでおり、書き換え休止期間が動作期間よりも長いことが好ましい。この構成により、書き換えによる表示の切り換え動作が素早くなり、表示の切り換えプロセスが視認されなくなるので、表示の切り換えが見やすくなる。例えば、時計の秒の表示を書き換える場合、書き換え期間を１秒とし、書き換えを実行する動作期間を0.1〜0.3秒(10％〜30％)程度とし、それ以外の0.7〜0.9秒程度の期間を書き換え休止期間とすれば良い。 In the dot matrix type display device of the present invention, the rewriting period corresponding to the rewriting cycle of the display area includes an operation period in which rewriting is performed and other rewriting suspension periods, and the rewriting suspension period is longer than the operation period. Is preferred. With this configuration, the display switching operation by rewriting becomes quick and the display switching process is not visually recognized, so that the display switching is easy to see. For example, when rewriting the clock seconds display, the rewrite period is 1 second, the rewrite operation period is about 0.1 to 0.3 seconds (10% to 30%), and the other period is about 0.7 to 0.9 seconds. A rewriting suspension period may be used.

また、時計の秒を表示する表示領域のように書き換え周期が短い表示領域の画素数を、時計の分、時間を表示する表示領域のように書き換え周期が長い表示領域の画素数よりも少なくすることが好ましい。これにより、消費電力をさらに低減させることができる。例えば、好ましくは、書き換え周期が短い表示領域の画素数を、書き換え周期が長い表示領域の画素数の30％以下、より好ましくは、10％以下とすることが良い。 Also, the number of pixels in a display area with a short rewrite cycle, such as a display area that displays the seconds of a clock, is made smaller than the number of pixels in a display area with a long rewrite cycle, such as a display area that displays the time for the clock It is preferable. Thereby, power consumption can be further reduced. For example, the number of pixels in the display region with a short rewrite cycle is preferably 30% or less, more preferably 10% or less, of the number of pixels in the display region with a long rewrite cycle.

また、本発明のドットマトリクス型表示装置は、画素電極を反射型電極とした反射型LCDであることが好ましい。この場合、保持回路等を画素電極の下方に配置することができ、保持回路等による光反射率の低下をなくすことができる。一方、透過型LCDにおいて、透明な画素電極と保持回路とを重ねて配置すると、透過光によって保持回路等を構成するTFT素子が誤作動する可能性がある。そのため、TFT素子のゲート電極部を遮光膜で覆う必要があり、開口率が低下し易い。また、反射型LCDは、バックライトを設ける必要がないため、消費電力の低減に有効である。また、本発明のドットマトリクス型表示装置は、画素電極の領域に上記の反射型電極を有する反射領域と透過型電極を有する透過領域を備えた、半透過型液晶表示装置であってもよい。 Further, the dot matrix type display device of the present invention is preferably a reflection type LCD having a pixel electrode as a reflection type electrode. In this case, a holding circuit or the like can be disposed below the pixel electrode, and a decrease in light reflectance due to the holding circuit or the like can be eliminated. On the other hand, in a transmissive LCD, if a transparent pixel electrode and a holding circuit are arranged so as to overlap each other, a TFT element constituting the holding circuit or the like may malfunction due to transmitted light. For this reason, it is necessary to cover the gate electrode portion of the TFT element with a light-shielding film, and the aperture ratio tends to decrease. In addition, since the reflective LCD does not require a backlight, it is effective in reducing power consumption. Further, the dot matrix type display device of the present invention may be a transflective liquid crystal display device provided with a reflective region having the reflective electrode and a transmissive region having a transmissive electrode in the region of the pixel electrode.

また、保持回路によって保持されるビット数を１以上とすることが好ましい。このビット数を複数として多ビット化した場合、静止画表示の際に階調表示を行うことができる。また、アナログ信号を記憶する保持回路とすれば、フルカラー表示を行うこともできる。 In addition, the number of bits held by the holding circuit is preferably 1 or more. When the number of bits is increased to a plurality of bits, gradation display can be performed during still image display. Further, if a holding circuit for storing an analog signal is used, full-color display can be performed.

また、画素電極制御回路２３は、図３及び図１５の真理値表に示すように、共通電圧VcomのＨ／Ｌのいずれの信号に対しても静止画駆動と書き換え駆動を行うものとされている。即ち、共通電圧Vcom（Ａ）がＨ（３Ｖ）で画像信号data（Ｂ）がＨ（３Ｖ）である場合、共通電圧Vcom（Ａ）と画素電圧Pixel（Ｌ：０Ｖ）との間に電位差が形成され、共通電圧Vcom（Ａ）がＬ（０Ｖ）で画像信号data（Ｂ）がＨ（３Ｖ）である場合にも同様に共通電圧Vcom（Ａ）と画素電圧Pixel（Ｈ：３Ｖ）との間に電位差が形成されて、液晶が交流駆動されている。これにより、例えば、秒表示の書き換え周期に合わせて１秒毎に共通電圧Vcom（Ａ）のＨ／Ｌを反転させることができ、液晶分子の劣化を抑えることができる。即ち、液晶分子に直流電圧成分が長時間印加されることによって、液晶分子が画素電極表面で正負の電荷の偏り（微量不純物の固定化）を起こして寿命が短くなることを抑えることができる。 Further, as shown in the truth tables of FIGS. 3 and 15, the pixel electrode control circuit 23 performs still image driving and rewriting driving for both H / L signals of the common voltage Vcom. Yes. That is, when the common voltage Vcom (A) is H (3 V) and the image signal data (B) is H (3 V), there is a potential difference between the common voltage Vcom (A) and the pixel voltage Pixel (L: 0 V). Similarly, when the common voltage Vcom (A) is L (0 V) and the image signal data (B) is H (3 V), the common voltage Vcom (A) and the pixel voltage Pixel (H: 3 V) are similarly generated. A potential difference is formed between them, and the liquid crystal is AC driven. Thereby, for example, the H / L of the common voltage Vcom (A) can be inverted every second in accordance with the rewriting cycle of the second display, and deterioration of the liquid crystal molecules can be suppressed. That is, when a DC voltage component is applied to the liquid crystal molecules for a long time, it is possible to prevent the liquid crystal molecules from causing a bias of positive and negative charges (fixation of a small amount of impurities) on the pixel electrode surface and shortening the lifetime.

このように、共通電圧VcomのＨ／Ｌの反転を、書き換え周期に連動させて定期的に反転させることが好ましい。この場合、共通電圧VcomのＨ／Ｌの反転を、書き換え周期に連動させない場合と比較して、共通電圧Vcomを個別に制御するための制御回路等を付加する必要がなく、消費電力のさらなる低下に有効である。また、共通電圧VcomのＨ／Ｌの反転駆動は、液晶分子の劣化を抑制するための反転駆動と、排他的論理和（EXOR）の論理ゲート回路を構成する画素電極制御回路２３の論理回路23Lの制御入力としての画素電圧制御信号との、２つの役割を果たしており、これによっても消費電力のさらなる低下に寄与している。 Thus, it is preferable to periodically invert the H / L inversion of the common voltage Vcom in conjunction with the rewrite cycle. In this case, compared with the case where H / L inversion of the common voltage Vcom is not linked to the rewrite cycle, it is not necessary to add a control circuit for individually controlling the common voltage Vcom, and the power consumption is further reduced. It is effective for. In addition, the H / L inversion driving of the common voltage Vcom is the inversion driving for suppressing the deterioration of the liquid crystal molecules and the logic circuit 23L of the pixel electrode control circuit 23 that constitutes the exclusive OR (EXOR) logic gate circuit. It plays two roles with the pixel voltage control signal as the control input, and this also contributes to further reduction in power consumption.

また、本発明のドットマトリクス型表示装置において、静止画駆動が適用される表示領域において、各画素部４に供給される共通電圧のハイ／ローを定期的に反転させることが好ましい。これにより、書き換え駆動が適用される表示領域は勿論のこと静止画駆動が適用される領域においても液晶分子の劣化が抑制される。また、共通電圧Vcomの反転の定期的な周期は、制御LSI等によって、１秒毎、数十秒毎、分単位、時間単位で適宜設定することもできる。さらに、共通電圧Vcomの反転の周期をｎ秒毎（ｎは自然数）にしてもよく、その場合、秒表示の書き換え周期を共通電圧Vcomの反転の制御のベースに用いることができ、共通電圧Vcomの反転の制御が容易になる。 In the dot matrix display device of the present invention, it is preferable to periodically invert the high / low of the common voltage supplied to each pixel unit 4 in a display area to which still image driving is applied. Thereby, the deterioration of the liquid crystal molecules is suppressed not only in the display area to which the rewrite drive is applied but also in the area to which the still image drive is applied. Further, the periodic period of the inversion of the common voltage Vcom can be appropriately set by the control LSI or the like every second, every several tens of seconds, minutes, or hours. Further, the inversion cycle of the common voltage Vcom may be set every n seconds (n is a natural number). In this case, the rewrite cycle of the second display can be used as a base for controlling the inversion of the common voltage Vcom. It becomes easy to control the inversion.

本発明のドットマトリクス型表示装置において、画素電極制御回路２３と画素電極２４との間に１〜３ｐＦ程度の補助容量を並列的に接続してもよい。これにより、書き換え駆動する際に、画素電圧が次第に低下して１フレーム期間保持されにくくなるのを抑え、画素電圧を１フレーム期間保持することができる。 In the dot matrix display device of the present invention, an auxiliary capacitor of about 1 to 3 pF may be connected in parallel between the pixel electrode control circuit 23 and the pixel electrode 24. As a result, when rewriting driving is performed, it is possible to suppress the pixel voltage from gradually decreasing and not easily held for one frame period, and to hold the pixel voltage for one frame period.

また、低温多結晶シリコン（Low-Temperature Poly Silicon ：LTPS）を用いてｎチャンネルTFT素子及びｐチャンネルTFT素子を形成してもよい。この場合、CMOS回路を基礎とした駆動回路、SRAM回路、D/A変換器、画像表示部等をガラス基板上に一体的に集積化することができる。従って、音声処理回路、マイクロプロセッサを搭載したLCDをも、LTPSを用いて作製することができる。ガラス基板上に液晶表示パネルとその周辺駆動回路を一体的に形成できるので、電気的な信頼性が向上する。即ち、液晶表示パネルと駆動回路との電気的接続数を大幅に低減させることができ、振動に強く、軽量化がなされるので、携帯情報端末にとって好適なものとなる。また、電流駆動能力が高いので、高精細な画素、開口率の高い画素を有するLCDを作製することができる。 Further, the n-channel TFT element and the p-channel TFT element may be formed using low-temperature polycrystalline silicon (LTPS). In this case, a driving circuit based on a CMOS circuit, an SRAM circuit, a D / A converter, an image display unit, and the like can be integrated on a glass substrate. Therefore, an LCD equipped with an audio processing circuit and a microprocessor can also be manufactured using LTPS. Since the liquid crystal display panel and its peripheral drive circuit can be integrally formed on the glass substrate, the electrical reliability is improved. In other words, the number of electrical connections between the liquid crystal display panel and the driving circuit can be greatly reduced, and it is resistant to vibrations and light in weight, which is suitable for a portable information terminal. In addition, since the current driving capability is high, an LCD having high-definition pixels and pixels with a high aperture ratio can be manufactured.

LTPSの製造方法を以下に示す。まず、ガラス基板上に、プラズマＣＶＤ（Chemical Vapor Deposition）法によって、アモルファスシリコン膜を形成する。次に、アモルファスシリコン膜を多結晶化するために、450℃以下のガラス基板の温度でアモルファスシリコン膜にエキシマレーザ光を照射する。エキシマレーザ装置としては、例えば、ガスレーザ光源にArF（波長193nm），KrF（波長248nm）等を用いた、アモルファスシリコン膜の吸収が大きい紫外光を発振するものが使用できる。レーザ発振周波数約300Hz、レーザ光エネルギー約300Ｗ、パルス幅約20ns〜約60ns、照射エネルギー密度500mJ/cm²〜１J/cm²程度のパルスレーザ光をアモルファスシリコン膜に照射し、アモルファスシリコン膜を瞬間的に溶融し過冷却状態にした後に凝固させる。その結果、平均粒径0.3μｍ程度の結晶粒径を有する多結晶シリコンの膜に変化する。 The manufacturing method of LTPS is shown below. First, an amorphous silicon film is formed on a glass substrate by a plasma CVD (Chemical Vapor Deposition) method. Next, in order to polycrystallize the amorphous silicon film, the amorphous silicon film is irradiated with excimer laser light at a temperature of a glass substrate of 450 ° C. or lower. As the excimer laser device, for example, a gas laser light source that uses ArF (wavelength 193 nm), KrF (wavelength 248 nm), or the like, which oscillates ultraviolet light having a large absorption of the amorphous silicon film can be used. Amorphous silicon film is irradiated with pulsed laser light with a laser oscillation frequency of about 300 Hz, laser light energy of about 300 W, pulse width of about 20 ns to about 60 ns, and irradiation energy density of about 500 mJ / cm ^{2 to 1} J / cm ^2. It is solidified after being melted and supercooled. As a result, the film changes to a polycrystalline silicon film having an average grain size of about 0.3 μm.

また、画素電極２４は、透光性を有する場合、酸化インジウムスズ（ITO）、インジウム亜鉛酸化物（IZO）、酸化珪素を添加したインジウム錫酸化物（ITSO）、酸化亜鉛（ZnO）、リンやボロンが含まれるシリコン（Si）等の透光性を有する導電性材料を用いて形成することができる。 When the pixel electrode 24 has translucency, the indium tin oxide (ITO), indium zinc oxide (IZO), indium tin oxide added with silicon oxide (ITSO), zinc oxide (ZnO), phosphorus, It can be formed using a light-transmitting conductive material such as silicon (Si) containing boron.

画素部４に配置する表示素子としては、LCD素子、有機EL（Electro Luminescence）素子、無機EL素子、PDP（Plasma Display）素子などの表示素子を用いることができる。また、本発明のドットマトリクス型表示装置は、LCDである場合、ＴＮ（Twisted Nematic）方式、インプレーンスイッチング（In-plane Switching :IPS）方式、フリンジフィールドスイッチング（Fringe Field Switching ：FFS）方式のものなどを採用できる。IPS方式のLCD、FFS方式のLCDである場合、画素電極２４が形成されているアレイ側基板（TFT素子が形成された基板）の主面に、共通電極を画素部４毎に形成することによって、共通電圧Vcomの制御を画素部４毎に独立して行うことが可能となる。 As the display element disposed in the pixel unit 4, a display element such as an LCD element, an organic EL (Electro Luminescence) element, an inorganic EL element, or a PDP (Plasma Display) element can be used. Further, when the dot matrix type display device of the present invention is an LCD, it is a TN (Twisted Nematic) method, an in-plane switching (IPS) method, or a fringe field switching (FFS) method. Etc. can be adopted. In the case of an IPS LCD or FFS LCD, a common electrode is formed for each pixel unit 4 on the main surface of the array-side substrate (substrate on which the TFT element is formed) on which the pixel electrode 24 is formed. The common voltage Vcom can be controlled independently for each pixel unit 4.

また、本発明のドットマトリクス型表示装置は各種の電子機器に適用できる。その電子機器としては、スマートウォッチ等のデジタル表示式腕時計、自動車経路誘導システム（カーナビゲーションシステム）、船舶経路誘導システム、航空機経路誘導システム、スマートフォン端末、携帯電話、タブレット端末、パーソナルデジタルアシスタント（PDA）、ビデオカメラ、デジタルスチルカメラ、電子手帳、電子書籍、電子辞書、パーソナルコンピュータ、複写機、ゲーム機器の端末装置、テレビジョン、商品表示タグ、価格表示タグ、産業用のプログラマブル表示装置、カーオーディオ、ヘッドアップディスプレイ、デジタルオーディオプレイヤー、ファクシミリ、プリンター、コピー機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、頭部装着型画像表示装置（Head Mounted Display device ：ＨＭＤ）などがある。 Further, the dot matrix display device of the present invention can be applied to various electronic devices. The electronic devices include smart watches and other digital display watches, car route guidance systems (car navigation systems), ship route guidance systems, aircraft route guidance systems, smartphone terminals, mobile phones, tablet terminals, personal digital assistants (PDAs). Video cameras, digital still cameras, electronic notebooks, electronic books, electronic dictionaries, personal computers, copying machines, terminal devices for game machines, televisions, product display tags, price display tags, industrial programmable display devices, car audio, There are a head-up display, a digital audio player, a facsimile, a printer, a copier, an automated teller machine (ATM), a vending machine, a head mounted display device (HMD), and the like.

１ゲート信号線
２ソース信号線
３ソース信号線選択線
４画素部
５リセット指令信号線
１１表示部
２０入力部
２１駆動選択回路
２２保持回路
２３画素電極制御回路
２３Ｌ論理回路
２３Ｌ１第１論理回路
２３Ｌ２第２論理回路
２４画素電極
２５対向電極
101 TFT素子
102 共通電圧線
103 ゲート信号線駆動回路
104 ソース信号線駆動回路
110 表示部
111 LCDパネル
121,131 インバータ
122,132 NORの論理ゲート回路
123,133 昇圧回路（レベルシフタ）
124,134 インバータ
135 第４のｎチャンネルTFT素子
136,137 ソース信号線
138 ソース信号線選択線
139 ゲート信号線
141,151 ｐチャンネルTFT素子
142,152 ｎチャンネルTFT素子
143,153 インバータ
144,154 一方のトランスファゲート回路
145,155 他方のトランスファゲート回路
161 入力部
161a ソース信号線側の第１のｎチャンネルTFT素子
161b ゲート信号線側の第２のｎチャンネルTFT素子
162 保持回路
162a 第１のインバータ
162b 第２のインバータ
163 画素電極制御回路
164 駆動選択回路
181 第１の２値選択回路
181a ｐチャンネルTFT素子
181b ｎチャンネルTFT素子
182 第２の２値選択回路
182a ｐチャンネルTFT素子
182b ｎチャンネルTFT素子
191 時間を表示させる表示領域
192 分を表示させる表示領域
193 秒を表示させる表示領域
194 静止画を表示させる表示領域 DESCRIPTION OF SYMBOLS 1 Gate signal line 2 Source signal line 3 Source signal line selection line 4 Pixel part 5 Reset command signal line 11 Display part 20 Input part 21 Drive selection circuit 22 Holding circuit 23 Pixel electrode control circuit 23L Logic circuit 23L1 1st logic circuit 23L2 1st 2 logic circuit 24 pixel electrode 25 counter electrode
101 TFT element
102 Common voltage line
103 Gate signal line drive circuit
104 Source signal line drive circuit
110 Display
111 LCD panel
121,131 inverter
122,132 NOR logic gate circuit
123,133 Booster circuit (level shifter)
124,134 inverter
135 Fourth n-channel TFT device
136,137 Source signal line
138 Source signal line selection line
139 Gate signal line
141,151 p-channel TFT device
142,152 n-channel TFT element
143,153 Inverter
144,154 One transfer gate circuit
145,155 Transfer gate circuit on the other side
161 Input section
161a First n-channel TFT element on the source signal line side
161b Second n-channel TFT element on the gate signal line side
162 Holding circuit
162a First inverter
162b Second inverter
163 Pixel electrode control circuit
164 Drive selection circuit
181 First binary selection circuit
181a p-channel TFT device
181b n-channel TFT element
182 Second binary selection circuit
182a p-channel TFT device
182b n-channel TFT element
191 Display area for displaying time
Display area for displaying 192 minutes
Display area displaying 193 seconds
194 Display area for displaying still images

Claims

基板上の所定方向に配置された複数本のゲート信号線と、
前記ゲート信号線と交差させて配置された複数本の画像信号線と、
前記ゲート信号線と前記画像信号線の交差部に対応して配置された薄膜トランジスタと、
前記薄膜トランジスタに接続された、書き換え駆動と静止画駆動のいずれかを選択する駆動選択回路と、
前記駆動選択回路に接続された画素電極と、
前記画素電極に共通電圧を供給する共通電圧線と、を有しており、
前記駆動選択回路は、前記書き換え駆動が選択された前記画素電極を、入力された画像信号によって書き換え駆動する画素電極制御回路と、前記書き換え駆動が非選択の前記画素電極を、保持されている前記画像信号によって静止画駆動する保持回路と、を有しているドットマトリクス型表示装置であって、
前記画素電極制御回路は、前記画素電極に印加される画素電極電圧と前記共通電圧を同電位とするためのリセット指令信号を伝達するリセット指令線が接続されており、前記画像信号と前記共通電圧と前記リセット指令信号を入力とし、前記画素電極電圧と前記共通電圧の電位差を制御する制御信号を出力とする論理回路を有しているドットマトリクス型表示装置。 A plurality of gate signal lines arranged in a predetermined direction on the substrate;
A plurality of image signal lines arranged to cross the gate signal lines;
A thin film transistor disposed corresponding to an intersection of the gate signal line and the image signal line;
A drive selection circuit connected to the thin film transistor for selecting either rewrite drive or still image drive;
A pixel electrode connected to the drive selection circuit;
A common voltage line for supplying a common voltage to the pixel electrode,
The drive selection circuit holds the pixel electrode for which the rewrite drive is selected and rewrites the pixel electrode by an input image signal, and the pixel electrode for which the rewrite drive is not selected. A dot matrix type display device having a holding circuit for driving a still image by an image signal,
The pixel electrode control circuit is connected to a reset command line for transmitting a reset command signal for setting the common voltage to the pixel electrode voltage applied to the pixel electrode, and the image signal and the common voltage are connected. And a reset circuit, and a logic circuit that outputs a control signal for controlling a potential difference between the pixel electrode voltage and the common voltage.

前記論理回路は、前記リセット指令信号が前記画素電極制御回路に非入力の場合、前記画像信号と前記共通電圧を入力とし前記制御信号を出力とする排他的論理和の第１論理回路として機能する請求項１に記載のドットマトリクス型表示装置。 When the reset command signal is not input to the pixel electrode control circuit, the logic circuit functions as an exclusive OR first logic circuit that receives the image signal and the common voltage and outputs the control signal. The dot matrix type display device according to claim 1.

前記論理回路は、前記リセット指令信号が前記画素電極制御回路に入力された場合、前記画素電極電圧と前記共通電圧を常に同電位とする第２論理回路として機能する請求項１に記載のドットマトリクス型表示装置。 2. The dot matrix according to claim 1, wherein when the reset command signal is input to the pixel electrode control circuit, the logic circuit functions as a second logic circuit that always sets the pixel electrode voltage and the common voltage to the same potential. Type display device.

前記論理回路は、前記駆動選択回路の電源電圧の遮断開始前に前記リセット指令信号が入力されるとともにその入力が保持される請求項１乃至請求項３のいずれか１項に記載のドットマトリクス型表示装置。 The dot matrix type according to any one of claims 1 to 3, wherein the logic circuit receives the reset command signal and holds the input before the start of shutoff of the power supply voltage of the drive selection circuit. Display device.

前記論理回路は、前記駆動選択回路の電源電圧の印加開始後であって前記画素電極に前記画素電極電圧が入力された後に、前記リセット指令信号が非入力とされる請求項４に記載のドットマトリクス型表示装置。 5. The dot according to claim 4, wherein the logic circuit is configured such that the reset command signal is not input after the pixel electrode voltage is input to the pixel electrode after application of the power supply voltage of the drive selection circuit is started. Matrix type display device.