JP2017152712A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1電極11と、第2電極16と、第1電極と第2電極との間に設けられ、第1電極とオーミック接触した複数の第1半導体層12と、隣接する第1半導体層間に部分的に位置し、第1電極とショットキー接触し、且つ第1電極と第2電極との間に設けられた第2半導体層13と、第2半導体層と第2電極との間に設けられ、不純物濃度が第2半導体層の不純物濃度よりも低い第3半導体層14と、第3半導体層と第2電極との間に設けられ、第2電極と接触した第4半導体層15と、第3半導体層と第2電極との間に設けられ第2電極と接触し、不純物濃度が第4半導体層の不純物濃度よりも高い第5半導体層と、を備え、第1電極の上面に平行な方向において、第1半導体層の幅は、第5半導体層の幅よりも長い半導体装置。
【選択図】図1
Description
miconductor)トランジスタ、IGBT(Insulated Gate Bipolar Transistor:絶縁ゲー
トバイポーラトランジスタ)、ダイオードなどがある。ダイオードは、還流用としてIG
BTと逆並列に接続して用いられる。そのため、この場合のダイオードをFWD(Free W
heeling Diode)という。
Dの特性、例えば、スイッチング時間、オン電圧及び漏れ電流等の電気的特性の改善が重
要である。
との間に設けられ、前記第1電極とオーミック接触した第1導電形の複数の第1半導体層
と、隣接する前記第1半導体層間に部分的に位置し、前記第1電極とショットキー接触し
、かつ前記第1電極と前記第2電極との間に設けられた第1導電形の第2半導体層と、前
記第2半導体層と前記第2電極との間に設けられ、実効的な不純物濃度が前記第2半導体
層の実効的な不純物濃度よりも低い第1導電形の第3半導体層と、前記第3半導体層と前
記第2電極との間に設けられ、前記第2電極と接触した第2導電形の第4半導体層と、前
記第3半導体層と前記第2電極との間に設けられ前記第2電極と接触し、実効的な不純物
濃度が前記第4半導体層の実効的な不純物濃度よりも高い第2導電形の第5半導体層と、
を備え、前記第1電極の上面に平行な方向において、前記第1半導体層の幅は、前記第5
半導体層の幅よりも長い半導体装置。
の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。各
図の実施例は一例であり、技術的に可能な限り各図を複合させた実施例も本実施形態に含
まれる。また、各図においては、その説明の都合上、アノード電極とカソード電極とを表
示しない場合がある。
先ず、第1実施形態について説明する。
)は、図1(a)に示すAA’線によるカソード電極を除いた平面模式図である。
1電極)、n+カソード層12(第1半導体層)、nカソード層13(第2半導体層)、
nベース層14(第3半導体層)、p+アノード層15(第4半導体層)及びアノード電
極16(第2電極)が設けられている。n+カソード層12、nカソード層13、nベー
ス層14、およびp+アノード層15は、カソード電極11とアノード電極16との間に
設けられている。半導体装置1は、例えば、ダイオードである。n+カソード層12、n
カソード層13、nベース層14及びp+アノード層15をまとめて、半導体層10とい
う。
形状は、例えば、板状である。カソード電極11上、例えば、カソード電極11の板面上
には、複数のn+カソード層12が、相互に隔離して配置されている。
いて、一方向に延びた直方体の形状とされている。カソード電極11における各n+カソ
ード層12に接触した領域11a(第1領域)も一方向に延びている。例えば、n+カソ
ード層12は、領域11aの直上域内、すなわち、領域11aの真上の領域内に位置して
いる。この場合には、各n+カソード層12の幅Wn、すなわち、各n+カソード層12
の延びた方向と直交する方向の長さは、領域11aの幅Wnと等しい。幅Wnは、例えば
、100マイクロメートル(μm)以下である。各n+カソード層12の厚さ、すなわち
、各n+カソード層12の上端と下端との間の長さは、例えば、5マイクロメートル(μ
m)以下である。
m)以下である。n+カソード層12は、半導体、例えば、シリコンを含んでいる。n+
カソード層12には、ドナーとなる不純物、例えば、リンが含有されている。n+カソー
ド層12の導電形は、n形(第1導電形)である。n+カソード層12における実効的な
不純物の表面での濃度、すなわち、表面不純物濃度は、3×1017cm−3よりも高く
、例えば、1×1019cm−3以上である。
純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物
の双方が含有されている場合には、活性化した不純物のうち、ドナーとアクセプタの相殺
分を除いた分の濃度をいう。以下、実効的な不純物濃度を単に不純物濃度ともいう。
ック接触とは、半導体バルクの抵抗による直列抵抗に比べて無視できるほど小さな接触抵
抗を有する金属と半導体との接触をいう。オーミック接触は、非整流性の接触となってい
る。
ある。縦軸は、比接触抵抗(Ω・cm2)を示し、横軸は、不純物濃度(10−10cm
3/2及びcm−3)を示す。実線L1、L2、L3及びL4は、理論値を示し、丸印及
び四角印は、実験値を示す。
合には、金属と半導体とは、オーミック接触となる。半導体装置1において、n+カソー
ド層12における実効的な表面不純物濃度は、3×1017cm−3よりも高いので、カ
ソード電極11とn+カソード層12とは、オーミック接触となる。
したがって、nカソード層13は、n+カソード層12上に配置された部分13aと、カ
ソード電極11に接触した部分13bとを含んでいる。部分13aは、n+カソード層1
2とアノード電極16との間に設けられている。部分13bは、カソード電極11とアノ
ード電極16との間に設けられている。nカソード層13におけるカソード電極11に接
した部分の厚さは、数〜数10マイクロメートル(μm)、例えば、1〜20マイクロメ
ートル(μm)、または0.5〜20μmである。
、ドナーとなる不純物、例えば、リンが含有されている。nカソード層13の導電形は、
n形である。nカソード層13における実効的な表面の不純物濃度は、n+カソード層1
2における実効的な表面の不純物濃度よりも低い。nカソード層13のカソード電極11
に接した部分におけるリンの表面濃度は、例えば、3×1017cm−3以下である。カ
ソード電極11とnカソード層13とは、ショットキー接触となっている。ショットキー
接触とは、金属と半導体との接触であって、金属と半導体との間にショットキー障壁を有
するものをいう。ショットキー接触は、整流性の接触となっている。
3以下の場合には、金属と半導体とは、ショットキー接触となる。本実施形態において、
nカソード層13における実効的な表面不純物濃度は、3×1017cm−3以下である
ので、カソード電極11とnカソード層13とは、ショットキー接触となる。
ード層13とアノード電極16との間に設けられている。nベース層14の厚さは、例え
ば、10〜500マイクロメートル(μm)であり、素子の耐圧に応じて設計される。n
ベース層14は、半導体、例えば、シリコンを含んでいる。nベース層14には、ドナー
となる不純物、例えば、リンが含有されている。nベース層14の導電形は、n形である
。nベース層14における実効的な不純物濃度は、nカソード層13における実効的な不
純物濃度よりも低い。
nベース層14とアノード電極16との間に設けられている。p+アノード層15の厚さ
は、数〜数10マイクロメートル(μm)、例えば、1〜20マイクロメートル(μm)
である。p+アノード層15は、半導体、例えば、シリコンを含んでいる。p+アノード
層15には、アクセプターとなる不純物、例えば、ボロンが含有されている。p+アノー
ド層15の導電形は、p形(第2導電形)である。p+アノード層15における実効的な
不純物の表面濃度は、3×1017cm−3よりも高く、例えば、1×1019cm−3
以上である。
金属、例えば、アルミニウムを含んでいる。アノード電極16の形状は、例えば、板状で
ある。アノード電極16は、アルミニウムを含み、p+アノード層15における実効的な
不純物濃度は、3×1017cm−3よりも高いので、アノード電極16とp+アノード
層15とは、オーミック接触となっている。
いる。
アノード電極16及びカソード電極11間に、順方向のバイアス、すなわち、カソード
電極11に対して、アノード電極16側を正極とする電圧を印加する。nカソード層13
側からnベース層14に電子が注入される。pアノード層15側からnベース層14に正
孔が注入される。これにより、アノード電極16及びカソード電極11間は導通状態とな
る。
示する拡大図である。
ード層13のエネルギーバンドを例示する図であり、図4(b)は、n+カソード層12
及びnカソード層13のエネルギーバンドを例示する図である。
れにより、正孔電流19が形成される。
Bと伝導帯CBとの間において、伝導帯CB側に位置している。カソード電極11とnカ
ソード層13との間にショットキー障壁が形成される。しかし、正孔に対しては、エネル
ギー障壁とはならない。よって、正孔は、nベース層14及びnカソード層13を経由し
てカソード電極11に流れ込み、正孔電流19を形成する。
とn+カソード層12との間はエネルギー障壁となる。したがって、正孔13hは、n+
カソード層12に流れ込みにくい。よって、nカソード層13における正孔は、n+カソ
ード層12上を、横方向、すなわち、カソード電極11の板面に平行な面内において、一
方向に直交する他方向に移動する。
された部分13aが、カソード電極11に接触した部分13b、すなわち、カソード電極
11に対して、正極になるようにバイアスされる。
12上におけるnカソード層13とn+カソード層12との間のエネルギー障壁は低くな
る。これにより、n+カソード層12からnカソード層13に電子が注入される。nカソ
ード層13に注入された電子は、電子電流18を形成する。
した場合のキャリア分布を例示する模式図であり、縦軸は、半導体層の厚さ方向の位置を
示し、横軸は、不純物濃度及びキャリア濃度を示す。
、nカソード層13及びnベース層14における不純物濃度よりも高い。不純物濃度は、
n+カソード層12、nカソード層13及びnベース層14においては、例えば、リンの
濃度であり、p+アノード層15においては、例えば、ボロンの濃度である。n+カソー
ド層12における不純物濃度は、n+カソード層12の下端で最も高い。p+アノード層
15における不純物濃度は、p+アノード層15の上端で最も高い。
純物濃度の中間の値となっている。n+カソード層12上に配置された部分13aにおけ
る不純物濃度は、n+カソード層12に接触した部分が最も高い。カソード電極11に接
触した部分13bにおける不純物濃度は、下端で最も高い。
において、nベース層14の不純物濃度よりも高く、n+カソード層12の下端及びp+
アノード層15の上端よりも低い濃度分布を示す。
する。よって、順バイアスを印加した場合のキャリア分布20は、後述する比較例に係る
半導体装置のキャリア分布120よりも低濃度側に位置する。特に、カソード電極11側
の値は、著しく低減する。これにより、キャリア分布20は、後述する比較例のキャリア
分布120よりも平坦となる。
した場合の過渡状態のキャリア分布を例示するグラフ図であり、縦軸は、半導体層の厚さ
方向の位置を示し、横軸は、不純物濃度及びキャリア濃度を示す。
加していた状態から、逆方向のバイアス、すなわち、アノード電極16に対してカソード
電極11を正に印加した場合には、nベース層14に存在する正孔は、アノード電極16
側に移動する。nベース層14に存在する電子はカソード電極11側に移動する。
する。さらに、p+アノード層15とnベース層14との界面を起点にして、空乏層がn
ベース層14に拡がる。これにより、半導体装置1におけるアノード電極16及びカソー
ド電極11間の導通は遮断される。
本実施形態においては、nカソード層13を、n+カソード層12上に配置された部分
13aと、カソード電極11に接触した部分13bとを含むようにしているので、電子の
注入量が抑制される。よって、導通状態でのカソード電極11側のキャリア濃度が低減す
る。
も、キャリア分布20が低減する。
定常導通電流からのスイッチング電流、スイッチング電圧及びスイッチング特性の計算結
果を例示するグラフ図であり、縦軸は、電流(A)、電圧(V)及び損失(J)を示し、
横軸は、時間(sec)を示す。
1のリカバリー期間及びテイル期間は、後述する比較例に係る半導体装置101の場合に
おけるスイッチング電流A101のリカバリー期間及びテイル期間に対して短い。また、
半導体装置1におけるスイッチング電圧V1は、後述する比較例に係る半導体装置の場合
におけるスイッチング電圧V101と比較して、減少するのが速く、一定値に達するのも
速い。半導体装置1におけるスイッチング損失J1は、後述する比較例に係る半導体装置
の場合におけるスイッチング損失J101と比較して60%以下である。
を例示するグラフ図であり、縦軸は、スイッチング損失Errを示し、横軸は、順方向電
圧VFを示す。
体装置101に比べてより高速になる。
図であり、縦軸は、漏れ電流の大きさ(logμA/cm2)を示し、横軸は、温度(K
)を示す。
導入していないので、後述する比較例に係る半導体装置101に比べて、漏れ電流を小さ
くすることができる。これにより、特に、高温において安全に動作させることができる。
13におけるカソード電極11に接した部分13bの幅より大きくしたが、これに限らな
い。例えば、n+カソード層12の幅を、部分13bの幅より小さくしてもよい。
次に、第1実施形態の変形例について説明する。
図9(b)は、図9(a)に示すAA’線によるカソード電極を除いた平面模式図である
。
ある。
複数のn+カソード層12は、上方から見て、円形状とされている。カソード電極11に
おけるn+カソード層12に接触した領域11aも、円形状とされている。各カソード電
極11及び各領域11aの外径は、例えば、100マイクロメートル(μm)以下とされ
ている。複数のn+カソード層12及び複数の領域11aは、カソード電極11上におい
て、一方向及び他方向にマトリックス状に配列されている。
+カソード層12及び各領域11aの間隔は、例えば、50マイクロメートル(μm)以
下である。本変形例における上記以外の構成は、前述の第1実施形態と同様である。
本変形例において、nカソード層13におけるn+カソード層12上に配置された部分
13aに到達した正孔は、水平方向、すなわち、カソード電極11の板面に平行な方向に
おいて、放射状にあらゆる方向の成分をもって移動する。そして、nカソード層13にお
けるカソード電極11に接した部分13bに到達した正孔は、カソード電極11に流れ込
む。本変形例における上記以外の動作は、前述の第1実施形態と同様である。
本変形例においては、n+カソード層12の領域を少なくできるので、電子注入量をよ
り抑制でき、より高速化を実現できる。さらに、正孔電流における水平方向の成分が、他
方向だけではないので、正孔電流を均一化することができる。本変形例における上記以外
の効果は、前述の第1実施形態と同様である。
た領域11aを円形状としたが、これに限らない。カソード電極11におけるnカソード
層13と接触した領域11bを円形状としてもよい。すなわち、n+カソード層12に、
カソード電極11の板面に平行な面の断面形状が円形状であって、n+カソード層12を
上下に貫通する複数の貫通孔を形成する。その貫通孔を介して、nカソード層13の下端
をカソード電極11に接触させてもよい。
次に、第1実施形態の比較例について説明する。
カソード層92、nベース層14、p+アノード層15及びアノード電極16が設けられ
ている。本比較例において、半導体層10は、n+カソード層92、nベース層14及び
p+アノード層15を含んでいる。
+カソード層92上に配置されている。したがって、本比較例においては、カソード電極
11上に、複数のn+カソード層12が相互に離隔して形成されていない。n+カソード
層92は、カソード電極11の上面に層状に形成されている。
ソード層92との間にnカソード層13が設けられていない。nベース層14には、ライ
フタイムキラー、例えば、重金属元素が導入されている。本比較例における上記以外の構
成は、前述の第1実施形態と同様である。
アノード電極16及びカソード電極11間に、カソード電極11側に対して、アノード
電極16側を正極とする電圧を印加する。n+カソード層92側からnベース層14に電
子が注入される。p+アノード層15側からnベース層14に正孔が注入される。これに
より、カソード電極11及びアノード電極16間は導通状態となる。
のバイアスを印加した場合のキャリア分布を例示するグラフ図であり、縦軸は、半導体層
の厚さ方向の位置を示し、横軸は、濃度を示す。
ず、カソード電極11側のキャリア濃度を低減することができない。
ース層14の中央部の値は低くなる。
のバイアスを印加した場合の過渡状態のキャリア分布を例示するグラフ図であり、縦軸は
、半導体層の厚さ方向の位置を示し、横軸は、濃度を示す。
アス、すなわち、アノード電極16に対してカソード電極11を正に印加した場合には、
nベース層14に注入されていた正孔は、アノード電極16側に移動する。これにより、
nベース層14におけるキャリア分布120は、カソード電極11側に後退する。さらに
、p+アノード層15とnベース層14との界面を起点にして、空乏層がnベース層14
に拡がる。
通は遮断される。ここで、図5及び図6で説明した本実施形態の半導体装置1における導
通状態のカソード電極11側のキャリア濃度の低減に比較して、図11では、導通状態で
のカソード電極11側のキャリア濃度が高く空乏層がカソード電極11側に拡がった時点
においても、カソード電極11側のキャリア濃度が高いので高速化することができない。
る必要がある。これにより、図8(b)に示したように、オフ時の漏れ電流は、増大する
。よって、半導体装置101の適用温度範囲は狭い。
次に、第2実施形態について説明する。
るアノード電極を除いた平面模式図であり、図13(b)は、図12に示すBB’線によ
るカソード電極を除いた平面模式図である。
において、nベース層14上には、pアノード層17(第5半導体層)が設けられている
。pアノード層17の厚さは、数〜数10マイクロメートル(μm)、例えば、1〜20
マイクロメートル(μm)である。pアノード層17は、半導体、例えば、シリコンを含
んでいる。pアノード層17には、アクセプターとなる不純物、例えば、ボロンが含有さ
れている。pアノード層17の導電形は、p形である。pアノード層17における実効的
な不純物濃度は、p+アノード層95(第4半導体層)における実効的な不純物濃度より
も低い。pアノード層17におけるボロンの表面濃度は、例えば、3×1017cm−3
以下である。
。各p+アノード層95は、例えば、一方向に延びた複数の直方体の形状とされている。
各p+アノード層95間には、pアノード層17の上部が挟まれている。各p+アノード
層95の幅Wpは、例えば、10マイクロメートル(μm)以下である。各p+アノード
層95の厚さは、例えば、5マイクロメートル(μm)以下である。幅Wnを幅Wpより
も大きくしている。各p+アノード層95の間隔は、例えば、100マイクロメートル(
μm)以下である。半導体層10は、n+カソード層12、nカソード層13、nベース
層14、pアノード層17及びp+アノード層95を含んでいる。
したがって、pアノード層17は、nベース層14とアノード電極16との間及びnベー
ス層14とp+アノード層95との間に配置されている。また、pアノード層17は、p
+アノード層95の下方に配置された部分17aと、アノード電極16と接触した部分1
7bとを含んでいる。部分17aは、p+アノード層95とnベース層14との間に設け
られている。部分17bは、nベース層14とアノード電極16との間に設けられている
。アノード電極16とp+アノード層95との間はオーミック接触とされている。
方向に延びている。例えば、p+アノード層95は、領域16aの直下域内、すなわち、
領域16aの真下の領域内に位置している。よって、領域16aの幅も幅Wpである。幅
Wnは幅Wpよりも大きい。よって、各領域11aの面積は、各領域16aの面積よりも
大きい。例えば、各領域11aの面積を総和した面積Snは、各領域16aの面積を総和
した面積Spよりも大きい。各領域16aの間隔は、各p+アノード層95の間隔と等し
く、例えば、100マイクロメートル(μm)以下である。
純物濃度は、3×1017cm−3以下であるので、アノード電極16とpアノード層1
7とは、ショットキー接触となる。本実施形態における上記以外の構成は、前述の第1実
施形態と同様である。
アノード電極16及びカソード電極11間に、順方向のバイアス、すなわち、カソード
電極11側に対して、アノード電極16側を正極とする電圧を印加する。nカソード層1
3側からnベース層14に電子が注入される。pアノード層17側からnベース層14に
正孔が注入される。これにより、アノード電極16及びカソード電極11間は導通状態と
なる。
ス層14に注入される。
ならない。よって、nベース層14に注入された電子は、pアノード層17を経由してア
ノード電極16に流れ込み、電子電流を形成する。
る。したがって、pアノード層17における電子は、p+アノード層95に流れ込みにく
い。よって、pアノード層17における電子は、p+アノード層95の下方を、横方向、
すなわち、アノード電極16の板面に平行な面内において、他方向に移動する。
配置された部分17aが、アノード電極16に接触した部分17b、すなわち、アノード
電極16に対して、負極になるように順バイアスされる。
95の下方におけるpアノード層17とp+アノード層95との間の正孔に対するエネル
ギー障壁が低くなる。これにより、p+アノード層95からpアノード層17に正孔が注
入される。pアノード層17に注入された正孔は、正孔電流を形成する。
加した場合のキャリア分布を例示するグラフ図であり、縦軸は、半導体層の厚さ方向の位
置を示し、横軸は、濃度を示す。
加した場合の100A/cm2程度の定常導通状態におけるキャリア分布の計算結果を例
示するグラフ図であり、横軸は、半導体層の厚さ方向の位置を示し、縦軸は、キャリア濃
度(cm−3)を示す。
は、nカソード層13、nベース層14及びpアノード層17における不純物濃度よりも
高い。
度である。p+アノード層95の下方に配置された部分17aにおける不純物濃度は、p
+アノード層95に接触した部分が最も高い。アノード電極16に接触した部分17bに
おける不純物濃度は、上端で最も高い。
により、p+アノード層95からの正孔の注入量も低減させている。これにより、キャリ
ア分布20は、図15に示すように、前述の比較例に係る半導体装置のキャリア分布12
0よりも平坦となっている。
、逆方向のバイアス、すなわち、アノード電極16に対して、カソード電極11を正に印
加した場合には、nベース層14に存在する正孔は、アノード電極16側に移動する。n
ベース層14に存在する電子は、カソード電極11側に移動する。
する。さらに、pアノード層17とnベース層14との界面を起点にして、空乏層がnベ
ース層14に拡がる。これにより、半導体装置1におけるアノード電極16及びカソード
電極11間の導通は遮断される。
からのスイッチング電流を例示するグラフ図であり、縦軸は、電流を示し、横軸は、時間
を示し、図16(b)は、第1実施形態の比較例に係る半導体装置の数アンペア(A)程
度の小導通電流からのスイッチング電流を例示するグラフ図であり、縦軸は、電流を示し
、横軸は、時間を示す。
ノード電極16及びカソード電極11間に逆バイアスを印加した直後には、nベース層1
4に存在する正孔及び電子により、逆方向に電流が流れる。そして、逆方向の電流量は最
大値となる。その後、逆電流は減少する。所定の値まで逆電流が減少した後、ゆるやかに
減少する。そして、電流値は0になる。
値を経て傾きが緩やかになるまでをリカバリー期間43という。所定の傾きでゆるやかに
減少したときから電流値が0になるまでをテイル期間44という。
縮する。カソード電極11側の電子の注入量を低減させることにより、テイル期間44が
短縮する。
側の正孔の注入量より大きくすることができる。すなわち、カソード電極11側の定常状
態におけるキャリアの蓄積量を、アノード電極16側の定常状態におけるキャリアの蓄積
量よりも大きくすることができる。これにより、過渡期のnベース層14のカソード電極
11側に、キャリアを残留させることができる。このようにして、電流波形における電流
振動が抑制される。
するためには、領域11aの幅Wnを、領域16aの幅Wpよりも大きくする。すなわち
、幅Wn>幅Wpの関係を満たすようにする。また、面積Snを面積Spよりも大きくす
る。
この場合には、過渡期のnベース層14のカソード電極11側に、キャリアを残留させる
ことができない。なぜなら、定常導通状態においてカソード電極11側の電子の注入量が
、アノード電極16側の正孔の注入量より小さいので、リカバリーの初期においてアノー
ド電極16側の蓄積キャリアが減少した時点で、カソード電極11側の蓄積キャリアもな
くなっているからである。
流振動が発生する。この場合には、ノイズが大きくなる。このように、数アンペア(A)
程度の小導通電流からのスイッチング電流においては、定常導通電流とは異なりキャリア
密度が低いので振動が出やすいが、本発明に係るダイオードでは、振動しないことが分か
った。
本実施形態に係る半導体装置2においては、nカソード層13及びpアノード層17が
設けられているので、電子注入量及び正孔注入量を抑制することができる。よって、カソ
ード電極11側及びアノード電極16側のキャリア分布が低減する。これにより、スイッ
チング動作がより高速になる。
また、面積Snを面積Spよりも大きくしている。さらに、部分13aにおける横方向の
電流経路を、部分17aにおける横方向の電流経路よりも長くして、部分13a及び部分
13b間のバイアスを大きくしている。
される正孔の量よりも大きくしている。これにより、pアノード層17側におけるキャリ
ア濃度を、nカソード層13側よりも低減させている。このため、ターンオフスイッチン
グ時においてテイル電流が大幅に低減する。また、スイッチング損失が60%以下に低減
する。
とができる。これにより、ノイズの発生が抑制される。本実施形態における上記以外の動
作及び効果は、前述の第1実施形態と同様である。
れに限らない。p+アノード層95及び領域16aは、一方向または一方向に交差する他
方向のいずれか一方に延びていてもよい。交差する場合の構造については後述する。
次に、第2実施形態の第1変形例について説明する。
AA’線によるアノード電極10除いた平面模式図であり、図18(b)は、図17に示
すBB’線によるカソード電極を除いた平面模式図である。
pアノード層17の形状及び配置が異なった例である。
ノード層17上には、複数のp+アノード層95が相互に離隔して設けられている。各p
+アノード層95は、上方から見て、円形状とされている。アノード電極16におけるp
+アノード層95と接触した各領域16aも、円形状とされている。
ル(μm)以下とされている。複数のp+アノード層95及び複数の領域16aは、アノ
ード電極16の下方において、一方向及び他方向にマトリックス状に配列されている。p
+アノード層95の厚さは、例えば、5マイクロメートル(μm)以下である。各p+ア
ノード層95及び各領域16aの間隔は、例えば、50マイクロメートル(μm)以下で
ある。
けられている。各n+カソード層12は、上方から見て、円形状とされている。カソード
電極11におけるn+カソード層12に接触した各領域11aも、円形状とされている。
各n+カソード層12及び各領域11aの半径R11は、例えば、100マイクロメート
ル(μm)以下とされている。複数のn+カソード層12及び複数の領域11aは、カソ
ード電極11上において、一方向及び他方向にマトリックス状に配列されている。
+カソード層12及び各領域11aの間隔は、例えば、50マイクロメートル(μm)以
下である。
する。さらに、各領域11aの重心から各領域11aの端縁までの距離を、各領域16a
の重心から各領域16aの端縁までの距離よりも大きくする。
本変形例において、pアノード層17におけるp+アノード層95の直下域に到達した
電子は、水平方向、すなわち、アノード電極16の板面に平行な方向において、放射状に
あらゆる方向の成分をもって移動する。そして、p+アノード層95の直下域以外の部分
に到達した電子は、アノード電極16に流れ込む。
方向、すなわち、カソード電極11の板面に平行な方向において、放射状にあらゆる方向
の成分をもって移動する。そして、n+カソード層12の直上域以外の部分に到達した正
孔は、カソード電極11に流れ込む。
aの半径R16より大きくしているので、カソード電極11側の電子の注入量は、アノー
ド電極16側の正孔の注入量より大きくなる。また、各領域11aの重心から各領域11
aの端縁までの距離を、各領域16aの重心から各領域16aの端縁までの距離よりも大
きくしているので、部分13aにおける電流経路は、部分17aにおける電流経路よりも
大きくなる。
本変形例においては、正孔電流及び電子電流における水平方向の成分が、他方向だけで
はないので、正孔電流及び電子電流を均一化することができる。また、部分13aにおけ
る電流経路が、部分17aにおける電流経路よりも大きい。よって、部分13aと部分1
3bとの間のバイアスが、部分17aと部分17bとの間のバイアスよりも大きくなる。
これにより、正孔注入量が電子注入量よりも低減し、スイッチング損失が低減する。本変
形例における上記以外の効果は、前述の第1実施形態と同様である。
次に、第2実施形態の第2変形例について説明する。
AA’線によるアノード電極を除いた平面模式図であり、図20(b)は、図19に示す
BB’線によるカソード電極を除いた平面模式図である。
pアノード層17の形状及び配置が異なった別の例である。
ノード電極16におけるpアノード層17と接触した領域16bを円形状とする。すなわ
ち、pアノード層17は、アノード電極16と接触した複数の部分17bを含んでいる。
部分17bは、上方から見て円形状である。複数の部分17bは、pアノード層17にお
けるp+アノード層95の下方に配置された部分17aに接続されている。
した領域11bを円形状とする。すなわち、nカソード層13は、カソード電極11と接
触した複数の部分13bを含んでいる。部分13bは、上方から見て円形状である。複数
の部分13bは、nカソード層13におけるn+カソード層12上に配置された部分13
aに接続されている。
、隣り合う部分17b間の間隔D16及び隣り合う領域17b間の間隔D16よりも大き
くする。本変形例における上記以外の構成は、前述した第2実施形態と同様である。
本変形例において、pアノード層17における部分17aの正孔は、水平方向、すなわ
ち、アノード電極16の板面に平行な方向において、放射状にあらゆる方向の成分をもっ
て移動する。そして、部分17bに到達した正孔は、部分17bを通ってアノード電極1
6に流れ込む。
電極11の板面に平行な方向において、放射状にあらゆる方向の成分をもって移動する。
そして、接触部分13bに到達した正孔は、部分13bを通ってカソード電極11に流れ
込む。
路を、部分17aにおける電流経路よりも大きくする。また、面積Snを面積Spよりも
大きくする。これにより、カソード電極11側の電子の注入量を、アノード電極16側の
正孔の注入量より大きくする。本変形例における上記以外の動作及び効果は、前述した第
2実施形態と同様である。
えば、p+アノード層95が、上方から見て円形状であり、カソード電極11におけるn
カソード層13と接触した領域11bを円形状とするなどである。この場合にも、間隔D
11を直径2×R11より大きくすればよい。また、面積Snを面積Spよりも大きくす
ればよい。
次に、第2実施形態の第3変形例について説明する。
ド層12間にp+吸出層96(第6半導体層:p+カソード層96とも表記される。)が
形成されている。AA’線によるカソード電極11を除いた下方から見た平面形状は、第
2実施形態、第2実施形態の第1変形例、第2実施形態の第2変形例と同様に、ストライ
プ形状、水玉形状のいずれでもよい。ストライプ形状及び水玉形状は、p+吸出層96の
下面を含んでいる。ストライプ形状及び水玉形状は、p+吸出層96の下面の他、nカソ
ード層13におけるカソード電極11に接触した部分の下面を含んでいてもよい。
層96は、半導体、例えば、シリコンを含んでいる。p+吸出層96には、アクセプター
となる不純物、例えば、ボロンが含有されている。p+吸出層96の導電形は、p形であ
る。p+吸出層96のカソード電極11に接した部分におけるボロンの表面濃度は、例え
ば、3×1017cm−3以上である。カソード電極11とp+吸出層96とは、オーミ
ック接触となっている。
nカソード層98は、半導体、例えば、シリコンを含んでいる。nカソード層98には、
ドナーとなる不純物、例えば、リンが含有されている。nカソード層13の導電形は、n
形である。nカソード層13における実効的な不純物濃度は、n+カソード層12におけ
る実効的な不純物濃度よりも低い。nカソード層98のカソード電極11に接した部分に
おけるリンの表面濃度は、例えば、3×1017cm−3以下である。
本変形例のp+吸出層96は、p+アノード層15から注入された正孔に対して障壁と
はならず正孔を排出する働きがある。これにより第1実施形態で説明したように正孔は、
nベース層14、nカソード層13及びp+吸出層96を経由してカソード電極11に流
れ込み、電子の注入量を抑制することができる。よって、第2実施形態と組み合わせて同
様な寸法を取ることにより同様な効果を得ることができる。
カソード側のキャリア注入を調整する構造については、上述した構造に限らない。
図であり、図22(b)は図22(a)のBB’線の位置での平面模式図である。
、さらに、p+カソード層25(第7半導体層)を備える。p+カソード層25は、カソ
ード電極11の上に設けられている。p+カソード層25は、カソード電極11にオーミ
ック接触されている。p+カソード層25は、n+カソード層12に接している。
ード層12の上に設けられている。nカソード層13は、カソード電極11、p+カソー
ド層25、及びn+カソード層12に接している。p+カソード層25の実効的な不純物
濃度は、p+アノード層15の実効的な不純物濃度よりも高い。
カソード層25は、半導体、例えば、シリコンを含んでいる。p+カソード層25には、
アクセプターとなる不純物、例えば、ボロンが含有されている。p+カソード層25の導
電形は、p形である。p+カソード層25のカソード電極11に接した部分におけるボロ
ンの表面濃度は、例えば、3×1017cm−3以上である。半導体装置3aにおいて、
n+カソード層12の幅はWnで定義され、p+カソード層25の幅は、Wp+で定義さ
れる。
図23は、第3実施形態に係る半導体装置における動作を例示する断面模式図である。
作が例示され、図23(b)には、アノード電極とカソード電極との間に順バイアスを印
加した直後(リカバリー時)の動作が例示されている。
ベース層14に注入される。この後、正孔は、nベース層14及びnカソード層13を経
由してカソード電極11に流れ込み、正孔電流19を形成する。すなわち、正孔にとって
は、カソード電極11とnカソード層13とのショットキー接触は、エネルギー障壁とは
ならない(図4(a)参照)。
5は、p+アノード層15から注入された正孔に対して障壁とならない。すなわち、正孔
は、nベース層14、nカソード層13及びp+カソード層25を経由して、カソード電
極11に流れる。
エネルギー障壁となる(図4(b)参照)。したがって、正孔13hは、n+カソード層
12に流れ込み難くなる。よって、nカソード層13に流れた正孔は、n+カソード層1
2の上を、横方向、すなわち、カソード電極11の板面に平行な面内において、一方向に
直交する他方向に移動する。
置された部分13aが、カソード電極11に接触した部分13b、すなわち、カソード電
極11に対して、正極になるようにバイアスされる。
12上におけるnカソード層13とn+カソード層12との間のエネルギー障壁は低くな
る。これにより、n+カソード層12からnカソード層13に電子が注入される。nカソ
ード層13に注入された電子は、電子電流18を形成する。
時には、n+カソード層12からの電子の注入量が低減する。よって、順バイアスを印加
した場合のキャリア分布20は、上述した比較例に係る半導体装置のキャリア分布120
よりも低濃度側に位置する。このようにして、オン時には、キャリアの注入量が抑制され
る。
ース層14に存在する正孔は、アノード電極16の側に移動し、nベース層14に存在す
る電子はカソード電極11の側に移動する。
のpn接合はエネルギー障壁になる。したがって、電子13eは、p+カソード層25に
流れ込み難くなる。
ギー障壁にならない。従って、nカソード層13に流れた電子13eは、p+カソード層
25の上を、横方向、すなわち、カソード電極11の板面に平行な面内において、一方向
に直交する他方向に移動する。
して、nカソード層13における電子の他方向への移動により、p+カソード層25の上
に配置された部分13cが、n+カソード層12に接触した部分13aに対して、負極に
なるようにバイアスされる。n+カソード層12とカソード電極11とはオーミック接触
をしているので、結局のところ、部分13cは、カソード電極11に対して、負極になる
ようにバイアスされる。
+カソード層25の上における部分13cとp+カソード層25との間のエネルギー障壁
は低くなる。その結果、p+カソード層25からnカソード層13に正孔、すなわちキャ
リアが再注入される。このようにして、半導体装置3aでは、オフ時にもキャリアの注入
量が調整される。
カソード層25からnカソード層13にキャリアを再注入するには、Wp+が所定の長さ
以上である必要がある。例えば、Wp+としては、10μm以上であることが好ましく、
さらに、30μm以上であることがより好ましい。
側に後退する。さらに、p+アノード層15とnベース層14との界面を起点にして、空
乏層がnベース層14に拡がる。その結果、半導体装置3aにおけるアノード電極16及
びカソード電極11間の導通は遮断される。
ス層14のカソード電極11側に、より確実にキャリアを残留させることができる。これ
により、例えば、リカバリー期間43の終期に、電流の向きが小刻みに変化する電流振動
が発生し難くなる。その結果、ノイズの発生がより抑制される。
形態のカソード側の構造においては、nカソード層13、n+カソード層12、p+カソ
ード層25がカソード電極11に接しており、第2実施形態の第3変形例の構造において
は、n+カソード層12、p+吸出層96のみがカソード電極11に接している点である
。このように、nカソード層13を備えることにより、n+カソード層12の幅とp+カ
ソード層25の幅を素子ピッチに関係なく独立に設計できることが有効な点であり、より
高速化と低電流におけるノイズ発生抑制に効果がある。
図24は、第3実施形態の第1変形例に係る半導体装置を例示する模式図であり、24
図(a)は断面模式図であり、図24(b)は図24(a)のBB’線の位置での平面模
式図である。
構成に加えて、さらに、p+カソード層25を備える。p+カソード層25は、カソード
電極11の上に設けられている。p+カソード層25は、カソード電極11にオーミック
接触されている。第1変形例では、n+カソード層12とp+カソード層25とが接して
いない。すなわち、n+カソード層12とp+カソード層25とは、それぞれが離間して
設けられている。換言すれば、nカソード層13の部分13bは、n+カソード層12と
p+カソード層25とに挟まれている。
ード層12の上に設けられている。p+カソード層25の実効的な不純物濃度は、p+ア
ノード層15の実効的な不純物濃度よりも高い。
図25は、第3実施形態の第1変形例に係る半導体装置における動作を例示する断面模
式図である。
14に存在する正孔は、アノード電極16の側に移動し、nベース層14に存在する電子
はカソード電極11の側に移動する。
のpn接合はエネルギー障壁になる。したがって、電子13eは、p+カソード層25に
流れ込み難くなる。さらに、nカソード層13からカソード電極11に向かう電子にとっ
ては、カソード電極11とnカソード層13とのショットキー接触は、エネルギー障壁に
なる(図4(a)参照)。
ギー障壁にならない。従って、nカソード層13に流れた電子13eは、p+カソード層
25の上を、横方向、すなわち、カソード電極11の板面に平行な面内において、一方向
に直交する他方向に移動する。
して、nカソード層13における電子の他方向への移動により、p+カソード層25の上
に配置された部分13cが、n+カソード層12に接触した部分13aに対して、負極に
なるようにバイアスされる。n+カソード層12とカソード電極11とはオーミック接触
をしているので、結局のところ、部分13cは、カソード電極11に対して、負極になる
ようにバイアスされる。
+カソード層25の上における部分13cとp+カソード層25との間のエネルギー障壁
は低くなる。その結果、p+カソード層25からnカソード層13に正孔、すなわちキャ
リアが再注入される。このようにして、第1変形例においても、オフ時にキャリアの注入
量が調整される。
電子13eが部分13bを経由してカソード電極11に流れ難くなる。従って、p+カソ
ード層25の実質的な幅がp+カソード層25の幅Wp+と部分13bの幅とを足し合わ
せた長さになる可能性がある。この場合、カソード側から過剰な量の正孔、すなわちキャ
リアが再注入される可能性がある。
く、オーミック接触をしているときの動作が例示されている。
ド層25とのpn接合はエネルギー障壁になる。したがって、電子13eは、p+カソー
ド層25に流れ込み難くなる。
ミック接触によってエネルギー障壁にならない。従って、nカソード層13からカソード
電極11に向かう電子13eは、部分13bを経由してカソード電極11に流れることが
できる。
、すなわち、カソード電極11の板面に平行な面内において、一方向に直交する他方向に
移動する。その後、電子13eは、部分13bを経由してカソード電極11に流れる。そ
して、nカソード層13における電子の他方向への移動により、p+カソード層25の上
に配置された部分13cが、n+カソード層12に接触した部分13aに対して、負極に
なるようにバイアスされる。n+カソード層12とカソード電極11とはオーミック接触
をしているので、結局のところ、部分13cは、カソード電極11に対して、負極になる
ようにバイアスされる。
+カソード層25の上における部分13cとp+カソード層25との間のエネルギー障壁
は低くなる。これにより、p+カソード層25からnカソード層13に正孔、すなわちキ
ャリアが再注入される。このようにして、第1変形例においても、オフ時にキャリアの注
入量が調整される。
ることにより、カソード側からの過剰な量の正孔、すなわち過剰なキャリアの再注入を抑
制することができる。
のnベース層14のカソード電極11側に、より確実にキャリアを残留させることができ
る。これにより、例えば、リカバリー期間43の終期に、電流の向きが小刻みに変化する
電流振動が発生し難くなる。その結果、ノイズの発生がより抑制される。
図26は、第3実施形態の第2変形例および第3変形例に係る半導体装置を例示する模
式図であり、図26(a)は第2変形例の断面模式図であり、図26(b)は第3変形例
の断面模式図である。
施形態に係る半導体装置2と、第3実施形態に係る半導体装置3aと、を複合させた半導
体装置である。
3aで得られた作用効果が奏される。すなわち、幅Wn>幅Wpとすることにより、カソ
ード電極11側の電子の注入量を、アノード電極16側の正孔の注入量より大きくするこ
とができる。これにより、カソード電極11側の定常状態におけるキャリアの蓄積量を、
アノード電極16側の定常状態におけるキャリアの蓄積量よりも大きくすることができる
。その結果、過渡期のnベース層14のカソード電極11側に、キャリアを残留させる。
ソード電極11側に、確実にキャリアを残留させることができる。これにより、リカバリ
ー期間43の終期に、電流振動が発生し難くなる。その結果、ノイズの発生がより抑制さ
れる。
施形態に係る半導体装置2と、第3実施形態の第1変形例に係る半導体装置3bと、を複
合させた半導体装置である。
3bで得られた作用効果が奏される。すなわち、幅Wn>幅Wpとすることにより、カソ
ード電極11側の電子の注入量を、アノード電極16側の正孔の注入量より大きくするこ
とができる。これにより、カソード電極11側の定常状態におけるキャリアの蓄積量を、
アノード電極16側の定常状態におけるキャリアの蓄積量よりも大きくすることができる
。その結果、過渡期のnベース層14のカソード電極11側に、キャリアを残留させる。
ソード電極11側に、確実にキャリアを残留させることができる。これにより、リカバリ
ー期間43の終期に、電流振動が発生し難くなる。その結果、ノイズの発生がより抑制さ
れる。
ラフ図である。
図27には、一例として、半導体装置3cのスイッチング電流および電圧が例示されて
いる。
ッチング電流および電圧が例示されている。図27(b)には、Wnが45μmであり、
Wp+が30μmであるときのスイッチング電流および電圧の特性が例示されている。W
n>Wpである。
動または電圧振動は発生しなかった。また、他の半導体装置3a、3b、3dについても
同様の傾向を示した。
また、リカバリー時にカソード側からキャリアを再注入してノイズを低減させる構造に
ついては、図22、図24、および図26(a)、(b)の構造に限らない。
、図28(b)は、第4実施形態の第2例に係る半導体装置を例示する断面模式図である
。
層98との間に、複数のp+カソード層96(p+カソード層96a、96b)が設けら
れている。p+カソード層96は、例えば、シリコン等の半導体を含む。p+カソード層
96には、アクセプターとなる不純物(例えば、ボロン)が含有されている。p+カソー
ド層96のカソード電極11に接した部分におけるボロンの表面濃度は、例えば、3×1
017cm−3以上である。p+カソード層96は、カソード電極11にオーミック接触
している。
ば、p+カソード層96は、p+カソード層96が延びる方向(図のX方向)と交差する
方向(図のY方向)において、幅Wpa(第1幅)を有する一群のp+カソード層96a
と、Y方向において幅Wpb(第2幅)を有する別の一群のp+カソード層96bと、を
有している。幅Wpaは、幅Wpbよりも広くなっている。
程度に調整され、幅Wpbは、リカバリー時にカソード側からキャリア(正孔)が再注入
されない程度に調整されている。幅Wpaは、例えば、10μm以上であり、より好まし
くは30μm以上である。また、幅Wpbは、例えば、10μmより小さい。
再注入されて、過渡期のnベース層14のカソード電極11側に、確実にキャリアを残留
させることができる。これにより、例えば、リカバリー期間43の終期に、電流の向きが
小刻みに変化する電流振動が発生し難くなる。その結果、ノイズの発生がより抑制される
。
オード特性が悪化する場合もある。第4実施形態では、リカバリー時にキャリアが再注入
しないp+カソード層96bを設けることで、リカバリー時のキャリア再注入量を最適に
している。
を有する。p+カソード層96aおよびp+カソード層96bのそれぞれは、イオン注入
によって同時に形成される。従って、図21の半導体装置2cのごとく、単独でp+カソ
ード層96を形成する場合と製造工程数は同じになる。つまり、p+カソード層96aの
ほかp+カソード層96bを形成したとしても、製造コストが上昇することもない。
2)と同様の構造にすることにより、導通時でのキャリア注入が抑制されて、より高速動
作が可能になる。
また、リカバリー時にカソード側からキャリアを再注入してノイズを低減させる構造に
ついては、図28(a)、(b)の構造に限らない。
図29に表す半導体装置5aは、p+カソード層96のほか、n+カソード層12に接
し、さらにカソード電極11とショットキー接触したp−カソード層97(第7半導体層
)をさらに備える。
、アクセプターとなる不純物(例えば、ボロン)が含有されている。p−カソード層97
における実効的な不純物濃度は、p+カソード層96における実効的な不純物濃度よりも
低い。p−カソード層97におけるボロンの表面濃度は、例えば、3×1017cm−3
以下である。
(正孔)が再注入される程度に調整され、p−カソード層97の不純物濃度は、リカバリ
ー時にカソード側からキャリア(正孔)が再注入されない程度に調整されている。
注入されて、過渡期のnベース層14のカソード電極11側に、確実にキャリアを残留さ
せることができる。これにより、例えば、リカバリー期間43の終期に、電流振動または
電圧振動が発生し難くなる。その結果、ノイズの発生がより抑制される。
オード特性が悪化する場合もある。第4実施形態では、リカバリー時にキャリア(正孔)
が再注入しないp−カソード層97を設けることで、リカバリー時のキャリア再注入量を
最適にしている。
、図30(b)は、第5実施形態の第3例に係る半導体装置を例示する断面模式図である
。
501と、p+カソード層97が配置された第2配置領域502と、を備える。半導体装
置5bでは、第1配置領域501における隣り合うp+アノード層95の間の距離d1は
、第2配置領域502における隣り合うp+アノード層95の間の距離d2よりも短くな
っている。
率よくp+アノード層95を通してアノード電極16に放出される。これは、距離d1<
距離d2であるために、p+カソード層96の上方のp+アノード層95の占有率がp−
カソード層97の上方のp+アノード層95の占有率よりも高くなっているためである。
これにより、半導体装置5bのリカバリー耐量はさらに向上する。
p+アノード層95の実効的な不純物濃度が第2配置領域502におけるp+アノード層
95の実効的な不純物濃度よりも高くなっている。つまり、半導体装置5cでは第1配置
領域501におけるp+アノード層95の実効的な不純物濃度を半導体装置5bよりもさ
らに高く設定し、p+アノード層95の正孔抵抗を下げている。
層95を通してアノード電極16に放出される。その結果、半導体装置5cのリカバリー
耐量はさらに向上する。
(第8半導体層)をさらに備える。p+アノード層95aは、アノード電極16に接し、
アノード電極16に接する部分以外の少なくとも一部がp+アノード層95によって取り
囲まれている。例えば、p+アノード層95aの側部は、p+アノード層95によって取
り囲まれている。p+アノード層95aの実効的な不純物濃度は、p+アノード層95の
実効的な不純物濃度よりも高い。
らに備える。p+アノード層95bは、アノード電極16に接し、アノード電極16に接
する部分以外の少なくとも一部がp+アノード層95によって取り囲まれている。p+ア
ノード層95bの実効的な不純物濃度は、p+アノード層95の実効的な不純物濃度より
も高い。
くなり、オン時における正孔注入がより抑制される。これにより、半導体装置のスイッチ
ング動作がさらに高速になる。また、リカバリー時には、p+カソード層96から注入さ
れた正孔が効率よくp+アノード層95a、95bを通してアノード電極16に放出され
る。これにより、半導体装置5dのリカバリー耐量はさらに向上する。
てX方向に分散されている。これにより、第1配置領域501におけるp+アノード層9
5の下側のバラスト抵抗が高まって、リカバリー時の正孔電流の局所集中が抑制される。
その結果、半導体装置5dのリカバリー耐量はさらに向上する。
図32(a)は、第6実施形態に係る半導体装置を例示する断面模式図であり、図32
(b)は、第6実施形態の半導体装置の不純物濃度プロファイルを表すグラフである。
図32(b)には、図32(a)のX−X’断面およびY−Y’断面の位置における不
純物濃度プロファイルが表されている。
側に、n+カソード層12のほか、nカソード層13を設けている。
おける不純物濃度がカソード側からアノード側に向かい徐々に低くなっていると、ターン
オフ時に発生する空乏層が延び過ぎて、空乏層がカソード電極11にまで到達する。この
場合、いわゆるパンチスルーが起き、半導体装置の耐圧が劣化する。
ド側からアノード側に向かい一旦高くなり、その後、徐々に低くなっている。例えば、カ
ソード電極11からアノード電極16に向かう方向(Z方向)におけるnカソード層13
の不純物濃度プロファイルのピークは、n+カソード層12とnベース層14との間に位
置している。
生する空乏層の延びが抑制されて、空乏層がカソード電極11には届かなくなる。その結
果、半導体装置の耐圧が劣化することを防止できる。
また、n+カソード層12およびp+アノード層95のそれぞれは、それぞれが延在す
る方向が交差してもよい。
、図33(b)は、第7実施形態の第2例に係る半導体装置を例示する斜視模式図である
。
る方向とp+アノード層95が延在する方向とが交差している。例えば、n+カソード層
12は、Y方向に延在し、p+アノード層95は、Y方向に直交するX方向に延在してい
る。幅Wnは、幅Wpよりも大きい。
する方向において分割されてもよい。
ド層12の所々が途切れている。また、X方向に延在するp+アノード層95の所々が途
切れている。
ノード層17の存在により、オン時における電子注入量及び正孔注入量を抑制することが
できる。その結果、スイッチング動作がより高速になる。
また、pアノード層17とnベース層14との接合部は平坦である必要はなく、その接
合部の一部がカソード側に突出してもよい。ここで、pアノード層17とnベース層14
との接合部とは、pアノード層17からnベース層14の方向にpアノード層17とnベ
ース層14とを切断したときに、半導体の導電性がp形からn形に切り替わる箇所をいう
。
例えば、図34に表す半導体装置8においては、pアノード層17がpアノード層17
cとpアノード層17dとを有している。p+アノード層95とn+カソード層12との
位置関係、幅Wn、および幅Wpは、例えば、半導体装置2と同じである。
いるものの、接合部Bはカソード側に突出している。すなわち、接合部Bの少なくとも一
部が屈曲している。
このアバランシェ電流がpアノード層17dに集中し易くなる。これは、接合部Bの少な
くとも一部が屈曲しているからである。そして、アバランシェ電流はpアノード層17d
内に設けられたp+アノード層95を経由してアノード電極16に効率よく放出される。
その結果、半導体装置8のリカバリー耐量はさらに向上する。
図35は、第9実施形態に係る半導体装置の模式的平面図である。
、5d、7a、7b、8のいずれかを含む半導体チップ900の模式的平面が表されてい
る。
と、を備える。ここで、活性領域901とは、半導体装置が素子(ダイオード)として機
能することが可能な領域である。
面積Sn1(cm2)は、活性領域901における全てのp+アノード層95がアノード
電極16に接する全接触面積Sp1(cm2)よりも大きい(Sn1>Sp1)。
する全接触面積Sn2(cm2)は、該単位面積におけるp+アノード層95がアノード
電極16に接する全接触面積Sp2(cm2)よりも大きい(Sn2>Sp2)。
性領域901における全てのp+アノード層95の占有率Pp1(%)よりも大きい(P
n1>Pp1)。ここで、ある領域Aにおける部位Bの占有率とは、領域Aにおける全て
の部位Bが領域Aにおいて占める面積を領域Aの面積で除算した値を百分率で表したもの
である。
、該単位面積におけるp+アノード層95の占有率Pp2(%)よりも大きい(Pn2>
Pp2)。
性領域901内から無作為に選択された、例えば、100μm角の領域である。領域90
3には、本実施形態の半導体装置が配置されている。
Sn’1(cm2)は、領域903における全てのp+アノード層95がアノード電極1
6に接する全接触面積Sp’1(cm2)よりも大きい(Sn’1>Sp’1)。
903における全てのp+アノード層95の占有率Pp’1(%)よりも大きい(Pn’
1>Pp’1)。
10%以下になっている。また、Pn1、Pn2、およびPn’1のそれぞれは、20%
より大きい。
次に、第10実施形態に係る半導体装置について説明する。本実施形態は、pinダイ
オード構造を内部に含むMOSFET(Metal-Oxide-Semiconductor Field-Effect Trans
istor:金属酸化物半導体電界効果トランジスタ)に関するものである。MOSFETに
おいても上述したダイオードの構造、各部位の寸法を適用することができる。
図37(a)は、第10実施形態に係る半導体装置において、図36に示すAA’線に
よるゲート電極、ソース電極及び絶縁膜を除いた平面模式図であり、図37(b)は、図
36に示すBB’線によるドレイン電極31を除いた平面模式図である。
極31、n+ドレイン層32(第1ドレイン層)、nドレイン層33(第2ドレイン層)
、nベース層34(第1ベース層)、pベース層35(第2ベース層)、nソース層37
、ソース電極36、ゲート電極38及び絶縁膜39が設けられている。半導体装置9は、
例えば、上下電極構造のMOSFETである。つまり、n+ドレイン層32(第1ドレイ
ン層)、nドレイン層33(第2ドレイン層)、nベース層34(第1ベース層)、pベ
ース層35(第2ベース層)、nソース層37、ソース電極36、ゲート電極38及び絶
縁膜39は、ドレイン電極31とソース電極36との間に設けられている。
形状は、例えば板状である。ドレイン電極31上、例えば、ドレイン電極31の板面上に
は、複数のn+ドレイン層32が、相互に離隔して配置されている。
の形状とされている。ドレイン電極31における各n+ドレイン層32に接触した領域3
1aも一方向に延びている。各n+ドレイン層32の幅Wn及び各領域31aの幅Wnは
、例えば、100マイクロメートル(μm)以下である。各n+ドレイン層32の厚さは
、例えば、5マイクロメートル(μm)以下である。
m)以下である。n+ドレイン層32は、半導体、例えば、シリコンを含んでいる。n+
ドレイン層32には、ドナーとなる不純物、例えば、リンが含有されている。n+ドレイ
ン層32の導電形は、n形(第1導電形)である。n+ドレイン層32における実効的な
不純物の濃度は、3×1017cm−3よりも高く、例えば、1×1019cm−3以上
である。ドレイン電極31は、アルミニウムを含み、n+ドレイン層32における実効的
な不純物濃度は、3×1017cm−3よりも高いので、ドレイン電極31とn+ドレイ
ン層32とはオーミック接触となっている。
したがって、nドレイン層33は、n+ドレイン層32上に配置された部分33aと、ド
レイン電極31に接した部分33bとを含んでいる。nドレイン層33におけるドレイン
電極31に接触した部分33bの厚さは、数〜数10マイクロメートル(μm)、例えば
、1〜20マイクロメートル(μm)、または0.5〜20μmである。
、ドナーとなる不純物、例えば、リンが含有されている。nドレイン層33の導電形は、
n形である。nドレイン層33における実効的な表面の不純物濃度は、n+ドレイン層3
2における実効的な表面の不純物濃度よりも低い。nドレイン層33におけるリンの表面
濃度は、例えば、3×1017cm−3以下である。ドレイン電極31は、アルミニウム
を含み、nドレイン層33における実効的な表面の不純物濃度は、3×1017cm−3
以下であるので、ドレイン電極31とnドレイン層33とは、ショットキー接触となって
いる。
例えば、10〜500マイクロメートル(μm)であり、素子の耐圧に応じて設計される
。nベース層34は、半導体、例えば、シリコンを含んでいる。nベース層34には、ド
ナーとなる不純物、例えば、リンが含有されている。nベース層34の導電形は、n形で
ある。nベース層34における実効的な不純物濃度は、nドレイン層33における実効的
な不純物濃度よりも低い。
ベース層35は、nベース層34上において、一方向に延びた形状とされている。各pベ
ース層35の間には、nベース層34の上部が挟まれている。pベース層35の下方及び
側方は、nベース層34に接している。
トル(μm)である。pベース層35は、半導体、例えば、シリコンを含んでいる。pベ
ース層35には、アクセプターとなる不純物、例えば、ボロンが含有されている。pベー
ス層35の導電形は、p形である。pベース層35における実効的な不純物の表面濃度は
、3×1017cm−3よりも大きく、例えば、5×1017cm−3以上である。
層35上において、一方向に延びた形状とされている。nソース層37の下方及び側方は
、pベース層35に接している。nソース層37の厚さは、0.1〜数マイクロメートル
(μm)、例えば、0.5マイクロメートル(μm)である。nソース層37は、半導体
、例えば、シリコンを含んでいる。nソース層37には、ドナーとなる不純物、例えば、
リン又は砒素が含有されている。nソース層37の導電形は、n形である。nソース層3
7における実効的な不純物の表面濃度は、3×1017cm−3よりも高く、例えば、1
×1019cm−3以上である。
ス層37により、半導体層30が構成されている。例えば、nソース層37の上面、pベ
ース層35の上面及びnベース層34の上面により、半導体層30の上面が構成されてい
る。半導体層30の上面において、nベース層34の上面は一方向に延びている。半導体
層30の上面におけるnベース層34の両側には、pベース層35が露出している。半導
体層30の上面において、pベース層35のnベース層34と反対側には、nソース層3
7が露出している。半導体層30の上面において、nソース層37の両側には、pベース
層35が露出している。
導体層30上において、一方向に延びる板状の形状とされている。ゲート電極38は、半
導体層30の上面におけるnベース層34が露出した部分上に配置されている。ゲート電
極38における一方向に直交する方向の両端部は、nソース層37上まで達している。よ
って、ゲート電極38の直下域の半導体層30には、nベース層34、pベース層35及
びnソース層37が露出している。
極36は、金属、例えば、アルミニウムを含んでいる。ソース電極36と、nソース層3
7及びpベース層35とは、オーミック接触となっている。
は、絶縁膜39が配置されている。すなわち、絶縁膜39は、ゲート電極38とnベース
層34との間、ゲート電極38とpベース層35との間及びゲート電極38とnソース層
37との間に配置されている。絶縁膜39におけるゲート電極38と半導体基板30との
間の部分をゲート絶縁膜という。絶縁膜39は、例えば、二酸化シリコンを含んでいる。
し配置されている。
ソース電極36及びドレイン電極31間に、ソース電極36側を正極とする電圧を印加
する。半導体装置9の内部には、n+ドレイン層32、nドレイン層33、nベース層3
4及びpベース層35を構成要素とするダイオードを含んでいる。よって、このダイオー
ドに対して順方向のバイアスが印加されるので、例えば、環流時において、ソース電極3
6からドレイン電極31に向けて電流を流すことができる。
ベース層35に反転層を形成する。そして、ソース電極36及びドレイン電極31間に、
ドレイン電極31側を正極とする電圧を印加する。これにより、ドレイン電極31からソ
ース電極36に向けて電流を流すことができる。
本実施形態においては、nドレイン層33及びn+ドレイン層32を形成することによ
って、ドレイン電極31側のキャリア濃度が低減する。よって、MOSFETに内蔵され
たpinダイオードがより高速に駆動する。また、ライフタイムキラーを導入することな
く、高速化することができるので、高温動作を向上させることができる。本実施形態にお
ける上記以外の効果は、前述の第1実施形態と同様である。
次に、第10実施形態の第1変形例に係る半導体装置について説明する。本実施形態は
、pinダイオード構造を内部に含むMOSFET(Metal-Oxide-Semiconductor Field-
Effect Transistor:金属酸化物半導体電界効果トランジスタ)に関するものである。
。
すAA’線によるゲート電極、ソース電極及び絶縁膜を除いた平面模式図であり、図39
(b)は、図38に示すBB’線によるドレイン電極を除いた平面模式図である。
極31、n+ドレイン層32、nドレイン層33、nベース層34、pベース層35、n
+ソース層37、ゲート電極38、絶縁膜39及びソース電極36の他に、p+コンタク
ト層99が設けられている。半導体装置9aは、例えば、MOSFETである。
ト層99は、n+ソース層37におけるゲート電極38で覆われた端部と反対側の端部側
に、例えば、隣接して配置されている。p+コンタクト層99は、例えば、一方向に延び
た直方体の形状とされている。p+コンタクト層99の厚さは、0.1〜数マイクロメー
トル(μm)、例えば、0.5マイクロメートル(μm)である。
99には、アクセプターとなる不純物、例えば、ボロンが含有されている。p+コンタク
ト層99の導電形は、p形(第2導電形)である。p+コンタクト層99における実効的
な不純物の表面濃度は、3×1017cm−3よりも高く、例えば、1×1019cm−
3以上である。また、更にpベース層35における実効的な不純物の表面濃度は、3×1
017cm−3以下である。
層37及びp+コンタクト層99により、半導体層30が構成されている。例えば、nソ
ース層37の上面、pベース層35の上面、nベース層34の上面及びp+コンタクト層
99の上面により、半導体層30の上面が構成されている。半導体層30の上面において
、nベース層34の上面は一方向に延びている。半導体層30の上面におけるnベース層
34の両側には、pベース層35が露出している。半導体層30の上面において、pベー
ス層35のnベース層34と反対側には、nソース層37が露出している。半導体層30
の上面において、nソース層37のpベース層35と反対側には、p+コンタクト層99
が露出している。
返し配置されている。p+コンタクト層99の上面は、隣り合うゲート電極38間におい
て、ソース電極36に接している。また、pベース層35は、ソース電極36に接する部
分を有する(不図示)。p+コンタクト層99における実効的な表面不純物濃度は、3×
1017cm−3よりも高いので、ソース電極36とp+コンタクト層99とはオーミッ
ク接触となっている。pベース層35における実効的な表面不純物濃度は、3×1017
cm−3以下であるので、ソース電極36とpベース層35とは、ショットキー接触とな
る。
ち、第2ベース層は、不純物濃度が低いpベース層35(第2ベース層の第1の部分)と
、不純物濃度が高いp+コンタクト層99(第2ベース層の第2の部分)と、を含む。
本変形例においては、第2実施形態に係る半導体装置2と同様なアノード構造となって
いるので、アノード側からの正孔注入量を制御できるので、高速化が実現できる。これに
加えて、p+コンタクト層99は、正孔を排出させる働きがある。これにより、例えば、
バイアスを順方向から逆方向に変化させた場合に、正孔を、nベース層34、pベース層
35及びp+コンタクト層99を経由してソース電極36に速やかに流れるようにするこ
とができる。本変形例における上記以外の動作及び効果は、前述の第10実施形態と同様
である。
次に、第10実施形態の第2変形例について説明する。
本変形例に係る半導体装置を例示する断面模式図は、前述の第10実施形態の第1変形
例の図38と同じものである。
すAA’線によるゲート電極、ソース電極及び絶縁膜を除いた平面模式図であり、図40
(b)は、図38に示すBB’によるドレイン電極31を除いた平面模式図である。
9は、半導体層30の上面において、nソース層37のpベース層35と反対側の一部に
配置されている。そして、p+コンタクト層99の一方向における両側には、pベース層
35が配置されている。本変形例においては、MOSFETに内蔵されるダイオードの正
孔注入をより抑制できるので第10実施形態及び第10実施形態の第2変形例と比較して
ダイオードのスイッチング特性の向上を図ることができる。上記以外の構成、動作及び効
果は、前述の第10実施形態と同様である。
例えば、図36および図38においては、ドレイン電極31の上に、図22に例示した
p+カソード層25を設けてもよい。但し、MOSFETでは、p+カソード層25は「
p+ドレイン層25(第3ドレイン層)」と置き換えて呼称される。p+ドレイン層25
は、ドレイン電極31にオーミック接触されている。nドレイン層33は、ドレイン電極
31上、n+ドレイン層32、及びp+ドレイン層25上に設けられている。また、nド
レイン層33は、ドレイン電極31に接触する部分と、p+ドレイン層25上及びn+ド
レイン層32上に接触する部分と、を有する。
物濃度と同じである。このp+ドレイン層25とn+ドレイン層32とは、p+カソード
層25とn+カソード層12とのごとく、互いに接触して配置されてもよく、互いに離間
して配置されていてもよい。
供することができる。また、上記の数値例はシリコン材料を前提としたが、SiCやGa
N材料などのシリコン以外の材料を用いたダイオードへも本発明にかかる構造を適宜数値
を変更して適用することにより特性改善ができる。
したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は
、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、
種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の
範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲
に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
、5c、5d、6、7a、7b、8、9、101:半導体装置、10:半導体層、11:
カソード電極、11a、11b、16a、16b、31a:領域、12、92:n+カソ
ード層、13、98:nカソード層、13a、13b、13c、17a、17b、33a
、33b:部分、13h:正孔、14:nベース層、15、95、95a、95b:p+
アノード層、16:アノード電極、17、17c、17d:pアノード層、18:電子電
流、
19:正孔電流、20、120:キャリア分布、25:p+カソード層、30:半導体層
、
31:ドレイン電極、32:n+ドレイン層、33:nドレイン層、34:nベース層、
35:pベース層、36:ソース電極、37:nソース層、38:ゲート電極、39:絶
縁膜、42:フェルミ準位、43:リカバリー期間、44:テイル期間、96、96a、
96b:p+吸出層(p+カソード層)、97:p−カソード層、99:p+コンタクト
層、
501:第1配置領域、502:第2配置領域、600:不純物濃度プロファイル、CB
:伝導帯、D11、D16:間隔、Err:スイッチング損失、L1、L2、L3、L4
:実線、R11、R16:半径、VB:価電子帯、Sn、Sp:面積、Wn、Wp:幅、
VF:順方向電圧
Claims (2)
- 第1電極と、
第2電極と、
前記第1電極と前記第2電極との間に設けられ、前記第1電極とオーミック接触した第
1導電形の複数の第1半導体層と、
隣接する前記第1半導体層間に部分的に位置し、前記第1電極とショットキー接触し、
かつ前記第1電極と前記第2電極との間に設けられた第1導電形の第2半導体層と、
前記第2半導体層と前記第2電極との間に設けられ、実効的な不純物濃度が前記第2半
導体層の実効的な不純物濃度よりも低い第1導電形の第3半導体層と、
前記第3半導体層と前記第2電極との間に設けられ、前記第2電極と接触した第2導電
形の第4半導体層と、
前記第3半導体層と前記第2電極との間に設けられ前記第2電極と接触し、実効的な不
純物濃度が前記第4半導体層の実効的な不純物濃度よりも高い第2導電形の第5半導体層
と、
を備え、
前記第1電極の上面に平行な方向において、前記第1半導体層の幅は、前記第5半導体
層の幅よりも長い半導体装置。 - 前記第5半導体層は、前記第1電極の上面に対して垂直な方向において、前記第1半導
体層上に位置する請求項1に記載の半導体装置。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0191475A (ja) * | 1987-10-02 | 1989-04-11 | Toyota Autom Loom Works Ltd | pn接合ダイオード |
JPH05267644A (ja) * | 1992-03-24 | 1993-10-15 | Hitachi Ltd | ダイオード及び半導体集積回路 |
JPH0737895A (ja) * | 1993-07-20 | 1995-02-07 | Toyota Autom Loom Works Ltd | 半導体装置およびその製造方法 |
JPH07106605A (ja) * | 1993-10-05 | 1995-04-21 | Toyo Electric Mfg Co Ltd | 高速ダイオード |
JP2010040562A (ja) * | 2008-07-31 | 2010-02-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2017
- 2017-03-29 JP JP2017065617A patent/JP6313500B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0191475A (ja) * | 1987-10-02 | 1989-04-11 | Toyota Autom Loom Works Ltd | pn接合ダイオード |
JPH05267644A (ja) * | 1992-03-24 | 1993-10-15 | Hitachi Ltd | ダイオード及び半導体集積回路 |
JPH0737895A (ja) * | 1993-07-20 | 1995-02-07 | Toyota Autom Loom Works Ltd | 半導体装置およびその製造方法 |
JPH07106605A (ja) * | 1993-10-05 | 1995-04-21 | Toyo Electric Mfg Co Ltd | 高速ダイオード |
JP2010040562A (ja) * | 2008-07-31 | 2010-02-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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