JP2017134099A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、フォトリソグラフィー技術を用いる半導体装置の製造方法等に関する。 The present invention relates to a method for manufacturing a semiconductor device using a photolithography technique.
半導体装置の製造工程においては、半導体基板上又は半導体基板に形成された膜上にフォトレジストを塗布し、フォトリソグラフィー技術によって、レチクル（フォトマスク）に形成されたパターンをフォトレジストに転写することが行われている。また、大きなチップ面積を有する半導体装置を製造する場合には、１つの半導体チップの領域を分割して露光する分割露光技術が用いられている。 In the manufacturing process of a semiconductor device, a photoresist is applied on a semiconductor substrate or a film formed on the semiconductor substrate, and a pattern formed on a reticle (photomask) is transferred to the photoresist by a photolithography technique. Has been done. Further, when manufacturing a semiconductor device having a large chip area, a division exposure technique is used in which a region of one semiconductor chip is divided and exposed.
分割露光技術によれば、フォトレジストの１つの層において、分割露光された複数の領域におけるパターンが繋ぎ合わされる。また、分割露光された複数の領域間におけるパターンの繋ぎ合わせの精度を検査するために用いられる複数のパターン（検査マーク）が、フォトレジストに形成される。 According to the division exposure technique, patterns in a plurality of areas subjected to division exposure are connected in one layer of a photoresist. In addition, a plurality of patterns (inspection marks) used for inspecting the accuracy of pattern joining between the plurality of regions subjected to the divided exposure are formed in the photoresist.
関連する技術として、特許文献１には、第１の回路パターンに対する第２の回路パターンの重ね合わせの精度を光学的な検査で判定する方法が開示されている。マスク上で、第１の重ね合わせパターンが第１の回路パターンに隣接して配置され、第２の重ね合わせパターンが第２の回路パターンに隣接して配置される。第１及び第２の重ね合わせパターンは、現像されたフォトレジストの１つの層においてそれらの像が互いに隣接するように配置される。
As a related technique,
分割露光を行う場合には、第１の領域及び第２の領域におけるパターンを繋ぎ合わすために、第１の領域と第２の領域とが部分的に重複して露光される。特許文献１においては、図３に示されているように、第１の重ね合わせパターンと第２の重ね合わせパターンとが、第１の領域と第２の領域とに跨って配置される。
In the case of performing the divided exposure, the first area and the second area are partially overlapped and exposed in order to connect the patterns in the first area and the second area. In
しかしながら、第１の領域と第２の領域との重複領域は二重に露光されるので、他の領域と比較して露光量が高く、パターンの形状が変化してしまう。そのために、重ね合わせパターン（検査マーク）のサイズや形状に制約が生じて、第１の回路パターンと第２の回路パターンとの繋ぎ合わせの精度を正確に検査できないおそれがあった。 However, since the overlapping region between the first region and the second region is exposed twice, the exposure amount is higher than the other regions, and the pattern shape changes. Therefore, the size and shape of the overlay pattern (inspection mark) are restricted, and there is a possibility that the accuracy of joining the first circuit pattern and the second circuit pattern cannot be accurately inspected.
本発明の幾つかの態様は、分割露光された複数の領域間におけるパターンの繋ぎ合わせの精度を正確に検査することができる半導体装置の製造方法等を提供することに関連している。 Some aspects of the present invention relate to providing a method for manufacturing a semiconductor device and the like that can accurately inspect the accuracy of pattern joining between a plurality of areas subjected to division exposure.
本発明の１つの態様に係る半導体装置の製造方法は、フォトレジストを基板上又は基板に形成された膜上に形成する工程（ａ）と、フォトレジストの第１の領域を露光する工程（ｂ）と、フォトレジストの第２の領域を露光する工程（ｃ）であって、第１の領域と第２の領域とが部分的に重なり、第１の領域と第２の領域とが重ならない領域に、第１の領域の露光によって形成される第１のマークと、第２の領域の露光によって形成される第２のマークとが位置する工程（ｃ）と、第１のマークの所定部分と第２のマークの所定部分との間の距離を測定する工程（ｄ）とを備える。 A method of manufacturing a semiconductor device according to one aspect of the present invention includes a step (a) of forming a photoresist on a substrate or a film formed on the substrate, and a step (b) of exposing a first region of the photoresist. And step (c) of exposing the second region of the photoresist, where the first region and the second region partially overlap, and the first region and the second region do not overlap A step (c) in which a first mark formed by exposure of the first region and a second mark formed by exposure of the second region are located in the region; and a predetermined portion of the first mark And (d) measuring a distance between the second mark and a predetermined portion of the second mark.
本発明の１つの態様によれば、第１の領域と第２の領域とが重ならない領域に第１及び第２のマークが位置するので、二重露光によって第１及び第２のマークのサイズや形状が変化することがなく、分割露光された複数の領域間におけるパターンの繋ぎ合わせの精度を正確に検査することができる。 According to one aspect of the present invention, since the first and second marks are located in a region where the first region and the second region do not overlap, the size of the first and second marks is determined by double exposure. In addition, the accuracy of pattern joining between a plurality of separately exposed regions can be accurately inspected without any change in shape.
ここで、第１の領域と第２の領域とが、少なくとも１つの半導体チップの露光領域をカバーするようにしても良い。それにより、レチクルを大きくしなくても、１回のみの露光によっては全体をカバーできないような大きさのチップ面積を有する半導体装置を製造することが可能になる。 Here, the first region and the second region may cover the exposure region of at least one semiconductor chip. Accordingly, it is possible to manufacture a semiconductor device having a chip area that is not large enough to cover the whole by only one exposure without enlarging the reticle.
また、第１のマーク及び第２のマークの各々が、櫛形の形状を有するようにしても良い。その場合には、櫛形を構成する枝の幅を基準寸法として用いることができるので、分割露光された複数の領域間におけるパターンの繋ぎ合わせのずれ量を測定することが容易になる。 Further, each of the first mark and the second mark may have a comb shape. In this case, since the width of the branches constituting the comb shape can be used as a reference dimension, it becomes easy to measure the shift amount of pattern joining between a plurality of areas subjected to division exposure.
あるいは、第１のマークと第２のマークとが互いに離間し、第１のマークが第２のマークを囲むようにしても良い。その場合には、第１のマークと第２のマークとを容易に識別することができるので、分割露光された複数の領域間におけるパターンのずれを視覚的に確認し易くなる。 Alternatively, the first mark and the second mark may be separated from each other, and the first mark may surround the second mark. In that case, since the first mark and the second mark can be easily identified, it becomes easy to visually confirm the shift of the pattern between the plurality of areas subjected to the divided exposure.
以上において、第１のマーク及び第２のマークが、基板のダイシング領域上のフォトレジストに形成されるようにしても良い。それにより、第１のマーク及び第２のマークを形成しても、半導体チップを製造するために利用できる基板の面積が減少することはない。 In the above, the first mark and the second mark may be formed on the photoresist on the dicing region of the substrate. Thereby, even if the first mark and the second mark are formed, the area of the substrate that can be used for manufacturing the semiconductor chip is not reduced.
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
本発明の一実施形態に係る半導体装置の製造方法においては、半導体基板（半導体ウエハー）上、又は、半導体ウエハーに形成された膜上に、フォトレジストが塗布される。次に、フォトリソグラフィー技術によって、レチクル（フォトマスク）に形成されたパターンが、フォトレジストに転写される。その際に、１つの半導体チップ（半導体装置）の領域を分割して露光する分割露光が行われる。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same referential mark is attached | subjected to the same component and the overlapping description is abbreviate | omitted.
In the method for manufacturing a semiconductor device according to an embodiment of the present invention, a photoresist is applied on a semiconductor substrate (semiconductor wafer) or a film formed on the semiconductor wafer. Next, the pattern formed on the reticle (photomask) is transferred to the photoresist by photolithography. At that time, division exposure is performed in which a region of one semiconductor chip (semiconductor device) is divided and exposed.
レチクルは、電子部品の製造工程で使用されるパターン原版を透明なガラス又は石英等に形成した板であり、フォトリソグラフィー技術によって電子部品の回路パターン等を被転写対象に転写する際の原版となるものである。以下においては、一例として、１枚のレチクルを用いて分割露光を行う場合について説明する。 A reticle is a plate in which a pattern original used in the manufacturing process of electronic parts is formed on transparent glass or quartz, and becomes an original when transferring a circuit pattern of electronic parts to an object to be transferred by photolithography technology. Is. In the following, a case where divided exposure is performed using a single reticle will be described as an example.
図１は、本発明の一実施形態に係る半導体装置の製造方法において用いられるレチクルの構成例を示す平面図である。図１に示すように、レチクル１は、第１の半導体チップパターン部１１〜１３と、第１の検査マークパターン部２１〜２３と、第２の半導体チップパターン部３１〜３３と、第２の検査マークパターン部４１〜４３と、遮光帯５０とを含んでいる。遮光帯５０は、レチクル１における半導体チップパターン部及び検査マークパターン部等を除く領域における光の透過を遮断して、被転写対象の所定の領域のみが露光されるようにする部材である。
FIG. 1 is a plan view showing a configuration example of a reticle used in a method for manufacturing a semiconductor device according to an embodiment of the present invention. As shown in FIG. 1, the
第１の半導体チップパターン部１１〜１３は、短軸方向（図中のＸ軸方向）に並んで配置されており、第１の検査マークパターン部２１〜２３は、第１の半導体チップパターン部１１〜１３に対応する位置に配置されている。第２の半導体チップパターン部３１〜３３は、短軸方向に並んで配置されており、第２の検査マークパターン部４１〜４３は、第２の半導体チップパターン部３１〜３３に対応する位置に配置されている。
The first semiconductor
例えば、第１回目の露光（ショット）において、第１の半導体チップパターン部１１〜１３及び第１の検査マークパターン部２１〜２３が、フォトレジストの第１の領域に転写される。次に、第２回目のショットにおいて、第２の半導体チップパターン部３１〜３３及び第２の検査マークパターン部４１〜４３が、フォトレジストの第２の領域に転写される。
For example, in the first exposure (shot), the first semiconductor
その際に、第１の領域と第２の領域とにおける半導体チップパターンを繋ぎ合わすために、第１の領域と第２の領域とが部分的に重複して露光される。それにより、第１の半導体チップパターン部の端部１１ａ〜１３ａにおけるパターンと、第２の半導体チップパターン部の端部３１ａ〜３３ａにおけるパターンとが、フォトレジストの１つの層においてそれぞれ重ね合わされる。
At that time, in order to connect the semiconductor chip patterns in the first region and the second region, the first region and the second region are exposed partially overlapping. As a result, the patterns at the
しかしながら、第１の領域と第２の領域との重複領域は二重に露光されるので、他の領域と比較して露光量が高く、パターンの形状が変化してしまう。そこで、図１に示すように、第１の検査マークパターン部２１〜２３は、第１の半導体チップパターン部の端部１１ａ〜１３ａの下辺を通る直線よりも下方に配置されている。また、第２の検査マークパターン部４１〜４３は、第２の半導体チップパターン部の端部３１ａ〜３３ａの下辺を通る直線よりも下方に配置されている。
However, since the overlapping region between the first region and the second region is exposed twice, the exposure amount is higher than the other regions, and the pattern shape changes. Therefore, as shown in FIG. 1, the first inspection
図１に示す例においては、第１の半導体チップパターン部１１〜１３と第２の半導体チップパターン部３１〜３３とが左右方向に並べて配置されているが、第１の半導体チップパターン部１１〜１３と第２の半導体チップパターン部３１〜３３とを上下方向に並べて配置しても良い。また、図１に示す例においては、第２の検査マークパターン部４１〜４３が第２の半導体チップパターン部３１〜３３の外側に配置されているが、第２の検査マークパターン部４１〜４３を第２の半導体チップパターン部３１〜３３の内部にそれぞれ配置しても良い。
In the example shown in FIG. 1, the first semiconductor
あるいは、第１の検査マークパターン部２１〜２３を第１の半導体チップパターン部１１〜１３の内部にそれぞれ配置しても良い。その場合には、第１の検査マークパターン部２１〜２３は、第１の半導体チップパターン部の端部１１ａ〜１３ａの上辺を通る直線よりも上方に配置される。また、第２の検査マークパターン部４１〜４３は、第２の半導体チップパターン部の端部３１ａ〜３３ａの上辺を通る直線よりも上方に配置される。
Or you may arrange | position the 1st inspection mark pattern parts 21-23 inside the 1st semiconductor chip pattern parts 11-13, respectively. In that case, the first inspection
また、図１に示す例においては、１つのレチクル１に３組の半導体チップパターン部及び３組の検査マークパターン部が配置されているが、１つのレチクル１に少なくとも１組の半導体チップパターン部及び少なくとも１組の検査マークパターン部が配置されていれば良い。あるいは、第１の半導体チップパターン部及び第１の検査マークパターン部と、第２の半導体チップパターン部及び第２の検査マークパターン部とを、複数の異なるレチクルに配置しても良い。
In the example shown in FIG. 1, three sets of semiconductor chip pattern portions and three sets of inspection mark pattern portions are arranged on one
＜ショットイメージ＞
図２は、図１に示すレチクルを用いてフォトレジストを露光したときのショットイメージの例を示す平面図である。図２には、半導体ウエハーにおいて３つの半導体チップが形成される領域が示されている。図１に示すレチクル１に対して半導体ウエハーを相対的に縦方向（図中のＹ軸方向）及び横方向（図中のＸ軸方向）に移動させながら、半導体ウエハー上又は半導体ウエハーに形成された膜上に塗布されたフォトレジストの露光が複数回行われる。
<Shot image>
FIG. 2 is a plan view showing an example of a shot image when a photoresist is exposed using the reticle shown in FIG. FIG. 2 shows a region where three semiconductor chips are formed in the semiconductor wafer. The semiconductor wafer is formed on or on the semiconductor wafer while moving the semiconductor wafer in the vertical direction (Y-axis direction in the drawing) and the horizontal direction (X-axis direction in the drawing) relative to the
例えば、第１回目のショットによって、フォトレジストの第１の領域が露光される。それにより、図１に示すレチクル１の第１の半導体チップパターン部１１〜１３がフォトレジストに転写されて、第１の半導体チップパターン領域５１〜５３が形成される。同時に、図１に示すレチクル１の第１の検査マークパターン部２１〜２３がフォトレジストに転写されて、第１の検査マーク６１〜６３が形成される。
For example, the first region of the photoresist is exposed by the first shot. Thereby, the first semiconductor
また、第２回目のショットによって、フォトレジストの第２の領域が露光される。それにより、図１に示すレチクル１の第２の半導体チップパターン部３１〜３３がフォトレジストに転写されて、第２の半導体チップパターン領域７１〜７３が形成される。同時に、図１に示すレチクル１の第２の検査マークパターン部４１〜４３がフォトレジストに転写されて、第２の検査マーク８１〜８３が形成される。
Further, the second region of the photoresist is exposed by the second shot. Thereby, the second semiconductor
ここで、第１の領域と第２の領域とは、領域Ａにおいて部分的に重なっている。即ち、第１の半導体チップパターン領域５１〜５３と、第２の半導体チップパターン領域７１〜７３とを、半導体チップの長手方向（図中のＹ軸方向）に所定の距離Ｄ０（例えば、１μｍ）だけ重ね合わせるようにして、フォトレジストの分割露光が行われる。
Here, the first region and the second region partially overlap in the region A. That is, the first semiconductor
また、第１回目のショットによって領域Ａに転写されるレチクル１のパターンと、第２回目のショットによって領域Ａに転写されるレチクル１のパターンとは、同一形状に設定されている。それにより、フォトレジストの１つの層において、第１回目のショットによって形成される第１の半導体チップパターン領域５１〜５３のパターンと、第２回目のショットによって形成される第２の半導体チップパターン領域７１〜７３のパターンとが、それぞれ繋ぎ合わされる。
The pattern of the
領域Ａは二重に露光されるので、他の領域と比較して露光量が高く、パターンの形状が変化してしまう。そこで、図２に示すように、第１の領域の露光によって形成される第１の検査マーク６１〜６３と、第２の領域の露光によって形成される第２の検査マーク８１〜８３とは、第１の領域と第２の領域とが重ならない領域、即ち、領域Ａの外側の領域に形成される。 Since the area A is exposed twice, the exposure amount is higher than the other areas, and the pattern shape changes. Therefore, as shown in FIG. 2, the first inspection marks 61 to 63 formed by exposure of the first region and the second inspection marks 81 to 83 formed by exposure of the second region are: The first region and the second region are formed in a region that does not overlap, that is, a region outside the region A.
本実施形態によれば、第１の領域と第２の領域とが重ならない領域に第１の検査マーク６１〜６３及び第２の検査マーク８１〜８３が位置するので、二重露光によって第１の検査マーク６１〜６３及び第２の検査マーク８１〜８３のサイズや形状が変化することがなく、分割露光された複数の領域間におけるパターンの繋ぎ合わせの精度を正確に検査することができる。 According to the present embodiment, since the first inspection marks 61 to 63 and the second inspection marks 81 to 83 are located in a region where the first region and the second region do not overlap, the first inspection is performed by double exposure. The inspection marks 61 to 63 and the second inspection marks 81 to 83 are not changed in size and shape, and the pattern joining accuracy between the plurality of divided and exposed areas can be accurately inspected.
また、第１の領域と第２の領域とは、少なくとも１つの半導体チップの露光領域をカバーする。それにより、レチクルを大きくしなくても、１回のみの露光によっては全体をカバーできないような大きさのチップ面積を有する半導体装置を製造することが可能になる。図２に示す例においては、第１の領域と第２の領域とが、３つの半導体チップの露光領域をカバーしている。 The first area and the second area cover an exposure area of at least one semiconductor chip. Accordingly, it is possible to manufacture a semiconductor device having a chip area that is not large enough to cover the whole by only one exposure without enlarging the reticle. In the example shown in FIG. 2, the first region and the second region cover the exposure regions of three semiconductor chips.
第１の検査マーク６１〜６３及び第２の検査マーク８１〜８３は、半導体ウエハーのダイシング領域上のフォトレジストに形成されるようにしても良い。それにより、第１の検査マーク６１〜６３及び第２の検査マーク８１〜８３を形成しても、半導体チップを製造するために利用できる半導体ウエハーの面積が減少することはない。なお、ダイシング領域とは、回路素子が形成された半導体ウエハーを複数の半導体チップに分離する際の切り代となる領域であり、スクライブ領域とも呼ばれる。 The first inspection marks 61 to 63 and the second inspection marks 81 to 83 may be formed on the photoresist on the dicing region of the semiconductor wafer. Thereby, even if the 1st inspection marks 61-63 and the 2nd inspection marks 81-83 are formed, the area of the semiconductor wafer which can be used for manufacturing a semiconductor chip does not decrease. Note that the dicing region is a region used as a cutting margin when a semiconductor wafer on which circuit elements are formed is separated into a plurality of semiconductor chips, and is also referred to as a scribe region.
複数回の露光が完了すると、フォトレジストの現像が行われて、硬化していないフォトレジストが除去される。その後、分割露光された複数の領域間におけるパターンの繋ぎ合わせの精度を検査するために、例えば、第１の検査マーク６１の所定部分と第２の検査マーク８１の所定部分との間の距離が測定される。あるいは、第１の検査マーク６２の所定部分と第２の検査マーク８２の所定部分との間の距離が測定されても良いし、第１の検査マーク６３の所定部分と第２の検査マーク８３の所定部分との間の距離が測定されても良い。
When a plurality of exposures are completed, the photoresist is developed, and the uncured photoresist is removed. Thereafter, in order to inspect the accuracy of pattern joining between the plurality of areas subjected to the divided exposure, for example, the distance between a predetermined portion of the
＜検査マークの具体例１＞
図３は、図２に示す検査マークの第１の具体例を示す平面図である。図３（Ａ）において、一点鎖線Ｌ１は、図２に示す第１の半導体チップパターン領域５１〜５３の下端を通る直線を表している。また、図３（Ｂ）において、一点鎖線Ｌ２は、図２に示す第２の半導体チップパターン領域７１〜７３の上端よりも所定の距離Ｄ０だけ下方を通る直線を表している。
<Specific example 1 of inspection mark>
FIG. 3 is a plan view showing a first specific example of the inspection mark shown in FIG. 3A, an alternate long and short dash line L1 represents a straight line passing through the lower ends of the first semiconductor
図３（Ａ）は、図２に示す第１の検査マーク６１の第１の具体例を示している。第１の検査マーク６１は、各々が櫛形の形状を有する検査マーク６１ａ及び６１ｂを含み、直線Ｌ１から所定の距離Ｄ１（例えば、５０μｍ）だけ離れた直線Ｌ１'に接し、直線Ｌ１'と直線Ｌ１との間の領域に形成される。なお、図２に示す第１の検査マーク６２及び６３も、第１の検査マーク６１と同様の形状を有しても良い。
FIG. 3A shows a first specific example of the
図３（Ｂ）は、図２に示す第２の検査マーク８１の第１の具体例を示している。第２の検査マーク８１は、各々が櫛形の形状を有する検査マーク８１ａ及び８１ｂを含み、直線Ｌ２から所定の距離Ｄ２（例えば、５０μｍ）だけ離れた直線Ｌ２'に接し、直線Ｌ２'よりも直線Ｌ２から遠い領域に形成される。なお、図２に示す第２の検査マーク８２及び８３も、第２の検査マーク８１と同様の形状を有しても良い。
FIG. 3B shows a first specific example of the
図３（Ｃ）は、図３（Ａ）に示す検査マーク６１ａ及び６１ｂと、図３（Ｂ）に示す検査マーク８１ａ及び８１ｂとを重ね合わせて示している。分割露光においてパターンの位置ずれが発生しなければ、検査マーク６１ａの下端と検査マーク８１ａの上端とが接し、検査マーク６１ｂの下端と検査マーク８１ｂの上端とが接することになる。一方、分割露光においてパターンの位置ずれが発生した場合には、図３（Ｃ）に示すような検査マークの位置ずれが発生する。
3C shows the inspection marks 61a and 61b shown in FIG. 3A and the inspection marks 81a and 81b shown in FIG. If pattern displacement does not occur in the divided exposure, the lower end of the
そこで、検査マーク６１ａの所定部分と検査マーク８１ａの所定部分とのＸ軸方向における距離ＤＸが測定される。図３（Ｃ）に示す例において、検査マーク６１ａ及び８１ａの所定部分は、櫛形において対応する枝の右端である。測定された距離ＤＸは、図２に示す第１の半導体チップパターン領域５１と第２の半導体チップパターン領域７１とのＸ軸方向におけるずれ量を表している。
Therefore, the distance DX in the X-axis direction between the predetermined portion of the
また、検査マーク６１ｂの所定部分と検査マーク８１ｂの所定部分とのＹ軸方向における距離ＤＹが測定される。検査マーク６１ｂにおいて、櫛形を構成する枝の幅は、所定の距離Ｄ０と等しくなるように設定されている。図３（Ｃ）に示す例において、検査マーク６１ｂの所定部分は、櫛形において最も下方に位置する枝の上端であり、検査マーク８１ｂの所定部分は、櫛形において最も上方に位置する枝の上端である。測定された距離ＤＹと所定の距離Ｄ０との和は、図２に示す第１の半導体チップパターン領域５１と第２の半導体チップパターン領域７１とのＹ軸方向におけるずれ量を表している。
Further, the distance DY in the Y-axis direction between the predetermined portion of the
このように、櫛形の形状を有する検査マークを用いることにより、櫛形を構成する枝の幅を基準寸法として用いることができるので、分割露光された複数の領域間におけるパターンの繋ぎ合わせのずれ量を測定することが容易になる。また、検査マーク６１ａと検査マーク８１ａとにおいて櫛形の向きを変えることにより、検査マーク６１ａと検査マーク８１ａとを容易に識別することができる。
In this way, by using the inspection mark having a comb shape, the width of the branches constituting the comb shape can be used as a reference dimension, so that the amount of pattern joining deviation between a plurality of separately exposed regions can be reduced. It becomes easy to measure. Further, the
＜検査マークの具体例２＞
図４は、図２に示す検査マークの第２の具体例を示す平面図である。図４（Ａ）において、一点鎖線Ｌ１は、図２に示す第１の半導体チップパターン領域５１〜５３の下端を通る直線を表している。また、図４（Ｂ）において、一点鎖線Ｌ２は、図２に示す第２の半導体チップパターン領域７１〜７３の上端よりも所定の距離Ｄ０だけ下方を通る直線を表している。
<Specific example 2 of inspection mark>
FIG. 4 is a plan view showing a second specific example of the inspection mark shown in FIG. 4A, an alternate long and short dash line L1 represents a straight line passing through the lower ends of the first semiconductor
図４（Ａ）は、図２に示す第１の検査マーク６１の第２の具体例を示している。第１の検査マーク６１は、１辺の長さがＷ１の第１の正方形中に１辺の長さがＷ２の第２の正方形の開口を有する形状を有しており（Ｗ１＞Ｗ２）、中心が直線Ｌ１から所定の距離Ｄ３だけ離れた位置に形成される（Ｄ３＞Ｗ１／２）。なお、図２に示す第１の検査マーク６２及び６３も、第１の検査マーク６１と同様の形状を有しても良い。
FIG. 4A shows a second specific example of the
図４（Ｂ）は、図２に示す第２の検査マーク８１の第２の具体例を示している。第２の検査マーク８１は、１辺の長さがＷ３の第３の正方形の形状を有しており（Ｗ２＞Ｗ３）、中心が直線Ｌ２から所定の距離Ｄ３だけ離れた位置に形成される。なお、図２に示す第２の検査マーク８２及び８３も、第２の検査マーク８１と同様の形状を有しても良い。
FIG. 4B shows a second specific example of the
図４（Ｃ）は、図４（Ａ）に示す第１の検査マーク６１と、図４（Ｂ）に示す第２の検査マーク８１とを重ね合わせて示している。図３（Ｃ）に示すように、第１の検査マーク６１と第２の検査マーク８１とは互いに離間し、第１の検査マーク６１が第２の検査マーク８１を囲んでいる。分割露光においてパターンの位置ずれが発生しなければ、第１の検査マーク６１の中心の位置と第２の検査マーク８１の中心の位置とが一致する。
FIG. 4C shows the
そこで、第１の検査マーク６１の所定部分と第２の検査マーク８１の所定部分とのＸ軸方向における距離ＤＸが測定される。図４（Ｃ）に示す例において、第１の検査マーク６１の所定部分は、第２の正方形の左辺であり、第２の検査マーク８１の所定部分は、第３の正方形の左辺である。測定された距離ＤＸと（Ｗ２−Ｗ３）／２との差は、図２に示す第１の半導体チップパターン領域５１と第２の半導体チップパターン領域７１とのＸ軸方向におけるずれ量を表している。
Therefore, the distance DX in the X-axis direction between the predetermined portion of the
また、第１の検査マーク６１の所定部分と第２の検査マーク８１の所定部分とのＹ軸方向における距離ＤＹが測定される。図４（Ｃ）に示す例において、第１の検査マーク６１の所定部分は、第２の正方形の下辺であり、第２の検査マーク８１の所定部分は、第３の正方形の下辺である。測定された距離ＤＹと（Ｗ２−Ｗ３）／２との差は、図２に示す第１の半導体チップパターン領域５１と第２の半導体チップパターン領域７１とのＹ軸方向におけるずれ量を表している。
Further, the distance DY in the Y-axis direction between the predetermined portion of the
このように、第１の検査マーク６１と第２の検査マーク８１とが互いに離間し、第１の検査マーク６１が第２の検査マーク８１を囲むことにより、第１の検査マーク６１と第２の検査マーク８１とを容易に識別することができるので、分割露光された複数の領域間におけるパターンのずれを視覚的に確認し易くなる。
As described above, the
＜半導体装置の製造工程＞
半導体装置の製造工程においては、半導体ウエハー内にウエルや不純物領域が形成され、半導体ウエハー上に、酸化絶縁膜、ポリシリコン膜、層間絶縁膜、及び、金属膜等が順次形成される。本実施形態に係る半導体装置の製造方法は、上記の各工程に適用することができる。以下においては、一例として、図１に示すレチクルを用いた場合について、図１及び図２を参照しながら説明する。
<Manufacturing process of semiconductor device>
In the manufacturing process of a semiconductor device, a well and an impurity region are formed in a semiconductor wafer, and an oxide insulating film, a polysilicon film, an interlayer insulating film, a metal film, and the like are sequentially formed on the semiconductor wafer. The semiconductor device manufacturing method according to the present embodiment can be applied to each of the above steps. In the following, as an example, the case where the reticle shown in FIG. 1 is used will be described with reference to FIGS.
例えば、半導体ウエハー上に酸化絶縁膜を介して形成されたポリシリコン膜をパターニングしてゲート電極を形成する際には、ポリシリコン膜上にフォトレジストが塗布され、フォトリソグラフィー技術によって、レチクルに形成されたパターンがフォトレジストに転写される。本実施形態に係る半導体装置の製造方法は、ポリシリコン膜のパターニングに適用することができる。 For example, when a gate electrode is formed by patterning a polysilicon film formed on an oxide insulating film on a semiconductor wafer, a photoresist is applied on the polysilicon film and formed on a reticle by photolithography technology. The formed pattern is transferred to the photoresist. The method for manufacturing a semiconductor device according to this embodiment can be applied to patterning a polysilicon film.
工程（ａ）において、フォトレジストが、半導体ウエハーに形成された酸化絶縁膜上に形成される。工程（ｂ）において、図１に示すレチクル１を用いて、フォトレジストの第１の領域が露光される。それにより、レチクル１の第１の半導体チップパターン部１１〜１３及び第１の検査マークパターン部２１〜２３が、フォトレジストに転写される。
In step (a), a photoresist is formed on the oxide insulating film formed on the semiconductor wafer. In step (b), the first region of the photoresist is exposed using the
工程（ｃ）において、図１に示すレチクル１を用いて、フォトレジストの第２の領域が露光される。それにより、レチクル１の第２の半導体チップパターン部３１〜３３及び第２の検査マークパターン部４１〜４３が、フォトレジストに転写される。
In step (c), the second region of the photoresist is exposed using the
硬化していないフォトレジストを除去することにより、図２に示すように、硬化したフォトレジストによって、第１の半導体チップパターン領域５１〜５３及び第２の半導体チップパターン領域７１〜７３が形成されると共に、第１の検査マーク６１〜６３及び第２の検査マーク８１〜８３が形成される。
By removing the uncured photoresist, as shown in FIG. 2, the first semiconductor
第１の領域と第２の領域とは、領域Ａにおいて部分的に重なっている。第１の領域の露光によって形成される第１の検査マーク６１〜６３と、第２の領域の露光によって形成される第２の検査マーク８１〜８３とは、第１の領域と第２の領域とが重ならない領域に位置している。 The first area and the second area partially overlap in the area A. The 1st inspection mark 61-63 formed by exposure of the 1st field, and the 2nd inspection mark 81-83 formed by exposure of the 2nd field are the 1st field and the 2nd field It is located in the area where and do not overlap.
工程（ｄ）において、分割露光された複数の領域間におけるパターンの繋ぎ合わせの精度を検査するために、例えば、第１の検査マーク６１の所定部分と第２の検査マーク８１の所定部分との間の距離が測定される。
In the step (d), in order to inspect the accuracy of pattern joining between the plurality of areas subjected to the divided exposure, for example, a predetermined portion of the
検査結果が良好である場合には、硬化したフォトレジストをハードマスクとしてポリシリコン膜等をエッチングすることにより、ゲート電極が形成される。一方、検査結果が良好でない場合には、硬化したフォトレジストが除去され、図１に示すレチクル１に対する半導体ウエハーの相対的な位置が修正される。その後、工程（ａ）〜工程（ｄ）が繰り返される。
If the inspection result is good, the gate electrode is formed by etching the polysilicon film or the like using the hardened photoresist as a hard mask. On the other hand, when the inspection result is not good, the hardened photoresist is removed, and the relative position of the semiconductor wafer with respect to the
ゲート電極が形成されると、第１のゲート電極の両側のＮウエル内にＰ型の不純物を拡散させることにより、ＰチャネルＭＯＳトランジスターのソース・ドレインとなるＰ型不純物領域が形成される。また、第２のゲート電極の両側のＰウエル内にＮ型の不純物を拡散させることにより、ＮチャネルＭＯＳトランジスターのソース・ドレインとなるＮ型不純物領域が形成される。本実施形態に係る半導体装置の製造方法は、不純物領域の形成にも適用することができる。 When the gate electrode is formed, a P-type impurity region that becomes a source / drain of the P-channel MOS transistor is formed by diffusing a P-type impurity in the N well on both sides of the first gate electrode. Further, by diffusing N-type impurities in the P-wells on both sides of the second gate electrode, N-type impurity regions to be the source / drain of the N-channel MOS transistor are formed. The semiconductor device manufacturing method according to the present embodiment can also be applied to the formation of impurity regions.
また、トランジスター等が形成された半導体ウエハー上に、ＢＰＳＧ（Boron Phosphorus Silicon Glass）等の層間絶縁膜が形成され、層間絶縁膜がパターニングされてコンタクトホールが形成される。本実施形態に係る半導体装置の製造方法は、層間絶縁膜のパターニングにも適用することができる。 Further, an interlayer insulating film such as BPSG (Boron Phosphorus Silicon Glass) is formed on a semiconductor wafer on which transistors and the like are formed, and the interlayer insulating film is patterned to form a contact hole. The semiconductor device manufacturing method according to the present embodiment can also be applied to patterning of an interlayer insulating film.
さらに、層間絶縁膜等が形成された半導体ウエハー上に、アルミニウム（Ａｌ）等の金属膜が形成され、金属膜がパターニングされて配線が形成される。本実施形態に係る半導体装置の製造方法は、金属膜のパターニングにも適用することができる。配線層は、必要に応じて多層構造としても良い。 Further, a metal film such as aluminum (Al) is formed on the semiconductor wafer on which the interlayer insulating film or the like is formed, and the metal film is patterned to form a wiring. The method for manufacturing a semiconductor device according to this embodiment can also be applied to patterning of a metal film. The wiring layer may have a multilayer structure as necessary.
その後、配線層等が形成された半導体ウエハー上に、窒化ケイ素（Ｓｉ３Ｎ４）等のパッシベーション膜が形成される。パッシベーション膜等が形成された半導体ウエハーのダイシング領域をダイシングブレード又はレーザー光で切削することにより、複数の半導体チップが切り出される。 Thereafter, a passivation film such as silicon nitride (Si 3 N 4 ) is formed on the semiconductor wafer on which the wiring layer and the like are formed. A plurality of semiconductor chips are cut out by cutting the dicing region of the semiconductor wafer on which the passivation film or the like is formed with a dicing blade or laser light.
以上説明したように、本実施形態に係る半導体装置の製造方法によれば、大きなチップ面積を有する半導体装置を分割露光によって製造する場合に、分割露光される複数の領域が重ならない領域に複数の検査マークが位置する。従って、二重露光によって検査マークのサイズや形状が変化することがなく、分割露光された複数の領域間におけるパターンの繋ぎ合わせの精度を正確に検査することができる。 As described above, according to the method for manufacturing a semiconductor device according to the present embodiment, when a semiconductor device having a large chip area is manufactured by divided exposure, a plurality of divided exposure areas are not overlapped. Inspection mark is located. Therefore, the size and shape of the inspection mark do not change due to double exposure, and the pattern joining accuracy between the plurality of separately exposed regions can be accurately inspected.
上記の実施形態においては、Ｙ軸方向に長い半導体装置を製造する場合について説明したが、本発明は、以上説明した実施形態に限定されるものではなく、Ｘ軸方向及びＹ軸方向に長い半導体装置を製造する場合に適用することも可能である。このように、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。 In the above embodiment, the case of manufacturing a semiconductor device that is long in the Y-axis direction has been described. However, the present invention is not limited to the above-described embodiment, and the semiconductor is long in the X-axis direction and the Y-axis direction. It is also possible to apply when manufacturing the apparatus. Thus, many modifications are possible within the technical idea of the present invention by those who have ordinary knowledge in the technical field.
１…レチクル、１１〜１３、３１〜３３…半導体チップパターン部、１１ａ〜１３ａ、３１ａ〜３３ａ…半導体チップパターン部の端部、２１〜２３、４１〜４３…検査マークパターン部、５０…遮光帯、５１〜５３、７１〜７３…半導体チップパターン領域、６１〜６３、６１ａ、６１ｂ、８１〜８３、８１ａ、８１ｂ…検査マーク。
DESCRIPTION OF
Claims (5)
前記フォトレジストの第１の領域を露光する工程（ｂ）と、
前記フォトレジストの第２の領域を露光する工程（ｃ）であって、前記第１の領域と前記第２の領域とが部分的に重なり、前記第１の領域と前記第２の領域とが重ならない領域に、前記第１の領域の露光によって形成される第１のマークと、前記第２の領域の露光によって形成される第２のマークとが位置する工程（ｃ）と、
前記第１のマークの所定部分と前記第２のマークの所定部分との間の距離を測定する工程（ｄ）と、
を備える半導体装置の製造方法。 Forming a photoresist on a substrate or a film formed on the substrate (a);
Exposing a first region of the photoresist (b);
Step (c) of exposing a second region of the photoresist, wherein the first region and the second region partially overlap, and the first region and the second region are A step (c) in which a first mark formed by exposure of the first region and a second mark formed by exposure of the second region are located in a region that does not overlap; and
Measuring a distance between a predetermined portion of the first mark and a predetermined portion of the second mark (d);
A method for manufacturing a semiconductor device comprising:
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019008911A1 (en) | 2017-07-07 | 2019-01-10 | アルプス電気株式会社 | Switch device and opening/closing detection device |
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- 2016-01-25 JP JP2016011295A patent/JP2017134099A/en active Pending
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