JP2017120968A - Circuit device and electronic equipment - Google Patents
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Abstract
Description
本発明は、電源電圧を降圧又は昇圧するスイッチングレギュレーター等において用いられる回路装置に関する。さらに、本発明は、そのような回路装置を用いた電子機器等に関する。 The present invention relates to a circuit device used in a switching regulator or the like for stepping down or boosting a power supply voltage. Furthermore, the present invention relates to an electronic device using such a circuit device.
電源電圧を降圧又は昇圧するスイッチングレギュレーターや、モーターを駆動するモータードライバー等において、出力回路のトランジスターをオン・オフ制御して負荷に駆動電流を供給することが行われている。出力回路は、例えば、ハイサイドのトランジスターとローサイドのトランジスターとを有するブリッジ回路で構成される。 In a switching regulator for stepping down or boosting a power supply voltage, a motor driver for driving a motor, and the like, a drive current is supplied to a load by controlling on / off of a transistor of an output circuit. The output circuit is configured by, for example, a bridge circuit having a high-side transistor and a low-side transistor.
電源電圧の範囲内でハイサイドのトランジスターをオン・オフ制御する場合には、ハイサイドのトランジスターとしてＰチャネルトランジスターが用いられる。しかしながら、ＰチャネルトランジスターはＮチャネルトランジスターと比較して駆動能力が小さいので、Ｎチャネルトランジスターと同じ駆動能力を得るためにはサイズが大きくなる。従って、チップサイズ等の観点から、ハイサイドのトランジスターとしてＮチャネルトランジスターを用いることが望ましい。 When the on / off control of the high-side transistor is performed within the range of the power supply voltage, a P-channel transistor is used as the high-side transistor. However, since the P-channel transistor has a smaller driving capability than the N-channel transistor, the size is increased to obtain the same driving capability as the N-channel transistor. Therefore, it is desirable to use an N-channel transistor as a high-side transistor from the viewpoint of chip size and the like.
ハイサイドのトランジスターとしてＮチャネルトランジスターを用いる場合には、ドレインに高電位側の電源電位が供給されるので、Ｎチャネルトランジスターをオンさせるためには、高電位側の電源電位よりも高いゲート電位が必要になる。従って、例えば、レベルシフターによって５Ｖの電源電位を約１０Ｖにシフトさせて、プリドライバーによってＮチャネルトランジスターのゲート電位を生成することが行われている。そのために、レベルシフター又はプリドライバーにおいて、ゲートとソース又はドレインとの間、又は、ソースとドレインとの間の耐圧が約１０Ｖの高耐圧ＭＯＳトランジスターが必要になる。 When an N-channel transistor is used as the high-side transistor, the power supply potential on the high potential side is supplied to the drain. Therefore, in order to turn on the N-channel transistor, a gate potential higher than the power supply potential on the high potential side is required. I need it. Therefore, for example, the power supply potential of 5V is shifted to about 10V by a level shifter, and the gate potential of the N-channel transistor is generated by a predriver. Therefore, a high voltage MOS transistor having a breakdown voltage of about 10 V between the gate and the source or the drain or between the source and the drain is required in the level shifter or the pre-driver.
高耐圧ＭＯＳトランジスターを製造するためには、通常の５Ｖ耐圧のＭＯＳトランジスターの製造プロセスに、例えば、厚いゲート絶縁膜を形成する工程や、チャネルの不純物濃度を高耐圧ＭＯＳトランジスターに適した濃度に調整するためのチャネルドープ工程等の追加工程が必要になるので、製造コストが上昇してしまうという課題がある。 In order to manufacture a high voltage MOS transistor, for example, a process for forming a thick gate insulating film and a channel impurity concentration are adjusted to a concentration suitable for the high voltage MOS transistor in the normal 5V voltage MOS transistor manufacturing process. Therefore, an additional process such as a channel doping process is required, which raises a problem that the manufacturing cost increases.
関連する技術として、特許文献１の図１には、高耐圧素子を必要としないレベルシフター回路が開示されている。このレベルシフター回路は、接地電位ＧＮＤと第１正電位ＶＤＤＬとの間でパルス駆動される入力信号を受け取り、第１正電位ＶＤＤＬと第１負電位ＶＢＩＡＳとの間でパルス駆動される第１出力信号を生成する第１レベルシフター回路２０と、第１出力信号を受け取り、接地電位ＧＮＤと第１負電位ＶＢＩＡＳよりも低い第２負電位ＶＤＤＭとの間でパルス駆動される第２出力信号を生成する第２レベルシフター回路３０と、第１負電位ＶＢＩＡＳを生成して第１レベルシフター回路２０及び第２レベルシフター回路３０へ送出する定電圧源４０とを有している。第２レベルシフター回路３０は、第１出力信号の入力段と第２出力信号の出力段との間に、第１負電位ＶＢＩＡＳの入力を受けるバイアス段を含んでいる。
As a related technique, FIG. 1 of
しかしながら、特許文献１の図１に示されているレベルシフター回路は、第１正電位ＶＤＤＬ及び接地電位ＧＮＤの他に第２負電位ＶＤＤＭの供給を受けた上に、第１負電位ＶＢＩＡＳを生成する定電圧源４０を設ける必要がある。従って、高耐圧トランジスターは不要となるが、定電圧源４０を設けるためにコストが上昇してしまう。
However, the level shifter circuit shown in FIG. 1 of
そこで、上記の点に鑑み、本発明の第１の目的は、特別な電位を生成するための定電圧源を設けなくても、高耐圧トランジスターを使用することなく信号のレベルをシフトすることができる回路装置を提供することである。また、本発明の第２の目的は、そのような回路装置を用いた電子機器等を提供することである。 Therefore, in view of the above points, the first object of the present invention is to shift the signal level without using a high voltage transistor without providing a constant voltage source for generating a special potential. It is to provide a circuit device that can be used. A second object of the present invention is to provide an electronic device or the like using such a circuit device.
以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る回路装置は、第１の電位と第１の電位よりも高い第２の電位との間で駆動される第１の信号のレベルをシフトして第２の信号を生成するレベルシフターを備え、少なくとも第２の信号に基づいてスイッチング動作を行うことにより、第１の信号に同期した出力信号を生成する回路装置であって、レベルシフターが、一端に第１の信号が印加されるキャパシターと、キャパシターの他端に接続されたカソード、及び、第２の電位が供給される第１のノードに接続されたアノードを有する整流素子と、第１のノードに接続されたゲート、及び、キャパシターの他端に接続されたソースを有する第１のＰチャネルトランジスターと、キャパシターの他端に接続されたゲート、第１のＰチャネルトランジスターのドレインに接続されたソース、及び、出力信号が印加されるドレインを有する第２のＰチャネルトランジスターとを含み、第１のＰチャネルトランジスターのドレインと第２のＰチャネルトランジスターのソースとの接続点から第２の信号を出力する。 In order to solve at least a part of the above problems, a circuit device according to a first aspect of the present invention is driven between a first potential and a second potential higher than the first potential. A circuit device that includes a level shifter that generates a second signal by shifting the level of one signal, and generates an output signal synchronized with the first signal by performing a switching operation based on at least the second signal A level shifter includes a capacitor to which a first signal is applied at one end, a cathode connected to the other end of the capacitor, and an anode connected to a first node to which a second potential is supplied. A rectifying device having a gate connected to the first node, a first P-channel transistor having a source connected to the other end of the capacitor, and a gate connected to the other end of the capacitor. A second P-channel transistor having a source connected to the drain of the first P-channel transistor and a drain to which an output signal is applied, the drain of the first P-channel transistor and the second P-channel transistor The second signal is output from the connection point with the source of the signal.
また、本発明の第２の観点に係る回路装置は、第１の電位と第１の電位よりも高い第２の電位との間で駆動される第１の信号のレベルをシフトして第２の信号を生成するレベルシフターを備え、少なくとも第２の信号に基づいてスイッチング動作を行うことにより、第１の信号に同期した出力信号を生成する回路装置であって、レベルシフターが、一端に第１の信号が印加されるキャパシターと、第１の信号の電位が第１の電位となったときに、第２の電位が供給される第１のノードからキャパシターの他端に電流を供給する整流素子と、第１の信号の電位が第２の電位となったときに導通状態となって、第２の信号の電位をキャパシターの他端の電位に向けて上昇させ、第１の信号の電位が第１の電位となったときに非導通状態となる第１のＰチャネルトランジスターと、第１の信号の電位が第１の電位となったときに導通状態となって、第２の信号の電位を出力信号の電位に向けて下降させ、第１の信号の電位が第２の電位となったときに非導通状態となる第２のＰチャネルトランジスターとを含む。 In addition, the circuit device according to the second aspect of the present invention shifts the level of the first signal driven between the first potential and the second potential higher than the first potential to change the second potential. And a level shifter that generates an output signal in synchronization with the first signal by performing a switching operation based on at least the second signal, the level shifter at one end of the level shifter. A rectifier that supplies current from the first node to which the second potential is supplied to the other end of the capacitor when the potential of the first signal and the capacitor to which the signal of 1 is applied become the first potential When the potential of the first signal and the element becomes the second potential, the conductive state is established, the potential of the second signal is increased toward the potential of the other end of the capacitor, and the potential of the first signal is increased. The first non-conductive state when becomes the first potential When the potential of the P-channel transistor and the first signal become the first potential, the P-channel transistor becomes conductive, and the potential of the second signal is lowered toward the potential of the output signal. Includes a second P-channel transistor that is turned off when the potential becomes the second potential.
本発明の第１又は第２の観点によれば、第１の信号が第１の電位から第２の電位に遷移するときに、第１の電位と第２の電位との間の電位差がキャパシターと整流素子とによって昇圧されて、第２の信号の電位が第２の電位よりも高い第３の電位となる。その際に、第３の電位がゲートに印加される第２のＰチャネルトランジスターは非導通状態となるが、第２のＰチャネルトランジスターのドレインには第１の信号に同期して第２の電位となる出力信号が印加されるので、ゲート・ドレイン間電圧及びソース・ドレイン間電圧は、第１の電位と第２の電位との間の電位差内に概ね抑えられる。従って、特別な電位を生成するための定電圧源を設けなくても、高耐圧トランジスターを使用することなく、信号のレベルをシフトすることができる。 According to the first or second aspect of the present invention, when the first signal transits from the first potential to the second potential, the potential difference between the first potential and the second potential is a capacitor. And the rectifying element, the potential of the second signal becomes a third potential higher than the second potential. At this time, the second P-channel transistor to which the third potential is applied to the gate is turned off, but the second potential is applied to the drain of the second P-channel transistor in synchronization with the first signal. Therefore, the gate-drain voltage and the source-drain voltage are substantially suppressed within the potential difference between the first potential and the second potential. Therefore, even if a constant voltage source for generating a special potential is not provided, the signal level can be shifted without using a high voltage transistor.
以上において、第１の信号が第１の電位から第２の電位に遷移するのに同期して、出力信号が第２の電位となり、第１の信号が第２の電位から第１の電位に遷移するのに同期して、出力信号が第１の電位となるようにしても良い。レベルシフターから出力される第２の信号の電位は、第２の電位よりも高い第３の電位となるので、第２の信号に基づいてスイッチング動作を行うハイサイドのトランジスターとしてＮチャネルトランジスターを用いても、出力信号を第２の電位まで上昇させることができる。 In the above, the output signal becomes the second potential in synchronization with the transition of the first signal from the first potential to the second potential, and the first signal changes from the second potential to the first potential. The output signal may be set to the first potential in synchronization with the transition. Since the potential of the second signal output from the level shifter is a third potential that is higher than the second potential, an N-channel transistor is used as a high-side transistor that performs a switching operation based on the second signal. However, the output signal can be raised to the second potential.
また、回路装置が、出力信号を生成する出力回路をさらに備え、出力回路は、第２の信号に基づいて生成される駆動信号が印加されるゲートと、第１のノードに接続されたドレインと、出力信号が供給される出力ノードに接続されたソースとを有する第１のＮチャネルトランジスターを含み、第１のＮチャネルトランジスターは、駆動信号に従ってスイッチング動作を行うことにより、出力信号を生成するようにしても良い。駆動信号は、第２の電位よりも高い第３の電位まで上昇する第２の信号に基づいて生成されるので、出力回路の第１のＮチャネルトランジスターを良好な導通状態にすることができる。 The circuit device further includes an output circuit that generates an output signal, and the output circuit includes a gate to which a drive signal generated based on the second signal is applied, a drain connected to the first node, A first N-channel transistor having a source connected to an output node to which the output signal is supplied, the first N-channel transistor performing a switching operation according to the driving signal to generate the output signal Anyway. Since the drive signal is generated based on the second signal that rises to the third potential that is higher than the second potential, the first N-channel transistor of the output circuit can be in a favorable conductive state.
その場合に、出力回路が、第２の駆動信号が印加されるゲートと、出力ノードに接続されたドレインと、第１の電位が供給される第２のノードに接続されたソースとを有する第２のＮチャネルトランジスターをさらに含み、第２のＮチャネルトランジスターは、第１のＮチャネルトランジスターが非導通状態のときに導通状態となるようにしても良い。出力回路におけるローサイドのスイッチング素子として、ダイオードではなくＮチャネルトランジスターを用いることにより、ダイオードを用いる場合に生じる電圧降下を避けることができる。 In that case, the output circuit includes a gate connected to the second drive signal, a drain connected to the output node, and a source connected to the second node supplied with the first potential. The N-channel transistor may further include two N-channel transistors, and the second N-channel transistor may be in a conductive state when the first N-channel transistor is in a non-conductive state. By using an N-channel transistor instead of a diode as a low-side switching element in the output circuit, a voltage drop that occurs when a diode is used can be avoided.
また、出力回路が、一端が出力ノードに接続された第２のキャパシターと、第２のキャパシターの他端に接続されたカソード、及び、第１のノードに接続されたアノードを有する第２の整流素子とをさらに含み、第２のキャパシターの他端において、出力信号の電位よりも高い電位を有する第３の信号を生成するようにしても良い。 The output circuit includes a second capacitor having one end connected to the output node, a cathode connected to the other end of the second capacitor, and an anode connected to the first node. And a third signal having a higher potential than the potential of the output signal may be generated at the other end of the second capacitor.
それにより、出力信号が第１の電位から第２の電位に駆動されるときに、第１の電位と第２の電位との間の電位差が第２のキャパシターと第２の整流素子とによって昇圧されて、第３の信号の電位が第２の電位よりも高い第３の電位となる。第３の信号は、高電位を必要とする他の回路に供給される。 Thereby, when the output signal is driven from the first potential to the second potential, the potential difference between the first potential and the second potential is boosted by the second capacitor and the second rectifier element. Thus, the potential of the third signal becomes a third potential that is higher than the second potential. The third signal is supplied to another circuit that requires a high potential.
その場合に、回路装置が、第２の信号に基づいて駆動信号を生成するプリドライバーをさらに備え、プリドライバーは、第２の信号が印加されるゲート、及び、第３の信号が印加されるソースを有する第３のＰチャネルトランジスターと、第３のＰチャネルトランジスターのドレインと出力ノードとの間に接続されたインピーダンス素子とを含むようにしても良い。 In that case, the circuit device further includes a pre-driver that generates a drive signal based on the second signal, and the pre-driver receives a gate to which the second signal is applied and a third signal. A third P-channel transistor having a source and an impedance element connected between the drain and the output node of the third P-channel transistor may be included.
それにより、高耐圧トランジスターを使用することなく、第２の電位よりも高い第３の電位まで駆動される第２の信号に基づいて、出力回路におけるハイサイドのＮチャネルトランジスターを駆動するための駆動信号を生成することができる。特に、インピーダンス素子として抵抗素子を使用する場合には、抵抗素子が過渡的な高電圧の印加に耐えることができる。 Accordingly, driving for driving the high-side N-channel transistor in the output circuit based on the second signal driven to the third potential higher than the second potential without using the high breakdown voltage transistor. A signal can be generated. In particular, when a resistance element is used as the impedance element, the resistance element can withstand transient high voltage application.
以上において、第２又は第３のＰチャネルトランジスターが、Ｎ型半導体基板又はＮウエル内に配置されたＰ型の第１の不純物領域及び第２の不純物領域と、第１の不純物領域と第２の不純物領域との間に配置され、第１の不純物領域及び第２の不純物領域よりも低い不純物濃度を有するＰ型の第３の不純物領域とを含むようにしても良い。 In the above, the second or third P-channel transistor includes the P-type first impurity region and the second impurity region disposed in the N-type semiconductor substrate or the N-well, the first impurity region, and the second impurity region. The first impurity region and the P-type third impurity region having an impurity concentration lower than that of the first impurity region and the second impurity region may be included.
それにより、第２の信号の電位上昇に対する出力信号の電位上昇の遅れが大きい場合においても、第３の不純物領域に空乏層が広がって、ゲート絶縁膜の絶縁破壊を防止すると共に、ホットキャリアーの発生を抑えるので、第２又は第３のＰチャネルトランジスターの信頼性を高めることができる。 As a result, even when the delay of the increase in the potential of the output signal with respect to the increase in the potential of the second signal is large, a depletion layer spreads in the third impurity region, preventing dielectric breakdown of the gate insulating film and Since generation | occurrence | production is suppressed, the reliability of the 2nd or 3rd P channel transistor can be improved.
さらに、本発明の第３の観点に係る電子機器は、上記いずれかの回路装置を備える。それにより、特別な電位を生成するための定電圧源を設けなくても、高耐圧トランジスターを使用することなく第１の信号のレベルをシフトして得られる第２の信号を用いて降圧又は昇圧される電源電圧で動作する電子機器を提供することができる。 Furthermore, an electronic apparatus according to a third aspect of the present invention includes any one of the circuit devices described above. Accordingly, even if a constant voltage source for generating a special potential is not provided, the voltage is stepped down or boosted using the second signal obtained by shifting the level of the first signal without using a high voltage transistor. It is possible to provide an electronic device that operates at a power supply voltage.
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る回路装置の構成例を示す回路図である。この回路装置は、電源電圧を降圧するスイッチングレギュレーター等において用いられ、出力端子（出力ノード）ＯＵＴに直列に接続されたインダクターＬ３及びキャパシターＣ３を駆動するドライバー回路１００を含んでいる。
Embodiments of the present invention will be described below in detail with reference to the drawings. In addition, the same reference number is attached | subjected to the same component and the overlapping description is abbreviate | omitted.
<First Embodiment>
FIG. 1 is a circuit diagram showing a configuration example of a circuit device according to the first embodiment of the present invention. This circuit device is used in a switching regulator or the like that steps down a power supply voltage, and includes a
ドライバー回路１００において、高電位側の電源電位ＶＤＤが第１の電源端子を介してノードＮ１に供給されると共に、低電位側の電源電位として基準電位ＶＳＳが第２の電源端子を介してノードＮ２に供給される。以下においては、一例として、電源電位ＶＤＤが５Ｖであり、基準電位ＶＳＳが０Ｖである場合について説明する。
In the
ドライバー回路１００は、第１の電位（０Ｖ）と第１の電位よりも高い第２の電位（５Ｖ）との間で駆動される第１の信号Ｓ１のレベルをシフトして第２の信号Ｓ２を生成し、スイッチング動作を行う。それにより、ドライバー回路１００は、第１の信号Ｓ１に同期した出力信号ＳＷを生成し、出力端子ＯＵＴに接続されたインダクターＬ３に駆動電流を供給する。
The
図１に示すように、ドライバー回路１００は、レベルシフター１０と、ハイサイドのプリドライバー２０と、ローサイドのプリドライバー３０と、出力回路４０とを含んでいる。あるいは、図１に示されている構成要素の少なくとも一部が、半導体集積回路装置（ＩＣ）に内蔵されて回路装置を構成しても良い。
As shown in FIG. 1, the
ＩＣは、例えば、シリコン基板に回路が形成されたＩＣチップで構成され、又は、ＩＣチップをパッケージに収納することによって構成される。その場合に、回路装置の端子は、ＩＣチップのパッド、又は、パッケージに設けられたピンに対応する。 The IC is configured by, for example, an IC chip in which a circuit is formed on a silicon substrate, or is configured by housing an IC chip in a package. In that case, the terminals of the circuit device correspond to pads of the IC chip or pins provided in the package.
レベルシフター１０は、インバーター１１と、キャパシターＣ１と、整流素子としてのダイオードＤ１と、ＰチャネルＭＯＳトランジスターＱＰ１及びＱＰ２とを含んでいる。なお、整流素子としては、ダイオードの他にも、ゲートがドレインに接続されたＭＯＳトランジスター、又は、ベースがコレクターに接続されたバイポーラトランジスター等を使用することができる。それらの素子はダイオードと等価であるので、本願においては、整流素子に順方向に電流が流れたときの高電位側の端子をアノードといい、低電位側の端子をカソードという。
入力端子（入力ノード）ＩＮには、所定の周波数を有する制御信号ＳＣＴが供給される。インバーター１１は、入力端子ＩＮに供給される制御信号ＳＣＴを反転して、第１の電位（０Ｖ）と第２の電位（５Ｖ）との間で駆動される第１の信号Ｓ１を出力する。レベルシフター１０は、第１の信号Ｓ１のレベルをシフトして第２の信号Ｓ２を出力する。
A control signal SCT having a predetermined frequency is supplied to the input terminal (input node) IN. The
キャパシターＣ１は、インバーター１１から出力される第１の信号Ｓ１が印加される第１の端子を有している。ダイオードＤ１は、キャパシターＣ１の第２の端子に接続されたカソードと、第２の電位（５Ｖ）が供給されるノードＮ１に接続されたアノードとを有している。
The capacitor C1 has a first terminal to which the first signal S1 output from the
ダイオードＤ１は、第１の信号Ｓ１の電位が第１の電位（０Ｖ）となったときに、第２の電位（５Ｖ）が供給されるノードＮ１からキャパシターＣ１の第２の端子に電流を供給する。それにより、ダイオードＤ１の順方向電圧が０．６Ｖである場合に、キャパシターＣ１の第２の端子の電位は、第２の電位に近い電位（４．４Ｖ）となる。一方、第１の信号Ｓ１の電位が第２の電位（５Ｖ）となったときに、キャパシターＣ１の第２の端子の電位は、第２の電位の約２倍の第３の電位（９．４Ｖ）となる。 The diode D1 supplies a current from the node N1 to which the second potential (5V) is supplied to the second terminal of the capacitor C1 when the potential of the first signal S1 becomes the first potential (0V). To do. Thereby, when the forward voltage of the diode D1 is 0.6V, the potential of the second terminal of the capacitor C1 becomes a potential (4.4V) close to the second potential. On the other hand, when the potential of the first signal S1 becomes the second potential (5 V), the potential of the second terminal of the capacitor C1 is the third potential (9. 4V).
トランジスターＱＰ１は、ノードＮ１に接続されたゲートと、キャパシターＣ１の第２の端子に接続されたソースとを有している。また、トランジスターＱＰ２は、キャパシターＣ１の第２の端子に接続されたゲートと、トランジスターＱＰ１のドレインに接続されたソースと、出力信号ＳＷが印加されるドレインとを有している。 Transistor QP1 has a gate connected to node N1 and a source connected to the second terminal of capacitor C1. The transistor QP2 has a gate connected to the second terminal of the capacitor C1, a source connected to the drain of the transistor QP1, and a drain to which the output signal SW is applied.
レベルシフター１０は、トランジスターＱＰ１のドレインとトランジスターＱＰ２のソースとの接続点から第２の信号Ｓ２を出力する。トランジスターＱＰ１は、第１の信号Ｓ１の電位が第２の電位（５Ｖ）となったとき（図２参照）に導通状態（オン状態）となって、第２の信号Ｓ２の電位をキャパシターＣ１の第２の端子の電位（９．４Ｖ）に向けて上昇させ、第１の信号Ｓ１の電位が第１の電位（０Ｖ）となったとき（図３参照）に非導通状態（オフ状態）となる。
The
また、トランジスターＱＰ２は、第１の信号Ｓ１の電位が第１の電位（０Ｖ）となったとき（図３参照）に導通状態（オン状態）となって、第２の信号Ｓ２の電位を出力信号ＳＷの電位に向けて下降させ、第１の信号Ｓ１の電位が第２の電位（５Ｖ）となったとき（図２参照）に非導通状態（オフ状態）となる。従って、第２の信号Ｓ２は、出力信号ＳＷの電位と第３の電位（９．４Ｖ）との間で、第１の信号Ｓ１と同相で駆動される。 Further, the transistor QP2 becomes conductive (ON state) when the potential of the first signal S1 becomes the first potential (0 V) (see FIG. 3), and outputs the potential of the second signal S2. When the potential of the first signal S1 is lowered to the potential of the signal SW and the potential of the first signal S1 becomes the second potential (5 V) (see FIG. 2), the non-conduction state (off state) is established. Therefore, the second signal S2 is driven in phase with the first signal S1 between the potential of the output signal SW and the third potential (9.4 V).
ハイサイドのプリドライバー２０は、ＰチャネルＭＯＳトランジスターＱＰ３及びＱＰ４と、ＮチャネルＭＯＳトランジスターＱＮ４と、インピーダンス素子としての抵抗素子Ｒ１とを含んでいる。抵抗素子Ｒ１は、例えば、半導体基板上に絶縁膜を介して配置され、不純物がドープされて導電性を有するポリシリコン等で構成される。なお、インピーダンス素子としては、抵抗素子の他にも、常時オン状態のＭＯＳトランジスター又はバイポーラトランジスター等を使用することができる。
The high-
トランジスターＱＰ３は、第２の信号Ｓ２が印加されるゲートと、第３の信号（ブートストラップ信号）ＳＢが印加されるソースとを有している。後で詳しく説明するように、ブートストラップ信号ＳＢは、第２の電位に近い電位（４．４Ｖ）と第３の電位（９．４Ｖ）との間で、第１の信号Ｓ１と同相で駆動される。抵抗素子Ｒ１は、トランジスターＱＰ３のドレインと出力信号ＳＷが供給される出力端子ＯＵＴとの間に接続されている。 The transistor QP3 has a gate to which the second signal S2 is applied and a source to which the third signal (bootstrap signal) SB is applied. As will be described in detail later, the bootstrap signal SB is driven in the same phase as the first signal S1 between a potential (4.4V) close to the second potential and a third potential (9.4V). Is done. The resistance element R1 is connected between the drain of the transistor QP3 and the output terminal OUT to which the output signal SW is supplied.
第１の信号Ｓ１の電位が第２の電位（５Ｖ）となったとき（図２参照）に、第２の信号Ｓ２の電位が第３の電位（９．４Ｖ）に上昇すると、トランジスターＱＰ３がオフ状態となって抵抗素子Ｒ１に電流が流れない。それにより、トランジスターＱＰ３のドレインの電位は、出力信号ＳＷの電位に向けて下降する。 When the potential of the first signal S1 becomes the second potential (5V) (see FIG. 2), when the potential of the second signal S2 rises to the third potential (9.4V), the transistor QP3 is turned on. In the off state, no current flows through the resistance element R1. As a result, the potential of the drain of the transistor QP3 falls toward the potential of the output signal SW.
一方、第１の信号Ｓ１の電位が第１の電位（０Ｖ）となったとき（図３参照）に、第２の信号Ｓ２の電位が出力信号ＳＷの電位に向けて下降すると、トランジスターＱＰ３がオン状態となって抵抗素子Ｒ１に電流を供給する。それにより、トランジスターＱＰ３のドレインの電位は、ブートストラップ信号ＳＢの電位に向けて上昇する。 On the other hand, when the potential of the first signal S1 becomes the first potential (0 V) (see FIG. 3), when the potential of the second signal S2 falls toward the potential of the output signal SW, the transistor QP3 is turned on. The device is turned on to supply current to the resistor element R1. Thereby, the drain potential of the transistor QP3 rises toward the potential of the bootstrap signal SB.
トランジスターＱＰ４は、トランジスターＱＰ３のドレインに接続されたゲートと、ブートストラップ信号ＳＢが印加されるソースとを有している。トランジスターＱＮ４は、トランジスターＱＰ３のドレインに接続されたゲートと、トランジスターＱＰ４のドレインに接続されたドレインと、出力端子ＯＵＴに接続されたソースとを有している。トランジスターＱＰ４及びＱＮ４は、入力信号のレベルを反転して出力するインバーターを構成している。 The transistor QP4 has a gate connected to the drain of the transistor QP3 and a source to which the bootstrap signal SB is applied. The transistor QN4 has a gate connected to the drain of the transistor QP3, a drain connected to the drain of the transistor QP4, and a source connected to the output terminal OUT. The transistors QP4 and QN4 constitute an inverter that inverts and outputs the level of the input signal.
第１の信号Ｓ１の電位が第２の電位（５Ｖ）となったときに、トランジスターＱＰ３のドレインの電位が出力信号ＳＷの電位に向けて下降すると、インバーターから出力される第１の駆動信号ＳＨの電位は、ブートストラップ信号ＳＢの電位に向けて上昇する。一方、第１の信号Ｓ１の電位が第１の電位（０Ｖ）となったときに、トランジスターＱＰ３のドレインの電位がブートストラップ信号ＳＢの電位に向けて上昇すると、インバーターから出力される第１の駆動信号ＳＨの電位は、出力信号ＳＷの電位に向けて下降する。 When the potential of the first signal S1 becomes the second potential (5 V) and the potential of the drain of the transistor QP3 decreases toward the potential of the output signal SW, the first drive signal SH output from the inverter. Increases toward the potential of the bootstrap signal SB. On the other hand, when the potential of the drain of the transistor QP3 rises toward the potential of the bootstrap signal SB when the potential of the first signal S1 becomes the first potential (0 V), the first output from the inverter The potential of the drive signal SH decreases toward the potential of the output signal SW.
このようにして、ハイサイドのプリドライバー２０は、第２の信号Ｓ２に基づいて第１の駆動信号ＳＨを生成する。それにより、高耐圧トランジスターを使用することなく、第２の電位よりも高い第３の電位（９．４Ｖ）まで駆動される第２の信号Ｓ２に基づいて、出力回路４０におけるハイサイドのＮチャネルトランジスターを駆動するための第１の駆動信号ＳＨを生成することができる。特に、インピーダンス素子として抵抗素子Ｒ１を使用する場合には、抵抗素子Ｒ１が過渡的な高電圧の印加に耐えることができる。
In this way, the high-
ローサイドのプリドライバー３０は、例えば、インバーターを含む論理回路等で構成され、制御信号ＳＣＴ又は第１の信号Ｓ１に基づいて第２の駆動信号ＳＬを生成する。第２の駆動信号ＳＬは、第１の電位（０Ｖ）と第２の電位（５Ｖ）との間で駆動され、第１の駆動信号ＳＨと概ね逆相になっている。
The low-
出力回路４０は、ハイサイドのＮチャネルＭＯＳトランジスターＱＮ１と、ローサイドのＮチャネルＭＯＳトランジスターＱＮ２と、キャパシターＣ２と、整流素子としてのダイオードＤ２とを含んでいる。なお、ドライバー回路１００の一部がＩＣに内蔵される場合には、トランジスターＱＮ１及びＱＮ２、又は、キャパシターＣ２を、外付け部品としても良い。
The
ハイサイドのトランジスターＱＮ１は、第１の駆動信号ＳＨが印加されるゲートと、ノードＮ１に接続されたドレインと、出力信号ＳＷが供給される出力端子ＯＵＴに接続されたソースとを有している。トランジスターＱＮ１は、第１の駆動信号ＳＨの電位が第２の電位（５Ｖ）よりも閾値電圧以上高くなったときにオン状態となって、出力端子ＯＵＴに第２の電位（５Ｖ）を供給する。 The high-side transistor QN1 has a gate to which the first drive signal SH is applied, a drain connected to the node N1, and a source connected to the output terminal OUT to which the output signal SW is supplied. . The transistor QN1 is turned on when the potential of the first drive signal SH becomes higher than the second potential (5V) by a threshold voltage or more, and supplies the second potential (5V) to the output terminal OUT. .
ローサイドのトランジスターＱＮ２は、第２の駆動信号ＳＬが印加されるゲートと、出力端子ＯＵＴに接続されたドレインと、ノードＮ２に接続されたソースとを有し、ハイサイドのトランジスターＱＮ１がオフ状態のときにオン状態となる。即ち、トランジスターＱＮ２は、第２の駆動信号ＳＬの電位が第１の電位（０Ｖ）よりも閾値電圧以上高くなったときにオン状態となって、出力端子ＯＵＴに第１の電位（０Ｖ）を供給する。 The low-side transistor QN2 has a gate to which the second drive signal SL is applied, a drain connected to the output terminal OUT, and a source connected to the node N2, and the high-side transistor QN1 is in an off state. Sometimes it turns on. That is, the transistor QN2 is turned on when the potential of the second drive signal SL becomes higher than the first potential (0V) by the threshold voltage, and the first potential (0V) is applied to the output terminal OUT. Supply.
このようにして、出力回路４０は、第１の駆動信号ＳＨ及び第２の駆動信号ＳＬに従ってスイッチング動作を行うことにより、出力端子ＯＵＴにおいて出力信号ＳＷを生成する。出力信号ＳＷは、第１の電位（０Ｖ）と第２の電位（５Ｖ）との間で、第１の信号Ｓ１と同相で駆動される。即ち、第１の信号Ｓ１が第１の電位から第２の電位に遷移するのに同期して、出力信号ＳＷが第２の電位となり、第１の信号Ｓ１が第２の電位から第１の電位に遷移するのに同期して、出力信号ＳＷが第１の電位となる。
In this way, the
レベルシフター１０から出力される第２の信号Ｓ２の電位は、第２の電位よりも高い第３の電位（９．４Ｖ）となるので、第２の信号Ｓ２に基づいてスイッチング動作を行うハイサイドのトランジスターとしてＮチャネルトランジスターＱＮ１を用いても、出力信号ＳＷを第２の電位（５Ｖ）まで上昇させることができる。
Since the potential of the second signal S2 output from the
出力端子ＯＵＴとノードＮ３との間にはインダクターＬ３が接続され、ノードＮ３と第１の電位（０Ｖ）の配線との間にはキャパシターＣ３が接続されている。ドライバー回路１００が出力端子ＯＵＴからインダクターＬ３に駆動電流を供給することにより、インダクターＬ３とキャパシターＣ３との接続点であるノードＮ３において、電源電位ＶＤＤを降圧して得られる第２の電源電位ＶＤＤ２が生成される。
An inductor L3 is connected between the output terminal OUT and the node N3, and a capacitor C3 is connected between the node N3 and the wiring of the first potential (0 V). When the
出力信号ＳＷは、レベルシフター１０及びハイサイドのプリドライバー２０にも供給される。レベルシフター１０及びハイサイドのプリドライバー２０において、第１の駆動信号ＳＨは、第２の電位よりも高い第３の電位（９．４Ｖ）まで上昇する第２の信号Ｓ２に基づいて生成されるので、出力回路４０のＮチャネルトランジスターＱＮ１を良好な導通状態にすることができる。また、出力回路４０におけるローサイドのスイッチング素子として、ダイオードではなくＮチャネルトランジスターＱＮ２を用いることにより、ダイオードを用いる場合に生じる電圧降下を避けることができる。
The output signal SW is also supplied to the
キャパシターＣ２は、出力端子ＯＵＴに接続された第１の端子を有している。ダイオードＤ２は、キャパシターＣ２の第２の端子に接続されたカソードと、ノードＮ１に接続されたアノードとを有している。出力回路４０は、キャパシターＣ２の第２の端子において、出力信号ＳＷの電位よりも高い電位を有する第３の信号（ブートストラップ信号）ＳＢを生成する。
The capacitor C2 has a first terminal connected to the output terminal OUT. Diode D2 has a cathode connected to the second terminal of capacitor C2 and an anode connected to node N1. The
ダイオードＤ２は、出力信号ＳＷの電位が第１の電位（０Ｖ）となったときに、第２の電位（５Ｖ）が供給されるノードＮ１からキャパシターＣ２の第２の端子に電流を供給する。それにより、ダイオードＤ２の順方向電圧が０．６Ｖである場合に、キャパシターＣ２の第２の端子の電位は、第２の電位に近い電位（４．４Ｖ）となる。一方、出力信号ＳＷの電位が第２の電位（５Ｖ）となったときに、キャパシターＣ２の第２の端子の電位は、第２の電位の約２倍の第３の電位（９．４Ｖ）となる。 The diode D2 supplies a current from the node N1 to which the second potential (5V) is supplied to the second terminal of the capacitor C2 when the potential of the output signal SW becomes the first potential (0V). Thereby, when the forward voltage of the diode D2 is 0.6V, the potential of the second terminal of the capacitor C2 becomes a potential (4.4V) close to the second potential. On the other hand, when the potential of the output signal SW becomes the second potential (5V), the potential of the second terminal of the capacitor C2 is the third potential (9.4V) that is approximately twice the second potential. It becomes.
それにより、出力信号ＳＷが第１の電位から第２の電位に駆動されるときに、第１の電位と第２の電位との間の電位差がキャパシターＣ２とダイオードＤ２とによって約２倍に昇圧されて、ブートストラップ信号ＳＢの電位が第２の電位よりも高い第３の電位となる。ブートストラップ信号ＳＢは、高電位を必要とする他の回路、例えば、ハイサイドのプリドライバー２０に供給される。
As a result, when the output signal SW is driven from the first potential to the second potential, the potential difference between the first potential and the second potential is boosted approximately twice by the capacitor C2 and the diode D2. Thus, the potential of the bootstrap signal SB becomes the third potential that is higher than the second potential. The bootstrap signal SB is supplied to another circuit that requires a high potential, for example, the high-
出力回路４０において、ローサイドのトランジスターＱＮ２の替りにダイオードを用いても良い。その場合には、ローサイドのプリドライバー３０が省略されて、出力回路４０は、第１の駆動信号ＳＨのみに従って出力信号ＳＷを生成する。ダイオードのカソードは出力端子ＯＵＴに接続され、アノードはノードＮ２に接続される。ハイサイドのトランジスターＱＮ１がオフ状態のときには、インダクターＬ３の働きによってノードＮ２からダイオードを介して出力端子ＯＵＴに電流が流れるので、出力端子ＯＵＴの電位は、第１の電位（０Ｖ）からダイオードの順方向電圧だけ下がった電位（例えば、約−０．６Ｖ）となる。
In the
＜ドライバー回路の動作＞
次に、図１に示すドライバー回路１００の動作について詳しく説明する。初期状態として、制御信号ＳＣＴがハイレベル（５Ｖ）であり、ダイオードＤ１及びＤ２のカソード電位が４．４Ｖであり、ハイサイドのトランジスターＱＮ１がオフ状態であり、出力信号ＳＷの電位が約０Ｖであるものとする。
<Operation of driver circuit>
Next, the operation of the
図２は、第１の期間におけるドライバー回路の各部の電位を示す図である。図２に示すように、第１の期間において、入力端子ＩＮに入力される制御信号ＳＣＴがローレベル（０Ｖ）になる。ローサイドのプリドライバー３０から出力される第２の駆動信号ＳＬはローレベル（０Ｖ）であり、ローサイドのトランジスターＱＮ２はオフ状態となっている。
FIG. 2 is a diagram illustrating the potential of each part of the driver circuit in the first period. As shown in FIG. 2, in the first period, the control signal SCT input to the input terminal IN becomes a low level (0 V). The second drive signal SL output from the low-
インバーター１１から出力される第１の信号Ｓ１の電位が第１の電位（０Ｖ）から第２の電位（５Ｖ）に変化することにより、正のパルスがキャパシターＣ１を介してダイオードＤ１のカソードに印加されるので、ダイオードＤ１のカソード電位が第３の電位（９．４Ｖ）に昇圧される。
When the potential of the first signal S1 output from the
その結果、トランジスターＱＰ１がオン状態となり、第２の信号Ｓ２の電位が第３の電位（９．４Ｖ）になって、トランジスターＱＰ２及びＱＰ３がオフ状態となる。また、トランジスターＱＰ４及びＱＮ４のゲート電位は出力信号ＳＷの電位であるので、トランジスターＱＰ４がオン状態となり、トランジスターＱＮ４がオフ状態となって、第１の駆動信号ＳＨの電位が４．４Ｖになる。従って、出力回路４０においてハイサイドのトランジスターＱＮ１がオン状態となり、出力信号ＳＷの電位が上昇する。
As a result, the transistor QP1 is turned on, the potential of the second signal S2 becomes the third potential (9.4 V), and the transistors QP2 and QP3 are turned off. Further, since the gate potential of the transistors QP4 and QN4 is the potential of the output signal SW, the transistor QP4 is turned on, the transistor QN4 is turned off, and the potential of the first drive signal SH becomes 4.4V. Therefore, in the
それにより、正のパルスがキャパシターＣ２を介してダイオードＤ２のカソードに印加されるので、ブートストラップ信号ＳＢの電位が４．４Ｖから上昇する。その結果、第１の駆動信号ＳＨの電位がさらに上昇して、出力信号ＳＷの電位は５Ｖになり、ブートストラップ信号ＳＢ及び第１の駆動信号ＳＨの電位は第３の電位（９．４Ｖ）になる。 As a result, a positive pulse is applied to the cathode of the diode D2 via the capacitor C2, so that the potential of the bootstrap signal SB rises from 4.4V. As a result, the potential of the first drive signal SH further rises, the potential of the output signal SW becomes 5V, and the potential of the bootstrap signal SB and the first drive signal SH is the third potential (9.4V). become.
図３は、第２の期間におけるドライバー回路の各部の電位を示す図である。図３に示すように、第２の期間において、入力端子ＩＮに入力される制御信号ＳＣＴがハイレベル（５Ｖ）になる。インバーター１１から出力される第１の信号Ｓ１の電位が第２の電位（５Ｖ）から第１の電位（０Ｖ）に変化することにより、負のパルスがキャパシターＣ１を介してダイオードＤ１のカソードに印加されるので、ダイオードＤ１に電流が流れて、ダイオードＤ１のカソード電位が４．４Ｖになる。
FIG. 3 is a diagram illustrating the potential of each part of the driver circuit in the second period. As shown in FIG. 3, in the second period, the control signal SCT input to the input terminal IN becomes a high level (5 V). When the potential of the first signal S1 output from the
その結果、トランジスターＱＰ１がオフ状態となり、トランジスターＱＰ２が一時的にオン状態となって、第２の信号Ｓ２の電位が５Ｖ程度になる。それにより、トランジスターＱＰ３がオン状態となり、抵抗素子Ｒ１に電流が流れて、トランジスターＱＰ４及びＱＮ４のゲート電位が第３の電位（９．４Ｖ）になる。従って、トランジスターＱＰ４がオフ状態となり、トランジスターＱＮ４がオン状態となって、第１の駆動信号ＳＨの電位が出力信号ＳＷの電位（５Ｖ）まで低下する。それにより、出力回路４０においてハイサイドのトランジスターＱＮ１がオフ状態となる。
As a result, the transistor QP1 is turned off, the transistor QP2 is temporarily turned on, and the potential of the second signal S2 is about 5V. Thereby, the transistor QP3 is turned on, a current flows through the resistance element R1, and the gate potentials of the transistors QP4 and QN4 become the third potential (9.4 V). Accordingly, the transistor QP4 is turned off, the transistor QN4 is turned on, and the potential of the first drive signal SH is lowered to the potential (5 V) of the output signal SW. Thereby, in the
また、ローサイドのプリドライバー３０から出力される第２の駆動信号ＳＬがハイレベル（５Ｖ）となり、ローサイドのトランジスターＱＮ２がオン状態となる。従って、出力信号ＳＷの電位が第２の電位（５Ｖ）から第１の電位（０Ｖ）に低下する。それにより、負のパルスがキャパシターＣ２を介してダイオードＤ２のカソードに印加されるので、ダイオードＤ２に電流が流れて、ブートストラップ信号ＳＢの電位が第３の電位（９．４Ｖ）から４．４Ｖに低下する。
Further, the second drive signal SL output from the low-
また、負のパルスがトランジスターＱＰ２を介してトランジスターＱＰ３のゲートに印加されるので、第２の信号Ｓ２の電位が５Ｖ程度から低下して、トランジスターＱＰ３がオン状態を維持する。従って、トランジスターＱＰ４がオフ状態を維持し、トランジスターＱＮ４がオン状態を維持して、第１の駆動信号ＳＨの電位が第２の電位（５Ｖ）から第１の電位（０Ｖ）に低下する。それにより、ハイサイドのトランジスターＱＮ１がオフ状態を維持する。 Further, since a negative pulse is applied to the gate of the transistor QP3 via the transistor QP2, the potential of the second signal S2 is decreased from about 5V, and the transistor QP3 is maintained in the on state. Accordingly, the transistor QP4 is maintained in the off state, the transistor QN4 is maintained in the on state, and the potential of the first drive signal SH is decreased from the second potential (5V) to the first potential (0V). As a result, the high-side transistor QN1 is kept off.
以上において、ローサイドのプリドライバー３０は、ハイサイドのトランジスターＱＮ１がオン状態である期間においてローサイドのトランジスターＱＮ２がオフ状態となるように第２の駆動信号ＳＬを生成する。また、ローサイドのプリドライバー３０は、トランジスターＱＮ２のオン電流が所定の値よりも小さくなると、第２の駆動信号ＳＬをローレベルに非活性化してトランジスターＱＮ２をオフ状態としても良い。これは、インダクターＬ３からトランジスターＱＮ２を介して駆動電流が逆流することを防ぐためである。
In the above, the low-
このように、出力回路４０のトランジスターＱＮ１及びＱＮ２は、制御信号ＳＣＴに基づいて排他的にオン状態又はオフ状態になる。ハイサイドのトランジスターＱＮ１がオン状態である期間においては、出力信号ＳＷの電位が電源電位ＶＤＤとなり、トランジスターＱＮ１からインダクターＬ３に駆動電流が流れて、インダクターＬ３において電気エネルギーが磁気エネルギーに変換されて蓄積される。
Thus, the transistors QN1 and QN2 of the
一方、ローサイドのトランジスターＱＮ２がオン状態である期間においては、出力信号ＳＷの電位が基準電位ＶＳＳとなり、インダクターＬ３に蓄えられた磁気エネルギーが電気エネルギーとしてトランジスターＱＮ２を介して放電される。出力回路４０のトランジスターＱＮ１又はＱＮ２によって生成される駆動電流によって供給される電荷は、キャパシターＣ３に蓄積されて、第２の電源電位ＶＤＤ２が生成される。
On the other hand, during the period when the low-side transistor QN2 is in the ON state, the potential of the output signal SW becomes the reference potential VSS, and the magnetic energy stored in the inductor L3 is discharged as electric energy through the transistor QN2. The charge supplied by the drive current generated by the transistor QN1 or QN2 of the
図１〜図３は、降圧レギュレーターの例を示しており、第２の電源電位ＶＤＤ２は、電源電位ＶＤＤよりも低くなる。ここで、第２の電源電位ＶＤＤ２は、制御信号ＳＣＴのデューティーによって制御される。制御信号ＳＣＴのデューティーは、例えば、ＰＷＭ（Pulse Width Modulation）によって設定することができる。 1 to 3 show an example of a step-down regulator, and the second power supply potential VDD2 is lower than the power supply potential VDD. Here, the second power supply potential VDD2 is controlled by the duty of the control signal SCT. The duty of the control signal SCT can be set by, for example, PWM (Pulse Width Modulation).
本実施形態によれば、第１の信号Ｓ１が第１の電位（０Ｖ）から第２の電位（５Ｖ）に駆動されるときに、第１の電位と第２の電位との間の電位差がキャパシターＣ１とダイオードＤ１とによって約２倍に昇圧されて、第２の信号Ｓ２の電位が第２の電位よりも高い第３の電位（９．４Ｖ）となる。 According to the present embodiment, when the first signal S1 is driven from the first potential (0V) to the second potential (5V), the potential difference between the first potential and the second potential is The voltage is boosted about twice by the capacitor C1 and the diode D1, and the potential of the second signal S2 becomes a third potential (9.4 V) higher than the second potential.
その際に、第３の電位がゲートに印加されるトランジスターＱＰ２は非導通状態となるが、トランジスターＱＰ２のドレインには第１の信号Ｓ１に同期して第２の電位となる出力信号ＳＷが印加されるので、ゲート・ドレイン間電圧及びソース・ドレイン間電圧は、第１の電位と第２の電位との間の電位差内に概ね抑えられる。従って、特別な電位を生成するための定電圧源を設けなくても、高い耐圧（例えば、１０Ｖ耐圧）を有する高耐圧トランジスターを使用することなく、信号のレベルをシフトすることができる。 At this time, the transistor QP2 to which the third potential is applied to the gate is turned off, but the output signal SW having the second potential is applied to the drain of the transistor QP2 in synchronization with the first signal S1. Therefore, the gate-drain voltage and the source-drain voltage are generally suppressed within a potential difference between the first potential and the second potential. Therefore, even if a constant voltage source for generating a special potential is not provided, the signal level can be shifted without using a high breakdown voltage transistor having a high breakdown voltage (for example, 10 V breakdown voltage).
ただし、図２に示す第１の期間において、第２の信号Ｓ２の電位上昇に対する出力信号ＳＷの電位上昇の遅れが大きい場合には、トランジスターＱＰ２のゲート・ドレイン間及びソース・ドレイン間、又は、トランジスターＱＰ３のゲート・ドレイン間に、９．４Ｖの電圧が一時的に印加されてしまう。そこで、少なくともトランジスターＱＰ２又はＱＰ３として、ＬＤＤ（lightly doped drain）構造を有するＰチャネルＭＯＳトランジスターを用いるようにしても良い。 However, in the first period shown in FIG. 2, when the delay of the potential rise of the output signal SW with respect to the potential rise of the second signal S2 is large, between the gate and drain and between the source and drain of the transistor QP2, or A voltage of 9.4 V is temporarily applied between the gate and drain of the transistor QP3. Therefore, a P-channel MOS transistor having an LDD (lightly doped drain) structure may be used as at least the transistor QP2 or QP3.
図４は、ＬＤＤ構造を有するＰチャネルＭＯＳトランジスターの断面図である。図４の（Ａ）は、トランジスターに電圧が印加されていない状態を示しており、図４の（Ｂ）は、トランジスターに高電圧が印加されている状態を示している。このトランジスターは、Ｎ型半導体基板、又は、半導体基板内に設けられたＮウエルに形成されるが、以下においては、Ｎウエルにトランジスターが形成される場合について説明する。 FIG. 4 is a cross-sectional view of a P-channel MOS transistor having an LDD structure. 4A shows a state where no voltage is applied to the transistor, and FIG. 4B shows a state where a high voltage is applied to the transistor. This transistor is formed in an N-type semiconductor substrate or an N well provided in the semiconductor substrate. Hereinafter, a case where a transistor is formed in the N well will be described.
図４の（Ａ）に示すように、このトランジスターは、Ｎウエル１内に配置されたＰ型の高濃度不純物領域２ａ及び３ａと、Ｎウエル１内において高濃度不純物領域２ａと高濃度不純物領域３ａとの間に配置され、高濃度不純物領域２ａ及び３ａよりも低い不純物濃度を有するＰ型の低濃度不純物領域２ｂ及び３ｂとを含んでいる。低濃度不純物領域２ｂは、高濃度不純物領域２ａに隣接して設けられており、低濃度不純物領域３ｂは、高濃度不純物領域３ａに隣接して設けられている。
As shown in FIG. 4A, this transistor includes P-type high-
ここで、Ｎウエル１はバックゲートを構成し、高濃度不純物領域２ａ及び低濃度不純物領域２ｂはソースを構成し、高濃度不純物領域３ａ及び低濃度不純物領域３ｂはドレインを構成している。さらに、このトランジスターは、Ｎウエル１上に順に配置されたゲート絶縁膜４及びゲート電極５と、ゲート絶縁膜４上においてゲート電極５の両側に配置されたサイドウォール絶縁膜６とを含んでいる。
Here, the N well 1 constitutes a back gate, the high
図４の（Ｂ）において、例えば、ゲート電極５には９．４Ｖが印加され、ソース及びバックゲートには４．４Ｖが印加され、ドレインには０Ｖが印加されている。その場合には、ドレインを構成する高濃度不純物領域３ａ及び低濃度不純物領域３ｂの一部の領域、及び、バックゲートを構成するＮウエル１の一部の領域に、空乏層７が発生すると共に、Ｎウエル１の一部の領域に、蓄積層８が発生する。
In FIG. 4B, for example, 9.4V is applied to the
具体的には、低濃度不純物領域３ｂとゲート電極５との間のＭＯＳ界面において、低濃度不純物領域３ｂの内部に空乏層７ａが広がる。また、Ｎウエル１とゲート電極５との間のＭＯＳ界面において、Ｎウエル１のＭＯＳ界面近傍に蓄積層８が広がる。さらに、低濃度不純物領域３ｂとＮウエル１との界面においては、ジャンクションの両側に空乏層７ｂが広がる。また、高濃度不純物領域３ａとＮウエル１との間においては、主に、Ｎウエル１内に空乏層７ｃが広がる。
Specifically, the
ここで、低濃度不純物領域３ｂとゲート電極５との間のＭＯＳ界面において、低濃度不純物領域３ｂの内部に空乏層７ａが広がることにより、ゲート・ドレイン間に印加される９．４Ｖの電圧による電界は、ゲート絶縁膜４と空乏層７ａとに分割して印加される。従って、ゲート絶縁膜４に印加される電界の強度が低減される。
Here, at the MOS interface between the low-
ただし、図４の（Ｂ）に示すような電位配分で低濃度不純物領域３ｂのＭＯＳ界面近傍における空乏層７ａが反転しない不純物濃度が必要となる。具体的には、酸化シリコン（ＳｉＯ２）で構成されるゲート絶縁膜４の厚さを１５ｎｍとして、１×１０１９の不純物濃度が必要である。そのときの空乏層７ａの厚さは、計算上で１ｕｍ前後であり、ゲート絶縁膜４に印加される電界の強度は十分に緩和される。
However, an impurity concentration that does not invert the
図４に示すトランジスターのソース及びバックゲートに９．４Ｖが印加される場合においても、ＬＤＤ構造によってソース及びドレイン近傍におけるチャネル方向の電界が緩和されるので、ホットキャリアーの発生を抑えることができる。また、回路動作としても、図２に示すトランジスターＱＰ２又はＱＰ３に高電圧が印加される可能性があるのは、状態遷移中の短時間のみであり、従って、トランジスターＱＰ２又はＱＰ３が破壊されることはない。 Even when 9.4 V is applied to the source and back gate of the transistor shown in FIG. 4, the electric field in the channel direction in the vicinity of the source and drain is relaxed by the LDD structure, so that generation of hot carriers can be suppressed. Also, as a circuit operation, a high voltage may be applied to the transistor QP2 or QP3 shown in FIG. 2 only for a short time during the state transition, and therefore the transistor QP2 or QP3 is destroyed. There is no.
このように、第２の信号Ｓ２の電位上昇に対する出力信号ＳＷの電位上昇の遅れが大きい場合においても、低濃度不純物領域３ｂに空乏層７ａが広がって、ゲート絶縁膜４の絶縁破壊を防止すると共に、ホットキャリアーの発生を抑えるので、トランジスターＱＰ２又はＱＰ３の信頼性を高めることができる。なお、本実施形態においては、ソースの低濃度不純物領域２ｂを省略しても良い。
As described above, even when the delay of the increase in the potential of the output signal SW with respect to the increase in the potential of the second signal S2 is large, the
＜第２の実施形態＞
図５は、本発明の第２の実施形態に係る回路装置の構成例を示す回路図である。この回路装置は、スイッチングレギュレーター１１０と、レギュレーター１２０とを含んでいる。あるいは、図５に示されている構成要素の少なくとも一部が、半導体集積回路装置（ＩＣ）に内蔵されて回路装置を構成しても良い。
<Second Embodiment>
FIG. 5 is a circuit diagram showing a configuration example of a circuit device according to the second embodiment of the present invention. This circuit device includes a
スイッチングレギュレーター１１０の出力側には、インダクターＬ３、キャパシターＣ３、及び、分圧回路１１１が設けられている。また、レギュレーター１２０の出力側には、安定化用のキャパシターＣ５が設けられている。スイッチングレギュレーター１１０及びレギュレーター１２０の少なくとも一部がＩＣに内蔵される場合には、これらの部品は、ＩＣの外付け部品としても良い。
On the output side of the
スイッチングレギュレーター１１０は、スイッチング動作を行うことにより、出力信号ＳＷを生成し、出力端子ＯＵＴからインダクターＬ３に駆動電流を供給する。それにより、電源電位ＶＤＤが降圧されて、ノードＮ３において第２の電源電位ＶＤＤ２が生成される。
The
分圧回路１１１は、ノードＮ３とノードＮ２との間に直列に接続された抵抗素子Ｒ２及びＲ３を含み、ノードＮ３とノードＮ２との間の電圧（ＶＤＤ２−ＶＳＳ）を分圧して、フィードバック電圧ＶＦＢを生成する。フィードバック電圧ＶＦＢは、入力端子ＴＭ１を介してスイッチングレギュレーター１１０に供給される。
The
スイッチングレギュレーター１１０は、制御信号生成回路９０と、図１に示すドライバー回路１００とを含んでいる。制御信号生成回路９０は、基準電圧生成回路９１と、オペアンプ９２と、電流検出回路９３と、三角波発生回路９４と、コンパレーター９５と、発振回路９６と、ＰＷＭ回路９７と、キャパシターＣ４と、抵抗素子Ｒ４とを含んでいる。
The
基準電圧生成回路９１は、例えば、バンドギャップリファレンス回路等を含み、基準電圧ＶＲＦ１及びＶＲＦ２を生成する。オペアンプ９２の非反転入力端子には、基準電圧生成回路９１から基準電圧ＶＲＦ１が入力され、反転入力端子には、分圧回路１１１からフィードバック電圧ＶＦＢが入力される。オペアンプ９２は、基準電圧ＶＲＦ１とフィードバック電圧ＶＦＢとの差を増幅して、出力端子から誤差信号ＶＥＲを出力する。オペアンプ９２の出力端子には、誤差信号ＶＥＲを安定させるために、キャパシターＣ４及び抵抗素子Ｒ４が直列に接続されている。
The reference
電流検出回路９３は、電源電位ＶＤＤが供給されるノードＮ１とドライバー回路１００のトランジスターＱＮ１のドレインとの間に接続され、トランジスターＱＮ１に流れる電流を検出する。三角波発生回路９４は、電流検出回路９３の電流検出結果に応じて傾きが制御される三角波信号ＶＣＷを発生する。コンパレーター９５は、三角波発生回路９４から入力される三角波信号ＶＣＷの電位とオペアンプ９２から入力される誤差信号ＶＥＲの電位とを比較して、比較結果を表す比較結果信号ＶＣを生成する。
The
発振回路９６は、例えば、ＣＲ発振回路等で構成され、発振動作を行うことにより、所定の周波数を有するクロック信号ＣＬＫを生成する。ＰＷＭ回路９７は、コンパレーター９５から入力される比較結果信号ＶＣに基づいてクロック信号ＣＬＫをパルス幅変調することにより、パルス幅が変調された制御信号ＳＣＴを生成する。制御信号ＳＣＴは、ドライバー回路１００に供給されると共に、三角波発生回路９４に供給される。
The
このように構成された制御信号生成回路９０において、例えば、クロック信号ＣＬＫの立ち上がりに同期して、制御信号ＳＣＴが非アクティブ（例えば、ハイレベル）にリセットされ、三角波信号ＶＣＷがローレベルにリセットされる。その後、三角波信号ＶＣＷの電位が誤差信号ＶＥＲの電位よりも低い期間においては、制御信号ＳＣＴが非アクティブに維持される。一方、三角波信号ＶＣＷの電位が誤差信号ＶＥＲの電位よりも高い期間においては、制御信号ＳＣＴがアクティブ（例えば、ローレベル）にされる。
In the control
制御信号ＳＣＴがアクティブになる期間（第１の期間Ｔ１）は、ドライバー回路１００のトランジスターＱＮ１がオン状態になる期間に対応し、制御信号ＳＣＴが非アクティブになる期間（第２の期間Ｔ２）は、ドライバー回路１００のトランジスターＱＮ１がオフ状態になる期間に対応する。その場合に、ノードＮ３において生成される第２の電源電位ＶＤＤ２は、次式によって表される。
ＶＤＤ２＝｛Ｔ１／（Ｔ１＋Ｔ２）｝×ＶＤＤ
The period during which the control signal SCT is active (first period T1) corresponds to the period during which the transistor QN1 of the
VDD2 = {T1 / (T1 + T2)} × VDD
レギュレーター１２０は、オペアンプ１２１と、ＰチャネルＭＯＳトランジスターＱＰ５と、分圧回路１２２とを含んでいる。トランジスターＱＰ５のゲートは、オペアンプ１２１の出力端子に接続され、ソースは、第２の電源電位ＶＤＤ２が供給される入力端子ＴＭ２に接続され、ドレインは、出力端子ＴＭ３に接続されている。トランジスターＱＰ５は、ゲートに印加される制御電圧ＶＣＴに従って、ドレインから第３の電源電位ＶＤＤ３を出力する。
分圧回路１２２は、出力端子ＴＭ３とノードＮ２との間に直列に接続された抵抗素子Ｒ５及びＲ６を含み、出力端子ＴＭ３とノードＮ２との間の電圧（ＶＤＤ３−ＶＳＳ）を分圧して分圧電圧ＶＤＶを生成する。オペアンプ１２１の非反転入力端子には、分圧回路１２２から分圧電圧ＶＤＶが入力され、反転入力端子には、基準電圧生成回路９１から基準電圧ＶＲＦ２が入力される。オペアンプ１２１は、分圧電圧ＶＤＶと基準電圧ＶＲＦ２との差を増幅することにより、制御電圧ＶＣＴを生成してトランジスターＱＰ５のゲートに印加する。
The
オペアンプ１２１、トランジスターＱＰ５、及び、分圧回路１２２は、負帰還ループを形成しており、負帰還によって、分圧電圧ＶＤＶが基準電圧ＶＲＦ２と等しくなるように制御される。それにより、第３の電源電位ＶＤＤ３が定電圧に保たれる。このようにして、レギュレーター１２０は、スイッチングレギュレーター１１０から供給される第２の電源電位ＶＤＤ２を降圧して第３の電源電位ＶＤＤ３を生成し、負荷１３０に第３の電源電位ＶＤＤ３を供給する。
The
＜電子機器＞
次に、本発明のいずれかの実施形態に係る回路装置を用いた電子機器について説明する。以下においては、一例として、電子機器がプリンターである場合について説明する。
<Electronic equipment>
Next, an electronic apparatus using the circuit device according to any embodiment of the present invention will be described. In the following, a case where the electronic device is a printer will be described as an example.
図６は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。図６に示すように、この電子機器は、本発明のいずれかの実施形態に係る回路装置２００と、印字媒体搬送部２１１と、ヘッド駆動回路２１２と、プリントヘッド２１３と、制御部２２０と、操作部２３０と、ＲＯＭ（リードオンリー・メモリー）２４０と、ＲＡＭ（ランダムアクセス・メモリー）２５０と、通信部２６０と、表示部２７０とを含んでいる。なお、図６に示す構成要素の一部を省略又は変更しても良いし、あるいは、図６に示す構成要素に他の構成要素を付加しても良い。
FIG. 6 is a block diagram illustrating a configuration example of an electronic device according to an embodiment of the present invention. As shown in FIG. 6, this electronic apparatus includes a
印字媒体搬送部２１１において、例えば、ステッピングモーターがベルトを介してプラテンローラーを駆動することにより、印字媒体である用紙が搬送される。ヘッド駆動回路２１２がプリントヘッド２１３を駆動することにより、プリントヘッド２１３が、印字媒体搬送部２１１によって搬送された用紙に印字を行う。
In the print
制御部２２０は、例えば、ＣＰＵ（中央演算装置）等を含み、ＲＯＭ２４０等に記憶されているプログラムに従って各種の制御処理を行う。例えば、制御部２２０は、操作部２３０から供給される操作信号に応じて印字媒体搬送部２１１及びヘッド駆動回路２１２を制御したり、外部との間でデータ通信を行うために通信部２６０を制御したり、表示部２７０に各種の情報を表示させるための表示信号を生成したりする。
The
操作部２３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号を制御部２２０に出力する。ＲＯＭ２４０は、制御部２２０が各種の制御処理を行うためのプログラムやデータ等を記憶している。また、ＲＡＭ２５０は、制御部２２０の作業領域として用いられ、ＲＯＭ２４０から読み出されたプログラムやデータ、又は、操作部２３０を用いて入力されたデータ等を一時的に記憶する。
The
通信部２６０は、例えば、アナログ回路及びデジタル回路で構成され、制御部２２０と外部装置との間のデータ通信を行う。従って、図６に示すプリンターは、外部のホストコンピューター等から供給される印字データに基づいて印字動作を行うことができる。表示部２７０は、例えば、ＬＣＤ（液晶表示装置）等を含み、制御部２２０から供給される表示信号に基づいて各種の情報を表示する。
The communication unit 260 includes, for example, an analog circuit and a digital circuit, and performs data communication between the
回路装置２００は、例えば、図５に示すスイッチングレギュレーター１１０と、レギュレーター１２０とを含んでいる。スイッチングレギュレーター１１０は、第１の電位（０Ｖ）と第２の電位（５Ｖ）との間で駆動される第１の信号のレベルをシフトして得られる第２の信号に基づいてスイッチング動作を行うことにより、電源回路等から供給される電源電位ＶＤＤ（５Ｖ）を降圧して、第２の電源電位ＶＤＤ２を生成する。レギュレーター１２０は、第２の電源電位ＶＤＤ２を降圧して第３の電源電位ＶＤＤ３を生成する。制御部２２０等は、第２の電源電位ＶＤＤ２又は第３の電源電位ＶＤＤ３が供給されて動作する。
The
電子機器としては、プリンター以外にも、例えば、携帯電話機等の移動端末、スマートカード、電卓、電子辞書、電子ゲーム機器、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、ネットワーク機器、カーナビゲーション装置、ロボット、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。 As electronic devices, in addition to printers, for example, mobile terminals such as mobile phones, smart cards, calculators, electronic dictionaries, electronic game devices, digital still cameras, digital movies, TVs, videophones, crime prevention TV monitors, head mounts Display, personal computer, network device, car navigation device, robot, measuring device, and medical device (for example, electronic thermometer, blood pressure meter, blood glucose meter, electrocardiogram measuring device, ultrasonic diagnostic device, and electronic endoscope) Etc.
本実施形態によれば、特別な電位を生成するための定電圧源を設けなくても、高耐圧トランジスターを使用することなく第１の信号のレベルをシフトして得られる第２の信号を用いて降圧又は昇圧される電源電圧で動作する電子機器を提供することができる。なお、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。 According to the present embodiment, the second signal obtained by shifting the level of the first signal without using a high voltage transistor without using a constant voltage source for generating a special potential is used. Thus, an electronic device that operates with a power supply voltage stepped down or stepped up can be provided. The present invention is not limited to the embodiments described above, and many modifications can be made within the technical idea of the present invention by a person having ordinary knowledge in the technical field.
１…Ｎウエル、２ａ、３ａ…高濃度不純物領域、２ｂ、３ｂ…低濃度不純物領域、４…ゲート絶縁膜、５…ゲート電極、６…サイドウォール絶縁膜、７、７ａ〜７ｃ…空乏層、８…蓄積層、１０…レベルシフター、１１…インバーター、２０…プリドライバー、３０…プリドライバー、４０…出力回路、９０…制御信号生成回路、９１…基準電圧生成回路、９２…オペアンプ、９３…電流検出回路、９４…三角波発生回路、９５…コンパレーター、９６…発振回路、９７…ＰＷＭ回路、１００…ドライバー回路、１１０…スイッチングレギュレーター、１２０…レギュレーター、１２１…オペアンプ、１１１、１２２…分圧回路、１３０…負荷、２００…回路装置、２１１…印字媒体搬送部、２１２…ヘッド駆動回路、２１３…プリントヘッド、２２０…制御部、２３０…操作部、２４０…ＲＯＭ、２５０…ＲＡＭ、２６０…通信部、２７０…表示部、ＱＰ１〜ＱＰ５…ＰチャネルＭＯＳトランジスター、ＱＮ１〜ＱＮ４…ＮチャネルＭＯＳトランジスター、Ｄ１、Ｄ２…ダイオード、Ｃ１〜Ｃ５…キャパシター、Ｌ３…インダクター、Ｒ１〜Ｒ６…抵抗素子、ＩＮ、ＴＭ１、ＴＭ２…入力端子、ＯＵＴ、ＴＭ３…出力端子
DESCRIPTION OF
Claims (9)
一端に前記第１の信号が印加されるキャパシターと、
前記キャパシターの他端に接続されたカソード、及び、前記第２の電位が供給される第１のノードに接続されたアノードを有する整流素子と、
前記第１のノードに接続されたゲート、及び、前記キャパシターの前記他端に接続されたソースを有する第１のＰチャネルトランジスターと、
前記キャパシターの前記他端に接続されたゲート、前記第１のＰチャネルトランジスターのドレインに接続されたソース、及び、前記出力信号が印加されるドレインを有する第２のＰチャネルトランジスターと、
を含み、前記第１のＰチャネルトランジスターのドレインと前記第２のＰチャネルトランジスターのソースとの接続点から前記第２の信号を出力する、回路装置。 A level shifter configured to generate a second signal by shifting a level of the first signal driven between a first potential and a second potential higher than the first potential, and at least the second The circuit device generates an output signal synchronized with the first signal by performing a switching operation based on the signal of the level shifter,
A capacitor to which the first signal is applied at one end;
A rectifier having a cathode connected to the other end of the capacitor and an anode connected to a first node to which the second potential is supplied;
A first P-channel transistor having a gate connected to the first node and a source connected to the other end of the capacitor;
A second P-channel transistor having a gate connected to the other end of the capacitor, a source connected to the drain of the first P-channel transistor, and a drain to which the output signal is applied;
And outputting the second signal from a connection point between the drain of the first P-channel transistor and the source of the second P-channel transistor.
一端に前記第１の信号が印加されるキャパシターと、
前記第１の信号の電位が前記第１の電位となったときに、前記第２の電位が供給される第１のノードから前記キャパシターの他端に電流を供給する整流素子と、
前記第１の信号の電位が前記第２の電位となったときに導通状態となって、前記第２の信号の電位を前記キャパシターの前記他端の電位に向けて上昇させ、前記第１の信号の電位が前記第１の電位となったときに非導通状態となる第１のＰチャネルトランジスターと、
前記第１の信号の電位が前記第１の電位となったときに導通状態となって、前記第２の信号の電位を前記出力信号の電位に向けて下降させ、前記第１の信号の電位が前記第２の電位となったときに非導通状態となる第２のＰチャネルトランジスターと、
を含む、回路装置。 A level shifter configured to generate a second signal by shifting a level of the first signal driven between a first potential and a second potential higher than the first potential, and at least the second The circuit device generates an output signal synchronized with the first signal by performing a switching operation based on the signal of the level shifter,
A capacitor to which the first signal is applied at one end;
A rectifying element that supplies a current from the first node to which the second potential is supplied to the other end of the capacitor when the potential of the first signal becomes the first potential;
When the potential of the first signal becomes the second potential, the conductive state is established, the potential of the second signal is increased toward the potential of the other end of the capacitor, and the first signal A first P-channel transistor that becomes non-conductive when a signal potential becomes the first potential;
When the potential of the first signal becomes the first potential, the conductive state is established, the potential of the second signal is lowered toward the potential of the output signal, and the potential of the first signal is reduced. A second P-channel transistor that becomes non-conductive when is at the second potential;
Including a circuit device.
前記第１の信号が前記第２の電位から前記第１の電位に遷移するのに同期して、前記出力信号が前記第１の電位となる、請求項１又は２記載の回路装置。 In synchronization with the transition of the first signal from the first potential to the second potential, the output signal becomes the second potential,
3. The circuit device according to claim 1, wherein the output signal becomes the first potential in synchronization with the transition of the first signal from the second potential to the first potential.
前記出力回路は、前記第２の信号に基づいて生成される駆動信号が印加されるゲートと、前記第１のノードに接続されたドレインと、前記出力信号が供給される出力ノードに接続されたソースとを有する第１のＮチャネルトランジスターを含み、
前記第１のＮチャネルトランジスターは、前記駆動信号に従ってスイッチング動作を行うことにより、前記出力信号を生成する、請求項１〜３のいずれか１項記載の回路装置。 An output circuit for generating the output signal;
The output circuit is connected to a gate to which a drive signal generated based on the second signal is applied, a drain connected to the first node, and an output node to which the output signal is supplied A first N-channel transistor having a source;
The circuit device according to claim 1, wherein the first N-channel transistor generates the output signal by performing a switching operation according to the drive signal.
前記第２のＮチャネルトランジスターは、前記第１のＮチャネルトランジスターが非導通状態のときに導通状態となる、請求項４記載の回路装置。 The output circuit includes a gate connected to the second drive signal, a drain connected to the output node, and a source connected to the second node supplied with the first potential. Further including an N-channel transistor,
The circuit device according to claim 4, wherein the second N-channel transistor is turned on when the first N-channel transistor is non-conductive.
一端が前記出力ノードに接続された第２のキャパシターと、
前記第２のキャパシターの他端に接続されたカソード、及び、前記第１のノードに接続されたアノードを有する第２の整流素子と、
をさらに含み、前記第２のキャパシターの前記他端において、前記出力信号の電位よりも高い電位を有する第３の信号を生成する、請求項４又は５記載の回路装置。 The output circuit is
A second capacitor having one end connected to the output node;
A second rectifying element having a cathode connected to the other end of the second capacitor and an anode connected to the first node;
The circuit device according to claim 4, further comprising: a third signal having a potential higher than the potential of the output signal at the other end of the second capacitor.
前記プリドライバーは、
前記第２の信号が印加されるゲート、及び、前記第３の信号が印加されるソースを有する第３のＰチャネルトランジスターと、
前記第３のＰチャネルトランジスターのドレインと前記出力ノードとの間に接続されたインピーダンス素子と、
を含む、請求項６記載の回路装置。 A pre-driver that generates the drive signal based on the second signal;
The pre-driver is
A third P-channel transistor having a gate to which the second signal is applied and a source to which the third signal is applied;
An impedance element connected between a drain of the third P-channel transistor and the output node;
The circuit device according to claim 6, comprising:
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