JP2017112261A - Ｘ線センサー - Google Patents

Abstract

【課題】Ｘ線の入射によって生成される電荷を効率的に収集して、Ｘ線センシングの時間分解能を向上させることが可能なＸ線センサーを提供する。【解決手段】複数のフォトダイオード１１を有する画素１３が複数、平面状に並べられた半導体基板１２を備え、半導体基板１２に入射するＸ線を検出するＸ線センサー１０において、各フォトダイオード１１は、半導体基板１２に垂直でＸ線の入射方向に配した仮想平面Ｆに沿って設けられ、半導体基板１２の一面１４側に直線状の開口１６を形成するトレンチ部１５と、トレンチ部１５の周囲に設けられた空乏層２０とを有する。【選択図】図１

Description

本発明は、Ｘ線の受光強度を計測するＸ線センサーに関する。

現在、医療用のＸ線撮像装置においては、シンチエータ等でＸ線を可視光に変換し、可視光をセンサーによって電気信号に変えてＸ線の受光強度を計測する間接変換方式が採用されている。間接変換方式は、センサーに従来の可視光用イメージセンサーを利用できるという利点がある反面、変換効率が低く１０％程度である。
医療用Ｘ線ＣＴ装置において断面構造の高精度な画像を得るには、Ｘ線被曝量が一回の撮像で６〜２０ｍＳｖに達する。これは、自然界における年間被曝量１〜２．４ｍＳｖに比べ非常に高い値であり、Ｘ線画像の撮像は発癌等の放射線被害リスクを高めてしまう。従って、Ｘ線画像の撮像回数を制限することや、放射線被害リスクの増大を承知の上で撮像を重ねるといった、Ｘ線画像診断効果と放射線被害リスク増大との間でジレンマが生じている。

変換効率を高くする観点においては、間接変換方式ではなく直接変換方式、即ち、Ｘ線を電気信号に直接変換する方式が考えられるが、Ｘ線は半導体シリコン中を数十ｍｍ透過する性質があることから、その実現は容易ではない。これは、現在普及している通常の半導体イメージセンサーは信号電荷を収集できる実効的な厚みが数μｍ〜１０μｍと極めて薄く、このセンサーでＸ線を直接変換検知した場合、厚み方向に入射するＸ線の収集効率は０．１％以下であり、Ｘ線の電気信号への変換効率が大幅に低下するためである。
そこで、ストリップラインで形成される細長いフォトダイオードを半導体チップに設け、その半導体チップの側面にＸ線を入射させて、Ｘ線の入射方向に数十ｍｍの厚みを確保する直接変換型のＸ線センサーが考案された（特許文献１参照）。

特表２０１２−５１７６０４号公報

特許文献１に記載のＸ線センサーで採用されているストリップライン方式では、ウエハの厚さでＸ線センサーの電極間隔と各画素の辺の長さが決定される。一般的に、Ｘ線の入射によって生成された電荷を収集する速度は、電極間距離及び電極間電圧によって決定される。Ｘ線センサーに入射したＸ線は、一定の確率で、エネルギーの一部もしくは全部を電荷のペア（電子と正孔）の生成に消費する。生成された電荷のペアは、フォトダイオード内の空乏層領域に生じる電界によって急速に分離され、電子は正電極へ移動し、正孔は負電極へと移動する。一方、電界が極めて小さい空乏層以外の領域で生成された電荷のペアは再結合によって殆どが消滅する。

従って、半導体中でＸ線により生成された電荷は、主にその空乏層領域中で発生したもののみが収集され検知されることとなり、Ｘ線の入射による電荷の収集効率を上げるためには、ウエハの厚み方向において、大部分を空乏層で占める必要がある。
ここで、一般的なウエハ厚は５００μｍ程度であり、ウエハの厚み方向においてその殆どを空乏層にするには、ウエハの不純物濃度を少なくすると共に電極間の逆バイアス電圧を大きくする必要がある。

つまり、逆バイアス電圧と空乏層幅とウエハ不純物濃度の関係を表す図１６のグラフに示すように、空乏層のウエハの厚み方向の長さを５００μｍ程度にするには、ウエハ基板の不純物濃度を、限界近い３．０Ｅ＋１２ｃｍ^−３まで低くし、かつ、バイアス電圧を６００Ｖ程度にする必要がある。そのような条件においては、逆バイアス電圧と空乏層の長さと電子の収集最大時間を示す図１７のグラフから、電子収集に必要な最大時間は１４．６ｎｓとなる。

図１７のグラフは、図１８のグラフに示す半導体シリコン中の電荷のドリフト速度と電界の関係を用いて、信号検知電極から電界方向に垂直に最も離れた位置で電荷が生成された場合の電子が電極に到達する迄の時間を導出している。なお、図１８は、Ａ．Ｓ．Ｇｒｏve，”Ｐｈｙｓｉｃｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ”，１９６７，Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，Ｉｎｃ．を引用したものである。電子は、正孔の移動に比べ、２倍程度速く移動するので、ここでは、フォトダイオードの信号検知電極を逆バイアス時に正電圧にして、電子の収集量で信号検知するデバイス構成を想定している。従って、ウエハにおいて、フォトダイオードはＮ型で、基板側はＰ型となる。

ところで、電子の収集時間を短くするには、図１６、図１７に示すように、ウエハの不純物濃度をある程度濃くした上で、逆バイアス電圧を低めに設定することが必要となる。
しかしながら、ウエハの表裏に形成された電極間にかけるバイアス電圧によりウエハ全域を空乏層にするストリップライン方式では、ウエハ厚を薄くしない限り電荷収集速度を速くできない。そして、電荷収集速度が速くなければ、Ｘ線センシングにおける時間分解能を高くできないため、特許文献１に記載のＸ線センサーには、Ｘ線センシングの時間分解能が低いという課題が存在する。

Ｘ線センシングの時間分解能が低ければ、フォトンカウンティングにおけるダイナミックレンジが制限される問題やエネルギー分解能が低下する問題が生じる。
また、このストリップライン方式では数百Ｖという高電圧が常時印加されていることから、半導体デバイスの寿命が短くなるという問題もある。一般にデバイスの寿命は、電圧に対して敏感で、電圧が高くなれば指数関数的に寿命が短くなる性質を持っている。よって、センサーデバイスの寿命を長くし信頼性を高めるには、Ｘ線センサーを出来るだけ低い電圧で動作させることが望ましい。

更に、Ｘ線ＣＴ装置等へ利用するためにイメージセンサーとして画素を２次元に配置する場合、このストリップライン方式では、画素サイズは少なくとも一辺がウエハ厚になることから、正方形が望まれる画素面積を大きくとることができず画素感度が制限されると共に、ウエハの表裏に形成した電極の存在等により、複数のウエハを密に重ね合わせてもウエハの厚み方向に画素間で隙間が生じ、変換効率の低下を招くことになる。

本発明は、かかる事情に鑑みてなされるもので、Ｘ線の入射によって生成される電荷を効率的に収集して、Ｘ線センシングの時間分解能を向上させることが可能なＸ線センサーを提供することを目的とする。

前記目的に沿う本発明に係るＸ線センサーは、複数のフォトダイオードを有する画素が複数、平面状に並べられた半導体基板を備え、該半導体基板に入射するＸ線を検出するＸ線センサーにおいて、前記各フォトダイオードは、前記半導体基板に垂直で前記Ｘ線の入射方向に配した仮想平面に沿って設けられ、該半導体基板の一面側に直線状の開口を形成するトレンチ部と、前記トレンチ部の周囲に設けられた空乏層とを有する。
なお、空乏層とは、ｐ型とｎ型を接合するｐｎ接合部付近に形成され、余剰キャリアが電界によって排除された領域を意味する。

本発明に係るＸ線センサーにおいて、前記トレンチ部の幅をＷ、最大の逆バイアス電圧を印加した状態での前記空乏層の厚みをＴとして、前記トレンチ部の形成ピッチは、Ｗ＋２Ｔより長いのが好ましい。

本発明に係るＸ線センサーにおいて、最大の逆バイアス電圧を印加した状態で、前記トレンチ部と前記半導体基板の他面との間に、ｎ型拡散層、前記空乏層及びｐ型層、もしくは、ｐ型拡散層、前記空乏層及びｎ型層が存在するのが好ましい。

本発明に係るＸ線センサーにおいて、前記半導体基板は複数あって、該複数の半導体基板は、それぞれ平行配置され、前記Ｘ線の入射方向に並べられているのが好ましい。

本発明に係るＸ線センサーにおいて、前記半導体基板間には、隙間が設けられているのが好ましい。

本発明に係るＸ線センサーにおいて、前記半導体基板は少なくとも３つあって、前記Ｘ線の進行方向下流側の該半導体基板間の隙間は、該Ｘ線の進行方向上流側の該半導体基板間の隙間より広いのが好ましい。

本発明に係るＸ線センサーにおいて、前記複数の半導体基板それぞれで、２次元座標位置が同じ前記画素は、前記複数のフォトダイオードで収集された電荷量に応じた大きさの電流信号を出力する出力側が、該画素外に設けられた１つの電流出力ノードに接続されているのが好ましい。

本発明に係るＸ線センサーにおいて、２次元座標位置が同じ前記画素に入射して検出された前記Ｘ線について、所定の大きさのフォトンエネルギーの該Ｘ線が検出された回数を計測するフォトカウンティング回路を更に有するのが好ましい。

本発明に係るＸ線センサーにおいて、前記フォトカウンティング回路は、２次元座標位置が同じ前記画素に入射して検出された前記Ｘ線について、該Ｘ線のフォトンエネルギーの大きさごとの検出回数をそれぞれ記憶する複数のカウンタを備えるのが好ましい。

本発明に係るＸ線センサーは、各フォトダイオードが、半導体基板に垂直でＸ線の入射方向に配した仮想平面に沿って設けられ、半導体基板の一面側に直線状の開口を形成するトレンチ部と、トレンチ部の周囲に設けられた空乏層とを有するので、トレンチ部の配置ピッチ及びバイアス電圧の調整により、半導体基板内に占める空乏層の割合を大きくすることが容易であり、Ｘ線の入射によって半導体基板内に生成される電荷を効率的に収集でき、結果として、Ｘ線センシングの時間分解能を向上させることが可能である。

本発明の第１の実施の形態に係るＸ線センサーの画素の平面図である。 同Ｘ線センサーの画素の部分側断面図である。 同Ｘ線センサーの半導体基板の配置を示す説明図である。 変形例に係る画素の平面図である。 本発明の第２の実施の形態に係るＸ線センサーの説明図である。 本発明の第１の実施の形態に係るＸ線センサーの回路部の回路図である。 同Ｘ線センサーの画素の接続を示す回路図である。 同Ｘ線センサーのフォトカウンティング回路の回路図である。 同Ｘ線センサーのフォトカウンティング回路のアンプの回路図である。 同Ｘ線センサーのフォトカウンティング回路の動作を示す信号遷移図である。 従来例に係るＸ線センサーの簡略図である。 本発明の第１の実施の形態に係るＸ線センサーの簡略図である。 本発明の第３の実施の形態に係るＸ線センサーの画素の接続を示す回路図である。 本発明の第４の実施の形態に係るＸ線センサーの画素の接続を示す回路図である。 変形例に係るフォトカウンティング回路の回路図である。 フォトダイオードの逆バイアス電圧と空乏層幅とウエハ不純物濃度の関係を示すグラフである。 フォトダイオードの逆バイアス電圧と電子収集最大時間とウエハ不純物濃度の関係を示すグラフである。 半導体シリコン中における電荷の電界とドリフト速度との関係を示すグラフである。

続いて、添付した図面を参照しつつ、本発明を具体化した実施の形態につき説明し、本発明の理解に供する。
図１、図２、図３に示すように、本発明の第１の実施の形態に係るＸ線センサー１０は、複数のフォトダイオード１１を有する画素１３が複数、平面状に並べられた半導体基板１２を備え、半導体基板１２に入射するＸ線を検出するものである。以下、詳細に説明する。

シリコン半導体を加工した板状の半導体基板１２には、図１、図２、図３に示すように、複数のフォトダイオード１１を横方向に等ピッチで配した画素１３が、縦横に並べられている。画素１３は、半導体基板１２に入射するＸ線を検出する最小単位である。
各フォトダイオード１１には、図１、図２に示すように、半導体基板１２（画素１３）の表面（一面の一例）１４から裏面（他面の一例）１４ａ側に向かって形成された深さＤのトレンチ部１５が設けられている。トレンチ部１５は、図１に示すように、平面視して、縦方向に長尺で、半導体基板１２の表面１４に平面視して縦方向に長尺の開口１６を形成している。

本実施の形態において、Ｘ線の光源と半導体基板１２の位置関係は、図２に示すように、Ｘ線が半導体基板１２に垂直な方向に進んで半導体基板１２の表面１４から半導体基板１２に入射するように調整されているがこれに限定されない。即ち、図１、図２に示すように、各トレンチ部１５の形成位置に設けられ、半導体基板１２に垂直な仮想平面を仮想平面Ｆとして、半導体基板１２は、各仮想平面ＦがＸ線の入射方向に配される（実質的に配される）ように配置されていればよい。例えば、半導体基板１２は、Ｘ線が半導体基板１２に垂直な方向に進んで半導体基板１２の裏面１４ａから半導体基板１２に入射するように配することや、Ｘ線が直線状の開口１６に平行な方向に進んで、半導体基板１２の側部から半導体基板１２に入射するにように配することができる。
従って、トレンチ部１５は仮想平面Ｆに沿って設けられていることになる。

各フォトダイオード１１には、トレンチ部１５の内壁（側壁部及び底部）を形成する金属膜１７が設けられ、金属膜１７は、半導体基板１２の表面１４において開口１６の周囲に形成されている。トレンチ部１５の周囲には、金属膜１７全体に接するｎ型拡散層１８が設けられている。フォトダイオード１１の外側領域は、半導体基板１２の表面１４側の一部を除いて、ｐ型層１９によって構成されている。そして、各フォトダイオード１１において、ｎ型拡散層１８とｐ型層１９の間には、ｎ型拡散層１８とｐ型層１９の接合面からそれぞれの不純物濃度と電界に応じて排除された余剰キャリアが存在しない領域である空乏層２０が形成されている。よって、空乏層２０は、ｎ型拡散層１８を介してトレンチ部１５の周囲に設けられていることになる。

半導体基板１２にＸ線が入射することにより、各フォトダイオード１１において、電荷が生成され、主として空乏層２０で生成された電荷が金属膜１７を介して電極に収集される。
空乏層２０の厚み（幅）は、フォトダイオード１１に与えられる電圧に応じて変化し、最大の逆バイアス電圧が印加された際に最も厚くなる。
本実施の形態では、ｐ型層１９において、ｐ型の不純物濃度が他の領域より濃い領域が、半導体基板１２の表面１４側及び裏面１４ａ側に設けられ、そのｐ型の不純物濃度が濃い領域によって、空乏層２０が半導体基板１２の裏面１４ａに設けられた図示しない金属面に達するのを防止したり、ｐ型層１９と電極との接続を容易にしたりしている。但し、半導体基板１２の表面１４側にｐ型の不純物濃度が濃い領域を設けることは必須ではない。

トレンチ部１５は、図１、図２に示すように、左右方向（平面視して横方向）に等ピッチで形成されている。図２に示すように、トレンチ部１５の形成ピッチをＰ、トレンチ部１５の幅をＷ、最大の逆バイアス電圧を印加した状態での空乏層２０の厚みをＴとして、Ｐ＞Ｗ＋２Ｔが成立する（即ち、トレンチ部１５の形成ピッチＰは、Ｗ＋２Ｔより長い）。
半導体基板１２を、Ｐ＞Ｗ＋２Ｔが成立するように設計しているのは、最大の逆バイアス電圧を印加した状態でも、隣り合うフォトダイオード１１の空乏層２０間にｐ型層１９を存在させることで、２つの空乏層２０の接続を回避するためである。

また、半導体基板１２の厚みをＴｗとして、Ｄ≦Ｔｗ−Ｔが成立し、最大の逆バイアス電圧を印加した状態でも、半導体基板１２には、トレンチ部１５と半導体基板１２の裏面１４ａとの間に、ｎ型拡散層１８及び空乏層２０に加えｐ型層１９が存在する。トレンチ部と半導体基板の裏面間に空乏層とｐ型層が存在する場合、トレンチ部と半導体基板の裏面間に空乏層のみが存在する場合に比べ、キャリアの収集効率は向上する。

なお、本実施の形態に係る半導体基板１２は、エッチング加工や不純物のドーピング処理等によって製造可能である。
また、金属膜全体に接する層をｐ型拡散層とし、フォトダイオードの外周部を構成する層をｎ型層としたフォトダイオードを備える画素を採用してもよいことは言うまでもない。但し、半導体中のキャリアの移動度（動き易さ）は、電子の方が正孔の約２倍であり、キャリアを効率的に収集する観点においては、電子を信号電極に集めるのが好ましい。そして、金属膜全体に接する層をｐ型拡散層とし、フォトダイオードの外周部を構成する層をｎ型層とする場合も、最大の逆バイアス電圧を印加した状態で、トレンチ部と半導体基板の裏面との間に、ｐ型拡散層及び空乏層に加えｎ型層が存在するように半導体基板を設計するのが好ましい。

各画素１３には、図１に示すように、各フォトダイオード１１の金属膜１７に接続された回路部２１が設けられている。回路部２１は、各トレンチ部１５から間隔を空けた位置に配されている。回路部２１と回路部２１に最も近いトレンチ部１５との距離は、回路部２１に与えられる電圧等の使用条件及び半導体基板１２の製造プロセスに基づくデバイス特性によって決定される。
各画素１３において、トレンチ部１５及び回路部２１は、それぞれ画素１３の外縁まで距離を有する位置に設けられ、その距離をＷｅｄとして、本実施の形態では、Ｗｅｄ≧Ｐ／２が成立する。

なお、本実施の形態においては、トレンチ部１５が平面視して横方向に並んだ画素１３を採用しているが、これに限定されず、例えば、図４に示す画素２４を採用することもできる。画素２４は、図４に示すように、それぞれ金属膜２３を具備する複数のトレンチ部２２が、平面視して縦横に設けられ、画素２４の表面に直線状の複数の開口２２ａを形成している。平面視して、トレンチ部２２間の縦方向の距離は、トレンチ部２２間の横方向の距離と実質的に等しく、横方向に並んだトレンチ部２２の間にｐ型層２５が設けられているのに加え、縦方向に並んだトレンチ部２２の間にもｐ型層２５が設けられている。

各トレンチ部２２において、トレンチ部２２とｐ型層２５の間に、ｎ型拡散層及び空乏層が設けられている点は、画素１３、２４で共通している。
画素２４において、複数の画素２４を平面状に並べた半導体基板に垂直で、トレンチ部２２内に配された仮想平面を仮想平面Ｆ’として、仮想平面Ｆ’はＸ線の入射方向に配され、トレンチ部２２は仮想平面Ｆ’に沿って設けられていることとなる。なお、画素２４には、各金属膜２３に接続された回路部２６が設けられている。
なお、図１及び図４において、ｎ型拡散層１８は省略している。

また、本実施の形態では、半導体基板１２の厚みＴｗが、一般的なウエハの厚みと同レベルで略５００μｍである。Ｘ線は半導体シリコン中を数１０ｍｍ透過するため、Ｘ線の入射により効率的に電荷を生成するには、Ｘ線の入射方向に複数の半導体基板１２を並べる必要がある。
そこで、図３に示すように、複数（ｎ枚）の半導体基板１２をＸ線の入射方向に重ねることによって、センサー長をｎ×５００μｍに拡張している。センサー長は、ｎ＝２０であれば１０ｍｍとなり、ｎ＝４０であれば２０ｍｍとなる。

複数の半導体基板１２は、それぞれ平行配置された状態でＸ線の入射方向に並べられ、複数の半導体基板１２には、各半導体基板１２平面における２次元座標が同じ画素１３がそれぞれ存在する。そのため、一の半導体基板１２の二次元座標（Ｘ１、Ｙ１）に位置する画素１３を通過したＸ線は、他の半導体基板１２の二次元座標（Ｘ１、Ｙ１）に位置する画素１３を通過する。

また、隣り合う半導体基板１２は接触している必要はなく、複数の半導体基板１２の全部又は一部が半導体基板１２間に隙間を設けた状態で配されていてもよい。これは、半導体基板１２間の隙間に空気等の気体のみが存在する条件において、Ｘ線が、半導体基板１２間の隙間を通過する際に消失するエネルギーは極めて微量であり、Ｘ線の検出精度への影響が実質的に生じないためである。半導体基板間に隙間を設けられることで設計の自由度を高めることができる。

なお、図３には、上から１番目、２番目、３番目の半導体基板１２が重ねられ、上から３番目と４番目の半導体基板１２間に隙間を設けた例を記載しているが、例えば、Ｘ線の進行方向下流側の半導体基板間の隙間を、Ｘ線の進行方向上流側の半導体基板間の隙間より広くすることもできる（この場合、半導体基板は少なくとも３つあることとなる）。

また、全ての半導体基板１２において、画素１３の大きさが同じである必要はなく、各半導体基板間で画素の大きさが異なっていてもよい。
図５に示す本発明の第２の実施の形態に係るＸ線センサー２８は、半導体基板２９、３０、３１、３２が、それぞれ平行配置され、Ｘ線の入射方向において上流側から下流側に並べられている。半導体基板２９に設けられた画素３３、半導体基板３０に設けられた画素３４、半導体基板３１に設けられた画素３５及び半導体基板３２に設けられた画素３６それぞれの平面視した面積の大小関係は、画素３３＜画素３４＜画素３５＜画素３６である。

このようにＸ線の入射方向で画素の大きさを変えることにより、放射状に照射されるＸ線それぞれが所定の画素３３、３４、３５、３６を通過するようになり、結果として、Ｘ線を安定的に検出することが可能となる。なお、Ｘ線の入射方向は、半導体基板２９、３０、３１、３２の方面それぞれに対して、実質的に垂直（例えば、８９〜９１°の範囲）である。
本実施の形態において、画素３３、３４、３５、３６で、平面視して横方向の長さが異なり、縦方向の長さは同じであるが、これに限定されず、例えば、各半導体基板の画素は、横方向の長さに加え、縦方向の長さが異なっていても良い。各半導体基板の画素の大きさを拡大する割合や、どの方向に拡大するか等は、Ｘ線の発光源と半導体基板の距離等によって決定することができる。

次に、Ｘ線センサー１０の回路及びＸ線の検出方法について説明する。
画素１３の回路部２１には、図６に示すように、主として、リセット用のトランジスタ３７、ダイオード電圧を電流増幅するトランジスタ３８及び読み出し選択用のスイッチトランジスタ３９によって構成されるｐ型ＭＯＳＦＥＴが設けられている。図６において、／Ｒｓｔはリセット信号を表し、／Ｒｅｄは読み出し選択信号を表す。

回路部２１は、リセット信号がＬｏｗレベルになることで、並列接続された各フォトダイオード１１の信号検知電圧がリセット状態となり、読み出し選択信号がＬｏｗになるとトランジスタ３８の電流が、スイッチトランジスタ３９を通って、図７に示すＯｕｔノード（電流出力ノード）へ出力される。従って、回路部２１のｐ型ＭＯＳＦＥＴは、並列接続された複数のフォトダイオード１１で収集された電荷量に応じた大きさの電流信号をＯｕｔノードに出力することとなる。スイッチトランジスタ３９は、読み出し選択が必要でない回路構成の場合は不要であり、読み出し選択が必要ない場合、トランジスタ３８のドレインがそのＯｕｔノードに接続される。

回路部２１は、一般的な画素回路からなり、トランジスタ３７のドレイン電圧及びトランジスタ３８のゲード電圧の各耐圧は、フォトダイオード１１のバイアス電圧Ｖｂｉａｓが最大となった際にも破壊されないレベルであるのが好ましいが、運用にもよるので、必須ではない。
なお、ｐ型ＭＯＳＦＥＴに代えてｎ型ＭＯＳＦＥＴを採用することもできる。ｎ型ＭＯＳＦＥＴを採用する場合、各トランジスタのソースに接続される電源電圧を変更する必要があることは言うまでもない。

複数の半導体基板１２それぞれで、半導体基板１２が配された仮想面での２次元座標位置（以下、単に「２次元座標位置」とも言う）が同じ画素１３の出力側（ｐ型ＭＯＳＦＥＴの出力側）は、図７に示すように、画素１３外に設けられた共通する一つのＯｕｔノードに接続されている。
Ｘ線センサー１０は、１つの半導体基板１２が備える画素１３と同数の電流電圧変換回路４０を具備し、Ｏｕｔノードは電流電圧変換回路４０のＩＮ（入力側）に接続されている。

そのため、２次元座標位置が同じ複数の画素１３から出力される電流信号は、各Ｏｕｔノードで合算され、電流電圧変換回路４０のＩＮに入力する。Ｘ線の通過速度を考慮すれば、２次元座標位置が同じ複数の画素１３から、実質的に同じタイミングで（即ち、時間分解能における最小時間単位内に）Ｏｕｔノードに電流信号が出力される。
なお、図７の回路構成においてはスイッチトランジスタ３９は不要である。

最小時間単位内でＯｕｔノードに出力される電流信号は、一つのＸ線フォトンの合計信号と見なすことができる。なお、コンプトン散乱の散乱角によっては、２次元座標位置が同じ複数の画素１３で、発生した電荷の一部しか検知できないことがあると考えられるが、そのような場合には、周囲の画素１３による検知タイミングの同時性を後処理において評価し、検知した値を合計する設計を行えばよい。従って、シリコン中でコンプトン散乱が生じ易くなる数十ＫｅＶを超えるエネルギーのＸ線に対しても正確なフォトンカウンティングが可能となる。
そして、各画素１３から出力され特定のＯｕｔノードで合算されて電流電圧変換回路４０のＩＮに入力された電流は、電圧信号に変換され、電流電圧変換回路４０のＶｏｕｔから出力される。

各電流電圧変換回路４０のＶｏｕｔは、図７、図８に示すように、フォトカウンティング回路４１に接続されている。なお、複数の電流電圧変換回路４０はそれぞれ、別個のフォトカウンティング回路４１に接続されている。
フォトカウンティング回路４１は、図８に示すように、電流電圧変換回路４０のＶｏｕｔから出力されたアナログの電圧信号を増幅するアンプ４２と、アンプ４２で増幅されたアナログの電圧信号をデジタルデータに変換する変換回路部４３を備えている。

アンプ４２は、図９に示すように、一般的なオペアンプ４２ａ、４２ｂを具備する電圧増幅器であり、画素１３をリセットした際の信号レベルをオフセット電圧Ｖｒｅｆで調整し、画素１３のリセット時及び信号検知が無い時の出力が“０”になるようにする。変換回路部４３の分解能は、検知対象のフォトンのエネルギー分解能に対応する。
変換回路部４３の出力側には、図８に示すように、レジスタ４４が接続され、変換回路部４３の出力データは、図１０に示すクロック信号Φに同期してレジスタ４４にラッチされる。

レジスタ４４に接続されたレジスタ４５には、１クロック前の変換回路部４３からの出力データが保持され、レジスタ４４、４５は、出力側がレジスタ４６に接続された減算器４７の入力側に接続されている。減算器４７はレジスタ４４の値からレジスタ４５の値を減算し、その減算値はレジスタ４６にラッチされる。
図８に示すレジスタ４８、４９には、図１０に示すように、共通のクロック信号Φに同期して、レジスタ４６に１クロック前にラッチされていた値及びレジスタ４６に２クロック前にラッチされていた値がそれぞれラッチされる。

レジスタ４８、４９の各値は、図８に示す加算器５０によって加算され、レジスタ４６、４８からの出力データは、図８に示す零検知回路部５１、５２によって“０”であるか否かが検知される。
零検知回路部５１、５２はそれぞれ、レジスタ４６、４８からの出力データが“０”の場合“１”を出力し、それ以外の場合“０”を出力する。加算器５０の出力側には、図８に示すように、データセレクタ５３が接続されている。

データセレクタ５３は、レジスタ４６からの出力データが “０”の場合で且つレジスタ４８の出力データが“０”以外の場合に、加算器５０で加算された値を、レジスタ５４にラッチさせる。レジスタ４６の出力データが“０”以外か、レジスタ４８の出力データが “０”の場合、レジスタ５４には“０”がラッチされる。
従って、クロック信号Φに同期して全ての処理を並列して行うことができ、所謂パイプライン処理による高速演算処理を実現可能である。また、レジスタ５４には、同じ２次元座標位置の複数の画素１３に入射したＸ線のフォトンエネルギーの大きさに応じた大きさの値がラッチされる。

Ｘ線が入射するタイミングは分からないため、クロック信号Φに同期して処理する場合、２つのクロックにまたがってＸ線が検知される場合を考慮する必要がある。この点、本実施の形態では、複数のレジスタ４４、４５、４６、４８、４９、５４、減算器４７及び加算器５０等を採用して、フォトンカウンタの時間分解能における最小時間単位とクロック信号Φの一周期を同じ長さにしても、２つのクロックにまたがるタイミングで入射されたＸ線に対して、それぞれのクロックで検知された信号の差分を加算することで正確な計測を可能にしている。

レジスタ５４には、図８に示すように、デコーダ５５が接続され、デコーダ５５には、Ｘ線のフォトンエネルギーレベル毎に割り与えられた複数のカウンタ５６がゲート５７を介して接続されている。デコーダ５５は、図１０に示すように、レジスタ５４から出力される値の大きさに応じて、ゲート５７を介し、対応するカウンタ５６内の数字をカウントアップする信号を送る。
従って、各カウンタ５６には、２次元座標位置が同じ画素１３に入射して検出されたＸ線について、Ｘ線のフォトンエネルギーの大きさごとの検出回数が記憶される。なお、図１０に記載されたカウンタ０、１、５は、それぞれ、レジスタ５４から出力される値が、０、１、５である際に、カウントアップされるカウンタ５６を意味する。

各カウンタ５６は、図８、図１０に示すように、Ｃｒｓｔからのリセット信号が、計測期間開始のタイミングでＨｉｇｈレベルになることによって、ラッチしている値を“０”にリセットし、計測期間中、ＣｌｋＣからのカウントアップゲート信号がＨｉｇｈレベルになる毎に、デコーダ５５からの出力信号によるカウントアップ処理を行う。
計測期間が終了したタイミングで、Ｒｓｅｔからのデータセット信号がＨｉｇｈレベルになり、各カウンタ５６内の値が、各カウンタ５６に接続された図８に示すレジスタ５８にラッチされる。

レジスタ５８にラッチされた値は、カウント値読み出し用のクロック信号ＣｌｋＤに同期したシフト動作により、図８に示すＯＵＴｄから順次出力される。
従って、フォトカウンティング回路４１は、計測期間内（即ち、所定期間内）に２次元座標位置が同じ画素１３に入射して検出されたＸ線について、所定の大きさのフォトンエネルギーのＸ線が検出された回数を計測しＯＵＴｄから出力することとなる。検知されるフォトンエネルギーの大きさは、電流電圧変換回路４０から出力される電圧の変化量に対応しており、計測期間中に検知したその変化量ごとの出現回数がそれぞれのエネルギーごとのフォトンカウント値となる。

本実施の形態では、図１０に示すように、カウント値の読み出し処理と次の計測期間の処理を並行して実行する。そして、カウント値を１クロックで図示しない読み出し専用のレジスタへ送ることによって、効率的なフォトンカウントを可能にしている。計測期間におけるフォトダイオード１１のリセットは、定期的に行ってもよいし、各画素１３のカウント値がオーバフローした時点で行ってもよい。

以下、従来のストリップライン方式と本実施の形態の違いを説明する。
従来のストリップライン方式は、図１１に簡略化して示すように、１つの画素６０に、１つの信号検出回路が設けられている。
一方、Ｘ線センサー１０は、図１２に簡略化して示すように、従来の画素６０より小さい複数の画素１３それぞれにおいて電流を増幅し、増幅した電流を１つの電流電圧変換回路４０に出力して電圧変換する。従って、センサー長が数十mmのＸ線センサー１０は、従来のストリップライン方式のデバイスに比べ、Ｓ／Ｎ特性を大幅に改善できる。

また、第１の実施の形態で採用した図７に示す回路構成の代わりに、図１３、図１４にそれぞれ示す回路構成を採用してもよい。図１３、図１４にそれぞれ示す本発明の第３、第４の実施の形態に係るＸ線センサーの回路構成は、画素内フォトダイオードの逆バイアス時に流れる微小なリーク電流、所謂、暗電流をキャンセルして、フォトンセンシングにおけるダイナミックレンジを維持する為の回路構成である。なお、暗電流とは、フォトダイオード１１の逆バイアス時に流れる微小なリーク電流を意味する。

一般に、フォトダイオードの暗電流は、少数キャリアや接合付近の絶縁膜界面における結晶格子の欠損等によって生じ、完全に除去することはできない。暗電流は、極めて微量ながら入射Ｘ線量に関わらず（バイアス電圧と環境温度が変化しなければ）略一定であり、露光期間は入射Ｘ線量が無い状態でも、フォトダイオードの端子電圧を露光時間に比例して低下させる。従って、この暗電流による信号レベルの変動を抑制しない限り、Ｘ線検知信号のダイナミックレンジが狭くなる。

以下、図１３、図１４に示す回路について説明する。なお、第１の実施の形態と同様の構成については、同じ符号を付して詳しい説明は書略する。
図１３に示す回路構成においては、各画素１３のリセット用のトランジスタ３７に対する共通ゲート信号／Ｒｓｔをインバータ回路６１を介して与えるようにしている。

インバータ回路６１は、ｐ型ＭＯＳＦＥＴのソース電極にバイアス電圧ＶＬｂｉａｓが与えられている。バイアス電圧ＶＬｂｉａｓは、電源電圧より低く、かつ、トランジスタ３７が飽和領域で動作する電圧レベルに設定されている。その結果、インバータ回路６１は、入力信号Ｒｓｔが電源電圧レベルの場合、出力がＧｎｄレベルになり、入力信号ＲｓｔがＧｎｄレベルの場合、出力がバイアス電圧ＶＬｂｉａｓレベルになる。

従って、トランジスタ３７は、リセット時（Ｒｓｔ＝電源電圧の時）には、通常の開放（ＯＮ）状態となり、フォトダイオード１１の端子電圧をＶｐｉｘレベルへリセットし、露光期間（リセット終了時から次のリセット開始迄の期間で、Ｒｓｔ＝Ｇｎｄの期間）においては、定電流源として機能する。
トランジスタ３７が定電流源として機能する際の定電流量は、トランジスタ３７のゲートサイズ（ゲート幅／ゲート長）及びバイアス電圧ＶＬｂｉａｓの調整によって、暗電流と同等の値にすることが可能である。

図１４に示す回路構成では、各回路部７０内のダイオード端子に定電流源用のトランジスタ７１を設けている。２次元座標位置が同じ画素７２において、トランジスタ７１のゲートには、共通のバイアス電圧ＶＬｂｉａｓが与えられている。トランジスタ７１の定電流量はトランジスタ７１のゲートサイズ及びバイアス電圧ＶＬｂｉａｓによって設定できるため、暗電流によるフォトダイオード１１の端子電圧の低下を抑制することができ、ダイナミックレンジを維持することが可能である。

また、図８に示すフォトカウンティング回路４１の代わりに、図１５に示すフォトカウンティング回路８０を採用することができる。フォトカウンティング回路８０のフォトカウンティング回路４１との主な相違は、図８、図１５に示すように、レジスタ４４、４５の間に入力の一側にレジスタ４４が接続された加算器８１を設けた点、加算器８１の入力の他側に出力側が接続されたレジスタ８２を追加した点である。なお、フォトカウンティング回路８０において、フォトカウンティング回路４１と同様の構成については、同じ符号を付して詳しい説明は書略する。

これによって、レジスタ４５の値は、レジスタ８２の値分大きくなり、レジスタ４６の値は、（レジスタ４４の値）−（レジスタ４５の値）−（レジスタ８２の値）となる。従って、レジスタ８２の値をラッチ周期における暗電流による電圧低下量に調整すれば、暗電流の影響をキャンセルすることができる。
本発明の第３、第４の実施の形態に係るＸ線センサーの回路構成においては、画素１３（画素７２）間の暗電流バラツキ（主に絶縁膜界面の欠損等のバラツキに起因するもの）が、暗電流の絶対値と比べ無視できる程度に小さいものとして、そのバラツキについて詳しく述べていないが、各半導体基板１２における２次元座標位置が同じ画素１３（画素７２）間のバラツキについても、同様の回路構成でバイアス電圧ＶＬｂｉａｓ値やレジスタ８２の設置値を画素１３（画素７２）毎に調整する等によって抑制可能である。

以上、本発明の実施の形態を説明したが、本発明は、上記した形態に限定されるものでなく、要旨を逸脱しない条件の変更等は全て本発明の適用範囲である。
例えば、画素におけるトレンチ部の配置は、図１、図４に示すものに限定されない。また、トレンチ部間で、深さや半導体基板の表面に形成される開口の幅が異なっていてもよい。

１０：Ｘ線センサー、１１：フォトダイオード、１２：半導体基板、１３：画素、１４：表面、１４ａ：裏面、１５：トレンチ部、１６：開口、１７：金属膜、１８：ｎ型拡散層、１９：ｐ型層、２０：空乏層、２１：回路部、２２：トレンチ部、２２ａ：開口、２３：金属膜、２４：画素、２５：ｐ型層、２６：回路部、２８：Ｘ線センサー、２９〜３２：半導体基板、３３〜３６：画素、３７、３８：トランジスタ、３９：スイッチトランジスタ、４０：電流電圧変換回路、４１：フォトカウンティング回路、４２：アンプ、４２ａ、４２ｂ：オペアンプ、４３：変換回路部、４４、４５、４６：レジスタ、４７：減算器、４８、４９：レジスタ、５０：加算器、５１、５２：零検知回路部、５３：データセレクタ、５４：レジスタ、５５：デコーダ、５６：カウンタ、５７：ゲート、５８：レジスタ、６０：画素、６１：インバータ回路、７０：回路部、７１：トランジスタ、７２：画素、８０：フォトカウンティング回路、８１：加算器、８２：レジスタ、Ｆ、Ｆ’：仮想平面

Claims (9)

1. 複数のフォトダイオードを有する画素が複数、平面状に並べられた半導体基板を備え、該半導体基板に入射するＸ線を検出するＸ線センサーにおいて、
   前記各フォトダイオードは、前記半導体基板に垂直で前記Ｘ線の入射方向に配した仮想平面に沿って設けられ、該半導体基板の一面側に直線状の開口を形成するトレンチ部と、前記トレンチ部の周囲に設けられた空乏層とを有することを特徴とするＸ線センサー。
2. 請求項１記載のＸ線センサーにおいて、前記トレンチ部の幅をＷ、最大の逆バイアス電圧を印加した状態での前記空乏層の厚みをＴとして、前記トレンチ部の形成ピッチは、Ｗ＋２Ｔより長いことを特徴とするＸ線センサー。
3. 請求項１又は２記載のＸ線センサーにおいて、最大の逆バイアス電圧を印加した状態で、前記トレンチ部と前記半導体基板の他面との間に、ｎ型拡散層、前記空乏層及びｐ型層、もしくは、ｐ型拡散層、前記空乏層及びｎ型層が存在することを特徴とするＸ線センサー。
4. 請求項１〜３のいずれか１項に記載のＸ線センサーにおいて、前記半導体基板は複数あって、該複数の半導体基板は、それぞれ平行配置され、前記Ｘ線の入射方向に並べられていることを特徴とするＸ線センサー。
5. 請求項４記載のＸ線センサーにおいて、前記半導体基板間には、隙間が設けられていることを特徴とするＸ線センサー。
6. 請求項５記載のＸ線センサーにおいて、前記半導体基板は少なくとも３つあって、前記Ｘ線の進行方向下流側の該半導体基板間の隙間は、該Ｘ線の進行方向上流側の該半導体基板間の隙間より広いことを特徴とするＸ線センサー。
7. 請求項４〜６のいずれか１項に記載のＸ線センサーにおいて、前記複数の半導体基板それぞれで、２次元座標位置が同じ前記画素は、前記複数のフォトダイオードで収集された電荷量に応じた大きさの電流信号を出力する出力側が、該画素外に設けられた１つの電流出力ノードに接続されていることを特徴とするＸ線センサー。
8. 請求項７記載のＸ線センサーにおいて、２次元座標位置が同じ前記画素に入射して検出された前記Ｘ線について、所定の大きさのフォトンエネルギーの該Ｘ線が検出された回数を計測するフォトカウンティング回路を更に有することを特徴とするＸ線センサー。
9. 請求項８記載のＸ線センサーにおいて、前記フォトカウンティング回路は、２次元座標位置が同じ前記画素に入射して検出された前記Ｘ線について、該Ｘ線のフォトンエネルギーの大きさごとの検出回数をそれぞれ記憶する複数のカウンタを備えることを特徴とするＸ線センサー。

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