JP2017073514A - Printed-wiring board and method for manufacturing the same - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a printed-wiring board with reduced void generation.SOLUTION: A printed-wiring board 10A comprises at least a conductive layer 15A including a plurality of conductor pads 25A, and an insulating layer 16A laminated on the conductive layer 15A. A via hole 28A is formed in the insulating layer 16A so that a conductor pad 25A is exposed from the insulating layer 16A. A via conductor 18A is formed in the via hole 28A so as to come into contact with the conductor pad 25A. Surface roughness of a side wall surface 16a on which the via hole 28A is formed is smaller than surface roughness of an upper surface 16b of the insulating layer 16A.SELECTED DRAWING: Figure 1B

Description

本発明は、プリント配線板およびその製造方法に関する。   The present invention relates to a printed wiring board and a manufacturing method thereof.

従来、このような分野の技術として、例えば下記特許文献に記載されるものがある。特許文献１に記載のプリント配線板は、導体回路と絶縁層とを交互に積層してなる多層配線板であって、絶縁層には孔部（ビアホール）が設けられ、孔部の内部にはビア導体が形成されている。   Conventionally, as a technique in such a field, for example, there are those described in the following patent documents. The printed wiring board described in Patent Document 1 is a multilayer wiring board in which conductor circuits and insulating layers are alternately laminated, and a hole (via hole) is provided in the insulating layer. A via conductor is formed.

このような構成を有するプリント配線板は、セミアディティブ法（Semi Additive Process：SAP）で作製されている。具体的には、まず、樹脂材料からなる絶縁層にＣＯ₂レーザにより孔部を形成する。次に、孔部を含む絶縁層の表面に無電解Ｃｕめっき層を形成する。次に、無電解Ｃｕめっき層の上にレジストパターンを形成し、レジストパターンが形成されない部分に更に電解めっきを施す。その後、レジストパターンの除去及びエッチング処理を行う。これにより、絶縁層の孔部に導体を形成するとともに、絶縁層の上表面に導体層を形成することができる。 A printed wiring board having such a configuration is manufactured by a semi-additive process (SAP). Specifically, first, a hole is formed in an insulating layer made of a resin material by a CO ₂ laser. Next, an electroless Cu plating layer is formed on the surface of the insulating layer including the hole. Next, a resist pattern is formed on the electroless Cu plating layer, and electrolytic plating is further applied to a portion where the resist pattern is not formed. Thereafter, the resist pattern is removed and etching is performed. Thereby, while forming a conductor in the hole of an insulating layer, a conductor layer can be formed in the upper surface of an insulating layer.

特開２０１４−０６７９３０号公報JP 2014-0667930 A

しかしながら、上記プリント配線板の製造方法では、絶縁層にＣＯ₂レーザを照射することにより複数の孔部を形成している。このため、各孔部の側壁面の表面形状は安定せず、各孔部の側壁面の表面粗さは、絶縁層の上表面の表面粗さよりも大きくなる傾向にある。得られた孔部には導体が形成されるが、孔部の側壁面の表面粗さは大きいため、導体と孔部の側壁面との間にはボイドが形成されることが想定される。 However, in the printed wiring board manufacturing method, the insulating layer is irradiated with a CO ₂ laser to form a plurality of holes. For this reason, the surface shape of the side wall surface of each hole is not stable, and the surface roughness of the side wall surface of each hole tends to be larger than the surface roughness of the upper surface of the insulating layer. A conductor is formed in the obtained hole, but since the surface roughness of the side wall surface of the hole is large, it is assumed that a void is formed between the conductor and the side wall surface of the hole.

上記課題を解決する本発明のプリント配線板は、複数の導体パッドを有した第１導体層と、前記第１導体層の上に積層された絶縁層と、を少なくとも備えたプリント配線板において、前記絶縁層には、前記導体パッドが前記絶縁層から露出するように孔部が形成され、前記孔部内には、前記導体パッドに接触するように導体が形成されており、前記孔部を形成する側壁面の表面粗さは、前記絶縁層の上表面の表面粗さよりも小さい。   The printed wiring board of the present invention that solves the above problems is a printed wiring board comprising at least a first conductor layer having a plurality of conductor pads, and an insulating layer laminated on the first conductor layer. A hole is formed in the insulating layer such that the conductor pad is exposed from the insulating layer, and a conductor is formed in the hole so as to contact the conductor pad, thereby forming the hole. The surface roughness of the side wall surface is smaller than the surface roughness of the upper surface of the insulating layer.

また、本発明のプリント配線板の製造方法は、複数の導体パッドを有した第１導体層と、前記第１導体層の上に積層された絶縁層と、を少なくとも備えたプリント配線板の製造方法において、前記第１導体層を形成する工程と、前記導体パッドの上表面に、高分子樹脂からなるポスト材を形成する工程と、前記ポスト材とともに前記第１導体層を覆うように、前記絶縁層を形成する工程と、前記絶縁層の表面から前記ポスト材の表面が露出するように、前記絶縁層の表層を除去する工程と、前記ポスト材を少なくとも溶解する溶解液を用いて、前記絶縁層からポスト材を除去することにより、前記導体パッドが前記絶縁層から露出するように、前記絶縁層に孔部を形成する工程と、前記導体パッドに接触するように、前記孔部に導体を充填する工程と、を含む。   Moreover, the method for producing a printed wiring board according to the present invention is a production of a printed wiring board comprising at least a first conductor layer having a plurality of conductor pads and an insulating layer laminated on the first conductor layer. In the method, the step of forming the first conductor layer, the step of forming a post material made of a polymer resin on the upper surface of the conductor pad, and the first conductor layer together with the post material so as to cover the first conductor layer Using a step of forming an insulating layer, a step of removing a surface layer of the insulating layer so that a surface of the post material is exposed from a surface of the insulating layer, and a solution that dissolves at least the post material, Forming a hole in the insulating layer so that the conductor pad is exposed from the insulating layer by removing the post material from the insulating layer; and a conductor in the hole so as to be in contact with the conductor pad. Fill And a step, a.

本発明に係るプリント配線板によれば、導体と孔部の側壁面との間において形成されるボイドが少ない。さらに、本発明に係るプリント配線板の製造方法によれば、このようなプリント配線板を簡単に製造することができる。   According to the printed wiring board of the present invention, there are few voids formed between the conductor and the side wall surface of the hole. Furthermore, according to the method for manufacturing a printed wiring board according to the present invention, such a printed wiring board can be easily manufactured.

第１実施形態に係るプリント配線板を示す模式的断面図である。It is a typical sectional view showing the printed wiring board concerning a 1st embodiment. 第１実施形態に係るプリント配線板の絶縁層に形成されたビアホールの拡大断面図である。It is an expanded sectional view of the via hole formed in the insulating layer of the printed wiring board concerning a 1st embodiment. 図１に示すプリント配線板の製造方法を説明する工程図である。It is process drawing explaining the manufacturing method of the printed wiring board shown in FIG. 図１に示すプリント配線板の製造方法を説明する工程図である。It is process drawing explaining the manufacturing method of the printed wiring board shown in FIG. 図１に示すプリント配線板の製造方法を説明する工程図である。It is process drawing explaining the manufacturing method of the printed wiring board shown in FIG. 図１に示すプリント配線板の製造方法を説明する工程図である。It is process drawing explaining the manufacturing method of the printed wiring board shown in FIG. 図１に示すプリント配線板の製造方法を説明する工程図である。It is process drawing explaining the manufacturing method of the printed wiring board shown in FIG. 図１に示すプリント配線板の製造方法を説明する工程図である。It is process drawing explaining the manufacturing method of the printed wiring board shown in FIG. 図１に示すプリント配線板の製造方法を説明する工程図である。It is process drawing explaining the manufacturing method of the printed wiring board shown in FIG. 図１に示すプリント配線板の製造方法を説明する工程図である。It is process drawing explaining the manufacturing method of the printed wiring board shown in FIG. 図１に示すプリント配線板の製造方法を説明する工程図である。It is process drawing explaining the manufacturing method of the printed wiring board shown in FIG. 第２実施形態に係るプリント配線板を示す模式的断面図である。It is typical sectional drawing which shows the printed wiring board which concerns on 2nd Embodiment. 図３に示すプリント配線板の製造方法を説明する工程図である。It is process drawing explaining the manufacturing method of the printed wiring board shown in FIG. 図３に示すプリント配線板の製造方法を説明する工程図である。It is process drawing explaining the manufacturing method of the printed wiring board shown in FIG. 図３に示すプリント配線板の製造方法を説明する工程図である。It is process drawing explaining the manufacturing method of the printed wiring board shown in FIG. 図３に示すプリント配線板の製造方法を説明する工程図である。It is process drawing explaining the manufacturing method of the printed wiring board shown in FIG. 図３に示すプリント配線板の製造方法を説明する工程図である。It is process drawing explaining the manufacturing method of the printed wiring board shown in FIG. 図３に示すプリント配線板の製造方法を説明する工程図である。It is process drawing explaining the manufacturing method of the printed wiring board shown in FIG. 図３に示すプリント配線板の製造方法を説明する工程図である。It is process drawing explaining the manufacturing method of the printed wiring board shown in FIG. 図３に示すプリント配線板の製造方法を説明する工程図である。It is process drawing explaining the manufacturing method of the printed wiring board shown in FIG. 図３に示すプリント配線板の変形例を示す模式的断面図である。It is typical sectional drawing which shows the modification of the printed wiring board shown in FIG. 第３実施形態に係るプリント配線板を示す模式的断面図である。It is a typical sectional view showing the printed wiring board concerning a 3rd embodiment. 図６に示すプリント配線板の変形例を示す模式的断面図である。It is typical sectional drawing which shows the modification of the printed wiring board shown in FIG. 図７に示すプリント配線板の変形例を示す模式的断面図である。It is typical sectional drawing which shows the modification of the printed wiring board shown in FIG. 実施例に係るプリント配線板の製造工程を説明した写真である。It is the photograph explaining the manufacturing process of the printed wiring board based on an Example.

以下、図面を参照して本発明に係るプリント配線板及びその製造方法の実施形態について説明する。図面の説明において同一の要素には同一符号または末尾のアルファベットのみを変更した符号を付し、重複説明は省略する。   Embodiments of a printed wiring board and a manufacturing method thereof according to the present invention will be described below with reference to the drawings. In the description of the drawings, the same elements are denoted by the same reference numerals or reference numerals in which only the alphabet at the end is changed, and redundant description is omitted.

＜第１実施形態＞
１．プリント配線板１０Ａについて
図１Ａに示すように、本実施形態に係るプリント配線板１０Ａは、実装部品を表面に搭載し、その部品間を配線で接続することで電子回路を構成する配線板である。プリント配線板１０Ａには、はんだバンプ（図示せず）等を介して、たとえば、ＭＰＵ、またはＤＲＡＭなどの半導体素子が実装される。 <First Embodiment>
1. About Printed Wiring Board 10A As shown in FIG. 1A, the printed wiring board 10A according to the present embodiment is a wiring board that constitutes an electronic circuit by mounting mounted components on the surface and connecting the components by wiring. . For example, a semiconductor element such as an MPU or a DRAM is mounted on the printed wiring board 10A via a solder bump (not shown).

具体的には、プリント配線板１０Ａは、コア基板１１を挟んで、その上に絶縁層と導体層とを交互に積層してなるビルドアップ多層積層配線板である。コア基板１１にはスルーホール１３が形成され、スルーホール１３はスルーホール導体１２が充填されている。コア基板１１の両側の導体層１５Ａは、スルーホール導体１２を介して電気的に接続されている。本実施形態では、プリント配線板１０Ａは、コア基板１１の中心軸ＣＬを挟んで、上下対称の構造になっている。したがって、以下の説明においては、中心軸ＣＬよりも上側（片側）のみを説明する。なお、本実施形態では、プリント配線板１０Ａは、中心軸ＣＬを挟んで上下対称の構造となっているが、接続される実装部品に合わせて、非対称の構造であってもよく、その構造は限定されるものではない。   Specifically, the printed wiring board 10 </ b> A is a build-up multilayer laminated wiring board in which an insulating layer and a conductor layer are alternately laminated on the core substrate 11. A through hole 13 is formed in the core substrate 11, and the through hole 13 is filled with a through hole conductor 12. The conductor layers 15 </ b> A on both sides of the core substrate 11 are electrically connected through the through-hole conductors 12. In the present embodiment, the printed wiring board 10 </ b> A has a vertically symmetrical structure with the central axis CL of the core substrate 11 in between. Therefore, in the following description, only the upper side (one side) from the center axis CL will be described. In the present embodiment, the printed wiring board 10A has a vertically symmetric structure with the central axis CL interposed therebetween, but may have an asymmetric structure in accordance with a mounted component to be connected. It is not limited.

コア基板１１の表面には、導体層１５Ａが、スルーホール導体１２と一体的に形成されている。導体層１５Ａの上には、絶縁層１６Ａ、導体層１５Ｂ、絶縁層１６Ｂ、および導体層１５Ｃの順に、これらの層が形成されている。各絶縁層１６Ａ（１６Ｂ）には、各絶縁層１６Ａ（１６Ｂ）の上下に形成された導体層１５Ａ，１５Ｂ（１５Ｂ，１５Ｃ）に電気的に接続するように、ビア導体１８Ａ（１８Ｂ）が形成されている。ビア導体１８Ａ，１８Ｂは、プリント配線板１０Ａの厚さ方向に沿って形成されている。   A conductor layer 15 </ b> A is formed integrally with the through-hole conductor 12 on the surface of the core substrate 11. On the conductor layer 15A, the insulating layer 16A, the conductor layer 15B, the insulating layer 16B, and the conductor layer 15C are formed in this order. Via conductors 18A (18B) are formed in each insulating layer 16A (16B) so as to be electrically connected to conductor layers 15A and 15B (15B and 15C) formed above and below each insulating layer 16A (16B). Has been. The via conductors 18A and 18B are formed along the thickness direction of the printed wiring board 10A.

各導体層１５Ａ〜１５Ｃは、無電解めっき層１５ａおよび電気めっき層１５ｂが順次積層された層である（例えば図２Ｂ，図２Ｉ参照）。無電解めっき層１５ａは、電気めっき層１５ｂを形成するためのいわゆるシード層である。無電解めっき層１５ａは、銅、チタン、チタン化合物（たとえばチタンナイトライド）、ニッケル、およびクロムから選択された少なくとも１種を主材として含む。本実施形態では、シード層として、無電解めっき層１５ａを形成したが、シード層を、例えばスパッタリング等により形成してもよい。電気めっき層１５ｂは、電気銅めっきにより形成された層である。なお、絶縁層１６Ａ，１６Ｂの材質は、後述する製造方法において、詳述する。   Each of the conductor layers 15A to 15C is a layer in which an electroless plating layer 15a and an electroplating layer 15b are sequentially stacked (see, for example, FIGS. 2B and 2I). The electroless plating layer 15a is a so-called seed layer for forming the electroplating layer 15b. The electroless plating layer 15a includes at least one selected from copper, titanium, a titanium compound (for example, titanium nitride), nickel, and chromium as a main material. In the present embodiment, the electroless plating layer 15a is formed as the seed layer, but the seed layer may be formed by sputtering, for example. The electroplating layer 15b is a layer formed by electrolytic copper plating. The materials of the insulating layers 16A and 16B will be described in detail in the manufacturing method described later.

導体層１５Ａ〜１５Ｃは、それぞれ対応する導体パッド２５Ａ〜２５Ｃと、配線３５Ａ〜３５Ｃを備えている。本実施形態では、導体層１５Ｂ（１５Ｃ）の導体パッド２５Ｂ，２５Ｂ（２５Ｃ，２５Ｃ）間の配線３５Ｂ（３５Ｃ）のＬ／Ｓ（ラインアンドスペース）は、導体層１５Ａのものよりも小さい。しかしながら、これに限定されるものではなく、すべての導体層１５Ａ〜１５Ｂの配線３５Ａ〜３５ＣのＬ／Ｓが同じであってもよい。   The conductor layers 15A to 15C respectively include corresponding conductor pads 25A to 25C and wirings 35A to 35C. In the present embodiment, the L / S (line and space) of the wiring 35B (35C) between the conductor pads 25B and 25B (25C and 25C) of the conductor layer 15B (15C) is smaller than that of the conductor layer 15A. However, the present invention is not limited to this, and the L / S of the wirings 35A to 35C of all the conductor layers 15A to 15B may be the same.

図１Ｂは、絶縁層１６Ａに形成されたビアホール２８Ａの拡大断面図である。この図面では、ビアホール２８Ａ内に充填されるビア導体１８Ａを省略している。図１Ｂに示すように、絶縁層１６Ａには、導体パッド２５Ａの上表面２５ｆが絶縁層１６Ａから露出するように、ビアホール（孔部）２８Ａが形成されている。ビアホール２８Ａには、上述した、ビア導体１８Ａが形成される（図１Ａ参照）。なお、本発明の「第１導体層」が、「導体層１５Ａ」に相当する。   FIG. 1B is an enlarged cross-sectional view of the via hole 28A formed in the insulating layer 16A. In this drawing, the via conductor 18A filled in the via hole 28A is omitted. As shown in FIG. 1B, a via hole (hole) 28A is formed in the insulating layer 16A so that the upper surface 25f of the conductor pad 25A is exposed from the insulating layer 16A. The via conductor 18A described above is formed in the via hole 28A (see FIG. 1A). The “first conductor layer” of the present invention corresponds to the “conductor layer 15A”.

本実施形態では、ビアホール２８Ａの開口縁の直径は、１〜１００μｍの範囲にある。ビアホール２８Ａは、絶縁層１６Ａの厚さ方向に沿って拡径するように、形成されているが、絶縁層１６Ａの厚さ方向に沿って同じ径であってもよい。ビアホール２８Ａの側壁面１６ａと、導体パッド２５Ａの上表面２５ｆとのなす角度は、９０°〜１２０°の範囲にある。   In the present embodiment, the diameter of the opening edge of the via hole 28A is in the range of 1 to 100 μm. The via hole 28A is formed so as to increase in diameter along the thickness direction of the insulating layer 16A, but may have the same diameter along the thickness direction of the insulating layer 16A. The angle formed between the side wall surface 16a of the via hole 28A and the upper surface 25f of the conductor pad 25A is in the range of 90 ° to 120 °.

ビアホール２８Ａを形成する側壁面１６ａの表面粗さは、絶縁層１６Ａの上表面１６ｂの表面粗さよりも小さい。これにより、図１Ａに示すように、絶縁層１６Ａの上表面１６ｂに形成される導体層１５Ｂの密着性を高めることができる。一方、ビア導体１８Ａとビアホール２８Ａの側壁面１６ａとの間には、ボイドがほとんど形成されていない。   The surface roughness of the side wall surface 16a forming the via hole 28A is smaller than the surface roughness of the upper surface 16b of the insulating layer 16A. Thereby, as shown to FIG. 1A, the adhesiveness of the conductor layer 15B formed in the upper surface 16b of 16 A of insulating layers can be improved. On the other hand, almost no void is formed between the via conductor 18A and the side wall surface 16a of the via hole 28A.

このような効果を発現するには、例えば、ビアホール２８Ａを形成する側壁面１６ａの十点表面粗さＲｚは、０．１〜２．０μｍの範囲にあり、絶縁層１６Ａの上表面１６ｂの十点表面粗さＲｚは、１．０〜５．０μｍの範囲にあることが好ましい。   In order to exhibit such an effect, for example, the ten-point surface roughness Rz of the side wall surface 16a forming the via hole 28A is in the range of 0.1 to 2.0 μm, and the tenth surface roughness 16b of the upper surface 16b of the insulating layer 16A. The point surface roughness Rz is preferably in the range of 1.0 to 5.0 μm.

ビアホール２８Ａを形成する側壁面１６ａの十点表面粗さＲｚが０．１μｍ未満である場合には、ビア導体１８Ａと絶縁層１６Ａの側壁面１６ａの密着性が低下するおそれがある。一方、ビアホール２８Ａを形成する側壁面１６ａの十点表面粗さＲｚが、２．０μｍを超えた場合には、ビア導体１８Ａと絶縁層１６Ａの側壁面１６ａとの間にボイドが形成されるおそれがある。   When the ten-point surface roughness Rz of the sidewall surface 16a forming the via hole 28A is less than 0.1 μm, the adhesion between the via conductor 18A and the sidewall surface 16a of the insulating layer 16A may be reduced. On the other hand, if the ten-point surface roughness Rz of the side wall surface 16a forming the via hole 28A exceeds 2.0 μm, a void may be formed between the via conductor 18A and the side wall surface 16a of the insulating layer 16A. There is.

絶縁層１６Ａの上表面１６ｂの十点表面粗さＲｚが１．０μｍ未満である場合には、絶縁層１６Ａの上表面１６ｂに形成される導体層１５Ｂと密着性が低下するおそれがある。一方、絶縁層１６Ａの上表面１６ｂの十点表面粗さＲｚが５．０μｍを超えた場合には、絶縁層１６Ａの上表面１６ｂと導体層１５Ｂとの間にボイドが形成されるおそれがある。   If the ten-point surface roughness Rz of the upper surface 16b of the insulating layer 16A is less than 1.0 μm, the adhesion with the conductor layer 15B formed on the upper surface 16b of the insulating layer 16A may be reduced. On the other hand, when the ten-point surface roughness Rz of the upper surface 16b of the insulating layer 16A exceeds 5.0 μm, a void may be formed between the upper surface 16b of the insulating layer 16A and the conductor layer 15B. .

なお、ビアホール２８Ａを形成する側壁面１６ａの前記表面粗さを、中心線平均粗さＲａで表現すると、０．０１〜０．２０μｍの範囲となる。一方、絶縁層１６Ａの上表面１６ｂの前記表面粗さを、中心線平均粗さＲａで表現すると、０．１０〜０．５０μｍの範囲となる。   When the surface roughness of the side wall surface 16a forming the via hole 28A is expressed by the center line average roughness Ra, the surface roughness is in the range of 0.01 to 0.20 μm. On the other hand, when the surface roughness of the upper surface 16b of the insulating layer 16A is expressed by the center line average roughness Ra, it is in the range of 0.10 to 0.50 μm.

絶縁層１６Ａを構成する高分子樹脂には、熱硬化性樹脂である、エポキシ系樹脂、液晶ポリマー、ポリイミド系樹脂、またはアクリル系樹脂等を挙げることができる。絶縁層１６Ａを構成する高分子樹脂には、さらに絶縁性の無機材料からなるフィラー（無機粒子）を含有していてもよい。これにより、絶縁層１６Ａの熱膨張および熱収縮を低減することができる。より好ましく、絶縁層１６Ａは、熱膨張係数が１〜５０ｐｐｍ／Ｋの範囲にある材料であることが好ましい。   Examples of the polymer resin that constitutes the insulating layer 16A include thermosetting resins such as epoxy resins, liquid crystal polymers, polyimide resins, and acrylic resins. The polymer resin constituting the insulating layer 16A may further contain a filler (inorganic particles) made of an insulating inorganic material. Thereby, thermal expansion and thermal contraction of the insulating layer 16A can be reduced. More preferably, the insulating layer 16A is a material having a thermal expansion coefficient in the range of 1 to 50 ppm / K.

本実施形態では、絶縁層１６Ａについて詳述したが、絶縁層１６Ｂに形成されるビアホールの形状、ビアホールの側壁面と絶縁層１６Ｂの上表面との表面粗さ、および絶縁層１６Ｂの材質等も、絶縁層１６Ａのものと同様であってもよい。   Although the insulating layer 16A has been described in detail in the present embodiment, the shape of the via hole formed in the insulating layer 16B, the surface roughness between the side wall surface of the via hole and the upper surface of the insulating layer 16B, the material of the insulating layer 16B, and the like are also included. It may be the same as that of the insulating layer 16A.

２．プリント配線板１０Ａの製造方法について
以下に図１に示すプリント配線板１０Ａの製造方法を説明する。
まず、ガラス繊維布からなる芯材にエポキシ系樹脂が含浸されたコア基板１１を準備する。コア基板１１の両面である主面にはそれぞれ銅箔が形成されている（図示せず）。次に、コア基板１１に、スルーホール１３を形成する。具体的には、ＣＯ_２レーザを用いて、コア基板１１の両面から交互にレーザを照射することで、コア基板１１にスルーホール１３を形成する（図２Ａ参照）。スルーホール１３の形成後に、コア基板１１を所定濃度の過マンガン酸水溶液に浸漬し、デスミア処理を行うことが好ましい。このようにデスミア処理を行うことで、不要な導通（ショート）を抑制することができる。 2. About the manufacturing method of 10 A of printed wiring boards The manufacturing method of 10 A of printed wiring boards shown in FIG. 1 below is demonstrated.
First, a core substrate 11 in which a core material made of glass fiber cloth is impregnated with an epoxy resin is prepared. Copper foils are formed on the main surfaces, which are both surfaces of the core substrate 11 (not shown). Next, the through hole 13 is formed in the core substrate 11. Specifically, a through hole 13 is formed in the core substrate 11 by alternately irradiating laser from both surfaces of the core substrate 11 using a CO ₂ laser (see FIG. 2A). After the through hole 13 is formed, the core substrate 11 is preferably immersed in a permanganate aqueous solution having a predetermined concentration and subjected to desmear treatment. By performing the desmear process in this way, unnecessary conduction (short circuit) can be suppressed.

次に、図２Ｂに示すように、コア基板１１の表面に導体層１５Ａを形成する。具体的には、無電解めっき液にコア基板１１を浸漬し、銅箔が形成されたコア基板１１に無電解めっき層１５ａを形成し、スルーホール１３の内面にも、無電解めっき層１５ａを形成する。   Next, as illustrated in FIG. 2B, a conductor layer 15 </ b> A is formed on the surface of the core substrate 11. Specifically, the core substrate 11 is immersed in an electroless plating solution, the electroless plating layer 15a is formed on the core substrate 11 on which the copper foil is formed, and the electroless plating layer 15a is also formed on the inner surface of the through hole 13. Form.

続いて、無電解めっき層１５ａの上に所定パターンのレジスト層を形成する（図示せず）。次に、レジスト層で覆われていない無電解めっき層１５ａの部分に電気めっき層１５ｂを形成し、スルーホール１３にスルーホール導体１２を形成する。   Subsequently, a resist layer having a predetermined pattern is formed on the electroless plating layer 15a (not shown). Next, the electroplating layer 15 b is formed in the portion of the electroless plating layer 15 a that is not covered with the resist layer, and the through-hole conductor 12 is formed in the through hole 13.

続いて、レジスト層を除去し、無電解めっき層１５ａの露出した部分と共に銅箔を除去する。このようにして、無電解めっき層１５ａおよび電気めっき層１５ｂにより、導体層１５Ａが形成される。導体層１５Ａには、配線３５Ａと導体パッド２５Ａが形成される（図２Ｂ参照）。   Subsequently, the resist layer is removed, and the copper foil is removed together with the exposed portion of the electroless plating layer 15a. In this way, the conductor layer 15A is formed by the electroless plating layer 15a and the electroplating layer 15b. In the conductor layer 15A, wirings 35A and conductor pads 25A are formed (see FIG. 2B).

次に、図２Ｃに示すように、導体パッド２５Ａの上表面に、高分子樹脂からなるポスト材４０を形成する。具体的には、まず、導体パッド２５Ａの上表面に、紫外線により硬化する感光性樹脂（感光性レジスト）からなる感光性樹脂層を被覆する。次に、感光性樹脂層のうちポスト材４０を形成する部分に、紫外線を照射することにより、感光性樹脂を硬化させ、ポスト材４０を形成する。   Next, as shown in FIG. 2C, a post material 40 made of a polymer resin is formed on the upper surface of the conductor pad 25A. Specifically, first, a photosensitive resin layer made of a photosensitive resin (photosensitive resist) that is cured by ultraviolet rays is coated on the upper surface of the conductor pad 25A. Next, the photosensitive resin is cured by irradiating the portion of the photosensitive resin layer where the post material 40 is formed with ultraviolet rays, thereby forming the post material 40.

具体的には、導体パッド２５Ａの上表面に接触する基端部から先端部まで同じ径または拡径するように、ポスト材４０を形成する。より具体的には、ポスト材４０の側面と、導体パッド２５Ａの上表面とのなす角度が、６０°〜９０°の範囲となるように、ポスト材４０を形成する。これにより、後述する溶解液により、絶縁層１６Ａからポスト材４０を簡単に除去することができる。   Specifically, the post member 40 is formed so as to have the same diameter or an increased diameter from the base end portion that contacts the upper surface of the conductor pad 25A to the tip end portion. More specifically, the post material 40 is formed so that the angle formed between the side surface of the post material 40 and the upper surface of the conductor pad 25A is in the range of 60 ° to 90 °. Thereby, the post material 40 can be easily removed from the insulating layer 16 </ b> A by a solution described later.

上述した感光性樹脂には、具体的には、感光性アクリル系樹脂、感光性ポリイミド系樹脂、感光性ポリベンゾオキサゾール系樹脂、感光性フェノール系樹脂、感光性エポキシ系樹脂、感光性シクロオレフィン系樹脂、または、感光性ベンゾシクロブテン系樹脂などの感光性レジストを挙げることができる。   Specific examples of the photosensitive resin include photosensitive acrylic resins, photosensitive polyimide resins, photosensitive polybenzoxazole resins, photosensitive phenol resins, photosensitive epoxy resins, and photosensitive cycloolefin resins. A photosensitive resist such as a resin or a photosensitive benzocyclobutene resin can be used.

特に、後述する絶縁層１６Ａを積層した際に、絶縁層１６Ａ（未硬化の熱硬化性樹脂）により変形せず、ポスト材４０の形状を維持することができる硬さを有した感光性樹脂を選定することが好ましい。具体的には、ポスト材４０（硬化後の感光性樹脂）のビッカース硬さは、Ｈｖ１５〜８０の範囲にあることが好ましい。ポスト材４０のビッカース硬さが、Ｈｖ１５未満である場合には、ポスト材４０の形状を保持しつつ、絶縁層１６Ａをポスト材４０に被覆することが難しい。一方、ポスト材４０のビッカース硬さが、Ｈｖ８０を超えた場合には、ポスト材４０が、絶縁層１６Ａから除去し難くなる。   In particular, when an insulating layer 16A described later is laminated, a photosensitive resin having a hardness capable of maintaining the shape of the post material 40 without being deformed by the insulating layer 16A (uncured thermosetting resin). It is preferable to select. Specifically, the Vickers hardness of the post material 40 (photosensitive resin after curing) is preferably in the range of Hv15-80. When the Vickers hardness of the post material 40 is less than Hv15, it is difficult to cover the post material 40 with the insulating layer 16A while maintaining the shape of the post material 40. On the other hand, when the Vickers hardness of the post material 40 exceeds Hv80, the post material 40 is difficult to remove from the insulating layer 16A.

導体パッド２５Ａの上表面からポスト材４０の先端部（上表面）までのポスト材４０の高さ（後述する絶縁層１６Ａの研磨後のポスト材４０の高さ）は、プリント配線板１０Ａの絶縁層１６Ａの層厚さと略同じであり、５μｍ以下であることが好ましい。ポスト材４０の高さをこの範囲とすることにより、絶縁層１６Ａに、好適なビアホールを形成することができる。ここで、高さが５μｍを超えるポスト材４０は、ポスト材４０を溶解する溶解液（例えば過マンガン酸水溶液）で、絶縁層１６Ａから除去することは難しいことがある。   The height of the post material 40 from the upper surface of the conductor pad 25A to the tip (upper surface) of the post material 40 (the height of the post material 40 after polishing of an insulating layer 16A described later) is the insulation of the printed wiring board 10A. It is substantially the same as the layer thickness of the layer 16A, and is preferably 5 μm or less. By setting the height of the post member 40 within this range, a suitable via hole can be formed in the insulating layer 16A. Here, the post material 40 having a height exceeding 5 μm may be difficult to remove from the insulating layer 16 </ b> A with a solution (for example, an aqueous permanganate solution) that dissolves the post material 40.

さらに、ポスト材４０の先端部（先端面）の直径（好ましくは後述する絶縁層１６Ａの研磨後の直径）は、１〜１００μｍであることが好ましい。ここで、ポスト材４０の先端部の直径が１μｍ未満である場合、後述する絶縁層１６Ａを積層する際に、ポスト材４０が導体層１５Ａから剥離するおそれがある。   Furthermore, the diameter (preferably the diameter after polishing of the insulating layer 16A described later) of the tip portion (tip surface) of the post member 40 is preferably 1 to 100 μm. Here, when the diameter of the tip portion of the post material 40 is less than 1 μm, the post material 40 may be peeled off from the conductor layer 15A when an insulating layer 16A described later is laminated.

次に、図２Ｄに示すように、ポスト材４０とともに導体層１５Ａを覆うように、絶縁層１６Ａを形成する。ここで、絶縁層１６Ａを構成する高分子樹脂には、熱硬化性樹脂である、エポキシ系樹脂、液晶ポリマー、ポリイミド系樹脂、またはアクリル系樹脂等を挙げることができる。   Next, as illustrated in FIG. 2D, the insulating layer 16 </ b> A is formed so as to cover the conductor layer 15 </ b> A together with the post material 40. Here, examples of the polymer resin constituting the insulating layer 16A include a thermosetting resin such as an epoxy resin, a liquid crystal polymer, a polyimide resin, or an acrylic resin.

ここで、図２Ｄに示すように、ポスト材４０には、絶縁層１６Ａの一部（表層）が被覆される。したがって、図２Ｅに示すように、後述するポスト材４０を除去する前に、絶縁層１６Ａの表層を除去し、ポスト材４０の上表面４１を露出させる。絶縁層１６Ａの表層を除去する方法は、ポスト材４０の上表面４１を露出させることができるのであれば、例えば機械研磨、化学研磨等、特に限定されるものではない。このように、絶縁層１６Ａの表層を除去し、ポスト材４０の上表面４１を露出させるので、後述する溶解液でポスト材４０を効率的に除去することができる。   Here, as shown in FIG. 2D, the post material 40 is covered with a part (surface layer) of the insulating layer 16A. Therefore, as shown in FIG. 2E, before the post material 40 described later is removed, the surface layer of the insulating layer 16A is removed to expose the upper surface 41 of the post material 40. The method for removing the surface layer of the insulating layer 16A is not particularly limited as long as the upper surface 41 of the post member 40 can be exposed, for example, mechanical polishing, chemical polishing, or the like. Thus, since the surface layer of the insulating layer 16A is removed and the upper surface 41 of the post material 40 is exposed, the post material 40 can be efficiently removed with a solution to be described later.

次に、図２Ｆに示すように、導体パッド２５Ａの上表面２５ｆが絶縁層１６Ａから露出するように、ポスト材４０を除去する。より具体的には、ポスト材４０を除去する工程において、絶縁層１６Ａの上表面１６ｂとともに露出したポスト材４０の上表面４１に、溶解液を接触させる（図２Ｇ左図参照）。これにより、ポスト材４０の少なくとも一部を溶解し、ポスト材４０を絶縁層１６Ａから除去し、絶縁層１６Ａに、ビアホール（孔部）２８Ａが形成される（図２Ｇ右図参照）。   Next, as shown in FIG. 2F, the post material 40 is removed so that the upper surface 25f of the conductor pad 25A is exposed from the insulating layer 16A. More specifically, in the step of removing the post material 40, the solution is brought into contact with the upper surface 41 of the post material 40 exposed together with the upper surface 16b of the insulating layer 16A (see the left diagram in FIG. 2G). As a result, at least part of the post material 40 is dissolved, the post material 40 is removed from the insulating layer 16A, and a via hole (hole) 28A is formed in the insulating layer 16A (see the right figure in FIG. 2G).

具体的には、ポスト材４０の上表面４１が露出した絶縁層１６Ａの表面全体に、過マンガン酸水溶液などの溶解液を接触させる。これにより、各ポスト材４０の高分子樹脂が溶解し、ポスト材４０を除去することができる。   Specifically, a solution such as a permanganic acid aqueous solution is brought into contact with the entire surface of the insulating layer 16A where the upper surface 41 of the post member 40 is exposed. Thereby, the polymer resin of each post material 40 is dissolved, and the post material 40 can be removed.

ここで、絶縁層１６Ａの上表面１６ｂは、ポスト材４０が除去されるまで、常時、溶解液に晒されて溶解する。一方、ビアホール２８Ａの側壁面１６ａとなる部分は、ポスト材４０が接していため、この部分は徐々に溶解する。このような結果、図２Ｇの右図に示すように、ビアホール２８Ａを形成する側壁面１６ａの表面粗さを、絶縁層１６Ａの上表面１６ｂの表面粗さよりも小さくすることができる。なお、ポスト材４０は、溶解液ですべて溶解される必要はなく、絶縁層１６Ａからポスト材が脱落する程度に、溶解されればよい。   Here, the upper surface 16b of the insulating layer 16A is always exposed to the dissolving solution and dissolved until the post material 40 is removed. On the other hand, since the post material 40 is in contact with the portion that becomes the side wall surface 16a of the via hole 28A, this portion is gradually dissolved. As a result, as shown in the right diagram of FIG. 2G, the surface roughness of the side wall surface 16a forming the via hole 28A can be made smaller than the surface roughness of the upper surface 16b of the insulating layer 16A. Note that the post material 40 does not need to be completely dissolved in the solution, and may be dissolved to such an extent that the post material is removed from the insulating layer 16A.

このような表面粗さの関係を満たすことにより、ビアホール２８Ａ内にビア導体１８Ａを形成する際に、ビア導体１８Ａとビアホール２８Ａの側壁面１６ａとの間にボイドが形成されることを低減することができる。一方、絶縁層１６Ａの上表面１６ｂに積層する導体層１５Ｂの密着性を確保することができる。   By satisfying such a surface roughness relationship, when the via conductor 18A is formed in the via hole 28A, the formation of voids between the via conductor 18A and the side wall surface 16a of the via hole 28A is reduced. Can do. On the other hand, the adhesion of the conductor layer 15B laminated on the upper surface 16b of the insulating layer 16A can be ensured.

次に、図２Ｈに示すように、導体パッド２５Ａの上表面２５ｆと共に絶縁層１６Ａの表面に、無電解めっき層１５ａを形成する。無電解めっき層１５ａの形成方法は、導体層１５Ａの無電解めっき層１５ａと同様である。   Next, as shown in FIG. 2H, an electroless plating layer 15a is formed on the surface of the insulating layer 16A together with the upper surface 25f of the conductor pad 25A. The formation method of the electroless plating layer 15a is the same as that of the electroless plating layer 15a of the conductor layer 15A.

次に、図２Ｉに示すようにして、ビア導体１８Ａと導体層１５Ｂを形成する。具体的には、無電解めっき層１５ａの上にレジストを塗布し、所定のパターンのレジスト層を形成する。続いて、レジスト層で被覆されていない部分に電解めっき層１５ｂを形成し、レジスト層の除去、および除去により露出した無電解めっき層１５ａをエッチング処理で除去する。これにより、ビアホール内にビア導体１８Ａを形成し、絶縁層１６Ａの上表面に導体層１５Ｂ（第２導体層）を形成することができる（図２Ｉ参照）。続いて、図２Ｃ〜図２Ｉで説明した方法と同様の方法で、絶縁層１６Ｂおよび導体層１５Ｂを積層し、図１に示すプリント配線板１０Ａを製造することができる。   Next, as shown in FIG. 2I, the via conductor 18A and the conductor layer 15B are formed. Specifically, a resist is applied on the electroless plating layer 15a to form a resist layer having a predetermined pattern. Subsequently, an electrolytic plating layer 15b is formed in a portion not covered with the resist layer, and the resist layer is removed and the electroless plating layer 15a exposed by the removal is removed by an etching process. Thereby, the via conductor 18A can be formed in the via hole, and the conductor layer 15B (second conductor layer) can be formed on the upper surface of the insulating layer 16A (see FIG. 2I). Subsequently, the insulating layer 16B and the conductor layer 15B are laminated by a method similar to the method described in FIGS. 2C to 2I, and the printed wiring board 10A shown in FIG. 1 can be manufactured.

本実施形態では、ポスト材４０を除去することによりビアホール２８Ａを形成した。これにより、従来の如くレーザ照射によりビアホールを形成する場合に比べて、絶縁層１６Ａ，１６Ｂに複数の微細な孔部を精度よく形成することができる。   In the present embodiment, the via hole 28 </ b> A is formed by removing the post material 40. As a result, a plurality of fine holes can be formed in the insulating layers 16A and 16B with higher accuracy than in the case where via holes are formed by laser irradiation as in the prior art.

特に、感光性樹脂でポスト材４０を形成したので、ポスト材４０の形状を制御し易く、微細かつ均一な大きさにポスト材４０を形成することができる。この結果、より微細かつ均一な大きさのビアホール２８Ａを得ることができる。   In particular, since the post material 40 is formed of a photosensitive resin, the shape of the post material 40 can be easily controlled, and the post material 40 can be formed in a fine and uniform size. As a result, a finer and more uniform via hole 28A can be obtained.

＜第２実施形態＞
以下に、第２実施形態に係るプリント配線板１０Ｂおよびその製造方法を説明する。第２実施形態に係るプリント配線板１０Ｂが、第１実施形態のものと主に相違する点は、コア基板１１を有していない点である。さらに相違する点は、絶縁層１６Ｆに異なる大きさの第１および第２ビア導体１８Ｄ，１８Ｅが形成されている点と、絶縁層１６Ｆの表面に異なる大きさの第１および第２導体パッド２５Ｆ，２５Ｇが形成されている点である。 Second Embodiment
Below, the printed wiring board 10B which concerns on 2nd Embodiment, and its manufacturing method are demonstrated. The main difference between the printed wiring board 10B according to the second embodiment and that of the first embodiment is that the core board 11 is not provided. The difference is that the first and second via conductors 18D and 18E having different sizes are formed on the insulating layer 16F, and the first and second conductor pads 25F having different sizes on the surface of the insulating layer 16F. , 25G are formed.

以下に、プリント配線板１０Ｂの構造を説明し、その後に、この製造方法を説明する。図３に示すように、本実施形態に係るプリント配線板１０Ｂは、ＰＯＰ（パッケージオンパッケージ）構造に用いられる配線板である。   Below, the structure of the printed wiring board 10B is demonstrated, and this manufacturing method is demonstrated after that. As shown in FIG. 3, the printed wiring board 10B according to the present embodiment is a wiring board used in a POP (package on package) structure.

本実施形態では、プリント配線板１０Ｂに、半導体チップ９１及び他のプリント配線板９２を実装することにより、半導体パッケージが構成される。半導体チップ９１と他のプリント配線板９２は、上下方向（すなわち、プリント配線板１０Ｂの厚さ方向）に積み重ねるように配置されている。   In the present embodiment, a semiconductor package is configured by mounting a semiconductor chip 91 and another printed wiring board 92 on the printed wiring board 10B. The semiconductor chip 91 and the other printed wiring board 92 are arranged so as to be stacked in the vertical direction (that is, the thickness direction of the printed wiring board 10B).

他のプリント配線板９２は、半導体チップ９１を跨ぐように半導体チップ９１の上方に配置され、かつ、はんだバンプを介してプリント配線板１０Ｂの第１導体パッド２５Ｆに電気的に接続されている。半導体チップ９１の端子又は電極は、はんだバンプを介してプリント配線板１０Ｂの第２導体パッド２５Ｇに電気的に接続されている。   The other printed wiring board 92 is disposed above the semiconductor chip 91 so as to straddle the semiconductor chip 91, and is electrically connected to the first conductor pads 25F of the printed wiring board 10B via solder bumps. The terminals or electrodes of the semiconductor chip 91 are electrically connected to the second conductor pads 25G of the printed wiring board 10B via solder bumps.

導体層１５Ｇを構成する第１導体パッド２５Ｆは、第１ビア導体１８Ｄを介して、電極に相当する導体パッド２５Ｄに接続されている。一方、導体層１５Ｇを構成する第２導体パッド２５Ｇは、第２ビア導体１８Ｅを介して、電極に相当する導体パッド２５Ｅに接続されている。   The first conductor pad 25F constituting the conductor layer 15G is connected to the conductor pad 25D corresponding to the electrode via the first via conductor 18D. On the other hand, the second conductor pad 25G constituting the conductor layer 15G is connected to the conductor pad 25E corresponding to the electrode through the second via conductor 18E.

第１ビア導体１８Ｄおよび第２ビア導体１８Ｅが充填されたビアホールの側壁面の表面粗さは、絶縁層１６Ｆの上表面の表面粗さよりも小さい。ビアホールの側壁面の表面粗さの範囲と、絶縁層１６Ｆの上表面の表面粗さの範囲は、第１実施形態ものと同じ範囲である。   The surface roughness of the side wall surface of the via hole filled with the first via conductor 18D and the second via conductor 18E is smaller than the surface roughness of the upper surface of the insulating layer 16F. The range of the surface roughness of the sidewall surface of the via hole and the range of the surface roughness of the upper surface of the insulating layer 16F are the same as those in the first embodiment.

第２導体パッド２５Ｇは、第１導体パッド２５Ｆよりも小径であり、第２ビア導体１８Ｅは、第１ビア導体１８Ｄよりも小径である。さらに、第２導体パッド２５Ｇ，２５Ｇの間の配線３５ＧのＬ／Ｓは、他の配線３５ＦのＬ／Ｓよりも小さい。   The second conductor pad 25G has a smaller diameter than the first conductor pad 25F, and the second via conductor 18E has a smaller diameter than the first via conductor 18D. Further, the L / S of the wiring 35G between the second conductor pads 25G and 25G is smaller than the L / S of the other wiring 35F.

以下に、本実施形態に係るプリント配線板１０Ｂの製造方法を説明する。まず、図４Ａに示すように、接着層５２を介して銅箔５３が積層されたキャリア５１を準備する。接着層５２は、キャリア５１から銅箔５３が剥離可能な状態で、キャリア５１と銅箔５３とを接着している。   Below, the manufacturing method of the printed wiring board 10B which concerns on this embodiment is demonstrated. First, as shown in FIG. 4A, a carrier 51 in which a copper foil 53 is laminated via an adhesive layer 52 is prepared. The adhesive layer 52 bonds the carrier 51 and the copper foil 53 in a state where the copper foil 53 can be peeled from the carrier 51.

次に、銅箔５３の上に所定パターンのレジスト層（図示せず）を形成する。次に、電解めっき処理により、銅箔５３の表面のレジスト層の非形成部分に、配線３５Ｄ，３５Ｅおよび導体パッド２５Ｄ，２５Ｅを有する導体層１５Ｆを形成する。導体層１５Ｆの形成後、レジスト層を除去する（図４Ｂ参照）。   Next, a resist layer (not shown) having a predetermined pattern is formed on the copper foil 53. Next, a conductor layer 15F having wirings 35D and 35E and conductor pads 25D and 25E is formed on the surface of the copper foil 53 where the resist layer is not formed by electrolytic plating. After the formation of the conductor layer 15F, the resist layer is removed (see FIG. 4B).

次に、第１実施形態と同様に、導体パッド２５Ｄ、２５Ｅの上表面に、第１ポスト材４０Ｄおよび第２ポスト材４０Ｅを形成する（図４Ｃ参照）。具体的には、導体層１５Ｆの上表面を覆うように、感光性樹脂からなる感光性樹脂層を形成し、紫外線の照射の強度を変更する。これにより、異なる大きさ（異なる直径）の第１および第２ポスト材４０Ｄ,４０Ｅを容易に形成することができる。   Next, as in the first embodiment, the first post material 40D and the second post material 40E are formed on the upper surfaces of the conductor pads 25D and 25E (see FIG. 4C). Specifically, a photosensitive resin layer made of a photosensitive resin is formed so as to cover the upper surface of the conductor layer 15F, and the intensity of ultraviolet irradiation is changed. Accordingly, the first and second post members 40D and 40E having different sizes (different diameters) can be easily formed.

具体的には、第２ポスト材４０Ｅの先端部の直径は、第１ポスト材４０Ｄの先端部の直径よりも小さい。第１ポスト材４０Ｄの先端部の直径は、３０〜１００μｍの範囲にあり、第２ポスト材４０Ｅの先端部の直径は、５〜５０μｍの範囲にある。   Specifically, the diameter of the tip portion of the second post material 40E is smaller than the diameter of the tip portion of the first post material 40D. The diameter of the tip portion of the first post material 40D is in the range of 30 to 100 μm, and the diameter of the tip portion of the second post material 40E is in the range of 5 to 50 μm.

次に、第１実施形態と同様に、一連の工程を行う。具体的には、第１および第２ポスト材４０Ｄ，４０Ｅとともに導体層１５Ｆを覆うように、絶縁層１６Ｆを形成する（図４Ｄ参照）。次に、機械研磨、化学研磨等により、絶縁層１６Ｆの表層を除去し、第１および第２ポスト材４０Ｄ，４０Ｅの上表面４１Ｄ，４１Ｅを露出させる（図４Ｅ参照）。   Next, a series of steps are performed as in the first embodiment. Specifically, the insulating layer 16F is formed so as to cover the conductor layer 15F together with the first and second post members 40D and 40E (see FIG. 4D). Next, the surface layer of the insulating layer 16F is removed by mechanical polishing, chemical polishing, or the like, and the upper surfaces 41D and 41E of the first and second post members 40D and 40E are exposed (see FIG. 4E).

次に、導体パッド２５Ｄ，２５Ｅの上表面２５ｆが絶縁層１６Ｆから露出するように、溶解液で第１および第２ポスト材４０Ｄ，４０Ｅを除去する。これにより、絶縁層１６Ｆに、径の異なる第１および第２ビアホール（孔部）２８Ｄ，２８Ｅが形成される（図４Ｆ参照）。第２ビアホール２８Ｅの開口縁の直径は、第１ビアホール２８Ｄの開口縁の直径よりも小さい。第１ビアホール２８Ｄの開口縁の直径は、３０〜１００μｍの範囲にあり、複数の第２ビアホール２８Ｅの開口縁の直径は、５〜５０μｍの範囲にある。   Next, the first and second post members 40D and 40E are removed with a solution so that the upper surfaces 25f of the conductor pads 25D and 25E are exposed from the insulating layer 16F. As a result, first and second via holes (holes) 28D and 28E having different diameters are formed in the insulating layer 16F (see FIG. 4F). The diameter of the opening edge of the second via hole 28E is smaller than the diameter of the opening edge of the first via hole 28D. The diameter of the opening edge of the first via hole 28D is in the range of 30 to 100 μm, and the diameter of the opening edge of the plurality of second via holes 28E is in the range of 5 to 50 μm.

これまでは、レーザの照射強度を変更することにより、絶縁層１６Ｆに異なる大きさのビアホールを形成していたので、ビアホールの形状が安定し難いことが想定される。しかしながら、本実施形態では、溶解液を接触させることにより、第１および第２ポスト材４０Ｄ，４０Ｅを同時に除去する。これにより、第１および第２ビアホール２８Ｄ，２８Ｅの大きさに拘わらず、安定した形状の第１および第２ビアホール２８Ｄ，２８Ｅを簡単に形成することができる。第１および第２ビアホール２８Ｄ，２８Ｅの側壁面の表面粗さは、絶縁層１６Ｆの上表面の表面粗さよりも小さくなる。   In the past, by changing the laser irradiation intensity, via holes having different sizes were formed in the insulating layer 16F, so it is assumed that the shape of the via holes is difficult to stabilize. However, in the present embodiment, the first and second post members 40D and 40E are simultaneously removed by bringing the solution into contact therewith. Accordingly, the first and second via holes 28D and 28E having a stable shape can be easily formed regardless of the sizes of the first and second via holes 28D and 28E. The surface roughness of the side wall surfaces of the first and second via holes 28D and 28E is smaller than the surface roughness of the upper surface of the insulating layer 16F.

次に、第１実施形態と同様に、導体パッド２５Ｄ，２５Ｅの上表面２５ｆと共に絶縁層１６Ｆの表面に、無電解めっき層１５ａを形成する（図４Ｇ参照）。次に、無電解めっき層１５ａの上に所定パターンのレジスト層４５を形成する。次に、電解めっき処理により、無電解めっき層１５ａの表面のうちレジスト層４５の非形成部分に、電解めっき層１５ｂを形成する（図４Ｈ参照）。   Next, similarly to the first embodiment, the electroless plating layer 15a is formed on the surface of the insulating layer 16F together with the upper surfaces 25f of the conductor pads 25D and 25E (see FIG. 4G). Next, a resist layer 45 having a predetermined pattern is formed on the electroless plating layer 15a. Next, the electrolytic plating layer 15b is formed on the portion of the surface of the electroless plating layer 15a where the resist layer 45 is not formed by electrolytic plating (see FIG. 4H).

その後、レジスト層４５を除去し、キャリア５１および接着層５２を取り除き、エッチングにより、裏面の銅箔５３を除去するとともに、電解めっき層１５ｂから露出した無電解めっき層１５ａの部分を除去する。これにより、図３に示すプリント配線板１０Ｂを得ることができる。なお、本実施形態では、導体層１５Ｆ，１５Ｇおよび絶縁層１６Ｆで構成されているが、さらに、導体層および絶縁層を交互に積層してもよい。   Thereafter, the resist layer 45 is removed, the carrier 51 and the adhesive layer 52 are removed, and the copper foil 53 on the back surface is removed by etching, and the portion of the electroless plating layer 15a exposed from the electrolytic plating layer 15b is removed. Thereby, the printed wiring board 10B shown in FIG. 3 can be obtained. In this embodiment, the conductor layers 15F and 15G and the insulating layer 16F are used. However, the conductor layers and the insulating layers may be alternately stacked.

特に、第２ビアホール２８Ｅは小径であるため、第２ビア導体１８Ｅと第２ビアホール２８Ｅの側壁面との間に、ボイドが形成されやすい。しかしながら、本実施形態は、第１実施形態と同様の製造方法を採用することにより、これらの間のボイドの形成を抑えることができる。   In particular, since the second via hole 28E has a small diameter, a void is easily formed between the second via conductor 18E and the side wall surface of the second via hole 28E. However, this embodiment can suppress the formation of voids between them by adopting the same manufacturing method as in the first embodiment.

図５は、第２実施形態に係るプリント配線板の変形例の模式的断面図である。図５に示すように、プリント配線板１０Ｃが、第２実施形態のものと主に相違する点は、半導体素子９３，９４を実装するための構造となっている点である。   FIG. 5 is a schematic cross-sectional view of a modified example of the printed wiring board according to the second embodiment. As shown in FIG. 5, the printed wiring board 10 </ b> C mainly differs from that of the second embodiment in that it has a structure for mounting semiconductor elements 93 and 94.

具体的には、プリント配線板１０Ｃは、複数の導体層１５Ｇ，１５Ｇ，…と、複数の絶縁層１６Ｆ，１６Ｆ，…と、が交互に積層されている。半導体素子９３，９４は、はんだバンプを介して第１導体パッド２５Ｆおよび第２導体パッド２５Ｇに実装されている。半導体素子９３，９４とは、第２導体パッド２５Ｇ、およびこれらの間に形成された配線３５Ｇを介して、電気的に接続されている。   Specifically, the printed wiring board 10C has a plurality of conductor layers 15G, 15G,... And a plurality of insulating layers 16F, 16F,. The semiconductor elements 93 and 94 are mounted on the first conductor pad 25F and the second conductor pad 25G via solder bumps. The semiconductor elements 93 and 94 are electrically connected to each other through the second conductor pad 25G and the wiring 35G formed therebetween.

第２実施形態と同様に、第２導体パッド２５Ｇは、第１導体パッド２５Ｆよりも小さく（小径であり）、第２ビア導体１８Ｅは、第１ビア導体１８Ｄよりも小さい（小径である）。第２導体パッド２５Ｇ，２５Ｇの間の配線３５ＧのＬ／Ｓは、その他の配線３５ＦのＬ／Ｓよりも小さい。このようなプリント配線板１０Ｃであっても、第２実施形態に示した製造方法と同様の方法で、製造することができる。   Similar to the second embodiment, the second conductor pad 25G is smaller (smaller in diameter) than the first conductor pad 25F, and the second via conductor 18E is smaller (smaller in diameter) than the first via conductor 18D. The L / S of the wiring 35G between the second conductor pads 25G and 25G is smaller than the L / S of the other wiring 35F. Even such a printed wiring board 10C can be manufactured by a method similar to the manufacturing method shown in the second embodiment.

＜第３実施形態＞
図６は、第３実施形態に係るプリント配線板１０Ｄの模式的断面図である。第１実施形態と相違する点は、導体層１５Ｄ，１５Ｅおよび絶縁層１６Ｄ，１６Ｅをさらに積層した点である。さらに、相違する点は、プリント配線板１０Ｄの一方側に凹部３０を形成し、凹部３０にインターポーザなどの電子部品８０を搭載した点である。なお、図６では、導体層の配線および無電解めっき層を省略し、スルーホール１３およびスルーホール導体１２の形状を簡略化している。 <Third Embodiment>
FIG. 6 is a schematic cross-sectional view of a printed wiring board 10D according to the third embodiment. The difference from the first embodiment is that conductor layers 15D and 15E and insulating layers 16D and 16E are further laminated. Further, the difference is that a recess 30 is formed on one side of the printed wiring board 10D, and an electronic component 80 such as an interposer is mounted in the recess 30. In FIG. 6, the wiring of the conductor layer and the electroless plating layer are omitted, and the shapes of the through hole 13 and the through hole conductor 12 are simplified.

本実施形態では、各半導体素子９３，９４は、絶縁層１６Ｅの上表面に形成された第１導体パッド２５Ｈおよび第２導体パッド２５Ｉにはんたバンプを介して実装される。半導体素子９３，９４は、電子部品８０を介して、電気的に接続される。電子部品８０は、プリント配線板１０Ｄの凹部３０に収容されている。電子部品８０は、接着剤３３を介して、導体層１５Ｃに形成された銅層３１に接着され、絶縁層１６Ｅで覆われている。   In the present embodiment, each of the semiconductor elements 93 and 94 is mounted via a solder bump on the first conductor pad 25H and the second conductor pad 25I formed on the upper surface of the insulating layer 16E. The semiconductor elements 93 and 94 are electrically connected via the electronic component 80. The electronic component 80 is accommodated in the concave portion 30 of the printed wiring board 10D. The electronic component 80 is bonded to the copper layer 31 formed on the conductor layer 15C via the adhesive 33, and is covered with the insulating layer 16E.

絶縁層１６Ｅの上表面に形成された第２導体パッド２５Ｉは、第１導体パッド２５Ｈよりも小径である。第１導体パッド２５Ｈは、第１ビア導体１８Ｈを介して導体層１５Ｄに接続されている。第２導体パッド２５Ｉは、第１ビア導体１８Ｈよりも小径の第２ビア導体１８Ｉを介して電子部品８０に接続されている。なお、第１および第２ビア導体が形成されるビアホールの側壁面と、絶縁層１６Ｅの上表面の関係は、第１および第２実施形態と同じである。   The second conductor pad 25I formed on the upper surface of the insulating layer 16E has a smaller diameter than the first conductor pad 25H. The first conductor pad 25H is connected to the conductor layer 15D through the first via conductor 18H. The second conductor pad 25I is connected to the electronic component 80 via the second via conductor 18I having a smaller diameter than the first via conductor 18H. The relationship between the side wall surface of the via hole in which the first and second via conductors are formed and the upper surface of the insulating layer 16E is the same as in the first and second embodiments.

図７は、第３実施形態に係るプリント配線板の変形例を示す模式的断面図であり、第２実施形態の如く、ＰＯＰ（パッケージオンパッケージ）構造に用いられるプリント配線板１０Ｅである。また、図８は、図７に示すプリント配線板の変形例を示す模式的断面図であり、電子部品８０を搭載せず、電子部品に相当する導体回路８０Ａを導体層１５Ｄに形成している。図６〜図８に示すプリント配線板１０Ｄ〜１０Ｆの如く、ビア導体が充填されるビアホールの大きさが異なる場合であっても、第２実施形態で示した製造方法により、プリント配線板１０Ｄ〜１０Ｆを容易に製造することができる。   FIG. 7 is a schematic cross-sectional view showing a modified example of the printed wiring board according to the third embodiment, and is a printed wiring board 10E used in a POP (package on package) structure as in the second embodiment. FIG. 8 is a schematic cross-sectional view showing a modified example of the printed wiring board shown in FIG. 7, in which the electronic component 80 is not mounted and a conductor circuit 80A corresponding to the electronic component is formed in the conductor layer 15D. . Even if the size of the via hole filled with the via conductor is different as in the printed wiring boards 10D to 10F shown in FIGS. 6 to 8, the printed wiring boards 10D to 10D are manufactured by the manufacturing method shown in the second embodiment. 10F can be easily manufactured.

（確認試験）
銅箔（導体層）が形成された支持板の表面に、厚さ２３μｍのアクリル系の感光性樹脂（レジストフィルム）を被覆した。次に、直径３０μｍの円柱状のポスト材が形成されるように、紫外線を照射し、感光性樹脂を硬化させた。次に、露光および現像を行うことにより、ポスト材を形成した（図９の左上図参照）。次に、ポスト材に絶縁層を被覆した（図９の右上図参照）。絶縁層には、フィラー（シリカ）が分散したエポキシ系樹脂（未硬化の熱硬化性樹脂）を用いた。 (Confirmation test)
The surface of the support plate on which the copper foil (conductor layer) was formed was coated with an acrylic photosensitive resin (resist film) having a thickness of 23 μm. Next, the photosensitive resin was cured by irradiating with ultraviolet rays so that a cylindrical post material having a diameter of 30 μm was formed. Next, exposure and development were performed to form a post material (see the upper left figure in FIG. 9). Next, an insulating layer was coated on the post material (see the upper right diagram in FIG. 9). For the insulating layer, an epoxy resin (uncured thermosetting resin) in which a filler (silica) was dispersed was used.

次に、絶縁層を加熱することにより、熱硬化性樹脂を硬化させた。次に、絶縁層の表層を機械研磨することにより、ポスト材の上表面を露出させた（図９の左下図参照）。この状態のポスト材の上表面が露出した絶縁層の表面に、過マンガン酸水溶液（溶解液）を接触させた。これにより、絶縁層からポスト材を除去し、銅箔（導体層）が露出するように孔部が形成された（図９の右下図参照）。   Next, the thermosetting resin was cured by heating the insulating layer. Next, the upper surface of the post material was exposed by mechanically polishing the surface layer of the insulating layer (see the lower left diagram in FIG. 9). An aqueous permanganate solution (dissolved solution) was brought into contact with the surface of the insulating layer where the upper surface of the post material in this state was exposed. Thus, the post material was removed from the insulating layer, and a hole was formed so that the copper foil (conductor layer) was exposed (see the lower right diagram in FIG. 9).

また、得らえた孔部を形成する側壁面の十点表面粗さＲｚは、０．１〜２．０μｍの範囲にあり、絶縁層の上表面の十点表面粗さＲｚは、１．０〜５．０μｍの範囲にあることが確認できた。   Further, the ten-point surface roughness Rz of the side wall surface forming the obtained hole is in the range of 0.1 to 2.0 μm, and the ten-point surface roughness Rz of the upper surface of the insulating layer is 1.0. It was confirmed that it was in the range of ˜5.0 μm.

以上、本発明の実施形態について詳述したが、本発明は、上述の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の精神を逸脱しない範囲で、種々の設計変更を行うことができるものである。   Although the embodiments of the present invention have been described in detail above, the present invention is not limited to the above-described embodiments, and various designs can be made without departing from the spirit of the present invention described in the claims. It can be changed.

第２実施形態では、異なる直径の第１および第２のポスト材を形成することにより、異なる直径のビアホールを形成した。しかしながら、３種以上の異なる直径のビアホールを形成する際には、これらのビアホールの直径に応じて、異なる直径の複数種のポスト材を形成すればよい。また、本実施形態では、孔部はビアホールであったが、プリント配線板の最表層に孔部を形成し、この孔部にはんだを充填してもよい。   In the second embodiment, the via holes having different diameters are formed by forming the first and second post materials having different diameters. However, when three or more types of via holes having different diameters are formed, a plurality of types of post materials having different diameters may be formed according to the diameters of these via holes. In the present embodiment, the hole is a via hole. However, a hole may be formed in the outermost layer of the printed wiring board, and the hole may be filled with solder.

さらに、第１〜第３実施形態のプリント配線板の表面および裏面に、必要に応じてソルダーレジスト層がさらに形成されてもよく、ソルダーレジスト層に孔部を設け、この孔部にはんだが充填されていてもよい。   Furthermore, a solder resist layer may be further formed on the front and back surfaces of the printed wiring boards of the first to third embodiments as needed, and a hole is provided in the solder resist layer, and the hole is filled with solder. May be.

１０Ａ〜１０Ｆ：プリント配線板、
１５Ａ〜１５Ｅ：導体層、
１６Ａ〜１６Ｅ：絶縁層、
１６ａ：側壁面、
１６ｂ：上表面、
１８Ａ〜１８Ｃ：ビア導体、
１８Ｄ，１８Ｈ：第１ビア導体、
１８Ｅ，１８Ｉ：第２ビア導体、
２５Ａ〜２５Ｅ：導体パッド、
２５Ｆ，２５Ｈ：第１導体パッド、
２５Ｇ，２５Ｉ：第２導体パッド、
２８Ａ：ビアホール（孔部）、
２８Ｄ：第１ビアホール（第１孔部）、
２８Ｅ：第２ビアホール（第２孔部）、
４０：ポスト材、
４０Ｄ：第１ポスト材、
４０Ｅ：第２ポスト材 10A-10F: Printed wiring board,
15A to 15E: conductor layer,
16A-16E: Insulating layer,
16a: side wall surface,
16b: upper surface,
18A-18C: Via conductor,
18D, 18H: first via conductor,
18E, 18I: second via conductor,
25A to 25E: conductor pads,
25F, 25H: first conductor pads,
25G, 25I: second conductor pads,
28A: via hole (hole),
28D: first via hole (first hole),
28E: second via hole (second hole),
40: Post material,
40D: first post material,
40E: Second post material

Claims (19)

複数の導体パッドを有した第１導体層と、前記第１導体層の上に積層された絶縁層と、を少なくとも備えたプリント配線板において、
前記絶縁層には、前記導体パッドが前記絶縁層から露出するように孔部が形成され、
前記孔部内には、前記導体パッドに接触するように導体が形成されており、
前記孔部を形成する側壁面の表面粗さは、前記絶縁層の上表面の表面粗さよりも小さい。 In a printed wiring board comprising at least a first conductor layer having a plurality of conductor pads, and an insulating layer laminated on the first conductor layer,
A hole is formed in the insulating layer such that the conductor pad is exposed from the insulating layer,
A conductor is formed in the hole so as to contact the conductor pad,
The surface roughness of the side wall surface forming the hole is smaller than the surface roughness of the upper surface of the insulating layer. 請求項１に記載のプリント配線板において、
前記絶縁層の上表面には、第２導体層が形成されており、
前記孔部はビアホールであり、前記ビアホールには、前記第１導体層と前記第２導体層を電気的に接続するビア導体が前記導体として形成されている。 In the printed wiring board of Claim 1,
A second conductor layer is formed on the upper surface of the insulating layer,
The hole is a via hole, and a via conductor that electrically connects the first conductor layer and the second conductor layer is formed as the conductor in the via hole. 請求項１または２に記載のプリント配線板において、
前記孔部を形成する側壁面の十点表面粗さＲｚは、０．１〜２．０μｍの範囲にあり、
前記絶縁層の上表面の十点表面粗さＲｚは、１．０〜５．０μｍの範囲にある。 In the printed wiring board according to claim 1 or 2,
The ten-point surface roughness Rz of the side wall surface forming the hole is in the range of 0.1 to 2.0 μm,
The ten-point surface roughness Rz of the upper surface of the insulating layer is in the range of 1.0 to 5.0 μm. 請求項１〜３いずれか一項に記載のプリント配線板において、
前記孔部の開口縁の直径は、１〜１００μｍである。 In the printed wiring board as described in any one of Claims 1-3,
The diameter of the opening edge of the hole is 1 to 100 μm. 請求項１〜４いずれか一項に記載のプリント配線板において、
前記孔部は、前記絶縁層の厚さ方向に沿って同じ径である、または、前記絶縁層の上表面に向かって拡径するように、形成されている。 In the printed wiring board as described in any one of Claims 1-4,
The hole portion has the same diameter along the thickness direction of the insulating layer, or is formed so as to increase in diameter toward the upper surface of the insulating layer. 請求項５に記載のプリント配線板において、
前記孔部の側壁面と、前記導体パッドの上表面とのなす角度は、９０°〜１２０°の範囲にある。 In the printed wiring board according to claim 5,
The angle formed between the side wall surface of the hole and the upper surface of the conductor pad is in the range of 90 ° to 120 °. 請求項１〜６いずれか一項に記載のプリント配線板において、
前記絶縁層は、高分子樹脂に無機粒子が分散した材料からなる。 In the printed wiring board as described in any one of Claims 1-6,
The insulating layer is made of a material in which inorganic particles are dispersed in a polymer resin. 請求項１〜７のいずれか一項に記載のプリント配線板において、
前記絶縁層は、熱膨張係数が１〜５０ｐｐｍ／Ｋの範囲にある材料からなる。 In the printed wiring board as described in any one of Claims 1-7,
The insulating layer is made of a material having a thermal expansion coefficient in the range of 1 to 50 ppm / K. 請求項１〜８のいずれか一項に記載のプリント配線板において、
前記孔部は、前記孔部の開口縁の直径が異なる、複数種の孔部を有する。 In the printed wiring board as described in any one of Claims 1-8,
The hole has a plurality of types of holes having different diameters of the opening edge of the hole. 請求項９に記載のプリント配線板において、
前記複数種の孔部として、複数の第１孔部と、前記第１孔部の開口縁の直径よりも小さい複数の第２孔部と、を有する。 In the printed wiring board according to claim 9,
The plurality of types of holes include a plurality of first holes and a plurality of second holes smaller than the diameter of the opening edge of the first holes. 複数の導体パッドを有した第１導体層と、前記第１導体層の上に積層された絶縁層と、を少なくとも備えたプリント配線板の製造方法において、
前記第１導体層を形成する工程と、
前記導体パッドの上表面に、高分子樹脂からなるポスト材を形成する工程と、
前記ポスト材とともに前記第１導体層を覆うように、前記絶縁層を形成する工程と、
前記絶縁層の表面から前記ポスト材の表面が露出するように、前記絶縁層の表層を除去する工程と、
前記ポスト材を少なくとも溶解する溶解液を用いて、前記絶縁層からポスト材を除去することにより、前記導体パッドが前記絶縁層から露出するように、前記絶縁層に孔部を形成する工程と、
前記導体パッドに接触するように、前記孔部に導体を充填する工程と、を含む。 In a method for manufacturing a printed wiring board comprising at least a first conductor layer having a plurality of conductor pads, and an insulating layer laminated on the first conductor layer,
Forming the first conductor layer;
Forming a post material made of a polymer resin on the upper surface of the conductor pad;
Forming the insulating layer so as to cover the first conductor layer together with the post material;
Removing the surface layer of the insulating layer such that the surface of the post material is exposed from the surface of the insulating layer;
Forming a hole in the insulating layer such that the conductive pad is exposed from the insulating layer by removing the post material from the insulating layer using a solution that dissolves at least the post material;
Filling the hole with a conductor so as to come into contact with the conductor pad. 請求項１１に記載のプリント配線板の製造方法において、
前記孔部を形成する工程で、前記孔部としてビアホールを形成し、
前記導体を充填する工程で、前記導体としてビア導体を形成するとともに、前記絶縁層の上表面には、前記ビア導体を介して、前記第１導体層と電気的に接続するように第２導体層を形成する。 In the manufacturing method of the printed wiring board according to claim 11,
In the step of forming the hole, a via hole is formed as the hole,
In the step of filling the conductor, a via conductor is formed as the conductor, and a second conductor is formed on the upper surface of the insulating layer so as to be electrically connected to the first conductor layer via the via conductor. Form a layer. 請求項１１または１２に記載のプリント配線板の製造方法において、
前記ポスト材を形成する工程で、前記導体パッドの上表面に、紫外線により硬化する感光性樹脂からなる感光性樹脂層を被覆し、
前記感光性樹脂層のうち前記ポスト材を形成する部分に、前記紫外線を照射することにより、前記感光性樹脂を硬化させ、前記ポスト材を形成する。 In the manufacturing method of the printed wiring board of Claim 11 or 12,
In the step of forming the post material, the upper surface of the conductor pad is coated with a photosensitive resin layer made of a photosensitive resin that is cured by ultraviolet rays,
By irradiating the portion of the photosensitive resin layer on which the post material is formed with the ultraviolet rays, the photosensitive resin is cured to form the post material. 請求項１３に記載のプリント配線板の製造方法において、
前記ポスト材を形成する工程で、前記導体パッドの上表面に接触する基端部から先端部まで同じ径または拡径するように、前記ポスト材を形成する。 In the manufacturing method of the printed wiring board according to claim 13,
In the step of forming the post material, the post material is formed so as to have the same diameter or an increased diameter from a base end portion that contacts the upper surface of the conductor pad to a front end portion. 請求項１４に記載のプリント配線板の製造方法において、
前記ポスト材を形成する工程で、前記ポスト材の側面と、前記導体パッドの上表面とのなす角度が、６０°〜９０°の範囲となるように、前記ポスト材を形成する。 In the manufacturing method of the printed wiring board according to claim 14,
In the step of forming the post material, the post material is formed so that an angle formed between a side surface of the post material and an upper surface of the conductor pad is in a range of 60 ° to 90 °. 請求項１１〜１５のいずれか一項に記載のプリント配線板の製造方法において、
前記ポスト材を形成する工程で、前記ポスト材の先端部の直径を、１〜１００μｍとなるように、前記ポスト材を形成する。 In the manufacturing method of the printed wiring board as described in any one of Claims 11-15,
In the step of forming the post material, the post material is formed so that the diameter of the tip portion of the post material is 1 to 100 μm. 請求項１１〜１６のいずれかに一項に記載のプリント配線板の製造方法において、
前記ポスト材のビッカース硬さは、Ｈｖ１５〜８０の範囲にある。 In the manufacturing method of the printed wiring board as described in any one of Claims 11-16,
The Vickers hardness of the post material is in the range of Hv15-80. 請求項１１〜１７のいずれか一項に記載のプリント配線板の製造方法において、
前記ポスト材を形成する工程で、前記ポスト材の先端部の直径が、異なる大きさとなるように、複数種のポスト材を形成する。 In the manufacturing method of the printed wiring board as described in any one of Claims 11-17,
In the step of forming the post material, a plurality of types of post materials are formed so that the diameters of the tip portions of the post material have different sizes. 請求項１８に記載のプリント配線板の製造方法において、
前記ポスト材を形成する工程で、前記複数種のポスト材として、複数の第１ポスト材と、第１ポスト材の先端部の直径よりも小さい複数の第２ポスト材と、を形成する。 In the manufacturing method of the printed wiring board according to claim 18,
In the step of forming the post material, as the plurality of types of post materials, a plurality of first post materials and a plurality of second post materials having a diameter smaller than a diameter of a tip portion of the first post material are formed.

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