JP2017069399A

JP2017069399A - Interposer, semiconductor device and manufacturing method for semiconductor device

Info

Publication number: JP2017069399A
Application number: JP2015193713A
Authority: JP
Inventors: 将士澤田石; Masashi Sawadaishi
Original assignee: Toppan Printing Co Ltd
Current assignee: Toppan Inc
Priority date: 2015-09-30
Filing date: 2015-09-30
Publication date: 2017-04-06

Abstract

PROBLEM TO BE SOLVED: To provide a high end interposer inexpensively, by allowing for formation of an ultrafine wiring layer, without using a semiconductor process, and to provide a semiconductor device including the interposer.SOLUTION: A resin layer provided on at least one principal surface of an interposer body is constituted as an at least two layer structure of a filler dominating layer and a resin dominating layer. Resin content of the surface side resin dominating layer is set higher than that of the filler dominating layer. By using any one of epoxy/phenol, polyimide, cycloolefin, PBO or a composite material of them as the resin, surface flatness is enhanced at the time of opening formation, and a large area is obtained easily by preventing deformation due to thermal expansion. By setting the thickness of wiring equal to 1.5 times or more of the wiring width, and the gap between the wrings, an interposer having ultra-fine wiring, capable of matching the impedance with a semiconductor chip, can be obtained.SELECTED DRAWING: Figure 1

Description

本発明は、インターポーザ、半導体装置及び半導体装置の製造方法に関する。 The present invention relates to an interposer, a semiconductor device, and a method for manufacturing a semiconductor device.

ＩＣ又はＬＳＩ等の半導体チップは、インターポーザと呼ばれる接続部材を介してドータボード又はプリント配線基板等の外部基板に接続されることがある。例えば下記特許文献１には、ＴＳＶ（Through Silicon Via：シリコン貫通電極）技術を適用し、シリコンウェハーから形成されたインターポーザが記載されている。また、下記特許文献２〜４には、下記特許文献１とは異なる態様のインターポーザが記載されている。 A semiconductor chip such as an IC or LSI may be connected to an external substrate such as a daughter board or a printed wiring board via a connection member called an interposer. For example, Patent Document 1 below describes an interposer formed from a silicon wafer by applying TSV (Through Silicon Via) technology. Patent Documents 2 to 4 listed below describe an interposer having a different aspect from Patent Document 1 described below.

特開２００１−１０２４７９号公報JP 2001-102479 A 特開２００２−３７３９６２号公報Japanese Patent Laid-Open No. 2002-37362 特開２００２−２６１２０４号公報JP 2002-261204 A 特開２０００−３３２１６８号公報JP 2000-332168 A

近年、技術の進歩に伴って、半導体チップ内の配線が微細化していると共に半導体チップの端子数が増加している。したがって、このような半導体チップに適用可能な多層構造の微細配線が形成されたインターポーザが求められている。 In recent years, with the advance of technology, the wiring in a semiconductor chip is miniaturized and the number of terminals of the semiconductor chip is increasing. Therefore, there is a need for an interposer in which fine wiring with a multilayer structure that can be applied to such a semiconductor chip is formed.

しかしながら、多層構造の微細配線が形成されたインターポーザを既存のＦＣ−ＢＧＡ(Flip Chip-Ball Grid Array)で使用されるビルド用絶縁樹脂材料を使用して形成すると、樹脂の比誘電率Ｄｋが約３．２程度であることから、Ｌｉｎｅ/Ｓｐａｃｅ（配線幅／間隙幅，以下「Ｌ／Ｓ」と略記）＝２/２μｍの場合、その絶縁層厚は約２μｍとなり、層間の絶縁を確保することが困難となってきている。層間の絶縁を確保するために絶縁層を厚くすると、半導体チップとのインピーダンス整合がとれなくなるという問題がある。 However, if the interposer in which the fine wiring of the multilayer structure is formed using the insulating resin material for build used in the existing FC-BGA (Flip Chip-Ball Grid Array), the relative dielectric constant Dk of the resin is about Since it is about 3.2, when Line / Space (wiring width / gap width, hereinafter abbreviated as “L / S”) = 2/2 μm, the insulating layer thickness is about 2 μm, and insulation between layers is secured. It has become difficult. If the insulating layer is made thick in order to ensure insulation between layers, there is a problem that impedance matching with the semiconductor chip cannot be achieved.

また、多層構造のインターポーザを形成するにあたり、層間を接続するビア（Via）の多段スタック（stack：積み重ね）は必須となっているが、微細化により配線の導体厚も薄くなってしまいビアのフィルド（Filled：埋め込み）めっきが困難となり、コンフォーマル（conformal：下地の形状に倣う）めっきとなってしまうので、積層を行うためにビアのオフセット（位置ずらし）が必要となる。 In addition, when forming an interposer with a multi-layer structure, a multi-level stack of vias that connect the layers is indispensable. Since (Filled) plating becomes difficult and conformal (following the shape of the base) is formed, via offset (position shift) is necessary for stacking.

ビアのオフセットを行うと配線を引き回すには制約が生じるので、積層数が多くなり、工数の増加、材料コストの増加、及び不良発生率の増加により安価なインターポーザの提供が困難となるという課題がある。 When vias are offset, there are restrictions on routing the wiring, which increases the number of layers, increasing the number of processes, increasing the material cost, and increasing the incidence of defects, making it difficult to provide an inexpensive interposer. is there.

また、ビアの穴あけ加工の際に層の表面に凹凸が生じ、インターポーザを形成する各層の平坦性を保つのが困難となり、微細配線の集積化の妨げとなるという課題もあった。 In addition, there is a problem that irregularities are generated on the surface of the layer during the drilling of the via, and it becomes difficult to maintain the flatness of each layer forming the interposer, which hinders the integration of fine wiring.

さらに、異種の素材を多層に積層したインターポーザにおいては、各層の素材の温度膨張係数の違いから、特に大面積化した場合に熱膨張によって、そり、歪みなどの変形やクラックが発生しやすいという問題もあった。 Furthermore, in interposers where different types of materials are stacked in multiple layers, due to differences in the thermal expansion coefficients of the materials in each layer, problems such as warping, deformation and cracking are likely to occur due to thermal expansion, especially when the area is increased. There was also.

本発明は、上記課題に鑑み、インピーダンス整合を取りつつ積層数を抑え、大面積の微細配線が形成可能なインターポーザ、当該インターポーザを備える半導体装置、及び当該半導体装置を製造する方法を安価に提供することを目的とする。 In view of the above problems, the present invention provides an interposer capable of forming a fine wiring having a large area while maintaining impedance matching, a semiconductor device including the interposer, and a method for manufacturing the semiconductor device at low cost. For the purpose.

上記課題を解決するため、本発明の一態様に係るインターポーザは、
本体部と、本体部の一方の主面上に本体部からインターポーザ表面に向かって、第１樹脂及び第１フィラーを含む第１フィラー支配層と、第２樹脂及び第２フィラーを含む第１樹脂支配層とを含む少なくとも二層以上の層構造からなる第１の樹脂層を少なくとも１層以上備え、
第１樹脂支配層における第２フィラー及び第２樹脂の合計に対する第２樹脂の割合は、第１フィラー支配層における第１フィラー及び第１樹脂の合計に対する第１樹脂の割合よりも大きいことを特徴とする。 In order to solve the above problem, an interposer according to an aspect of the present invention is provided.
A main body, a first filler-dominating layer including a first resin and a first filler, and a first resin including a second resin and a second filler on one main surface of the main body from the main body toward the interposer surface. Comprising at least one first resin layer having a layer structure of at least two layers including a dominant layer,
The ratio of the second resin to the total of the second filler and the second resin in the first resin dominant layer is larger than the ratio of the first resin to the total of the first filler and the first resin in the first filler dominant layer. And

すなわち、表面側の第１樹脂支配層における第２樹脂の含有率は、本体部側の第１フィラー支配層における第１樹脂の含有率よりも高くなっている。 That is, the content rate of the second resin in the first resin dominant layer on the surface side is higher than the content rate of the first resin in the first filler dominant layer on the main body side.

これにより、フィラーに起因する第１フィラー支配層の表面に発生する凹凸が第１樹脂支配層により軽減され、表面の平坦性が向上する。
また、微細配線を第１樹脂支配層上に形成した場合であっても、当該微細配線の断線などを抑制できる。したがって、微細配線が形成可能なインターポーザを提供できる。 Thereby, the unevenness | corrugation which generate | occur | produces on the surface of the 1st filler dominant layer resulting from a filler is reduced by the 1st resin dominant layer, and the flatness of the surface improves.
Even if the fine wiring is formed on the first resin dominant layer, disconnection of the fine wiring can be suppressed. Therefore, an interposer capable of forming fine wiring can be provided.

前記樹脂層には貫通電極（ビア、Via）を構成する開口部が設けられているが、
前記第１フィラー支配層は、第１開口部を有しており、前記第１樹脂支配層は、前記本体部の厚さ方向において前記第１開口部と重なる第２開口部を有していてもよい。 The resin layer is provided with an opening that constitutes a through electrode (via, Via),
The first filler dominant layer has a first opening, and the first resin dominant layer has a second opening that overlaps the first opening in the thickness direction of the main body. Also good.

この場合、例えばレーザー照射により第１フィラー支配層及び第１樹脂支配層に開口部を形成する際に第２開口部周辺に発生する第１樹脂支配層の崩壊が抑制され、第２開口部の広がりが抑制される。したがって、第１樹脂支配層の平坦な領域の面積が増加するため、効果的に微細配線を形成することが可能になる。 In this case, for example, when the opening is formed in the first filler dominant layer and the first resin dominant layer by laser irradiation, the collapse of the first resin dominant layer generated around the second opening is suppressed, and the second opening Spreading is suppressed. Accordingly, since the area of the flat region of the first resin dominant layer increases, it is possible to effectively form fine wiring.

また、第１フィラー支配層において、第１フィラー及び第１樹脂の合計に対する第１フィラーの割合は、６０体積％以上８０体積％以下であり、第１樹脂支配層において、第２フィラー及び第２樹脂の合計に対する第２フィラーの割合は、５体積％以上６０体積％以下であってもよい。この場合、第１フィラーに起因する第１フィラー支配層の表面に発生する凹凸が第１樹脂支配層により十分に軽減され、表面の平坦性が向上する。 In the first filler dominant layer, the ratio of the first filler to the total of the first filler and the first resin is 60% by volume or more and 80% by volume or less. In the first resin dominant layer, the second filler and the second filler The ratio of the second filler to the total resin may be 5% by volume to 60% by volume. In this case, the unevenness generated on the surface of the first filler dominant layer due to the first filler is sufficiently reduced by the first resin dominant layer, and the surface flatness is improved.

また、第１樹脂支配層の十点平均粗さRzは、１０ｎｍ以上７０ｎｍ以下であってもよい。この場合、第１樹脂支配層を簡易に形成することが可能になると共に、効果的に微細配線を形成することが可能になる。 Further, the ten-point average roughness Rz of the first resin dominant layer may be 10 nm or more and 70 nm or less. In this case, it is possible to easily form the first resin dominant layer and to effectively form fine wiring.

また、第１樹脂支配層の厚さは、第１フィラー支配層の厚さよりも薄くてもよい。この場合、不必要に第１樹脂支配層を厚くすることなく、微細配線が形成可能になる。 Further, the thickness of the first resin dominant layer may be thinner than the thickness of the first filler dominant layer. In this case, fine wiring can be formed without unnecessarily thickening the first resin dominant layer.

また、第１フィラー支配層の厚さは、３μｍ以上１５μｍ以下であり、第１樹脂支配層の厚さは、２μｍ以上５μｍ以下であってもよい。この場合、不必要に第１フィラー支配層及び第１樹脂支配層を厚くすることなく、微細配線が形成可能になる。 The thickness of the first filler dominant layer may be 3 μm or more and 15 μm or less, and the thickness of the first resin dominant layer may be 2 μm or more and 5 μm or less. In this case, fine wiring can be formed without unnecessarily thickening the first filler dominant layer and the first resin dominant layer.

また、本体部は、複数の貫通配線（貫通電極、ビア）が設けられたガラスまたはＳｉＯ₂の絶縁層を設けたシリコンの基板であってもよい。これにより、本体部を高強度にすることができ、当該本体部の大型化が容易となる。特にガラスであれば安価であり、かつ電気特性も優れている。 The main body may be a glass substrate provided with a plurality of through wirings (through electrodes, vias) or a silicon substrate provided with a SiO ₂ insulating layer. Thereby, a main-body part can be made high intensity | strength and the enlargement of the said main-body part becomes easy. In particular, glass is inexpensive and has excellent electrical characteristics.

また、本体部から第１フィラー支配層、第１樹脂支配層にかけて線膨張係数が段階的に順に大きくなるように樹脂やフィラー、およびその混合率を選択した構成とすることができる。これにより、本体部上に第１フィラー支配層を形成した際、及び第１フィラー支配層上に第１樹脂支配層を形成した際に、温度膨張により各層間で生ずる応力を緩和し、そりや変形、クラックの発生を抑制することができる。 Moreover, it can be set as the structure which selected resin, a filler, and its mixing rate so that a linear expansion coefficient may become large in order from a main-body part to a 1st filler dominant layer and a 1st resin dominant layer. Thereby, when the first filler dominant layer is formed on the main body part and when the first resin dominant layer is formed on the first filler dominant layer, the stress generated between the layers due to the temperature expansion is relaxed, Deformation and generation of cracks can be suppressed.

また、本発明のインターポーザは、本体部の他方の主面上に、本体部からインターポーザ裏面に向かって第３樹脂及び第３フィラーを含む第２フィラー支配層と、第４樹脂及び第４フィラーを含む第２樹脂支配層とを含む少なくとも二層以上の層構造からなる第２の樹脂層を少なくとも１層以上更に備え、
裏面側の第２樹脂支配層における第４樹脂及び第４フィラーの合計に対する第４樹脂の割合は、本体部側の第２フィラー支配層における第３樹脂及び第３フィラーの合計に対する第３樹脂の割合よりも大きい構成とすることができる。この場合、本体部における両方の主面に積層された樹脂層が形成される。 Further, the interposer of the present invention includes a second filler dominant layer including the third resin and the third filler, the fourth resin and the fourth filler on the other main surface of the main body portion from the main body portion toward the back surface of the interposer. And further comprising at least one second resin layer having a layer structure of at least two layers including a second resin dominant layer.
The ratio of the fourth resin to the total of the fourth resin and the fourth filler in the second resin dominant layer on the back surface side is the ratio of the third resin to the total of the third resin and the third filler in the second filler dominant layer on the main body side. It can be set as the structure larger than a ratio. In this case, the resin layer laminated | stacked on both the main surfaces in a main-body part is formed.

これにより、裏面側においてもフィラーに起因する凹凸が樹脂支配層により軽減され、表面の平坦性が向上する。 Thereby, the unevenness | corrugation resulting from a filler is reduced by the resin dominant layer also in the back surface side, and the flatness of the surface improves.

また、本体部の線膨張係数と樹脂層の線膨張係数との差に起因した反りや変形、クラックの発生が抑制され、大面積化が容易となる。 Further, warpage, deformation, and generation of cracks due to the difference between the linear expansion coefficient of the main body and the linear expansion coefficient of the resin layer are suppressed, and an increase in area is facilitated.

また、第１樹脂支配層上に設けられ、互いに積層された複数の配線パターンを含む導体回路を有する積層体を更に備え、導体回路の各々の厚さは、第１樹脂支配層の厚さよりも薄くしてもよい。 In addition, it further includes a laminate having a conductor circuit including a plurality of wiring patterns laminated on each other, the thickness of each of the conductor circuits being greater than the thickness of the first resin dominant layer. It may be thinned.

また、第１樹脂及び第２樹脂の少なくとも一方は、エポキシ樹脂、フェノール樹脂、エポキシフェノール樹脂、ポリイミド樹脂、シクロオレフィン樹脂、ベンゾオキサゾール樹脂（ＰＢＯ）からなる群より選ばれる少なくとも一種を含有してもよい。 Further, at least one of the first resin and the second resin may contain at least one selected from the group consisting of an epoxy resin, a phenol resin, an epoxy phenol resin, a polyimide resin, a cycloolefin resin, and a benzoxazole resin (PBO). Good.

また、第１フィラー及び第２フィラーの少なくとも一方の平均粒径は、０.１μｍ以上２μｍ以下であってもよい。この場合、第１フィラー支配層及び第１樹脂支配層の表面の平坦性の低下が抑制されると共に、第１樹脂及び第２樹脂の流動性の低下が抑制される。 The average particle size of at least one of the first filler and the second filler may be 0.1 μm or more and 2 μm or less. In this case, a decrease in flatness of the surfaces of the first filler dominant layer and the first resin dominant layer is suppressed, and a decrease in fluidity of the first resin and the second resin is suppressed.

また、第１フィラー及び第２フィラーの少なくとも一方は、無機酸化物、炭化物、無機窒化物、無機塩及びケイ酸塩からなる群から選ばれる少なくとも一種を含有してもよい。この場合、第１フィラー支配層及び第１樹脂支配層の線膨張係数が低下される。 Moreover, at least one of the first filler and the second filler may contain at least one selected from the group consisting of inorganic oxides, carbides, inorganic nitrides, inorganic salts, and silicates. In this case, the linear expansion coefficients of the first filler dominant layer and the first resin dominant layer are reduced.

上記インターポーザの前記配線パターンは、配線パターンの厚みが、少なくとも前記配線パターンの幅の１．５倍以上となっており、かつ前記配線パターンの間の隙間の１．５倍以上であり、配線パターンを配線の幅、隙間に対し１．５倍以上に設定することで絶縁樹脂厚を薄くすることなく、半導体チップとのインピーダンス整合が可能となる。 The wiring pattern of the interposer has a wiring pattern thickness of at least 1.5 times the width of the wiring pattern and at least 1.5 times the gap between the wiring patterns. Is set to 1.5 times or more of the width and gap of the wiring, impedance matching with the semiconductor chip becomes possible without reducing the thickness of the insulating resin.

また、前記インターポーザの配線パターンの厚みを少なくとも前記配線パターンの幅、及び配線パターンの間の隙間の１．５倍以上とすることで微小径ビアのフィルドめっきが可能となり、容易にビアの多段スタックを得ることが可能となる。 In addition, when the thickness of the wiring pattern of the interposer is at least 1.5 times the width of the wiring pattern and the gap between the wiring patterns, filled plating of micro-diameter vias becomes possible, and multi-stacks of vias can be easily formed. Can be obtained.

また、本発明の他の一態様に係る半導体装置は、上記段落に記載されるいずれかのインターポーザと、インターポーザの樹脂層または積層体上に搭載された半導体チップと、を備える。この半導体装置では、微細配線が形成可能となったインターポーザが用いられている。したがって、上記半導体チップを多数の端子数を有するハイエンド半導体チップとすることができ、高い性能を有する半導体装置を提供できる。 A semiconductor device according to another embodiment of the present invention includes any of the interposers described in the above paragraphs and a semiconductor chip mounted on the resin layer or stacked body of the interposer. In this semiconductor device, an interposer in which fine wiring can be formed is used. Therefore, the semiconductor chip can be a high-end semiconductor chip having a large number of terminals, and a semiconductor device having high performance can be provided.

また、本発明の他の一態様に係る半導体装置の製造方法は、上記段落に記載されるいずれかのインターポーザを準備する工程と、インターポーザに半導体チップを搭載する工程と、を備える。この半導体装置では、微細配線が形成可能となったインターポーザが用いられている。したがって、多数の端子数を有するハイエンド半導体チップをインターポーザの樹脂層または積層体上に搭載することができ、高い性能を有する半導体装置を製造できる。 A method for manufacturing a semiconductor device according to another embodiment of the present invention includes a step of preparing any of the interposers described in the above paragraph, and a step of mounting a semiconductor chip on the interposer. In this semiconductor device, an interposer in which fine wiring can be formed is used. Therefore, a high-end semiconductor chip having a large number of terminals can be mounted on the resin layer or laminate of the interposer, and a semiconductor device having high performance can be manufactured.

また、インターポーザの樹脂層上に設けられる前記積層体内の配線パターンは、セミアディティブ法により設けられていてもよい。 The wiring pattern in the laminate provided on the resin layer of the interposer may be provided by a semi-additive method.

また、本体部に設けられた貫通配線は、レーザー照射により形成された第１フィラー支配層の第１開口部及び第１樹脂支配層の第２開口部を介して、積層体内の配線パターンに接続されてもよい。この場合、レーザー照射によって第２開口部周辺に発生する第１樹脂支配層の崩壊が抑制され、第２開口部の広がりが抑制される。 In addition, the through wiring provided in the main body is connected to the wiring pattern in the laminate through the first opening of the first filler dominant layer and the second opening of the first resin dominant layer formed by laser irradiation. May be. In this case, the collapse of the first resin dominant layer generated around the second opening due to the laser irradiation is suppressed, and the spread of the second opening is suppressed.

上述のような本発明の構成によれば、インピーダンス整合を取りつつ積層数を抑え、大面積の微細配線が形成可能なインターポーザ、当該インターポーザを用いた高い性能を有する半導体装置、及び当該半導体装置の製造方法を提供できる。 According to the configuration of the present invention as described above, an interposer capable of suppressing the number of stacked layers while maintaining impedance matching and forming a fine wiring of a large area, a semiconductor device having high performance using the interposer, and the semiconductor device A manufacturing method can be provided.

本実施形態に係るインターポーザを含む半導体装置を説明する断面図である。It is sectional drawing explaining the semiconductor device containing the interposer which concerns on this embodiment. 本実施形態に係るインターポーザを説明する断面図である。It is sectional drawing explaining the interposer which concerns on this embodiment. 図２の一部を拡大した断面図である。It is sectional drawing to which a part of FIG. 2 was expanded. 本実施形態に係るインターポーザの製造方法の工程の一例を説明する断面図である。It is sectional drawing explaining an example of the process of the manufacturing method of the interposer which concerns on this embodiment. 図４に続くインターポーザの製造方法の工程の一例を説明する断面図である。It is sectional drawing explaining an example of the process of the manufacturing method of the interposer following FIG. 図５に続くインターポーザの製造方法の工程の一例を説明する断面図である。It is sectional drawing explaining an example of the process of the manufacturing method of the interposer following FIG. 比較例に係るインターポーザの本体部及び樹脂層を示す断面模式図である。It is a cross-sectional schematic diagram which shows the main-body part and resin layer of the interposer which concern on a comparative example. 本実施形態に係るインターポーザの本体部及び樹脂層を示す断面模式図である。It is a cross-sectional schematic diagram which shows the main-body part and resin layer of the interposer which concern on this embodiment. 比較例の樹脂層断面観察写真である。It is a resin layer cross-sectional observation photograph of a comparative example. 本実施形態の樹脂層断面観察写真である。It is a resin layer cross-sectional observation photograph of this embodiment. 比較例のビア開口形成時の樹脂層の表面観察写真である。It is the surface observation photograph of the resin layer at the time of via opening formation of a comparative example. 本実施形態のビア開口形成時の樹脂層の表面観察写真である。It is the surface observation photograph of the resin layer at the time of via opening formation of this embodiment.

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, the same reference numerals are used for the same elements or elements having the same functions, and redundant description is omitted.

（インターポーザを含む半導体装置）
図１は、本発明の実施形態に係るインターポーザを含む半導体装置を説明する断面図である。図１に示されるように、半導体装置１は、半導体チップ２，３と、インターポーザ４とを備える。 (Semiconductor device including interposer)
FIG. 1 is a cross-sectional view illustrating a semiconductor device including an interposer according to an embodiment of the present invention. As shown in FIG. 1, the semiconductor device 1 includes semiconductor chips 2 and 3 and an interposer 4.

なお、以下の図面において図面内で同一ないし同様な構造については、符号は基本的に必要な場合以外は代表的な部分にのみ付与して他は省略する。 In the following drawings, for the same or similar structures in the drawings, reference numerals are given only to representative portions unless otherwise basically required, and the others are omitted.

半導体チップ２，３は、インターポーザ４の一方の主面（図１の上面、インターポーザ表面）４ａ上に搭載されている。半導体チップ２，３は、例えばフリップチップ方式にてインターポーザ４に搭載されている。 The semiconductor chips 2 and 3 are mounted on one main surface (the upper surface in FIG. 1, the interposer surface) 4 a of the interposer 4. The semiconductor chips 2 and 3 are mounted on the interposer 4 by, for example, a flip chip method.

具体的には、半導体チップ２は、インターポーザ４の主面４ａ上に設けられた端子５に接続されており、半導体チップ３は、当該主面４ａ上に設けられた端子６に接続されている。 Specifically, the semiconductor chip 2 is connected to a terminal 5 provided on the main surface 4a of the interposer 4, and the semiconductor chip 3 is connected to a terminal 6 provided on the main surface 4a. .

インターポーザ４の他方の主面（図１の下面、インターポーザ裏面）４ｂ上に設けられている端子７には、外部基板に接続するためのはんだボール８が設けられている。端子５〜７は、例えばＡｕ、Ｃｕ、Ｎｉ等の金属を含む導電層、Ｃｕポスト、又は半田バンプ等である。 A terminal 7 provided on the other main surface (the lower surface in FIG. 1, the back surface of the interposer) 4b of the interposer 4 is provided with solder balls 8 for connection to an external substrate. The terminals 5 to 7 are, for example, a conductive layer containing a metal such as Au, Cu, or Ni, a Cu post, or a solder bump.

はんだボール８は、例えば金ボールバンプ（例えば、Ａｕ、Ａｕを含む合金、もしくは表面にＡｕめっきを施した金属複合体による金バンプ、又は、Ａｕ系のはんだによって形成されたバンプ）である。 The solder ball 8 is, for example, a gold ball bump (for example, gold, an alloy containing Au, or a gold bump made of a metal composite having a surface plated with Au, or a bump formed of Au-based solder).

（インターポーザ）
図２は、本発明の実施形態に係るインターポーザ４を説明する断面図である。図２に示されるように、インターポーザ４は、本体部１１と、これを挟んで本体部１１の一方の主面１１ａ側（図２の上面側、インターポーザ表面側）および他方の主面１１ｂ側（図２の下面側、インターポーザ裏面側）にそれぞれ設けられた第１、第２の樹脂層１２，１３、及び積層体１４，１５を備える。 (Interposer)
FIG. 2 is a cross-sectional view illustrating the interposer 4 according to the embodiment of the present invention. As shown in FIG. 2, the interposer 4 includes a main body portion 11, one main surface 11 a side (the upper surface side in FIG. 2, the interposer surface side) and the other main surface 11 b side ( First and second resin layers 12 and 13 and laminates 14 and 15 are provided on the lower surface side and the back surface side of the interposer in FIG.

上記各樹脂層、積層体はいずれも必要に応じて複数の樹脂層、積層体を積層した多層構造とすることができるのはもちろんである。 Of course, each of the above resin layers and laminates can have a multilayer structure in which a plurality of resin layers and laminates are laminated as required.

（本体部）
本体部１１は、複数の貫通孔２２を有する基材２１と、複数の貫通孔２２に対応する複数の貫通配線（貫通電極、ビア）２３とを備える。基材２１は、例えばガラス基板又はＳｉＯ₂の絶縁層を設けたシリコンウェハー等である。 (Main body)
The main body 11 includes a base material 21 having a plurality of through holes 22 and a plurality of through wires (through electrodes, vias) 23 corresponding to the plurality of through holes 22. The base material 21 is, for example, a glass substrate or a silicon wafer provided with a SiO ₂ insulating layer.

本実施形態では、大型パネルでの大量処理を可能にする観点から、基材２１としてガラス基板が用いられる。ガラス基板は、シリカ（ＳｉＯ₂）が主成分であればよい。例えば、ガラスとして石英ガラス、ホウケイ酸ガラス、無アルカリガラス、ソーダガラス、又はサファイアガラス等が用いられる。 In the present embodiment, a glass substrate is used as the base material 21 from the viewpoint of enabling mass processing on a large panel. The glass substrate may be composed of silica (SiO ₂ ) as a main component. For example, quartz glass, borosilicate glass, alkali-free glass, soda glass, sapphire glass, or the like is used as the glass.

基材２１の厚さは、例えば５０μｍ以上５００μｍ以下でもよく、１００μｍ以上３００μｍ以下でもよい。基材２１の厚さは、ハンドリングが可能であれば、薄い方がよい。 The thickness of the base material 21 may be, for example, 50 μm or more and 500 μm or less, or 100 μm or more and 300 μm or less. The thickness of the base material 21 is preferably thin if handling is possible.

ガラスなどの無機材料の温度による線膨張係数（ＣＴＥ：Coefficient of Thermal Expansion）は樹脂などの有機材料よりも一般的にかなり小さいが、例えば基材２１の線膨張係数は１．０ｐｐｍ／℃以上１０ｐｐｍ／℃以下のものが選ばれる。 In general, the coefficient of thermal expansion (CTE) of an inorganic material such as glass is considerably smaller than that of an organic material such as resin. For example, the linear expansion coefficient of the base material 21 is 1.0 ppm / ° C. or more and 10 ppm. / ° C or less is selected.

本実施形態における線膨張係数は、例えば２０℃〜２６０℃の温度範囲内における単位温度の上昇に対応して変化する長さの割合とする。 The linear expansion coefficient in the present embodiment is, for example, a ratio of a length that changes corresponding to an increase in unit temperature within a temperature range of 20 ° C. to 260 ° C.

複数の貫通孔２２は、本体部１１の厚さ方向に沿って、本体部１１の一方の主面１１ａから他方の主面１１ｂまで設けられている。複数の貫通孔２２は、例えばＴＧＶ(Through-Glass Via：ガラス貫通電極)と呼ばれる技術を用いられて形成されている。複数の貫通孔２２の径は、例えば５０μｍ以上４００μｍ未満であってもよく、５０μｍ以上１００μｍ以下であってもよい。複数の貫通孔２２の径は、後述する貫通配線（貫通電極）をなす導電部２３ａが当該貫通孔２２に充填されるように適宜設定される。 The plurality of through holes 22 are provided from one main surface 11 a to the other main surface 11 b of the main body 11 along the thickness direction of the main body 11. The plurality of through holes 22 are formed using a technique called TGV (Through-Glass Via: glass through electrode), for example. The diameter of the plurality of through holes 22 may be, for example, 50 μm or more and less than 400 μm, or 50 μm or more and 100 μm or less. The diameters of the plurality of through holes 22 are appropriately set such that a conductive portion 23 a that forms a through wiring (through electrode) described later is filled in the through holes 22.

複数の貫通配線２３の各々は、対応する複数の貫通孔２２に充填される導電部２３ａと、上記一方の主面１１ａ上に設けられる導電部２３ｂと、上記他方の主面１１ｂ上に設けられる導電部２３ｃとを有している。複数の貫通配線２３は、例えばＡｕ、Ｃｕ、Ｎｉ等の金属から構成される導電体である。 Each of the plurality of through wirings 23 is provided on the conductive portion 23a filled in the corresponding plurality of through holes 22, the conductive portion 23b provided on the one main surface 11a, and the other main surface 11b. And a conductive portion 23c. The plurality of through wirings 23 are conductors made of a metal such as Au, Cu, or Ni.

（樹脂層）
図３は、図２のインターポーザ４の本体部１１の一方の主面１１ａ側の樹脂層１２の導電ビア１６を含む断面の一部を拡大した断面図である。 (Resin layer)
FIG. 3 is an enlarged cross-sectional view of a part of the cross section including the conductive via 16 of the resin layer 12 on the one main surface 11a side of the main body 11 of the interposer 4 of FIG.

図３に示されるように、この第１の樹脂層１２は、本体部１１の一方の主面１１ａ上に設けられており、第１フィラー支配層３１及び第１樹脂支配層３２を有する二層構造となっている。 As shown in FIG. 3, the first resin layer 12 is provided on one main surface 11 a of the main body 11, and has two layers including a first filler dominant layer 31 and a first resin dominant layer 32. It has a structure.

樹脂層１２は、複数の開口部１２ａを有している。開口部１２ａは、本体部１１の貫通配線２３と重なっている。 The resin layer 12 has a plurality of openings 12a. The opening 12 a overlaps the through wiring 23 of the main body 11.

開口部１２ａには、例えばＡｕ、Ｃｕ、Ｎｉ等の金属を含む導電ビア１６が充填されている。ＪＩＳＢ０６０１：２００１に基づいた樹脂層１２の主面１２ｂにおける十点平均粗さＲｚは、例えば１０ｎｍ以上７０ｎｍ以下である。樹脂層１２の十点平均粗さＲｚが１０ｎｍ以上であることにより、容易に樹脂層１２を形成することができる。樹脂層１２の十点平均粗さＲｚが７０ｎｍ以下であることにより、開口部１２ａ付近の主面１２ｂに凹凸が生じることを抑制できる。 The opening 12a is filled with a conductive via 16 containing a metal such as Au, Cu, or Ni. The ten-point average roughness Rz on the main surface 12b of the resin layer 12 based on JIS B 0601: 2001 is, for example, not less than 10 nm and not more than 70 nm. When the ten-point average roughness Rz of the resin layer 12 is 10 nm or more, the resin layer 12 can be easily formed. When the ten-point average roughness Rz of the resin layer 12 is 70 nm or less, it is possible to suppress the formation of irregularities on the main surface 12b in the vicinity of the opening 12a.

（フィラー支配層）
図３の第１フィラー支配層３１は、本体部１１の一方の主面１１ａ上に設けられており、フィラー（第１フィラー）及び樹脂（第１樹脂）を含んでいる。第１フィラー支配層３１は、開口部１２ａの一部である開口部（第１開口部）３１ａを有している。第１フィラー支配層３１の膜厚は、例えば３μｍ以上１５μｍ以下である。第１フィラー支配層３１の膜厚が３μｍ以上であることによって、本体部１１と積層体１４との短絡を抑制できる。第１フィラー支配層３１の膜厚が１５μｍ以下であることによって、開口部１２ａに充填される導電ビア１６の体積を低減できる。 (Filler dominant layer)
The first filler dominant layer 31 in FIG. 3 is provided on one main surface 11a of the main body 11 and includes a filler (first filler) and a resin (first resin). The first filler dominant layer 31 has an opening (first opening) 31a that is a part of the opening 12a. The film thickness of the first filler dominant layer 31 is not less than 3 μm and not more than 15 μm, for example. When the film thickness of the 1st filler dominant layer 31 is 3 micrometers or more, the short circuit with the main-body part 11 and the laminated body 14 can be suppressed. When the film thickness of the first filler dominant layer 31 is 15 μm or less, the volume of the conductive via 16 filling the opening 12a can be reduced.

第１フィラー支配層３１における樹脂は、例えばエポキシ樹脂、フェノール樹脂、エポキシフェノール樹脂、ポリイミド樹脂、シクロオレフィン樹脂、ベンゾオキサゾール樹脂（ＰＢＯ）の内の１種又はこれらの樹脂の２種類以上が混合された樹脂である。 As the resin in the first filler dominant layer 31, for example, one of epoxy resin, phenol resin, epoxy phenol resin, polyimide resin, cycloolefin resin, and benzoxazole resin (PBO) or two or more of these resins are mixed. Resin.

また、第１フィラー支配層３１におけるフィラーは、例えば無機酸化物（例えばシリカ、アルミナ又はチタニア等）、炭化物（例えばグラファイト等）、無機窒化物（例えば窒化アルミニウム等）、無機塩、及びケイ酸塩の内の１種又はこれらの２種類以上が混合された物質である。 The filler in the first filler dominant layer 31 is, for example, an inorganic oxide (for example, silica, alumina or titania), a carbide (for example, graphite), an inorganic nitride (for example, aluminum nitride), an inorganic salt, and a silicate. Of these, one or two or more of these are mixed.

第１フィラー支配層３１におけるフィラーの平均粒径は、例えば０．１μｍ以上２μｍ以下でもよく、０．１μｍ以上１μｍ以下でもよく、０．１μｍ以上０．８μｍ以下でもよい。 The average particle diameter of the filler in the first filler dominant layer 31 may be, for example, 0.1 μm or more and 2 μm or less, 0.1 μm or more and 1 μm or less, or 0.1 μm or more and 0.8 μm or less.

フィラーの平均粒径が０．１μｍ以上であることによって、樹脂の流動性の低下を抑制し、第１フィラー支配層３１における線膨張係数を均一に保つことができる。フィラーの平均粒径が１μｍ以下であることによって、第１フィラー支配層３１の平坦性の低下を抑制し、樹脂層１２の主面１２ｂの十点平均粗さＲｚを７０ｎｍ以下にすることができる。 When the average particle diameter of the filler is 0.1 μm or more, it is possible to suppress a decrease in the fluidity of the resin and to keep the linear expansion coefficient in the first filler dominant layer 31 uniform. When the average particle diameter of the filler is 1 μm or less, a decrease in flatness of the first filler dominant layer 31 can be suppressed, and the ten-point average roughness Rz of the main surface 12b of the resin layer 12 can be set to 70 nm or less. .

第１フィラー支配層３１において、樹脂及びフィラーの合計に対するフィラーの割合は、例えば６０体積％以上８０体積％以下である。 In the 1st filler dominant layer 31, the ratio of the filler with respect to the sum total of resin and a filler is 60 volume% or more and 80 volume% or less, for example.

樹脂及びフィラーの合計に対するフィラーの割合を６０体積％以上にすることにより、第１フィラー支配層３１の線膨張係数を本体部１１の基材２１の線膨張係数に近づけ、熱膨張による層間の応力を緩和してそりや変形、クラックの発生を抑制することができる。例えば、第１フィラー支配層３１の樹脂がエポキシであり、フィラーがシリカフィラーであり、樹脂及びフィラーの合計に対するフィラーの割合が６０体積％〜８０体積％である場合、第１フィラー支配層３１の線膨張係数は、１２ｐｐｍ／℃以上３０ｐｐｍ／℃以下に設定され得る。 By setting the ratio of the filler to the total of the resin and filler to be 60% by volume or more, the linear expansion coefficient of the first filler dominant layer 31 is brought close to the linear expansion coefficient of the base material 21 of the main body part 11, and the stress between the layers due to thermal expansion. It is possible to reduce the occurrence of warpage, deformation, and cracks. For example, when the resin of the first filler dominant layer 31 is an epoxy, the filler is a silica filler, and the ratio of the filler to the total of the resin and the filler is 60% by volume to 80% by volume, The linear expansion coefficient can be set to 12 ppm / ° C. or more and 30 ppm / ° C. or less.

また、樹脂及びフィラーの合計に対するフィラーの割合を８０体積％以下にすることにより、第１フィラー支配層３１からフィラーが脱落することを抑制できる。 Moreover, it can suppress that a filler falls from the 1st filler dominant layer 31 by making the ratio of the filler with respect to the sum total of resin and a filler 80 volume% or less.

（樹脂支配層）
図３に示されるように、第１樹脂支配層３２は、第１フィラー支配層３１上に設けられており、フィラー（第２フィラー）及び樹脂（第２樹脂）を含んでいる。第１樹脂支配層３２は、開口部１２ａの一部であり、本体部１１の膜厚方向において開口部３１ａと重なっている開口部（第２開口部）３２ａを有している。 (Resin dominant layer)
As shown in FIG. 3, the first resin dominant layer 32 is provided on the first filler dominant layer 31 and includes a filler (second filler) and a resin (second resin). The first resin dominant layer 32 is a part of the opening 12 a and has an opening (second opening) 32 a that overlaps the opening 31 a in the film thickness direction of the main body 11.

第１樹脂支配層３２の膜厚は、例えば２μｍ以上１０μｍ以下であってもよく、２μｍ以上５μｍ以下であってもよい。第１樹脂支配層３２の膜厚が２μｍ以上であることによって、フィラーに起因した樹脂層１２の主面１２ｂの凹凸が緩和され、樹脂層１２の十点平均粗さＲｚを７０ｎｍ以下にすることができる。第１樹脂支配層３２の膜厚が１０μｍ以下であることによって、開口部１２ａに充填される導電ビア１６の体積を低減できる。第１樹脂支配層３２の膜厚は、第１フィラー支配層３１の膜厚よりも薄くてもよい。 The film thickness of the first resin dominant layer 32 may be, for example, 2 μm or more and 10 μm or less, or 2 μm or more and 5 μm or less. When the film thickness of the first resin dominant layer 32 is 2 μm or more, the unevenness of the main surface 12b of the resin layer 12 due to the filler is alleviated, and the ten-point average roughness Rz of the resin layer 12 is 70 nm or less. Can do. When the film thickness of the first resin dominant layer 32 is 10 μm or less, the volume of the conductive via 16 filling the opening 12a can be reduced. The film thickness of the first resin dominant layer 32 may be thinner than the film thickness of the first filler dominant layer 31.

第１樹脂支配層３２における樹脂は、例えばエポキシ樹脂、フェノール樹脂、エポキシフェノール樹脂、ポリイミド樹脂、シクロオレフィン樹脂、ベンゾオキサゾール樹脂（ＰＢＯ）の内の１種又はこれらの樹脂の２種類以上が混合された樹脂である。 As the resin in the first resin dominant layer 32, for example, one of epoxy resin, phenol resin, epoxy phenol resin, polyimide resin, cycloolefin resin, and benzoxazole resin (PBO) or two or more of these resins are mixed. Resin.

また、第１樹脂支配層３２におけるフィラーは、例えば無機酸化物、炭化物、無機窒化物、無機塩、及びケイ酸塩の内の１種又はこれらの２種類以上が混合された物質である。 In addition, the filler in the first resin dominant layer 32 is, for example, one of inorganic oxide, carbide, inorganic nitride, inorganic salt, and silicate, or a material in which two or more of these are mixed.

第１樹脂支配層３２におけるフィラーの平均粒径は、例えば０．１μｍ以上２μｍ以下でもよく、０．１μｍ以上１μｍ以下でもよく、０．１μｍ以上０．８μｍ以下でもよい。フィラーの平均粒径が０．１μｍ以上であることによって、樹脂の流動性の低下を抑制し、第１樹脂支配層３２における線膨張係数を均一に保つことができる。フィラーの平均粒径が２μｍ以下であることによって、第１樹脂支配層３２の平坦性の低下を抑制し、樹脂層１２の十点平均粗さＲｚを７０ｎｍ以下にすることができる。 The average particle diameter of the filler in the first resin dominant layer 32 may be, for example, 0.1 μm or more and 2 μm or less, 0.1 μm or more and 1 μm or less, or 0.1 μm or more and 0.8 μm or less. When the average particle diameter of the filler is 0.1 μm or more, a decrease in resin fluidity can be suppressed, and the linear expansion coefficient in the first resin dominant layer 32 can be kept uniform. When the average particle diameter of the filler is 2 μm or less, a decrease in flatness of the first resin dominant layer 32 can be suppressed, and the ten-point average roughness Rz of the resin layer 12 can be made 70 nm or less.

第１樹脂支配層３２において、樹脂及びフィラーの合計に対するフィラーの割合は、例えば５体積％以上３０体積％以下である。すなわち、第１樹脂支配層３２におけるフィラー及び樹脂の合計に対する樹脂の割合は、第１フィラー支配層３１におけるフィラー及び樹脂の合計に対する第１樹脂の割合よりも大きい。 In the first resin dominant layer 32, the ratio of the filler to the total of the resin and the filler is, for example, 5% by volume or more and 30% by volume or less. That is, the ratio of the resin to the total filler and resin in the first resin dominant layer 32 is larger than the ratio of the first resin to the total filler and resin in the first filler dominant layer 31.

樹脂及びフィラーの合計に対するフィラーの割合を５体積％以上にすることにより、第１樹脂支配層３２の線膨張係数を第１フィラー支配層３１の線膨張係数に近づけ、熱膨張による層間の応力を緩和することができる。例えば、第１樹脂支配層３２の樹脂がエポキシであり、フィラーがシリカフィラーであり、樹脂及びフィラーの合計に対するフィラーの割合が５体積％〜３０体積％である場合、第１樹脂支配層３２の線膨張係数は、１５ｐｐｍ／℃以上３０ｐｐｍ／℃以下に設定され得る。 By setting the ratio of the filler to the total of the resin and filler to be 5% by volume or more, the linear expansion coefficient of the first resin dominant layer 32 is brought close to the linear expansion coefficient of the first filler dominant layer 31, and the stress between the layers due to thermal expansion is reduced. Can be relaxed. For example, when the resin of the first resin dominant layer 32 is epoxy, the filler is a silica filler, and the ratio of the filler to the total of the resin and the filler is 5% by volume to 30% by volume, The linear expansion coefficient can be set to 15 ppm / ° C. or more and 30 ppm / ° C. or less.

また、樹脂及びフィラーの合計に対するフィラーの割合を６０体積％以下にすることにより、開口部１２ａを形成する際における樹脂層１２の主面１２ｂからのフィラーの脱落、及び当該主面１２ｂ周辺における開口部１２ａの径の拡大を抑制できる。 Moreover, by making the ratio of the filler with respect to the sum total of resin and a filler 60 volume% or less, the drop-off | omission of the filler from the main surface 12b of the resin layer 12 at the time of forming the opening part 12a, and the opening in the periphery of the said main surface 12b The expansion of the diameter of the part 12a can be suppressed.

（第２の樹脂層）
図２に示されるように、インターポーザ４の第２の樹脂層１３は、本体部１１における他方の主面（図２の本体部１１下面）１１ｂ上に設けられている。 (Second resin layer)
As shown in FIG. 2, the second resin layer 13 of the interposer 4 is provided on the other main surface (lower surface of the main body portion 11 in FIG. 2) 11 b of the main body portion 11.

第２の樹脂層１３は、本体部１１の反りを抑制する観点から、第１の樹脂層１２と対称に同様の構成を有するものとして、インターポーザ４の表裏で熱応力のバランスをとることが望ましい。したがって、第２の樹脂層１３は、例えば本体部１１の他方の主面１１ｂに接して第１フィラー支配層３１に相当する層（第２フィラー支配層）と、その下層に第１樹脂支配層３２に相当する層（第２樹脂支配層）とを有している。 From the viewpoint of suppressing warpage of the main body 11, it is desirable that the second resin layer 13 has a similar configuration symmetrical to the first resin layer 12, and balances the thermal stress between the front and back of the interposer 4. . Therefore, for example, the second resin layer 13 is in contact with the other main surface 11b of the main body 11 and corresponds to the first filler dominant layer 31 (second filler dominant layer), and the first resin dominant layer below the layer. 32 (second resin dominating layer).

この場合、第１の樹脂層１２と同様に、第２樹脂支配層における樹脂（第４樹脂）及びフィラー（第４フィラー）の合計に対する樹脂の割合は、第２フィラー支配層における樹脂（第３樹脂）及びフィラー（第３フィラー）の合計に対する樹脂の割合よりも大きくなっている。 In this case, similarly to the first resin layer 12, the ratio of the resin to the total of the resin (fourth resin) and the filler (fourth filler) in the second resin dominant layer is the resin (third in the second filler dominant layer). Resin) and the ratio of the resin to the total of the filler (third filler).

第２の樹脂層１３は、複数の開口部１３ａを有している。開口部１３ａは、本体部１１の貫通配線２３と重なっている。開口部１３ａには、例えばＡｕ、Ｃｕ、Ｎｉ等の金属を含む導電ビア１７が充填されている。 The second resin layer 13 has a plurality of openings 13a. The opening 13 a overlaps the through wiring 23 of the main body 11. The opening 13a is filled with a conductive via 17 containing a metal such as Au, Cu, or Ni.

（積層体）
図２にあるように、積層体１４は、第１の樹脂層１２（又は第１樹脂支配層３２）上に設けられており、配線パターン１４ａを含む導体回路４１からなる多層構造を有している。配線パターン１４ａは、例えばＡｕ、Ｃｕ、Ｎｉ等の金属を含む導電部である。 (Laminate)
As shown in FIG. 2, the laminate 14 is provided on the first resin layer 12 (or the first resin dominant layer 32), and has a multilayer structure including the conductor circuit 41 including the wiring pattern 14a. Yes. The wiring pattern 14a is a conductive portion including a metal such as Au, Cu, or Ni.

配線パターン１４ａは、積層体１４の内部に設けられており、樹脂層１２の導電ビア１６に接続されて導体回路を構成している。つまり、配線パターン１４ａは、樹脂層１２の開口部１２ａに充填された導電ビア１６を介して本体部１１の貫通配線２３に接続されている。また、積層体１４の表面であるインターポーザ４の主面４ａ上に設けられた端子５，６は、配線パターン１４ａに接続されている。 The wiring pattern 14a is provided in the laminated body 14, and is connected to the conductive via 16 of the resin layer 12 to constitute a conductor circuit. That is, the wiring pattern 14 a is connected to the through wiring 23 of the main body 11 through the conductive via 16 filled in the opening 12 a of the resin layer 12. Moreover, the terminals 5 and 6 provided on the main surface 4a of the interposer 4 which is the surface of the laminated body 14 are connected to the wiring pattern 14a.

積層体１４は、互いに積層された複数の導体回路４１を有している多層構造体である。複数の導体回路４１の各々は、樹脂層４１ａ、導電ビア（貫通電極）４１ｂ、及び導電部（配線パターン）４１ｃを有している。 The multilayer body 14 is a multilayer structure having a plurality of conductor circuits 41 stacked on each other. Each of the plurality of conductor circuits 41 includes a resin layer 41a, a conductive via (through electrode) 41b, and a conductive portion (wiring pattern) 41c.

樹脂層４１ａは、例えばエポキシ樹脂、フェノール樹脂、エポキシフェノール樹脂、ポリイミド樹脂、シクロオレフィン樹脂、ベンゾオキサゾール樹脂（ＰＢＯ）の内の１種又はこれらの樹脂の２種類以上が混合された樹脂から形成される。 The resin layer 41a is formed from, for example, one of epoxy resin, phenol resin, epoxy phenol resin, polyimide resin, cycloolefin resin, and benzoxazole resin (PBO) or a resin in which two or more of these resins are mixed. The

複数の導体回路４１中の導電ビア４１ｂ及び導電部４１ｃによって、配線パターン１４ａが形成されている。複数の導体回路４１の各々の膜厚は、樹脂層１２における第１樹脂支配層３２の膜厚よりも薄くなっており、例えば１μｍ以上３μｍ以下である。複数の導体回路４１の積層数は、必要に応じて変更される。 A wiring pattern 14 a is formed by the conductive vias 41 b and the conductive portions 41 c in the plurality of conductor circuits 41. The film thickness of each of the plurality of conductor circuits 41 is thinner than the film thickness of the first resin dominant layer 32 in the resin layer 12 and is, for example, 1 μm or more and 3 μm or less. The number of layers of the plurality of conductor circuits 41 is changed as necessary.

複数の導体回路４１の配線パターン１４ａは、その配線厚が配線幅に対し１．５倍以上であり、その配線間の隙間に対し１．５倍以上となっており、その配線高さは使用する樹脂層４１ａの厚み以下であれば適宜設定して構わない。 The wiring pattern 14a of the plurality of conductor circuits 41 has a wiring thickness of 1.5 times or more of the wiring width and 1.5 times or more of the gap between the wirings, and the wiring height is used. The thickness may be appropriately set as long as it is equal to or less than the thickness of the resin layer 41a to be processed.

半導体チップ２とのインピーダンス整合を行う場合は、使用する樹脂層４１ａの比誘電率Ｄｋを考慮し、配線厚を設定してよい。例えば、比誘電率Ｄｋが３．２の樹脂を使用した場合では樹脂層４１ａが１０μｍの時、Ｌ／Ｓ＝４/４μｍでは配線高さ６μｍ、Ｌ／Ｓ＝２/２μｍでは配線高さ４μｍとすることでインピーダンスが５０Ωとなり、半導体チップ２とインピーダンス整合をとることが可能となる。 When impedance matching with the semiconductor chip 2 is performed, the wiring thickness may be set in consideration of the relative dielectric constant Dk of the resin layer 41a to be used. For example, when a resin having a relative dielectric constant Dk of 3.2 is used, when the resin layer 41a is 10 μm, the wiring height is 6 μm when L / S = 4/4 μm, and the wiring height is 4 μm when L / S = 2/2 μm. As a result, the impedance becomes 50Ω, and impedance matching with the semiconductor chip 2 can be achieved.

また、樹脂層４１ａに形成した導電ビア４１ｂでは、その樹脂層厚が１０μｍのとき、導電ビア４１ｂのフィルドめっきに必要な配線高さは４μｍとなっており、配線高さを配線幅、及び配線の間の隙間の１．５倍以上に設定することで、導電ビア４１ｂのフィルドめっきができ、上記配線高さに設定することで容易にビアの多段スタック構造を得ることが可能となる。 Further, in the conductive via 41b formed in the resin layer 41a, when the resin layer thickness is 10 μm, the wiring height required for the filled plating of the conductive via 41b is 4 μm, and the wiring height is defined as the wiring width and the wiring. By setting it to 1.5 times or more of the gap between the conductive vias 41b, filled plating of the conductive via 41b can be performed, and by setting the above wiring height, it becomes possible to easily obtain a multistage stack structure of vias.

図２にあるように、インターポーザ下面側のもう一つの積層体１５は、第２の樹脂層１３上（図２では下面側）に設けられており、複数の開口部を有している。該開口部内には、例えばＡｕ、Ｃｕ、Ｎｉ等の金属を含む導電ビア１８が充填されている。積層体１５の導電ビア１８は、第２の樹脂層１３の導電ビア１７を介して本体部１１の貫通配線２３に接続されている。 As shown in FIG. 2, the other laminate 15 on the lower surface side of the interposer is provided on the second resin layer 13 (lower surface side in FIG. 2) and has a plurality of openings. The opening is filled with a conductive via 18 containing a metal such as Au, Cu, or Ni. The conductive via 18 of the stacked body 15 is connected to the through wiring 23 of the main body 11 through the conductive via 17 of the second resin layer 13.

積層体１５は、本体部１１の反りを抑制する観点から、積層体１４と同様の構成を有するものとして、インターポーザ４の表裏で熱応力のバランスをとることが望ましい。したがって、積層体１５は多層構造体であり、例えば互いに積層された複数の導体回路４１の樹脂層４１ａに相当する、互いに積層された複数の樹脂層４２を有する。積層体１５の表面であるインターポーザ４の他方の主面４ｂ上には、端子７が設けられている。端子７は、導電ビア１８に接続されている。 From the viewpoint of suppressing the warpage of the main body 11, it is desirable that the laminated body 15 has the same configuration as that of the laminated body 14 to balance the thermal stress between the front and back of the interposer 4. Therefore, the multilayer body 15 is a multilayer structure, and includes a plurality of resin layers 42 stacked on each other, for example, corresponding to the resin layers 41a of the plurality of conductor circuits 41 stacked on each other. A terminal 7 is provided on the other main surface 4 b of the interposer 4 that is the surface of the laminate 15. The terminal 7 is connected to the conductive via 18.

（インターポーザの製造方法）
次に、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）及び図６（ａ），（ｂ）を参照しながら、本実施形態に係るインターポーザの製造方法を説明する。図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）及び図６（ａ），（ｂ）は、インターポーザの製造方法の工程の一例を順に説明する図である。 (Interposer manufacturing method)
Next, a method for manufacturing the interposer according to this embodiment will be described with reference to FIGS. 4 (a) to 4 (c), FIGS. 5 (a) to 5 (c), and FIGS. 6 (a) and 6 (b). FIGS. 4A to 4C, FIGS. 5A to 5C, and FIGS. 6A and 6B are diagrams for sequentially explaining an example of the process of the manufacturing method of the interposer.

（本体部および樹脂層の形成）
まず、図４（ａ）に示されるように、基材２１の厚さ方向に沿って延在する複数の貫通孔２２を基材２１に形成する。例えば、レーザー照射、ウェットエッチング、又はドリル等の掘削治具を用いて複数の貫通孔２２を基材２１に形成する。 (Formation of main body and resin layer)
First, as shown in FIG. 4A, a plurality of through holes 22 extending along the thickness direction of the base material 21 are formed in the base material 21. For example, the plurality of through holes 22 are formed in the base material 21 by using a drilling jig such as laser irradiation, wet etching, or a drill.

次に、図４（ｂ）に示されるように、基材２１に貫通配線２３を形成する。例えば、まず貫通孔２２に導電部２３ａが充填された後に、導電部２３ｂ，２３ｃを形成することによって貫通配線２３を形成する。もしくは、基材２１の貫通孔に導電性物質を充填すると共に、基材２１の表面全体に導電性物質を形成した後、一部の導電性物質を除去して貫通配線２３を形成してもよい。これにより、本体部１１を形成する。 Next, as illustrated in FIG. 4B, the through wiring 23 is formed in the base material 21. For example, first, after the through hole 22 is filled with the conductive portion 23a, the through wiring 23 is formed by forming the conductive portions 23b and 23c. Alternatively, the through hole of the base material 21 may be filled with a conductive material, and after the conductive material is formed on the entire surface of the base material 21, a part of the conductive material may be removed to form the through wiring 23. Good. Thereby, the main-body part 11 is formed.

導電部２３ａ〜２３ｃは、スパッタリング又は真空蒸着法等によって形成されてもよいし、めっき法等によって形成されてもよい。めっき法を用いた場合、貫通孔２２内部に均一に金属膜を形成することが容易である。また、真空チャンバ及びポンプ等を有する成膜装置を使用しなくてもよいため、貫通配線２３を低コストで形成することができる。 The conductive portions 23a to 23c may be formed by sputtering, vacuum deposition, or the like, or may be formed by plating or the like. When the plating method is used, it is easy to form a metal film uniformly in the through hole 22. Further, since it is not necessary to use a film forming apparatus having a vacuum chamber and a pump, the through wiring 23 can be formed at low cost.

めっき法等により基材２１の表面全体に導電性物質を形成した場合、貫通孔２２に充填された導電部２３ａと、基材２１の表面に形成されている導電部２３ｂ，２３ｃを除く基材２１表面の導電性物質を除去する。この場合、例えばエッチング等によって当該導電性物質を除去する。また、貫通孔２２に充填された導電部２３ａ以外の導電性物質を除去してもよい。この場合、例えば機械研磨、サンドブラスト、又はエッチング等によって導電性物質を除去してもよい。加えて、導電性物質を完全に除去する為、ＣＭＰ（ケミカルメカニカルポリッシング）を行ってもよい。導電部２３ａ以外の導電性物質を除去した場合、貫通配線２３における導電部２３ｂ，２３ｃを、例えばスパッタリング等により形成する。 When a conductive substance is formed on the entire surface of the substrate 21 by plating or the like, the substrate excluding the conductive portions 23a filled in the through holes 22 and the conductive portions 23b and 23c formed on the surface of the substrate 21 21 Conductive material on the surface is removed. In this case, the conductive material is removed by, for example, etching. Moreover, you may remove electroconductive substances other than the electroconductive part 23a with which the through-hole 22 was filled. In this case, the conductive material may be removed by, for example, mechanical polishing, sand blasting, etching, or the like. In addition, chemical mechanical polishing (CMP) may be performed to completely remove the conductive material. When the conductive material other than the conductive portion 23a is removed, the conductive portions 23b and 23c in the through wiring 23 are formed by, for example, sputtering.

また、無電解めっき法を用いて貫通配線２３を形成してもよい。例えば、基材２１上に無電解めっきの触媒が担持可能な有機層、又はシード層となる金属層等を形成することにより、無電解めっき法が利用できる。この場合、短時間で貫通孔２２を充填することができる。 Further, the through wiring 23 may be formed by using an electroless plating method. For example, an electroless plating method can be used by forming an organic layer capable of supporting an electroless plating catalyst or a metal layer serving as a seed layer on the substrate 21. In this case, the through hole 22 can be filled in a short time.

以下では、無電解めっき法の具体例を説明する。まず、基材２１が酸化ケイ素を主成分とするガラス基板である場合、基材２１の表面にシランカップリング剤等を供給することによって、有機層を形成する。この有機層の官能基に触媒（例えばパラジウム又は白金等の金属）を担持させることにより、無電解めっきを基材２１に施すことができる。本具体例では、容易にめっきを行う観点及び熱伝導性が高い金属を用いる観点から、Ｃｕによるめっきを行う。 Below, the specific example of the electroless-plating method is demonstrated. First, when the base material 21 is a glass substrate containing silicon oxide as a main component, an organic layer is formed by supplying a silane coupling agent or the like to the surface of the base material 21. Electroless plating can be applied to the substrate 21 by supporting a catalyst (for example, a metal such as palladium or platinum) on the functional group of the organic layer. In this specific example, Cu plating is performed from the viewpoint of easily performing plating and from the viewpoint of using a metal having high thermal conductivity.

上記有機層を組成するシランカップリング剤の官能基は、電子供与基を含んでいることが望ましい。この電子供与基によって、無電解めっきの触媒である金属イオンと相互作用し、有機層上に選択的にイオンが吸着することができるからである。
シランカップリング剤の電子供与基として、例えばアミノ基又はチオール基などが挙げられる。 The functional group of the silane coupling agent composing the organic layer desirably contains an electron donating group. This is because the electron donating group interacts with a metal ion which is a catalyst for electroless plating, and ions can be selectively adsorbed on the organic layer.
Examples of the electron donating group of the silane coupling agent include an amino group or a thiol group.

また、有機層上に吸着させた金属イオンは還元処理を施すことで金属となり、触媒としての利用が可能となる。例えば、無電解めっき液中に還元剤を添加することにより、金属イオンを還元することができる。添加する還元剤は、例えば次亜リン酸ナトリウム、ジメチルアミンボラン、ホルマリン、水素化ホウ素ナトリウム、又はヒドラジン等である。 In addition, the metal ions adsorbed on the organic layer become a metal by performing a reduction treatment, and can be used as a catalyst. For example, metal ions can be reduced by adding a reducing agent to the electroless plating solution. The reducing agent to be added is, for example, sodium hypophosphite, dimethylamine borane, formalin, sodium borohydride, hydrazine or the like.

なお、無電解めっき液中に添加された還元剤によって金属イオンが還元されない場合、無電解めっきを行う前に予め金属イオンを還元する。例えば、触媒としてパラジウムイオンを有機層に吸着させた場合、無電解めっき液中に添加された還元剤が次亜リン酸ナトリウム又はジメチルアミンボランであれば還元できる。 In addition, when a metal ion is not reduced by the reducing agent added in the electroless plating solution, the metal ion is reduced in advance before performing electroless plating. For example, when palladium ions are adsorbed on the organic layer as a catalyst, reduction can be achieved if the reducing agent added to the electroless plating solution is sodium hypophosphite or dimethylamine borane.

一方、例えば還元剤としてホルムアルデヒドを用いた場合、パラジウムイオンは還元できない。この場合、無電解めっきを行う前にジメチルアミンボランなどを用いてパラジウムイオンを還元する。 On the other hand, for example, when formaldehyde is used as a reducing agent, palladium ions cannot be reduced. In this case, palladium ions are reduced using dimethylamine borane or the like before electroless plating.

次に、図４（ｃ）に示されるように、本体部１１の一方の主面１１ａ上に樹脂層１２、他方の主面１１ｂ上に樹脂層１３を形成する。 Next, as shown in FIG. 4C, the resin layer 12 is formed on one main surface 11a of the main body 11 and the resin layer 13 is formed on the other main surface 11b.

樹脂層１２、１３は、例えば第１フィラー支配層３１及び第１樹脂支配層３２を併せた単一層のシートとして予め形成しておき、当該単一層シートを本体部１１にラミネートすることによって形成することができる。 The resin layers 12 and 13 are formed by, for example, forming in advance as a single layer sheet in which the first filler dominant layer 31 and the first resin dominant layer 32 are combined, and laminating the single layer sheet on the main body 11. be able to.

例えば、真空ラミネーターを用いて、真空ラミネート、ラバープレス、及びホットプレスを行うことによって形成される。 For example, it is formed by vacuum lamination, rubber press, and hot press using a vacuum laminator.

真空ラミネートは、例えば常温常圧、３０秒〜４０秒の条件下にて行われる。ラバープレスは、例えば０．０８ＭＰａ〜１．４ＭＰａ、９０℃〜１００℃、４０秒〜８０秒の条件下にて行われる。ホットプレスは、例えば０．０８ＭＰａ〜１．４ＭＰａ、１００℃〜１２０℃、４０秒〜８０秒の条件下にて行われる。 The vacuum laminating is performed under conditions of, for example, normal temperature and pressure and 30 to 40 seconds. The rubber press is performed, for example, under the conditions of 0.08 MPa to 1.4 MPa, 90 ° C. to 100 ° C., and 40 seconds to 80 seconds. Hot pressing is performed, for example, under conditions of 0.08 MPa to 1.4 MPa, 100 ° C. to 120 ° C., and 40 seconds to 80 seconds.

なお、上記手法によって、他方の主面１１ｂ上にも樹脂層１３を形成する。 The resin layer 13 is also formed on the other main surface 11b by the above method.

（樹脂層の加工）
次に、図５（ａ）に示されるように、レーザー照射によって樹脂層１２に開口部１２ａを形成する。 (Resin layer processing)
Next, as shown in FIG. 5A, an opening 12a is formed in the resin layer 12 by laser irradiation.

例えば、ＹＡＧ第３高調波（３５５ｎｍ）、ＹＡＧ第４高調波（２６６ｎｍ）、又はＫｒＦエキシマレーザー等のＵＶレーザーを用い、開口部１２ａを形成する。 For example, the opening 12a is formed using a UV laser such as a YAG third harmonic (355 nm), a YAG fourth harmonic (266 nm), or a KrF excimer laser.

例えば、開口部１２ａの直径が１０μｍ以上２０μｍ以下になるように、レーザー照射を行う。 For example, laser irradiation is performed so that the diameter of the opening 12a is 10 μm or more and 20 μm or less.

例えば炭酸ガスレーザーを用いる場合、高出力ではあるが長波長であるため、開口部１２ａの直径を１０μｍ以上２０μｍ以下に制御することが困難となる。 For example, when a carbon dioxide laser is used, it is difficult to control the diameter of the opening 12a to 10 μm or more and 20 μm or less because it has a high wavelength but a long wavelength.

したがって、開口部１２ａの形成にはＵＶレーザーを用いることが望ましい。 Therefore, it is desirable to use a UV laser for forming the opening 12a.

ＵＶレーザーによって樹脂層１２に開口部１２ａを形成した後、スミア（残渣）を除去するために、過マンガン酸カリウムを使用したデスミア処理を行う。 After the opening 12a is formed in the resin layer 12 by UV laser, desmear treatment using potassium permanganate is performed to remove smear (residue).

過マンガン酸カリウムを使用したデスミア処理は、例えば、膨潤工程、過マンガン酸カリウム処理工程、中和工程の順番で行われる。 For example, the desmear treatment using potassium permanganate is performed in the order of a swelling step, a potassium permanganate treatment step, and a neutralization step.

過マンガン酸カリウムを使用してデスミア処理を行うことにより、樹脂層１２のスミアを除去すると共に樹脂層１２の主面１２ｂを平坦化することができる。 By performing desmear treatment using potassium permanganate, it is possible to remove smear of the resin layer 12 and flatten the main surface 12b of the resin layer 12.

なお、上記手法によって同様に、樹脂層１３に開口部１３ａを形成する。 Similarly, the opening 13a is formed in the resin layer 13 by the above method.

さらに、デスミア処理を行った樹脂層１２の開口部１２ａに導電ビア１６を充填すると共に、樹脂層１２の主面１２ｂ上に導電層５１を形成する。 Further, the conductive via 16 is filled in the opening 12 a of the resin layer 12 that has been subjected to the desmear process, and the conductive layer 51 is formed on the main surface 12 b of the resin layer 12.

導電ビア１６及び導電層５１は、例えばスパッタリング、真空蒸着法、めっき法等によって形成される。 The conductive via 16 and the conductive layer 51 are formed by, for example, sputtering, vacuum deposition, plating, or the like.

導電層５１は、例えばレジストを用いることによってパターンニングされている。このレジストの厚さは、導電層５１のＬ／Ｓ（配線幅／間隙幅）に応じて変化するが、例えば５μｍ〜２５μｍである。 The conductive layer 51 is patterned by using, for example, a resist. The thickness of the resist varies depending on L / S (wiring width / gap width) of the conductive layer 51, and is, for example, 5 μm to 25 μm.

また、同様の手法にて樹脂層１３の開口部１３ａに導電ビア１７を充填すると共に、樹脂層１３の主面上に導電層５２を形成する。 Further, the conductive via 17 is filled in the opening 13 a of the resin layer 13 by the same method, and the conductive layer 52 is formed on the main surface of the resin layer 13.

図５（ｂ）に示すように導電層５１は、導体回路４１の導電部４１ｃに相当することとなり、後の積層体１４の下層を構成することとなる。導体回路４１の導電ビア４１ｂ及び導電部４１ｃは、例えばセミアディティブ法によって形成される。
セミアディティブ法とは、Ｃｕ層等のシード層を形成し、所望のパターンを有するレジストをシード層上に形成し、シード層における露出した部分を電解めっき法等により厚膜化し、レジストを除去した後、薄いシード層をエッチングして導電ビア４１ｂ及び導電部４１ｃを得る方法である。また、同様の手法にて、樹脂層１３の主面上に樹脂層４２を形成する。 As shown in FIG. 5B, the conductive layer 51 corresponds to the conductive portion 41 c of the conductor circuit 41, and constitutes the lower layer of the later laminated body 14. The conductive via 41b and the conductive portion 41c of the conductor circuit 41 are formed by, for example, a semi-additive method.
In the semi-additive method, a seed layer such as a Cu layer is formed, a resist having a desired pattern is formed on the seed layer, and an exposed portion of the seed layer is thickened by an electrolytic plating method or the like to remove the resist. Thereafter, the thin seed layer is etched to obtain the conductive via 41b and the conductive portion 41c. Further, the resin layer 42 is formed on the main surface of the resin layer 13 by the same method.

（積層体の形成）
次に、図５（ｃ）、図６（ａ）、及び図６（ｂ）に示されるように、導体回路４１を必要な層数形成することにより、配線パターン１４ａを有する積層体１４を形成する。 (Formation of laminate)
Next, as shown in FIG. 5C, FIG. 6A, and FIG. 6B, the laminate 14 having the wiring pattern 14a is formed by forming the necessary number of layers of the conductor circuit 41. To do.

例えば、図５（ｃ）に示されるように、導体回路４１上にパターンニングされたレジスト４３を用いて、導電部４１ｃを形成した後、図６（ａ）に示されるように、レジスト４３を除去する。そして、上記に説明した方法により、複数の導体回路４１を積層させることにより、積層体１４を形成する。 For example, as shown in FIG. 5C, after the conductive portion 41c is formed using the resist 43 patterned on the conductor circuit 41, the resist 43 is changed as shown in FIG. Remove. And the laminated body 14 is formed by laminating | stacking the several conductor circuit 41 by the method demonstrated above.

最後に、図６（ｂ）に示されるように、積層体１４の主面に端子５，６を形成する。 Finally, as shown in FIG. 6B, terminals 5 and 6 are formed on the main surface of the laminate 14.

配線パターン１４ａは、例えばセミアディティブ法によって形成される。 The wiring pattern 14a is formed by, for example, a semi-additive method.

また、樹脂層１３上（図の下側）にも、複数の樹脂層４２から構成され、導電ビア１８を含む積層体１５を形成すると共に、当該積層体１５の主面に端子７を形成する。これにより、インターポーザ４を形成する。 In addition, a laminated body 15 including a plurality of resin layers 42 and including the conductive vias 18 is formed on the resin layer 13 (the lower side in the figure), and the terminals 7 are formed on the main surface of the laminated body 15. . Thereby, the interposer 4 is formed.

また、形成されたインターポーザ４に、半導体チップ２，３を搭載することによって、図１に示される半導体装置１が形成される。 Further, by mounting the semiconductor chips 2 and 3 on the formed interposer 4, the semiconductor device 1 shown in FIG. 1 is formed.

この場合、インターポーザ４の端子５に半導体チップ２が接続され、端子６に半導体チップ３が接続されることによって半導体装置として完成する。 In this case, the semiconductor chip 2 is connected to the terminal 5 of the interposer 4 and the semiconductor chip 3 is connected to the terminal 6 to complete the semiconductor device.

インターポーザ４と半導体チップ２，３との接合は、はんだを介した接合でもよいし、はんだを介して接合した後アンダーフィルにて接合部を封止してもよい。 The interposer 4 and the semiconductor chips 2 and 3 may be joined via solder, or after joining via solder, the joint may be sealed with underfill.

以上に説明した本実施形態に係るインターポーザ４では、本体部１１の一方の主面１１ａ上に、第１フィラー支配層３１及び第１樹脂支配層３２が順に積層された樹脂層１２が設けられている。 In the interposer 4 according to the present embodiment described above, the resin layer 12 in which the first filler dominant layer 31 and the first resin dominant layer 32 are sequentially laminated is provided on one main surface 11a of the main body 11. Yes.

また、第１樹脂支配層３２における樹脂及びフィラーの合計に対する樹脂の割合は、第１フィラー支配層３１における樹脂及びフィラーの合計に対する樹脂の割合よりも大きくなっている。 Further, the ratio of the resin to the total of the resin and filler in the first resin dominant layer 32 is larger than the ratio of the resin to the total of the resin and filler in the first filler dominant layer 31.

すなわち、第１樹脂支配層３２における樹脂の含有率は、第１フィラー支配層３１における樹脂の含有率よりも高くなっている。 That is, the resin content in the first resin dominant layer 32 is higher than the resin content in the first filler dominant layer 31.

これにより、フィラーに起因する第１フィラー支配層３１の表面に発生する凹凸が第１樹脂支配層３２により軽減され、樹脂層１２の主面１２ｂの平坦性が向上する。 Thereby, the unevenness | corrugation which generate | occur | produces on the surface of the 1st filler dominant layer 31 resulting from a filler is reduced by the 1st resin dominant layer 32, and the flatness of the main surface 12b of the resin layer 12 improves.

また、配線パターン１４ａを第１樹脂支配層３２上に形成した場合であっても、当該配線パターン１４ａの断線などを抑制できる。したがって、微細な配線パターン１４ａが形成可能なインターポーザ４を提供できる。 Even if the wiring pattern 14a is formed on the first resin dominant layer 32, disconnection of the wiring pattern 14a can be suppressed. Therefore, the interposer 4 capable of forming a fine wiring pattern 14a can be provided.

（比較例と本発明の比較）
図３に説明したように、本発明の実施形態のインターポーザの樹脂層１２における導電ビアの形成において、第１フィラー支配層３１は、開口部３１ａを有しており、第１樹脂支配層３２は、本体部１１の厚さ方向において開口部３１ａと重なる開口部３２ａを有している。これにより奏される作用効果を、比較例を用いながら説明する。 (Comparison of comparative example and the present invention)
As illustrated in FIG. 3, in the formation of the conductive via in the resin layer 12 of the interposer according to the embodiment of the present invention, the first filler dominant layer 31 has the opening 31 a, and the first resin dominant layer 32 is The main body 11 has an opening 32a that overlaps the opening 31a in the thickness direction. The effect produced by this is demonstrated using a comparative example.

図７は、比較例として、単一の樹脂層からなるインターポーザの、ビア形成に係る本体部及び樹脂層を示す断面模式図であり、図９は、比較例の樹脂層断面観察写真、図１１は比較例のビア開口形成時の樹脂層の表面観察写真である。 FIG. 7 is a schematic cross-sectional view showing a body part and a resin layer related to via formation of an interposer composed of a single resin layer as a comparative example, and FIG. These are the surface observation pictures of the resin layer at the time of formation of a via opening of a comparative example.

また、図８は、本発明の実施形態のインターポーザの、樹脂支配層とフィラー支配層からなる二層構造の樹脂層におけるビアの形成に係る本体部及び樹脂層を示す断面模式図であり、図１０は、本実施形態の樹脂層断面観察写真、図１２は本実施形態のビア開口形成時の樹脂層の表面観察写真である。 FIG. 8 is a schematic cross-sectional view showing a main body part and a resin layer related to formation of vias in a resin layer having a two-layer structure composed of a resin dominant layer and a filler dominant layer of the interposer according to the embodiment of the present invention. 10 is a resin layer cross-sectional observation photograph of the present embodiment, and FIG. 12 is a surface observation photograph of the resin layer when the via opening is formed according to the present embodiment.

まず、比較例に係るインターポーザについて説明する。
図７の断面模式図に示されるように、比較例に係るインターポーザ１０４では、本体部１１の一方の主面１１ａ上に、単層の樹脂層１１２が設けられている。 First, an interposer according to a comparative example will be described.
As shown in the schematic cross-sectional view of FIG. 7, in the interposer 104 according to the comparative example, a single resin layer 112 is provided on one main surface 11 a of the main body 11.

比較例の単層の樹脂層１１２は、図９にその断面観察写真を示すように樹脂及びフィラーを含んでおり、比較例の樹脂層１１２における樹脂及びフィラーの合計に対する樹脂の割合は、本実施形態の第１フィラー支配層３１と同一であるとする。また、比較例の単層の樹脂層１１２を構成する樹脂及びフィラーは、第１フィラー支配層３１の樹脂及びフィラーと同一であるとする。 The single-layer resin layer 112 of the comparative example includes a resin and a filler as shown in the cross-sectional observation photograph in FIG. 9, and the ratio of the resin to the total of the resin and filler in the resin layer 112 of the comparative example is the present embodiment. Suppose that it is the same as the 1st filler dominant layer 31 of a form. In addition, it is assumed that the resin and filler constituting the single resin layer 112 of the comparative example are the same as the resin and filler of the first filler dominant layer 31.

比較例の樹脂層１１２には、ビア用開口として複数の開口部１１２ａが設けられている。開口部１１２ａは、レーザー照射により設けられており、本体部１１側に位置する第１領域１６１と、樹脂層１１２の主面１１２ｂ側に位置する第２領域１６２とを有する。 The resin layer 112 of the comparative example is provided with a plurality of openings 112a as via openings. The opening 112 a is provided by laser irradiation, and includes a first region 161 located on the main body 11 side and a second region 162 located on the main surface 112 b side of the resin layer 112.

比較例の図７の断面模式図および図１１の表面観察写真に示されるように、レーザー照射により樹脂層１１２に開口部１１２ａを形成することによって、第２領域１６２における中心の直径Ｌ２は、第１領域１６１における中心の直径Ｌ１よりも大きくなる。 As shown in the schematic cross-sectional view of FIG. 7 of the comparative example and the surface observation photograph of FIG. 11, by forming the opening 112a in the resin layer 112 by laser irradiation, the diameter L2 of the center in the second region 162 is It becomes larger than the diameter L1 of the center in one area 161.

具体的には、照射されるレーザーのエネルギーが主面１１２ｂ近傍に伝搬することによって、樹脂層１１２の樹脂が崩壊する。これにより、樹脂層１１２内に分散されているフィラーが脱落し、樹脂層１１２の主面１１２ｂ近傍の開口部１１２ａの径が広がる。そして、第１領域１６１及び第２領域１６２によって、深さ１〜２μｍの段差Ｓが形成される。 Specifically, the resin of the resin layer 112 collapses as the energy of the irradiated laser propagates in the vicinity of the main surface 112b. Thereby, the filler dispersed in the resin layer 112 falls off, and the diameter of the opening 112a in the vicinity of the main surface 112b of the resin layer 112 increases. A step S having a depth of 1 to 2 μm is formed by the first region 161 and the second region 162.

このように樹脂層１１２の主面１１２ｂにおける開口部１１２ａの直径が大きくなると共に段差Ｓが形成されることによって、当該主面１１２ｂ上の配線が形成可能な領域が狭くなってしまう。 As described above, when the diameter of the opening 112a in the main surface 112b of the resin layer 112 is increased and the step S is formed, a region where the wiring on the main surface 112b can be formed becomes narrow.

例えば、開口部１１２ａの直径が約２０μｍになるように形成した場合、主面１１２ｂにおける開口部１１２ａの直径は、約４０μｍになってしまう。この場合、ビア（導電ビア）/ランド（端子部、導電部）の形成条件は、例えば６０μｍ／９０μｍ以上となる。また、樹脂層１１２におけるフィラーの比率が大きいことから、十点平均粗さＲｚが大きくなる。このため、樹脂層１１２の主面１１２ｂ上に形成される配線層のＬ／Ｓは、例えば１０μｍ／１０μｍ以上になる。 For example, when the opening 112a is formed to have a diameter of about 20 μm, the diameter of the opening 112a in the main surface 112b is about 40 μm. In this case, the formation conditions of vias (conductive vias) / lands (terminal portions, conductive portions) are, for example, 60 μm / 90 μm or more. Moreover, since the ratio of the filler in the resin layer 112 is large, the ten-point average roughness Rz is increased. For this reason, L / S of the wiring layer formed on the main surface 112b of the resin layer 112 is, for example, 10 μm / 10 μm or more.

ここで、樹脂層１１２におけるフィラーの比率が多いほど、樹脂層１１２の単位体積当たりの樹脂が少なくなる。このため、容易に樹脂層１１２が崩壊し、開口部１１２ａの径が広がりやすくなる。 Here, as the ratio of the filler in the resin layer 112 increases, the resin per unit volume of the resin layer 112 decreases. For this reason, the resin layer 112 is easily collapsed, and the diameter of the opening 112a is easily widened.

比較例において開口部１１２ａの径を広げないようにするためには、単層構造のまま樹脂層における樹脂の比率を大きくすることが考えられる。そこで、比較例に係る樹脂層における樹脂及びフィラーの合計に対する樹脂の割合を、本実施形態の第１樹脂支配層３２と同一にする場合を考える。 In the comparative example, in order not to increase the diameter of the opening 112a, it is conceivable to increase the ratio of the resin in the resin layer while maintaining the single layer structure. Therefore, a case is considered where the ratio of the resin to the total of the resin and filler in the resin layer according to the comparative example is the same as that of the first resin dominant layer 32 of the present embodiment.

この場合、当該樹脂層の樹脂の一部が崩壊したとしても、残存している樹脂によりフィラーの脱落が抑制される。これにより、樹脂層の主面近傍の開口部の径が広がることは抑制される。 In this case, even if a part of the resin in the resin layer collapses, the remaining resin suppresses the filler from falling off. Thereby, it is suppressed that the diameter of the opening part of the main surface vicinity of a resin layer spreads.

しかしながら、比較例においてこのような構成とした場合、本体部１１がシリコンウェハー又はガラス基板等によって形成されるので、本体部１１の線膨張係数と樹脂層１１２の線膨張係数との差が大きくなる。これにより、本体部１１の貫通配線２３と樹脂層１１２の開口部１１２ａとの位置ずれ量が大きくなり、樹脂層１１２にクラックが発生し、樹脂層１１２が本体部１１から剥離するおそれが発生するという問題がある。 However, when such a configuration is used in the comparative example, the main body 11 is formed of a silicon wafer or a glass substrate, so that the difference between the linear expansion coefficient of the main body 11 and the linear expansion coefficient of the resin layer 112 increases. . As a result, the amount of positional deviation between the through wiring 23 of the main body part 11 and the opening 112a of the resin layer 112 increases, cracks occur in the resin layer 112, and the resin layer 112 may be peeled off from the main body part 11. There is a problem.

一方、本発明の図８の断面模式図および図１０の断面観察写真に示されるように、本実施形態に係るインターポーザ４においては、本体部１１の一方の主面１１ａ上に設けられた樹脂層１２は、順に積層された第１フィラー支配層３１及び第１樹脂支配層３２の二層構造を有しており、第１樹脂支配層３２における樹脂及びフィラーの合計に対する樹脂の割合は、第１フィラー支配層３１における樹脂及びフィラーの合計に対する樹脂の割合よりも大きくなっている。 On the other hand, as shown in the schematic cross-sectional view of FIG. 8 and the cross-sectional observation photograph of FIG. 10 of the present invention, in the interposer 4 according to this embodiment, the resin layer provided on one main surface 11a of the main body 11. 12 has a two-layer structure of a first filler dominating layer 31 and a first resin dominating layer 32 that are sequentially laminated, and the ratio of the resin to the total of the resin and filler in the first resin dominating layer 32 is as follows. The ratio of the resin to the total of the resin and filler in the filler dominant layer 31 is larger.

すなわち、第１樹脂支配層３２における樹脂の含有率は、第１フィラー支配層３１における樹脂の含有率よりも高くなっている。これにより、例えばレーザー照射により第１フィラー支配層３１及び第１樹脂支配層３２に開口部３１ａ，３２ａを形成する際に、開口部３２ａ周辺の第１樹脂支配層３２の崩壊が抑制される。 That is, the resin content in the first resin dominant layer 32 is higher than the resin content in the first filler dominant layer 31. Thereby, for example, when the openings 31a and 32a are formed in the first filler dominant layer 31 and the first resin dominant layer 32 by laser irradiation, the collapse of the first resin dominant layer 32 around the opening 32a is suppressed.

また、図１２の本発明表面観察写真に示すように、樹脂層１２に開口部１２ａが設けられる際に、樹脂層１２の主面１２ｂ近傍の開口部の径が広がることが抑制される。このように、樹脂層１２の主面１２ｂにおける平坦な領域の面積が増加することにより、効果的に微細配線を形成することが可能になる。 Further, as shown in the surface observation photograph of the present invention in FIG. 12, when the opening 12 a is provided in the resin layer 12, it is suppressed that the diameter of the opening near the main surface 12 b of the resin layer 12 is widened. As described above, by increasing the area of the flat region on the main surface 12b of the resin layer 12, it is possible to effectively form fine wiring.

例えば、樹脂層１２に、４０μｍ〜５５μｍのピッチでビア/ランドの条件が２０μｍ／３０μｍ以下となるように開口部１２ａを形成することが可能となり、４μｍ／４μｍ以下の配線形成が可能となる。 For example, the opening 12a can be formed in the resin layer 12 so that the via / land condition is 20 μm / 30 μm or less at a pitch of 40 μm to 55 μm, and wiring of 4 μm / 4 μm or less can be formed.

また、第１フィラー支配層３１において、樹脂及びフィラーの合計に対するフィラーの割合は、６０体積％以上８０体積％以下であり、第１樹脂支配層３２において、樹脂及びフィラーの合計に対するフィラーの割合は、５体積％以上６０体積％以下であってもよい。この場合、フィラーに起因する第１フィラー支配層３１の表面に発生する凹凸が第１樹脂支配層３２により十分に軽減され、樹脂層１２の主面１２ｂの平坦性が向上する。 Moreover, in the 1st filler dominant layer 31, the ratio of the filler with respect to the sum total of resin and a filler is 60 volume% or more and 80 volume% or less, and in the 1st resin dominant layer 32, the ratio of the filler with respect to the sum total of resin and a filler is 5 volume% or more and 60 volume% or less may be sufficient. In this case, the unevenness generated on the surface of the first filler dominant layer 31 due to the filler is sufficiently reduced by the first resin dominant layer 32, and the flatness of the main surface 12b of the resin layer 12 is improved.

また、第１樹脂支配層３２の十点平均粗さＲｚは、１０ｎｍ以上７０ｎｍ以下であってもよい。この場合、第１樹脂支配層３２を簡易に形成することが可能になると共に、効果的に配線パターン１４ａを形成することが可能になる。 Further, the ten-point average roughness Rz of the first resin dominant layer 32 may be not less than 10 nm and not more than 70 nm. In this case, the first resin dominant layer 32 can be easily formed, and the wiring pattern 14a can be effectively formed.

また、第１樹脂支配層３２の厚さは、第１フィラー支配層３１の厚さよりも薄くてもよい。この場合、不必要に第１樹脂支配層３２を厚くすることなく、配線パターン１４ａが形成可能になる。 Further, the thickness of the first resin dominant layer 32 may be smaller than the thickness of the first filler dominant layer 31. In this case, the wiring pattern 14a can be formed without unnecessarily thickening the first resin dominant layer 32.

また、第１フィラー支配層３１の厚さは、３μｍ以上１５μｍ以下であり、第１樹脂支配層３２の厚さは、２μｍ以上５μｍ以下であってもよい。この場合、不必要に第１フィラー支配層３１及び第１樹脂支配層３２を厚くすることなく、配線パターン１４ａが形成可能になる。 Further, the thickness of the first filler dominant layer 31 may be 3 μm or more and 15 μm or less, and the thickness of the first resin dominant layer 32 may be 2 μm or more and 5 μm or less. In this case, the wiring pattern 14a can be formed without unnecessarily increasing the thickness of the first filler dominant layer 31 and the first resin dominant layer 32.

また、本体部１１は、複数の貫通配線２３が設けられたガラス基板であってもよい。この場合、本体部１１を安価で高強度にすると共に、本体部１１の大型化が容易となる。 Further, the main body 11 may be a glass substrate provided with a plurality of through wirings 23. In this case, the main body 11 is inexpensive and has high strength, and the main body 11 can be easily enlarged.

また、本体部１１から第１樹脂支配層３２にかけて線膨張係数が段階的に大きくなるようにすることもできる。これにより、本体部１１上に第１フィラー支配層３１を形成した際、及び第１フィラー支配層３１上に第１樹脂支配層３２を形成した際に、温度膨張により各層間で生ずる応力を緩和し、クラックの発生を抑制することができる。 Further, the linear expansion coefficient can be increased stepwise from the main body portion 11 to the first resin dominant layer 32. As a result, when the first filler dominant layer 31 is formed on the main body 11 and when the first resin dominant layer 32 is formed on the first filler dominant layer 31, stress generated between the layers due to temperature expansion is relieved. In addition, the occurrence of cracks can be suppressed.

加えて、本体部１１の線膨張係数が、インターポーザ４に搭載される半導体チップ２，３の線膨張係数と近い値となる。このため、加熱後の本体部１１の寸法変化が小さくなり、半導体チップ２，３の搭載を良好に行うことができる。 In addition, the linear expansion coefficient of the main body 11 is close to the linear expansion coefficient of the semiconductor chips 2 and 3 mounted on the interposer 4. For this reason, the dimensional change of the main-body part 11 after a heating becomes small, and mounting of the semiconductor chips 2 and 3 can be performed favorably.

さらに、本体部１１に貫通配線２３を設けることにより、インターポーザ４と半導体チップ２，３との間を多ピン並列接続することができる。これにより、優れた電気特性が得られ、低消費電力化が可能になる。 Furthermore, by providing the through wiring 23 in the main body 11, the interposer 4 and the semiconductor chips 2 and 3 can be connected in a multi-pin parallel manner. Thereby, excellent electrical characteristics can be obtained and low power consumption can be achieved.

また、本発明のインターポーザ４は、本体部１１の他方の主面１１ｂ上に設けられた樹脂層１３を備えることもでき、樹脂層１３は、樹脂及びフィラーを含む第２フィラー支配層と、第２フィラー支配層に接して設けられ、樹脂及びフィラーを含む第２樹脂支配層と、を有し、第２樹脂支配層における樹脂及びフィラーの合計に対する樹脂の割合は、第２フィラー支配層における樹脂及びフィラーの合計に対する樹脂の割合よりも大きくてもよい。 The interposer 4 of the present invention can also include a resin layer 13 provided on the other main surface 11b of the main body 11, and the resin layer 13 includes a second filler dominant layer containing a resin and a filler, A second resin-dominating layer including a resin and a filler, and the ratio of the resin to the total of the resin and filler in the second resin-dominating layer is the resin in the second filler-dominating layer. And the ratio of the resin to the total of the fillers may be larger.

この場合、本体部１１において、一方の主面１１ａ上に樹脂層１２が形成され、他方の主面１１ｂ上に樹脂層１３が形成される。これにより、本体部１１の線膨張係数と樹脂層１２の線膨張係数との差に起因した反りが抑制される。 In this case, in the main body 11, the resin layer 12 is formed on one main surface 11a, and the resin layer 13 is formed on the other main surface 11b. Thereby, the curvature resulting from the difference of the linear expansion coefficient of the main-body part 11 and the linear expansion coefficient of the resin layer 12 is suppressed.

また、第１フィラー支配層３１に含まれるフィラー、及び第１樹脂支配層３２に含まれるフィラーの平均粒径は、０.１μｍ以上２μｍ以下であってもよい。 The average particle size of the filler contained in the first filler dominant layer 31 and the filler contained in the first resin dominant layer 32 may be 0.1 μm or more and 2 μm or less.

この場合、第１フィラー支配層３１及び第１樹脂支配層３２の表面の平坦性の低下が抑制されると共に、第１フィラー支配層３１に含まれる樹脂及び第１樹脂支配層３２に含まれる樹脂の流動性の低下が抑制される。 In this case, the deterioration of the flatness of the surfaces of the first filler dominant layer 31 and the first resin dominant layer 32 is suppressed, and the resin contained in the first filler dominant layer 31 and the resin contained in the first resin dominant layer 32 The decrease in fluidity is suppressed.

また、第１フィラー支配層３１に含まれるフィラー、及び第１樹脂支配層３２に含まれるフィラーは、無機酸化物、炭化物、無機窒化物、無機塩及びケイ酸塩からなる群から選ばれる少なくとも一種を含有してもよい。この場合、第１フィラー支配層３１及び第１樹脂支配層３２の線膨張係数が低下する。 The filler contained in the first filler dominant layer 31 and the filler contained in the first resin dominant layer 32 are at least one selected from the group consisting of inorganic oxides, carbides, inorganic nitrides, inorganic salts, and silicates. It may contain. In this case, the linear expansion coefficients of the first filler dominant layer 31 and the first resin dominant layer 32 are reduced.

また、本実施形態に係るインターポーザ４を用いて製造される半導体装置１は、インターポーザ４の第１樹脂支配層３２上に設けられた積層体１５に搭載された半導体チップ２，３を備える。この半導体装置１では、微細配線が形成可能となったインターポーザ４が用いられているため、半導体チップ２，３を端子数の多いハイエンド半導体チップとすることができ、高い性能を有する半導体装置１を提供できる。 In addition, the semiconductor device 1 manufactured using the interposer 4 according to the present embodiment includes the semiconductor chips 2 and 3 mounted on the stacked body 15 provided on the first resin dominant layer 32 of the interposer 4. Since the semiconductor device 1 uses the interposer 4 in which fine wiring can be formed, the semiconductor chips 2 and 3 can be high-end semiconductor chips having a large number of terminals, and the semiconductor device 1 having high performance can be obtained. Can be provided.

また、本体部１１に設けられた貫通配線２３は、レーザー照射により形成された第１フィラー支配層３１の開口部３１ａ及び第１樹脂支配層３２の開口部３２ａを介して、配線パターン１４ａに接続されてもよい。この場合、レーザー照射によって開口部３２ａ周辺に発生する第１樹脂支配層３２の崩壊が抑制され、開口部３２ａの広がりが抑制される。 Further, the through wiring 23 provided in the main body 11 is connected to the wiring pattern 14a through the opening 31a of the first filler dominant layer 31 and the opening 32a of the first resin dominant layer 32 formed by laser irradiation. May be. In this case, the collapse of the first resin dominant layer 32 generated around the opening 32a due to laser irradiation is suppressed, and the spread of the opening 32a is suppressed.

本発明によるインターポーザ、半導体装置及び半導体装置の製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態において、樹脂層１３は必ずしも設けられていなくてもよい。 The interposer, the semiconductor device, and the semiconductor device manufacturing method according to the present invention are not limited to the above-described embodiments, and various other modifications are possible. For example, in the above embodiment, the resin layer 13 is not necessarily provided.

また、樹脂層１２を構成する層は、第１フィラー支配層３１及び第１樹脂支配層３２の二層構造に限らず、三層以上で構成されていてもよい。例えば、第１フィラー支配層３１と第１樹脂支配層３２との間に樹脂及びフィラーを含有する中間層が含まれる三層構造となっていてもよい。この場合、中間層の樹脂及びフィラーの合計に対する樹脂の割合は、第１フィラー支配層３１よりも大きく、第１樹脂支配層３２よりも小さい。これにより、本体部１１から積層体１４までの線膨張係数の変化が一層緩やかになり、より効果的に熱膨張による層間の応力を緩和することができる。この場合、樹脂層１３も三層以上の構成とすることが好ましい。 Moreover, the layer which comprises the resin layer 12 is not restricted to the two-layer structure of the 1st filler dominant layer 31 and the 1st resin dominant layer 32, You may be comprised by three or more layers. For example, a three-layer structure in which an intermediate layer containing a resin and a filler is included between the first filler dominant layer 31 and the first resin dominant layer 32 may be employed. In this case, the ratio of the resin to the total of the resin and filler in the intermediate layer is larger than that of the first filler dominant layer 31 and smaller than that of the first resin dominant layer 32. Thereby, the change of the linear expansion coefficient from the main-body part 11 to the laminated body 14 becomes still more loose, and the stress between the layers by thermal expansion can be relieve | moderated more effectively. In this case, it is preferable that the resin layer 13 has three or more layers.

また、積層体１４における配線パターン１４ａは、セミアディティブ法に限らず、例えばサブトラクティブ法又はフルアディティブ法等の公知の方法にて形成される。 Moreover, the wiring pattern 14a in the laminated body 14 is not limited to the semi-additive method, and is formed by a known method such as a subtractive method or a full additive method.

ここで、サブトラクティブ法とは、Ｃｕ層等の導体層上に所望のパターンを有するレジストを形成して不要な導体層をエッチング除去した後、レジストを剥離して配線パターン１４ａを得る方法である。 Here, the subtractive method is a method in which a resist having a desired pattern is formed on a conductor layer such as a Cu layer, an unnecessary conductor layer is removed by etching, and then the resist is removed to obtain a wiring pattern 14a. .

また、フルアディティブ法は、樹脂層上に無電解めっき触媒を吸着させ、所望のパターンのレジストを樹脂層上に形成し、このレジストを絶縁膜として残したまま触媒を活性化させ、無電解めっき法によりレジスト開口部内にＣｕ等の導体を析出させた後、レジストを除去して所望の配線パターン１４ａを得る方法である。 In the full additive method, an electroless plating catalyst is adsorbed on the resin layer, a resist having a desired pattern is formed on the resin layer, and the catalyst is activated while leaving the resist as an insulating film. In this method, after a conductor such as Cu is deposited in the resist opening by the method, the resist is removed to obtain a desired wiring pattern 14a.

本発明を以下の具体的実施例によりさらに説明するが、本発明はこれらの例に限定されるものではない。 The present invention is further illustrated by the following specific examples, but the present invention is not limited to these examples.

（本発明実施例の製造工程）
本発明の実施例では、図２に示されるように、本体部１１の一方の主面１１ａ上に樹脂層１２を形成した。本体部１１としてガラス基板（旭硝子株式会社製ＥＮ−Ａ１３００μｍ厚）を用い、当該ガラス基板内に複数の貫通配線２３を形成した。 (Manufacturing process of the embodiment of the present invention)
In the embodiment of the present invention, as shown in FIG. 2, the resin layer 12 is formed on one main surface 11 a of the main body 11. A glass substrate (EN-A1 300 μm thickness, manufactured by Asahi Glass Co., Ltd.) was used as the main body 11, and a plurality of through wires 23 were formed in the glass substrate.

樹脂層１２は、厚さ１２μｍの第１フィラー支配層３１と、厚さ２μｍの第１樹脂支配層３２とが互いに積層された樹脂シートとした。 The resin layer 12 was a resin sheet in which a first filler dominant layer 31 having a thickness of 12 μm and a first resin dominant layer 32 having a thickness of 2 μm were laminated to each other.

第１フィラー支配層３１は、エポキシ樹脂及びフィラーを主成分としており、第１フィラー支配層３１における樹脂及びフィラーの合計に対する樹脂の割合を３０体積％に調整した（すなわち、第１フィラー支配層３１における樹脂及びフィラーの合計に対するフィラーの割合を７０体積％に調整した）。 The first filler dominant layer 31 is mainly composed of an epoxy resin and a filler, and the ratio of the resin to the total of the resin and filler in the first filler dominant layer 31 is adjusted to 30% by volume (that is, the first filler dominant layer 31). The ratio of the filler to the total of the resin and filler was adjusted to 70% by volume).

また、第１樹脂支配層３２は、エポキシ樹脂主成分としており、第１樹脂支配層３２における樹脂及びフィラーの合計に対する樹脂の割合を８０体積％に調整した（すなわち、第１樹脂支配層３２における樹脂及びフィラーの合計に対するフィラーの割合を２０体積％に調整した）。 The first resin dominant layer 32 is mainly composed of an epoxy resin, and the ratio of the resin to the total of the resin and filler in the first resin dominant layer 32 is adjusted to 80% by volume (that is, in the first resin dominant layer 32). The ratio of the filler to the total of the resin and filler was adjusted to 20% by volume).

第１フィラー支配層３１及び第１樹脂支配層３２に含まれるフィラーの平均粒径は、約０．５μｍとした。 The average particle size of the filler contained in the first filler dominant layer 31 and the first resin dominant layer 32 was about 0.5 μm.

真空ラミネーター用いて、ラバープレス０．１ＭＰａ、１００℃、６０秒の条件でラバープレスを行った後、１．０ＭＰａ、１１０℃、９０秒の条件でホットプレスを行い、樹脂層１２を本体部１１の一方の主面１１ａにラミネートした。なお、樹脂層１２の比誘電率Ｄｋは３．２のものを使用している。 Using a vacuum laminator, the rubber press was performed under the conditions of 0.1 MPa, 100 ° C., 60 seconds, then hot pressed under the conditions of 1.0 MPa, 110 ° C., 90 seconds, and the resin layer 12 was removed from the main body 11. Was laminated on one main surface 11a. The resin layer 12 having a relative dielectric constant Dk of 3.2 is used.

本体部１１にラミネートした樹脂層１２に対し、第３高調波（３５５ｎｍ）を出射するＹＡＧレーザー装置を用いて、周波数７０ＫＨｚ、出力０．２Ｗ、パルス幅１０ｓの条件で開口部１２ａを形成した。開口部１２ａの形成後にデスミア処理を行い、加工径を１５μｍに設定した開口部１２ａを５５μｍのピッチで形成した。 An opening 12a was formed on the resin layer 12 laminated on the main body 11 using a YAG laser device that emits third harmonics (355 nm) under conditions of a frequency of 70 KHz, an output of 0.2 W, and a pulse width of 10 s. A desmear process was performed after forming the openings 12a, and the openings 12a having a processing diameter set to 15 μm were formed at a pitch of 55 μm.

次に、本体部１１及び樹脂層１２を塩化パラジウム水溶液（０．２ｇ／Ｌ）に室温で１０分間浸漬し、触媒となるパラジウムイオンを樹脂層１２中へ担持させた。触媒が付着した樹脂層１２を０．１ｍｏｌ／Ｌのジメチルアミンボランを含む溶液に、６０℃で３０秒浸漬し、担持されたパラジウムイオンの還元を行った。続いて、還元したパラジウムを核として無電解銅めっきを行い、厚さ０．３μｍのＣｕ膜を樹脂層１２上及び開口部１２ａ内に均一に形成した。 Next, the main body 11 and the resin layer 12 were immersed in an aqueous palladium chloride solution (0.2 g / L) at room temperature for 10 minutes, and palladium ions serving as a catalyst were supported in the resin layer 12. The resin layer 12 to which the catalyst was attached was immersed in a solution containing 0.1 mol / L dimethylamine borane at 60 ° C. for 30 seconds to reduce the supported palladium ions. Subsequently, electroless copper plating was performed using the reduced palladium as a nucleus, and a Cu film having a thickness of 0.3 μm was uniformly formed on the resin layer 12 and in the opening 12a.

無電解めっきにより形成されたＣｕ膜上に、レジスト（日立化成株式会社製ＲＹ５１１０、及び住友化学株式会社製Ｘ１２２２０Ｍ８７）を用いて、露光、現像を経てパターンニングを行った。 Patterning was performed on the Cu film formed by electroless plating through exposure and development using a resist (RY5110 manufactured by Hitachi Chemical Co., Ltd. and X12220M87 manufactured by Sumitomo Chemical Co., Ltd.).

パターンニングをされた部分に電解銅めっきにて導電ビア１６を開口部１２ａ内に充填し、その後にレジストを除去した。 The conductive via 16 was filled in the opening 12a by electrolytic copper plating in the patterned part, and then the resist was removed.

電解銅めっきの厚みは、Ｌ／Ｓ＝４/４μｍでは配線幅、配線間の隙間に対し１．５倍の６μｍとし、Ｌ／Ｓ＝２/２μｍでは配線幅、配線間の隙間に対し２．３倍の４．６μｍとし配線形成を行った。 The thickness of the electrolytic copper plating is 6 μm, which is 1.5 times as large as the wiring width and the gap between the wirings when L / S = 4/4 μm, and 2 for the wiring width and the gap between the wirings when L / S = 2/2 μm. The wiring was formed to 4.6 μm, which is 3 times larger.

同様の手法により、互いに積層された導体回路４１を複数形成し、積層体１４を形成した後に、積層体１４上に端子６を形成した。 A plurality of conductor circuits 41 stacked on each other were formed by the same method, and the stacked body 14 was formed. Then, the terminals 6 were formed on the stacked body 14.

また、本体部１１の他方の主面１１ｂ上に樹脂層１３、導電ビア１７、積層体１５、及び端子７をそれぞれ形成することによって、インターポーザ４を形成した。 Moreover, the interposer 4 was formed by forming the resin layer 13, the conductive via 17, the laminated body 15, and the terminal 7 on the other main surface 11b of the main body part 11, respectively.

（比較例の製造工程）
比較例では、実施例と同様にパターン形成を行った後に、Ｌ／Ｓ（Ｌｉｎｅ/Ｓｐａｃｅ）の配線幅、及び配線間の隙間と同じ厚みで電解めっきにて配線形成を行った。（Ｌ／Ｓ＝４/４μｍでは４μｍ厚、Ｌ／Ｓ＝２/２μｍでは２μｍ厚とした。） (Manufacturing process of comparative example)
In the comparative example, after pattern formation was performed in the same manner as in the example, wiring formation was performed by electrolytic plating at the same thickness as the L / S (Line / Space) wiring width and the gap between the wirings. (The thickness was 4 μm for L / S = 4/4 μm and 2 μm for L / S = 2/2 μm.)

（性能比較）
実施例、及び比較例にて作成したインターポーザの性能を以下に示す。 (Performance comparison)
The performance of the interposer created in the examples and comparative examples is shown below.

実施例で作成したインターポーザではＬ／Ｓ＝４/４μｍ、及び２/２μｍでインピーダンスが５０Ωになっているのに対し、比較例で作成したインターポーザではインピーダンスが５０Ωからずれていることが確認された。 In the interposer created in the example, the impedance was 50Ω at L / S = 4/4 μm and 2/2 μm, whereas it was confirmed that the impedance was shifted from 50Ω in the interposer created in the comparative example. .

また、比較例で作成したインターポーザにてＬ／Ｓ＝２/２μｍではφ１５μｍビアをフィルドすることができていないため、ビアの多段スタックが困難となり、配線を引き回すためにはビアのオフセットが必要となる。よって、本発明の実施例では積層数が４であるのに対し、比較例では積層する層数が８と多くなっている。 In addition, with an interposer created in the comparative example, φ15 μm vias cannot be filled at L / S = 2/2 μm, making it difficult to stack vias, and via offsets are required to route the wiring. Become. Therefore, in the example of the present invention, the number of stacked layers is 4, whereas in the comparative example, the number of stacked layers is as large as 8.

上記表１に示されるように実施例では、インピーダンスを５０Ωに設定することが可能となるばかりではなく。Ｌ／Ｓ＝２/２μｍにてφ１５μｍビアの多段スタック構造が可能となる。本発明を用いることにてインターポーザの層数を減らすことが出来るばかりか、工数を削減できることにより、材料コストの削減、不良発生の抑制が可能となる。 As shown in Table 1 above, in the embodiment, not only can the impedance be set to 50Ω, but also it becomes possible. With L / S = 2/2 μm, a multistage stack structure with φ15 μm vias becomes possible. By using the present invention, not only the number of layers of the interposer can be reduced, but also the man-hour can be reduced, so that the material cost can be reduced and the occurrence of defects can be suppressed.

本発明のインターポーザ、半導体装置、及び当該半導体装置を製造する方法によれば、微細配線を形成可能なインターポーザ、当該インターポーザを用いた高い性能を有する半導体装置、及び当該半導体装置の製造方法を安価に提供できる。 According to the interposer, the semiconductor device, and the method of manufacturing the semiconductor device of the present invention, the interposer capable of forming fine wiring, the semiconductor device having high performance using the interposer, and the method of manufacturing the semiconductor device are inexpensive. Can be provided.

１…半導体装置、
２，３…半導体チップ、
４，１０４…インターポーザ、
４ａ…インターポーザ４の一方の主面（表面）
４ｂ…インターポーザ４の他方の主面（裏面）
５，６，７端子
８はんだボール
１１…本体部
１１ａ…本体部の一方の主面（表面側）
１１ｂ…本体部の他方の主面（裏面側）
１２，１３，１１２，４１ａ，４２…樹脂層
１２ａ，１３ａ、１１２ａ…開口部
１４，１５…積層体
１４ａ…配線パターン
１６、１７、１８、４１ｂ導電ビア
２１…基材
２２…貫通孔
２３…貫通配線
２３ａ、２３ｂ、２３ｃ導電部
３１…第１フィラー支配層
３１ａ…開口部（第１開口部）
３２…第１樹脂支配層
３２ａ…開口部（第２開口部）
４１…導体回路
４１ｃ導電部
４３レジスト
５１、５２導電層 1 ... Semiconductor device,
2, 3 ... Semiconductor chip,
4,104 ... interposer,
4a: One main surface (surface) of the interposer 4
4b ... The other main surface (back surface) of the interposer 4
5, 6, 7 Terminal 8 Solder ball 11... Main body 11 a... One main surface (surface side) of main body
11b ... the other main surface (back side) of the main body
12, 13, 112, 41a, 42 ... resin layers 12a, 13a, 112a ... openings 14, 15 ... laminated body 14a ... wiring patterns 16, 17, 18, 41b conductive via 21 ... base material 22 ... through hole 23 ... through Wirings 23a, 23b, 23c Conductive portion 31 ... first filler dominant layer 31a ... opening (first opening)
32 ... 1st resin control layer 32a ... Opening part (2nd opening part)
41 ... Conductor circuit 41c Conductive part 43 Resist 51, 52 Conductive layer

Claims

本体部と、
前記本体部の一方の主面上に設けられる少なくとも１層以上の第１の樹脂層と、
前記第１の樹脂層に積層して設けられる配線パターンと、
前記配線パターンと電気的に接続する貫通電極と
を備え、
前記第１の樹脂層の少なくとも１層は、本体部からインターポーザ表面に向かって第１樹脂及び第１フィラーを含む第１フィラー支配層と、第２樹脂及び第２フィラーを含む第１樹脂支配層を含む少なくとも二層以上の層構造で構成されており、
前記第１樹脂支配層における前記第２フィラー及び前記第２樹脂の合計に対する前記第２樹脂の割合は、前記第１フィラー支配層における前記第１フィラー及び前記第１樹脂の合計に対する前記第１樹脂の割合よりも大きい、
ことを特徴とするインターポーザ。 The main body,
At least one first resin layer provided on one main surface of the main body, and
A wiring pattern provided on the first resin layer;
A through electrode electrically connected to the wiring pattern,
At least one of the first resin layers includes a first filler dominant layer including a first resin and a first filler from the main body portion toward the interposer surface, and a first resin dominant layer including a second resin and a second filler. It is composed of a layer structure of at least two layers including
The ratio of the second resin to the sum of the second filler and the second resin in the first resin dominant layer is the first resin relative to the sum of the first filler and the first resin in the first filler dominant layer. Greater than the proportion of
Interposer characterized by that.

前記第１フィラー支配層は、第１開口部を有しており、
前記第１樹脂支配層は、前記本体部の厚さ方向において前記第１開口部と重なる第２開口部を有している、請求項１に記載のインターポーザ。 The first filler dominant layer has a first opening,
The interposer according to claim 1, wherein the first resin dominant layer has a second opening that overlaps the first opening in the thickness direction of the main body.

前記第１フィラー支配層において、前記第１樹脂及び前記第１フィラーの合計に対する前記第１フィラーの割合は、６０体積％以上８０体積％以下であり、
前記第１樹脂支配層において、前記第２樹脂及び前記第２フィラーの合計に対する前記第２フィラーの割合は、５体積％以上６０体積％以下である、請求項１又は２に記載のインターポーザ。 In the first filler dominant layer, a ratio of the first filler to a total of the first resin and the first filler is 60% by volume or more and 80% by volume or less,
The interposer according to claim 1 or 2, wherein in the first resin dominant layer, a ratio of the second filler to a total of the second resin and the second filler is 5% by volume or more and 60% by volume or less.

前記第１樹脂支配層の十点平均粗さは、１０ｎｍ以上７０ｎｍ以下である、請求項１〜３のいずれか一項に記載のインターポーザ。 The interposer according to any one of claims 1 to 3, wherein the ten-point average roughness of the first resin dominant layer is 10 nm or more and 70 nm or less.

前記第１樹脂支配層の厚さは、前記第１フィラー支配層の厚さよりも薄い、請求項１〜４のいずれか一項に記載のインターポーザ。 The interposer according to any one of claims 1 to 4, wherein a thickness of the first resin dominant layer is thinner than a thickness of the first filler dominant layer.

前記第１フィラー支配層の厚さは、３μｍ以上１５μｍ以下であり、
前記第１樹脂支配層の厚さは、２μｍ以上５μｍ以下である、請求項１〜５のいずれか一項に記載のインターポーザ。 The thickness of the first filler dominant layer is 3 μm or more and 15 μm or less,
The interposer according to any one of claims 1 to 5, wherein a thickness of the first resin dominant layer is 2 m or more and 5 m or less.

前記本体部は、複数の貫通配線が設けられたガラス又は絶縁層の設けられたシリコンの基板で構成され、
本体部から第１樹脂支配層にかけて線膨張係数が段階的に大きくなるように樹脂やフィラーの材料、およびその混合率を選択した、請求項１〜６のいずれか一項に記載のインターポーザ。 The main body is composed of a glass substrate provided with a plurality of through wirings or a silicon substrate provided with an insulating layer,
The interposer as described in any one of Claims 1-6 which selected the material of resin and a filler, and its mixing rate so that a linear expansion coefficient may become large in steps from a main-body part to a 1st resin control layer.

前記本体部の他方の主面上に設けられた１層以上の第２の樹脂層を更に備え、
前記第２の樹脂層の少なくとも１層は、本体部からインターポーザ裏面に向かって
第３樹脂及び第３フィラーを含む第２フィラー支配層と、
第４樹脂及び第４フィラーを含む第２樹脂支配層とを含む少なくとも二層以上の層構造で構成されており、
前記第２樹脂支配層における前記第４樹脂及び前記第４フィラーの合計に対する前記第４樹脂の割合は、前記第２フィラー支配層における前記第３樹脂及び前記第３フィラーの合計に対する前記第３樹脂の割合よりも大きい、請求項１〜７のいずれか一項に記載のインターポーザ。 And further comprising one or more second resin layers provided on the other main surface of the main body,
At least one layer of the second resin layer includes a second filler dominant layer including a third resin and a third filler from the main body portion toward the back surface of the interposer,
It is composed of a layer structure of at least two layers including a fourth resin and a second resin dominant layer including a fourth filler,
The ratio of the fourth resin to the total of the fourth resin and the fourth filler in the second resin dominant layer is the third resin relative to the total of the third resin and the third filler in the second filler dominant layer. The interposer according to claim 1, wherein the interposer is larger than the ratio.

前記第１の樹脂層上に設けられ、互いに積層された複数の配線パターンを含む導体回路を有する積層体を備え、
前記導体回路の各々の厚さは、前記第１樹脂支配層の厚さよりも薄い、請求項１〜８のいずれか一項に記載のインターポーザ。 A laminated body having a conductor circuit provided on the first resin layer and including a plurality of wiring patterns laminated on each other;
The interposer according to any one of claims 1 to 8, wherein a thickness of each of the conductor circuits is thinner than a thickness of the first resin dominant layer.

前記第１樹脂及び前記第２樹脂の少なくとも一方は、エポキシ樹脂、フェノール樹脂、エポキシフェノール樹脂、ポリイミド樹脂、シクロオレフィン樹脂、ベンゾオキサゾール樹脂からなる群より選ばれる少なくとも一種を含有する、請求項１〜９のいずれか一項に記載のインターポーザ。 At least one of the first resin and the second resin contains at least one selected from the group consisting of an epoxy resin, a phenol resin, an epoxy phenol resin, a polyimide resin, a cycloolefin resin, and a benzoxazole resin. The interposer according to any one of 9.

前記第１フィラー及び前記第２フィラーの少なくとも一方の平均粒径は、０.１μｍ以上３μｍ以下である、請求項１〜１０のいずれか一項に記載のインターポーザ。 The interposer according to any one of claims 1 to 10, wherein an average particle diameter of at least one of the first filler and the second filler is 0.1 µm or more and 3 µm or less.

前記第１フィラー及び前記第２フィラーの少なくとも一方は、無機酸化物、炭化物、無機窒化物、無機塩及びケイ酸塩からなる群から選ばれる少なくとも一種を含有する、請求項１〜１１のいずれか一項に記載のインターポーザ。 At least one of the first filler and the second filler contains at least one selected from the group consisting of inorganic oxides, carbides, inorganic nitrides, inorganic salts, and silicates. The interposer according to one item.

前記配線パターンは、
前記配線パターンの厚みは、少なくとも前記配線パターンの幅の１．５倍以上あり、かつ前記配線パターンの間の隙間の１．５倍以上ある、請求項１〜１２のいずれか一項に記載のインターポーザ。 The wiring pattern is
The thickness of the wiring pattern is at least 1.5 times the width of the wiring pattern and 1.5 times or more the gap between the wiring patterns. Interposer.

請求項１〜１３のいずれか一項に記載のインターポーザと、
前記インターポーザの前記樹脂支配層上に搭載された半導体チップと、
を備える半導体装置。 The interposer according to any one of claims 1 to 13,
A semiconductor chip mounted on the resin-dominating layer of the interposer;
A semiconductor device comprising:

請求項１〜１３のいずれか一項に記載のインターポーザを準備する工程と、
前記インターポーザ上に半導体チップを搭載する工程と、
を備える半導体装置の製造方法。 Preparing the interposer according to any one of claims 1 to 13;
Mounting a semiconductor chip on the interposer;
A method for manufacturing a semiconductor device comprising:

前記インターポーザの前記第１樹脂支配層上に設けられる積層体内の配線パターンは、セミアディティブ法により設けられている、請求項１５に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 15, wherein the wiring pattern in the stacked body provided on the first resin dominant layer of the interposer is provided by a semi-additive method.

前記本体部に設けられた貫通配線は、レーザー照射により形成された前記第１フィラー支配層の第１開口部及び前記第１樹脂支配層の第２開口部を介して、前記配線パターンに接続される、請求項１５に記載の半導体装置の製造方法。 The through wiring provided in the main body is connected to the wiring pattern through the first opening of the first filler dominant layer and the second opening of the first resin dominant layer formed by laser irradiation. The method of manufacturing a semiconductor device according to claim 15.