JP2017063350A - Pulse interval acquisition circuit, multiplication pulse generation circuit, position detection device, and direct drawing device - Google Patents
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Abstract
Description
本発明は、パルス信号におけるパルス間隔を取得する回路に関する。好ましくは、パルス間隔を取得する回路は、パルス間隔を逓倍する技術に応用される。 The present invention relates to a circuit for acquiring a pulse interval in a pulse signal. Preferably, the circuit for obtaining the pulse interval is applied to a technique for multiplying the pulse interval.
従来より、パルス信号の周期に相当するパルス間隔を逓倍した信号を生成する際には、PLL(Phase Locked Loop)回路やDLL(Delay Locked Loop)回路等が用いられる。しかし、ロータリエンコーダや、測長器に用いられるレーザ干渉式のエンコーダ等から出力されるタイミングパルス信号は、ジッタが大きいため、PLL回路やDLL回路により逓倍を行うことはできない。 Conventionally, a PLL (Phase Locked Loop) circuit, a DLL (Delay Locked Loop) circuit, or the like is used to generate a signal obtained by multiplying a pulse interval corresponding to the period of a pulse signal. However, a timing pulse signal output from a rotary encoder, a laser interference encoder used in a length measuring instrument, or the like has a large jitter and cannot be multiplied by a PLL circuit or a DLL circuit.
そこで、まず、パルス信号を高周波数のサンプリングクロックを用いてサンプリングし、パルス間隔が求められる。次に、逓倍されたパルス間隔が求められ、サンプリング時と同じ高周波数のクロックを用いて逓倍されたパルス信号が生成される。 Therefore, first, the pulse signal is sampled using a high-frequency sampling clock, and the pulse interval is obtained. Next, the multiplied pulse interval is obtained, and a multiplied pulse signal is generated using the same high frequency clock as that at the time of sampling.
一方、従来より、通信分野において、パラレル信号をシリアル信号に、または、シリアル信号をパラレル信号に高速に変換するSERDES(Serializer/Deserializer)回路が知られている。特許文献1は、SERDES回路を集積回路の入出力(I/O)バンクに設けた構造を開示する。
On the other hand, a SERDES (Serializer / Deserializer) circuit that converts a parallel signal into a serial signal or converts a serial signal into a parallel signal at high speed has been known in the communication field.
ところで、近年、様々な分野における製造装置の高速化および高精度化に伴い、より高速のパルス信号を高い精度で逓倍することが求められている。高周波数のサンプリングクロックを用いる上述の逓倍回路を一般的なFPGA(Field-Programmable Gate Array)、ASIC(Application Specific Integrated Circuit)、CPLD(Complex Programmable Logic Device)等で実現する場合、500MHz程度の内部動作およびサンプリングが限界となる。また、500MHzにてサンプリングを行う場合であっても、同期回路を適正に動作させることは非常に困難であり、かつ、柔軟な回路設計ができない。 By the way, in recent years, with the increase in speed and accuracy of manufacturing apparatuses in various fields, it is required to multiply a higher-speed pulse signal with high accuracy. When the above-described multiplication circuit using a high-frequency sampling clock is realized by a general FPGA (Field-Programmable Gate Array), ASIC (Application Specific Integrated Circuit), CPLD (Complex Programmable Logic Device), etc., internal operation of about 500 MHz And sampling is the limit. Even when sampling is performed at 500 MHz, it is very difficult to properly operate the synchronous circuit, and a flexible circuit design cannot be performed.
より精度の高い逓倍回路を実現するために、仮に、例えば、1GHzのクロックにて、高速にサンプリングを行うデバイスが利用可能であったとしても、デバイスの価格の上昇および発熱量の増加が予想される。 In order to realize a more accurate multiplication circuit, for example, even if a device that performs high-speed sampling with a 1 GHz clock is available, an increase in device price and an increase in heat generation are expected. The
本発明は上記課題に鑑みなされたものであり、高分解能にて逓倍パルス信号を生成する回路を低コストにて実現することを目的としている。また、逓倍パルス信号の生成および他の用途に利用することができる高精度のパルス間隔取得回路を低コストにて実現することも目的としている。 The present invention has been made in view of the above problems, and an object thereof is to realize a circuit that generates a multiplied pulse signal with high resolution at low cost. Another object of the present invention is to realize a highly accurate pulse interval acquisition circuit that can be used for generation of a multiplied pulse signal and other applications at low cost.
請求項1に記載の発明は、パルス間隔取得回路であって、シリアル信号である入力パルス信号をサンプリングしてパラレル信号に変換するシリアル−パラレル変換回路と、前記パラレル信号の一周期に対応する各ビット列が、前記入力パルス信号の立ち上がりエッジであるパルスエッジを含むか否かを検出する、または、前記入力パルス信号の立ち下がりエッジであるパルスエッジを含むか否かを検出するエッジ検出回路と、前記パルスエッジを含む先行ビット列を保持する第1レジスタと、前記パルスエッジを含むビット列であって前記先行ビット列の次に出現する後続ビット列を保持する第2レジスタと、前記先行ビット列と前記後続ビット列との間に存在するビット列の数を計数する計数回路と、前記計数回路にて計数された値、並びに、前記第1レジスタおよび前記第2レジスタに保持された値から、前記入力パルス信号の間隔である入力パルス間隔を求める入力パルス間隔演算回路とを備え、前記エッジ検出回路、前記第1レジスタ、前記第2レジスタ、前記計数回路および前記入力パルス間隔演算回路の動作に利用されるクロックの周波数である動作周波数が、前記シリアル−パラレル変換回路におけるサンプリング周波数よりも低い。
The invention according to
請求項2に記載の発明は、請求項1に記載のパルス間隔取得回路であって、前記シリアル−パラレル変換回路と、前記パルス間隔演算回路との間に、パルスエッジを含むビット列を、前記パルスエッジの位置を保持した共通パターンを有する共通ビット列に変換するパターン変換回路をさらに備える。
The invention according to
請求項3に記載の発明は、請求項1または2に記載のパルス間隔取得回路であって、前記エッジ検出回路、前記第1レジスタ、前記第2レジスタ、前記計数回路および前記入力パルス間隔演算回路がFPGAデバイスにより実現され、前記シリアル−パラレル変換回路が、前記FPGAデバイスに内蔵される。
The invention according to
請求項4に記載の発明は、シリアル信号である入力パルス信号に基づいて前記入力パルス信号の逓倍パルス信号を生成する逓倍パルス生成回路であって、前記入力パルス信号の入力パルス間隔を取得する請求項1または2に記載のパルス間隔取得回路と、前記入力パルス間隔から逓倍パルス間隔を求める逓倍パルス間隔演算回路と、前記逓倍パルス間隔に基づいて逓倍パルス信号に対応するパラレル信号を生成するパラレル信号生成回路と、前記パラレル信号をシリアル信号である逓倍パルス信号に変換するパラレル−シリアル変換回路とを備え、前記逓倍パルス間隔演算回路および前記パラレル信号生成回路が、前記動作周波数にて動作し、前記動作周波数が、前記パラレス−シリアル変換回路におけるシリアル化周波数よりも低い。
According to a fourth aspect of the present invention, there is provided a multiplied pulse generation circuit that generates a multiplied pulse signal of the input pulse signal based on an input pulse signal that is a serial signal, and acquires an input pulse interval of the input pulse signal.
請求項5に記載の発明は、請求項4に記載の逓倍パルス生成回路であって、前記エッジ検出回路、前記第1レジスタ、前記第2レジスタ、前記計数回路、前記入力パルス間隔演算回路、前記逓倍パルス間隔演算回路および前記パラレル信号生成回路がFPGAデバイスにより実現され、前記シリアル−パラレル変換回路および前記パラレル−シリアル変換回路が、前記FPGAデバイスに内蔵される。
The invention according to
請求項6に記載の発明は、請求項4または5に記載の逓倍パルス生成回路であって、前記パラレル信号生成回路が、複数のビット生成回路を含み、前記複数のビット生成回路の数が、ビット列に含まれるビット数に等しく、前記複数のビット生成回路が、前回の逓倍パルスエッジの位置および前記逓倍パルス間隔に基づいて、前記ビット列に含まれる複数のビット値をそれぞれ算出する。
The invention according to
請求項7に記載の発明は、対象物の位置を検出する位置検出装置であって、対象物の移動に伴ってパルス信号を出力するエンコーダと、前記パルス信号が入力パルス信号として入力される請求項4ないし6のいずれかに記載の逓倍パルス生成回路と、前記逓倍パルス生成回路にて生成される逓倍パルス信号に基づいて前記対象物の位置を検出する位置検出部とを備える。
The invention according to
請求項8に記載の発明は、直描装置であって、感光層が形成された対象物を移動する移動機構と、前記対象物の位置を検出する請求項7に記載の位置検出装置と、前記位置検出装置から出力される位置信号に同期して空間変調された光を出射する光学ヘッドとを備える。
Invention of Claim 8 is a direct drawing apparatus, Comprising: The moving mechanism which moves the target object in which the photosensitive layer was formed, The position detection apparatus of
本発明に係るパルス間隔取得回路により、入力パルス信号の入力パルス間隔を高精度にて取得する回路を低コストにて実現することができる。また、本発明に係る逓倍パルス生成回路により、高分解能にて逓倍パルス信号を生成する回路を低コストにて実現することができる。 With the pulse interval acquisition circuit according to the present invention, a circuit that acquires the input pulse interval of the input pulse signal with high accuracy can be realized at low cost. In addition, the multiplied pulse generation circuit according to the present invention can realize a circuit that generates a multiplied pulse signal with high resolution at low cost.
図1は、本発明の一の実施の形態に係る直描装置1の概略構成を示す図である。直描装置1は、レジスト等の感光材料の層である感光層が形成された基板9の上面に光を照射してパターンを描画する装置である。基板9は、半導体基板、プリント配線基板、カラーフィルタ用基板、液晶表示装置、有機EL表示装置、プラズマ表示装置等のフラットパネル表示装置用ガラス基板、記録ディスク用基板等の様々な基板であってよい。
FIG. 1 is a diagram showing a schematic configuration of a
直描装置1は、ステージ11、移動機構12、光源部13、光学ヘッド14、搬送ロボット15、カセット載置部16、基台17、カバー18、制御部19等を有する。カバー18は、基台17およびその上方を覆い、基台17の上方に基板9が処理される処理空間を形成する。処理空間内には、ステージ11、移動機構12、光源部13、光学ヘッド14および搬送ロボット15が配置される。光源部13は処理空間外に配置されてもよい。直描装置1には、図示省略のアライメントユニットも設けられる。
The
移動機構12は、基台17上に配置される。移動機構12は、Y方向移動機構121と、X方向移動機構122と、回転機構123とを含む。ステージ11は、その上面に基板9を水平姿勢にて保持する。移動機構12は、ステージ11と共に基板9を移動する機構である。回転機構123は、ステージ11を上下方向であるZ方向を向く中心軸を中心に回転する。X方向移動機構122は、回転機構123およびステージ11を、副走査方向であるX方向に移動する。X方向は、Z方向に垂直な水平方向である。Y方向移動機構121は、X方向移動機構122、回転機構123およびステージ11を、主走査方向であるY方向に移動する。Y方向は、Z方向およびX方向に垂直な水平方向である。
The
Y方向移動機構121は、リニアモータと、ガイドレール212とを有し、リニアモータによりX方向移動機構122をガイドレール212に沿って移動する。X方向移動機構122も、リニアモータ221と、ガイドレール222とを有し、リニアモータ221により回転機構123をガイドレール222に沿って移動する。
The Y
光源部13は、基台17に固定された支柱131により支持される。光学ヘッド14は、光源部13に接続される。光学ヘッド14の数は2以上であってもよく、この場合、例えば、光学ヘッド14はX方向に配列される。光源部13は、レーザ駆動部と、レーザ発振器と、光学系とを含む。光源部13にて生成された光ビームは光学ヘッド14へと導かれる。光学ヘッド14は、空間光変調器を含む。空間光変調器は、例えば、GLV(登録商標)(Grating Light Valve)である。光学ヘッド14は、光源部13からの光ビームを光束断面が線状である線状光に変換して空間光変調器へと導く光学系と、空間光変調器にて空間変調された光ビームを基板9へと導く光学系とをさらに含む。X方向は、基板9上においてGLVの変調素子の配列方向に対応する方向である。
The
未処理の基板9は、カセット91に収納された状態でカセット載置部16に載置される。基板9は搬送ロボット15によりカバー18の開口を介してカセット91から取り出され、ステージ11上に載置される。アライメントユニットのカメラは基板9を撮像し、制御部19は画像中のアライメントマークの位置に基づいて基板9のXY方向の位置および回転位置を調整する。
The
ステージ11はY方向移動機構121によりY方向に移動し、これに並行して光学ヘッド14から空間変調された光ビームが基板9に向けて出射され、基板9にパターンが描画される。Y方向の移動が完了すると、X方向移動機構122によりステージ11はX方向にステップ移動し、Y方向移動機構121により前回とは逆の方向に移動しつつ描画が行われる。上記動作を繰り返して基板9上の描画すべき領域全体に描画が行われると、搬送ロボット15により基板9はステージ11からカセット91へと搬送される。
The
図2は、直描装置1の制御に関連する構成の一部を示すブロック図である。制御部19は、逓倍パルス生成回路191と、位置検出部192と、ヘッド制御部193とを含む。Y方向移動機構121のリニアモータはエンコーダ213を含む。エンコーダ213は、レーザ測長器とも呼ばれるリニアエンコーダである。エンコーダ213は、他の方式のエンコーダでもよく、例えば、スリットが形成された円板を有するロータリ式エンコーダであってもよい。
FIG. 2 is a block diagram showing a part of the configuration related to the control of the
エンコーダ213は、ステージ11および基板9の移動に伴ってパルス信号を出力する。パルス信号は、描画タイミングの決定に利用されるタイミング信号である。パルス信号は、逓倍パルス生成回路191に入力される。以下、逓倍パルス生成回路191に入力されるパルス信号を「入力パルス信号」と呼ぶ。逓倍パルス生成回路191は、入力パルス信号におけるパルス間隔を逓倍した逓倍パルス信号を生成する。すなわち、一定時間内のパルスの数が逓倍数の割合で増加する。
The
ステージ11の移動速度の変化に応じて、パルス信号におけるパルス間隔は変化する。「パルス間隔」とは、例えば、先行するパルスの立ち上がりエッジと後続のパルスの立ち上がりエッジとの間の時間を指す。パルス間隔は急激には変化しないため、パルス間隔は、変動し得るパルス周期と捉えることができる。すなわち、パルス間隔の逓倍とは、パルス周期の逓倍である。
The pulse interval in the pulse signal changes according to the change in the moving speed of the
逓倍パルス信号は、位置検出部192に入力される。位置検出部192は、逓倍パルス信号に基づいてステージ11の位置を検出する。ステージ11の位置の検出は、対象物である基板9の位置の検出でもある。具体的には、位置検出部192にはエンコーダ213からのパルス信号も入力される。位置検出部192はこのパルス信号に基づいてステージ11の位置を検出する。さらに、逓倍パルス信号に基づいてステージ11のさらに精度の高い位置を検出する。位置検出は描画タイミングの決定に利用されるため、位置検出は描画タイミングの検出でもある。以上のように、エンコーダ213、逓倍パルス生成回路191および位置検出部192は、対象物の位置を検出する位置検出装置10を実現する。
The multiplied pulse signal is input to the
位置検出装置10から出力される位置信号、すなわち、描画タイミング信号は、ヘッド制御部193に入力される。ヘッド制御部193は、描画位置に描画すべきデータを光学ヘッド14に送信し、ヘッド制御部193の制御により、位置信号に同期して光学ヘッド14から空間変調された光が出射される。
A position signal output from the
図3は、逓倍パルス生成回路191の構成を示すブロック図である。逓倍パルス生成回路191は、シリアル信号である入力パルス信号811に基づいて入力パルス信号811の逓倍パルス信号812を生成する。逓倍パルス生成回路191は、入力パルス信号811が入力されるシリアル−パラレル変換回路301と、逓倍パルス信号812を出力するパラレル−シリアル変換回路302とを含む。逓倍パルス生成回路191は、これらの変換回路301,302の間に、パターン変換回路311と、エッジ検出回路312と、計数回路313と、入力パルス間隔演算回路314と、逓倍パルス間隔演算回路315と、パラレル信号生成回路316とを含む。逓倍パルス生成回路191は、さらに、第1レジスタ321と、第2レジスタ322とを含む。これらの回路およびレジスタは、SERDES(Serializer/Deserializer)回路を含むFPGA(Field-Programmable Gate Array)デバイスの論理回路300により実現される。ここでの論理回路とは、プログラムが書き込まれたハードウェアや専用の演算回路等を含むハードウェア回路である。このようなFPGAデバイスは、高速データ通信用として容易に入手することができる。
FIG. 3 is a block diagram showing a configuration of the multiplied
シリアル−パラレル変換回路301およびパラレル−シリアル変換回路302は、FPGAデバイスに内蔵されるSERDES回路により実現される。シリアル−パラレル変換回路301には、入力パルス信号811に加えて、高周波数のサンプリングクロック信号821が入力される。本実施の形態では、サンプリングクロックは800MHzであるが、異なる周波数であってもよい。シリアル−パラレル変換回路301がPLL等の逓倍回路を含む場合、低周波数のクロック信号が シリアル−パラレル変換回路301に入力され、シリアル−パラレル変換回路301内でサンプリングクロック信号が生成されてもよい。
The serial-
また、クロック・データ・リカバリ(CDR)と同様の方式にて、入力パルス信号にクロック信号が重畳されてもよい。この場合、FPGAデバイスにて入力パルス信号からクロック信号が取り出され、この信号からサンプリングクロック信号が生成される。 Further, the clock signal may be superimposed on the input pulse signal in the same manner as in clock data recovery (CDR). In this case, a clock signal is extracted from the input pulse signal in the FPGA device, and a sampling clock signal is generated from this signal.
シリアル−パラレル変換回路301は、サンプリングクロックにて入力パルス信号811をサンプリングする。これにより、図4に示すように、シリアル信号である入力パルス信号811が2値の数値列831に変換される。シリアル−パラレル変換回路301は、数値列を並列化し、図5に示すように、パラレル信号832として出力する。本実施の形態では、シリアル−パラレル変換回路301は、1:4のSERDES回路であり、パラレル信号を同期させる動作クロック信号822の周波数は200MHzである。もちろん、並列化の度合い、および、シリアル−パラレル間のクロック比は、他の値であってもよい。
The serial-
以上のように、シリアル−パラレル変換回路301は、シリアル信号である入力パルス信号811をパラレル信号832に変換する。パラレル信号832は、論理回路300により、200MHzの動作クロックにて処理される。
As described above, the serial-
論理回路300の内部は、シリアル−パラレル変換回路301およびパラレル−シリアル変換回路302を除いて、200MHzにて動作する。200MHzの動作クロック信号は、例えば、FPGAデバイスが有するPLL回路等により実現される分周回路330により、サンプリングクロック信号821から生成される。200MHzの動作クロック信号は、別途論理回路300に入力されてもよい。
The
図4および図5に示すように、2値の数値列831の4つの値、すなわち、4ビットのビット列841を一周期として、パラレル信号832が生成される。図4の数値列831の右から左に並ぶビット列841を、図5では上から下に並ぶビット列842にて表現している。ビット列842は200MHzの動作クロックにて処理され、各ビット列842は、パラレル信号832の一周期に対応する。
As shown in FIGS. 4 and 5, a
次に、各ビット列842が図4の入力パルス信号811の立ち上がりエッジ813を含むか否かを検出する処理が行われる。立ち上がりエッジ813の検出は、上述のパルス間隔を取得するために行われる。すなわち、立ち上がりエッジ813が検出されてから次の立ち上がりエッジが831が検出されるまでのクロック数を低周波数の動作クロックにて計数し、先行する立ち上がりエッジ813のビット列842内の位置と後続の立ち上がりエッジ813のビット列842内の位置とから、正確なパルス間隔が取得される。以下、立ち上がりエッジ813を単に「パルスエッジ」と呼ぶ。
Next, processing for detecting whether or not each
ビット列842内のパルスエッジの有無は、各ビット列842において、上から順に見た場合に、「0」の次に「1」が存在するか否かにより判断することができる。例えば、図5の右から5番目のビット列842では、上から2番目が「0」であり、3番目が「1」であることから、パルスエッジが存在することが判る。一方、右から2番目のビット列842では、上から1番目が「1」であるため、ここにパルスエッジが存在するか否かは、前のビット列842の一番下のビットに依存する。図5の場合、一番右のビット列842の最後のビットが「0」であるため、2番目のビット列842の一番上の「1」がパルスエッジを示すと判断することができる。前のビット列842の最後のビットが「1」の場合は、右から2番目のビット列842にはパルスエッジは存在しないことになる。
The presence or absence of a pulse edge in the
一方、4ビットが示す値は16通りあり、先行するパルスエッジを含むビット列842と後続のパルスエッジを含むビット列842との組み合わせは256通りとなる。これらの組み合わせを利用してパルス間隔を求めるには、大きなLUT(Lookup Table)が必要となる。そこで、LUTを小さくするために、予め、パターン変換回路311にて、パルスエッジを含むビット列が、パルスエッジの位置を保持した共通パターンを有する共通ビット列に変換される。このように、パターン変換回路311はビット列を共通ビット列に変換するフィルタとして機能する。
On the other hand, there are 16 values indicated by 4 bits, and there are 256 combinations of the
図6は、パターン変換回路311に入力される入力ビット列と、出力される共通ビット列との関係を示す図である。各ビット列において、左から右に向かう方向が、図4において右から左に向かう方向に対応する。すなわち、左側のビットは右側のビットより数値列831内において先行するビットである。
FIG. 6 is a diagram illustrating a relationship between an input bit string input to the
入力ビット列が「0000」の場合、パルスエッジは存在しないため、共通ビット列も「0000」である。入力ビット列が「0001」の場合、左から4番目の「1」がパルスエッジに対応するため、共通ビット列も「0001」である。入力ビット列が「0010」または「0011」の場合、左から3番目の「1」がパルスエッジに対応するため、左から2番目が「0」であり、3番目が「1」である共通ビット列「0010」に変換される。以下、同様に、パルスエッジの位置が同一の入力ビット列は、同一の共通ビット列に変換される。 When the input bit string is “0000”, there is no pulse edge, so the common bit string is also “0000”. When the input bit string is “0001”, the fourth bit “1” from the left corresponds to the pulse edge, so the common bit string is also “0001”. When the input bit string is “0010” or “0011”, the third “1” from the left corresponds to the pulse edge, so the second from the left is “0”, and the third is “1”. Converted to “0010”. Hereinafter, similarly, input bit strings having the same pulse edge position are converted to the same common bit string.
ただし、既述のように、ビット列において先頭のビットが「1」の場合、先行するビット列の最後のビットが「1」であると、先頭のビット「1」はパルスエッジに対応しないため、共通ビット列は「0000」となる。すなわち、先行するビット列の最後のビットが「1」であり、かつ、入力ビット列が「1000」「1001」「1010」・・・「1111」の場合、共通ビット列は「0000」となる。この処理を実現するために、パターン変換回路311は、先行するビット列の最後のビットの値を格納するレジスタを有する。なお、本実施の形態では、ビット列に含まれるパルスエッジの数は1または0である。
However, as described above, when the first bit in the bit string is “1”, if the last bit in the preceding bit string is “1”, the first bit “1” does not correspond to the pulse edge, and thus common. The bit string is “0000”. That is, when the last bit of the preceding bit string is “1” and the input bit string is “1000” “1001” “1010”... “1111”, the common bit string is “0000”. In order to realize this processing, the
共通ビット列はエッジ検出回路312に入力される。エッジ検出回路312は、共通ビット列がパルスエッジの存在を示すか否かを検出する。すなわち、エッジ検出回路312は、各入力ビット列がパルスエッジを含むか否かを検出する。本実施の形態の場合、各ビット列は共通ビット列に変換されているため、共通ビット列が「1」を含む場合に元の入力ビット列がパルスエッジを含む。換言すれば、共通ビット列が「0000」以外の場合に入力ビット列がパルスエッジを含む。共通ビット列を利用することにより、エッジ検出回路312にて容易にパルスエッジを検出することができる。
The common bit string is input to the
エッジ検出回路312にてパルスエッジの存在が検出されると、検出を示す信号が第1レジスタ321および第2レジスタ322に入力される。これにより、第2レジスタ321に記憶されているビット列は第1レジスタ322に記憶され、パルスエッジを示す共通ビット列は第2レジスタ322に記憶される。すなわち、パルスエッジを示す先行する共通ビット列が第1レジスタ321に記憶され、後続の共通ビット列が第2レジスタ322に記憶される。既述のように、共通ビット列は入力ビット列のパルスエッジの位置を保持したビット列であるため、第1レジスタ321は実質的にパルスエッジを含む先行する入力ビット列(以下、「先行ビット列」という。)を記憶し、第2レジスタ322は実質的に、パルスエッジを含むビット列であって先行ビット列の次に出現する入力ビット列(以下、「後続ビット列」という。)を保持する。
When the
一方、パルスエッジの検出を示す信号は、計数回路313にも入力される。計数回路313は、前回のパルスエッジの検出から今回のパルスエッジの検出までの間の動作クロック数を計数する。この動作クロック数から1を減算することにより、先行ビット列と後続ビット列との間に存在するビット列の数を取得することができる。動作クロック数からの1の減算は、計数回路313にて行われてもよく、後述の入力パルス間隔演算回路314にて行われてもよい。すなわち、計数回路313は、実質的に、先行ビット列と後続ビット列との間に存在するビット列の数を計数する。
On the other hand, a signal indicating detection of a pulse edge is also input to the
パルスエッジの検出を示す信号は、入力パルス間隔演算回路314にも入力される。これにより、入力パルス間隔演算回路314は、第1レジスタ321に保持された値である先行ビット列、第2レジスタ322に保持された値である後続ビット列、および、計数回路313にて計数された値から得られる先行ビット列と後続ビット列との間のビット列数を取得する。入力パルス間隔演算回路314はこれらの値から、入力パルス信号におけるパルスの間隔である入力パルス間隔を求める。
A signal indicating the detection of the pulse edge is also input to the input pulse
入力パルス間隔は、i)先行ビット列のパルスエッジの位置から続くビット数と、ii)先行ビット列と後続ビット列との間のビット列数に各ビット列を構成するビット数を乗算した値と、iii)後続ビット列のパルスエッジの位置の直前までに存在するビット数との和である。図7は、上記i)とiii)との和を得るテーブルを示す図である。例えば、先行ビット列が「0001」であり、後続ビット列が「0001」である場合、先行ビット列のパルスエッジの位置である第4ビットの「1」から存在するビット数は第4ビットのみの1である。後続ビット列のパルスエッジの位置である第4ビット「1」の直前まで存在するビット数は、第1ないし第3ビットの3である。したがって、上記i)とiii)との和は4となる。 The input pulse interval includes i) the number of bits that continue from the position of the pulse edge of the preceding bit string, ii) the value obtained by multiplying the number of bit strings between the preceding bit string and the succeeding bit string by the number of bits constituting each bit string, and iii) the following This is the sum of the number of bits existing immediately before the position of the pulse edge of the bit string. FIG. 7 is a diagram showing a table for obtaining the sum of i) and iii). For example, when the preceding bit string is “0001” and the subsequent bit string is “0001”, the number of bits existing from “1” of the fourth bit that is the position of the pulse edge of the preceding bit string is 1 of only the fourth bit. is there. The number of bits existing immediately before the fourth bit “1”, which is the position of the pulse edge of the subsequent bit string, is 3 of the first to third bits. Therefore, the sum of i) and iii) is 4.
同様に、先行ビット列が「0100」であり、後続ビット列が「0001」の場合、先行ビット列の第2ないし第4ビットと、後続ビット列の第1ないし第3ビットとの和は6となる。以下、i)とiii)との和を「追加クロック数」という。追加クロック数は、200MHzの動作クロックにおける先行ビット列と後続ビット列における端数の和であり、800MHzのサンプリングクロックに対応する数である。 Similarly, when the preceding bit string is “0100” and the subsequent bit string is “0001”, the sum of the second to fourth bits of the preceding bit string and the first to third bits of the succeeding bit string is 6. Hereinafter, the sum of i) and iii) is referred to as the “number of additional clocks”. The number of additional clocks is the sum of the fractions in the preceding bit sequence and the subsequent bit sequence in the operation clock of 200 MHz, and is a number corresponding to the sampling clock of 800 MHz.
図8は追加クロック数を求める構成を示す図である。この構成は入力パルス間隔演算回路314に含まれる。入力パルス間隔演算回路314は、マルチプレクサ41と、LUT42とを含む。マルチプレクサ41には先行ビット列845および後続ビット列846が入力され、LUT42内のアドレスを出力する。LUT42は、指定されたアドレスに格納された値を追加クロック数847として出力する。図8では動作クロック信号822の図示を省略している。
FIG. 8 is a diagram showing a configuration for obtaining the number of additional clocks. This configuration is included in the input pulse
入力パルス間隔演算回路314は、先行ビット列と後続ビット列との間のビット列数に4を乗算し、さらに追加クロック数を加算することにより、先行するパルスエッジから後続のパルスエッジまでのビット数、すなわち、800MHzのサンプリングにおけるパルス間隔を求める。これにより、800MHzにてサンプリングされ入力パルス信号のパルス間隔が、200MHzの演算にて取得される。
The input pulse
例えば、図5の例では、右から2番目の入力ビット列「1110」は共通ビット列「1000」に変換され、5番目の入力ビット列「0011」は共通ビット列「0010」に変換されるため、追加クロック数は6となる。また、先行ビット列と後続ビット列との間には2つのビット列が存在するため、これらのビット列に相当するクロック数は8である。その結果、入力パルス間隔は、800MHzのサンプリングクロックにおける14クロックとなる。すなわち、入力パルス間隔は、1.25ns×14=17.5nsである。 For example, in the example of FIG. 5, the second input bit string “1110” from the right is converted into the common bit string “1000”, and the fifth input bit string “0011” is converted into the common bit string “0010”. The number is six. Since there are two bit strings between the preceding bit string and the subsequent bit string, the number of clocks corresponding to these bit strings is eight. As a result, the input pulse interval is 14 clocks in the 800 MHz sampling clock. That is, the input pulse interval is 1.25 ns × 14 = 17.5 ns.
入力パルス間隔は逓倍パルス間隔演算回路315に入力される。逓倍パルス間隔演算回路315では予め逓倍数が定められており、逓倍パルス間隔演算回路315は、入力パルス間隔から逓倍パルス間隔を取得する。例えば、逓倍数が2の場合、入力パルス間隔である14が2で除され、逓倍パルス間隔は7クロックとして求められる。入力パルス間隔が逓倍数で割りきれない場合は、例えば、剰余が次の入力パルス間隔に加算されて逓倍パルス間隔が算出される。
The input pulse interval is input to the multiplied pulse
逓倍パルス間隔はパラレル信号生成回路316に入力される。図9はパラレル信号生成回路316の構成を示す図である。パラレル信号生成回路316は、逓倍パルス間隔に基づいて逓倍パルス信号に対応するパラレル信号、すなわち、逓倍パルス間隔にてパルスを有する信号に対応するパラレル信号を生成する。パラレル信号生成回路316には、逓倍パルス間隔848および200MHzの動作クロック信号822が入力される。本実施の形態では、パラレル信号は4つの信号である。パラレル信号生成回路316は、複数のビット生成回路45と、1つのレジスタ46とを含む。ビット生成回路45の数は、ビット列に含まれるビット数に等しく、本実施の形態では4である。4個のビット生成回路45により、4ビットのビット列が1動作クロック毎に生成される。
The multiplied pulse interval is input to the parallel
具体的には、逓倍パルス間隔が7サンプリングクロックの場合、図10に示すように、3個の「1」と4個の「0」が繰り返し並ぶビットの列を、4ビットずつのビット列852にしたパラレル信号851が生成される。このような動作を実現するために、パラレル信号生成回路316は、図示省略の他のレジスタと、動作クロックの計数回路とをさらに含む。レジスタと計数回路とにより、前回の立ち上がりエッジ、すなわち、「0」から「1」への変化位置が記憶される。これにより、各ビット生成回路45が前回の立ち上がりから何ビット目の値を生成するのかが特定可能となり、各ビット生成回路45は「0」または「1」を出力する。その結果、200MHzの動作クロック信号822に従って、パラレル信号851であるビット列852が順次出力される。
Specifically, when the multiplying pulse interval is 7 sampling clocks, as shown in FIG. 10, a sequence of bits in which 3 “1” s and 4 “0s” are repeatedly arranged into a 4-
レジスタおよび計数回路には、前回の立ち下がりエッジ、すなわち、「1」から「0」への変化位置が記憶されてもよい。立ち上がりエッジまたは立ち下がりエッジを「逓倍パルスエッジ」と一般的に表現すれば、複数のビット生成回路45は、前回の逓倍パルスエッジの位置および逓倍パルス間隔に基づいて、ビット列に含まれる複数のビット値をそれぞれ算出する。
The register and the counting circuit may store the previous falling edge, that is, the change position from “1” to “0”. If the rising edge or the falling edge is generally expressed as a “multiplied pulse edge”, the plurality of
パラレル信号851は、ビット生成回路45を用いずに、逓倍パルス間隔毎に予め定められたパターンを出力することにより生成することも可能である。しかし、この方法の場合、全ての逓倍パルス間隔に対応するために多数のパターンを格納する記憶領域が必要となる。また、逓倍パルス信号812の精度も低下する。これに対し、本実施の形態では、ビット生成回路45における演算処理によりパラレル信号851をリアルタイムに生成することにより、入力パルス信号811の入力パルス間隔が僅かに変化した場合であっても、この変化を正確に逓倍パルス信号812に反映することができる。
The
パラレル信号851は、パラレル−シリアル変換回路302に入力される。パラレル−シリアル変換回路302は、ビット列852をシリアル化し、図11に示すように、数値列853を生成する。数値列853は、シリアル信号である逓倍パルス信号812として出力される。本実施の形態では、パラレル−シリアル変換回路302は、4:1のSERDES回路であり、パラレル信号851を同期させる動作クロック信号822の周波数は、200MHzであり、逓倍パルス信号812を同期させる動作クロック信号(以下、「シリアル化クロック信号」という。)823はサンプリングクロック信号と同様の800MHzである。シリアル化クロック信号823は、パラレル−シリアル変換回路302内のPLL回路により生成される。シリアル化クロック信号823は外部から与えられてもよい。パラレル−シリアル間のクロック比は、他の値であってもよい。以上のように、パラレル−シリアル変換回路302は、パラレル信号851をシリアル信号である逓倍パルス信号812に変換する。
The
逓倍パルス生成回路191では、シリアル−パラレル変換回路301およびパラレル−シリアル変換回路302以外の構成要素は、200MHzの動作周波数のクロックに同期して動作する。一方、シリアル−パラレル変換回路301では、800MHzにてサンプリングが行われ、パラレル−シリアル変換回路302では同周波数にてシリアル化が行われる。エッジ検出回路312、第1レジスタ321、第2レジスタ322、計数回路313、入力パルス間隔演算回路314、逓倍パルス間隔演算回路315およびパラレル信号生成回路316の動作周波数は、サンプリング周波数およびシリアル化周波数よりも低いため、低い動作周波数にて逓倍パルス信号812を生成することができる。その結果、高分解能の逓倍パルス生成回路191を低コストにて実現することができる。
In the multiplied
また、エッジ検出回路312、第1レジスタ321、第2レジスタ322、計数回路313、入力パルス間隔演算回路314、逓倍パルス間隔演算回路315およびパラレル信号生成回路316がFPGAデバイスにより実現され、シリアル−パラレル変換回路301およびパラレル−シリアル変換回路302が、FPGAデバイスに内蔵されることから、市販のSERDES回路内蔵FPGAデバイスにて逓倍パルス生成回路191を容易に実現することができる。
Further, the
図3において符号30を付す矩形にて囲む部位は、パルス間隔取得回路として機能する。すなわち、シリアル−パラレル変換回路301から入力パルス間隔演算回路314までの構成がパルス間隔取得回路30として製造されてもよい。パルス間隔取得回路30においても、エッジ検出回路312、第1レジスタ321、第2レジスタ322、計数回路313および入力パルス間隔演算回路314の動作に利用されるクロックの周波数である動作周波数は、シリアル−パラレル変換回路301におけるサンプリング周波数よりも低いため、入力パルス間隔を高精度にて取得するパルス間隔取得回路が低コストにて実現される。
In FIG. 3, a part surrounded by a rectangle denoted by
また、パルス間隔取得回路30においても、好ましくは、エッジ検出回路312、第1レジスタ321、第2レジスタ322、計数回路313および入力パルス間隔演算回路314がFPGAデバイスにより実現され、シリアル−パラレル変換回路301は、当該FPGAデバイスに内蔵される。これにより、市販のSERDES回路内蔵FPGAデバイスを用いて安価にパルス間隔取得回路30を実現することができる。
In the pulse
直描装置1、位置検出装置10、逓倍パルス生成回路191およびパルス間隔取得回路30は様々な変形が可能である。
The
上記実施の形態では、エッジ検出回路312は、ビット列が立ち上がりエッジを含むか否かを検出するが、立ち上がりエッジに代えて、ビット列が立ち下がりエッジを含むか否かを検出してもよい。すなわち、上記説明におけるパルスエッジは立ち下がりエッジであってもよい。さらには、エッジ検出回路312は、立ち上がりエッジおよび立ち下がりエッジの双方を検出してもよい。この場合、例えば、入力パルス間隔演算回路314は、立ち上がりエッジから求められたパルス間隔と、立ち下がりエッジから求められたパルス間隔との平均を、入力パルス間隔として取得する。入力パルス間隔演算回路314は、立ち上がりエッジと立ち下がりエッジとの間の中央位置の間隔を、入力パルス間隔として取得してもよい。
In the above embodiment, the
パターン変換回路311は、シリアル−パラレル変換回路301と入力パルス間隔演算回路314との間であれば、様々な位置に設けることが可能である。例えば、第2レジスタ322の直前や直後に設けられてもよく、入力パルス間隔演算回路314と第1レジスタ321との間および入力パルス間隔演算回路314と第2レジスタ322との間に設けられてもよい。パターン変換回路311がいずれの位置に設けられても入力パルス間隔演算回路314における処理の簡素化が実現される。
The
パターン変換回路311は、ビット列のパルスエッジが保持されるのであれば、上記実施の形態にて示したもの以外の共通ビット列が用いられてもよい。例えば、共通ビット列として、「0000」「0001」「0011」「0111」「1111」が用いられてもよい。また、入力パルス間隔演算回路314に大きなLUTを設けてパターン変換回路311を省略することも可能である。
The
逓倍パルス信号の元となる数値列は、例えば、「0」の数と「1」の数とがほぼ同じになるように生成される。しかし、「0」の数と「1」の数との比は実質的に1:1である必要はなく、本実施の形態の場合、高周波数のシリアル化クロックを利用することにより、他の比であっても高精度のデューティ比を有する逓倍パルス信号を生成することができる。 The numerical sequence that is the source of the multiplied pulse signal is generated so that, for example, the number of “0” s and the number of “1” s are substantially the same. However, the ratio between the number of “0” and the number of “1” does not need to be substantially 1: 1. In the case of the present embodiment, by using a high-frequency serialized clock, Even with the ratio, a multiplied pulse signal having a highly accurate duty ratio can be generated.
パラレル信号のパラレル数、すなわち、ビット列のビット数は4以外の値でもよい。ビット数を増やすことにより、サンプリング分解能をさらに増したり、逓倍パルス生成回路191の動作周波数を低下させることができる。
The parallel number of the parallel signal, that is, the bit number of the bit string may be a value other than four. By increasing the number of bits, the sampling resolution can be further increased and the operating frequency of the multiplied
既述のように、エンコーダ213は、様々なタイプのものであってよく、対象物の直進移動や回転移動に伴ってパルス信号を発生するものであればどのようなものでもよい。
As described above, the
入力パルス信号はエンコーダからの信号には限定されない。本実施の形態にて説明したパルス間隔取得回路30および逓倍パルス生成回路191は、ジッタが大きい入力パルス信号の処理に適している。
The input pulse signal is not limited to the signal from the encoder. The pulse
シリアル化クロックはサンプリングクロックと同じでなくてもよい。ただし、サンプリングクロックおよびシリアル化クロックの周波数は演算に用いられる動作クロックの周波数よりも高い。 The serialization clock may not be the same as the sampling clock. However, the frequency of the sampling clock and the serialization clock is higher than the frequency of the operation clock used for computation.
シリアル−パラレル変換回路301およびパラレル−シリアル変換回路302は、通信用のSERDES回路でなくてもよく、専用の回路であってもよい。好ましくは、SERDES回路はハードマクロとして設けられる。SERDES回路はFPGAデバイスの外部に存在してもよい。SERDES回路は1つの素子として設けられてもよく、他の集積回路等のデバイスの一部として設けられてもよい。
The serial-
直描装置1では、可撓性を有する長尺のフィルム基板が、ロール・トゥ・ロール方式にて搬送されてもよい。光学ヘッド14には光ビームを2次元に空間変調するデバイスが設けられてもよい。
In the
直描装置1において、感光層が形成された対象物は、上記実施の形態にて例示した基板9には限定されない。対象物は検査の対象となる物体であってもよい。検査の対象物上には、例えば、微細パターンが形成されいている。この場合、対象物が移動機構により移動され、例えば、上述の位置検出装置から出力される位置信号に同期してライン画像の取得が行われる。
In the
上記実施の形態および各変形例における構成は、相互に矛盾しない限り適宜組み合わされてよい。 The configurations in the above-described embodiments and modifications may be combined as appropriate as long as they do not contradict each other.
1 直描装置
9 基板
10 位置検出装置
12 移動機構
14 光学ヘッド
30 パルス間隔取得回路
45 ビット生成回路
191 逓倍パルス生成回路
192 位置検出部
213 エンコーダ
301 シリアル−パラレル変換回路
302 パラレル−シリアル変換回路と
311 パターン変換回路
312 エッジ検出回路
313 計数回路
314 入力パルス間隔演算回路
315 逓倍パルス間隔演算回路
316 パラレル信号生成回路
321 第1レジスタ
322 第2レジスタ
811 入力パルス信号
812 逓倍パルス信号
813 パルスエッジ
832,851 パラレル信号
842 ビット列
DESCRIPTION OF
Claims (8)
シリアル信号である入力パルス信号をサンプリングしてパラレル信号に変換するシリアル−パラレル変換回路と、
前記パラレル信号の一周期に対応する各ビット列が、前記入力パルス信号の立ち上がりエッジであるパルスエッジを含むか否かを検出する、または、前記入力パルス信号の立ち下がりエッジであるパルスエッジを含むか否かを検出するエッジ検出回路と、
前記パルスエッジを含む先行ビット列を保持する第1レジスタと、
前記パルスエッジを含むビット列であって前記先行ビット列の次に出現する後続ビット列を保持する第2レジスタと、
前記先行ビット列と前記後続ビット列との間に存在するビット列の数を計数する計数回路と、
前記計数回路にて計数された値、並びに、前記第1レジスタおよび前記第2レジスタに保持された値から、前記入力パルス信号の間隔である入力パルス間隔を求める入力パルス間隔演算回路と、
を備え、
前記エッジ検出回路、前記第1レジスタ、前記第2レジスタ、前記計数回路および前記入力パルス間隔演算回路の動作に利用されるクロックの周波数である動作周波数が、前記シリアル−パラレル変換回路におけるサンプリング周波数よりも低いことを特徴とするパルス間隔取得回路。 A pulse interval acquisition circuit comprising:
A serial-parallel conversion circuit that samples an input pulse signal that is a serial signal and converts it into a parallel signal;
Whether each bit string corresponding to one cycle of the parallel signal includes a pulse edge that is a rising edge of the input pulse signal, or includes a pulse edge that is a falling edge of the input pulse signal An edge detection circuit for detecting whether or not,
A first register holding a preceding bit string including the pulse edge;
A second register for holding a bit string including the pulse edge and subsequent bit string appearing next to the preceding bit string;
A counting circuit for counting the number of bit strings existing between the preceding bit string and the subsequent bit string;
An input pulse interval calculation circuit for obtaining an input pulse interval, which is an interval of the input pulse signal, from the value counted by the counting circuit and the value held in the first register and the second register;
With
The operating frequency, which is the frequency of the clock used for the operation of the edge detection circuit, the first register, the second register, the counting circuit, and the input pulse interval calculation circuit, is greater than the sampling frequency in the serial-parallel conversion circuit. A pulse interval acquisition circuit characterized by being low.
前記シリアル−パラレル変換回路と、前記パルス間隔演算回路との間に、パルスエッジを含むビット列を、前記パルスエッジの位置を保持した共通パターンを有する共通ビット列に変換するパターン変換回路をさらに備えることを特徴とするパルス間隔取得回路。 The pulse interval acquisition circuit according to claim 1,
A pattern conversion circuit for converting a bit string including a pulse edge into a common bit string having a common pattern holding the position of the pulse edge, between the serial-parallel conversion circuit and the pulse interval calculation circuit; A characteristic pulse interval acquisition circuit.
前記エッジ検出回路、前記第1レジスタ、前記第2レジスタ、前記計数回路および前記入力パルス間隔演算回路がFPGAデバイスにより実現され、前記シリアル−パラレル変換回路が、前記FPGAデバイスに内蔵されることを特徴とするパルス間隔取得回路。 The pulse interval acquisition circuit according to claim 1 or 2,
The edge detection circuit, the first register, the second register, the counting circuit, and the input pulse interval calculation circuit are realized by an FPGA device, and the serial-parallel conversion circuit is built in the FPGA device. A pulse interval acquisition circuit.
前記入力パルス信号の入力パルス間隔を取得する請求項1または2に記載のパルス間隔取得回路と、
前記入力パルス間隔から逓倍パルス間隔を求める逓倍パルス間隔演算回路と、
前記逓倍パルス間隔に基づいて逓倍パルス信号に対応するパラレル信号を生成するパラレル信号生成回路と、
前記パラレル信号をシリアル信号である逓倍パルス信号に変換するパラレル−シリアル変換回路と、
を備え、
前記逓倍パルス間隔演算回路および前記パラレル信号生成回路が、前記動作周波数にて動作し、前記動作周波数が、前記パラレス−シリアル変換回路におけるシリアル化周波数よりも低いことを特徴とする逓倍パルス生成回路。 A multiplication pulse generation circuit that generates a multiplication pulse signal of the input pulse signal based on an input pulse signal that is a serial signal,
The pulse interval acquisition circuit according to claim 1 or 2, wherein an input pulse interval of the input pulse signal is acquired;
A multiplied pulse interval calculation circuit for obtaining a multiplied pulse interval from the input pulse interval;
A parallel signal generation circuit for generating a parallel signal corresponding to the multiplied pulse signal based on the multiplied pulse interval;
A parallel-serial conversion circuit that converts the parallel signal into a multiplied pulse signal that is a serial signal;
With
The multiplication pulse generation circuit, wherein the multiplication pulse interval calculation circuit and the parallel signal generation circuit operate at the operation frequency, and the operation frequency is lower than a serialization frequency in the parallel-serial conversion circuit.
前記エッジ検出回路、前記第1レジスタ、前記第2レジスタ、前記計数回路、前記入力パルス間隔演算回路、前記逓倍パルス間隔演算回路および前記パラレル信号生成回路がFPGAデバイスにより実現され、前記シリアル−パラレル変換回路および前記パラレル−シリアル変換回路が、前記FPGAデバイスに内蔵されることを特徴とする逓倍パルス生成回路。 The multiplied pulse generation circuit according to claim 4,
The edge detection circuit, the first register, the second register, the counting circuit, the input pulse interval calculation circuit, the multiplied pulse interval calculation circuit, and the parallel signal generation circuit are realized by an FPGA device, and the serial-parallel conversion A multiplication pulse generation circuit, wherein the circuit and the parallel-serial conversion circuit are built in the FPGA device.
前記パラレル信号生成回路が、複数のビット生成回路を含み、
前記複数のビット生成回路の数が、ビット列に含まれるビット数に等しく、
前記複数のビット生成回路が、前回の逓倍パルスエッジの位置および前記逓倍パルス間隔に基づいて、前記ビット列に含まれる複数のビット値をそれぞれ算出することを特徴とする逓倍パルス生成回路。 The multiplied pulse generation circuit according to claim 4 or 5,
The parallel signal generation circuit includes a plurality of bit generation circuits,
The number of the plurality of bit generation circuits is equal to the number of bits included in the bit string,
The multiplied pulse generation circuit, wherein the plurality of bit generation circuits respectively calculate a plurality of bit values included in the bit string based on a position of a previous multiplied pulse edge and the multiplied pulse interval.
対象物の移動に伴ってパルス信号を出力するエンコーダと、
前記パルス信号が入力パルス信号として入力される請求項4ないし6のいずれかに記載の逓倍パルス生成回路と、
前記逓倍パルス生成回路にて生成される逓倍パルス信号に基づいて前記対象物の位置を検出する位置検出部と、
を備えることを特徴とする位置検出装置。 A position detection device for detecting the position of an object,
An encoder that outputs a pulse signal as the object moves;
The multiplied pulse generation circuit according to any one of claims 4 to 6, wherein the pulse signal is input as an input pulse signal;
A position detector for detecting the position of the object based on the multiplied pulse signal generated by the multiplied pulse generation circuit;
A position detection device comprising:
感光層が形成された対象物を移動する移動機構と、
前記対象物の位置を検出する請求項7に記載の位置検出装置と、
前記位置検出装置から出力される位置信号に同期して空間変調された光を出射する光学ヘッドと、
を備えることを特徴とする直描装置。 A direct drawing device,
A moving mechanism for moving the object on which the photosensitive layer is formed;
The position detection device according to claim 7 for detecting the position of the object;
An optical head that emits spatially modulated light in synchronization with a position signal output from the position detection device;
A direct drawing apparatus comprising:
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Cited By (2)
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CN112485536A (en) * | 2020-11-13 | 2021-03-12 | 苏州华兴源创科技股份有限公司 | Pulse signal measuring method and device |
WO2023061071A1 (en) * | 2021-10-15 | 2023-04-20 | 国开启科量子技术(北京)有限公司 | Method and apparatus for measuring time |
-
2015
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