JP2017058699A - Electro-optical device and electronic apparatus - Google Patents

Abstract

PROBLEM TO BE SOLVED: To supply a data signal having common potential amplitude among data signals to data lines so as to have different potential amplitude for each color.SOLUTION: A level shift circuit 40 shifts potential of a data signal so that the potential amplitude of the data signal of R supplied to a node h is compressed, and supplies the shifted data signal to a data line 14 of the R. Meanwhile, the level shift circuit 40 shifts potential of a data signal so that the potential amplitude of the data signal of G is compressed, and supplies the shifted data signal to a data line 14 of the G. At this time, ratio of capacitance Cref2 of a holding capacitor 41 to a sum of capacitance Cdt of a holding capacitor 50 and capacitance Cref1 of a holding capacitor 44 is set so that compression ratio of the R is different from compression ratio of the G.SELECTED DRAWING: Figure 2

Description

本発明のいくつかの態様は、例えば複数の電気光学素子でカラー画像を表示する際の技術に関する。   Some embodiments of the present invention relate to a technique for displaying a color image with a plurality of electro-optic elements, for example.

近年、有機発光ダイオード（Organic Light Emitting Diode、以下「ＯＬＥＤ」という）素子などの発光素子を用いた電気光学装置が各種提案されている。この電気光学装置では、走査線とデータ線との交差に対応して、上記発光素子やトランジスターなどを含む画素回路が、表示すべき画像の画素に対応して設けられる構成が一般的である。このような構成において、画素の階調レベルに応じた電位のデータ信号が当該トランジスターのゲートに印加されると、当該トランジスターは、ゲート・ソース間の電圧に応じた電流を発光素子に供給する。これにより、当該発光素子は、階調レベルに応じた輝度で発光する。このとき、トランジスターの閾値電圧などの特性が画素回路毎にばらついていると、表示画面の一様性を損なうような表示ムラが発生する。
このため、画素回路におけるトランジスターの特性を補償する技術が提案されている（例えば特許文献１参照）。 In recent years, various electro-optical devices using light emitting elements such as organic light emitting diode (hereinafter referred to as “OLED”) elements have been proposed. In this electro-optical device, a configuration in which a pixel circuit including the light emitting element, the transistor, and the like is provided corresponding to the pixel of the image to be displayed corresponding to the intersection of the scanning line and the data line. In such a configuration, when a data signal having a potential corresponding to the gray level of the pixel is applied to the gate of the transistor, the transistor supplies a current corresponding to the voltage between the gate and the source to the light emitting element. Accordingly, the light emitting element emits light with luminance according to the gradation level. At this time, if the characteristics such as the threshold voltage of the transistor vary from pixel circuit to pixel circuit, display unevenness that impairs the uniformity of the display screen occurs.
For this reason, a technique for compensating for the characteristics of the transistor in the pixel circuit has been proposed (see, for example, Patent Document 1).

特開２０１１−５３６３５号公報JP 2011-53635 A

ところで、電気光学装置でカラー画像を表示する場合、電気光学素子を例えばＲＧＢのいずれかに対応させるとともに、ＲＧＢに対応した３つ電気光学素子の発光によって１ドットのカラーを表現する構成となる。
本発明のいくつかの態様の目的の一つは、カラー画像を表示する際の問題点を解決することができる技術を提供することにある。 By the way, when a color image is displayed by the electro-optical device, the electro-optical element corresponds to any one of RGB, for example, and one dot color is expressed by light emission of three electro-optical elements corresponding to RGB.
One of the objects of some embodiments of the present invention is to provide a technique capable of solving the problems in displaying a color image.

上記目的を達成するために本発明の当該態様に係る電気光学装置にあっては、複数の走査線と、複数のデータ線と、前記複数の走査線のうち、一の走査線と、前記複数のデータのうち、第１データ線とが交差する位置に対応して設けられた第１画素回路と、前記一の走査線と、前記複数のデータのうち、第２データ線とが交差する位置に対応して設けられた第２画素回路と、前記第１データ線に対応した第１入力端子に供給された第１データ信号の電位振幅が第１圧縮率で圧縮されるように、当該第１データ信号の電位をシフトして、前記一の走査線が選択されたときに前記第１データ線に供給する第１レベルシフト単位回路と、前記第２データ線に対応した第２入力端子に供給された第２データ信号の電位振幅が前記第１圧縮率とは異なる第２圧縮率で圧縮されるように、当該第２データ信号の電位をシフトして、前記一の走査線が選択されたときに前記第２データ線に供給する第２レベルシフト単位回路と、を有し、前記第１画素回路および第２画素回路の各々は、発光素子と、前記一の走査線が選択されたときのゲート・ソース間の電圧に応じた電流を前記発光素子に供給する駆動トランジスターと、を含むことを特徴とする。
本発明の態様によれば、第１データ信号の電位振幅と第２データ信号の電位振幅とが同じであっても、第１データ線に供給されたときの電位振幅と、第２データ線に供給されたときの電位振幅とを互いに異ならせることができる。 In order to achieve the above object, the electro-optical device according to this aspect of the invention includes a plurality of scanning lines, a plurality of data lines, one scanning line among the plurality of scanning lines, and the plurality of scanning lines. The position where the first pixel circuit provided corresponding to the position where the first data line intersects among the data, the one scanning line, and the second data line among the plurality of data intersect And the second pixel circuit provided corresponding to the first data signal and the first data signal supplied to the first input terminal corresponding to the first data line so that the potential amplitude of the first data signal is compressed at the first compression rate. A first level shift unit circuit for shifting the potential of one data signal to supply the first data line when the one scanning line is selected, and a second input terminal corresponding to the second data line The potential amplitude of the supplied second data signal is different from the first compression rate. A second level shift unit circuit that shifts the potential of the second data signal so as to be compressed at two compression ratios and supplies the second data signal to the second data line when the one scanning line is selected. And each of the first pixel circuit and the second pixel circuit is configured to drive the light emitting element and supply a current corresponding to a voltage between a gate and a source when the one scanning line is selected to the light emitting element. And a transistor.
According to the aspect of the present invention, even when the potential amplitude of the first data signal and the potential amplitude of the second data signal are the same, the potential amplitude when supplied to the first data line and the second data line The potential amplitude when supplied can be made different from each other.

上記態様において、前記第１データ線の電位を保持する第１保持部と、前記第２データ線の電位を保持する第２保持部と、前記第１レベルシフト回路は、前記第１入力端子と前記第１データ線との間に電気的に介挿された第１容量素子と、前記第１入力端子の電位を保持する第３保持部と、を含み、前記第２レベルシフト回路は、前記第２入力端子と前記第２データ線との間に電気的に介挿された第２容量素子と、前記第２入力端子の電位を保持する第４保持部と、を含む第１の構成としても良い。
また、上記態様において、前記第１データ線の電位を保持する第１保持部と、前記第２データ線の電位を保持する第２保持部と、前記第１レベルシフト回路は、前記第１入力端子と前記第１データ線との間に電気的に介挿された第１容量素子を含み、前記第２レベルシフト回路は、前記第２入力端子と前記第２データ線との間に電気的に介挿された第２容量素子を含む第２の構成としても良い。 In the above aspect, the first holding unit that holds the potential of the first data line, the second holding unit that holds the potential of the second data line, and the first level shift circuit include the first input terminal, A first capacitance element electrically inserted between the first data line and a third holding unit for holding the potential of the first input terminal, and the second level shift circuit includes As a first configuration including a second capacitive element electrically inserted between a second input terminal and the second data line, and a fourth holding unit for holding the potential of the second input terminal Also good.
In the above aspect, the first holding unit that holds the potential of the first data line, the second holding unit that holds the potential of the second data line, and the first level shift circuit include the first input. A first capacitance element electrically interposed between the terminal and the first data line, and the second level shift circuit is electrically connected between the second input terminal and the second data line. A second configuration including a second capacitive element interposed between the first and second capacitors may be employed.

また、上記態様において、共通端子に供給されたデータ信号を、第１期間に前記第１入力端子に前記第１データ信号として供給し、前記第１期間とは異なる第２期間に前記第２入力端子に前記第２データ信号として供給するデマルチプレクサを有し、前記第１画素回路と第２画素回路とは、互いに異なる色に対応する構成としても良い。
この構成によれば、第１画素回路と第２画素回路とに対して互いに異なる色に対応させて、第１データ線の電位振幅と第２データ線の電位振幅とが異なる場合であっても、共通端子に供給されたデータ信号をデマルチプレクサで分配する構成で済む。 In the above aspect, the data signal supplied to the common terminal is supplied as the first data signal to the first input terminal during the first period, and the second input is performed during the second period different from the first period. A demultiplexer that supplies the terminal as the second data signal may be provided, and the first pixel circuit and the second pixel circuit may correspond to different colors.
According to this configuration, even if the potential amplitude of the first data line is different from the potential amplitude of the second data line, the first pixel circuit and the second pixel circuit are made to correspond to different colors. The configuration is such that the data signal supplied to the common terminal is distributed by the demultiplexer.

上記構成において、前記第１データ信号と前記第２データ信号とは、互いに同一ビット数のデジタルデータをアナログ信号に変換したものであることが好ましい。
このようにすると、第１データ線の電位振幅と第２データ線の電位振幅とが異なる場合であっても、デジタルデータをアナログ信号に変換するＤ／Ａ変換器を共用することができる。 In the above configuration, it is preferable that the first data signal and the second data signal are obtained by converting digital data having the same number of bits into analog signals.
In this way, even when the potential amplitude of the first data line and the potential amplitude of the second data line are different, a D / A converter that converts digital data into an analog signal can be shared.

なお、本発明の態様にあっては、電気光学装置のほか、電気光学装置の駆動方法や、当該電気光学装置を有する電子機器として概念することも可能である。電子機器としては、典型的にはヘッドマウント・ディスプレイ（ＨＭＤ）や電子ビューファイダーのなどの表示装置が挙げられる。   In addition to the electro-optical device, the aspect of the present invention can be conceptualized as a driving method of the electro-optical device or an electronic apparatus having the electro-optical device. Typically, the electronic device includes a display device such as a head mounted display (HMD) or an electronic viewfinder.

本発明の実施形態に係る電気光学装置の構成を示す斜視図である。1 is a perspective view illustrating a configuration of an electro-optical device according to an embodiment of the invention. 同電気光学装置の構成を示す図である。It is a figure which shows the structure of the same electro-optical apparatus. 同電気光学装置における画素回路を示す図である。It is a figure which shows the pixel circuit in the same electro-optical apparatus. 同電気光学装置の動作を示すタイミングチャートである。6 is a timing chart showing the operation of the electro-optical device. 同電気光学装置の動作説明図である。FIG. 6 is an operation explanatory diagram of the same electro-optical device. 同電気光学装置の動作説明図である。FIG. 6 is an operation explanatory diagram of the same electro-optical device. 同電気光学装置の動作説明図である。FIG. 6 is an operation explanatory diagram of the same electro-optical device. 同電気光学装置の動作説明図である。FIG. 6 is an operation explanatory diagram of the same electro-optical device. 同電気光学装置におけるデータ線周辺の等価回路を示す図である。It is a figure which shows the equivalent circuit around the data line in the same electro-optical device. 同等価回路における各種容量を示す図である。It is a figure which shows the various capacity | capacitances in the equivalent circuit. 同等価回路における各種容量での動作を簡易的に示す図である。It is a figure which shows simply the operation | movement with the various capacity | capacitances in the equivalent circuit. 同各種容量における各部の電位等を示す図である。It is a figure which shows the electric potential etc. of each part in the same various capacity | capacitance. 同電気光学装置におけるレベルシフトの設定状況を示す図である。It is a figure which shows the setting condition of the level shift in the same electro-optical apparatus. 同電気光学装置におけるトランジスターの特性を示す図である。It is a figure which shows the characteristic of the transistor in the same electro-optical apparatus. 実施形態等に係る電気光学装置を用いたＨＭＤを示す斜視図である。It is a perspective view which shows HMD using the electro-optical apparatus which concerns on embodiment etc. FIG. ＨＭＤの光学構成を示す図である。It is a figure which shows the optical structure of HMD. ＯＬＥＤで必要な電圧をＲＧＢ毎に示す図である。It is a figure which shows the voltage required by OLED for every RGB.

以下、本発明を実施するための形態について図面を参照して説明する。   Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.

図１は、本発明の実施形態に係る電気光学装置１０の構成を示す斜視図である。
この電気光学装置１０は、例えばＨＭＤ（Head Mount Display）などにおいてカラー画像を表示するマイクロ・ディスプレイである。電気光学装置１０の詳細については後述するが、複数の画素回路や当該画素回路を駆動する駆動回路などが例えば半導体シリコン基板に形成された有機ＥＬ装置であり、画素回路には、発光素子の一例であるＯＬＥＤが用いられる。 FIG. 1 is a perspective view showing a configuration of an electro-optical device 10 according to an embodiment of the present invention.
The electro-optical device 10 is a micro display that displays a color image in, for example, an HMD (Head Mount Display). Although details of the electro-optical device 10 will be described later, an organic EL device in which a plurality of pixel circuits, a drive circuit for driving the pixel circuits, and the like are formed on a semiconductor silicon substrate, for example, is an example of a light emitting element. OLEDs are used.

電気光学装置１０は、表示領域で開口する枠状のケース７２に収納されるとともに、ＦＰＣ（Flexible Printed Circuits）基板７４の一端が接続されている。ＦＰＣ基板７４の他端には、複数の端子７６が設けられて、図示省略された上位回路に接続される。ＦＰＣ基板には、半導体チップの制御回路５が、ＣＯＦ（Chip On Film）技術によって実装されるとともに、当該上位回路から複数の端子７６を介して画像（映像）データが同期信号に同期して供給される。同期信号には、垂直同期信号や、水平同期信号、ドットクロック信号が含まれる。また、画像データは、表示すべき画像の画素の階調レベルをＲＧＢ毎に例えば８ビットで規定する。
制御回路５は、電気光学装置１０の電源回路とデータ信号出力回路との機能を兼用するものである。すなわち、制御回路５は、同期信号にしたがって生成した各種の制御信号や各種電位（電圧）を電気光学装置１０に供給するほか、デジタルの画像データをアナログのデータ信号に変換して、電気光学装置１０に供給する。 The electro-optical device 10 is housed in a frame-shaped case 72 that opens in a display area, and one end of an FPC (Flexible Printed Circuits) substrate 74 is connected. A plurality of terminals 76 are provided at the other end of the FPC board 74 and connected to a higher-level circuit (not shown). A semiconductor chip control circuit 5 is mounted on the FPC board by COF (Chip On Film) technology, and image (video) data is supplied from the host circuit through a plurality of terminals 76 in synchronization with a synchronization signal. Is done. The synchronization signal includes a vertical synchronization signal, a horizontal synchronization signal, and a dot clock signal. In addition, the image data defines the gradation level of the pixel of the image to be displayed, for example, 8 bits for each RGB.
The control circuit 5 combines the functions of the power supply circuit and the data signal output circuit of the electro-optical device 10. In other words, the control circuit 5 supplies various control signals and various potentials (voltages) generated according to the synchronization signal to the electro-optical device 10 and converts digital image data into an analog data signal, so that the electro-optical device 10 is supplied.

ＯＬＥＤは、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のいずれかに対応しており、互いに隣り合う３画素によって表示すべきカラー画像の１ドットを表現する。すなわち、本実施形態では、ＲＧＢに対応したＯＬＥＤの発光によって１ドットのカラーを加法混色で表現する構成となっている。
ＯＬＥＤについての詳細な構造の説明は省略するが、概略すれば、画素回路毎に個別に設けられる画素電極（アノード）と、画素回路のすべてにわたって共通で光透過性を有する共通電極（カソード）とで白色有機ＥＬ層を挟持した構成である。そして、ＯＬＥＤの出射側（カソード側）にはＲＧＢのいずれかに対応したカラーフィルターが重ねられる。このようなＯＬＥＤにおいて、アノードからカソードに電流が流れると、有機ＥＬ層において白色光が発生する。このときに発生した白色光は、カソードを透過し、カラーフィルターによる着色を経て観察者側に視認される。 The OLED corresponds to any one of R (red), G (green), and B (blue), and represents one dot of a color image to be displayed by three adjacent pixels. That is, in the present embodiment, one dot color is expressed by additive color mixing by light emission of an OLED corresponding to RGB.
Although a detailed description of the structure of the OLED is omitted, generally speaking, a pixel electrode (anode) provided individually for each pixel circuit, and a common electrode (cathode) having light transmittance common to all the pixel circuits are provided. And a white organic EL layer. A color filter corresponding to any of RGB is superimposed on the emission side (cathode side) of the OLED. In such an OLED, when current flows from the anode to the cathode, white light is generated in the organic EL layer. The white light generated at this time passes through the cathode and is visually recognized by the viewer after being colored by the color filter.

このような構造において、ＯＬＥＤのアノード・カソードの間に、ＲＧＢにわたって均一な電圧を印加して互いに同じ電流を流しても白色（灰色）を表現することができない。その理由は、主に、ＲＧＢの波長域毎に比視感度が異なっているためである。詳細には、ＲＧＢの物理的な明るさが一定であっても、ヒトが明るいと感じる比視感度が、
Ｇ＞Ｒ＞Ｂ
の順で異なっているためである。このため、ＯＬＥＤの発光によって白色を表現する場合には、ＯＬＥＤを最高輝度で発光させるときの印加電圧を、比視感度とは逆に、
Ｂ＞Ｒ＞Ｇ
の順に高める必要がある。
なお、ＯＬＥＤへの印加電圧がＲＧＢ毎に相違する理由としては、比視感度のほかにも、適用されるカラーフィルターの光学特性（波長／透過率特性や、当該特性におけるカットオフ周波数など）がＲＧＢ毎に相違することなども挙げられる。 In such a structure, white (gray) cannot be expressed even when a uniform voltage is applied across RGB between the anode and cathode of the OLED and the same current flows. The reason is mainly that the relative visibility differs for each of the RGB wavelength ranges. In detail, even if the physical brightness of RGB is constant, the relative luminous sensitivity that humans feel bright is
G>R> B
This is because they are different in order. For this reason, when expressing white by light emission of the OLED, the applied voltage when causing the OLED to emit light at the maximum brightness is opposite to the luminous efficiency.
B>R> G
It is necessary to raise in order.
The reason why the voltage applied to the OLED is different for each RGB is that, besides the relative luminous sensitivity, the optical characteristics of the applied color filter (wavelength / transmittance characteristics, cutoff frequency in the characteristics, etc.) It may be different for each RGB.

ＯＬＥＤへの印加電圧、換言すればＯＬＥＤに流れる電流は、周知のように、走査線が選択されたときのデータ線の電位、詳細には、ＯＬＥＤに電流を供給するトランジスターのゲート・ソース間の電圧によって決定される。このため、ＯＬＥＤを最高輝度で発光させるときの印加電圧をＢ＞Ｒ＞Ｇの順に高める場合、データ線の電位振幅、詳細には最も暗い状態のデータ線の電位から最も明るい状態のデータ線の電位までの振幅についてもＢ＞Ｒ＞Ｇの順の大きさとなる。
ここで、表示すべき画像の画素の階調レベルをＲＧＢ毎に例えば８ビットで規定して２５６階調（１ドットでみたときに１６７７万色）を表現する場合、データ線への電位、すなわち上記トランジスターのゲート電位を、ＲＧＢ毎に２５６階調で刻む必要がある。
上述したように、データ線の電位振幅はＲＧＢで互いに異なっている。このため、ＲＧＢの画像データをアナログ信号に変換するＤ／ＡコンバーターについてＲＧＢで共用する場合、データ線の電位が最小振幅においても２５６階調で刻まれるように、最大振幅を８ビットよりも多い例えば１０ビットで規定する構成となる。 As is well known, the voltage applied to the OLED, in other words, the current flowing through the OLED is the potential of the data line when the scan line is selected, specifically, between the gate and source of the transistor that supplies current to the OLED. Determined by voltage. For this reason, when the applied voltage when causing the OLED to emit light at the highest luminance is increased in the order of B>R> G, the potential of the data line, specifically, the potential of the data line in the brightest state from the potential of the data line in the darkest state is increased. The amplitude up to the potential is also in the order of B>R> G.
Here, when the gradation level of the pixel of the image to be displayed is defined by, for example, 8 bits for each RGB and 256 gradations (16.77 million colors when viewed with one dot) are expressed, the potential to the data line, that is, It is necessary to engrave the gate potential of the transistor with 256 gradations for each RGB.
As described above, the potential amplitudes of the data lines are different from each other in RGB. For this reason, when the D / A converter that converts RGB image data into an analog signal is shared by RGB, the maximum amplitude is larger than 8 bits so that the potential of the data line is engraved with 256 gradations even at the minimum amplitude. For example, the configuration is defined by 10 bits.

詳細には、図１７に示されるように、データ線の電位（トランジスターのゲート電位）については、最小振幅のＧ（緑）でも２５６階調で刻まれるようにするために、最大振幅のＢ（青）を８ビットよりも多い例えば１０ビット（１０２４階調）で規定するとともに、そのうち、階調レベルに対応した２５６階調を選択した構成となる。Ｒ（赤）、Ｇ（緑）については、１０ビット（１０２４階調）で規定されるもののなかから、階調レベルに対応した２５６階調が適宜選択される。   More specifically, as shown in FIG. 17, the data line potential (gate potential of the transistor) has a maximum amplitude of B (in order to be engraved in 256 gradations even with the minimum amplitude of G (green). Blue) is defined by, for example, 10 bits (1024 gradations) larger than 8 bits, and 256 gradations corresponding to the gradation levels are selected. For R (red) and G (green), 256 gradations corresponding to the gradation level are appropriately selected from those defined by 10 bits (1024 gradations).

なお、図１７においては、階調レベルの「０」（最小輝度）に対応するデータ線の電位を、ＲＧＢ毎にそれぞれＲ(min)、Ｇ(min)、Ｂ(min)と表記している。また、階調レベルの「２５５」（最大輝度）に対応するデータ線の電位を、ＲＧＢ毎にそれぞれＲ(max)、Ｇ(max)、Ｂ(max)と表記している。ここで、電位でみたときにＲ(min)＞Ｒ(max)、Ｇ(min)＞Ｇ(max)、Ｂ(min)＞Ｂ(max)となっている理由は、後述するようにＯＬＥＤに流す電流を制御するトランジスターをＰチャンネル型としているためである。   In FIG. 17, the potential of the data line corresponding to the gradation level “0” (minimum luminance) is expressed as R (min), G (min), and B (min) for each RGB. . Further, the potential of the data line corresponding to the gradation level “255” (maximum luminance) is expressed as R (max), G (max), and B (max) for each RGB. Here, the reason why R (min)> R (max), G (min)> G (max), and B (min)> B (max) when viewed in terms of potential is the reason for the OLED as described later. This is because the transistor for controlling the current to flow is a P-channel type.

ところで、このような構成においては、ＲＧＢの階調レベルを規定する８ビットのデジタルデータを、Ｄ／Ａコンバーターによるアナログ変換前にそれぞれ１０ビットに変換しておく必要がある。このビット変換については、変換前後の対応関係を予め記憶したルックアップテーブル（Look Up Table）を参照する構成が一般的である。
しかしながら、このような構成では、ルックアップテーブルとしてＲＧＢの３種類が必要となるだけでなく、１０ビットの伝送経路も必要となり、構成がそれだけ複雑化する。
そこで、本実施形態では、ＲＧＢの階調レベルについては８ビットで共通とし、当該８ビットのデジタルデータを変換したデータ信号の電位振幅を、ＲＧＢ毎のＯＬＥＤへの印加電圧に合わせて異なる比率で圧縮されるようにシフトしてデータ線に供給する構成とした。 By the way, in such a configuration, it is necessary to convert 8-bit digital data defining the gradation levels of RGB into 10 bits before analog conversion by the D / A converter. For this bit conversion, a configuration in which a lookup table (Look Up Table) in which the correspondence before and after the conversion is stored in advance is referred to.
However, such a configuration requires not only three types of RGB as a lookup table but also a 10-bit transmission path, which complicates the configuration.
Therefore, in this embodiment, the RGB gradation levels are shared by 8 bits, and the potential amplitude of the data signal obtained by converting the 8-bit digital data is set at a different ratio according to the applied voltage to the OLED for each RGB. The data lines are shifted to be compressed and supplied to the data lines.

図２は、実施形態に係る電気光学装置１０の構成を示す図である。この図に示されるように、電気光学装置１０は、走査線駆動回路２０と、デマルチプレクサ３０と、レベルシフト回路４０と、表示部１００とに大別される。
このうち、表示部１００には、表示すべき画像の画素に対応した画素回路１１０がマトリクス状に配列されている。詳細には、表示部１００において、ｍ行の走査線１２が図において横方向に延在して設けられ、また、例えば３列毎にグループ化された（３ｎ）列のデータ線１４が図において縦方向に延在し、かつ、各走査線１２と互いに電気的な絶縁を保ちつつ交差するように設けられている。そして、ｍ行の走査線１２と（３ｎ）列のデータ線１４との交差に対応する位置に画素回路１１０が設けられている。 FIG. 2 is a diagram illustrating a configuration of the electro-optical device 10 according to the embodiment. As shown in this figure, the electro-optical device 10 is roughly divided into a scanning line driving circuit 20, a demultiplexer 30, a level shift circuit 40, and a display unit 100.
Among these, in the display unit 100, pixel circuits 110 corresponding to pixels of an image to be displayed are arranged in a matrix. Specifically, in the display unit 100, m rows of scanning lines 12 are provided so as to extend in the horizontal direction in the drawing, and, for example, (3n) columns of data lines 14 grouped every three columns are shown in the drawing. It extends in the vertical direction and is provided so as to intersect with each scanning line 12 while maintaining electrical insulation. A pixel circuit 110 is provided at a position corresponding to the intersection of the m scanning lines 12 and the (3n) column data lines 14.

ここで、ｍ、ｎは、いずれも自然数である。走査線１２および画素回路１１０のマトリクスのうち、行（ロウ）を区別するために、図において上から順に１、２、３、…、（ｍ−１）、ｍ行と呼ぶ場合がある。同様にデータ線１４および画素回路１１０のマトリクスの列（カラム）を区別するために、図において左から順に１、２、３、…、（３ｎ−１）、（３ｎ）列と呼ぶ場合がある。また、データ線１４のグループを一般化して説明するために、１以上ｎ以下の整数ｊを用いると、左から数えてｊ番目のグループには、（３ｊ−２）列目、（３ｊ−１）列目および（３ｊ）列目のデータ線１４が属している、ということになる。   Here, m and n are both natural numbers. In order to distinguish rows (rows) in the matrix of the scanning lines 12 and the pixel circuits 110, they may be referred to as 1, 2, 3,..., (M−1), m rows in order from the top in the drawing. Similarly, in order to distinguish the columns of the data line 14 and the matrix of the pixel circuit 110, they may be referred to as 1, 2, 3, ..., (3n-1), (3n) columns in order from the left in the figure. . Further, in order to generalize and describe the group of data lines 14, when an integer j of 1 to n is used, the j-th group counted from the left includes the (3j-2) th column, (3j-1). ) And (3j) th column data lines 14 belong.

なお、同一行の走査線１２と同一グループに属する３列のデータ線１４との交差に対応した３つの画素回路１１０は、それぞれＲ、Ｇ、Ｂの画素に対応している。このため、本実施形態において、画素回路１１０のマトリクス配列は縦ｍ行×横（３ｎ）列となり、表示画像のドット配列でみれば縦ｍ行×横ｎ列となる。
便宜的に、例えばＲに対応する（３ｊ−２）列目のデータ線１４を第１データ線としたときに、Ｇに対応する（３ｊ−１）列目のデータ線１４を第２データ線と呼ぶ場合がある。画素回路１１０については、Ｒのデータ線１４（第１データ線）に対応するものが第１画素回路となり、Ｇのデータ線１４（第２データ線）に対応するものが第２画素回路となる。 The three pixel circuits 110 corresponding to the intersections of the scanning lines 12 in the same row and the three columns of data lines 14 belonging to the same group correspond to R, G, and B pixels, respectively. For this reason, in the present embodiment, the matrix arrangement of the pixel circuit 110 is m vertical rows × horizontal (3n) columns, and is m vertical rows × n horizontal columns in terms of the dot arrangement of the display image.
For convenience, for example, when the (3j-2) th column data line 14 corresponding to R is the first data line, the (3j-1) th column data line 14 corresponding to G is the second data line. Sometimes called. As for the pixel circuit 110, the one corresponding to the R data line 14 (first data line) is the first pixel circuit, and the one corresponding to the G data line 14 (second data line) is the second pixel circuit. .

さて、電気光学装置１０には、次のような制御信号が制御回路５によって供給される。詳細には、電気光学装置１０には、走査線駆動回路２０を制御するための制御信号Ｃtrと、デマルチプレクサ３０での選択を制御するための制御信号Ｓel(1)、Ｓel(2)、Ｓel(3)と、これらの信号に対して論理反転の関係にある制御信号／Ｓel(1)、／Ｓel(2)、／Ｓel(3)と、レベルシフト回路４０を制御するための制御信号／Ｇini、Ｇref、Ｇcplと、制御信号Ｇcplの論理反転の関係にある制御信号／Ｇcplとが供給される。なお、制御信号Ｃtrには、実際にはパルス信号や、クロック信号、イネーブル信号など、複数の信号が含まれる。
また、電気光学装置１０には、デマルチプレクサ３０での選択タイミングに合わせてデータ信号Ｖd_1、Ｖd_2、…、Ｖd_nが、制御回路５から１、２、…、ｎ番目のグループに対応した共通端子７８を介し供給される。 The following control signals are supplied to the electro-optical device 10 by the control circuit 5. Specifically, the electro-optical device 10 includes a control signal Ctr for controlling the scanning line driving circuit 20 and control signals Sel (1), Sel (2), Sel for controlling selection in the demultiplexer 30. (3), control signals / Sel (1), / Sel (2), / Sel (3) having a logical inversion relationship with these signals, and a control signal / for controlling the level shift circuit 40 Gini, Gref, and Gcpl and a control signal / Gcpl that is in a logic inversion relationship with the control signal Gcpl are supplied. Note that the control signal Ctr actually includes a plurality of signals such as a pulse signal, a clock signal, and an enable signal.
In addition, in the electro-optical device 10, the data signals Vd_1, Vd_2,..., Vd_n are sent from the control circuit 5 to the common terminal 78 corresponding to the first, second,. Supplied through

ここで、本実施形態において、表示すべき画素の階調を規定する階調レベルが、例えば最も暗い０レベルから最も明るい２５５レベルまでの範囲で指定されるとき、データ信号Ｖd_1〜Ｖd_nは、０レベルに相当する電位Ｖ(0)から２５５レベルに相当する電位Ｖ(255)までの範囲で段階的に取り得る。ここで、ＯＬＥＤへの電流を制御するトランジスターをＰチャンネル型としているので、明るい階調レベルが指定されるほど、データ信号が電位Ｖ(0)から低下する。なお、説明の便宜上、階調レベル「ｓ」が指定された場合のデータ信号の電位をＶ(s)と表記する。ここで、ｓは、０、１、２、３、…、２５５のいずれかである。   Here, in the present embodiment, when the gradation level that defines the gradation of the pixel to be displayed is specified, for example, in the range from the darkest 0 level to the brightest 255 level, the data signals Vd_1 to Vd_n are 0. It can be stepwise in the range from the potential V (0) corresponding to the level to the potential V (255) corresponding to the 255 level. Here, since the transistor for controlling the current to the OLED is a P-channel type, the data signal decreases from the potential V (0) as the bright gradation level is designated. For convenience of explanation, the potential of the data signal when the gradation level “s” is designated is expressed as V (s). Here, s is any one of 0, 1, 2, 3,.

また、データ線１４の各々には保持容量５０が設けられる。保持容量５０の一端は、データ線１４に接続され、保持容量５０の他端は互いに固定の電位の、例えば電位Ｖorstの給電線１６に共通接続されている。このため、保持容量５０は、データ線１４の電位を保持する保持部として機能することになる。
なお、列で区別する場合、Ｒのデータ線１４（第１データ線）に対応する保持容量５０が第１保持部となり、Ｇのデータ線１４（第２データ線）に対応する保持容量５０が第２保持部となる。
保持容量５０としては、データ線１４に寄生する容量を用いても良いし、この寄生容量と、データ線１４を構成する配線と別途の配線とで絶縁体（誘電体）を挟持することによって形成した容量素子との合成容量を用いて良い。ここで、保持容量５０の容量をＣdtとする。 Each data line 14 is provided with a storage capacitor 50. One end of the storage capacitor 50 is connected to the data line 14, and the other end of the storage capacitor 50 is commonly connected to the power supply line 16 having a fixed potential, for example, the potential Vorst. Therefore, the storage capacitor 50 functions as a storage unit that stores the potential of the data line 14.
When distinguishing by column, the storage capacitor 50 corresponding to the R data line 14 (first data line) is the first storage unit, and the storage capacitor 50 corresponding to the G data line 14 (second data line) is It becomes a 2nd holding | maintenance part.
As the storage capacitor 50, a capacitance parasitic on the data line 14 may be used, or the storage capacitor 50 is formed by sandwiching an insulator (dielectric) between the parasitic capacitance, a wiring configuring the data line 14, and a separate wiring. A combined capacitor with the above-described capacitor element may be used. Here, the capacity of the storage capacitor 50 is Cdt.

走査線駆動回路２０は、フレームの期間にわたって走査線１２を１行毎に順番に走査するための走査信号を、制御信号Ｃtrにしたがって生成するものである。ここで、１、２、３、…、（ｍ−１）、ｍ行目の走査線１２に供給される走査信号を、それぞれＧwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m-1)、Ｇwr(m)と表記している。
なお、走査線駆動回路２０は、走査信号Ｇwr(1)〜Ｇwr(m)のほかにも、当該走査信号に同期した各種の制御信号を行毎に生成して表示部１００に供給するが、図２においては図示を省略している。また、フレームの期間とは、電気光学装置１０が１カット（コマ）分の画像を表示するのに要する期間をいい、例えば同期信号に含まれる垂直同期信号の周波数が１２０Ｈｚであれば、その１周期分の８．３ミリ秒の期間である。 The scanning line driving circuit 20 generates a scanning signal for sequentially scanning the scanning lines 12 for each row over a frame period in accordance with the control signal Ctr. Here, the scanning signals supplied to the scanning lines 12 of 1, 2, 3,..., (M−1) and the m-th row are Gwr (1), Gwr (2), Gwr (3),. It is written as Gwr (m-1) and Gwr (m).
In addition to the scanning signals Gwr (1) to Gwr (m), the scanning line driving circuit 20 generates various control signals synchronized with the scanning signals for each row and supplies them to the display unit 100. Illustration is omitted in FIG. The frame period is a period required for the electro-optical device 10 to display an image for one cut (frame). For example, if the frequency of the vertical synchronization signal included in the synchronization signal is 120 Hz, the first period is 1. This is a period of 8.3 milliseconds corresponding to the period.

デマルチプレクサ３０は、列毎に設けられたトランスミッションゲート３４の集合体である。ｊ番目のグループに属する（３ｊ−２）列、（３ｊ−１）列、（３ｊ）列に対応したトランスミッションゲート３４の入力端は互いに共通端子７８に接続されるとともに、データ信号Ｖd_jが時分割で供給される。
ｊ番目のグループにおいて左端列である（３ｊ−２）列に設けられたトランスミッションゲート３４は、制御信号Ｓel(1)がＨレベルである（制御信号／Ｓel(1)がＬレベルである）第１期間のときにオン（導通）する。同様に、ｊ番目のグループにおいて中央列である（３ｊ−１）列に設けられたトランスミッションゲート３４は、制御信号Ｓel(2)がＨレベルである（制御信号／Ｓel(2)がＬレベルである）第２期間のときにオンし、ｊ番目のグループにおいて右端列である（３ｊ）列に設けられたトランスミッションゲート３４は、制御信号Ｓel(3)がＨレベルであるとき（制御信号／Ｓel(3)がＬレベルであるとき）にオンする。 The demultiplexer 30 is an assembly of transmission gates 34 provided for each column. The input terminals of the transmission gates 34 corresponding to the (3j-2) column, (3j-1) column, and (3j) column belonging to the jth group are connected to the common terminal 78, and the data signal Vd_j is time-shared. Supplied in.
The transmission gate 34 provided in the leftmost column (3j-2) in the j-th group has the control signal Sel (1) at the H level (the control signal / Sel (1) is at the L level). Turns on (conducts) during one period. Similarly, in the transmission gate 34 provided in the (3j−1) column which is the central column in the j-th group, the control signal Sel (2) is at the H level (the control signal / Sel (2) is at the L level. The transmission gate 34 which is turned on during the second period and is provided in the (3j) column, which is the rightmost column in the jth group, is controlled when the control signal Sel (3) is at the H level (control signal / Sel (When (3) is at L level).

レベルシフト回路４０は、各列のトランスミッションゲート３４の出力端から出力されるデータ信号の電位振幅を圧縮する方向に、当該データ信号の電位をシフトするものである。このため、レベルシフト回路４０は、保持容量４１とトランスミッションゲート４２とＮチャンネル型のトランジスター４３と保持容量４４とＰチャンネル型のトランジスター４５との組を列毎に有する。
なお、レベルシフト回路４０について列で区別する場合、Ｒの列に対応した保持容量４１、トランスミッションゲート４２、トランジスター４３、保持容量４４およびトランジスター４５が、第１レベルシフト単位回路となり、Ｇの列に対応したものが、第２レベルシフト単位回路となる。 The level shift circuit 40 shifts the potential of the data signal in a direction to compress the potential amplitude of the data signal output from the output terminal of the transmission gate 34 of each column. For this reason, the level shift circuit 40 has a set of a storage capacitor 41, a transmission gate 42, an N-channel transistor 43, a storage capacitor 44, and a P-channel transistor 45 for each column.
When the level shift circuit 40 is distinguished by a column, the storage capacitor 41, the transmission gate 42, the transistor 43, the storage capacitor 44, and the transistor 45 corresponding to the R column serve as a first level shift unit circuit, and are connected to the G column. The corresponding one is the second level shift unit circuit.

さて、各列においてデマルチプレクサ３０のトランスミッションゲート３４の出力端は、レベルシフト回路４０の各列におけるノードｎに接続されている。ここで、ノードｎは、保持容量４１の一端と、レベルシフト回路４０におけるトランスミッションゲート４２の入力端との接続点である。
なお、ノードｎについて列で区別する場合、Ｒの列に対応したものが第１入力端子となり、Ｇの列に対応したものが第２入力端子となる。 In each column, the output terminal of the transmission gate 34 of the demultiplexer 30 is connected to a node n in each column of the level shift circuit 40. Here, the node n is a connection point between one end of the storage capacitor 41 and the input end of the transmission gate 42 in the level shift circuit 40.
When the nodes n are distinguished by columns, the one corresponding to the R column is the first input terminal, and the one corresponding to the G column is the second input terminal.

保持容量４１の他端は、各列において互いに固定電位であるＧndに共通接地されている。列で区別する場合、Ｒのデータ線１４（第１データ線）に対応する保持容量４１が第３保持部となり、Ｇのデータ線１４（第２データ線）に対応する保持容量４１が第４保持部となる。説明の便宜上、保持容量４１の容量をＣref2とする。
なお、電圧については、保持容量の両端電圧や、ゲート・ソース間の電圧、ＯＬＥＤ１３０におけるアノード・カソード間の電圧のように特に断らない限り、電位Ｇndをゼロボルトの基準とする。 The other end of the storage capacitor 41 is commonly grounded to Gnd, which is a fixed potential in each column. When distinguishing by column, the storage capacitor 41 corresponding to the R data line 14 (first data line) is the third storage unit, and the storage capacitor 41 corresponding to the G data line 14 (second data line) is the fourth storage unit. It becomes a holding part. For convenience of explanation, it is assumed that the capacity of the storage capacitor 41 is Cref2.
As for the voltage, unless otherwise specified, such as the voltage across the storage capacitor, the voltage between the gate and the source, and the voltage between the anode and the cathode in the OLED 130, the potential Gnd is used as a reference of zero volts.

各列のトランスミッションゲート４２は、制御信号ＧcplがＨレベルであるとき（制御信号／ＧcplがＬレベルであるとき）にオンする。トランスミッションゲート４２の出力端は、保持容量４４を介してデータ線１４に接続されている。
ここで、保持容量４４について、便宜的に一端をデータ線１４の側とし、他端をトランスミッションゲート４２の側とする。このとき、保持容量４４の一端は、データ線１４のほか、トランジスター４５のドレインノードにも接続される一方、保持容量４４の他端は、トランジスター４３のドレインノードにも接続されている。ここで、説明の便宜上、保持容量４４の容量をＣref1とし、保持容量４４の他端をノードｈとする。また、保持容量４４について列で区別する場合、Ｒの列に対応したものが第１容量素子となり、Ｇの列に対応したものが第２容量素子となる。 The transmission gates 42 in each column are turned on when the control signal Gcpl is at the H level (when the control signal / Gcpl is at the L level). The output terminal of the transmission gate 42 is connected to the data line 14 via the storage capacitor 44.
Here, for the sake of convenience, one end of the storage capacitor 44 is on the data line 14 side, and the other end is on the transmission gate 42 side. At this time, one end of the storage capacitor 44 is connected to the drain node of the transistor 45 in addition to the data line 14, while the other end of the storage capacitor 44 is also connected to the drain node of the transistor 43. Here, for convenience of explanation, the capacity of the storage capacitor 44 is Cref1, and the other end of the storage capacitor 44 is a node h. Further, when the storage capacitors 44 are distinguished by columns, the one corresponding to the R column is the first capacitor element, and the one corresponding to the G column is the second capacitor element.

トランジスター４３については、ソースノードが、所定の基準電位として電位Ｖrefを給電する給電線６２に各列にわたって共通に接続され、ゲートノードが、制御信号Ｇrefが供給される制御線６４に各列にわたって共通に接続される。このため、ノードｈと給電線６２とは、制御信号ＧrefがＨレベルのときにトランジスター４５のオンによって電気的に接続される一方、制御信号ＧrefがＬレベルのときにトランジスター４５のオフによって電気的に非接続になる。   As for the transistor 43, the source node is commonly connected across the columns to the power supply line 62 that feeds the potential Vref as a predetermined reference potential, and the gate node is common across the columns to the control line 64 to which the control signal Gref is supplied. Connected to. For this reason, the node h and the power supply line 62 are electrically connected by turning on the transistor 45 when the control signal Gref is at the H level, and electrically connected by turning off the transistor 45 when the control signal Gref is at the L level. Disconnected.

また、トランジスター４５については、ソースノードが、初期電位として電位Ｖiniを給電する給電線６１に各列にわたって共通に接続され、ゲートノードが、制御信号／Ｇiniが供給される制御線６３に各列にわたって共通に接続される。このため、データ線１４と給電線６１とは、制御信号／ＧiniがＬレベルのときにトランジスター４５のオンによって電気的に接続される一方、制御信号／ＧiniがＨレベルのときにトランジスター４５のオフによって電気的に非接続になる。   As for the transistor 45, the source node is commonly connected across the columns to the power supply line 61 that feeds the potential Vini as the initial potential, and the gate node extends across the columns to the control line 63 to which the control signal / Gini is supplied. Connected in common. For this reason, the data line 14 and the power supply line 61 are electrically connected by turning on the transistor 45 when the control signal / Gini is at L level, while the transistor 45 is turned off when the control signal / Gini is at H level. Is electrically disconnected.

本実施形態では、便宜的に走査線駆動回路２０、デマルチプレクサ３０およびレベルシフト回路４０に分けているが、これらについては、画素回路１１０を駆動する駆動回路としてまとめて概念することが可能である。   In the present embodiment, the scanning line driving circuit 20, the demultiplexer 30 and the level shift circuit 40 are divided for convenience, but these can be collectively considered as a driving circuit for driving the pixel circuit 110. .

図３を参照して画素回路１１０について説明する。各画素回路１１０については電気的にみれば互いに同一構成なので、ここでは、ｉ行目であって、ｊ番目のグループのうち左端列の（３ｊ−２）列目に位置するｉ行（３ｊ−２）列の画素回路１１０を例にとって説明する。
なお、ｉは、画素回路１１０が配列する行を一般的に示す場合の記号であって、１以上ｍ以下の整数である。 The pixel circuit 110 will be described with reference to FIG. Since each pixel circuit 110 has the same configuration when viewed electrically, here, the i-th row (3j−) located in the (3j-2) th column of the leftmost column in the j-th group is the i-th row. 2) The pixel circuit 110 in the column will be described as an example.
Note that i is a symbol for generally indicating a row in which the pixel circuits 110 are arranged, and is an integer of 1 to m.

図３に示されるように、画素回路１１０は、Ｐチャンネル型のトランジスター１２１〜１２５と、ＯＬＥＤ１３０と、保持容量１３２とを含む。この画素回路１１０には、走査信号Ｇwr(i)、制御信号Ｇel(i)、Ｇcmp(i)、Ｇorst(i)が供給される。ここで、走査信号Ｇwr(i)、制御信号Ｇel(i)、Ｇcmp(i)、Ｇorst(i)は、それぞれｉ行目に対応して走査線駆動回路２０によって供給される。このため、走査信号Ｇwr(i)、制御信号Ｇel(i)、Ｇcmp(i)、Ｇorst(i)は、ｉ行目であれば、着目している（３ｊ−２）列以外の他の列の画素回路にも共通に供給される。また、ｉ行目以外の行の画素回路１１０には、当該行に対応した走査信号、制御信号が供給される。   As shown in FIG. 3, the pixel circuit 110 includes P-channel transistors 121 to 125, an OLED 130, and a storage capacitor 132. The pixel circuit 110 is supplied with a scanning signal Gwr (i), control signals Gel (i), Gcmp (i), and Gorst (i). Here, the scanning signal Gwr (i), the control signals Gel (i), Gcmp (i), and Gorst (i) are respectively supplied by the scanning line driving circuit 20 corresponding to the i-th row. Therefore, the scanning signal Gwr (i), the control signals Gel (i), Gcmp (i), and Gorst (i) are columns other than the column of interest (3j-2) if they are the i-th row. Are also commonly supplied to the pixel circuits. The pixel circuits 110 in rows other than the i-th row are supplied with scanning signals and control signals corresponding to the row.

さて、ｉ行（３ｊ−２）列の画素回路１１０において、トランジスター１２２は選択トランジスターに相当し、そのゲートノードがｉ行目の走査線１２に接続され、ドレインまたはソースノードの一方が（３ｊ−２）列目のデータ線１４に接続され、他方がトランジスター１２１におけるゲートノードと、保持容量１３２の一端と、トランジスター１２３のドレインノードとにそれぞれ接続されている。ここで、トランジスター１２１のゲートノードについては、他のノードと区別するためにｇと表記する。   In the pixel circuit 110 in the i row (3j-2) column, the transistor 122 corresponds to a selection transistor, the gate node thereof is connected to the scanning line 12 in the i row, and one of the drain or source node is (3j−). 2) Connected to the data line 14 in the column, and the other is connected to the gate node of the transistor 121, one end of the storage capacitor 132, and the drain node of the transistor 123. Here, the gate node of the transistor 121 is denoted by g to distinguish it from other nodes.

トランジスター１２１にあっては、ソースノードが給電線１１６に接続され、ドレインノードがトランジスター１２３のソースノードと、トランジスター１２４のソースノードとにそれぞれ接続されている。ここで、給電線１１６には、画素回路１１０において電源の高位側となる電位Ｖelが給電される。
また、トランジスター１２１のドレインノードは、トランジスター１２３を介してＯＬＥＤ１３０のアノードＡdに電気的に接続されている。トランジスター１２１が飽和領域で動作する場合、当該トランジスター１２１は、ゲート・ソース間の電圧に応じた電流をＯＬＥＤ１３０に供給する。
このため、トランジスター１２１が駆動トランジスターに相当している。 In the transistor 121, the source node is connected to the power supply line 116, and the drain node is connected to the source node of the transistor 123 and the source node of the transistor 124. Here, the power supply line 116 is supplied with a potential Vel that is higher in the power supply in the pixel circuit 110.
Further, the drain node of the transistor 121 is electrically connected to the anode Ad of the OLED 130 through the transistor 123. When the transistor 121 operates in the saturation region, the transistor 121 supplies a current corresponding to the voltage between the gate and the source to the OLED 130.
For this reason, the transistor 121 corresponds to a driving transistor.

トランジスター１２３のゲートノードには制御信号Ｇcmp(i)が供給される。
トランジスター１２４にあっては、ゲートノードには制御信号Ｇel(i)が供給され、ドレインノードがトランジスター１２５のソースノードとＯＬＥＤ１３０のアノードＡdとにそれぞれ接続されている。
トランジスター１２５にあって、ゲートノードにはｉ行目に対応した制御信号Ｇorst(i)が供給され、ドレインノードは電位Ｖorstを給電する給電線１６に接続されている。 A control signal Gcmp (i) is supplied to the gate node of the transistor 123.
In the transistor 124, the control signal Gel (i) is supplied to the gate node, and the drain node is connected to the source node of the transistor 125 and the anode Ad of the OLED 130.
In the transistor 125, a control signal Gorst (i) corresponding to the i-th row is supplied to the gate node, and the drain node is connected to the power supply line 16 that supplies the potential Vorst.

なお、トランジスター１２１〜１２５において、ドレインノードまたはソースノードが他の構成要素と電気的に接続されると説明しているが、電位関係が変わる場合に、ドレインノードとして説明したノードがソースノードとなり、ソースノードとして説明したノードがドレインノードとなることもあり得る。例えば、トランジスター１２１のソースノードおよびドレインノードのいずれか一方が給電線１１６に電気的に接続され、いずれか他方がトランジスター１２３を介してＯＬＥＤ１３０のアノードＡdに電気的に接続されることもあり得る。   Note that in the transistors 121 to 125, the drain node or the source node is described as being electrically connected to another component. However, when the potential relationship changes, the node described as the drain node becomes the source node. The node described as the source node may be the drain node. For example, one of the source node and the drain node of the transistor 121 may be electrically connected to the power supply line 116, and the other may be electrically connected to the anode Ad of the OLED 130 via the transistor 123.

保持容量１３２の他端は、給電線１１６に接続される。このため、保持容量１３２は、トランジスター１２１のゲート・ソース間の電圧を保持することになる。ここで、保持容量１３２の容量をＣpixと表記する。
なお、保持容量１３２としては、トランジスター１２１のゲートノードｇに寄生する容量を用いても良いし、シリコン基板において互いに異なる導電層で絶縁層を挟持することによって形成される容量を用いても良い。
また、本実施形態において電気光学装置１０はシリコン基板に形成されるので、トランジスター１２１〜１２５の基板電位については、図３において省略されているが、電位Ｖelとしている。 The other end of the storage capacitor 132 is connected to the power supply line 116. For this reason, the storage capacitor 132 holds the voltage between the gate and the source of the transistor 121. Here, the capacity of the storage capacitor 132 is expressed as Cpix.
Note that as the storage capacitor 132, a capacitor parasitic to the gate node g of the transistor 121 may be used, or a capacitor formed by sandwiching an insulating layer between different conductive layers in a silicon substrate may be used.
In the present embodiment, since the electro-optical device 10 is formed on a silicon substrate, the substrate potential of the transistors 121 to 125 is omitted in FIG.

さて、画素回路１１０において、ＯＬＥＤ１３０のアノードＡdは、画素回路１１０毎に個別に設けられる画素電極である。これに対して、ＯＬＥＤ１３０のカソードは、画素回路１１０のすべてにわたって共通の共通電極１１８であり、画素回路１１０において電源の低位側となる電位Ｖctに保たれている。
ＯＬＥＤ１３０は、上記シリコン基板において、アノードと光透過性を有するカソードとで白色有機ＥＬ層を挟持した素子であり、ＯＬＥＤ１３０の出射側（カソード側）にはＲＧＢのうち、対応する色のカラーフィルターが重ねられる。このようなＯＬＥＤ１３０において、アノードからカソードに電流が流れると、アノードから注入された正孔とカソードから注入された電子とが有機ＥＬ層で再結合して励起子が生成され、白色光が発生する。このときに発生した白色光は、シリコン基板（アノード）とは反対側のカソードを透過し、カラーフィルターによる着色を経て、観察者側に視認される構成となっている。 In the pixel circuit 110, the anode Ad of the OLED 130 is a pixel electrode provided for each pixel circuit 110. On the other hand, the cathode of the OLED 130 is a common electrode 118 that is common to all the pixel circuits 110, and is kept at a potential Vct that is the lower side of the power supply in the pixel circuit 110.
The OLED 130 is an element in which a white organic EL layer is sandwiched between an anode and a light-transmitting cathode in the silicon substrate, and a color filter of a corresponding color of RGB is provided on the emission side (cathode side) of the OLED 130. Overlaid. In such an OLED 130, when current flows from the anode to the cathode, holes injected from the anode and electrons injected from the cathode are recombined in the organic EL layer to generate excitons, and white light is generated. . The white light generated at this time passes through the cathode opposite to the silicon substrate (anode), and is colored by a color filter so as to be visually recognized by the viewer.

ここで、データ信号の電位シフトを説明する前の段階として、レベルシフト回路４０におけるノードｎから、データ線１４、ゲートノードｇまでに至る等価回路について説明する。   Here, as a stage before explaining the potential shift of the data signal, an equivalent circuit from the node n to the data line 14 and the gate node g in the level shift circuit 40 will be explained.

図９は、（３ｊ−２）列目のトランスミッションゲート３４（図２参照）がオフし、ｉ行（３ｊ−２）列の画素回路１１０におけるトランジスター１２２がオンする期間、すなわち後述する補償期間におけるレベルシフト回路４０、データ線１４および当該画素回路１１０の等価回路を示す図である。
この図に示されるように、当該画素回路１１０における保持容量１３２と、（３ｊ−２）列目の保持容量４４、５０とは合成容量Ｃ1で表すことができる。ここで、合成容量Ｃ1は、保持容量４４の容量Ｃref1と、保持容量５０の容量Ｃdtと、保持容量１３２の容量Ｃpixとを用いて図１０における式（１）のように表すことができる。
なお、容量Ｃpixは、容量Ｃref1、Ｃdtに対して無視できるほどに小さい場合がある。この場合、式（１）で示される容量Ｃ1については、Ｃref1・Ｃdt／（Ｃref1＋Ｃdt）に近似することができる。
また、便宜上、レベルシフト回路４０における保持容量４１の容量Ｃref2を、図１０における式（２）のようにイコールＣ2とする。
本実施形態では、ｋを次式（３）のように、合成容量Ｃ1と容量Ｃ2との和に対する容量Ｃ2の比で表すことにする。
ｋ＝Ｃ2／（Ｃ1＋Ｃ2） …（３） FIG. 9 shows a period in which the transmission gate 34 (see FIG. 2) in the (3j-2) th column is turned off and the transistor 122 in the pixel circuit 110 in the i-th row (3j-2) column is turned on, that is, in a compensation period to be described later. 3 is a diagram showing an equivalent circuit of the level shift circuit 40, the data line 14, and the pixel circuit 110. FIG.
As shown in this figure, the storage capacitor 132 in the pixel circuit 110 and the storage capacitors 44 and 50 in the (3j-2) th column can be represented by a combined capacitor C1. Here, the combined capacity C1 can be expressed as shown in Expression (1) in FIG. 10 using the capacity Cref1 of the storage capacity 44, the capacity Cdt of the storage capacity 50, and the capacity Cpix of the storage capacity 132.
Note that the capacitance Cpix may be negligibly small with respect to the capacitances Cref1 and Cdt. In this case, the capacitance C1 represented by the equation (1) can be approximated to Cref1 · Cdt / (Cref1 + Cdt).
For convenience, the capacitance Cref2 of the storage capacitor 41 in the level shift circuit 40 is assumed to be equal C2 as shown in Expression (2) in FIG.
In the present embodiment, k is represented by the ratio of the capacitance C2 to the sum of the combined capacitance C1 and the capacitance C2 as in the following equation (3).
k = C2 / (C1 + C2) (3)

＜実施形態の動作＞
図４を参照して電気光学装置１０の動作について説明する。図４は、電気光学装置１０における各部の動作を説明するためのタイミングチャートである。
この図に示されるように、走査信号Ｇwr(1)〜Ｇwr(m)が順次Ｌレベルに切り替えられて、１フレームの期間において１〜ｍ行目の走査線１２が１水平走査期間（Ｈ）毎に順番に走査される。
１水平走査期間（Ｈ）での動作は、各行の画素回路１１０にわたって共通である。そこで以下については、ｉ行目が水平走査される走査期間において、特にｉ行（３ｊ−２）列の画素回路１１０について着目して動作を説明することにする。 <Operation of Embodiment>
The operation of the electro-optical device 10 will be described with reference to FIG. FIG. 4 is a timing chart for explaining the operation of each part in the electro-optical device 10.
As shown in this figure, the scanning signals Gwr (1) to Gwr (m) are sequentially switched to the L level, and the scanning lines 12 in the 1st to m-th rows in one frame period are in one horizontal scanning period (H). Scanned sequentially.
The operation in one horizontal scanning period (H) is common to the pixel circuits 110 in each row. Therefore, in the following, the operation will be described with particular attention paid to the pixel circuit 110 in the i-th row (3j-2) column in the scanning period in which the i-th row is horizontally scanned.

本実施形態ではｉ行目の走査期間は、大別すると、図４に示されるように、（ｂ）で示される初期化期間と、（ｃ）で示される補償期間と、（ｄ）で示される書込期間と、に分けられる。そして、（ｄ）の書込期間の後、間をおいて（ａ）で示される発光期間となり、１フレームの期間経過後に再びｉ行目の走査期間に至る。このため、時間の順でいえば、（発光期間）→初期化期間→補償期間→書込期間→（発光期間）というサイクルの繰り返しとなる。
なお、図４において、ｉ行目に対し１行前の（ｉ−１）行目に対応する走査信号Ｇwr(i-1)、制御信号Ｇel(i-1)、Ｇcmp(i-1)、Ｇorst(i-1)の各々については、ｉ行目に対応する走査信号Ｇwr(i)、制御信号Ｇel(i)、Ｇcmp(i)、Ｇorst(i)よりも、それぞれ時間的に１水平走査期間（Ｈ）だけ時間的に先行した波形となる。 In this embodiment, the scanning period of the i-th row is roughly classified as shown in FIG. 4, the initialization period shown in (b), the compensation period shown in (c), and (d). And a writing period. Then, after the writing period of (d), the light emission period indicated by (a) is reached, and the scanning period of the i-th row is reached again after the elapse of one frame period. Therefore, in the order of time, a cycle of (light emission period) → initialization period → compensation period → writing period → (light emission period) is repeated.
In FIG. 4, the scanning signal Gwr (i-1), the control signals Gel (i-1), Gcmp (i-1), Gcmp (i-1), corresponding to the (i-1) th row before the ith row. For each of the Gorst (i-1), one horizontal scan is temporally performed in comparison with the scanning signal Gwr (i) and the control signals Gel (i), Gcmp (i), and Gorst (i) corresponding to the i-th row. The waveform is preceded in time by the period (H).

＜発光期間＞
説明の便宜上、初期化期間の前提となる発光期間から説明する。図４に示されるように、ｉ行目の発光期間では、走査信号Ｇwr(i)がＨレベルである。また、論理信号である制御信号Ｇel(i)、Ｇcmp(i)、Ｇorst(i)のうち、制御信号Ｇel(i)がＬレベルであり、制御信号Ｇcmp(i)、Ｇorst(i)がＨレベルである。
このため、図５に示されるようにｉ行（３ｊ−２）列の画素回路１１０においては、トランジスター１２４がオンする一方、トランジスター１２２、１２３、１２５がオフする。したがって、トランジスター１２１におけるゲート・ソース間の電圧Ｖgsに応じた電流Ｉdsが、ＯＬＥＤ１３０に供給される。後述するように本実施形態では、発光期間における電圧Ｖgsは、トランジスター１２１の閾値電圧から、ノードｈの電位シフト量に応じた分だけシフトした値であり、ノードｈの電位シフト量は、データ信号の電位および一定の電位Ｖrefによって定まる。このため、ＯＬＥＤ１３０には、階調レベルに応じた電流がトランジスター１２１の閾値電圧を補償した状態で供給されることになる。 <Light emission period>
For convenience of explanation, the light emission period which is the premise of the initialization period will be described. As shown in FIG. 4, in the light emission period of the i-th row, the scanning signal Gwr (i) is at the H level. Of the control signals Gel (i), Gcmp (i), and Gorst (i) that are logic signals, the control signal Gel (i) is at the L level, and the control signals Gcmp (i) and Gorst (i) are at the H level. Is a level.
Therefore, as shown in FIG. 5, in the pixel circuit 110 in the i row (3j-2) column, the transistor 124 is turned on, while the transistors 122, 123, and 125 are turned off. Therefore, the current Ids corresponding to the gate-source voltage Vgs in the transistor 121 is supplied to the OLED 130. As will be described later, in the present embodiment, the voltage Vgs in the light emission period is a value shifted from the threshold voltage of the transistor 121 by an amount corresponding to the potential shift amount of the node h, and the potential shift amount of the node h is the data signal. And a constant potential Vref. Therefore, a current corresponding to the gradation level is supplied to the OLED 130 in a state where the threshold voltage of the transistor 121 is compensated.

なお、ｉ行目の発光期間は、ｉ行目以外が水平走査される期間であるから、データ線１４の電位は適宜変動している。ただし、ｉ行目の画素回路１１０においては、トランジスター１２２がオフしているので、ここでは、データ線１４の電位変動を考慮する必要がない。
また、図５においては、動作説明で重要となる経路を太線で示している（以下の図６〜図８においても同様である）。 Note that since the light emission period of the i-th row is a period during which horizontal scanning is performed except for the i-th row, the potential of the data line 14 is appropriately changed. However, in the pixel circuit 110 in the i-th row, since the transistor 122 is off, it is not necessary to consider the potential fluctuation of the data line 14 here.
Further, in FIG. 5, paths that are important in the explanation of operations are indicated by bold lines (the same applies to FIGS. 6 to 8 below).

＜初期化期間＞
次にｉ行目の走査期間に至ると、（ｂ）の初期化期間が開始する。図４に示されるように、（ａ）の発光期間と比較して（ｂ）の初期化期間では、制御信号Ｇel(i)がＨレベルに、制御信号Ｇorst(i)がＬレベルに、それぞれ変化する。
このため、図６に示されるように、ｉ行（３ｊ−２）列の画素回路１１０においてはトランジスター１２４がオフし、トランジスター１２５がオンする。これによってＯＬＥＤ１３０に供給されていた電流Ｉdsの経路が遮断されるとともに、ＯＬＥＤ１３０のアノードＡdが電位Ｖorstにリセットされる。
上述したようにＯＬＥＤ１３０は、アノードＡdとカソードとで有機ＥＬ層を挟持した構成であるので、アノード・カソードの間には、図において破線で示されるように容量Ｃoledが並列に寄生する。発光期間においてＯＬＥＤ１３０に電流が流れていたときに、当該ＯＬＥＤ１３０のアノード・カソード間の両端電圧は当該容量Ｃoledによって保持されるが、この保持電圧は、トランジスター１２５のオンによってリセットされる。このため、本実施形態では、後の発光期間においてＯＬＥＤ１３０に再び電流が流れるときに、当該容量Ｃoledで保持されている電圧の影響を受けにくくなる。 <Initialization period>
Next, when the scanning period of the i-th row is reached, the initialization period of (b) starts. As shown in FIG. 4, the control signal Gel (i) is at the H level and the control signal Gorst (i) is at the L level in the initialization period of (b) as compared to the light emission period of (a). Change.
Therefore, as illustrated in FIG. 6, in the pixel circuit 110 in the i row (3j−2) column, the transistor 124 is turned off and the transistor 125 is turned on. As a result, the path of the current Ids supplied to the OLED 130 is interrupted, and the anode Ad of the OLED 130 is reset to the potential Vorst.
As described above, since the OLED 130 has a configuration in which the organic EL layer is sandwiched between the anode Ad and the cathode, the capacitance Coled is parasitic between the anode and the cathode in parallel as shown by a broken line in the drawing. When a current flows through the OLED 130 during the light emission period, the voltage across the anode and cathode of the OLED 130 is held by the capacitor Coled, but this holding voltage is reset by turning on the transistor 125. For this reason, in this embodiment, when a current flows again through the OLED 130 in a later light emission period, it is less likely to be affected by the voltage held by the capacitor Coled.

詳細には、例えば高輝度の表示状態から低輝度の表示状態に転じるときに、リセットしない構成であると、輝度が高いとき、すなわち大電流が流れたときの高電圧が容量Ｃoledによって保持されてしまうので、次に、小電流を流そうとしても、過剰な電流が流れてしまって、目的とする低輝度の表示状態にさせにくくなる。これに対して、本実施形態では、トランジスター１２５のオンによってＯＬＥＤ１３０のアノードＡdの電位がリセットされるので、目的とする低輝度の表示状態にさせやすくなる。
なお、本実施形態において、電位Ｖorstについては、当該電位Ｖorstと共通電極１１８の電位Ｖctとの差がＯＬＥＤ１３０の発光閾値電圧を下回るように設定される。このため、初期化期間（次に説明する補償期間および書込期間）において、ＯＬＥＤ１３０はオフ（非発光）状態である。 Specifically, for example, when switching from a high-brightness display state to a low-brightness display state, if the configuration does not reset, the high voltage when the luminance is high, that is, when a large current flows, is held by the capacitor Coled. Therefore, even if a small current is applied next, an excessive current flows, and it becomes difficult to achieve a target low-luminance display state. On the other hand, in this embodiment, since the potential of the anode Ad of the OLED 130 is reset by turning on the transistor 125, it becomes easy to achieve a target low-brightness display state.
In the present embodiment, the potential Vorst is set such that the difference between the potential Vorst and the potential Vct of the common electrode 118 is lower than the light emission threshold voltage of the OLED 130. Therefore, the OLED 130 is in an off (non-light emitting) state in the initialization period (a compensation period and a writing period described below).

一方、初期化期間では、制御信号／ＧiniがＬレベルに、制御信号ＧrefがＨレベルになるとともに、制御信号ＧcplがＬレベルになる（制御信号／ＧcplがＨレベルになる）。このため、レベルシフト回路４０においては、図６に示されるようにトランジスター４５、４３がそれぞれオンするとともに、トランスミッションゲート４２がオフする。したがって、保持容量４４の一端であるデータ線１４は電位Ｖiniに、保持容量４４の他端であるノードｈは電位Ｖrefに、それぞれ初期化される。
なお、本実施形態では、電位Ｖrefについては、データ信号の最高値である電位Ｖ(0)と一致するように、すなわち、
Ｖ(0)＝Ｖref …（４）
となるように設定される。 On the other hand, in the initialization period, the control signal / Gini becomes L level, the control signal Gref becomes H level, and the control signal Gcpl becomes L level (the control signal / Gcpl becomes H level). For this reason, in the level shift circuit 40, as shown in FIG. 6, the transistors 45 and 43 are turned on, and the transmission gate 42 is turned off. Therefore, the data line 14 that is one end of the storage capacitor 44 is initialized to the potential Vini, and the node h that is the other end of the storage capacitor 44 is initialized to the potential Vref.
In the present embodiment, the potential Vref is matched with the potential V (0) which is the maximum value of the data signal, that is,
V (0) = Vref (4)
Is set to be

また、本実施形態において制御回路５は、（ｂ）の初期化期間から（ｃ）の補償期間までにわたってデータ信号を次のように供給する。すなわち、制御回路５は、ｊ番目のグループでいえば、データ信号Ｖd_jを、ｉ行（３ｊ−２）列、ｉ行（３ｊ−１）列、ｉ行（３ｊ）列の画素の階調レベルを規定する８ビットのデジタルデータを変換した電位に順番に切り替える一方、データ信号の電位の切り替えに合わせて制御信号Ｓel(1)、Ｓel(2)、Ｓel(3)を順番に排他的にＨレベルとする。これによって、デマルチプレクサ３０では、各グループにおいてトランスミッションゲート３４がそれぞれ左端列、中央列、右端列の順番でオンする。
ここで、初期化期間において、ｊ番目のグループに属する左端列のトランスミッションゲート３４が制御信号Ｓel(1)によってオンする場合、図６に示されるように、データ信号Ｖd_jが保持容量４１の一端であるノードｎに供給されて、保持容量４１によって保持される。
なお、初期化期間（および後の補償期間）では、制御信号ＧcplがＬレベルであり、各列におけるトランスミッションゲート４２はオフしているので、データ信号の供給はノードｈの電位に影響を与えない。 In the present embodiment, the control circuit 5 supplies the data signal as follows from the initialization period (b) to the compensation period (c). That is, in the j-th group, the control circuit 5 applies the data signal Vd_j to the gradation levels of the pixels in the i row (3j-2) column, the i row (3j-1) column, and the i row (3j) column. The control signals Sel (1), Sel (2), and Sel (3) are exclusively switched to H sequentially in accordance with the switching of the potential of the data signal. Level. As a result, in the demultiplexer 30, the transmission gates 34 are turned on in the order of the left end column, the center column, and the right end column in each group.
Here, when the transmission gate 34 in the leftmost column belonging to the jth group is turned on by the control signal Sel (1) in the initialization period, the data signal Vd_j is at one end of the storage capacitor 41 as shown in FIG. It is supplied to a certain node n and held by the holding capacitor 41.
Note that in the initialization period (and the subsequent compensation period), the control signal Gcpl is at the L level, and the transmission gate 42 in each column is off, so that the supply of the data signal does not affect the potential of the node h. .

本実施形態において電位Ｖiniについては、例えば電源高位側の電位Ｖelからトランジスター１２１の閾値電圧｜Ｖth｜を減じた値よりも小さくなるように、すなわち、
Ｖini＜Ｖel−｜Ｖth｜ …（５）
となるように設定される。
上述したようにトランジスター１２１はＰチャンネル型である。トランジスター１２１において、ソースノードの電位を基準とした閾値電圧Ｖthは負であり、高低関係の説明で混乱が生じるのを防ぐために、閾値電圧については、絶対値の｜Ｖth｜で表し、大小関係で規定することにする。 In the present embodiment, for example, the potential Vini is smaller than a value obtained by subtracting the threshold voltage | Vth | of the transistor 121 from the potential Vel on the higher power supply side, that is,
Vini <Vel− | Vth | (5)
Is set to be
As described above, the transistor 121 is a P-channel type. In the transistor 121, the threshold voltage Vth with respect to the potential of the source node is negative, and in order to prevent confusion in the description of the height relationship, the threshold voltage is represented by an absolute value | Vth | I will prescribe.

＜補償期間＞
ｉ行目の走査期間では、（ｂ）の初期化期間の後に（ｃ）の補償期間となる。図４に示されるように、（ｂ）の初期化期間と比較して（ｃ）の補償期間では、走査信号Ｇwr(i)および制御信号Ｇcmp(i)がＬレベルとなり、制御信号ＧrefがＨレベルに維持された状態で制御信号／ＧiniがＨレベルになる。
このため、図７に示されるように、レベルシフト回路４０においては、トランジスター４３が引き続きオンするので、ノードｈが電位Ｖrefに維持される。
一方、トランジスター４５がオフし、ｉ行（３ｊ−２）列の画素回路１１０ではトランジスター１２２がオンすることによって、ゲートノードｇがデータ線１４に電気的に接続されるので、当該データ線１４からゲートノードｇに至る経路までは、補償期間の開始当初においては電位Ｖiniとなる。 <Compensation period>
In the scanning period of the i-th row, the compensation period (c) follows the initialization period (b). As shown in FIG. 4, in the compensation period (c) as compared with the initialization period (b), the scanning signal Gwr (i) and the control signal Gcmp (i) are at the L level, and the control signal Gref is H. The control signal / Gini becomes the H level while being maintained at the level.
For this reason, as shown in FIG. 7, in the level shift circuit 40, the transistor 43 is continuously turned on, so that the node h is maintained at the potential Vref.
On the other hand, since the transistor 45 is turned off and the transistor 122 is turned on in the pixel circuit 110 in the i-th row (3j-2) column, the gate node g is electrically connected to the data line 14. The path to the gate node g is at the potential Vini at the beginning of the compensation period.

ここで、補償期間においてトランジスター１２３がオンするので、トランジスター１２１はダイオード接続となる。また、データ線１４からゲートノードｇに至る経路までは、補償期間の開始当初は、式（５）を満たす電位Ｖiniである。
このため、トランジスター１２１にはドレイン電流が流れて、ゲートノードｇおよびデータ線１４を充電する。詳細には、電流が、給電線１１６→トランジスター１２１→トランジスター１２３→トランジスター１２２→（３ｊ−２）列目のデータ線１４という経路で流れる。このため、トランジスター１２１のオンによって互いに接続状態にあるデータ線１４からゲートノードｇに至る経路は、電位Ｖiniから上昇する。
ただし、上記経路に流れる電流は、ゲートノードｇが電位（Ｖel−｜Ｖth｜）に近づくにつれて流れにくくなるので、補償期間の終了に至るまでに、データ線１４およびゲートノードｇは電位（Ｖel−｜Ｖth｜）で飽和する。したがって、保持容量１３２の両端で保持される電圧、すなわちトランジスター１２１のゲート・ソース間の電圧は、補償期間の終了に至るまでにトランジスター１２１の閾値電圧｜Ｖth｜となる。 Here, since the transistor 123 is turned on during the compensation period, the transistor 121 is diode-connected. Further, from the data line 14 to the path from the gate node g to the path starting from the compensation period, the potential Vini satisfies Expression (5).
Therefore, a drain current flows through the transistor 121 and charges the gate node g and the data line 14. Specifically, the current flows through a path of the feeder line 116 → the transistor 121 → the transistor 123 → the transistor 122 → the data line 14 in the (3j-2) th column. Therefore, the path from the data line 14 connected to each other to the gate node g when the transistor 121 is turned on rises from the potential Vini.
However, since the current flowing through the path becomes difficult to flow as the gate node g approaches the potential (Vel− | Vth |), the data line 14 and the gate node g have the potential (Vel−) until the end of the compensation period. | Vth |). Therefore, the voltage held at both ends of the holding capacitor 132, that is, the voltage between the gate and the source of the transistor 121 becomes the threshold voltage | Vth | of the transistor 121 until the end of the compensation period.

図１１は、補償期間と書込期間とにおけるノードｎ、ノードｈおよびゲートノードｇの電位を説明するための図である。
補償期間では、初期化期間から引き続いて制御信号ＧcplがＬレベルであるから（制御信号／ＧcplがＨレベルであるから）、トランスミッションゲート４２がオフしている。また、デマルチプレクサ３０を介して供給されたデータ信号Ｖd_jは、保持容量４１によって保持される。このとき、データ信号Ｖd_jの電位をＶdataとすると、図１１（ａ）に示されるように、保持容量４１の一端であるノードｎは電位Ｖdataとなる。
なお、保持容量４４の他端、すなわち合成容量Ｃ1の一端であるノードｈは、トランジスター４３のオンによって電位Ｖrefである。また、補償期間の終了時においては、上述したように、また、図１１（ｂ）に示されるようにゲートノードｇは電位（Ｖel−｜Ｖth｜）で飽和する。 FIG. 11 is a diagram for explaining the potentials of the node n, the node h, and the gate node g in the compensation period and the writing period.
In the compensation period, since the control signal Gcpl is at the L level following the initialization period (because the control signal / Gcpl is at the H level), the transmission gate 42 is turned off. The data signal Vd_j supplied via the demultiplexer 30 is held by the holding capacitor 41. At this time, if the potential of the data signal Vd_j is Vdata, the node n which is one end of the storage capacitor 41 becomes the potential Vdata as shown in FIG.
Note that the other end of the storage capacitor 44, that is, the node h which is one end of the combined capacitor C1, is at the potential Vref when the transistor 43 is turned on. At the end of the compensation period, as described above and as shown in FIG. 11B, the gate node g is saturated at the potential (Vel− | Vth |).

＜書込期間＞
ｉ行目の走査期間では、（ｃ）の補償期間の後に（ｄ）の書込期間となる。図４に示されるように、（ｄ）の書込期間では、制御信号ＧrefがＬレベルになる一方で、制御信号ＧcplがＨレベルになる（制御信号／ＧcplがＬレベルになる）。
また、本実施形態では、書込期間において制御信号Ｓel(1)、Ｓel(2)、Ｓel(3)がＨレベルになることはない（制御信号／Ｓel(1)、／Ｓel(2)、／Ｓel(3)がＬレベルになることはない）。
このため、図８に示されるように、各列においては、トランスミッションゲート３４がオフした状態で、トランスミッションゲート４２がオンするので、合成容量Ｃ1の一端であるノードｈは、補償期間における電位Ｖrefからシフトする。 <Writing period>
In the i-th scanning period, the writing period (d) follows the compensation period (c). As shown in FIG. 4, in the writing period (d), the control signal Gref becomes L level, while the control signal Gcpl becomes H level (the control signal / Gcpl becomes L level).
In the present embodiment, the control signals Sel (1), Sel (2), and Sel (3) do not become H level during the writing period (control signals / Sel (1), / Sel (2), / Sel (3) never goes low).
For this reason, as shown in FIG. 8, in each column, the transmission gate 42 is turned on while the transmission gate 34 is turned off, so that the node h, which is one end of the combined capacitor C1, has the potential Vref in the compensation period. shift.

ここで、ノードｈにおける電位シフトについて図１１（ｃ）を参照して説明する。書込期間では、トランスミッションゲート４２のオンによってノードｎ、ノードｈは互いに同じ電位Ｖnodeとなる。
このため、保持容量４１で蓄積された電荷、詳細には電位Ｖdataと容量Ｃ2との積に相当する電荷は、トランスミッションゲート４２のオンによって電位Ｖrefに対応した電荷を蓄積していた合成容量Ｃ1と、自身の容量Ｃ2とに再分配されるので、図１２における式（６）が成立する。
式（６）を、Ｖnodeについて解くと、図において式（７）のように表すことができる。
ここで、ノードｈにおける初期化期間から書込期間に至る電位シフト量をΔＶhとしたとき、Ｖnodeについては式（８）に示されるように表すことができる。
なお、電位シフト量ΔＶhについては、上昇方向を正としたとき、本実施形態では、下降方向に変化するので、負である。 Here, the potential shift at the node h will be described with reference to FIG. In the writing period, the node n and the node h become the same potential Vnode by turning on the transmission gate 42.
For this reason, the charge accumulated in the holding capacitor 41, specifically, the charge corresponding to the product of the potential Vdata and the capacitance C2, is the combined capacitance C1 that has accumulated the charge corresponding to the potential Vref when the transmission gate 42 is turned on. Since it is redistributed to its own capacity C2, equation (6) in FIG. 12 is established.
When Equation (6) is solved for Vnode, it can be expressed as Equation (7) in the figure.
Here, when the potential shift amount from the initialization period to the writing period at the node h is ΔVh, Vnode can be expressed as shown in Expression (8).
Note that the potential shift amount ΔVh is negative because it changes in the downward direction in the present embodiment when the upward direction is positive.

式（７）および式（８）から、電位シフト量ΔＶhについて解くと、式（９）が導かれる。式（９）おけるＣ2／（Ｃ1＋Ｃ2）を式（３）で示したように比ｋとしたとき、ノードｈにおける電位シフト量ΔＶhについては、式（１０）に示されるように表すことができる。   From equation (7) and equation (8), equation (9) is derived by solving for potential shift amount ΔVh. When C2 / (C1 + C2) in equation (9) is a ratio k as shown in equation (3), the potential shift amount ΔVh at node h can be expressed as shown in equation (10).

また、書込期間では、図４に示されるように制御信号Ｇcmp(i)がＨレベルになる。このため、図８に示されるように、トランジスター１２１のダイオード接続が解除される。一方、ゲートノードｇは、保持容量４４の一端にデータ線１４を介して接続された状態が補償期間から継続している。このため、ゲートノードｇは、補償期間における電位（Ｖel−｜Ｖth｜）から、ノードｈの電位シフト量ΔＶhに係数ｐを乗じた値だけシフトする。   In the writing period, the control signal Gcmp (i) is at the H level as shown in FIG. For this reason, as shown in FIG. 8, the diode connection of the transistor 121 is released. On the other hand, the state where the gate node g is connected to one end of the storage capacitor 44 via the data line 14 continues from the compensation period. For this reason, the gate node g is shifted from the potential (Vel− | Vth |) in the compensation period by a value obtained by multiplying the potential shift amount ΔVh of the node h by the coefficient p.

ここで、ゲートノードｇにおける電位シフトについて図１１（ｄ）を参照して説明すると、当該電位シフト量ΔＶgについては、ノードｈの電位シフト量ΔＶhを、保持容量５０、１３２の並列容量（Ｃdt＋Ｃpix)と、保持容量４４の容量Ｃref1とで内分した値となるので、図１２の式（１１）のように表すことができる。
すなわち、電位シフト量ΔＶgについては、式（１１）に示されるように、容量Ｃdt、Ｃref1、Ｃpix、および、ノードｈの電位シフト量ΔＶhで定まる。電位シフト量ΔＶhは、式（１０）に示したように電位Ｖdata、Ｖrefおよび比ｋで定まる。このうち、電位Ｖdataはデータ信号の電位であり、階調レベルが「０」に対応するＶ(0)から階調レベルが「２５５」に対応するＶ(255)まで段階的に変化するが、それ以外は一定値であるので、電位シフト量ΔＶgは、階調レベルに応じた定まることになる。
式（１１）においてΔＶhの係数をｐとすると、ゲートノードｇの電位シフト量ΔＶgについては、式（１２）のように簡略化して表すことができる。このため、シフト後におけるゲートノードｇの電位Ｖgについては、図１１（ｄ）、または、図１２の式（１４）のように表すことができる。
なお、ゲートノードｇにおける電位シフト量ΔＶgについては、式（９）および式（１１）から、式（１３）のように表すことができる。電位シフト量ΔＶgについては、上昇方向を正としたとき、本実施形態では、電位シフト量ΔＶhと同様に、下降方向に変化するので、負である。
また、補償期間の終了時においてトランジスター１２１の電圧Ｖgsは、閾値電圧｜Ｖth｜からゲートノードｇの電位シフト量だけシフト値（｜Ｖth｜−ｐ・ΔＶh）となる。 Here, the potential shift at the gate node g will be described with reference to FIG. 11D. With respect to the potential shift amount ΔVg, the potential shift amount ΔVh of the node h is set as the parallel capacitance (Cdt + Cpix) of the storage capacitors 50 and 132. And a value internally divided by the capacity Cref1 of the storage capacitor 44, and can be expressed as shown in Expression (11) in FIG.
That is, the potential shift amount ΔVg is determined by the capacitances Cdt, Cref1, Cpix and the potential shift amount ΔVh of the node h, as shown in the equation (11). The potential shift amount ΔVh is determined by the potentials Vdata, Vref and the ratio k as shown in the equation (10). Among these, the potential Vdata is the potential of the data signal and changes in steps from V (0) corresponding to the gradation level “0” to V (255) corresponding to the gradation level “255”. Since other values are constant, the potential shift amount ΔVg is determined according to the gradation level.
If the coefficient of ΔVh in equation (11) is p, the potential shift amount ΔVg of the gate node g can be simplified as shown in equation (12). For this reason, the potential Vg of the gate node g after the shift can be expressed as shown in FIG. 11D or Expression (14) in FIG.
Note that the potential shift amount ΔVg at the gate node g can be expressed by Expression (13) from Expression (9) and Expression (11). As for the potential shift amount ΔVg, when the rising direction is positive, in the present embodiment, the potential shift amount ΔVg is negative because it changes in the downward direction like the potential shift amount ΔVh.
At the end of the compensation period, the voltage Vgs of the transistor 121 becomes a shift value (| Vth | −p · ΔVh) from the threshold voltage | Vth | by the potential shift amount of the gate node g.

＜発光期間＞
ｉ行目の書込期間の終了した後、１水平走査期間の間をおいて発光期間に至る。この発光期間では、上述したように制御信号Ｇel(i)がＬレベルになるので、ｉ行（３ｊ−２）列の画素回路１１０においては、トランジスター１２４がオンする。
ゲート・ソース間の電圧Ｖgsは（｜Ｖth｜−ｐ・ΔＶh）であり、トランジスター１２１の閾値電圧から、データ信号の電位に応じた分だけシフトした値である。このため、ＯＬＥＤ１３０には、先の図５に示したように、階調レベルに応じた電流がトランジスター１２１の閾値電圧を補償した状態で供給されることになる。 <Light emission period>
After the end of the writing period for the i-th row, a light emission period is reached after one horizontal scanning period. In this light emission period, the control signal Gel (i) is at the L level as described above, so that the transistor 124 is turned on in the pixel circuit 110 in the i row (3j-2) column.
The gate-source voltage Vgs is (| Vth | −p · ΔVh), which is a value shifted from the threshold voltage of the transistor 121 by an amount corresponding to the potential of the data signal. Therefore, as shown in FIG. 5, the current corresponding to the gradation level is supplied to the OLED 130 in a state where the threshold voltage of the transistor 121 is compensated.

このような初期化期間から発光期間に至るまでの動作は、ｉ行目の走査期間において、（３ｊ−２）列目の画素回路１１０以外のｉ行目の他の画素回路１１０においても時間的に並列して実行される。ただし、デマルチプレクサ３０では、選択信号Ｓel(1)、Ｓel(2)、Ｓel(3)の順番でＨレベルになるので、データ信号の電位は、保持容量４１によって、ｊ番目のグループでいえば３（ｊ−２）列目、３（ｊ−１）列目、（３ｊ）列目の順番で保持される。
さらに、このようなｉ行目の動作は、実際には、１フレームの期間において１、２、３、…、（ｍ−１）、ｍ行目の順番で実行されるとともに、フレーム毎に繰り返される。 Such an operation from the initialization period to the light emission period is performed in the i-th row other than the (3j-2) -th column pixel circuit 110 in the i-th scanning period. Are executed in parallel. However, in the demultiplexer 30, since the selection signals Sel (1), Sel (2), and Sel (3) are in the H level in this order, the potential of the data signal can be said to be in the jth group by the storage capacitor 41. It is held in the order of the 3 (j-2) th column, the 3 (j-1) th column, and the (3j) th column.
Further, such an operation on the i-th row is actually executed in the order of 1, 2, 3,..., (M−1), m-th row in the period of one frame, and is repeated for each frame. It is.

本実施形態において、トランジスター１２１によってＯＬＥＤ１３０に供給される電流Ｉdsについては、閾値電圧の影響が相殺されるので、トランジスター１２１の閾値電圧が画素回路１１０毎にばらついても、そのばらつきが補償されて、階調レベルに応じた電流がＯＬＥＤ１３０に供給される。したがって、本実施形態によれば、表示画面の一様性を損なうような表示ムラの発生を抑えられる結果、高品位の表示が可能になる。   In the present embodiment, the influence of the threshold voltage is offset for the current Ids supplied to the OLED 130 by the transistor 121. Therefore, even if the threshold voltage of the transistor 121 varies for each pixel circuit 110, the variation is compensated. A current corresponding to the gradation level is supplied to the OLED 130. Therefore, according to the present embodiment, the occurrence of display unevenness that impairs the uniformity of the display screen can be suppressed, and as a result, high-quality display can be achieved.

この相殺について図１４を参照して説明する。この図に示されるように、トランジスター１２１は、ＯＬＥＤ１３０に供給する微小電流を制御するために、弱反転領域（サブスレッショルド領域）で動作する。
図において、Ａは閾値電圧｜Ｖth｜が大きいトランジスターを、Ｂは閾値電圧｜Ｖth｜が小さいトランジスターを、それぞれ示している。なお、図１４において、ゲート・ソース間の電圧Ｖgsは、実線で示される特性と電位Ｖelとの差である。また、図において、縦スケールの電流は、ソースからドレインに向かう方向を正（上）とした対数で示されている。 This cancellation will be described with reference to FIG. As shown in this figure, the transistor 121 operates in a weak inversion region (subthreshold region) in order to control a minute current supplied to the OLED 130.
In the figure, A indicates a transistor having a large threshold voltage | Vth |, and B indicates a transistor having a small threshold voltage | Vth |. In FIG. 14, the gate-source voltage Vgs is the difference between the characteristic indicated by the solid line and the potential Vel. In the figure, the current on the vertical scale is represented by a logarithm with the direction from the source to the drain being positive (upper).

補償期間においてゲートノードｇは、データ線１４の電位Ｖiniから電位（Ｖel−｜Ｖth｜）となる。このため、閾値電圧｜Ｖth｜が大きいトランジスターＡでは、動作点がＳからＡａに移動する一方、閾値電圧｜Ｖth｜が小さいトランジスターＢでは、動作点がＳからＢａに移動する。
次に、２つのトランジスターが属する画素回路１１０へのデータ信号の電位が同じ場合、つまり同じ階調レベルが指定された場合に、書込期間においては、動作点Ａａ、Ｂａからの電位シフト量は、ともに同じ｜ΔＶg｜（＝｜ｐ・ΔＶh｜）である。このため、トランジスターＡについては動作点がＡａからＡｂに移動し、トランジスターＢについては動作点がＢａからＢｂに移動するが、電位シフト後の動作点における電流は、トランジスターＡ、Ｂともに、ほぼ同じＩdsで揃うことになる。 In the compensation period, the gate node g changes from the potential Vini of the data line 14 to the potential (Vel− | Vth |). Therefore, in the transistor A having a large threshold voltage | Vth |, the operating point moves from S to Aa, while in the transistor B having a small threshold voltage | Vth |, the operating point moves from S to Ba.
Next, when the potential of the data signal to the pixel circuit 110 to which the two transistors belong is the same, that is, when the same gradation level is designated, the potential shift amount from the operating points Aa and Ba is Are the same | ΔVg | (= | p · ΔVh |). Therefore, the operating point of the transistor A moves from Aa to Ab, and the operating point of the transistor B moves from Ba to Bb. However, the current at the operating point after the potential shift is almost the same in both the transistors A and B. Ids will be aligned.

また、本実施形態では、データ信号の振幅に対して、データ線１４（ゲートノードｇ）の電位の振幅が圧縮される割合（圧縮率）が、ＲＧＢの列毎に異なるように設定されている。詳細には、Ｇ、Ｒ、Ｂの順で圧縮率が高められている、すなわち、Ｇ、Ｒ、Ｂの順で、データ線１４（ゲートノードｇ）の電位の振幅が小さくなる。   In the present embodiment, the ratio (compression ratio) by which the amplitude of the potential of the data line 14 (gate node g) is compressed with respect to the amplitude of the data signal is set to be different for each RGB column. . Specifically, the compression ratio is increased in the order of G, R, and B, that is, the amplitude of the potential of the data line 14 (gate node g) decreases in the order of G, R, and B.

図１３は、データ信号の電位振幅と、ＲＧＢ毎のノードｈ、ゲートノードｇの電位振幅との関係を示す図である。なお、図において、ノードｈの電位振幅については実線で示し、ゲートノードｇの電位振幅については破線で示している。
上述したように制御回路５から電位Ｖdataのデータ信号Ｖd_jが供給されたときに、ノードｈにおける電位シフト量ΔＶhについては、式（１０）のように表される。ここで、データ信号の電位Ｖdataは、Ｖ(0)からＶ(255)までにわたって変化する。ただし、式（４）で示したように電位Ｖrefについてはデータ信号のＶ(0)と一致するように設定されているので、データ信号の電位ＶdataがＶ(0)であるとき、式（１０）の右辺括弧内はゼロになる。このため、データ信号の電位がＶ(0)であれば、電位シフト量ΔＶhについてもゼロになるので、ノードｈの電位は、図１３に示されるように、ＲＧＢの各々について、Ｖ(0)（＝Ｖref）からシフトしないことになる。
したがって、式（１２）で示される電位シフト量ΔＶgについてもゼロであるから、式（１３）で示されるゲートノードｇの電位Ｖgは、補償期間の終了時における電位（Ｖel−｜Ｖth｜）から変化しない。このため、データ信号の電位がＶ(0)であれば、発光期間では、ＲＧＢの各色にわたってＯＬＥＤ１３０に電流が流れないので、良好な黒の表示が可能になる。 FIG. 13 is a diagram illustrating the relationship between the potential amplitude of the data signal and the potential amplitude of the node h and the gate node g for each of RGB. In the figure, the potential amplitude of the node h is indicated by a solid line, and the potential amplitude of the gate node g is indicated by a broken line.
As described above, when the data signal Vd_j of the potential Vdata is supplied from the control circuit 5, the potential shift amount ΔVh at the node h is expressed as shown in Expression (10). Here, the potential Vdata of the data signal varies from V (0) to V (255). However, since the potential Vref is set to coincide with V (0) of the data signal as shown in the equation (4), when the potential Vdata of the data signal is V (0), the equation (10 ) Will be zero in the right parenthesis. Therefore, if the potential of the data signal is V (0), the potential shift amount ΔVh is also zero, so that the potential of the node h is V (0) for each of RGB as shown in FIG. (= Vref) is not shifted.
Accordingly, since the potential shift amount ΔVg shown in the equation (12) is also zero, the potential Vg of the gate node g shown in the equation (13) is derived from the potential (Vel− | Vth |) at the end of the compensation period. It does not change. For this reason, if the potential of the data signal is V (0), no current flows through the OLED 130 over the respective colors of RGB in the light emission period, so that a good black display is possible.

一方、データ信号の電位が最低のＶ(255)であるとき、ノードｈにおける電位シフト量ΔＶhについては、式（１０）または図１３に示されるように、｛Ｖ(255)−Ｖref｝にＲＧＢ毎の比ｋR、ｋG、ｋBを乗じた値となる。ここで、Ｖ(255)は、Ｖ(0)およびＶrefよりも低いので、括弧内の値は負になる。このため、データ信号の電位がＶ(255)であるとき、式（８）の右辺で示されるノードｈの電位は、図１３に示されるように、比ｋR、ｋG、ｋBの大きさに応じて、Ｂ、Ｒ、Ｇの順でＶrefに対して低くなる。
ゲートノードｇで示される電位シフト量ΔＶgについても、式（１１）の右辺におけるΔＶhに比例するので、図１３に示されるようにＢ、Ｒ、Ｇの順でＶrefに対して低くなる。 On the other hand, when the potential of the data signal is the lowest V (255), the potential shift amount ΔVh at the node h is represented by RGB as {V (255) −Vref} as shown in Expression (10) or FIG. It is a value obtained by multiplying each ratio kR, kG, kB. Here, since V (255) is lower than V (0) and Vref, the value in parentheses is negative. Therefore, when the potential of the data signal is V (255), the potential of the node h indicated by the right side of the equation (8) depends on the magnitudes of the ratios kR, kG, and kB, as shown in FIG. Thus, it becomes lower than Vref in the order of B, R, and G.
Since the potential shift amount ΔVg indicated by the gate node g is also proportional to ΔVh on the right side of the equation (11), it becomes lower than Vref in the order of B, R, and G as shown in FIG.

このため、データ信号の電位振幅である電位Ｖ(0)から電位Ｖ(255)までの範囲がＲＧＢにわたって共通であっても、ゲートノードｇの電位振幅は、Ｖ(0)、Ｖrefを基準にしてＲＧＢ毎に異なるように圧縮される。換言すれば、ＯＬＥＤを最高輝度で発光させるときのゲートノードｇの電位に応じて設定すると、データ信号の電位振幅をＲＧＢで共通化することができる。
ここで、ゲートノードｇの電位シフト量ΔＶgについては、式（１３）で示されるので、合成容量Ｃ1と容量Ｃ2（＝Ｃref2）とで定まる係数部分をＲＧＢ毎に設定すれば良いことになる。 For this reason, even if the range from the potential V (0) to the potential V (255), which is the potential amplitude of the data signal, is common across RGB, the potential amplitude of the gate node g is based on V (0) and Vref. Thus, compression is performed differently for each RGB. In other words, if the OLED is set according to the potential of the gate node g when emitting light with the highest luminance, the potential amplitude of the data signal can be shared by RGB.
Here, since the potential shift amount ΔVg of the gate node g is expressed by the equation (13), the coefficient portion determined by the combined capacitance C1 and the capacitance C2 (= Cref2) may be set for each RGB.

例えば階調レベル「２５５」に対するデータ信号の電位Ｖ(255)のときの電位シフト量ΔＶhについては、式（９）または図１３に示されるように、｛Ｖ(255)−Ｖref｝に容量の比ｋR、ｋG、ｋBをそれぞれ乗じた値となる。ここで、ＲＧＢ毎に合成容量Ｃ1を揃えた場合に、比が
ｋG＜ｋR＜ｋB
となるように保持容量４１の容量Ｃref2を、ＲＧＢ毎に要求されるゲートノードｇの電位Ｖgに合わせて設定すれば良いことになる。 For example, with respect to the potential shift amount ΔVh at the potential V (255) of the data signal with respect to the gradation level “255”, the capacitance is represented by {V (255) −Vref} as shown in Expression (9) or FIG. The values are multiplied by the ratios kR, kG, and kB, respectively. Here, when the composite capacitors C1 are arranged for each RGB, the ratio is kG <kR <kB.
Thus, the capacitance Cref2 of the storage capacitor 41 may be set in accordance with the potential Vg of the gate node g required for each RGB.

このように、本実施形態によれば、ＲＧＢで共通のデータ信号を、ＲＧＢで異なる圧縮率でレベルシフトして、データ線１４およびゲートノードｇに供給するので、階調レベルを規定する８ビットよりも多いビット数で処理する必要がなくなる。したがって、本実施形態によれば、構成の複雑化を回避することができる。   As described above, according to the present embodiment, the data signal common to RGB is level-shifted at different compression ratios for RGB and supplied to the data line 14 and the gate node g. There is no need to process with a larger number of bits. Therefore, according to the present embodiment, it is possible to avoid complication of the configuration.

また、画素回路が微細化されたとき、トランジスター１２１では、ゲート・ソース間の電圧Ｖgsの変化に対しドレイン電流が指数関数的に大きく変化するが、本実施形態では、データ信号の電位振幅が圧縮されて、データ線１４およびゲートノードｇに供給されるので、データ信号の電位変化に対して、ＯＬＥＤ１３０に供給する電流を高精度に制御することができる。   In addition, when the pixel circuit is miniaturized, in the transistor 121, the drain current changes exponentially with respect to the change in the gate-source voltage Vgs, but in this embodiment, the potential amplitude of the data signal is compressed. Thus, since it is supplied to the data line 14 and the gate node g, the current supplied to the OLED 130 can be controlled with high accuracy in response to the potential change of the data signal.

また、本実施形態においては、初期化期間、補償期間において制御回路５から供給されたデータ信号を、各グループにおいて３列分の保持容量４１によって順に保持させるとともに、各列のデータ線１４に対し、書込期間におけるトランスミッションゲート４２のオンによって一斉にレベルシフトして供給する構成となっている。このため、本実施形態では、デマルチプレクサ３０によってデータ信号を分配する構成であるにもかかわらず、同一グループを構成するデータ線１４同士で比較したときに差が生じにくいので、表示のムラが発生しにくい構成となっている。   In the present embodiment, the data signals supplied from the control circuit 5 in the initialization period and the compensation period are sequentially held by the holding capacitors 41 for three columns in each group, and the data lines 14 in each column are stored. In the writing period, when the transmission gate 42 is turned on, the level is simultaneously shifted and supplied. For this reason, in this embodiment, although the data signal is distributed by the demultiplexer 30, a difference hardly occurs when the data lines 14 constituting the same group are compared with each other. It is hard to do.

＜応用・変形例＞
本発明は、上述した実施形態や応用例などの実施形態等に限定されるものではなく、例えば次に述べるような各種の変形が可能である。また、次に述べる変形の態様は、任意に選択された一または複数を適宜に組み合わせることもできる。 <Application and modification>
The present invention is not limited to the above-described embodiments and application examples, and various modifications as described below are possible. Moreover, the aspect of the deformation | transformation described below can also combine suitably arbitrarily selected 1 or several.

＜容量Ｃref2の省略＞
実施形態においては、各列において保持容量４１（容量Ｃref2）およびトランスミッションゲート４２を設けたが、これらは、必ずしも必要ではない。これは、保持容量４４を介したノードｈの電位変化によって、データ線１４（ゲートノードｇ）の電位が変化すれば良いからである。
各列において保持容量４１およびトランスミッションゲート４２を設けない場合であっても、データ線１４（ゲートノードｇ）の電位Ｖgは、式（１４）に示されるように、補償期間の終了時における（Ｖel−｜Ｖth｜）から、ノードｈにおける電位シフト量ΔＶh、すなわち当該構成では（Ｖdata−Ｖref）に係数ｐを乗じた分だけシフトすることになる。ここで、係数ｐは、式（１１）の右辺においてΔＶhの係数部分である。
したがって、当該構成において保持容量１３２の容量Ｃpixが無視できるほどに小さい場合、容量Ｃref1と容量Ｃdtとの比を適切に設定すれば良いことになる。 <Omission of capacitance Cref2>
In the embodiment, the storage capacitor 41 (capacitance Cref2) and the transmission gate 42 are provided in each column, but these are not necessarily required. This is because the potential of the data line 14 (gate node g) only needs to be changed by the potential change of the node h via the storage capacitor 44.
Even when the storage capacitor 41 and the transmission gate 42 are not provided in each column, the potential Vg of the data line 14 (gate node g) is (Vel) at the end of the compensation period as shown in the equation (14). − | Vth |), the potential shift amount ΔVh at the node h, that is, (Vdata−Vref) multiplied by the coefficient p in this configuration is shifted. Here, the coefficient p is a coefficient portion of ΔVh on the right side of the equation (11).
Therefore, when the capacitance Cpix of the storage capacitor 132 is negligibly small in the configuration, the ratio between the capacitance Cref1 and the capacitance Cdt may be set appropriately.

なお、保持容量４１およびトランスミッションゲート４２を設けない場合、書込期間において、各グループにおいてトランスミッションゲート３４をそれぞれ左端列、中央列、右端列の順番でオンして、データ信号を分配する供給する構成となる。したがって、この構成では、書込期間でトランスミッションゲート４２を一斉オンする実施形態と比較して、書込期間を長く必要とする結果、その分、補償期間が短くなる。   When the storage capacitor 41 and the transmission gate 42 are not provided, the transmission gate 34 is turned on in the order of the left end column, the center column, and the right end column in each group in the writing period, and the data signal is distributed and supplied. It becomes. Therefore, in this configuration, as compared with the embodiment in which the transmission gates 42 are simultaneously turned on in the writing period, a longer writing period is required, and the compensation period is shortened accordingly.

＜制御回路＞
実施形態において、データ信号を供給する制御回路５については電気光学装置１０とは別体としたが、制御回路５についても、走査線駆動回路２０やデマルチプレクサ３０、レベルシフト回路４０とともに、半導体シリコン基板に集積化しても良い。 <Control circuit>
In the embodiment, the control circuit 5 that supplies the data signal is separated from the electro-optical device 10. It may be integrated on a substrate.

＜基板＞
実施形態においては、電気光学装置１０を半導体シリコン基板に集積した構成としたが、他の半導体基板に集積した構成しても良い。例えば、ＳＯＩ基板であっても良い。また、ポリシリコンプロセスを適用してガラス基板等に形成しても良い。 <Board>
In the embodiment, the electro-optical device 10 is integrated on the semiconductor silicon substrate. However, the electro-optical device 10 may be integrated on another semiconductor substrate. For example, an SOI substrate may be used. Further, it may be formed on a glass substrate or the like by applying a polysilicon process.

＜制御信号Ｇcmp(i)＞
実施形態において、ｉ行目でいえば書込期間において制御信号Ｇcmp(i)をＨレベルとしたが、Ｌレベルとしても良い。すなわち、トランジスター１２３をオンさせることによる閾値補償とノードゲートｇへの書き込みとを並行して実行する構成としても良い。 <Control signal Gcmp (i)>
In the embodiment, in the i-th row, the control signal Gcmp (i) is set to the H level in the writing period, but may be set to the L level. That is, the threshold compensation by turning on the transistor 123 and the writing to the node gate g may be executed in parallel.

＜デマルチプレクサ＞
実施形態では、データ線１４を３列毎にグループ化するとともに、各グループにおいてデータ線１４を順番に選択して、データ信号を供給する構成としたが、グループを構成するデータ線数については「２」であっても良いし、「４」以上であっても良い。
また、データ信号については、デマルチプレクサ３０によって分配する構成でなくても、制御回路５から供給されたデータ信号を一旦、保持容量４１に保持させ、この後、トランスミッションゲート４２のオンによってデータ線１４に保持容量４４を介して供給する構成であっても良い。また、保持容量４１およびトランスミッションゲート４２を設けない場合であれば、電位Ｖrefに初期化したノードｈに、書込期間においてデータ信号を供給する構成としても良い。 <Demultiplexer>
In the embodiment, the data lines 14 are grouped every three columns, and the data lines 14 are sequentially selected in each group to supply data signals. However, the number of data lines constituting the group is “ 2 "or" 4 "or more.
Even if the data signal is not distributed by the demultiplexer 30, the data signal supplied from the control circuit 5 is temporarily held in the holding capacitor 41, and then the transmission line 42 is turned on to turn on the data line 14. Alternatively, a configuration may be used in which the storage capacitor 44 is supplied. If the storage capacitor 41 and the transmission gate 42 are not provided, a data signal may be supplied to the node h initialized to the potential Vref in the writing period.

＜トランジスターのチャンネル型＞
上述した実施形態等では、画素回路１１０におけるトランジスター１２１〜１２５をＰチャンネル型で統一したが、Ｎチャンネル型で統一しても良い。また、Ｐチャンネル型およびＮチャンネル型を適宜組み合わせても良い。 <Channel type of transistor>
In the above-described embodiments and the like, the transistors 121 to 125 in the pixel circuit 110 are unified with the P-channel type, but may be unified with the N-channel type. Further, the P channel type and the N channel type may be appropriately combined.

＜その他＞
実施形態等では、カラー表示のために、ＯＬＥＤをＲＧＢの三色に対応させたが、例えばＹ（黄）を加えた四色としても良いし、ＲＧＢ以外の色でも良い。また、フルカラーの画像を表示する必要がない場合、例えば電光掲示版のように文字情報を表示する場合、例えばＧＲの二色に対応させても良い。
実施形態等では、電気光学素子として発光素子であるＯＬＥＤを例示したが、例えば無機発光ダイオードやＬＥＤ（Light Emitting Diode）など、電流に応じた輝度で発光するものであれば良い。 <Others>
In the embodiment and the like, the OLED is made to correspond to the three colors of RGB for color display. However, for example, four colors including Y (yellow) may be added, or colors other than RGB may be used. Further, when it is not necessary to display a full-color image, for example, when displaying character information as in an electric bulletin board, for example, it may correspond to two colors of GR.
In the embodiments and the like, an OLED that is a light emitting element is illustrated as an electro-optical element, but any light emitting element may be used as long as it emits light with a luminance according to current, such as an inorganic light emitting diode or LED (Light Emitting Diode).

＜電子機器＞
次に、実施形態等や応用例に係る電気光学装置１０を適用した電子機器について説明する。電気光学装置１０は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ＨＭＤを例に挙げて説明する。 <Electronic equipment>
Next, an electronic apparatus to which the electro-optical device 10 according to the embodiment and the application example is applied will be described. The electro-optical device 10 is suitable for high-definition display with small pixels. Therefore, an HMD will be described as an example of an electronic device.

図１５は、ＨＭＤの外観を示す図であり、図１６は、その光学的な構成を示す図である。まず、図１５に示されるように、ＨＭＤ３００は、外観的には、一般的な眼鏡と同様にテンプル３１０や、ブリッジ３２０、レンズ３０１Ｌ、３０１Ｒを有する。また、ＨＭＤ３００は、図１６に示されるように、ブリッジ３２０近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用の電気光学装置１０Ｌと右眼用の電気光学装置１０Ｒとが設けられる。
電気光学装置１０Ｌの画像表示面は、図１６において左側となるように配置している。これによって電気光学装置１０Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、電気光学装置１０Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。
電気光学装置１０Ｒの画像表示面は、電気光学装置１０Ｌとは反対の右側となるように配置している。これによって電気光学装置１０Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、電気光学装置１０Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。 FIG. 15 is a diagram showing an appearance of the HMD, and FIG. 16 is a diagram showing an optical configuration thereof. First, as shown in FIG. 15, the HMD 300 has a temple 310, a bridge 320, and lenses 301L and 301R in the same manner as general glasses. In addition, as shown in FIG. 16, the HMD 300 is near the bridge 320 and on the back side (lower side in the drawing) of the lenses 301L and 301R, the electrooptic device 10L for the left eye and the electrooptic for the right eye. A device 10R is provided.
The image display surface of the electro-optical device 10L is arranged on the left side in FIG. Accordingly, the display image by the electro-optical device 10L is emitted in the direction of 9 o'clock in the drawing through the optical lens 302L. The half mirror 303L reflects the display image from the electro-optical device 10L in the 6 o'clock direction, and transmits light incident from the 12 o'clock direction.
The image display surface of the electro-optical device 10R is disposed on the right side opposite to the electro-optical device 10L. As a result, the display image by the electro-optical device 10R is emitted in the direction of 3 o'clock in the drawing through the optical lens 302R. The half mirror 303R reflects the display image by the electro-optical device 10R in the 6 o'clock direction, and transmits light incident from the 12 o'clock direction.

この構成において、ＨＭＤ３００の装着者は、電気光学装置１０Ｌ、１０Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で観察することができる。
また、このＨＭＤ３００において、視差を伴う両眼画像のうち、左眼用画像を電気光学装置１０Ｌに表示させ、右眼用画像を電気光学装置１０Ｒに表示させると、装着者に対し、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる（３Ｄ表示）。 In this configuration, the wearer of the HMD 300 can observe the display image by the electro-optical devices 10L and 10R in a see-through state superimposed on the outside.
Moreover, in this HMD300, when the left-eye image is displayed on the electro-optical device 10L and the right-eye image is displayed on the electro-optical device 10R among the binocular images with parallax, the image is displayed to the wearer. The image can be perceived as if it had depth or stereoscopic effect (3D display).

なお、電気光学装置１０については、ＨＭＤ３００のほかにも、ビデオカメラやレンズ交換式のデジタルカメラなどにおける電子式ビューファインダーにも適用可能である。   In addition to the HMD 300, the electro-optical device 10 can be applied to an electronic viewfinder in a video camera, an interchangeable lens digital camera, or the like.

１０…電気光学装置、１２…走査線、１４…データ線、２０…走査線駆動回路、３０…デマルチプレクサ、４０…レベルシフト回路、４１、４４、５０…保持容量、１００…表示部、１１０…画素回路、１１６…給電線、１１８…共通電極、１２１〜１２５…トランジスター、１３０…ＯＬＥＤ、１３２…保持容量、３００…ＨＭＤ。 DESCRIPTION OF SYMBOLS 10 ... Electro-optical device, 12 ... Scan line, 14 ... Data line, 20 ... Scan line drive circuit, 30 ... Demultiplexer, 40 ... Level shift circuit, 41, 44, 50 ... Retention capacity, 100 ... Display part, 110 ... Pixel circuit 116... Feeder line 118. Common electrode 121 to 125 transistor 130 130 OLED 132 storage capacitor 300 HMD

Claims (5)

複数の走査線と、
複数のデータ線と、
前記複数の走査線のうち、一の走査線と、前記複数のデータのうち、第１データ線とが交差する位置に対応して設けられた第１画素回路と、
前記一の走査線と、前記複数のデータのうち、第２データ線とが交差する位置に対応して設けられた第２画素回路と、
前記第１データ線に対応した第１入力端子に供給された第１データ信号の電位振幅が第１圧縮率で圧縮されるように、当該第１データ信号の電位をシフトして、前記一の走査線が選択されたときに前記第１データ線に供給する第１レベルシフト単位回路と、
前記第２データ線に対応した第２入力端子に供給された第２データ信号の電位振幅が前記第１圧縮率とは異なる第２圧縮率で圧縮されるように、当該第２データ信号の電位をシフトして、前記一の走査線が選択されたときに前記第２データ線に供給する第２レベルシフト単位回路と、
を有し、
前記第１画素回路および第２画素回路の各々は、
発光素子と、
前記一の走査線が選択されたときのゲート・ソース間の電圧に応じた電流を前記発光素子に供給する駆動トランジスターと、
を含む
ことを特徴とする電気光学装置。 A plurality of scan lines;
Multiple data lines,
A first pixel circuit provided corresponding to a position where one of the plurality of scanning lines and a first data line of the plurality of data intersect with each other;
A second pixel circuit provided corresponding to a position where the one scanning line and the second data line among the plurality of data intersect;
The potential of the first data signal is shifted so that the potential amplitude of the first data signal supplied to the first input terminal corresponding to the first data line is compressed at the first compression rate, and A first level shift unit circuit for supplying the first data line when a scanning line is selected;
The potential of the second data signal so that the potential amplitude of the second data signal supplied to the second input terminal corresponding to the second data line is compressed at a second compression rate different from the first compression rate. And a second level shift unit circuit that supplies the second data line when the one scanning line is selected;
Have
Each of the first pixel circuit and the second pixel circuit includes:
A light emitting element;
A driving transistor for supplying a current corresponding to a voltage between a gate and a source when the one scanning line is selected to the light emitting element;
An electro-optical device comprising: 共通端子に供給されたデータ信号を、第１期間に前記第１入力端子に前記第１データ信号として供給し、前記第１期間とは異なる第２期間に前記第２入力端子に前記第２データ信号として供給するデマルチプレクサを有し、
前記第１画素回路と第２画素回路とは、互いに異なる色に対応する、
ことを特徴とする請求項１に記載の電気光学装置。 A data signal supplied to the common terminal is supplied as the first data signal to the first input terminal in a first period, and the second data is supplied to the second input terminal in a second period different from the first period. Having a demultiplexer to supply as a signal,
The first pixel circuit and the second pixel circuit correspond to different colors;
The electro-optical device according to claim 1. 前記第１データ信号と前記第２データ信号とは、互いに同一ビット数のデジタルデータをアナログ信号に変換したものである
ことを特徴とする請求項２に記載の電気光学装置。 The electro-optical device according to claim 2, wherein the first data signal and the second data signal are obtained by converting digital data having the same number of bits into an analog signal. 複数の走査線と、
複数のデータ線と、
前記複数の走査線のうち、一の走査線と、前記複数のデータのうち、第１データ線とが交差する位置に対応して設けられた第１画素回路と、
前記一の走査線と、前記複数のデータのうち、第２データ線とが交差する位置に対応して設けられた第２画素回路と、
前記第１画素回路および第２画素回路の各々は、
発光素子と、
前記一の走査線が選択されたときのゲート・ソース間の電圧に応じた電流を前記発光素子に供給する駆動トランジスターと、
を含む電気光学装置の駆動方法であって、
前記第１データ線に対応した第１入力端子に供給された第１データ信号の電位振幅が第１圧縮率で圧縮されるように、当該第１データ信号の電位をシフトして、前記一の走査線が選択されたときに前記第１データ線に供給し、
前記第２データ線に対応した第２入力端子に供給された第２データ信号の電位振幅が前記第１圧縮率とは異なる第２圧縮率で圧縮されるように、当該第２データ信号の電位をシフトして、前記一の走査線が選択されたときに前記第２データ線に供給する
ことを特徴とする電気光学装置の駆動方法。 A plurality of scan lines;
Multiple data lines,
A first pixel circuit provided corresponding to a position where one of the plurality of scanning lines and a first data line of the plurality of data intersect with each other;
A second pixel circuit provided corresponding to a position where the one scanning line and the second data line among the plurality of data intersect;
Each of the first pixel circuit and the second pixel circuit includes:
A light emitting element;
A driving transistor for supplying a current corresponding to a voltage between a gate and a source when the one scanning line is selected to the light emitting element;
An electro-optical device driving method including:
The potential of the first data signal is shifted so that the potential amplitude of the first data signal supplied to the first input terminal corresponding to the first data line is compressed at the first compression rate, and Supplying the first data line when a scan line is selected;
The potential of the second data signal so that the potential amplitude of the second data signal supplied to the second input terminal corresponding to the second data line is compressed at a second compression rate different from the first compression rate. And the second scanning line is supplied to the second data line when the one scanning line is selected. 請求項１乃至３のいずれかに記載の電気光学装置を備える
ことを特徴とする電子機器。 An electronic apparatus comprising the electro-optical device according to claim 1.

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