JP2017055241A - 増幅器、電気回路、及びイメージセンサ - Google Patents
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Abstract
【課題】 オフセット電圧を低減することができる増幅器を提供する。
【解決手段】 一実施形態に係る、第1の信号を増幅して第2の信号を出力する増幅器は、コンパレータ、遅延回路、第1の容量素子、第2の容量素子、第1のスイッチ、及び第2のスイッチを備える。コンパレータは、第1の信号と第3の信号とを比較して第4の信号を生成する。遅延回路は、増幅動作開始のタイミングを示す第5の信号をある遅延時間で遅延させて第6の信号を生成する。第1の容量素子は、電圧源と第3の信号を提供する第1のノードとの間に接続されている。第2の容量素子は、第1のノードと第2の信号を提供する第2のノードとの間に接続されている。第1のスイッチは、第2のノードと定電流源との間に接続され、第4の信号と第5の信号とによって制御される。第2のスイッチは、第1のノードと第2のノードとの間に接続され、第5の信号と第6の信号とによって制御される。
【選択図】図1
【解決手段】 一実施形態に係る、第1の信号を増幅して第2の信号を出力する増幅器は、コンパレータ、遅延回路、第1の容量素子、第2の容量素子、第1のスイッチ、及び第2のスイッチを備える。コンパレータは、第1の信号と第3の信号とを比較して第4の信号を生成する。遅延回路は、増幅動作開始のタイミングを示す第5の信号をある遅延時間で遅延させて第6の信号を生成する。第1の容量素子は、電圧源と第3の信号を提供する第1のノードとの間に接続されている。第2の容量素子は、第1のノードと第2の信号を提供する第2のノードとの間に接続されている。第1のスイッチは、第2のノードと定電流源との間に接続され、第4の信号と第5の信号とによって制御される。第2のスイッチは、第1のノードと第2のノードとの間に接続され、第5の信号と第6の信号とによって制御される。
【選択図】図1
Description
本発明の実施形態は、増幅器、並びに、それを用いた電気回路及びイメージセンサに関する。
スイッチトキャパシタ増幅器には、オペアンプを用いるオペアンプベース増幅器とコンパレータを用いるコンパレータベース増幅器がある。コンパレータベース増幅器は、消費電力の大きいオペアンプが不要なため、低消費電力である反面、コンパレータの遅延により生じるオフセット電圧が大きいという欠点がある。これは、入力信号と帰還信号が一致した後もコンパレータの出力が反転するまでの遅延時間分だけ容量を余計に充電してしまうためである。コンパレータベース増幅器においては、コンパレータのオフセット電圧の低減が求められている。
J. K. Fiorenza, et al., "Comparator-Based Switched-Capacitor Circuits for Scaled CMOS Technologies", IEEE JSSC, vol. 41, no. 12, December 2006, pp. 2658-2668.
本発明が解決しようとする課題は、コンパレータのオフセット電圧を低減することができる増幅器、並びに、それを用いた電気回路及びイメージセンサを提供することである。
一実施形態に係る、第1の信号を増幅して第2の信号を出力する増幅器は、コンパレータ、遅延回路、第1の容量素子、第2の容量素子、第1のスイッチ、及び第2のスイッチを備える。コンパレータは、前記第1の信号と第3の信号とを比較して第4の信号を生成する。遅延回路は、増幅動作開始のタイミングを示す第5の信号をある遅延時間で遅延させて第6の信号を生成する。第1の容量素子は、電圧源と前記第3の信号を提供する第1のノードとの間に接続されている。第2の容量素子は、前記第1のノードと前記第2の信号を提供する第2のノードとの間に接続されている。第1のスイッチは、前記第2のノードと定電流源との間に接続され、前記第4の信号と前記第5の信号とによって制御される。第2のスイッチは、前記第1のノードと前記第2のノードとの間に接続され、前記第5の信号と前記第6の信号とによって制御される。
以下、図面を参照しながら実施形態を説明する。なお、以下の実施形態では、同一の番号を付した部分については同様の動作を行うものとして、重ねての説明を省略する。
(第1の実施形態)
図1は、第1の実施形態に係る容量分割型コンパレータベース増幅器10を概略的に示している。図1に示される増幅器10は、入力信号VPIXを任意の利得で増幅して出力信号VSIGを生成する。増幅器10は、コンパレータ11、遅延回路12、スイッチ制御回路13、定電流源14、スイッチSW1、スイッチSW2、容量素子C1、及び容量素子C2を備える。以下に示される数式などにおいて、Cn(ここでn=1,2)は容量素子Cxの静電容量を表し、V(例えばVPIX)は信号V(例えば入力信号VPIX)の電圧値を表す。
図1は、第1の実施形態に係る容量分割型コンパレータベース増幅器10を概略的に示している。図1に示される増幅器10は、入力信号VPIXを任意の利得で増幅して出力信号VSIGを生成する。増幅器10は、コンパレータ11、遅延回路12、スイッチ制御回路13、定電流源14、スイッチSW1、スイッチSW2、容量素子C1、及び容量素子C2を備える。以下に示される数式などにおいて、Cn(ここでn=1,2)は容量素子Cxの静電容量を表し、V(例えばVPIX)は信号V(例えば入力信号VPIX)の電圧値を表す。
コンパレータ11は、入力信号VPIXと出力信号VSIGを模擬する帰還信号VFBとを比較し、比較結果に応じたコンパレータ出力信号CMPOUTを生成する。例えば、コンパレータ11は、入力信号VPIXの電圧値が帰還信号VFBの電圧値より小さい場合にハイレベル(高電圧レベル)の信号を出力し、入力信号VPIXの電圧値が帰還信号VFBの電圧値より大きい場合にローレベル(低電圧レベル)の信号を出力する。コンパレータ11の出力はスイッチ制御回路13に接続されている。
遅延回路12は、増幅動作開始のタイミングを示す制御信号STTFBを遅延時間tdで遅延させて遅延制御信号STTSIGを生成する。スイッチ制御回路13は、コンパレータ出力信号CMPOUTと制御信号STTFBと遅延制御信号STTSIGとに基づいてスイッチSW1、SW2を制御する。
定電流源14は一定電流ICPを供給する。定電流源14の一端は電圧源(図1の例ではグラウンド電圧)15に接続され、定電流源14の他端はスイッチSW1の一端に接続されている。スイッチSW1の他端は、出力信号VSIGを提供するノードXに接続されている。スイッチSW2及び容量素子C2は、ノードXと帰還信号VFBを提供するノードYとの間に並列に設けられている。具体的には、容量素子C2の一端がノードXに接続され、容量素子C2の他端がノードYに接続されており、スイッチSW2の一端がノードXに接続され、スイッチSW2の他端がノードYに接続されている。容量素子C1の一端はノードYに接続され、容量素子C1の他端は電圧源(図1の例では電源電圧VCM)16に接続されている。容量素子C1、C2は、静電容量が固定されたものであってもよく、静電容量が可変のものであってもよい。
ノードYは、スイッチSWRST1を介して電源電圧VCMに接続されている。ノードXは、スイッチSWRST2を介して電源電圧VCMに接続される。増幅動作が終了すると、スイッチSWRST1、SWRST2がオンされ、容量素子C1、C2が放電される。
図2は、増幅器10を実現する回路の一例を示している。図2に示される例では、遅延回路12は可変遅延回路である。遅延回路12の遅延時間tdは、例えば、コンパレータ11のオフセット電圧に応じて調節されることができる。オフセット電圧は、例えば、後述する第3又は第4の実施形態に係るオフセット電圧検出回路によって検出することができる。他の例では、遅延時間tdは、コンパレータ11の遅延時間に基づいて決定されることができる。コンパレータ11の遅延時間は、例えば、事前に測定することができる。
図2に示される例では、スイッチ制御回路13は2つのラッチ回路21、22を有する。ラッチ回路21のセット端子に制御信号STTFBが入力され、ラッチ回路21のリセット端子にコンパレータ出力信号CMPOUTが入力される。ラッチ回路21の出力信号QはスイッチSW1に与えられる。ラッチ回路22のセット端子に制御信号STTFBが入力され、ラッチ回路21のリセット端子に遅延制御信号STTSIGが入力される。ラッチ回路22の出力信号RSTSIGはスイッチSW2に与えられる。
図3は、図2に示される回路を備える増幅器10における動作波形を示している。図3において、一点鎖線は、本実施形態に係る帰還信号VFBを示し、二点鎖線は、本実施形態に係る出力信号VSIGを示す。また、破線は、比較例に係り、スイッチSW2を使用しない(オフ状態のままにする)場合の出力信号VSIGを示す。
図3に示されるように、増幅動作前では、出力信号VSIGの電圧値及び帰還信号VFBの電圧値はともに電圧VCMである(VSIG=VFB=VCM)。入力信号VPIXの電圧値は帰還信号VFBの電圧値より小さく(VPIX<VFB)、コンパレータ出力信号CMPOUTはハイレベルである。ラッチ回路21の出力信号Q及びラッチ回路22の出力信号RSTSIGはローレベルである。
制御信号STTFBは、増幅動作開始のタイミングでハイレベルからローレベルに切り替わり、短時間の後にハイレベルに戻る。ラッチ回路21、22は制御信号STTFBによってセットされ、ラッチ回路21の出力信号Q及びラッチ回路22の出力信号RSTSIGはハイレベルに切り替わる。それにより、スイッチSW1、SW2はともにオン状態になる。オンにされたスイッチSW2によって容量素子C2の両端は短絡される。
遅延制御信号STTSIGは、増幅動作開始のタイミングから遅延時間td経過後にハイレベルからローレベルに切り替わる。ラッチ回路22は遅延制御信号STTSIGによってリセットされ、ラッチ回路22の出力信号RSTSIGはローレベルに切り替わる。それにより、スイッチSW2はオフ状態になる。このように、容量素子C2への充電は、容量素子C1への充電開始から遅延時間td後に開始される。
スイッチSW2がオンにされる期間では、容量素子C2の両端は短絡される。このため、この期間中には、容量素子C2は充電されず、VSIG=VFBとなる。
容量素子C1は増幅開始から充電され、VFBは下降する。VFBの時間変化は下記(1)式で表される。
スイッチSW2がオフになった後も容量素子C1に流れる電流は変わらない。このため、スイッチSW2がオフになった後のVFBの時間変化は(1)式で表される。
一方、スイッチSW2がオフになると、容量素子C2が充電される。VSIGの時間変化は下記(2)式で表される。
コンパレータ出力信号CMPOUTは、入力信号VPIXと帰還信号VFBが一致してからコンパレータ11の遅延時間tcmpが経過した後にローレベルに切り替わる。ラッチ回路21はコンパレータ出力信号CMPOUTによりリセットされ、ラッチ回路21の出力信号Qはローレベルに切り替わる。それにより、スイッチSW1はオフ状態になり、容量素子C1、C2への充電が終了する。
増幅開始から容量素子C1、C2への充電が終了するまでの時間をtampとすると、下記(3)式が成り立つ。
従って、tampは下記(4)式で表される。
一方、VSIGは、(2)式から下記(5)式のように算出される。
(5)式に(4)式を代入すると下記(6)式が得られる。
(6)式の第1項が入力信号VPIXに比例する増幅電圧であり、第2項がオフセット電圧である。td=tcmp(1+C2/C1)とすると、第2項がゼロとなり、オフセット電圧の無い出力が得られる。本実施形態では、増幅器10の利得は1+C1/C2である。例えば、利得8倍の場合には、C1/C2=7であるので、td=tcmp×8/7とすることで、オフセット電圧の除去が可能である。コンパレータ11の遅延時間tcmpが入力信号VPIXに依存せず一定であれば、毎回の増幅において一定の遅延時間tcmpを用いることでオフセット電圧を除去することが可能である。
なお、オフセット電圧がゼロになるように遅延時間tdが設計される場合に限らない。例えば、遅延時間tdは、オフセット電圧が許容される値以下になるように設計することができる。一例として、遅延時間tdは、0.9tcmp/(1+C2/C1)≦td≦1.1tcmp/(1+C2/C1)を満たす値に設定されることができる。また、遅延時間tdは、増幅器10の後段に設けられる機器(例えばアナログ/デジタル変換器)の入力範囲に出力信号VSIGが収まるように設計されてもよい。
ここでは、2つのラッチ回路21、22を用いてスイッチSW1、SW2を制御する例について説明した。スイッチSW1、SW2の制御については、ラッチ回路以外のデジタル回路による実装も可能である。
以上のように、第1の実施形態に係る増幅器10は、入力信号VPIXと帰還信号VFBとを比較してコンパレータ出力信号CMPOUTを生成するコンパレータ11と、制御信号STTFBをある遅延時間tdで遅延させて遅延制御信号STTSIGを生成する遅延回路12と、電圧源15とノードYとの間に接続された容量素子C1と、ノードYとノードXとの間に接続された容量素子C2と、ノードXと定電流源14との間に接続され、コンパレータ出力信号CMPOUTと制御信号STTFBとによって制御されるスイッチSW1と、ノードXとノードYとの間に接続され、制御信号STTFBと遅延制御信号STTSIGとによって制御されるスイッチSW2と、を備える。制御信号STTFBによりスイッチSW1、SW2がオンになり、容量素子C2への充電が開始される。容量素子C2への充電開始から遅延時間td後に遅延制御信号STTSIGによりスイッチSW2がオフになり、容量素子C1への充電が開始される。このように容量素子C1を充電しない期間を設けることによって、コンパレータ11の遅延により生じるオフセット電圧を低減することができる。
(第2の実施形態)
図4は、第2の実施形態に係るレプリカ型コンパレータベース増幅器40を概略的に示している。図4に示されるように、増幅器40は、コンパレータ11、遅延回路12、スイッチ制御回路13、定電流源41、定電流源42、スイッチSW1、スイッチSW2、容量素子C1、及び容量素子C2を備える。
図4は、第2の実施形態に係るレプリカ型コンパレータベース増幅器40を概略的に示している。図4に示されるように、増幅器40は、コンパレータ11、遅延回路12、スイッチ制御回路13、定電流源41、定電流源42、スイッチSW1、スイッチSW2、容量素子C1、及び容量素子C2を備える。
コンパレータ11は、入力信号VPIXと出力信号VSIGを模擬する帰還信号VFBとを比較し、比較結果に応じたコンパレータ出力信号CMPOUTを生成する。遅延回路12は、増幅動作開始のタイミングを示す制御信号STTFBを遅延時間tdで遅延させて遅延制御信号STTSIGを生成する。スイッチ制御回路13は、コンパレータ出力信号CMPOUTと制御信号STTFBと遅延制御信号STTSIGとに基づいてスイッチSW1、SW2を制御する。
定電流源41は一定電流ICP1を供給する。定電流源41の一端は電圧源(図4の例ではグラウンド電圧)43に接続され、定電流源41の他端はスイッチSW1の一端に接続されている。スイッチSW1の他端は、帰還信号VFBを提供するノードYに接続されている。容量素子C1の一端はノードYに接続され、容量素子C1の他端は電圧源(図4の例では電源電圧VCM)44に接続されている。ノードYと電圧源44との間に容量素子C1と並列にスイッチSWRST1が設けられている。
定電流源42は一定電流ICP2を供給する。定電流源42の一端は電圧源(図4の例ではグラウンド電圧)45に接続され、定電流源42の他端はスイッチSW2の一端に接続されている。スイッチSW2の他端は、出力信号VSIGを提供するノードXに接続されている。容量素子C2の一端はノードXに接続され、容量素子C2の他端は電圧源(図4の例では電源電圧VCM)46に接続されている。ノードXと電圧源47との間に容量素子C2と並列にスイッチSWRST2が設けられている。
本実施形態では、帰還信号VFBを生成する容量素子C1及び定電流源41と出力信号VSIGを生成する容量素子C2及び定電流源42とが分かれている。容量素子C1、C2への充電を独立に制御することができるため、第1の実施形態のように容量素子C2の両端を短絡するスイッチは不要である。
図5は、増幅器40を実現する回路の一例を示している。図5に示される例では、遅延回路12は可変遅延回路である。スイッチ制御回路13は2つのラッチ回路51、52を有する。ラッチ回路51のセット端子に制御信号STTFBが入力され、ラッチ回路51のリセット端子にコンパレータ出力信号CMPOUTが入力される。ラッチ回路51の出力信号QFBはスイッチSW1に与えられる。ラッチ回路52のセット端子に遅延制御信号STTSIGが入力され、ラッチ回路52のリセット端子にコンパレータ出力信号CMPOUTが入力される。ラッチ回路52の出力信号QSIGはスイッチSW2に与えられる。
図6は、図5に示される回路を有する増幅器40における動作波形を示している。図6において、一点鎖線は本実施形態に係る帰還信号VFBを示し、二点鎖線は本実施形態に係る出力信号VSIGを示す。また、破線は、比較例に係り、遅延回路12を使用しない(容量素子C1、C2への充電が同時に開始される)場合に生成される出力信号VSIGを示す。
図6に示されるように、増幅動作前では、出力信号VSIGの電圧値及び帰還信号VFBの電圧値はともに電圧VCMである(VSIG=VFB=VCM)。入力信号VPIXの電圧値は帰還信号VFBの電圧値より小さく(VPIX<VFB)、コンパレータ出力信号CMPOUTはハイレベルである。ラッチ回路51の出力信号QFB及びラッチ回路52の出力信号QSIGはローレベルである。
制御信号STTFBは、増幅動作開始のタイミングでハイレベルからローレベルに切り替わる。ラッチ回路51は制御信号STTFBによってセットされ、ラッチ回路51の出力信号QFBはハイレベルに切り替わる。それにより、スイッチSW1はオン状態になる。容量素子C1は増幅開始から充電される。第1の実施形態で説明したものと同様にして、帰還信号VFBに関して上記(4)式が得られる。
遅延制御信号STTSIGは、増幅動作開始のタイミングから遅延時間td経過後にハイレベルからローレベルに切り替わる。ラッチ回路52は遅延制御信号STTSIGによってセットされ、ラッチ回路52の出力信号QSIGはハイレベルに切り替わる。それにより、スイッチSW2はオン状態になる。容量素子C2への充電は、容量素子C1への充電開始から遅延時間td後に開始される。VSIGの時間変化は下記(7)式で表される。
(8)式に(4)式を代入すると下記(9)式が得られる。
(9)式の第1項が入力信号VPIXに比例する増幅電圧であり、第2項がオフセット電圧である。本実施形態では、増幅器の利得(C1ICP1/C2ICP2)に関係なく、td=tcmpとすることでオフセット電圧を除去することができる。
なお、オフセット電圧がゼロになるように遅延時間tdが設計される例に限らない。例えば、遅延時間tdは、オフセット電圧が許容される値以下になるように設計することができる。例えば、遅延時間tdは、0.9tcmp≦td≦1.1tcmpを満たす値に設定されることができる。また、遅延時間tdは、増幅器40の後段に設けられる機器(例えばアナログ/デジタル変換器)の入力範囲に出力信号VSIGが収まるように設定されてもよい。
ここでは、2つのラッチ回路51、52を用いてスイッチSW1、SW2を制御する例について説明した。スイッチSW1、SW2の制御については、ラッチ回路以外のデジタル回路による実装も可能である。
以上のように、第2の実施形態に係る増幅器40は、入力信号VPIXと帰還信号VFBとを比較してコンパレータ出力信号CMPOUTを生成するコンパレータ11と、制御信号STTFBをある遅延時間tdで遅延させて遅延制御信号STTSIGを生成する遅延回路12と、電圧源44とノードYとの間に接続された容量素子C1と、ノードYと定電流源41との間に接続され、コンパレータ出力信号CMPOUTと制御信号STTFBとによって制御されるスイッチSW1と、電圧源46とノードYとの間に接続された容量素子C2と、ノードXと定電流源42との間に接続され、コンパレータ出力信号CMPOUTと遅延制御信号STTSIGとによって制御されるスイッチSW2と、を備える。制御信号STTFBによりスイッチSW1がオンになり、容量素子C1への充電が開始される。容量素子C1への充電開始から遅延時間td後に遅延制御信号STTSIGによりスイッチSW2がオンになり、容量素子C2への充電が開始される。このように容量素子C2を充電しない期間を設けることによって、コンパレータ11の遅延により生じるオフセット電圧を低減することができる。
(第3の実施形態)
図7は、第3の実施形態に係る増幅器70を概略的に示している。図7に示されるように、増幅器70は、増幅回路71、コンパレータ72、及び制御回路73を備える。増幅回路71は、例えば、第1の実施形態に係る増幅器10(図1)又は第2の実施形態に係る増幅器40(図4)である。増幅回路71として増幅器10を用いる場合、図7に示される可変遅延回路74は、増幅器10内の遅延回路12(図1)に対応するものである。コンパレータ72は、増幅回路71の出力信号VSIGと参照信号VREFとを比較する。制御回路73は、コンパレータ72の出力信号に基づいて可変遅延回路74の遅延時間tdを制御する。コンパレータ72と制御回路73をまとめてオフセット電圧検出回路と呼ぶ。
図7は、第3の実施形態に係る増幅器70を概略的に示している。図7に示されるように、増幅器70は、増幅回路71、コンパレータ72、及び制御回路73を備える。増幅回路71は、例えば、第1の実施形態に係る増幅器10(図1)又は第2の実施形態に係る増幅器40(図4)である。増幅回路71として増幅器10を用いる場合、図7に示される可変遅延回路74は、増幅器10内の遅延回路12(図1)に対応するものである。コンパレータ72は、増幅回路71の出力信号VSIGと参照信号VREFとを比較する。制御回路73は、コンパレータ72の出力信号に基づいて可変遅延回路74の遅延時間tdを制御する。コンパレータ72と制御回路73をまとめてオフセット電圧検出回路と呼ぶ。
遅延時間tdを制御する動作について説明する。まず、入力信号VPIXを0にする。これにより、出力信号VSIGはオフセット電圧のみを有する。続いて、制御回路73は遅延時間tdを連続的に変える。制御回路73は、コンパレータ72の出力信号が変化した(例えば、ハイレベルからローレベルに切り替わった)ときの値に遅延時間tdを決定する。例えば、制御回路73は、オフセット電圧が0になるように、遅延時間tdを決定する。
第3の実施形態に係る増幅器70は、出力信号VSIGを用いて可変遅延回路74の遅延時間tdを制御するフィードバック制御を行うオフセット電圧検出回路を備える。それにより、増幅に用いるコンパレータ(例えば図1に示されるコンパレータ11)の遅延時間tcmpを正確に計測する場合に比べて、回路の実装が容易である。また、増幅回路71内のスイッチ(例えばスイッチSW1、SW2)をMOSFET(metal-oxide semiconductor field-effect transistor)により実現した場合に、チャージインジェクションで生じるオフセット電圧を除去することも可能である。
(第4の実施形態)
図8は、第4の実施形態に係る電気回路80を概略的に示している。図8に示されるように、電気回路80は、増幅回路81、アナログ/デジタル(A/D)変換器82、及び制御回路83を備える。増幅回路81は、例えば、第1の実施形態に係る増幅器10(図1)又は第2の実施形態に係る増幅器40(図4)である。増幅回路81として増幅器10を用いる場合、図8に示される可変遅延回路84は、増幅器10内の遅延回路12(図1)に対応するものである。
図8は、第4の実施形態に係る電気回路80を概略的に示している。図8に示されるように、電気回路80は、増幅回路81、アナログ/デジタル(A/D)変換器82、及び制御回路83を備える。増幅回路81は、例えば、第1の実施形態に係る増幅器10(図1)又は第2の実施形態に係る増幅器40(図4)である。増幅回路81として増幅器10を用いる場合、図8に示される可変遅延回路84は、増幅器10内の遅延回路12(図1)に対応するものである。
A/D変換器82は、増幅回路81の出力信号VSIGをA/D変換する。図8に示される例では、A/D変換器82は、CMOS(complementary metal-oxide semiconductor)イメージセンサに多く用いられるシングルスロープA/D変換器である。A/D変換器82は、コンパレータ85、カウンタ86、及びスイッチ87、88を備える。コンパレータ85は、増幅回路81の出力信号VSIGとランプ電圧VRAMPとを比較し、比較結果に応じたコンパレータ出力信号を出力する。カウンタ86は、図示しないクロックパルス発生器からクロックのパルスを受信し、コンパレータ出力信号が変化するまでに受信したパルスの数をカウントする。カウンタ86は、パルス数に応じたデジタル信号を出力する。
遅延時間tdを調節する際には、スイッチ87、88が切り替えられる。それにより、参照電圧VREFがランプ電圧VRAMPに代わってコンパレータ85の入力端に入力され、コンパレータ85の出力が制御回路83に接続されるようになる。遅延時間tdを調節する動作は第3の実施形態で説明したものと同じであるので、説明を省略する。
なお、A/D変換器82は、シングルスロープA/D変換器に限定されず、逐次比較型A/D変換器など、コンパレータを用いる他のタイプのA/D変換器であってもよい。
第4の実施形態に係る電気回路80では、可変遅延回路84の遅延時間tdを調節するために、増幅回路81の後段に接続されるA/D変換器82に含まれるコンパレータ85を利用する。それにより、オフセット電圧検出専用のコンパレータを設ける必要がなく、回路面積を削減することができる。
(第5の実施形態)
図9は、第5の実施形態に係るイメージセンサ90を概略的に示している。図9に示されるように、イメージセンサ90は、画素アレイ91、行選択回路93、読み出し回路94、及び制御信号生成回路97を備える。画素アレイ91は、入射光を光電変換する光電変換素子としての画素92を複数含む。画素92はN行M列に配列されている。行選択回路93は、行ごとに順次に画素92を選択する。読み出し回路94は、行選択回路93によって選択されたM個の画素92によって生成された電気信号をデジタル信号に変換する。読み出し回路94は、M組の増幅器95及びA/D変換器96を含む。各増幅器95は、対応する画素92から受信した電気信号を増幅する。対応するA/D変換器96は、増幅された電気信号をA/D変換して出力する。読み出し回路94は、読み出し回路94を制御する制御信号を生成する。
図9は、第5の実施形態に係るイメージセンサ90を概略的に示している。図9に示されるように、イメージセンサ90は、画素アレイ91、行選択回路93、読み出し回路94、及び制御信号生成回路97を備える。画素アレイ91は、入射光を光電変換する光電変換素子としての画素92を複数含む。画素92はN行M列に配列されている。行選択回路93は、行ごとに順次に画素92を選択する。読み出し回路94は、行選択回路93によって選択されたM個の画素92によって生成された電気信号をデジタル信号に変換する。読み出し回路94は、M組の増幅器95及びA/D変換器96を含む。各増幅器95は、対応する画素92から受信した電気信号を増幅する。対応するA/D変換器96は、増幅された電気信号をA/D変換して出力する。読み出し回路94は、読み出し回路94を制御する制御信号を生成する。
増幅器95及びA/D変換器96の各組としては、例えば、第4の実施形態に係る電気回路80を用いることができるが、これに限定されない。例えば、増幅器95は、第3の実施形態に係る増幅器70などのいかなる増幅器であってもよい。増幅器95及びA/D変換器96の各組が第4の実施形態に係る電気回路80である場合、増幅器95のオフセット電圧を検出する期間は、A/D変換器96はA/D変換を行えない。イメージセンサ90がCMOSイメージセンサである場合、画像撮影に用いる有効画素と遮光されている無効画素とがある。無効画素を読み出す期間はA/D変換を行う必要がないので、図10に示すように、この期間内に増幅器95のオフセット電圧を検出することができる。無効画素読み出しの期間を用いることで、1フレームに1回、増幅器95のオフセット電圧の検出を行うことができる。ここで、1フレームは、画素アレイ91内の全画素を順次に読み出すための処理を示す。フレーム内では、無効画素の読み出しの後に、有効画素の読み出しが行われる。このため、CMOSイメージセンサの動作中に電源電圧や温度が変化し、それにより増幅器95のオフセット電圧が変化した場合にも、オフセット除去が可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…増幅器、11…コンパレータ、12…遅延回路、13…スイッチ制御回路、14…定電流源、15,16…電圧源、21,22…ラッチ回路、C1,C2…容量素子、SW1,SW2,SWRST,SWRST2…スイッチ、40…増幅器、41,42…定電流源、43〜46…電圧源、51,52…ラッチ回路、70…増幅器、71…増幅回路、72…コンパレータ、73…制御回路、74…可変遅延回路、80…電気回路、81…増幅回路、82…アナログ/デジタル変換器、83…制御回路、84…可変遅延回路、85…コンパレータ、86…カウンタ、87,88…スイッチ、90…イメージセンサ、91…画素アレイ、92…画素、93…行選択回路、94…読み出し回路、95…増幅器、96…A/D変換器、97…制御信号生成回路。
Claims (8)
- 第1の信号を増幅して第2の信号を出力する増幅器であって、
前記第1の信号と第3の信号とを比較して第4の信号を生成するコンパレータと、
増幅動作開始のタイミングを示す第5の信号をある遅延時間で遅延させて第6の信号を生成する遅延回路と、
電圧源と前記第3の信号を提供する第1のノードとの間に接続された第1の容量素子と、
前記第1のノードと前記第2の信号を提供する第2のノードとの間に接続された第2の容量素子と、
前記第2のノードと定電流源との間に接続され、前記第4の信号と前記第5の信号とによって制御される第1のスイッチと、
前記第1のノードと前記第2のノードとの間に接続され、前記第5の信号と前記第6の信号とによって制御される第2のスイッチと、
を具備する増幅器。 - 第1の信号を増幅して第2の信号を出力する増幅器であって、
前記第1の信号と第3の信号とを比較して第4の信号を生成するコンパレータと、
増幅動作開始のタイミングを示す第5の信号をある遅延時間で遅延させて第6の信号を生成する遅延回路と、
第1の電圧源と前記第3の信号を提供する第1のノードとの間に接続された第1の容量素子と、
前記第1のノードと第1の定電流源との間に接続され、前記第4の信号と前記第5の信号とによって制御される第1のスイッチと、
第2の電圧源と前記第2の信号を提供する第2のノードとの間に接続された第2の容量素子と、
前記第2のノードと第2の定電流源との間に接続され、前記第4の信号と前記第6の信号とによって制御される第2のスイッチと、
を具備する増幅器。 - 前記コンパレータの遅延により生じるオフセット電圧を検出するオフセット電圧検出回路をさらに具備し、前記遅延時間は前記検出されたオフセット電圧に応じて調節される、請求項1又は2に記載の増幅器。
- 入射光を光電変換して前記第1の信号を生成する光電変換素子と、
請求項1乃至3のいずれか一項に記載の増幅器と、
前記第2の信号をアナログ/デジタル変換するアナログ/デジタル変換器と、
を具備するイメージセンサ。 - 入射光を光電変換して前記第1の信号を生成する複数の光電変換素子と、
前記複数の光電変換素子に対応して複数設けられた請求項3に記載の増幅器と、
前記第2の信号をアナログ/デジタル変換するアナログ/デジタル変換器と、
を具備し、前記オフセット電圧検出回路は、前記複数の光電変換素子のうちの画像撮影に使用しない光電変換素子の読み出しが行われる期間に、前記オフセット電圧を検出する処理を実行するイメージセンサ。 - 請求項1又は2に記載の増幅器と、
前記第2の信号をアナログ/デジタル変換するアナログ/デジタル変換器と、
前記アナログ/デジタル変換器に含まれる他のコンパレータを用いて、前記コンパレータの遅延により生じるオフセット電圧を検出するオフセット電圧検出回路と、
を具備し、前記遅延時間は前記検出されたオフセット電圧に応じて調節される、電気回路。 - 入射光を光電変換して前記第1の信号を生成する複数の光電変換素子と、
前記複数の光電変換素子に対応して複数設けられた請求項6に記載の電気回路と、
を具備するイメージセンサ。 - 前記オフセット電圧検出回路は、前記複数の光電変換素子のうちの画像撮影に使用しない光電変換素子の読み出しが行われる期間に、前記オフセット電圧を検出する処理を実行する、請求項7に記載のイメージセンサ。
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