JP2017055043A - 半導体装置および電子装置 - Google Patents

半導体装置および電子装置 Download PDF

Info

Publication number
JP2017055043A
JP2017055043A JP2015179483A JP2015179483A JP2017055043A JP 2017055043 A JP2017055043 A JP 2017055043A JP 2015179483 A JP2015179483 A JP 2015179483A JP 2015179483 A JP2015179483 A JP 2015179483A JP 2017055043 A JP2017055043 A JP 2017055043A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor
semiconductor device
electrode
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015179483A
Other languages
English (en)
Other versions
JP6791621B2 (ja
Inventor
団野　忠敏
Tadatoshi Danno
忠敏 団野
篤志 錦沢
Atsushi Nishikizawa
篤志 錦沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2015179483A priority Critical patent/JP6791621B2/ja
Priority to US15/211,421 priority patent/US9735127B2/en
Publication of JP2017055043A publication Critical patent/JP2017055043A/ja
Priority to US15/641,985 priority patent/US10157878B2/en
Application granted granted Critical
Publication of JP6791621B2 publication Critical patent/JP6791621B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05012—Shape in top view
    • H01L2224/05014—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0204—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H05K1/0206—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate by printed thermal vias

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】ダイパッドＤＰ上に半導体チップＣＰ１と半導体チップＣＰ２とが搭載され、半導体チップＣＰ１，ＣＰ２とダイパッドＤＰの一部とが封止部ＭＲで封止されている。半導体チップＣＰ１は、パワートランジスタを含み、半導体チップＣＰ２は、半導体チップＣＰ１を制御する。ダイパッドＤＰにおける半導体チップＣＰ１が搭載されている部分の厚さは、ダイパッドＤＰにおける半導体チップＣＰ２が搭載されている部分の厚さより薄い。【選択図】図６

Description

本発明は、半導体装置および電子装置に関し、例えば、チップ搭載部上に複数の半導体チップを並べて配置してパッケージ化した半導体装置、およびその半導体装置を配線基板に搭載した電子装置に好適に利用できるものである。
ダイパッド上に半導体チップを搭載し、半導体チップのパッド電極とリードとをワイヤを介して電気的に接続し、それらを樹脂封止することにより、半導体パッケージ形態の半導体装置を製造することができる。
特表２００５−５０６７０２号公報（特許文献１）には、パワー半導体チップとロジックチップを基板に搭載したマルチチップパッケージに関する技術が記載されている。
特表２００５−５０６７０２号公報
複数の半導体チップを並べて配置してパッケージ化した半導体装置において、信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、チップ搭載部上に、パワートランジスタを含む第１半導体チップと、前記第１半導体チップを制御する第２半導体チップとが搭載され、前記チップ搭載部における前記第１半導体チップが搭載されている部分の厚さは、前記チップ搭載部における前記第２半導体チップが搭載されている部分の厚さより薄い。
また、一実施の形態によれば、半導体装置は、チップ搭載部上に、第１半導体チップと、前記第１半導体チップより発熱量が小さな第２半導体チップとが搭載され、前記チップ搭載部における前記第１半導体チップが搭載されている部分の厚さは、前記チップ搭載部における前記第２半導体チップが搭載されている部分の厚さより薄い。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態である半導体装置の上面図である。 一実施の形態である半導体装置の平面透視図である。 一実施の形態である半導体装置の平面透視図である。 一実施の形態である半導体装置の平面透視図である。 一実施の形態である半導体装置の下面図である。 一実施の形態である半導体装置の断面図である。 一実施の形態である半導体装置の断面図である。 一実施の形態である半導体装置の断面図である。 一実施の形態である半導体装置の部分拡大平面透視図である。 一実施の形態である半導体装置の部分拡大断面図である。 一実施の形態である半導体装置の製造工程を示すプロセスフロー図である。 一実施の形態である半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の断面図である。 図１３に続く半導体装置の製造工程中の断面図である。 図１４に続く半導体装置の製造工程中の断面図である。 図１５に続く半導体装置の製造工程中の断面図である。 一実施の形態である半導体装置の回路図である。 一実施の形態である半導体装置に用いられる半導体チップの要部断面図である。 第１検討例の半導体装置の断面図である。 第２検討例の半導体装置の断面図である。 一実施の形態である半導体装置の第１変形例を示す平面図である。 一実施の形態である半導体装置の第１変形例を示す断面図である。 一実施の形態である半導体装置の第１変形例を示す部分拡大断面図である。 一実施の形態である半導体装置を実装するための配線基板を示す平面図である。 図２４の配線基板の断面図である。 図２５の配線基板上に半導体装置を搭載した構造を示す断面図である。 一実施の形態である半導体装置を実装するための配線基板を示す平面図である。 図２７の配線基板の断面図である。 図２８の配線基板上に半導体装置を搭載した構造を示す断面図である。 ビア部の形成位置を示すための、配線基板の上面側の平面図である。 配線基板上に半導体装置を搭載した構造を示す断面図である。 ビア部の形成位置を示すための、配線基板の上面側の平面図である。 配線基板の変形例を示す断面図である。 図３３の配線基板上に半導体装置を搭載した構造を示す断面図である。 配線基板上に半導体装置を搭載した構造を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態）
本発明の一実施の形態の半導体装置を図面を参照して説明する。
＜半導体装置（半導体パッケージ）の構造について＞
図１は、本発明の一実施の形態である半導体装置ＰＫＧの上面図であり、図２〜図４は、半導体装置ＰＫＧの平面透視図であり、図５は、半導体装置ＰＫＧの下面図（裏面図）であり、図６〜図８は、半導体装置ＰＫＧの断面図である。図２には、封止部ＭＲを透視したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。また、図３は、図２において、更にワイヤＢＷを透視（省略）したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。また、図４は、図３において、更に半導体チップＣＰ１，ＣＰ２を透視（省略）したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。図１〜図４では、半導体装置ＰＫＧの向きは同じである。なお、図４は、平面図であるが、理解を簡単にするために、ダイパッドＤＰの薄肉部ＤＰ１を、ドットのハッチングを付して示してある。また、図２〜図４では、封止部ＭＲの外周の位置を点線で示してある。また、図１、図２および図５のＡ−Ａ線の位置での半導体装置ＰＫＧの断面が、図６にほぼ対応し、図１、図２および図５のＢ−Ｂ線の位置での半導体装置ＰＫＧの断面が、図７にほぼ対応し、図１、図２および図５のＣ−Ｃ線の位置での半導体装置ＰＫＧの断面が、図８にほぼ対応している。また、図９は、図２の一部を拡大した部分拡大平面透視図であり、図１０は、図６の一部を拡大した部分拡大断面図である。図１０においては、ダイパッドＤＰと、ダイパッドＤＰ上に接合材ＢＤ１を介して搭載された半導体チップＣＰ１と、ダイパッドＤＰ上に接合材ＢＤ２を介して搭載された半導体チップＣＰ２とが示されているが、ワイヤＢＷ、リードＬＤおよび封止部ＭＲについては、図示を省略している。
図１〜図１０に示される本実施の形態の半導体装置（半導体パッケージ）ＰＫＧは、樹脂封止型の半導体パッケージ形態の半導体装置であり、ここではＱＦＰ（Quad Flat Package）形態の半導体装置である。以下、図１〜図１０を参照しながら、半導体装置ＰＫＧの構成について説明する。
図１〜図９に示される本実施の形態の半導体装置ＰＫＧは、半導体チップＣＰ１，ＣＰ２と、半導体チップＣＰ１，ＣＰ２を搭載するダイパッドＤＰと、導電体によって形成された複数のリードＬＤと、半導体チップＣＰ１，ＣＰ２の複数のパッド電極Ｐ１，Ｐ２と複数のリードＬＤとを電気的に接続する複数のワイヤＢＷと、これらを封止する封止部ＭＲとを有している。
封止体としての封止部（封止樹脂部、封止体）ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部ＭＲの材料として用いても良い。
封止部ＭＲは、一方の主面である上面（表面）ＭＲａと、上面ＭＲａの反対側の主面である下面（裏面、底面）ＭＲｂと、上面ＭＲａおよび下面ＭＲｂに交差する側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４と、を有している（図１および図５〜図８参照）。すなわち、封止部ＭＲの外観は、上面ＭＲａ、下面ＭＲｂおよび側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４で囲まれた薄板状とされている。封止部ＭＲの側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４のうち、側面ＭＲｃ１と側面ＭＲｃ３とが互いに対向し、側面ＭＲｃ２と側面ＭＲｃ４とが互いに対向し、側面ＭＲｃ１と側面ＭＲｃ２，ＭＲｃ４とが互いに交差し、側面ＭＲｃ３と側面ＭＲｃ２，ＭＲｃ４とが互いに交差している。
封止部ＭＲの平面形状、すなわち、封止部ＭＲの上面ＭＲａおよび下面ＭＲｂの平面形状は、例えば四角形状に形成されており、この四角形の角に丸みを帯びさせることもでき、また、この四角形の４つの角のうち、任意の角を落とすこともできる。
複数のリード（リード部）ＬＤは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。複数のリードＬＤのそれぞれは、一部が封止部ＭＲ内に封止され、他の一部が封止部ＭＲの側面から封止部ＭＲの外部に突出している。以下では、リードＬＤのうちの封止部ＭＲ内に位置する部分をインナリード部と呼び、リードＬＤのうちの封止部ＭＲ外に位置する部分をアウタリード部と呼ぶものとする。
なお、本実施の形態の半導体装置ＰＫＧは、各リードＬＤの一部（アウタリード部）が封止部ＭＲの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではなく、例えば、封止部ＭＲの側面から各リードＬＤがほとんど突出せず、かつ封止部ＭＲの下面ＭＲｂで各リードＬＤの一部が露出した構成（ＱＦＮ型の構成）などを採用することもできる。
複数のリードＬＤは、封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤと、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤと、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤと、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤとで構成されている。
封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤの各アウタリード部は、封止部ＭＲの側面ＭＲｃ１から封止部ＭＲ外に突出している。また、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤの各アウタリード部は、封止部ＭＲの側面ＭＲｃ２から封止部ＭＲ外に突出している。また、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤの各アウタリード部は、封止部ＭＲの側面ＭＲｃ３から封止部ＭＲ外に突出している。また、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤの各アウタリード部は、封止部ＭＲの側面ＭＲｃ４から封止部ＭＲ外に突出している。
各リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止部ＭＲの下面ＭＲｂとほぼ同一平面上に位置するように、折り曲げ加工されている。リードＬＤのアウタリード部は、半導体装置ＰＫＧの外部接続用端子部（外部端子）として機能する。
ダイパッド（チップ搭載部、タブ）ＤＰは、半導体チップＣＰ１および半導体チップＣＰ２を搭載するチップ搭載部である。ダイパッドＤＰの平面形状は、例えば四角形状に形成されている。半導体チップＣＰ１と半導体チップＣＰ２とは、ダイパッドＤＰ上に並んで配置され、封止部ＭＲは、ダイパッドＤＰの一部を封止し、複数のリードＬＤは、ダイパッドＤＰの周囲に配置されている。
ダイパッドＤＰは、側面ＭＲｃ１側の辺（側面）ＤＨ１と、側面ＭＲｃ２側の辺（側面）ＤＨ２と、側面ＭＲｃ３側の辺（側面）ＤＨ３と、側面ＭＲｃ４側の辺（側面）ＤＨ４と、を有している（図１および図３参照）。ダイパッドＤＰの辺（側面）ＤＨ１は、封止部ＭＲの側面ＭＲｃ１に沿った辺（側面）であり、ダイパッドＤＰの辺（側面）ＤＨ２は、封止部ＭＲの側面ＭＲｃ２に沿った辺（側面）であり、ダイパッドＤＰの辺（側面）ＤＨ３は、封止部ＭＲの側面ＭＲｃ３に沿った辺（側面）であり、ダイパッドＤＰの辺（側面）ＤＨ４は、封止部ＭＲの側面ＭＲｃ４に沿った辺（側面）である。
封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤは、ダイパッドＤＰの辺ＤＨ１に沿って配置（配列）され、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤは、ダイパッドＤＰの辺ＤＨ２に沿って配置（配列）されている。また、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤは、ダイパッドＤＰの辺ＤＨ３に沿って配置（配列）され、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤは、ダイパッドＤＰの辺ＤＨ４に沿って配置（配列）されている。
すなわち、ダイパッドＤＰの辺ＤＨ１と封止部ＭＲの側面ＭＲｃ１との間に、封止部ＭＲの側面ＭＲｃ１に沿って、複数のリードＬＤのインナリード部が配置（配列）され、ダイパッドＤＰの辺ＤＨ２と封止部ＭＲの側面ＭＲｃ２との間に、封止部ＭＲの側面ＭＲｃ２に沿って、複数のリードＬＤのインナリード部が配置（配列）されている。また、ダイパッドＤＰの辺ＤＨ３と封止部ＭＲの側面ＭＲｃ３との間に、封止部ＭＲの側面ＭＲｃ３に沿って、複数のリードＬＤのインナリード部が配置（配列）され、ダイパッドＤＰの辺ＤＨ４と封止部ＭＲの側面ＭＲｃ４との間に、封止部ＭＲの側面ＭＲｃ４に沿って、複数のリードＬＤのインナリード部が配置（配列）されている。
封止部ＭＲの下面ＭＲｂでは、ダイパッドＤＰの下面が露出されている（図５〜図８参照）。封止部ＭＲの上面ＭＲａでは、ダイパッドＤＰは露出されていない。
ダイパッドＤＰは、導電性を有している。ダイパッドＤＰは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。半導体装置ＰＫＧを構成するダイパッドＤＰおよび複数のリードＬＤが同じ材料（同じ金属材料）で形成されていれば、より好ましい。これにより、ダイパッドＤＰおよび複数のリードＬＤが連結されたリードフレームを作製しやすくなり、リードフレームを用いた半導体装置ＰＫＧの製造が容易になる。
ダイパッドＤＰの厚さは均一ではなく、厚さが厚い部分である厚肉部ＤＰ２と、厚さが薄い部分である薄肉部ＤＰ１とを、一体的に有している。図１０に示されるように、ダイパッドＤＰの薄肉部ＤＰ１の厚さＴ１は、ダイパッドＤＰの厚肉部ＤＰ２の厚さＴ２より薄い（Ｔ２＞Ｔ１）。
ダイパッドＤＰの平面形状を構成する四角形の四隅には、それぞれ吊りリードＴＬが一体的に形成されている。各吊りリードＴＬは、ダイパッドＤＰと同じ材料によりダイパッドＤＰと一体的に形成されている。ダイパッドＤＰの外縁の四隅のそれぞれに、吊りリードＴＬが一体的に形成され、各吊りリードＴＬのダイパッドＤＰに接続されている側とは反対側の端部が平面四角形状の封止部ＭＲの四隅（角部）側面に達するまで、封止部ＭＲ内を延在している。吊りリードＴＬは、封止部ＭＲの形成後に封止部ＭＲから突出する部分が切断されており、吊りリードＴＬの切断により生じた切断面（端面）が封止部ＭＲの四隅側面で露出している。
ダイパッドＤＰの上面（主面）上には、半導体チップＣＰ１が、その表面（主面、上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰに向けた状態で搭載されている（図２、図３、図６および図７参照）。また、ダイパッドＤＰの上面（主面）上には、半導体チップＣＰ２が、その表面（主面、上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰに向けた状態で搭載されている（図２、図３、図６および図８参照）。ダイパッドＤＰの上面において、半導体チップＣＰ１が搭載された領域と半導体チップＣＰ２が搭載された領域とは、互いに離間しており、従って、半導体チップＣＰ１と半導体チップＣＰ２とは、平面視において、互いに離間している。
すなわち、半導体チップＣＰ１と半導体チップＣＰ２とは、ダイパッドＤＰの上面上に並んで配置されている。つまり、半導体チップＣＰ１と半導体チップＣＰ２とは、互いに積み重ねられてはおらず、ダイパッドＤＰの上面上に互いに離間して並んで配置されている。ダイパッドＤＰの平面寸法（平面積）は、半導体チップＣＰ１，ＣＰ２の各平面寸法（平面積）より大きく、平面視において、半導体チップＣＰ１および半導体チップＣＰ２は、ダイパッドＤＰの上面に内包されているが、半導体チップＣＰ１と半導体チップＣＰ２とは重なってはいない。
なお、半導体チップＣＰ１は、ダイパッドＤＰの薄肉部ＤＰ１上に搭載され、半導体チップＣＰ２は、ダイパッドＤＰの厚肉部ＤＰ２上に搭載されている。このため、平面視において、半導体チップＣＰ１はダイパッドＤＰの薄肉部ＤＰ１に内包され、半導体チップＣＰ２はダイパッドＤＰの厚肉部ＤＰ２に内包されている。従って、ダイパッドＤＰにおける半導体チップＣＰ１が搭載されている部分の厚さ（厚さＴ１に対応）は、ダイパッドＤＰにおける半導体チップＣＰ２が搭載されている部分の厚さ（厚さＴ２に対応）より、薄い。
半導体チップＣＰ１の裏面は、接合材（接合材層、接合層、接着層）ＢＤ１を介してダイパッドＤＰ（薄肉部ＤＰ１）の上面に接着（接合）されて固定され、半導体チップＣＰ２の裏面は、接合材（接合材層、接合層、接着層）ＢＤ２を介してダイパッドＤＰ（厚肉部ＤＰ２）の上面に接着（接合）されて固定されている（図６〜図８参照）。すなわち、半導体チップＣＰ１は、ダイパッドＤＰ（薄肉部ＤＰ１）の上面上に、接合材ＢＤ１を介して搭載され、半導体チップＣＰ２は、ダイパッドＤＰ（厚肉部ＤＰ２）の上面上に、接合材ＢＤ２を介して搭載されている。半導体チップＣＰ１，ＣＰ２は、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。
半導体チップＣＰ１は、その裏面（ダイパッドＤＰに接着される側の主面）に裏面電極ＢＥが形成されている（図６、図７および図１０参照）。このため、半導体チップＣＰ１を接着するための接合材ＢＤ１は導電性を有しており、この導電性の接合材ＢＤ１を介して、半導体チップＣＰ１の裏面電極ＢＥがダイパッドＤＰに接合されて固定されるとともに、電気的に接続されている。このため、ダイパッドＤＰから導電性の接合材ＢＤ１を介して半導体チップＣＰ１の裏面電極ＢＥに、所望の電位を供給することができる。半導体チップＣＰ１の裏面電極ＢＥは、半導体チップＣＰ１内に形成されたパワーＭＯＳＦＥＴ（後述のパワーＭＯＳＦＥＴＱ１に対応）のドレインに電気的に接続されている。接合材ＢＤ１としては、例えば銀（Ａｇ）ペーストなどの導電性ペースト型の接合材（接着材）を好適に用いることができる。また、接合材ＢＤ１用の導電性ペースト型接合材としては、熱硬化型の接合材を好適に用いることができるが、製造された半導体装置ＰＫＧにおいては、接合材ＢＤ１は既に硬化している。
一方、半導体チップＣＰ２の裏面には裏面電極は形成されていない（図６、図８および図１０参照）。半導体チップＣＰ２を接着するための接合材ＢＤ２は、導電性を有しておらず、絶縁性を有している。すなわち、接合材ＢＤ２は、絶縁性の接合材からなる。これにより、ダイパッドＤＰと半導体チップＣＰ２とは、絶縁性の接合材ＢＤ２を介して絶縁され、ダイパッドＤＰから導電性の接合材ＢＤ１を介して半導体チップＣＰ１の裏面電極ＢＥに供給する電位は、半導体チップＣＰ２の裏面には供給されなくなる。接合材ＢＤ２としては、絶縁性ペースト型の接合材（接着材）を好適に用いることができる。また、接合材ＢＤ２用の絶縁性ペースト型接合材としては、熱硬化型の接合材を好適に用いることができるが、製造された半導体装置ＰＫＧにおいては、接合材ＢＤ２は既に硬化している。
ダイパッドＤＰは、半導体チップＣＰ１で発生した熱を放散するためのヒートシンクとしての機能も有することができる。半導体チップＣＰ１で発生した熱は、接合材ＢＤ１を介してダイパッドＤＰに伝導され、封止部ＭＲから露出されるダイパッドＤＰの下面（裏面）から、半導体装置ＰＫＧの外部に放散することができる。半導体チップＣＰ１とダイパッドＤＰとの間に介在する接合材ＢＤ１は、導電性を有しているため、半導体チップＣＰ２とダイパッドＤＰとの間に介在する絶縁性の接合材ＢＤ２に比べて、熱伝導率が高くなる。半導体チップＣＰ１とダイパッドＤＰとの間に介在する接合材ＢＤ１の熱伝導率が高いことは、半導体チップＣＰ１で発生した熱を、接合材ＢＤ１およびダイパッドＤＰを介して半導体装置ＰＫＧの外部に放散させる上では、有利に作用する。
一方、半導体チップＣＰ２の発熱量（動作時の発熱量）は、半導体チップＣＰ１の発熱量（動作時の発熱量）より小さい。これは、後述のように、半導体チップＣＰ１は大電流が流れるパワートランジスタを内蔵しているのに対して、半導体チップＣＰ２は、そのようなパワートランジスタを内蔵しておらず、半導体チップＣＰ１に流れる電流に比べて、半導体チップＣＰ２に流れる電流が小さいためである。このため、半導体チップＣＰ２とダイパッドＤＰとの間に介在する接合材ＢＤ２が、絶縁性を有することで熱伝導率が低くなったとしても、半導体チップＣＰ２の発熱に関連した問題は生じにくい。
半導体チップＣＰ１，ＣＰ２は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）の主面に種々の半導体素子または半導体集積回路を形成した後、ダイシングなどにより半導体基板を各半導体チップに分離して製造したものである。半導体チップＣＰ１，ＣＰ２は、その厚さと交差する平面形状が四角形状である。
半導体チップＣＰ１は、ＩＰＤ（Intelligent Power Device）チップである。このため、詳細は後述するが、半導体チップＣＰ１は、パワートランジスタ（後述のパワーＭＯＳＦＥＴＱ１に対応）と、そのパワートランジスタを制御する制御回路（後述の制御回路ＣＬＣに対応）とを有している。半導体チップＣＰ２は、マイクロコンピュータを備えた所謂マイコンチップである。このため、半導体チップＣＰ２は、半導体チップＣＰ１（特に半導体チップＣＰ１の制御回路ＣＬＣ）を制御する回路を有しており、例えば演算回路（ＣＰＵ）やメモリ回路などを有している。半導体チップＣＰ２は、半導体チップＣＰ１を制御する制御用チップ（制御用の半導体チップ）として用いることができる。すなわち、半導体チップＣＰ２は、半導体チップＣＰ１を制御するための半導体チップである。
半導体チップＣＰ１は半導体チップＣＰ２より平面積が大きいが、この平面積の違いは、以下の理由からである。すなわち、半導体チップＣＰ２は、半導体装置ＰＫＧ全体の寸法を考慮して、できるだけ外形サイズを小さくしたい。これに対し、半導体チップＣＰ１は、パワートランジスタが形成されているが、このパワートランジスタでは、トランジスタ内に生じるオン抵抗をできるだけ低減したい。オン抵抗の低減は、パワートランジスタを構成する複数の単位トランジスタセルのチャネル幅を広げることで実現できる。このため、半導体チップＣＰ１の外形サイズは、半導体チップＣＰ２の外形サイズより大きくなっている。
半導体チップＣＰ１の表面には、複数のパッド電極（パッド、ボンディングパッド、端子）Ｐ１が形成されている（図２、図３、図６、図７および図９参照）。また、半導体チップＣＰ２の表面には、複数のパッド電極（パッド、ボンディングパッド、端子）Ｐ２が形成されている（図２、図３、図６、図８および図９参照）。なお、以下では、「パッド電極」を単に「パッド」と称する場合もある。
ここで、半導体チップＣＰ１において、互いに反対側に位置する２つの主面のうち、複数のパッド電極Ｐ１が形成されている側の主面を半導体チップＣＰ１の表面と呼び、この表面とは反対側でかつダイパッドＤＰに対向する側の主面を半導体チップＣＰ１の裏面と呼ぶものとする。同様に、半導体チップＣＰ２において、互いに反対側に位置する２つの主面のうち、複数のパッド電極Ｐ２が形成されている側の主面を半導体チップＣＰ２の表面と呼び、この表面とは反対側でかつダイパッドＤＰに対向する側の主面を半導体チップＣＰ２の裏面と呼ぶものとする。
半導体チップＣＰ１の表面は、四角形状の平面形状を有している（図３および図９参照）。このため、半導体チップＣＰ１は、半導体チップＣＰ１の表面と半導体チップＣＰ１の裏面とを連結する４つの側面ＳＭ１，ＳＭ２，ＳＭ３，ＳＭ４を有している。すなわち、半導体チップＣＰ１は、一方の主面である表面と、表面とは反対側の主面である裏面と、表面および裏面に交差する側面ＳＭ１，ＳＭ２，ＳＭ３，ＳＭ４と、を有している。ここで、半導体チップＣＰ１において、側面ＳＭ１と側面ＳＭ３とは互いに反対側に位置し、側面ＳＭ２と側面ＳＭ４とは互いに反対側に位置し、側面ＳＭ１と側面ＳＭ３とは互いに平行で、側面ＳＭ２と側面ＳＭ４とは互いに平行で、側面ＳＭ１は側面ＳＭ２，ＳＭ４と直交し、側面ＳＭ３は側面ＳＭ２，ＳＭ４と直交している。なお、平面視において、半導体チップＣＰ１の各側面ＳＭ１，ＳＭ２，ＳＭ３，ＳＭ４は、半導体チップＣＰ１の辺とみなすこともできる。
また、半導体チップＣＰ２の表面は、四角形状の平面形状を有している（図３および図９参照）。このため、半導体チップＣＰ２は、半導体チップＣＰ２の表面と半導体チップＣＰ２の裏面とを連結する４つの側面ＳＭ５，ＳＭ６，ＳＭ７，ＳＭ８を有している。すなわち、半導体チップＣＰ２は、一方の主面である表面と、表面とは反対側の主面である裏面と、表面および裏面に交差する側面ＳＭ５，ＳＭ６，ＳＭ７，ＳＭ８と、を有している。ここで、半導体チップＣＰ２において、側面ＳＭ５と側面ＳＭ７とは互いに反対側に位置し、側面ＳＭ６と側面ＳＭ８とは互いに反対側に位置し、側面ＳＭ５と側面ＳＭ７とは互いに平行で、側面ＳＭ６と側面ＳＭ８とは互いに平行で、側面ＳＭ５は側面ＳＭ６，ＳＭ８と直交し、側面ＳＭ７は側面ＳＭ６，ＳＭ８と直交している。なお、平面視において、半導体チップＣＰ２の各側面ＳＭ５，ＳＭ６，ＳＭ７，ＳＭ８は、半導体チップＣＰ２の辺とみなすこともできる。
半導体チップＣＰ１および半導体チップＣＰ２は、半導体チップＣＰ１の側面ＳＭ３と半導体チップＣＰ２の側面ＳＭ５とが対向するように、ダイパッドＤＰの上面上に搭載されている（図３および図９参照）。互いに対向する半導体チップＣＰ１の側面ＳＭ３と半導体チップＣＰ２の側面ＳＭ５とは、略平行とすることができる。
半導体チップＣＰ１において、側面ＳＭ１は、封止部ＭＲの側面ＭＲｃ１やダイパッドＤＰの辺ＤＨ１に沿った側面であり、側面ＳＭ２は、封止部ＭＲの側面ＭＲｃ２やダイパッドＤＰの辺ＤＨ２に沿った側面である。また、半導体チップＣＰ１において、側面ＳＭ３は、封止部ＭＲの側面ＭＲｃ３やダイパッドＤＰの辺ＤＨ３に沿った側面であり、側面ＳＭ４は、封止部ＭＲの側面ＭＲｃ４やダイパッドＤＰの辺ＤＨ４に沿った側面である。また、半導体チップＣＰ２において、側面ＳＭ５は、封止部ＭＲの側面ＭＲｃ１やダイパッドＤＰの辺ＤＨ１に沿った側面であり、側面ＳＭ６は、封止部ＭＲの側面ＭＲｃ２やダイパッドＤＰの辺ＤＨ２に沿った側面である。また、半導体チップＣＰ２において、側面ＳＭ７は、封止部ＭＲの側面ＭＲｃ３やダイパッドＤＰの辺ＤＨ３に沿った側面であり、側面ＳＭ８は、封止部ＭＲの側面ＭＲｃ４やダイパッドＤＰの辺ＤＨ４に沿った側面である。
ダイパッドＤＰの上面上において、半導体チップＣＰ１，ＣＰ２のうち、半導体チップＣＰ１が封止部ＭＲの側面ＭＲｃ１に近い側に配置され、半導体チップＣＰ２が封止部ＭＲの側面ＭＲｃ３に近い側に配置されている。すなわち、ダイパッドＤＰの上面上において、半導体チップＣＰ１，ＣＰ２のうち、半導体チップＣＰ１がダイパッドＤＰの辺ＤＨ１に近い側に配置され、半導体チップＣＰ２がダイパッドＤＰの辺ＤＨ３に近い側に配置されている。
平面視において、半導体チップＣＰ１の側面ＳＭ１は、封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤのインナリード部と対向し、半導体チップＣＰ１の側面ＳＭ２は、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤのインナリード部と対向している。また、半導体チップＣＰ１の側面ＳＭ３は、半導体チップＣＰ２の側面ＳＭ５と対向し、半導体チップＣＰ１の側面ＳＭ４は、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤのインナリード部と対向している。また、平面視において、半導体チップＣＰ２の側面ＳＭ５は、半導体チップＣＰ１の側面ＳＭ３と対向し、半導体チップＣＰ２の側面ＳＭ６は、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤのインナリード部と対向している。また、半導体チップＣＰ２の側面ＳＭ７は、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤのインナリード部と対向し、半導体チップＣＰ２の側面ＳＭ８は、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤのインナリード部と対向している。
半導体チップＣＰ１，ＣＰ２の複数のパッド電極Ｐ１，Ｐ２と、複数のリードＬＤと、が複数のワイヤ（ボンディングワイヤ）ＢＷを介してそれぞれ電気的に接続され、また、半導体チップＣＰ１の複数のパッド電極Ｐ１と半導体チップＣＰ２の複数のパッド電極Ｐ２とが、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。
つまり、半導体チップＣＰ１の複数のパッド電極Ｐ１は、ワイヤＢＷを介してリードＬＤに電気的に接続されたパッド電極Ｐ１と、ワイヤＢＷを介して半導体チップＣＰ２のパッド電極Ｐ２に電気的に接続されたパッド電極Ｐ１とからなる。また、半導体チップＣＰ２の複数のパッド電極Ｐ２は、ワイヤＢＷを介してリードＬＤに電気的に接続されたパッド電極Ｐ２と、ワイヤＢＷを介して半導体チップＣＰ１のパッド電極Ｐ１に電気的に接続されたパッド電極Ｐ２とからなる。また、半導体装置ＰＫＧは、複数のワイヤＢＷを有しているが、それら複数のワイヤＢＷは、半導体チップＣＰ１のパッド電極Ｐ１とリードＬＤとを電気的に接続するワイヤＢＷと、半導体チップＣＰ２のパッド電極Ｐ２とリードＬＤとを電気的に接続するワイヤＢＷと、半導体チップＣＰ１のパッド電極Ｐ１と半導体チップＣＰ２のパッド電極Ｐ２とを電気的に接続するワイヤＢＷとからなる。
なお、半導体チップＣＰ１の表面に形成された複数のパッド電極Ｐ１のうち、側面ＳＭ１に沿って配置された複数のパッド電極Ｐ１は、封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤに、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。また、半導体チップＣＰ１の表面に形成された複数のパッド電極Ｐ１のうち、側面ＳＭ２に沿って配置された複数のパッド電極Ｐ１は、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤに、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。また、半導体チップＣＰ１の表面に形成された複数のパッド電極Ｐ１のうち、側面ＳＭ４に沿って配置された複数のパッド電極Ｐ１は、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤに、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。また、半導体チップＣＰ２の表面に形成された複数のパッド電極Ｐ２のうち、側面ＳＭ６に沿って配置された複数のパッド電極Ｐ２は、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤに、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。また、半導体チップＣＰ２の表面に形成された複数のパッド電極Ｐ２のうち、側面ＳＭ７に沿って配置された複数のパッド電極Ｐ２は、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤに、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。また、半導体チップＣＰ２の表面に形成された複数のパッド電極Ｐ２のうち、側面ＳＭ８に沿って配置された複数のパッド電極Ｐ２は、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤに、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。また、半導体チップＣＰ１の表面に形成された複数のパッド電極Ｐ１のうちの側面ＳＭ３に沿って配置された複数のパッド電極Ｐ１と、半導体チップＣＰ２の表面に形成された複数のパッド電極Ｐ２のうちの側面ＳＭ５に沿って配置された複数のパッド電極Ｐ２とは、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。
また、半導体チップＣＰ１の表面に形成された複数のパッド電極Ｐ１は、複数のソース用パッド電極Ｐ１Ｓを含んでいる（図９参照）。半導体チップＣＰ１の表面において、ソース用パッド電極Ｐ１Ｓは、側面ＳＭ１に沿って複数配置されており、それぞれ、封止部ＭＲの側面ＭＲｃ１側に配置されたリードＬＤにワイヤＢＷを介して電気的に接続されている。このため、ソース用パッド電極Ｐ１Ｓは、ワイヤＢＷを介してリードＬＤに電気的に接続されたパッド電極Ｐ１に含まれている。ソース用パッド電極Ｐ１Ｓは、ソース用のパッド電極（パッド、ボンディングパッド）であり、半導体チップＣＰ１内に形成されたパワートランジスタ（後述のパワーＭＯＳＦＥＴＱ１に対応）のソースに電気的に接続されている。ソース用パッド電極Ｐ１Ｓは、半導体チップＣＰ１の表面において、側面ＳＭ１に沿って複数配置することができるが、側面ＳＭ１からある程度離間して配置することもできる。
ワイヤＢＷは、導電性の接続部材であり、より特定的には導電性のワイヤである。ワイヤＢＷは、金属からなるため、金属線（金属細線）とみなすこともできる。ワイヤＢＷは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。各リードＬＤにおいて、ワイヤＢＷの接続箇所は、封止部ＭＲ内に位置するインナリード部である。
半導体装置ＰＫＧが有する複数のワイヤＢＷ（図２に示されるワイヤＢＷに対応）において、全てのワイヤＢＷを同じ太さ（直径）にすることもできる。しかしながら、半導体装置ＰＫＧが有する複数のワイヤＢＷ（図２に示されるワイヤＢＷに対応）において、半導体チップＣＰ１のソース用パッド電極Ｐ１ＳとリードＬＤとを接続するワイヤＢＷの太さ（直径）を、他のワイヤＢＷの太さ（直径）より大きくすれば、より好ましい。
すなわち、半導体チップＣＰ１のソース用パッド電極Ｐ１ＳとリードＬＤとを接続するワイヤＢＷは、他のワイヤＢＷに比べて大きな電流が流れるため、太さ（直径）を大きくすることで、抵抗を低減して損失を少なくすることができる。一方、半導体チップＣＰ１のソース用パッド電極Ｐ１ＳとリードＬＤとを接続するワイヤＢＷ以外のワイヤＢＷについては、それほど大きな電流は流れないため、ワイヤＢＷの太さ（直径）を小さくすることで、そのワイヤＢＷに接続されるパッド電極Ｐ１，Ｐ２の寸法を小さくすることが可能になり、半導体チップＣＰ１，ＣＰ２の小型化に有利となる。
ワイヤＢＷとしては、金（Ａｕ）ワイヤ、銅（Ｃｕ）ワイヤ、アルミニウム（Ａｌ）ワイヤ、あるいは銀（Ａｇ）ワイヤなどを好適に用いることができる。
＜半導体装置の製造工程について＞
次に、上記図１〜図１０に示される半導体装置ＰＫＧの製造工程（組立工程）について説明する。図１１は、上記図１〜図１０に示される半導体装置ＰＫＧの製造工程を示すプロセスフロー図である。図１２〜図１６は、半導体装置ＰＫＧの製造工程中の断面図である。なお、図１２〜図１６には、上記図６に相当する断面が示されている。
半導体装置ＰＫＧを製造するには、まず、リードフレームＬＦおよび半導体チップＣＰ１，ＣＰ２を準備する（図１１のステップＳ１）。
図１２に示されるように、リードフレームＬＦは、フレーム枠（図示せず）と、フレーム枠に連結された複数のリードＬＤと、フレーム枠に複数の吊りリードＴＬを介して連結されたダイパッドＤＰとを、一体的に有している。
ステップＳ１では、リードフレームＬＦの準備と、半導体チップＣＰ１の準備と、半導体チップＣＰ２の準備とは、いずれの順序で行ってもよく、また、同時に行ってもよい。
次に、図１３に示されるように、半導体チップＣＰ１，ＣＰ２のダイボンディング工程を行って、リードフレームのダイパッドＤＰ上に半導体チップＣＰ１を導電性の接合材ＢＤ１を介して搭載して接合し、かつ、リードフレームのダイパッドＤＰ上に半導体チップＣＰ２を絶縁性の接合材ＢＤ２を介して搭載して接合する（図１１のステップＳ２）。半導体チップＣＰ１の裏面には裏面電極ＢＥが形成されているため、ステップＳ２では、半導体チップＣＰ１の裏面電極ＢＥが、導電性の接合材ＢＤ１を介してダイパッドＤＰに接合される。
なお、ステップＳ２では、ダイパッドＤＰの薄肉部ＤＰ１上に半導体チップＣＰ１を接合材ＢＤ１を介して搭載し、ダイパッドＤＰの厚肉部ＤＰ２上に半導体チップＣＰ２を接合材ＢＤ２を介して搭載する。
ステップＳ２のダイボンディング工程が行われた後、図１４に示されるように、ワイヤボンディング工程を行う（図１１のステップＳ３）。
このステップＳ３では、半導体チップＣＰ１の複数のパッド電極Ｐ１とリードフレームＬＦの複数のリードＬＤとの間、半導体チップＣＰ２の複数のパッド電極Ｐ２とリードフレームＬＦの複数のリードＬＤとの間、および、半導体チップＣＰ１の複数のパッド電極Ｐ１と半導体チップＣＰ２の複数のパッド電極Ｐ２との間を、複数のワイヤＢＷを介してそれぞれ電気的に接続する。
次に、モールド工程（樹脂成形工程）による樹脂封止を行って、図１５に示されるように、半導体チップＣＰ１，ＣＰ２およびそれに接続された複数のワイヤＢＷを封止部ＭＲによって封止する（図１１のステップＳ４）。このステップＳ４のモールド工程によって、半導体チップＣＰ１，ＣＰ２、ダイパッドＤＰ、複数のリードＬＤのインナリード部、複数のワイヤＢＷおよび吊りリードＴＬを封止する封止部ＭＲが形成される。
次に、封止部ＭＲから露出しているリードＬＤのアウタリード部に必要に応じてめっき処理を施してから、封止部ＭＲの外部において、リードＬＤおよび吊りリードＴＬを所定の位置で切断して、リードフレームＬＦのフレーム枠から分離する（図１１のステップＳ５）。
次に、図１６に示されるように、封止部ＭＲから突出するリードＬＤのアウタリード部を折り曲げ加工（リード加工、リード成形）する（図１１のステップＳ６）。
このようにして、上記図１〜図１０に示されるような半導体装置ＰＫＧが製造される。
＜半導体装置の回路構成について＞
次に、図１７を参照しながら、半導体装置ＰＫＧの回路構成について説明する。図１７は、半導体装置ＰＫＧの回路図（回路ブロック図）である。
上述のように、本実施の形態の半導体装置ＰＫＧは、半導体チップＣＰ１，ＣＰ２を内蔵している。半導体チップＣＰ１内には、パワートランジスタとしてのパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）Ｑ１と、パワーＭＯＳＦＥＴＱ１に流れる電流を検知するためのセンスＭＯＳＦＥＴＱ２と、制御回路ＣＬＣとが形成されている。パワーＭＯＳＦＥＴＱ１は、スイッチ用のパワートランジスタとして機能することができる。
なお、本願において、ＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）だけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
制御回路ＣＬＣは、パワーＭＯＳＦＥＴＱ１およびセンスＭＯＳＦＥＴＱ２を駆動するドライバ回路（駆動回路）を含んでいる。このため、制御回路ＣＬＣは、半導体チップＣＰ１の外部から制御回路ＣＬＣに供給された信号に応じて、パワーＭＯＳＦＥＴＱ１のゲート（後述のゲート電極８に対応）の電位を制御し、パワーＭＯＳＦＥＴＱ１の動作を制御することができる。すなわち、パワーＭＯＳＦＥＴＱ１のゲートは、制御回路ＣＬＣに接続されており、制御回路ＣＬＣからパワーＭＯＳＦＥＴＱ１のゲートにオン信号（パワーＭＯＳＦＥＴＱ１をオン状態とするゲート電圧）を供給することで、パワーＭＯＳＦＥＴＱ１をオン状態とすることができるようになっている。
制御回路ＣＬＣからパワーＭＯＳＦＥＴＱ１のゲートにオン信号を供給することでパワーＭＯＳＦＥＴＱ１がオン状態になると、電源ＢＡＴの電圧がパワーＭＯＳＦＥＴＱ１から出力されて負荷ＬＯＤに供給される。制御回路ＣＬＣからパワーＭＯＳＦＥＴＱ１のゲートにオフ信号を供給する（あるいはオン信号の供給を停止する）ことでパワーＭＯＳＦＥＴＱ１がオフ状態になると、電源ＢＡＴから負荷ＬＯＤへの電圧の供給が停止される。このような半導体チップＣＰ１のパワーＭＯＳＦＥＴＱ１のオン／オフの制御は、半導体チップＣＰ１の制御回路ＣＬＣによって行われる。
このように、半導体装置ＰＫＧは、電源ＢＡＴから負荷ＬＯＤへの電圧の印加のオン・オフの切換を行う、スイッチ用の半導体装置として機能することができる。また、半導体チップＣＰ１のパワーＭＯＳＦＥＴＱ１はスイッチング素子として機能することができる。また、パワーＭＯＳＦＥＴＱ１の出力が負荷ＬＯＤに供給されるため、パワーＭＯＳＦＥＴＱ１は出力回路とみなすこともできる。また、負荷ＬＯＤとしては、スイッチ用の半導体装置ＰＫＧを介して電源ＢＡＴに接続することが望まれる任意の電子装置または電子部品を適用することができる。例えば、モータ、ランプあるいはヒータなどを、負荷ＬＯＤとして用いることができる。
また、半導体装置ＰＫＧの半導体チップＣＰ１内には、電流検知用のセンスＭＯＳＦＥＴＱ２が設けられている。パワーＭＯＳＦＥＴＱ１に流れる電流はセンスＭＯＳＦＥＴＱ２により検知され、センスＭＯＳＦＥＴＱ２を流れる電流に応じて、パワーＭＯＳＦＥＴＱ１が制御される。例えば、センスＭＯＳＦＥＴＱ２を流れる電流により、パワーＭＯＳＦＥＴＱ１に過剰な電流（規定値以上の電流）が流れていると判断（検知）したときには、制御回路ＣＬＣは、パワーＭＯＳＦＥＴＱ１のゲート電圧を制御して、パワーＭＯＳＦＥＴＱ１の電流を所定値以下に制限したり、あるいは、パワーＭＯＳＦＥＴＱ１を強制的にオフしたりする。これにより、パワーＭＯＳＦＥＴＱ１に過剰な電流が流れるのを防止することができ、半導体装置ＰＫＧおよびそれを用いた電子装置を保護することができる。
センスＭＯＳＦＥＴＱ２は、ドレインおよびゲートがパワーＭＯＳＦＥＴＱ１と共通とされている。すなわち、半導体チップＣＰ１内に形成されたパワーＭＯＳＦＥＴＱ１のドレインとセンスＭＯＳＦＥＴＱ２のドレインとは、いずれも半導体チップＣＰ１の上記裏面電極ＢＥに電気的に接続されているため、互いに電気的に接続されている。このため、半導体チップＣＰ１の上記裏面電極ＢＥは、パワーＭＯＳＦＥＴＱ１およびセンスＭＯＳＦＥＴＱ２のドレイン用の裏面電極である。
パワーＭＯＳＦＥＴＱ１およびセンスＭＯＳＦＥＴＱ２のドレインが接続された半導体チップＣＰ１の裏面電極ＢＥは、半導体装置ＰＫＧの端子ＴＥ１に接続されている。上記ダイパッドＤＰがこの端子ＴＥ１に対応している。半導体装置ＰＫＧの端子ＴＥ１（すなわちダイパッドＤＰ）から、上記接合材ＢＤ１および半導体チップＣＰ１の裏面電極ＢＥを介して、センスＭＯＳＦＥＴＱ２のドレインおよびパワーＭＯＳＦＥＴＱ１のドレインに同じ電位が供給されるようになっている。端子ＴＥ１（ダイパッドＤＰ）は、半導体装置ＰＫＧの外部に配置された電源（バッテリ）ＢＡＴと接続されているため、電源ＢＡＴの電圧が、半導体装置ＰＫＧの端子ＴＥ１（すなわちダイパッドＤＰ）から、上記接合材ＢＤ１および半導体チップＣＰ１の裏面電極ＢＥを介して、パワーＭＯＳＦＥＴＱ１のドレインおよびセンスＭＯＳＦＥＴＱ２のドレインに供給される。
また、センスＭＯＳＦＥＴＱ２とパワーＭＯＳＦＥＴＱ１とは、ゲート同士が電気的に接続されて共通とされており、この共通ゲートが制御回路ＣＬＣに接続されて、制御回路ＣＬＣからセンスＭＯＳＦＥＴＱ２のゲートおよびパワーＭＯＳＦＥＴＱ１のゲートに同じゲート信号（ゲート電圧）が入力されるようになっている。具体的には、半導体チップＣＰ１内に形成されたセンスＭＯＳＦＥＴＱ２のゲート（ゲート電極）とパワーＭＯＳＦＥＴＱ１のゲート（ゲート電極）は、半導体チップＣＰ１の内部配線を介して、半導体チップＣＰ１内の制御回路ＣＬＣに電気的に接続されている。
一方、センスＭＯＳＦＥＴＱ２のソースはパワーＭＯＳＦＥＴＱ１のソースと共通ではなく、パワーＭＯＳＦＥＴＱ１のソースとセンスＭＯＳＦＥＴＱ２のソースとの間は短絡されていない。
パワーＭＯＳＦＥＴＱ１のソースは、半導体装置ＰＫＧの端子ＴＥ２に接続され、この端子ＴＥ２には、半導体装置ＰＫＧの外部に配置された負荷ＬＯＤに接続されている。すなわち、パワーＭＯＳＦＥＴＱ１のソースは、負荷ＬＯＤに接続されている。半導体装置ＰＫＧが有する複数のリードＬＤのうち、半導体チップＣＰ１のソース用パッド電極Ｐ１ＳにワイヤＢＷを介して電気的に接続されたリードＬＤが、この端子ＴＥ２に対応している。具体的には、半導体チップＣＰ１内に形成されたパワーＭＯＳＦＥＴＱ１のソースは、半導体チップＣＰ１の内部配線を介して、半導体チップＣＰ１のソース用パッド電極Ｐ１Ｓに電気的に接続され、このソース用パッド電極Ｐ１Ｓは、ワイヤＢＷを介して端子ＴＥ２（リードＬＤ）に電気的に接続され、この端子ＴＥ２（リードＬＤ）に、負荷ＬＯＤが接続されている。このため、制御回路ＣＬＣからパワーＭＯＳＦＥＴＱ１のゲートにオン信号を供給することでパワーＭＯＳＦＥＴＱ１がオン状態（導通状態）になると、電源ＢＡＴの電圧が、オン状態のパワーＭＯＳＦＥＴＱ１を介して、負荷ＬＯＤに供給されることになる。
一方、センスＭＯＳＦＥＴＱ２のソースは、制御回路ＣＬＣに接続されている。具体的には、半導体チップＣＰ１内に形成されたセンスＭＯＳＦＥＴＱ２のソースは、半導体チップＣＰ１の内部配線を介して、半導体チップＣＰ１内の制御回路ＣＬＣに電気的に接続されている。
なお、図１７において、符合のＤ１はパワーＭＯＳＦＥＴＱ１のドレインを示し、符号のＳ１はパワーＭＯＳＦＥＴＱ１のソースを示し、符合のＤ２はセンスＭＯＳＦＥＴＱ２のドレインを示し、符号のＳ２はセンスＭＯＳＦＥＴＱ２のソースを示している。
センスＭＯＳＦＥＴＱ２は、パワーＭＯＳＦＥＴＱ１とともに、半導体チップＣＰ１内に形成されており、このセンスＭＯＳＦＥＴＱ２は、半導体チップＣＰ１内でパワーＭＯＳＦＥＴＱ１とカレントミラー回路を構成するように形成され、例えば、パワーＭＯＳＦＥＴＱ１の１／２００００のサイズを備えている。このサイズ比は必要に応じて変更可能である。
また、半導体チップＣＰ１内に形成された制御回路ＣＬＣは、半導体チップＣＰ１の内部配線を介して、半導体チップＣＰ１の複数のパッド電極Ｐ１のうちのいくつかのパッド電極Ｐ１に電気的に接続されている。半導体チップＣＰ１の複数のパッド電極Ｐ１は、入力用のパッド電極、出力用のパッド電極およびグランド用のパッド電極を含んでおり、これらのパッド電極Ｐ１から、制御回路ＣＬＣに信号（入力信号）やグランド電位が入力または供給され、また、制御回路ＣＬＣから出力された信号（出力信号）が、これらのパッド電極Ｐ１から出力される。
半導体チップＣＰ１の各パッド電極Ｐ１は、ワイヤＢＷを介して、リードＬＤまたは半導体チップＣＰ２のパッド電極Ｐ２に電気的にされている。すなわち、半導体チップＣＰ１のパッド電極Ｐ１には、ワイヤＢＷを介してリードＬＤに電気的にされたパッド電極Ｐ１と、ワイヤＢＷを介して半導体チップＣＰ２のパッド電極Ｐ２に電気的にされたパッド電極Ｐ１とがある。
半導体チップＣＰ２は、マイコンチップ（制御用チップ）であり、半導体チップＣＰ１の動作を制御する制御用の半導体チップとして機能することができる。
図１７では、半導体チップＣＰ２内の回路は示していないが、実際には、半導体チップＣＰ２内には、半導体チップＣＰ１（半導体チップＣＰ１内の回路）を制御する回路が形成されている。すなわち、半導体チップＣＰ１内に形成された制御回路ＣＬＣを制御する回路が、半導体チップＣＰ２内に形成されている。
半導体チップＣＰ２の内部回路は、半導体チップＣＰ２の内部配線を介して、半導体チップＣＰ２の複数のパッド電極Ｐ２に電気的に接続されている。半導体チップＣＰ２の各パッド電極Ｐ２は、ワイヤＢＷを介して、リードＬＤまたは半導体チップＣＰ１のパッド電極Ｐ１に電気的にされている。すなわち、半導体チップＣＰ２のパッド電極Ｐ２には、ワイヤＢＷを介してリードＬＤに電気的にされたパッド電極Ｐ２と、ワイヤＢＷを介して半導体チップＣＰ１のパッド電極Ｐ１に電気的にされたパッド電極Ｐ２とがある。
半導体チップＣＰ２にワイヤＢＷを介して接続された複数のリードＬＤは、入力用のリード、出力用のリードおよびグランド用のリードを含んでおり、これらのリードＬＤから、半導体チップＣＰ２の内部回路に信号（入力信号）やグランド電位が入力または供給され、また、半導体チップＣＰ２の内部回路から出力された信号（出力信号）が、これらのリードＬＤから出力される。
半導体チップＣＰ２にワイヤＢＷを介して接続された複数のリードＬＤのいずれかは、半導体装置ＰＫＧの外部に配置された電源ＢＡＴにレギュレータＲＥＧを介して接続されている。電源ＢＡＴの電圧は、レギュレータＲＥＧで半導体チップＣＰ２の電源電圧として相応しい電圧に変換されてから、レギュレータＲＥＧが接続されたリードＬＤに供給され、そのリードＬＤに接続されたワイヤＢＷを介して半導体チップＣＰ２に供給されるようになっている。
半導体チップＣＰ２の複数のパッド電極Ｐ２のうちのいくつかのパッド電極Ｐ２は、半導体チップＣＰ１の複数のパッド電極Ｐ１のうちのいくつかのパッド電極Ｐ１と、それぞれワイヤＢＷを介して電気的に接続されている。半導体チップＣＰ２の内部回路を、半導体チップＣＰ２のパッド電極Ｐ２、ワイヤＢＷ（パッド電極Ｐ１，Ｐ２間を接続するワイヤＢＷ）および半導体チップＣＰ１のパッド電極Ｐ１を介して、半導体チップＣＰ１の内部回路（例えば制御回路ＣＬＣ）に電気的に接続することができる。
また、半導体チップＣＰ２に電気的に接続されたリードＬＤと、半導体チップＣＰ１に電気的に接続されたリードＬＤとを、半導体装置ＰＫＧの外部において電気的に接続することも可能である。例えば、半導体装置ＰＫＧを配線基板（実装基板）に実装し、この配線基板において、半導体チップＣＰ２に電気的に接続されたリードＬＤと、半導体チップＣＰ１に電気的に接続されたリードＬＤとを、その配線基板の配線などを介して電気的に接続することができる。これにより、半導体チップＣＰ２の内部回路を、半導体装置ＰＫＧの外部の配線（例えば半導体装置ＰＫＧを実装した配線基板の配線）などを経由して、半導体チップＣＰ１の内部回路（例えば制御回路ＣＬＣ）に電気的に接続することもできる。
ここで、半導体チップＣＰ１の内部回路とは、半導体チップＣＰ１内に形成された回路に対応し、半導体チップＣＰ２の内部回路とは、半導体チップＣＰ２内に形成された回路に対応する。半導体チップＣＰ１の内部配線とは、半導体チップＣＰ１内に形成された配線に対応し、半導体チップＣＰ２の内部配線とは、半導体チップＣＰ２内に形成された配線に対応する。
＜半導体チップの構造について＞
次に、半導体チップＣＰ１の構造について説明する。
図１８は、半導体チップＣＰ１の要部断面図であり、半導体チップＣＰ１において、上記パワーＭＯＳＦＥＴＱ１を構成するトランジスタが形成されている領域（パワーＭＯＳＦＥＴ形成領域）の要部断面図が示されている。
ここで、半導体チップＣＰ１において、上記パワーＭＯＳＦＥＴＱ１を構成するトランジスタが形成されている領域（平面領域）を、パワーＭＯＳＦＥＴ形成領域と称することとする。また、半導体チップＣＰ１において、上記センスＭＯＳＦＥＴＱ２を構成するトランジスタが形成されている領域（平面領域）を、センスＭＯＳＦＥＴ形成領域と称することとする。また、半導体チップＣＰ１において、上記制御回路ＣＬＣが形成されている領域（平面領域）を、制御回路形成領域と称することとする。半導体チップＣＰ１，ＣＰ２は、半導体チップＣＰ１のパワーＭＯＳＦＥＴ形成領域より半導体チップＣＰ１の制御回路形成領域が半導体チップＣＰ２に近くなるように、上記ダイパッドＤＰ上に並んで配置されている。
半導体チップＣＰ１において、上記パワーＭＯＳＦＥＴＱ１を構成するトランジスタが形成されている領域（パワーＭＯＳＦＥＴ形成領域）の構造について、図１８を参照して説明する。なお、図１８は、パワーＭＯＳＦＥＴ形成領域の断面構造を図示しているが、センスＭＯＳＦＥＴ形成領域の断面構造も、図１８の構造と基本的には同じであるが、センスＭＯＳＦＥＴ形成領域では、後述のソース配線Ｍ２Ｓは、保護膜１３で覆われており、露出されていない。
上記パワーＭＯＳＦＥＴＱ１は、半導体チップＣＰ１を構成する半導体基板１の主面に形成されている。
図１８に示されるように、半導体チップＣＰ１を構成する半導体基板１は、例えばヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ型の単結晶シリコンなどからなる。半導体基板１として、ｎ型の単結晶シリコン基板からなる基板本体上にそれより低不純物濃度のｎ−型の単結晶シリコンからなるエピタキシャル層（半導体層）を形成した半導体基板（いわゆるエピタキシャルウエハ）を用いることも可能である。
半導体基板１の主面には、例えば酸化シリコンなどからなるフィールド絶縁膜（図示せず）が形成されている。
パワーＭＯＳＦＥＴ形成領域において、フィールド絶縁膜で囲まれた活性領域に、パワーＭＯＳＦＥＴＱ１を構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＦＥＴＱ１は、パワーＭＯＳＦＥＴ形成領域に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。また、センスＭＯＳＦＥＴ形成領域において、フィールド絶縁膜で囲まれた活性領域に、センスＭＯＳＦＥＴＱ２を構成する複数の単位トランジスタセルが形成されており、センスＭＯＳＦＥＴＱ２は、センスＭＯＳＦＥＴ形成領域に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。
パワーＭＯＳＦＥＴ形成領域に形成される個々の単位トランジスタセルと、センスＭＯＳＦＥＴ形成領域に形成される個々の単位トランジスタセルとは、基本的には同じ構造を有しているが、パワーＭＯＳＦＥＴ形成領域とセンスＭＯＳＦＥＴ形成領域とは、その面積が相違しており、センスＭＯＳＦＥＴ形成領域の面積はパワーＭＯＳＦＥＴ形成領域の面積より小さい。このため、単位トランジスタセルの接続数は、パワーＭＯＳＦＥＴＱ１とセンスＭＯＳＦＥＴＱ２とで異なり、センスＭＯＳＦＥＴＱ２を構成する並列接続された単位トランジスタセルの数は、パワーＭＯＳＦＥＴＱ１を構成する並列接続された単位トランジスタセルの数より少ない。このため、センスＭＯＳＦＥＴＱ２とパワーＭＯＳＦＥＴＱ１とでソース電位が同じであれば、センスＭＯＳＦＥＴＱ２には、パワーＭＯＳＦＥＴＱ１に流れる電流より小さな電流が流れるようになっている。パワーＭＯＳＦＥＴ形成領域およびセンスＭＯＳＦＥＴ形成領域の各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のＭＯＳＦＥＴで形成されている。
半導体基板１は、上記単位トランジスタセルのドレイン領域としての機能を有している。半導体基板１（半導体チップＣＰ１）の裏面全体に、ドレイン用の裏面電極（裏面ドレイン電極、ドレイン電極）ＢＥが形成されている。この裏面電極ＢＥは、例えば半導体基板１の裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。上記半導体装置ＰＫＧにおいては、半導体チップＣＰ１のこの裏面電極ＢＥは、上記接合材ＢＤ１を介して上記ダイパッドＤＰに接合されて電気的に接続される。
また、パワーＭＯＳＦＥＴ形成領域およびセンスＭＯＳＦＥＴ形成領域において、半導体基板１中に形成されたｐ型の半導体領域３は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域３の上部に形成されたｎ＋型の半導体領域４は、上記単位トランジスタセルのソース領域としての機能を有している。従って、ｎ＋型の半導体領域４はソース用の半導体領域である。また、ｐ型の半導体領域３の上部であってｎ＋型の半導体領域４の隣接間に、ｐ＋型の半導体領域５が形成されている。このｐ＋型の半導体領域５の不純物濃度は、ｐ型の半導体領域３の不純物濃度より高い。
また、パワーＭＯＳＦＥＴ形成領域およびセンスＭＯＳＦＥＴ形成領域において、半導体基板１には、その主面から半導体基板１の厚さ方向に延びる溝（トレンチ）６が形成されている。溝６は、ｎ＋型の半導体領域４の上面からｎ＋型の半導体領域４およびｐ型の半導体領域３を貫通し、その下層の半導体基板１中で終端するように形成されている。この溝６の底面および側面には、酸化シリコンなどからなるゲート絶縁膜７が形成されている。また、溝６内には、ゲート絶縁膜７を介して、ドープトポリシリコンなどからなるゲート電極８が埋め込まれている。ゲート電極８は、上記単位トランジスタセルのゲート電極としての機能を有している。
半導体基板１の主面上には、ゲート電極８を覆うように、層間絶縁膜９が形成されている。層間絶縁膜９には、コンタクトホール（貫通孔）が形成され、層間絶縁膜９に形成された各コンタクトホールには、導電性のプラグ１０が埋め込まれている。
プラグ１０が埋めこまれた層間絶縁膜９上には、配線Ｍ１が形成されている。配線Ｍ１は、第１層目の配線層の配線である。
層間絶縁膜９上には、配線Ｍ１を覆うように、層間絶縁膜１１が形成されている。層間絶縁膜１１には、スルーホール（貫通孔）が形成され、層間絶縁膜１１に形成された各スルーホールには、導電性のプラグ１２が埋め込まれている。
プラグ１２が埋めこまれた層間絶縁膜１１上には、配線Ｍ２およびパッド電極Ｐ１が形成されている。配線Ｍ２は、第２層目の配線層の配線である。
配線Ｍ１は、導電膜からなるが、具体的には金属膜からなり、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。同様に、配線Ｍ２およびパッド電極Ｐ１は、導電膜からなるが、具体的には金属膜からり、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。
配線Ｍ１は、ゲート配線（図示せず）とソース配線Ｍ１Ｓとを含んでいる。配線Ｍ２は、ゲート配線（図示せず）とソース配線Ｍ２Ｓとを含んでいる。
ソース用のｎ＋型の半導体領域４は、半導体領域４上に配置されたプラグ１０を介して、ソース配線Ｍ１Ｓに電気的に接続され、そのソース配線Ｍ１Ｓに、ｐ＋型の半導体領域５が、半導体領域５上に配置されたプラグ１０を介して電気的に接続されている。すなわち、互いに隣り合う半導体領域４と半導体領域５とは、それぞれプラグ１０を介して共通のソース配線Ｍ１Ｓに電気的に接続されている。そして、このソース配線Ｍ１Ｓは、ソース配線Ｍ１Ｓとソース配線Ｍ２Ｓとの間に配置されたプラグ１２を介して、ソース配線Ｍ２Ｓと電気的に接続されている。
ｐ＋型の半導体領域５は、ｐ型の半導体領域３と同じ導電型でかつｐ型の半導体領域３と接しているため、ｐ＋型の半導体領域５はｐ型の半導体領域３と電気的に接続されている。このため、ソース配線Ｍ２Ｓは、プラグ１２、ソース配線Ｍ１Ｓおよびプラグ１０を通じて、ソース用のｎ＋型の半導体領域４と電気的に接続されるとともに、チャネル形成用のｐ型の半導体領域３にも電気的に接続されている。
パワーＭＯＳＦＥＴＱ１のソース（パワーＭＯＳＦＥＴ形成領域の半導体領域４）に電気的に接続されたソース配線Ｍ２Ｓは、パワーＭＯＳＦＥＴ形成領域のほぼ全体に形成されており、一部が保護膜１３の開口部１４から露出され、そのソース配線Ｍ２Ｓの露出部によって上記ソース用パッド電極Ｐ１Ｓが形成されている。
また、センスＭＯＳＦＥＴＱ２のソース（センスＭＯＳＦＥＴ形成領域の半導体領域４）に電気的に接続されたソース配線Ｍ２Ｓは、センスＭＯＳＦＥＴ形成領域のほぼ全体に形成されており、保護膜１３によって覆われているため、露出されない。センスＭＯＳＦＥＴＱ２のソースに電気的に接続されたソース配線Ｍ１Ｓ，Ｍ２Ｓは、半導体チップＣＰ１内に形成された制御回路ＣＬＣに電気的に接続されている。パワーＭＯＳＦＥＴＱ１のソースに電気的に接続されたソース配線Ｍ１Ｓ，Ｍ２Ｓと、センスＭＯＳＦＥＴＱ２のソースに電気的に接続されたソース配線Ｍ１Ｓ，Ｍ２Ｓとは、電気的に接続されておらず、分離されている。
また、パワーＭＯＳＦＥＴ形成領域およびセンスＭＯＳＦＥＴ形成領域に形成されている複数のゲート電極８は、互いに電気的に接続されるとともに、プラグ１０、配線Ｍ１のうちのゲート配線（図示せず）、プラグ１２、および配線Ｍ２のうちのゲート配線（図示せず）を介して、半導体チップＣＰ１内に形成された制御回路ＣＬＣに電気的に接続されている。
層間絶縁膜１１上に、配線Ｍ２およびパッド電極を覆うように、絶縁性の保護膜１３が形成されている。保護膜１３は、例えば、ポリイミド樹脂などの樹脂膜からなる。この保護膜１３は、半導体チップＣＰ１の最上層の膜である。保護膜１３には複数の開口部１４が形成されており、各開口部１４からは、パッド電極Ｐ１を構成する導体パターンの一部あるいはソース配線Ｍ２Ｓの一部が露出されている。但し、上記ソース用パッド電極Ｐ１Ｓは、保護膜１３の開口部１４から露出するソース配線Ｍ２Ｓによって形成され、上記ソース用パッド電極Ｐ１Ｓ以外のパッド電極Ｐ１は、配線Ｍ２と同層に形成された導体パターン（パッド電極Ｐ１電極用の導体パターン）によって形成されている。上記ソース用パッド電極Ｐ１Ｓ以外のパッド電極Ｐ１を構成する導体パターン（図３２では図示されない）は、配線Ｍ２と同層に同工程で形成されており、例えば四角形状の平面形状を有している。開口部１４から露出するパッド電極Ｐ１（ソース用パッド電極Ｐ１Ｓも含む）の表面には、メッキ法などで金属層（図示せず）を形成する場合もある。
また、上記図９において、上記パワーＭＯＳＦＥＴＱ１のソース用のパッド電極である複数のソース用パッド電極Ｐ１Ｓは、最上層の保護膜１３によって互いに分離されているが、ソース配線Ｍ２Ｓやソース配線Ｍ１Ｓを通じて互いに電気的に接続されている。
このような構成の半導体チップＣＰ１においては、上記パワーＭＯＳＦＥＴＱ１およびセンスＭＯＳＦＥＴＱ２の単位トランジスタの動作電流は、ドレイン用のｎ型の半導体基板１とソース用のｎ＋型の半導体領域４との間をゲート電極８の側面（すなわち、溝６の側面）に沿って半導体基板１の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップＣＰ１の厚さ方向に沿って形成される。
このように、半導体チップＣＰ１は、トレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴが形成された半導体チップであり、上記パワーＭＯＳＦＥＴＱ１およびセンスＭＯＳＦＥＴＱ２は、それぞれ、トレンチゲート型ＭＩＳＦＥＴによって形成されている。ここで、縦型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＯＳＦＥＴに対応する。
また、半導体チップＣＰ１において、制御回路形成領域には、上記制御回路ＣＬＣを構成する複数のトランジスタや配線Ｍ１，Ｍ２が形成されているが、ここではその図示および説明は省略する。
また、半導体チップＣＰ１は、上記パワーＭＯＳＦＥＴＱ１を複数内蔵することもできる。
＜検討例について＞
図１９は、本発明者が検討した第１検討例の半導体装置（半導体パッケージ）ＰＫＧ１０１の断面図であり、上記図６に相当する断面図が示されている。
図１９に示される第１検討例の半導体装置ＰＫＧ１０１は、主として以下の点が、本実施の形態の半導体装置ＰＫＧと相違している。
すなわち、図１９に示される第１検討例の半導体装置ＰＫＧ１０１は、２つのダイパッドＤＰ１０１，ＤＰ１０２を有しており、そのうちの一方のダイパッドＤＰ１０１上に、半導体チップＣＰ１に相当する半導体チップＣＰ１０１が接合材ＢＤ１を介して搭載され、他方のダイパッドＤＰ１０２上に、半導体チップＣＰ２に相当する半導体チップＣＰ１０２が接合材ＢＤ２を介して搭載されている。ダイパッドＤＰ１０１とダイパッドＤＰ１０２とは、一体的に形成されたものではなく、電気的に分離されている。すなわち、ダイパッドＤＰ１０１，ＤＰ１０２は、封止部ＭＲに封止されているが、ダイパッドＤＰ１０１とダイパッドＤＰ１０２とは、間に封止部ＭＲの一部が介在することで、電気的に分離されている。また、封止部ＭＲの裏面では、ダイパッドＤＰ１０１，ＤＰ１０２の各下面が露出されている。
本実施の形態や第１検討例の半導体装置とは異なり、半導体チップＣＰ１０１，ＣＰ１０２を同じ半導体パッケージに内蔵させるのではなく、半導体チップＣＰ１０１を内蔵する半導体パッケージと、半導体チップＣＰ１０２を内蔵する半導体パッケージとを、別々に用意する場合、そのような半導体パッケージを用いて製造する電子装置において、必要な部品点数が多くなる。このため、製造コストの増加を招いてしまい、また、電子装置の小型化に不利である。
それに対して、図１９に示される第１検討例の半導体装置ＰＫＧ１０１では、半導体装置ＰＫＧ１０１内に、半導体チップＣＰ１０１と半導体チップＣＰ１０２とを内蔵させている。このため、半導体装置ＰＫＧ１０１を用いて製造する電子装置において、必要な部品点数を低減することができる。このため、電子装置の製造コストの低下を図ることができ、また、電子装置の小型化を図ることができる。
しかしながら、このような第１検討例の半導体装置ＰＫＧ１０１においては、次のような課題が生じてしまう。
すなわち、半導体チップＣＰ１０１搭載用のダイパッドＤＰ１０１と、半導体チップＣＰ１０２搭載用のダイパッドＤＰ１０２とがそれぞれ必要になり、ダイパッドＤＰ１０１とダイパッドＤＰ１０２とを封止部ＭＲによって離間させる必要があるため、半導体装置ＰＫＧ１０１の平面寸法が大きくなる。このため、半導体装置ＰＫＧ１０１の小型化には不利となっている。
また、ダイパッドＤＰ１０１用の吊りリードと、ダイパッドＤＰ１０２用の吊りリードとが、封止部ＭＲ内に存在することになるため、吊りリードの数が多い分、リードＬＤの数が減少してしまう。このため、半導体装置ＰＫＧ１０１のピン数（リードＬＤの数）の増加に不利である。また、吊りリードの数が多くなることも、半導体装置ＰＫＧ１０１の平面寸法の増大を招いてしまう。
また、ダイパッドＤＰ１０１とダイパッドＤＰ１０２との間に挟まれた部分の封止部ＭＲに応力が発生してクラックが生じる虞がある。これは、半導体装置ＰＫＧ１０１の信頼性の低下を招いてしまう。
図２０は、本発明者が検討した第２検討例の半導体装置（半導体パッケージ）ＰＫＧ２０１の断面図であり、上記図６および上記図１９に相当する断面図が示されている。
第２検討例の半導体装置ＰＫＧ２０１では、半導体チップＣＰ１に相当する半導体チップＣＰ２０１と、半導体チップＣＰ２に相当する半導体チップＣＰ２０２とを、共通のダイパッドＤＰ２０１上に搭載している。なお、ダイパッドＤＰ２０１の厚さは均一であり、ダイパッドＤＰ２０１における半導体チップＣＰ２０１が搭載されている部分の厚さＴ２０１は、ダイパッドＤＰ２０１における半導体チップＣＰ２０２が搭載されている部分の厚さＴ２０２と同じである（すなわちＴ２０１＝Ｔ２０２）。なお、このダイパッドＤＰ２０１の厚さＴ２０１，Ｔ２０２は、本実施の形態のダイパッドＤＰの厚肉部ＤＰ２の厚さＴ２と同じに設定されている。
半導体チップＣＰ２０１，ＣＰ２０２を共通のダイパッドＤＰ２０１上に搭載したことにより、図２０に示される第２検討例の半導体装置ＰＫＧ２０１は、図１９に示される第１検討例の半導体装置ＰＫＧ１０１に比べて、平面寸法を小さくすることができるため、半導体装置の小型化を図ることができる。また、図１９に示される第１検討例の半導体装置ＰＫＧ１０１に比べて、図２０に示される第２検討例の半導体装置ＰＫＧ２０１は、吊りリードの数を少なくすることができる。このため、半導体装置ＰＫＧ２０１のピン数（リードＬＤの数）を増加させることができる。また、図１９に示される第１検討例の半導体装置ＰＫＧ１０１で生じ得る、ダイパッドＤＰ１０１とダイパッドＤＰ１０２との間に挟まれた部分の封止部ＭＲにクラックが発生する懸念が、図２０に示される第２検討例の半導体装置ＰＫＧ２０１では無くなるので、半導体装置ＰＫＧ２０１の信頼性を向上させることができる。
しかしながら、このような第２検討例の半導体装置ＰＫＧ２０１においては、次のような課題が生じてしまう。
すなわち、共通のダイパッドＤＰ２０１上に、半導体チップＣＰ２０１と半導体チップＣＰ２０２とが並んで配置されている場合、半導体チップＣＰ２０１で生じた熱が、ダイパッドＤＰ２０１を通じて半導体チップＣＰ２０２に伝導してしまう。このため、半導体チップＣＰ２０１で生じた熱の影響を、半導体チップＣＰ２０２が受けやすくなってしまう。
図２０には、第２検討例の半導体装置ＰＫＧ２０１において、半導体チップＣＰ２０１で生じた熱の主とした伝導経路ＨＫ２０１，ＨＫ２０２を矢印で示してある。伝導経路ＨＫ２０１は、半導体チップＣＰ２０１から接合材ＢＤ１を介してダイパッドＤＰ２０１に伝わった熱が、ダイパッドＤＰ２０１内を下方向に伝導して、ダイパッドＤＰの下面から半導体装置ＰＫＧ２０１の外部（例えば半導体装置ＰＫＧ２０１を実装した実装基板など）へ放熱される経路である。伝導経路ＨＫ２０２は、半導体チップＣＰ２０１から接合材ＢＤ１を介してダイパッドＤＰ２０１に伝わった熱が、ダイパッドＤＰ２０１内を横方向に伝導して、半導体チップＣＰ２０２側に伝導する経路である。この伝導経路ＨＫ２０２で伝わった熱は、ダイパッドＤＰ２０１から接合材ＢＤ２を介して半導体チップＣＰ２０２に伝わり、半導体チップＣＰ２０２の温度上昇を招いてしまう。
ここで、半導体チップＣＰ２０１は、上記半導体チップＣＰ１に相当するものであり、大電流が流れるパワートランジスタを内蔵しているため、発熱量が大きい。それに対して、半導体チップＣＰ２０２は、上記半導体チップＣＰ２に相当するものであり、半導体チップＣＰ２０１を制御する半導体チップであり、そのようなパワートランジスタを内蔵しておらず、半導体チップＣＰ２０１に流れる電流に比べて、半導体チップＣＰ２０２に流れる電流は小さい。このため、半導体チップＣＰ２０２の発熱量は、半導体チップＣＰ２０１の発熱量より小さい。このため、半導体チップＣＰ２０２は、自身が発生する熱量はそれほど大きくないため、自身の発熱による温度上昇はそれほど大きくないが、半導体チップＣＰ２０１からダイパッドＤＰ２０１を通じて半導体チップＣＰ２０２側に伝導された熱（上記伝導経路ＨＫ２０２で伝導された熱）により、温度が余分に上昇してしまうため、半導体チップＣＰ２０２の温度はかなり上昇してしまう。すなわち、図１９の第１検討例の半導体装置ＰＫＧ１０１の場合は、半導体チップＣＰ１０１を搭載したダイパッドＤＰ１０１と、半導体チップＣＰ１０２を搭載したダイパッドＤＰ１０２とが、封止部ＭＲを介して分離されているため、半導体チップＣＰ１０２は、半導体チップＣＰ１０１の発熱の影響をそれほど受けずに済み、半導体チップＣＰ１０２の温度上昇は、あまり大きくはなかった。しかしながら、図２０の第２検討例の半導体装置ＰＫＧ２０１の場合は、半導体チップＣＰ２０１と半導体チップＣＰ２０２とを共通のダイパッドＤＰ２０１上に搭載したため、上記伝導経路ＨＫ２０２での熱伝導が生じてしまい、半導体チップＣＰ２０２は、ダイパッドＤＰ２０１を通じて、半導体チップＣＰ２０１の発熱の影響を受けやすくなる。このため、半導体チップＣＰ２０２の温度上昇が促進されてしまうのである。従って、図２０の第２検討例の半導体装置ＰＫＧ２０１の場合は、半導体チップＣＰ２０１の発熱に起因して、半導体チップＣＰ２０２の温度が上昇してしまう。半導体チップＣＰ２０２の温度上昇は、半導体装置ＰＫＧ２０１の信頼性や性能の低下につながるため、できるだけ抑制することが望ましい。
＜主要な特徴と効果について＞
本実施の形態の半導体装置ＰＫＧは、ダイパッドＤＰ（チップ搭載部）と、ダイパッドＤＰ上に搭載された半導体チップＣＰ１（第１半導体チップ）および半導体チップＣＰ２（第２半導体チップ）と、半導体チップＣＰ１、半導体チップＣＰ２、およびダイパッドＤＰの少なくとも一部を封止する封止部ＭＲ（封止体）と、を備えている。
ここで、半導体チップＣＰ１は、パワートランジスタを含む半導体チップ（第１半導体チップ）であり、半導体チップＣＰ２は、半導体チップＣＰ１（第１半導体チップ）を制御する半導体チップ（第２半導体チップ）である。別の見方をすると、半導体チップＣＰ１（第１半導体チップ）の動作時の発熱量は、半導体チップＣＰ２（第２半導体チップ）の動作時の発熱量より大きい。
本実施の形態の主要な特徴のうちの一つは、ダイパッドＤＰ（チップ搭載部）における半導体チップＣＰ１が搭載されている部分（第１部分）の厚さは、ダイパッドＤＰ（チップ搭載部）における半導体チップＣＰ２が搭載されている部分（第２部分）の厚さより薄いことである。これにより、半導体チップＣＰ１の発熱に起因して、半導体チップＣＰ２の温度が上昇してしまうのを抑制または防止することができ、半導体装置ＰＫの信頼性や性能を向上させることができる。以下、具体的に説明する。
本実施の形態では、ダイパッドＤＰの厚さは均一ではなく、ダイパッドＤＰは、厚さが厚い部分である厚肉部ＤＰ２と、厚さが薄い部分である薄肉部ＤＰ１と、が一体的に形成されている。ここで、ダイパッドＤＰの厚肉部ＤＰ２の厚さＴ２は、ダイパッドＤＰの薄肉部ＤＰ１の厚さＴ１より厚い（Ｔ２＞Ｔ１）。言い換えると、ダイパッドＤＰの薄肉部ＤＰ１の厚さＴ１は、ダイパッドＤＰの厚肉部ＤＰ２の厚さＴ２より薄い（Ｔ２＞Ｔ１）。なお、厚さＴ２は、ダイパッドＤＰの厚肉部ＤＰ２における、半導体チップＣＰ２搭載面に略垂直な方向の厚み（寸法）に対応している。また、厚さＴ１は、ダイパッドＤＰの薄肉部ＤＰ１における、半導体チップＣＰ１搭載面に略垂直な方向の厚み（寸法）に対応している。
半導体チップＣＰ１は、ダイパッドＤＰの薄肉部ＤＰ１上に接合材ＢＤ１を介して搭載され、半導体チップＣＰ２は、ダイパッドＤＰの厚肉部ＤＰ２上に接合材ＢＤ２を介して搭載されている。これにより、上述のように、ダイパッドＤＰにおける半導体チップＣＰ１が搭載されている部分（半導体チップＣＰ１の直下の薄肉部ＤＰ１に対応）の厚さ（厚さＴ１に対応）は、ダイパッドＤＰにおける半導体チップＣＰ２が搭載されている部分（半導体チップＣＰ２の直下の厚肉部ＤＰ２に対応）の厚さ（厚さＴ２に対応）より薄くなる。
上記図６には、本実施の形態の半導体装置ＰＫＧにおいて、半導体チップＣＰ１で生じた熱の主とした伝導経路ＨＫ１，ＨＫ２を矢印で示してある。伝導経路ＨＫ１は、上記伝導経路ＨＫ２０１に対応する伝導経路であり、半導体チップＣＰ１から接合材ＢＤ１を介してダイパッドＤＰ（薄肉部ＤＰ１）に伝わった熱が、ダイパッドＤＰ（薄肉部ＤＰ１）内を下方向に伝導して、ダイパッドＤＰ（薄肉部ＤＰ１）の下面から半導体装置ＰＫＧの外部（例えば半導体装置ＰＫＧを実装した実装基板など）へ放熱される経路である。伝導経路ＨＫ２は、半導体チップＣＰ１から接合材ＢＤ１を介してダイパッドＤＰ（薄肉部ＤＰ１）に伝わった熱が、ダイパッドＤＰ内を横方向に伝導して、半導体チップＣＰ２側（半導体チップＣＰ２直下の厚肉部ＤＰ２側）に伝導する経路である。この伝導経路ＨＫ２で伝わった熱は、ダイパッドＤＰ（半導体チップＣＰ２直下の厚肉部ＤＰ２）から接合材ＢＤ２を介して半導体チップＣＰ２に伝わることにより、半導体チップＣＰ２の温度上昇を招き、半導体チップＣＰ２の動作を不安定にする場合がある。
上記図２０の第２検討例の半導体装置ＰＫＧ２０１では、半導体チップＣＰ２０１の直下のダイパッドＤＰ２０１の厚さＴ２０１がある程度大きい。このため、半導体装置ＰＫＧ２０１を実装基板などに実装した際に、半導体装置ＰＫＧ２０１内の半導体チップＣＰ２０１と、実装基板との間の熱抵抗が比較的大きくなる。これにより、上記伝導経路ＨＫ２０１の熱伝導はある程度抑制されてしまい、上記伝導経路ＨＫ２０２の熱伝導が大きくなってしまう。このため、半導体チップＣＰ１で生じた熱が、上記伝導経路ＨＫ２０２を経由して半導体チップＣＰ２０２に伝わりやすく、半導体チップＣＰ２０２の温度上昇が促進されてしまう。
それに対して、本実施の形態では、ダイパッドＤＰは、厚さが厚い厚肉部ＤＰ２と、厚さが薄い薄肉部ＤＰ１とを有しており、厚さが薄い薄肉部ＤＰ１上に半導体チップＣＰ１を搭載しているため、ダイパッドＤＰにおける半導体チップＣＰ１が搭載されている部分の厚さ、すなわち、半導体チップＣＰ１の直下に位置する部分のダイパッドＤＰの厚さ（Ｔ１）を薄くすることができる。このため、半導体装置ＰＫＧを実装基板などに実装した際に、半導体装置ＰＫＧ内の半導体チップＣＰ１と実装基板との間の熱抵抗を小さくすることができるので、上記伝導経路ＨＫ１の熱伝導を促進させることができ、その分、上記伝導経路ＨＫ２の熱伝導を抑制することができる。
すなわち、半導体チップＣＰ１で生じた熱を、上記伝導経路ＨＫ１を速やかに伝導させて、半導体装置ＰＫＧの外部に放熱させるためには、実装基板と半導体装置ＰＫＧ内の半導体チップＣＰ１との間の熱抵抗を小さくすることが有効であり、従って、半導体チップＣＰ１の直下に位置する部分のダイパッドＤＰの厚さ（Ｔ１）を薄くすることが有効である。また、半導体チップＣＰ１で生じた熱を、上記伝導経路ＨＫ１を速やかに伝導させて、半導体装置ＰＫＧの外部に放熱させることができれば、その分、半導体チップＣＰ１で生じた発熱量のうち、半導体チップＣＰ１から上記伝導経路ＨＫ２を経由して半導体チップＣＰ２の直下のダイパッドＤＰに伝わる熱量を小さくすることができる。このため、半導体チップＣＰ１の直下に位置する部分のダイパッドＤＰの厚さ（Ｔ１）を薄くすることは、半導体チップＣＰ１で生じた熱を、上記伝導経路ＨＫ１を速やかに伝導させて半導体装置ＰＫＧの外部に放熱させることにつながるとともに、半導体チップＣＰ１から上記伝導経路ＨＫ２を経由して半導体チップＣＰ２の直下のダイパッドＤＰに伝わる熱量を小さくすることにつながる。
一方、半導体チップＣＰ２の直下のダイパッドＤＰ（厚肉部ＤＰ２）は、半導体チップＣＰ２の熱浴（ヒートシンク）としても機能することができる。このため、半導体チップＣＰ１から上記伝導経路ＨＫ２を経由して半導体チップＣＰ２の直下のダイパッドＤＰ（厚肉部ＤＰ２）に伝わる熱量が同じであれば、半導体チップＣＰ２の直下のダイパッドＤＰ（厚肉部ＤＰ２）の熱容量が大きいほど、半導体チップＣＰ２の直下のダイパッドＤＰ（厚肉部ＤＰ２）の温度上昇は少なくて済み、従って、半導体チップＣＰ２の温度上昇も少なくて済む。ここで、半導体チップＣＰ２の直下のダイパッドＤＰ（厚肉部ＤＰ２）の厚さ（Ｔ２）が厚いほど、半導体チップＣＰ２の直下のダイパッドＤＰ（厚肉部ＤＰ２）の熱容量は大きくなる。このため、半導体チップＣＰ２の直下のダイパッドＤＰ（厚肉部ＤＰ２）の厚さ（Ｔ２）が厚いほど、半導体チップＣＰ２の直下のダイパッドＤＰ（厚肉部ＤＰ２）の温度上昇は少なくて済み、従って、半導体チップＣＰ２の温度上昇も少なくて済む。
つまり、半導体チップＣＰ１の直下に位置する部分のダイパッドＤＰ（薄肉部ＤＰ１）の厚さ（Ｔ１）を薄くすることは、上記伝導経路ＨＫ１の熱伝導を促進させ、上記伝導経路ＨＫ２の熱伝導を抑制するように作用する。そして、半導体チップＣＰ２の直下のダイパッドＤＰ（厚肉部ＤＰ２）の厚さ（Ｔ２）を厚くすることは、上記伝導経路ＨＫ２で伝導された熱量による半導体チップＣＰ２の温度上昇を、抑制するように作用する。半導体チップＣＰ１で生じた熱に起因した半導体チップＣＰ２の温度上昇を抑制するためには、上記厚さＴ１を薄くして上記伝導経路ＨＫ２の熱伝導を抑制することと、上記厚さＴ２を厚くして半導体チップＣＰ２の直下のダイパッドＤＰ（厚肉部ＤＰ２）の熱容量を大きくすることとが、有効である。本実施の形態では、半導体チップＣＰ１の直下に位置する部分のダイパッドＤＰ（薄肉部ＤＰ１）の厚さ（Ｔ１）を薄くし、かつ、半導体チップＣＰ２の直下のダイパッドＤＰ（厚肉部ＤＰ２）の厚さ（Ｔ２）を厚くする。これにより、半導体チップＣＰ１から上記伝導経路ＨＫ２で半導体チップＣＰ２の直下のダイパッドＤＰ（厚肉部ＤＰ２）に伝導された熱量を少なくするとともに、半導体チップＣＰ２の直下のダイパッドＤＰ（厚肉部ＤＰ２）の熱容量が大きいことで、上記伝導経路ＨＫ２で伝導された熱量による半導体チップＣＰ２の温度上昇を抑制することができる。
上記図２０の第２検討例の半導体装置ＰＫＧ２０１では、ダイパッドＤＰ２０１の厚さは均一であり、半導体チップＣＰ２０１の直下に位置する部分のダイパッドＤＰ２０１の厚さＴ２０１と、半導体チップＣＰ２０２の直下に位置する部分のダイパッドＤＰ２０１の厚さＴ２０２と同じである（Ｔ２０１＝Ｔ２０２）。この場合、半導体チップＣＰ２０１の直下に位置する部分のダイパッドＤＰ２０１の厚さＴ２０１が厚ければ、半導体チップＣＰ２０１から上記伝導経路ＨＫ２０２を経由して半導体チップＣＰ２０２の直下のダイパッドＤＰ２０１に伝わる熱量もある程度大きくなり、それゆえ半導体チップＣＰ２０２の温度上昇もある程度大きくなる。
ここで、上記図２０の第２検討例の半導体装置ＰＫＧ２０１において、ダイパッドＤＰ２０１の厚さは均一にしたまま、ダイパッドＤＰ２０１の厚さを薄くする場合を仮定する。この場合、Ｔ２０１＝Ｔ２０２の関係が維持されているため、半導体チップＣＰ２０１の直下に位置する部分のダイパッドＤＰ２０１の厚さＴ２０１だけでなく、半導体チップＣＰ２０２の直下に位置する部分のダイパッドＤＰ２０１の厚さＴ２０２も薄くなる。この場合、半導体チップＣＰ２０１の直下に位置する部分のダイパッドＤＰ２０１の厚さＴ２０１が薄いことで、上記伝導経路ＨＫ２０１の熱伝導を促進させ、上記伝導経路ＨＫ２０２の熱伝導を抑制することができ、従って、半導体チップＣＰ２０１から上記伝導経路ＨＫ２０２を経由して半導体チップＣＰ２０２の直下のダイパッドＤＰ２０１に伝わる熱量を小さくすることができる。しかしながら、この場合、半導体チップＣＰ２０２の直下に位置する部分のダイパッドＤＰ２０１の厚さＴ２０２も薄くなっており、この厚さＴ２０２が薄い構造は、半導体チップＣＰ２０２の直下のダイパッドＤＰ２０１の熱容量が小さく、半導体チップＣＰ２０２の直下のダイパッドＤＰ２０１に熱が伝わると、半導体チップＣＰ２０２の温度が上昇しやすい構造である。このため、厚さＴ２０１を薄くして、半導体チップＣＰ２０１から上記伝導経路ＨＫ２０２を経由して半導体チップＣＰ２０２の直下のダイパッドＤＰ２０１に伝わる熱量を少なくしても、厚さＴ２０２が薄いことで半導体チップＣＰ２０２が温度上昇しやすい構造になっているため、半導体チップＣＰ２０１の温度上昇を抑制する効果は、得られないか、得られたとしても、小さなものとなる。
それに対して、本実施の形態では、半導体チップＣＰ１の直下に位置する部分のダイパッドＤＰの厚さ（Ｔ１）を、半導体チップＣＰ２の直下に位置する部分のダイパッドＤＰの厚さ（Ｔ２）より薄くしている。言い換えると、半導体チップＣＰ２の直下に位置する部分のダイパッドＤＰの厚さ（Ｔ２）を、半導体チップＣＰ１の直下に位置する部分のダイパッドＤＰの厚さ（Ｔ１）より厚くしている。このため、半導体チップＣＰ１の直下に位置する部分のダイパッドＤＰの厚さ（Ｔ１）を薄くし、かつ、半導体チップＣＰ２の直下に位置する部分のダイパッドＤＰの厚さ（Ｔ２）を厚くすることができる。厚さＴ１を薄くしたことにより、上記伝導経路ＨＫ２の熱伝導を抑制できる構造が得られ、厚さＴ２を厚くしたことにより、半導体チップＣＰ２の直下のダイパッドＤＰ（厚肉部ＤＰ２）の熱容量を大きくして、半導体チップＣＰ２０２が温度上昇しにくい構造が得られる。これにより、半導体チップＣＰ１から上記伝導経路ＨＫ２を経由して半導体チップＣＰ２の直下のダイパッドＤＰ（厚肉部ＤＰ２）に伝わる熱量を少なくすることができるとともに、その熱量によって半導体チップＣＰ２の温度が上昇するのを抑制することができる。従って、半導体チップＣＰ１で生じた熱に起因した半導体チップＣＰ２の温度上昇を抑制することができる。これにより、半導体装置ＰＫＧの動作時の半導体チップＣＰ２の温度上昇を抑制または防止することができ、半導体装置ＰＫＧの信頼性や性能を向上させることができる。
本実施の形態の他の特徴について、更に説明する。
本実施の形態では、上述のように、ダイパッドＤＰにおける半導体チップＣＰ１が搭載されている部分の厚さ（Ｔ１）は、ダイパッドＤＰにおける半導体チップＣＰ２が搭載されている部分の厚さ（Ｔ２）より薄い。更に、本実施の形態では、ダイパッドＤＰにおける半導体チップＣＰ１が搭載されている部分の厚さ（Ｔ１）は、ダイパッドＤＰにおける半導体チップＣＰ２が搭載されている部分の厚さ（Ｔ２）の５０％以下（Ｔ１≦Ｔ２×０．５）であれば、より好ましい。これにより、半導体チップＣＰ１で生じた熱に起因した半導体チップＣＰ２の温度上昇を抑制する効果を、より的確に得ることができる。
また、ダイパッドＤＰの薄肉部ＤＰ１の厚さ（Ｔ１）を薄くし過ぎると、ダイパッドＤＰの強度が低下し、半導体装置ＰＫＧの製造工程が行いにくくなる虞がある。このため、ダイパッドＤＰにおける半導体チップＣＰ１が搭載されている部分の厚さ（Ｔ１）は、ダイパッドＤＰにおける半導体チップＣＰ２が搭載されている部分の厚さ（Ｔ２）の２０％以上（Ｔ１≧Ｔ２×０．２）であれば、より好ましい。
また、ダイパッドＤＰにおける半導体チップＣＰ２が搭載されている部分の厚さ（Ｔ２）、すなわち、ダイパッドＤＰの厚肉部ＤＰ２の厚さＴ２は、リードＬＤの厚さＴ３と同じであることが、好ましい。これにより、半導体装置ＰＫＧを製造するのに用いる上記リードフレームＬＦを作製しやすくなる。このため、半導体装置ＰＫＧを製造しやすくなり、また、半導体装置の製造コストの低減を図ることができる。なお、リードＬＤの厚さＴ３は、上記図６〜図８に示されている。
すなわち、半導体装置ＰＫＧを製造する際には、半導体装置ＰＫＧ製造用の上記リードフレームＬＦが用いられる。リードフレームＬＦにおいては、ダイパッドＤＰと複数の吊りリードＴＬと複数のリードＬＤとフレーム枠とが、一体的に連結されている。このリードフレームＬＦは、金属板などの板状の部材を加工して作製することができる。リードフレームＬＦを作製する際には、リードフレームＬＦの元となる金属板のうち、ダイパッドＤＰの薄肉部ＤＰ１となる部分を、エッチングまたはプレス加工などの手法を用いて薄くすれば、厚さが薄い薄肉部ＤＰ１と、厚さが厚い厚肉部ＤＰ２とを一体的に有したダイパッドＤＰを容易かつ的確に形成することができる。その場合、ダイパッドＤＰの厚肉部ＤＰ２とリードＬＤとは、リードフレームＬＦの元となる金属板の厚さとほぼ同じ厚さを有したものとなり、従って、ダイパッドＤＰの厚肉部ＤＰ２の厚さ（Ｔ２）とリードＬＤの厚さ（Ｔ３）とは、ほぼ同じになる。このため、ダイパッドＤＰの場合は、の厚肉部ＤＰ２の厚さＴ２が、リードＬＤの厚さＴ３と同じであれば、半導体装置ＰＫＧを製造するのに用いるリードフレームＬＦを作製しやすくなる。
図２１および図２２は、本実施の形態の半導体装置ＰＫＧの第１変形例を示す平面図（図２１）および断面図（図２２）であり、それぞれ上記図４および図６に対応するものである。なお、以下では、理解を簡単にするために、第１変形例の半導体装置ＰＫＧを、符号ＰＫＧ１を付して半導体装置ＰＫＧ１と称することとする。
図２１においては、封止部ＭＲ、ワイヤＢＷおよび半導体チップＣＰ１，ＣＰ２を透視（省略）したときの第１変形例の半導体装置ＰＫＧ１の上面側の平面透視図が示されおり、封止部ＭＲの外周の位置を点線で示してある。また、図２１のＡ−Ａ線の位置での半導体装置ＰＫＧ１の断面が、図２２にほぼ対応している。なお、図２１は、平面図であるが、理解を簡単にするために、ダイパッドＤＰの薄肉部ＤＰ１にドットのハッチングを付し、また、半導体チップＣＰ１，ＣＰ２の各搭載位置を二点鎖線で示してある。
図２１および図２２に示される第１変形例の半導体装置ＰＫＧ１が、上記図１〜図１０に示される半導体装置ＰＫＧと相違しているのは、図２１および図２２に示される第１変形例の半導体装置ＰＫＧ１の場合は、ダイパッドＤＰに関して、平面視において、薄肉部ＤＰ１が、周囲を厚肉部ＤＰ２で囲まれていることである。すなわち、図２１および図２２に示される第１変形例の半導体装置ＰＫＧ１の場合は、ダイパッドＤＰにおいて、薄肉部ＤＰ１は、窪み部（凹部）となっている。それ以外は、図２１および図２２に示される第１変形例の半導体装置ＰＫＧ１も、上記図１〜図１０に示される半導体装置ＰＫＧとほぼ同様の構成を有している。
上記図３の場合は、平面視において、ダイパッドＤＰにおける厚肉部ＤＰ２と薄肉部ＤＰ１とは、互いに隣り合っており、厚肉部ＤＰ２と薄肉部ＤＰ１との境界（ダイパッドＤＰの辺ＤＨ２から辺ＤＨ４に達する境界線）を挟んで、一方の側の全体が厚肉部ＤＰ２となっており、他方の側の全体が薄肉部ＤＰ１となっている。このため、ダイパッドＤＰにおいて、薄肉部ＤＰ１は厚肉部ＤＰ２に囲まれてはおらず、薄肉部ＤＰ１は、ダイパッドＤＰの辺ＤＨ１，ＤＨ２，ＤＨ４に到達し、厚肉部ＤＰ２は、ダイパッドＤＰの辺ＤＨ２，ＤＨ３，ＤＨ４に到達している。
一方、図２１および図２２に示される第１変形例の場合は、平面視において、薄肉部ＤＰ１が、周囲を厚肉部ＤＰ２で囲まれており、従って、平面視において、ダイパッドＤＰの外周部（周縁部）は、厚肉部ＤＰ２で構成されている。
なお、平面視において、半導体チップＣＰ１搭載領域は、薄肉部ＤＰ１に内包され、半導体チップＣＰ２搭載領域は、厚肉部ＤＰ２に内包されていることは、図２１および図２２に示される第１変形例の半導体装置ＰＫＧ１と、上記図１〜図１０に示される半導体装置ＰＫＧとで共通である。
図２１および図２２に示される第１変形例の半導体装置ＰＫＧ１は、上記図１〜図１０に示される半導体装置ＰＫＧで得られる効果に加えて、更に次のような効果も得ることができる。すなわち、図２１および図２２に示される第１変形例の場合は、ダイパッドＤＰの外周部は、厚肉部ＤＰ２で構成されているため、ダイパッドＤＰの強度を高めることができる。これにより、半導体装置ＰＫＧの製造工程を行いやすくなる。
図２３は、本実施の形態の半導体装置ＰＫＧの第２変形例を示す部分拡大断面図であり、上記図１０に対応するものである。なお、以下では、理解を簡単にするために、第２変形例の半導体装置ＰＫＧを、符号ＰＫＧ２を付して半導体装置ＰＫＧ２と称することとする。
なお、上記図１０と同様に、図２３においても、ダイパッドＤＰと、ダイパッドＤＰ上に接合材ＢＤ１を介して搭載された半導体チップＣＰ１と、ダイパッドＤＰ上に接合材ＢＤ２を介して搭載された半導体チップＣＰ２とが示されているが、ワイヤＢＷ、リードＬＤおよび封止部ＭＲについては、図示を省略している。
図２３に示される第２変形例の半導体装置ＰＫＧ２が、上記図１〜図１０に示される半導体装置ＰＫＧと相違しているのは、次の２つの点である。
一点目は、図２３に示される第２変形例の半導体装置ＰＫＧ２においては、半導体チップＣＰ１の厚さＴ４が、半導体チップＣＰ２の厚さＴ５より薄いことである（Ｔ４＜Ｔ５）。すなわち、上記図１〜図１０の半導体装置ＰＫＧの場合は、半導体チップＣＰ１の厚さが、半導体チップＣＰ２の厚さとほぼ同じであったが、図２３の第２変形例の半導体装置ＰＫＧ２の場合は、半導体チップＣＰ１を薄型化することにより、半導体チップＣＰ１の厚さＴ４を、半導体チップＣＰ２の厚さＴ５より薄くしている。このため、図２３の第２変形例の半導体装置ＰＫＧ２の場合は、半導体チップＣＰ２の厚さＴ５は、半導体チップＣＰ１の厚さＴ４より厚くなっている。
二点目は、図２３に示される第２変形例の半導体装置ＰＫＧ２においては、半導体チップＣＰ２をダイパッドＤＰ（厚肉部ＤＰ２）に接合する接合材ＢＤ２（第２接合層）の厚さＴ７が、半導体チップＣＰ１をダイパッドＤＰ（薄肉部ＤＰ１）に接合する接合材ＢＤ１（第１接合層）の厚さＴ６より厚いことである（Ｔ７＞Ｔ６）。すなわち、上記図１〜図１０の半導体装置ＰＫＧの場合は、半導体チップＣＰ２を接合する接合材ＢＤ２の厚さと、半導体チップＣＰ１を接合する接合材ＢＤ１の厚さとが、ほぼ同じであったが、図２３の第２変形例の半導体装置ＰＫＧ２の場合は、半導体チップＣＰ２を接合する接合材ＢＤ２の厚さ（Ｔ７）を、半導体チップＣＰ１を接合する接合材ＢＤ１の厚さ（Ｔ６）より厚くしている。言い換えると、図２３の第２変形例の半導体装置ＰＫＧ２の場合は、半導体チップＣＰ１を接合する接合材ＢＤ１の厚さ（Ｔ６）を、半導体チップＣＰ２を接合する接合材ＢＤ２の厚さ（Ｔ７）より薄くしている。なお、接合材ＢＤ１の厚さＴ６は、ダイパッドＤＰと半導体チップＣＰ１との間の接合材ＢＤ１の厚さに対応し、接合材ＢＤ２の厚さＴ７は、ダイパッドＤＰと半導体チップＣＰ２との間の接合材ＢＤ２の厚さに対応している。
まず、上記一点目に関する利点について、説明する。
半導体チップＣＰ１は、動作時の発熱量が大きいが、主として半導体チップＣＰ１の表面側（表面付近）で発熱する。これは、半導体チップＣＰ１において、パワートランジスタを構成するトランジスタ素子は、半導体チップＣＰ１を構成する半導体基板（上記半導体基板１に対応）の主面側に形成されているからである。
このため、半導体チップＣＰ１の厚さが厚い場合は、半導体チップＣＰ１の表面側で生じた熱がダイパッドＤＰ（薄肉部ＤＰ１）に伝わりにくくなり、上記伝導経路ＨＫ１で半導体装置ＰＫＧの外部（半導体装置ＰＫＧを実装した実装基板など）に放熱しにくくなる。このため、半導体チップＣＰ１については、厚さ（Ｔ４）を薄くして、半導体チップＣＰ１の表面側（表面付近）で生じた熱を、速やかにダイパッドＤＰ（薄肉部ＤＰ１）に伝導させ、上記伝導経路ＨＫ１で半導体装置ＰＫＧの外部に放熱することが望ましい。
一方、半導体チップＣＰ２については、半導体チップＣＰ１に比べて動作時の発熱量が小さいため、半導体チップＣＰ２からダイパッドＤＰへの熱伝導は、あまり考慮する必要はない。それよりは、半導体チップＣＰ２の厚さ（Ｔ５）を厚くすることにより半導体チップＣＰ２の熱容量を確保し、それによって、半導体チップＣＰ１で生じた熱がダイパッドＤＰを経由して半導体チップＣＰ２に伝わったときに、半導体チップＣＰ２の温度上昇を抑制できるようにすることが望ましい。
このため、図２３に示される第２変形例の半導体装置ＰＫＧ２のように、半導体チップＣＰ１の厚さＴ４が、半導体チップＣＰ２の厚さＴ５より薄ければ（すなわちＴ４＜Ｔ５）、より好ましい。これにより、半導体チップＣＰ１の厚さＴ４を薄くしたことで、半導体チップＣＰ１の表面側で生じた熱を、上記伝導経路ＨＫ１で半導体装置ＰＫＧの外部に放熱しやすくなるとともに、半導体チップＣＰ２の厚さＴ５を厚くしたことで、半導体チップＣＰ２の温度上昇を更に抑制することができるようになる。
次に、上記二点目に関する利点について、説明する。
半導体チップＣＰ１の表面側（表面付近）で生じた熱を、速やかにダイパッドＤＰ（薄肉部ＤＰ１）に伝導させ、上記伝導経路ＨＫ１で半導体装置ＰＫＧの外部に放熱させるためには、接合材ＢＤ１の熱抵抗を小さくすることが有効である。接合材ＢＤ１の厚さＴ６を小さくすれば、接合材ＢＤ１の熱抵抗を小さくすることができる。また、半導体チップＣＰ１で生じた熱が、上記伝導経路ＨＫ２を経由して半導体チップＣＰ２の直下のダイパッドＤＰ（厚肉部ＤＰ２）に伝わったときに、半導体チップＣＰ１の温度上昇を抑えるためには、接合材ＢＤ２の熱抵抗を大きくしてダイパッドＤＰ（厚肉部ＤＰ２）から半導体チップＣＰ２へ熱が伝わりづらくすることが有効である。接合材ＢＤ２の厚さＴ７を厚くすれば、接合材ＢＤ２の熱抵抗を大きくすることができる。
このため、図２３に示される第２変形例の半導体装置ＰＫＧ２のように、接合材ＢＤ１の厚さＴ６が接合材ＢＤ２の厚さＴ７より薄ければ（Ｔ６＜Ｔ７）、より好ましい。これにより、接合材ＢＤ１の厚さＴ６を薄くしたことで、半導体チップＣＰ１の表面側で生じた熱を、上記伝導経路ＨＫ１で半導体装置ＰＫＧの外部に放熱しやすくなるとともに、接合材ＢＤ２の厚さＴ７を厚くしたことで、半導体チップＣＰ２の温度上昇を更に抑制することができるようになる。
なお、図２３に示される第２変形例の半導体装置ＰＫＧ２では、上記一点目（Ｔ４＜Ｔ５の関係）と上記二点目（Ｔ６＜Ｔ７の関係）との両方が成り立っているが、上記一点目（Ｔ４＜Ｔ５の関係）と上記二点目（Ｔ６＞Ｔ７の関係）とのうち、いずれか一方のみが成り立つ場合もあり得る。上記一点目（Ｔ４＜Ｔ５の関係）と上記二点目（Ｔ６＜Ｔ７の関係）とのうち、いずれか一方のみが成り立つ場合でも、上述した効果を得ることができるが、上記一点目（Ｔ４＜Ｔ５の関係）と上記二点目（Ｔ６＜Ｔ７の関係）との両方が成り立てば、その効果は非常に大きなものとなる。
また、上述したように、接合材ＢＤ１については、接合材ＢＤ１自身の熱抵抗を小さくすることが望ましく、それによって、半導体チップＣＰ１で生じた熱を、速やかにダイパッドＤＰ（薄肉部ＤＰ１）に伝導させ、上記伝導経路ＨＫ１で半導体装置ＰＫＧの外部に放熱させることができる。一方、接合材ＢＤ２については、接合材ＢＤ２自身の熱抵抗を大きくすることが望ましく、それによって、ダイパッドＤＰ（厚肉部ＤＰ２）から半導体チップＣＰ２へ熱が伝わりづらくすることができる。このため、接合材ＢＤ１については、熱抵抗を小さくし、一方、接合材ＢＤ２については、熱抵抗を大きくすることが望ましい。熱抵抗は、熱伝導性に依存しており、熱伝導性が高いほど、熱抵抗は低くなる。
このため、上記図１〜図１０の半導体装置ＰＫＧ、上記図２１および図２２の第１変形例の半導体装置ＰＫＧ１および上記図２３の第２変形例の半導体装置ＰＫＧ２のいずれにおいても、接合材ＢＤ１の熱伝導性（熱伝導率）は、接合材ＢＤ２の熱伝導性（熱伝導率）より高いことが好ましい。言い換えると、接合材ＢＤ２の熱伝導性（熱伝導率）は、接合材ＢＤ１の熱伝導性（熱伝導率）より低いことが好ましい。これにより、半導体チップＣＰ１で生じた熱を、上記伝導経路ＨＫ１で半導体装置ＰＫＧの外部に放熱しやすくなるとともに、ダイパッドＤＰから半導体チップＣＰ２への熱伝導を抑制しやすくなり、半導体チップＣＰ２の温度上昇を更に抑制することができるようになる。
熱伝導性と電気伝導性は、関連しており、電気伝導性が高ければ、熱伝導性も高くなり、逆に、電伝導性が低ければ、熱伝導性も低くなる相間関係がある。このため、接合材ＢＤ１として導電性の接合材を用い、かつ、接合材ＢＤ２として絶縁性の接合材を用いた場合には、接合材ＢＤ１の熱伝導性は、接合材ＢＤ２の熱伝導性より高くなるため、上述した効果を得ることができる。
一方、接合材ＢＤ１と接合材ＢＤ２の両方に、導電性の接合材（例えば銀ペーストなど）を用いる場合もあり得る。例えば、半導体チップＣＰ１が、裏面電極を有していない場合は、半導体チップＣＰ１の裏面電極に特定の電圧を供給する必要が無いため、接合材ＢＤ１と接合材ＢＤ２の両方に導電性の接合材を用いることが可能である。また、半導体チップＣＰ１が裏面電極を有している場合であっても、その裏面電極に供給する電位がグランド電位の場合には、接合材ＢＤ１と接合材ＢＤ２の両方に導電性の接合材を用いることが可能である。
しかしながら、接合材ＢＤ１と接合材ＢＤ２の両方に導電性の接合材を用いる場合であっても、接合材ＢＤ１の熱伝導性（熱伝導率）は、接合材ＢＤ２の熱伝導性（熱伝導率）より高いことが好ましい。これにより、半導体チップＣＰ１で生じた熱を、上記伝導経路ＨＫ１で半導体装置ＰＫＧの外部に放熱しやすくなるとともに、ダイパッドＤＰから半導体チップＣＰ２への熱伝導を抑制しやすくなり、半導体チップＣＰ２の温度上昇を更に抑制することができるようになる。
例えば、導電性の接合材として銀（Ａｇ）ペーストを用いる場合、銀ペーストの銀含有率（銀フィラー含有率）を高くすれば、その銀ペーストの熱伝導性は高くなる。このため、接合材ＢＤ１と接合材ＢＤ２の両方に銀ペーストを用いる場合は、接合材ＢＤ１用の銀ペーストにおける銀含有率を、接合材ＢＤ２用の銀ペーストにおける銀含有率より高くすることで、接合材ＢＤ１（接合材ＢＤ１用の銀ペースト）の熱伝導性を、接合材ＢＤ２（接合材ＢＤ２用の銀ペースト）の熱伝導性より高くすることができる。
＜半導体装置の実装構造について＞
次に、本実施の形態の半導体装置ＰＫＧの実装構造について説明する。以下では、上記半導体装置ＰＫＧを配線基板ＰＢ１に実装する場合について説明するが、半導体装置ＰＫＧの代わりに、上記第１変形例の半導体装置ＰＫＧ１または上記第２変形例の半導体装置ＰＫＧ２を用いることもできる。
図２４は、本実施の形態の半導体装置ＰＫＧを実装するための配線基板（実装基板）ＰＢ１を示す平面図であり、配線基板ＰＢ１の上面側の平面図が示されている。図２５は、配線基板ＰＢ１の断面図であり、図２４のＤ−Ｄ線の位置での断面図が、図２５に対応している。図２６は、配線基板ＰＢ１上に半導体装置ＰＫＧを搭載（実装）した構造を示す断面図であり、図２５に対応する断面図（図２４のＤ−Ｄ線の位置での断面図）が示されている。なお、図２４では、配線基板ＰＢ１の上面側のレジスト層ＲＳ１を透視（省略）するとともに、レジスト層ＲＳ１の開口部ＯＰ１，ＯＰ２の位置を点線で示してある。また、図２４においては、配線基板ＰＢ１上に半導体装置ＰＫＧを搭載したときの、半導体装置ＰＫＧに内蔵される半導体チップＣＰ１，ＣＰ２の平面位置を、二点鎖線で示してある。すなわち、配線基板ＰＢ１上に半導体装置ＰＫＧが実装された状態（図２６の状態）では、半導体装置ＰＫＧに内蔵される半導体チップＣＰ１，ＣＰ２は、平面視において、図２４の二点鎖線で示される位置に、存在することになる。
まず、図２４および図２５に示される配線基板ＰＢ１の構造について説明する。
配線基板ＰＢ１は、絶縁性の基材層（絶縁基板）ＢＳと、基材層ＢＳの上面上に形成された導体パターンと、その導体パターンを覆うように基材層ＢＳの上面上に形成されたレジスト層（半田レジスト層）ＲＳ１と、基材層ＢＳの下面上に形成された導体パターンと、その導体パターンを覆うように基材層ＢＳの下面上に形成されたレジスト層（半田レジスト層）ＲＳ２と、を有している。レジスト層ＲＳ１，ＲＳ２は、それぞれ絶縁層とみなすことができる。
基材層ＢＳの上面上に形成された導体パターン、すなわち配線基板ＰＢ１の上面側の導体パターンは、半導体装置ＰＫＧのリードＬＤを接続するための導体パターンＰＴ１と、半導体装置ＰＫＧのダイパッドＤＰを接合するための導体パターンＰＴ２とを含んでいる。導体パターンＰＴ１のうち、半導体装置ＰＫＧのリードＬＤに接合される部分は、レジスト層ＲＳ１の開口部ＯＰ１から露出されているが、それ以外は、レジスト層ＲＳ１で覆われている。開口部ＯＰ１は、平面視において、導体パターンＰＴ１に内包されている。また、導体パターンＰＴ２のうち、外周部は、レジスト層ＲＳ１で覆われているが、外周部以外は、レジスト層ＲＳ１の開口部ＯＰ２から露出されている。開口部ＯＰ２は、平面視において、導体パターンＰＴ２に内包されている。
導体パターンＰＴ１のうち、レジスト層ＲＳ１の開口部ＯＰ１から露出される部分は、半導体装置ＰＫＧのリードＬＤを接続するためのボンディングリード部（電極、端子）とみなすことができる。また、導体パターンＰＴ１のうち、レジスト層ＲＳ１で覆われて、基材層ＢＳの上面上を延在している部分は、配線とみなすことができ、その配線は、ボンディングリード部と一体的に形成されている。
導体パターンＰＴ２のうち、レジスト層ＲＳ１の開口部ＯＰ２から露出される部分は、半導体装置ＰＫＧのダイパッドＤＰを接合するための電極（パッド電極）とみなすことができる。以下では、導体パターンＰＴ２のうち、レジスト層ＲＳ１の開口部ＯＰ２から露出された部分を、電極（パッド電極）ＰＥ１と称することとする。電極ＰＥ１は、レジスト層ＲＳ１で覆われずに露出されており、電極ＰＥ１と開口部ＯＰ２とは、平面視において一致している。
基材層ＢＳの下面上に形成された導体パターン、すなわち配線基板ＰＢ１の下面側の導体パターンは、大面積の導体パターンＰＴ３を含んでいる。導体パターンＰＴ３は、例えば、電源パターンまたはグランドパターンである。
配線基板ＰＢ１の上面側の導体パターンＰＴ２は、複数のビア部ＶＨを介して、配線基板ＰＢ１の下面側の導体パターンＰＴ３に、電気的に接続されている。ビア部ＶＨは、基材層ＢＳに形成されたスルーホール（貫通孔）とそこに埋め込まれた導電体（導体膜）により形成されている。ビア部ＶＨは、配線基板ＰＢ１の上面側の導体パターンＰＴ２と配線基板ＰＢ１の下面側の導体パターンＰＴ３とを電気的に接続するとともに、熱的にも接続しており、サーマルビアとして機能することができる。
次に、配線基板ＰＢ１上に半導体装置ＰＫＧを搭載（実装）した構造について説明する。なお、配線基板とその配線基板上に搭載された半導体装置ＰＫＧとは、種々の電子装置の構成要素となり得るため、配線基板とその配線基板上に搭載された半導体装置ＰＫＧとは、電子装置の一部とみなすことができる。このため、図２６の断面図や後述の図２９の断面図は、配線基板とその配線基板上に搭載された半導体装置ＰＫＧとを有する電子装置の断面図とみなすこともできる。
配線基板ＰＢ１上に半導体装置ＰＫＧを搭載（実装）する場合、図２６に示されるように、半導体装置ＰＫＧのダイパッドＤＰの下面が、配線基板ＰＢ１の電極ＰＥ１（レジスト層ＲＳ１の開口部ＯＰ２から露出される部分の導体パターンＰＴ２）に、導電性の接合材（接合材層、接合層、接着層）ＢＤ３を介して接合されている。これにより、半導体装置ＰＫＧのダイパッドＤＰは、配線基板ＰＢ１の電極ＰＥ１（導体パターンＰＴ２）と、導電性の接合材ＢＤ３を介して電気的に接続されている。また、半導体装置ＰＫＧの各リードＬＤのアウタリード部の下面が、配線基板ＰＢ１の導体パターンＰＴ１のボンディングリード部（レジスト層ＲＳ１の開口部ＯＰ１から露出される部分の導体パターンＰＴ１）に、導電性の接合材（接合材層、接合層、接着層）ＢＤ４を介して接合されている。これにより、半導体装置ＰＫＧの各リードＬＤは、配線基板ＰＢ１の導体パターンＰＴ１のボンディングリード部と、導電性の接合材ＢＤ４を介して電気的に接続されている。接合材ＢＤ３，ＢＤ４は、好ましくは半田である。
このように、半導体装置ＰＫＧは、配線基板ＰＢ１上に搭載されて固定される。
半導体装置ＰＫＧの半導体チップＣＰ１で生じた熱は、上記接合材ＢＤ１を介してダイパッドＤＰに伝導され、接合材ＢＤ３を介して配線基板ＰＢ１の上面側の導体パターンＰＴ２に伝導される。すなわち、半導体装置ＰＫＧの半導体チップＣＰ１で生じた熱は、上記伝導経路ＨＫ１で配線基板ＰＢ１の上面側の導体パターンＰＴ２に伝導される。ダイパッドＤＰから配線基板ＰＢ１の上面側の導体パターンＰＴ２に伝導された熱は、更に複数のビア部ＶＨを介して配線基板ＰＢ１の下面側の導体パターンＰＴ３に伝導することができる。
＜半導体装置の実装構造の改善について＞
本発明者の検討によれば、上記図２４〜図２６に示される配線基板ＰＢ１を用いた場合、次のような現象が生じることが分かった。
すなわち、半導体チップＣＰ１で生じた熱が、図２６において矢印で示される伝導経路ＨＫ３で半導体チップＣＰ２に伝わり、それが半導体チップＣＰ２の温度上昇に寄与する虞がある。具体的には、半導体装置ＰＫＧに内蔵されている半導体チップＣＰ１で生じた熱は、上記伝導経路ＨＫ１で半導体装置ＰＫＧのダイパッドＤＰから接合材ＢＤ３や配線基板ＰＢ１の上面側の導体パターンＰＴ２に伝導される。この際、上記伝導経路ＨＫ１で半導体装置ＰＫＧのダイパッドＤＰから接合材ＢＤ３や導体パターンＰＴ２に伝導された熱は、接合材ＢＤ３や導体パターンＰＴ２内で横方向に伝導され、半導体チップＣＰ２の直下に位置する部分の接合材ＢＤ３や導体パターンＰＴ２にも到達する。そして、半導体チップＣＰ２の直下に位置する部分の接合材ＢＤ３や導体パターンＰＴ２から、ダイパッドＤＰに熱が伝わり、その熱が上記接合材ＢＤ２を介して半導体チップＣＰ２に伝わることで、半導体チップＣＰ２の温度が上昇してしまう。つまり、導体パターンＰＴ２と接合材ＢＤ３が、半導体チップＣＰ１で生じた熱が半導体チップＣＰ２に伝導される熱伝導経路として作用してしまうのである。
半導体チップＣＰ１の発熱に起因して半導体チップＣＰ２の温度が上昇してしまうのをできるだけ抑制するためには、半導体装置ＰＫＧを搭載する配線基板（実装基板）の構造を改善することも有効である。半導体装置ＰＫＧを搭載する配線基板として、以下に説明する配線基板（実装基板）ＰＢ２を用いることで、半導体チップＣＰ１の発熱に起因して半導体チップＣＰ２の温度が上昇するのを更に抑制することができる。以下、具体的に説明する。
図２７は、本実施の形態の半導体装置ＰＫＧを実装するための配線基板（実装基板）ＰＢ２を示す平面図であり、配線基板ＰＢ２の上面側の平面図が示されている。図２８は、配線基板ＰＢ２の断面図であり、図２７のＥ−Ｅ線の位置での断面図が、図２８に対応している。図２９は、配線基板ＰＢ２上に半導体装置ＰＫＧを搭載（実装）した構造を示す断面図であり、図２８に対応する断面（図２７のＥ−Ｅ線の位置での断面図）が示されている。図２７〜図２９は、上記図２４〜図２６に相当するものである。なお、図２７では、配線基板ＰＢ２の上面側のレジスト層ＲＳ１を透視（省略）するとともに、レジスト層ＲＳ１の開口部ＯＰ１，ＯＰ２ａ，ＯＰ２ｂの位置を点線で示してある。また、図２７においては、配線基板ＰＢ２上に半導体装置ＰＫＧを搭載したときの、半導体装置ＰＫＧに内蔵される半導体チップＣＰ１，ＣＰ２の平面位置を、二点鎖線で示してある。すなわち、配線基板ＰＢ２上に半導体装置ＰＫＧが実装された状態（図２９の状態）では、半導体装置ＰＫＧに内蔵される半導体チップＣＰ１，ＣＰ２は、平面視において、図２７の二点鎖線で示される位置に、存在することになる。また、図３０は、ビア部ＶＨの形成位置を示すための、配線基板ＰＢ２の上面側の平面図であり、レジスト層ＲＳ１を透視（省略）して導体パターンＰＴ１，ＰＴ２ａ，ＰＴ２ｂを示すとともに、ビア部ＶＨの形成位置も一緒に示してある。
まず、図２７および図２８に示される配線基板ＰＢ２の構造について説明する。
配線基板ＰＢ２が、上記配線基板ＰＢ１と主として相違しているのは、上記配線基板ＰＢ１の上面側の導体パターンＰＴ２を、配線基板ＰＢ２では、導体パターンＰＴ２ａおよび導体パターンＰＴ２ｂに分割していることである。
配線基板ＰＢ２は、絶縁性の基材層（絶縁基板）ＢＳと、基材層ＢＳの上面上に形成された導体パターンと、その導体パターンを覆うように基材層ＢＳの上面上に形成されたレジスト層（半田レジスト層）ＲＳ１と、基材層ＢＳの下面上に形成された導体パターンと、その導体パターンを覆うように基材層ＢＳの下面上に形成されたレジスト層（半田レジスト層）ＲＳ２と、を有している。レジスト層ＲＳ１，ＲＳ２は、それぞれ絶縁層とみなすことができる。
基材層ＢＳの上面上に形成された導体パターン、すなわち配線基板ＰＢ２の上面側の導体パターンは、半導体装置ＰＫＧのリードＬＤを接続するための導体パターンＰＴ１と、半導体装置ＰＫＧのダイパッドＤＰを接合するための導体パターンＰＴ２ａ，ＰＴ２ｂとを含んでいる。導体パターンＰＴ１のうち、半導体装置ＰＫＧのリードＬＤに接合される部分は、レジスト層ＲＳ１の開口部ＯＰ１から露出されているが、それ以外は、レジスト層ＲＳ１で覆われている。導体パターンＰＴ１および開口部ＯＰ１については、配線基板ＰＢ２も、上記配線基板ＰＢ１と同様であるので、ここではその繰り返しの説明は省略する。
導体パターンＰＴ２ａと導体パターンＰＴ２ｂとは、つながっておらず、互いに分離されている。すなわち、導体パターンＰＴ２ａと導体パターンＰＴ２ｂとは、別々の独立した導体パターンである。導体パターンＰＴ２ａのうち、外周部は、レジスト層ＲＳ１で覆われているが、外周部以外は、レジスト層ＲＳ１の開口部ＯＰ２ａから露出されている。また、導体パターンＰＴ２ｂのうち、外周部は、レジスト層ＲＳ１で覆われているが、外周部以外は、レジスト層ＲＳ１の開口部ＯＰ２ｂから露出されている。開口部ＯＰ２ａは、平面視において、導体パターンＰＴ２ａに内包されており、また、開口部ＯＰ２ｂは、平面視において、導体パターンＰＴ２ｂに内包されている。開口部ＯＰ２ａと開口部ＯＰ２ｂとは、つながっていない。
導体パターンＰＴ２ａのうち、レジスト層ＲＳ１の開口部ＯＰ２ａから露出される部分は、半導体装置ＰＫＧのダイパッドＤＰを接合するための電極（パッド電極）とみなすことができる。また、導体パターンＰＴ２ｂのうち、レジスト層ＲＳ１の開口部ＯＰ２ｂから露出される部分も、半導体装置ＰＫＧのダイパッドＤＰを接合するための電極（パッド電極）とみなすことができる。以下では、導体パターンＰＴ２ａのうち、レジスト層ＲＳ１の開口部ＯＰ２ａから露出された部分を、電極（パッド電極）ＰＥ１ａと称することとする。また、導体パターンＰＴ２ｂのうち、レジスト層ＲＳ１の開口部ＯＰ２ｂから露出された部分を、電極（パッド電極）ＰＥ１ｂと称することとする。電極ＰＥ１ａは、レジスト層ＲＳ１で覆われずに露出されており、電極ＰＥ１ａと開口部ＯＰ２ａとは、平面視において一致している。また、電極ＰＥ１ｂは、レジスト層ＲＳ１で覆われずに露出されており、電極ＰＥ１ｂと開口部ＯＰ２ｂとは、平面視において一致している。
基材層ＢＳの下面上に形成された導体パターン、すなわち配線基板ＰＢ２の下面側の導体パターンは、大面積の導体パターンＰＴ３を含んでいる。導体パターンＰＴ３は、平面視において、導体パターンＰＴ２を内包している。導体パターンＰＴ３は、例えば、電源電位が供給される電源パターンか、あるいは、グランド電位が供給されるグランドパターンである。半導体チップＣＰ２の裏面電極ＢＥに供給する電位が電源電位の場合は、導体パターンＰＴ３は電源パターンであり、半導体チップＣＰ２の裏面電極ＢＥに供給する電位がグランド電位の場合は、導体パターンＰＴ３はグランドパターンである。導体パターンＰＴ３は、基材層ＢＳの下面のほぼ全体に形成することもできる。
配線基板ＰＢ２の上面側の導体パターンＰＴ２ａは、複数のビア部ＶＨを介して、配線基板ＰＢ２の下面側の導体パターンＰＴ３に、電気的に接続されている。ビア部ＶＨは、基材層ＢＳに形成されたスルーホール（貫通孔）とそこに埋め込まれた導電体（導体膜）により形成されている。配線基板ＰＢ２の上面側の導体パターンＰＴ２ａと配線基板ＰＢ２の下面側の導体パターンＰＴ３とを接続するビア部ＶＨは、導体パターンＰＴ２ａと導体パターンＰＴ３とが平面視において重なる領域に、複数設けられている。ビア部ＶＨは、配線基板ＰＢ２の上面側の導体パターンＰＴ２ａと配線基板ＰＢ２の下面側の導体パターンＰＴ３とを電気的に接続するとともに、熱的にも接続しており、サーマルビアとして機能することができる。
次に、配線基板ＰＢ２上に半導体装置ＰＫＧを搭載（実装）した構造について説明する。
配線基板ＰＢ２上に半導体装置ＰＫＧを搭載（実装）する場合、図２９に示されるように、半導体装置ＰＫＧの各リードＬＤのアウタリード部の下面が、配線基板ＰＢ１の導体パターンＰＴ１のボンディングリード部（レジスト層ＲＳ１の開口部ＯＰ１から露出される部分の導体パターンＰＴ１）に、導電性の接合材（接合材層、接合層、接着層）ＢＤ４を介して接合されている。これにより、半導体装置ＰＫＧの各リードＬＤは、配線基板ＰＢ１の導体パターンＰＴ１のボンディングリード部と、導電性の接合材ＢＤ４を介して電気的に接続されている。この点は、配線基板ＰＢ２を用いた場合（図２９の場合）も、上記配線基板ＰＢ１を用いた場合（図２６の場合）と同様である。
しかしながら、ダイパッドＤＰと配線基板の導体パターンとの接合に関しては、配線基板ＰＢ２を用いた場合（図２９の場合）と、上記配線基板ＰＢ１を用いた場合（図２６の場合）とで、相違している。
すなわち、配線基板ＰＢ２上に半導体装置ＰＫＧを搭載（実装）する場合、図２９に示されるように、半導体装置ＰＫＧのダイパッドＤＰの下面の一部が、配線基板ＰＢ２の電極ＰＥ１ａ（レジスト層ＲＳ１の開口部ＯＰ２ａから露出される部分の導体パターンＰＴ２ａ）に、導電性の接合材（接合材層、接合層、接着層）ＢＤ３ａを介して接合されている。また、半導体装置ＰＫＧのダイパッドＤＰの下面の他の一部が、配線基板ＰＢ２の電極ＰＥ１ｂ（レジスト層ＲＳ１の開口部ＯＰ２ｂから露出される部分の導体パターンＰＴ２ｂ）に、導電性の接合材（接合材層、接合層、接着層）ＢＤ３ｂを介して接合されている。これにより、半導体装置ＰＫＧのダイパッドＤＰは、配線基板ＰＢ２の電極ＰＥ１ａ（導体パターンＰＴ２ａ）に導電性の接合材ＢＤ３ａを介して電気的に接続され、また、配線基板ＰＢ２の電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）に導電性の接合材ＢＤ３ｂを介して電気的に接続される。電極ＰＥ１ａ（導体パターンＰＴ２ａ）と電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）とは、つながっておらず、互いに分離されているため、電極ＰＥ１ａとダイパッドＤＰとを接合する接合材ＢＤ３ａと、電極ＰＥ１ｂとダイパッドＤＰとを接合する接合材ＢＤ３ｂとは、つながっておらず、互いに分離されている。図２９の場合は、ダイパッドＤＰの薄肉部ＤＰ１が接合材ＢＤ３ａを介して電極ＰＥ１ａに接合され、また、ダイパッドＤＰの厚肉部ＤＰ２が、接合材ＢＤ３ｂを介して電極ＰＥ１ｂに接合されている。接合材ＢＤ３ａ，ＢＤ３ｂ，ＢＤ４は、好ましくは半田である。
このように、半導体装置ＰＫＧは、配線基板ＰＢ２上に搭載されて固定される。
半導体装置ＰＫＧを配線基板ＰＢ２上に実装する工程は、例えば次のようにして行うことができる。すなわち、まず、半導体装置ＰＫＧおよび配線基板ＰＢ２を用意してから、配線基板ＰＢ２の電極ＰＥ１ａ上と、電極ＰＥ１ｂ上と、導体パターンＰＴ１のボンディングリード部上とに、導電性接合材として半田ペーストなど供給する。それから、配線基板ＰＢ２上に半導体装置ＰＫＧを配置（搭載）してから、半田リフロー処理を行う。これにより、半田ペーストが溶融、固化して、上記接合材ＢＤ３ａ，ＢＤ３ｂ，ＢＤ４となり、半導体装置ＰＫＧが配線基板ＰＢ２に固定される。
次に、配線基板ＰＢ２上に半導体装置ＰＫＧを搭載した構造の主要な特徴と効果について説明する。
配線基板ＰＢ２は、上面側に形成されかつ互いに分離された電極ＰＥ１ａ（第１電極）および電極ＰＥ１ｂ（第２電極）を有している。そして、チップ搭載部のうち、電極ＰＥ１ａに接合材ＢＤ３ａ（第１導電性接合層）を介して接合された部分（第１部分）上に、半導体チップＣＰ１（第１半導体チップ）が搭載され、チップ搭載部のうち、電極ＰＥ１ｂに接合材ＢＤ３ｂ（第２導電性接合層）を介して接合された部分（第２部分）上に、半導体チップＣＰ２（第２半導体チップ）が搭載されている。すなわち、ダイパッドＤＰの第１部分が、電極ＰＥ１ａに接合材ＢＤ３ａを介して接合され、そのダイパッドＤＰの第１部分上に半導体チップＣＰ１が搭載され、また、ダイパッドＤＰの第２部分が、電極ＰＥ１ｂに接合材ＢＤ３ｂを介して接合され、そのダイパッドＤＰの第２部分上に半導体チップＣＰ２が搭載されている。
このため、半導体装置ＰＫＧ内の半導体チップＣＰ１で生じた熱は、上記接合材ＢＤ１を介してダイパッドＤＰ（薄肉部ＤＰ１）に伝導され、そのダイパッドＤＰ（薄肉部ＤＰ１）から接合材ＢＤ３ａを介して配線基板ＰＢ２の上面側の電極ＰＥ１ａ（導体パターンＰＴ２ａ）に伝導される。すなわち、半導体装置ＰＫＧの半導体チップＣＰ１で生じた熱は、上記伝導経路ＨＫ１で配線基板ＰＢ２の上面側の導体パターンＰＴ２ａに伝導されて放熱される。この電極ＰＥ１ａ（導体パターンＰＴ２ａ）は、電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）とはつながっておらず、分離されており、それに伴い、接合材ＢＤ３ａと接合材ＢＤ３も、つながっておらず、分離されている。このため、ダイパッドＤＰから接合材ＢＤ３ａや電極ＰＥ１ａ（導体パターンＰＴ２ａ）に伝導された熱は、接合材ＢＤ３ｂや電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）には伝導されずに済む。従って、半導体チップＣＰ１で生じた熱が、上記伝導経路ＨＫ３で半導体チップＣＰ２に伝わってしまうのを防止することができる。
つまり、上記配線基板ＰＢ１を用いた場合は、導体パターンＰＴ２と接合材ＢＤ３が、半導体チップＣＰ１で生じた熱が半導体チップＣＰ２に伝導される熱伝導経路として作用してしまう。それに対して、配線基板ＰＢ２を用いた場合は、電極ＰＥ１ａ（導体パターンＰＴ２ａ）と電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）とが分離されていることで、電極ＰＥ１ａ（導体パターンＰＴ２ａ）および電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）や接合材ＢＤ３ａ，ＢＤ３ｂは、半導体チップＣＰ１で生じた熱が半導体チップＣＰ２に伝導される熱伝導経路として作用せずに済む。このため、半導体チップＣＰ１の発熱量のうち、半導体チップＣＰ２の直下のダイパッドＤＰ（厚肉部ＤＰ２）に伝わる熱量を少なくすることができ、従って、半導体チップＣＰ１から半導体チップＣＰ２に伝わる熱量を少なくすることができる。これにより、半導体チップＣＰ１の発熱に起因して半導体チップＣＰ２の温度が上昇するのを更に抑制することができる。従って、配線基板とその配線基板上に搭載した半導体装置を備える電子装置の信頼性や性能を、向上させることができる。
また、配線基板ＰＢ２上に半導体装置ＰＫＧが搭載された構造において、半導体チップＣＰ１，ＣＰ２と電極ＰＥ１ａ，ＰＥ１ｂの平面的な位置関係は、次のようになっていることが好ましい。
すなわち、平面視において、半導体チップＣＰ１は、少なくとも一部が電極ＰＥ１ａと重なり、かつ、電極ＰＥ１ｂとは重なっていないことが好ましく、また、平面視において、半導体チップＣＰ２は、少なくとも一部が電極ＰＥ１ｂと重なり、かつ、電極ＰＥ１ａとは重なっていないことが好ましい。平面視において、半導体チップＣＰ１が電極ＰＥ１ａに内包されていれば、更に好ましく、また、平面視において、半導体チップＣＰ２が電極ＰＥ１ｂに内包されていれば、更に好ましい。
これにより、半導体チップＣＰ１で生じた熱を、半導体チップＣＰ１の直下のダイパッドＤＰを通じて配線基板ＰＢ２の電極ＰＥ１ａ（導体パターンＰＴ２ａ）に的確に伝導させることができるとともに、電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）には伝導されにくくすることができる。また、配線基板ＰＢ２の電極ＰＥ１ａ（導体パターンＰＴ２ａ）に伝導された熱が、半導体チップＣＰ２には伝導されにくくすることができる。従って、半導体チップＣＰ１の発熱に起因して半導体チップＣＰ２の温度が上昇するのを、より的確に抑制することができるようになる。
また、電極ＰＥ１ａ（導体パターンＰＴ２ａ）の平面寸法（面積）は、電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）の平面寸法（面積）より大きいことが好ましい。これにより、半導体チップＣＰ１で生じた熱を、上記伝導経路ＨＫ１で配線基板ＰＢ２の電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）に伝導させやすくなる。
また、電極ＰＥ１ａ（導体パターンＰＴ２ａ）の下に、複数のビア部ＶＨを設け、それら複数のビア部ＶＨを介して、電極ＰＥ１ａ（導体パターンＰＴ２ａ）を、電極ＰＥ１ａ（導体パターンＰＴ２ａ）より下層の導体パターンＰＴ３に電気的に接続することが好ましい。そうすることで、電極ＰＥ１ａ（導体パターンＰＴ２ａ）の下の複数のビア部ＶＨがサーマルビアとして機能することができるため、ダイパッドＤＰから配線基板ＰＢ２の上面側の電極ＰＥ１ａ（導体パターンＰＴ２ａ）に伝導された熱を、複数のビア部ＶＨを介して、電極ＰＥ１ａ（導体パターンＰＴ２ａ）より下層の導体パターンＰＴ３に伝導することができる。これにより、半導体チップＣＰ１から上記伝導経路ＨＫ１で配線基板ＰＢ２の電極ＰＥ１ａ（導体パターンＰＴ２ａ）に伝導させた熱を、配線基板ＰＢ２の下側に伝導させることができるため、上記伝導経路ＨＫ１での熱伝導を促進させることができる。このため、上記伝導経路ＨＫ２の熱伝導を更に抑制しやすくなるため、半導体チップＣＰ１の発熱に起因して半導体チップＣＰ２の温度が上昇するのを、更に抑制することができる。また、半導体チップＣＰ１が裏面電極ＢＥを有している場合は、導体パターンＰＴ３から、複数のビア部ＶＨ、電極ＰＥ１ａ（導体パターンＰＴ２ａ）、接合材ＢＤ３ａ、ダイパッドＤＰおよび上記接合材ＢＤ１を介して、半導体チップＣＰ１の裏面電極ＢＥに所望の電位（例えば電源電位またはグランド電位）を供給することができる。
また、図３０に示されるように、導体パターンＰＴ２ａの下に、多数（複数）のビア部ＶＨを設けることが好ましい。それら多数（複数）のビア部ＶＨは、平面視において、導体パターンＰＴ２ａのほぼ全体にわたって、アレイ状に配列させることができる。また、図２７および図３０を参照すると分かるように、平面視において、半導体チップＣＰ１と重なる位置に、ビア部ＶＨを複数設けることが好ましい。これにより、半導体チップＣＰ１から上記伝導経路ＨＫ１で配線基板ＰＢ２の電極ＰＥ１ａ（導体パターンＰＴ２ａ）に伝導させた熱を、ビア部ＶＨを通じて配線基板ＰＢ２の下側に伝導させやすくなる。
また、半導体チップＣＰ２の発熱量は、半導体チップＣＰ１の発熱量より小さい。このため、配線基板ＰＢ２において、電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）の下には、電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）と導体パターンＰＴ３とを電気的に接続するビア部（ＶＨ）は形成しなくともよい。図２７〜図３０には、電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）の下にビア部（ＶＨ）を設けていない場合が示されている。この場合、配線基板ＰＢ２に設けるビア部（ＶＨ）の数を少なくすることができるため、配線基板ＰＢ２を作製しやすくなる。
しかしながら、半導体チップＣＰ２の温度上昇をできるだけ抑制させるという観点では、電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）の下に、複数のビア部ＶＨを設け、それら複数のビア部ＶＨを介して、電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）を、電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）より下層の導体パターンＰＴ３に電気的に接続することもできる。そうすれば、電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）の下の複数のビア部ＶＨがサーマルビアとして機能することができるため、ダイパッドＤＰから接合材ＢＤ３ｂを介して配線基板ＰＢ２の上面側の電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）に伝導させた熱を、更に複数のビア部ＶＨを介して、下層の導体パターンＰＴ３に伝導することができるようになる。
図３１および図３２には、電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）の下に、複数のビア部ＶＨを設けた場合が示されている。なお、図３１は、配線基板ＰＢ２上に半導体装置ＰＫＧを搭載（実装）した構造を示す断面図であり、上記図２９に対応する断面図である。また、また、図３２は、ビア部ＶＨの形成位置を示すための、配線基板ＰＢ２の上面側の平面図であり、上記図３０に対応するものであり、レジスト層ＲＳ１を透視（省略）して導体パターンＰＴ１，ＰＴ２ａ，ＰＴ２ｂを示すとともに、ビア部ＶＨの形成位置も一緒に示してある。
平面視において、導体パターンＰＴ２ｂの下に設ける複数のビア部ＶＨは、平面視において、導体パターンＰＴ２ｂのほぼ全体にわたって、アレイ状に配列させることができるが、図３２のように、一列のみ配列させることも可能である。半導体チップＣＰ２の発熱量は、半導体チップＣＰ１の発熱量より小さいため、導体パターンＰＴ２ｂの下に設けるビア部ＶＨの数は、導体パターンＰＴ２ａの下に設けるビア部ＶＨの数より少なくてもよい。
なお、図３２の場合は、平面視において、導体パターンＰＴ２ｂにおける導体パターンＰＴ２ａに対向する側の辺に沿うように、ビア部ＶＨ（導体パターンＰＴ２ｂの下に設けるビア部ＶＨ）を配列させている。そうすれば、ビア部ＶＨの数を少なくしても、上記伝導経路ＨＫ２で伝導される熱を、接合材ＢＤ３ｂ、導体パターンＰＴ２ｂおよびその下のビア部ＶＨを介して下層の導体パターンＰＴ３に伝導させやすくなるからである。
また、上記図２７〜図３０の場合は、配線基板ＰＢ２の上面側の導体パターンＰＴ２ａを、ビア部ＶＨを介して、配線基板ＰＢ２の下面側の導体パターンＰＴ３に、電気的および熱的に接続している。他の形態として、配線基板ＰＢ２の上面側の導体パターンＰＴ２ａを、ビア部ＶＨを介して、配線基板ＰＢ２の内層の導体パターンに、電気的および熱的に接続することもでき、その場合を、図３３および図３４を参照して説明する。
図３３は、配線基板ＰＢ２の変形例を示す断面図であり、上記図２８に対応するものである。図３４は、図３３の配線基板ＰＢ２に半導体装置ＰＫＧを搭載（実装）した構造を示す断面図であり、上記図２９に対応するものである。図３３に示される変形例の配線基板ＰＢ２を、符号ＰＢ２ａを付して配線基板ＰＢ２ａと称することとする。
図３３および図３４に示される配線基板ＰＢ２ａが、上記図２８および図２９に示される配線基板ＰＢ２と相違しているのは、以下の点である。
すなわち、図３３の配線基板ＰＢ２ａは、配線基板ＰＢ２ａの上面側の導体パターン（ＰＴ１，ＰＴ２ａ，ＰＴ２ｂ）と、配線基板ＰＢ２ａの下面側の導体パターン（ＰＴ３）と、配線基板ＰＢ２ａの内層の導体パターン（ＰＴ４，ＰＴ５）とを有している。具体的には、配線基板ＰＢ２ａは、下から順に積層された絶縁層ＢＳ１，ＢＳ２，ＢＳ３と、絶縁層ＢＳ３の上面上に形成された導体パターンと、その導体パターンを覆うように絶縁層ＢＳ３の上面上に形成されたレジスト層ＲＳ１と、絶縁層ＢＳ１の下面上に形成された導体パターンと、その導体パターンを覆うように絶縁層ＢＳ１の下面上に形成されたレジスト層ＲＳ２と、を有している。配線基板ＰＢ２ａは、更に、絶縁層ＢＳ１と絶縁層ＢＳ２との間に形成された導体パターンと、絶縁層ＢＳ２と絶縁層ＢＳ３との間に形成された導体パターンと、も有している。
絶縁層ＢＳ３の上面上に形成された導体パターン、すなわち配線基板ＰＢ２ａの上面側の導体パターンは、上記導体パターンＰＴ１，ＰＴ２ａ，ＰＴ２ｂを含んでおり、また、絶縁層ＢＳ１の下面上に形成された導体パターン、すなわち配線基板ＰＢ２ａの下面側の導体パターンは、上記導体パターンＰＴ３を含んでいる。また、絶縁層ＢＳ１と絶縁層ＢＳ２との間に形成された導体パターンは、導体パターンＰＴ５を含んでおり、絶縁層ＢＳ２と絶縁層ＢＳ３との間に形成された導体パターンは、導体パターンＰＴ４を含んでいる。
図３３および図３４に示される配線基板ＰＢ２ａにおいては、配線基板ＰＢ２ａの上面側の導体パターンＰＴ２ａは、複数のビア部ＶＨを介して、配線基板ＰＢ２の内層の導体パターンＰＴ４に、電気的に接続されている。このビア部ＶＨは、絶縁層ＢＳ３に形成されたスルーホール（貫通孔）とそこに埋め込まれた導電体（導体膜）により形成されている。配線基板ＰＢ２ａの上面側の導体パターンＰＴ２ａと配線基板ＰＢ２ａの内層の導体パターンＰＴ４とを接続するビア部ＶＨは、導体パターンＰＴ２ａと導体パターンＰＴ４とが平面視において重なる領域に、複数設けられている。ビア部ＶＨは、配線基板ＰＢ２ａの上面側の導体パターンＰＴ２ａと配線基板ＰＢ２ａの内層の導体パターンＰＴ４とを電気的に接続するとともに、熱的にも接続しており、サーマルビアとして機能することができる。
図３３および図３４に示される配線基板ＰＢ２ａの他の構成は、上記図２８および図２９に示される配線基板ＰＢ２とほぼ同様であるので、ここではその繰り返しの説明は省略する。また、図３４に示される半導体装置ＰＫＧの実装構造についても、上記図２９の場合とほぼ同様であるので、ここではその繰り返しの説明は省略する。
図３３および図３４の場合は、配線基板ＰＢ２の上面側の導体パターンＰＴ２ａを、ビア部ＶＨを介して、配線基板ＰＢ２の内層の導体パターンＰＴ４に、電気的に接続している。これにより、電極ＰＥ１ａ（導体パターンＰＴ２ａ）の下の複数のビア部ＶＨがサーマルビアとして機能することができるため、ダイパッドＤＰから配線基板ＰＢ２の上面側の電極ＰＥ１ａ（導体パターンＰＴ２ａ）に伝導された熱を、複数のビア部ＶＨを介して、電極ＰＥ１ａ（導体パターンＰＴ２ａ）より下層の導体パターンＰＴ４に伝導することができる。これにより、半導体チップＣＰ１から上記伝導経路ＨＫ１で配線基板ＰＢ２の電極ＰＥ１ａ（導体パターンＰＴ２ａ）に伝導させた熱を、配線基板ＰＢ２の下側に伝導させることができるため、上記伝導経路ＨＫ１での熱伝導を促進させることができる。このため、上記伝導経路ＨＫ２の熱伝導を抑制しやすくなるため、半導体チップＣＰ１の発熱に起因して半導体チップＣＰ２の温度が上昇するのを、抑制することができる。また、半導体チップＣＰ１が裏面電極ＢＥを有している場合は、導体パターンＰＴ４から、複数のビア部ＶＨ、電極ＰＥ１ａ（導体パターンＰＴ２ａ）、接合材ＢＤ３ａ、ダイパッドＤＰおよび上記接合材ＢＤ１を介して、半導体チップＣＰ１の裏面電極ＢＥに所望の電位（例えば電源電位またはグランド電位）を供給することができる。導体パターンＰＴ４は、例えば、電源電位が供給される電源パターンか、あるいは、グランド電位が供給されるグランドパターンとすることができる。
また、図３３および図３４の場合は、配線基板ＰＢ２ａの上面側の導体パターンＰＴ２ａを、複数のビア部ＶＨを介して、配線基板ＰＢ２の内層の導体パターンＰＴ４に電気的かつ熱的に接続している。更に他の形態として、配線基板ＰＢ２ａの上面側の導体パターンＰＴ２ａを、複数のビア部ＶＨを介して、配線基板ＰＢ２の内層の導体パターンＰＴ５あるいは最下層の導体パターンＰＴ３と電気的かつ熱的に接続することも可能である。
このため、上記図２８および図２９の場合のビア部ＶＨによる接続と、図３３および図３４の場合のビア部ＶＨによる接続とを包括的にとらえる次のように表現できる。すなわち、配線基板（ＰＢ２，ＰＢ２ａ）の上面側の電極ＰＥ１ａ（導体パターンＰＴ２ａ）は、その電極ＰＥ１ａ（導体パターンＰＴ２ａ）の下に配置された複数のビア部ＶＨを介して、電極ＰＥ１ａ（導体パターンＰＴ２ａ）より下層の導体パターン（ＰＴ３，ＰＴ４）と電気的に接続されている。
図３５は、図３４の構造において、電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）の下に、複数のビア部ＶＨを設けた場合が示されている。なお、図３５は、配線基板ＰＢ２ａ上に半導体装置ＰＫＧを搭載（実装）した構造を示す断面図であり、上記図３４に対応する断面図である。
図３５の場合は、配線基板ＰＢ２ａにおいて、電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）の下に、複数のビア部ＶＨを設け、それら複数のビア部ＶＨを介して、電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）を、電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）より下層の導体パターンＰＴ４に電気的に接続している。これにより、電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）の下の複数のビア部ＶＨがサーマルビアとして機能することができるため、ダイパッドＤＰから接合材ＢＤ３ｂを介して配線基板ＰＢ２の上面側の電極ＰＥ１ｂ（導体パターンＰＴ２ｂ）に伝導させた熱を、更に複数のビア部ＶＨを介して、下層の導体パターンＰＴ４に伝導することができるようになる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記配線基板ＰＢ２，ＰＢ２ａは、上記半導体装置ＰＫＧ（変形例の半導体装置ＰＫＧ１，ＰＫＧ２も含む）を搭載する場合に適用すれば、特に効果が大きいが、上記図２０の第２検討例の半導体装置ＰＫＧ２０１を搭載する場合に適用しても有効である。上記配線基板ＰＢ１上に半導体装置ＰＫＧ２０１を搭載した場合に比べて、上記配線基板ＰＢ２，ＰＢ２ａ上に半導体装置ＰＫＧ２０１を搭載した場合の方が、配線基板を経由した半導体チップＣＰ２０１から半導体チップＣＰ２０２への熱伝導を抑制または防止できるため、半導体チップＣＰ２０１の発熱に起因して半導体チップＣＰ２０２の温度が上昇するのを抑制することができる。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
［付記１］
配線基板と、前記配線基板の第１主面上に搭載された半導体装置と、を有する電子装置であって、
前記半導体装置は、
第２主面および前記第２主面とは反対側の第３主面を有する、導電性のチップ搭載部と、
前記チップ搭載部の前記第２主面上に搭載された第１半導体チップと、
前記チップ搭載部の前記第２主面上に搭載された第２半導体チップと、
前記第１半導体チップ、前記第２半導体チップ、および前記チップ搭載部の少なくとも一部を封止する封止体と、
を有し、
前記第１半導体チップの動作時の発熱量は、前記第２半導体チップの動作時の発熱量より大きく、
前記半導体装置の前記チップ搭載部の前記第３主面は、前記封止体から露出されており、
前記配線基板は、前記第１主面側に形成されかつ互いに分離された第１電極および第２電極を有し、
前記チップ搭載部の第１部分が、前記第１電極に第１導電性接合層を介して接合され、
前記チップ搭載部の第２部分が、前記第２電極に第２導電性接合層を介して接合され、
前記チップ搭載部の前記第１部分上に前記第１半導体チップが搭載され、
前記チップ搭載部の前記第２部分上に前記第２半導体チップが搭載されている、電子装置。
１ 半導体基板
３ ｐ型の半導体領域
４ ｎ＋型の半導体領域
５ ｐ＋型の半導体領域
６ 溝
７ ゲート絶縁膜
８ ゲート電極
９，１１ 層間絶縁膜
１０，１２ プラグ
１３ 保護膜
１４ 開口部
ＢＡＴ 電源
ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ３ａ，ＢＤ３ｂ，ＢＤ４ 接合材
ＢＥ 裏面電極
ＢＳ 基材層
ＢＷ ワイヤ
ＣＬＣ 制御回路
ＤＨ１，ＤＨ２，ＤＨ３，ＤＨ４，ＤＨ５，ＤＨ６，ＤＨ７，ＤＨ８ 辺
ＣＰ１，ＣＰ２、ＣＰ１０１，ＣＰ１０２，ＣＰ２０１，ＣＰ２０２ 半導体チップ
ＤＰ，ＤＰ１０１，ＤＰ１０２，ＤＰ２０１ ダイパッド
ＤＰ１ 薄肉部
ＤＰ２ 厚肉部
ＬＤ リード
ＬＦ リードフレーム
ＬＯＤ 負荷
Ｍ１，Ｍ２ 配線
Ｍ１Ｓ，Ｍ２Ｓ ソース配線
ＭＲ 封止部
ＭＲａ 上面
ＭＲｂ 下面
ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４ 側面
ＯＰ１，ＯＰ２，ＯＰ２ａ，ＯＰ２ｂ 開口部
Ｐ１，Ｐ２ パッド電極
Ｐ１Ｓ ソース用パッド電極
ＰＢ１，ＰＢ２，ＰＢ２ａ 配線基板
ＰＥ１，ＰＥ１ａ，ＰＥ１ｂ 電極
ＰＫＧ，ＰＫＧ１，ＰＫＧ２，ＰＫＧ１０１，ＰＫＧ２０１ 半導体装置
ＰＴ１，ＰＴ２，ＰＴ２ａ，ＰＴ２ｂ，ＰＴ３，ＰＴ４，ＰＴ５ 導体パターン
Ｑ１ パワーＭＯＳＦＥＴ
Ｑ２ センスＭＯＳＦＥＴ
ＲＥＧ レギュレータ
ＲＳ１，ＲＳ２ レジスト層
ＳＭ１，ＳＭ２，ＳＭ３，ＳＭ４，ＳＭ５，ＳＭ６，ＳＭ７，ＳＭ８ 側面
ＴＬ 吊りリード
ＶＨ ビア部

Claims (19)

  1. チップ搭載部と、
    前記チップ搭載部上に搭載され、パワートランジスタを含む第１半導体チップと、
    前記チップ搭載部上に搭載され、前記第１半導体チップを制御する第２半導体チップと、
    前記第１半導体チップ、前記第２半導体チップ、および前記チップ搭載部の少なくとも一部を封止する封止体と、
    を備える半導体装置であって、
    前記チップ搭載部における前記第１半導体チップが搭載されている第１部分の第１厚さは、前記チップ搭載部における前記第２半導体チップが搭載されている第２部分の第２厚さより薄い、半導体装置。
  2. 請求項１記載の半導体装置において、
    複数のリードと、
    複数のワイヤと、
    を更に有し、
    前記封止体は、前記複数のリードのそれぞれの一部と、前記複数のワイヤとを封止し、
    前記複数のワイヤは、前記第１半導体チップの複数の第１パッド電極と前記複数のリードのうちの複数の第１リードとを電気的に接続する複数の第１ワイヤと、前記第２半導体チップの複数の第２パッド電極と前記複数のリードのうちの複数の第２リードとを電気的に接続する複数の第２ワイヤと、を含む、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第２部分の前記第２厚さは、前記複数のリードの第３厚さと同じである、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１半導体チップの第４厚さは、前記第２半導体チップの第５厚さより薄い、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１半導体チップは、前記チップ搭載部上に、第１接合層を介して搭載され、
    前記第２半導体チップは、前記チップ搭載部上に、第２接合層を介して搭載されている、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記チップ搭載部と前記第１半導体チップとの間の前記第１接合層の第６厚さは、前記チップ搭載部と前記第１半導体チップとの間の前記第１接合層の第７厚さより薄い、半導体装置。
  7. 請求項５記載の半導体装置において、
    前記第１接合層の熱伝導率は、前記第２接合層の熱伝導率より高い、半導体装置。
  8. チップ搭載部と、
    前記チップ搭載部上に搭載された第１半導体チップと、
    前記チップ搭載部上に搭載された第２半導体チップと、
    前記第１半導体チップ、前記第２半導体チップ、および前記チップ搭載部の少なくとも一部を封止する封止体と、
    を備える半導体装置であって、
    前記第１半導体チップの動作時の発熱量は、前記第２半導体チップの動作時の発熱量より大きく、
    前記チップ搭載部における前記第１半導体チップが搭載されている第１部分の厚さは、前記チップ搭載部における前記第２半導体チップが搭載されている第２部分の厚さより薄い、半導体装置。
  9. 請求項８記載の半導体装置において、
    複数のリードと、
    複数のワイヤと、
    を更に有し、
    前記封止体は、前記複数のリードのそれぞれの一部と、前記複数のワイヤとを封止し、
    前記複数のワイヤは、前記第１半導体チップの複数の第１パッド電極と前記複数のリードのうちの複数の第１リードとを電気的に接続する複数の第１ワイヤと、前記第２半導体チップの複数の第２パッド電極と前記複数のリードのうちの複数の第２リードとを電気的に接続する複数の第２ワイヤと、を含む、半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第２部分の厚さは、前記複数のリードの厚さと同じである、半導体装置。
  11. 配線基板と、前記配線基板の第１主面上に搭載された半導体装置と、を有する電子装置であって、
    前記半導体装置は、
    第２主面および前記第２主面とは反対側の第３主面を有する、チップ搭載部と、
    前記チップ搭載部の前記第２主面上に搭載され、パワートランジスタを含む第１半導体チップと、
    前記チップ搭載部の前記第２主面上に搭載され、前記第１半導体チップを制御する第２半導体チップと、
    前記第１半導体チップ、前記第２半導体チップ、および前記チップ搭載部の少なくとも一部を封止する封止体と、
    を有し、
    前記半導体装置の前記チップ搭載部の前記第３主面は、前記封止体から露出されており、
    前記配線基板は、前記第１主面側に形成されかつ互いに分離された第１電極および第２電極を有し、
    前記チップ搭載部の第１部分が、前記第１電極に第１導電性接合層を介して接合され、
    前記チップ搭載部の第２部分が、前記第２電極に第２導電性接合層を介して接合され、
    前記チップ搭載部の前記第１部分上に前記第１半導体チップが搭載され、
    前記チップ搭載部の前記第２部分上に前記第２半導体チップが搭載されている、電子装置。
  12. 請求項１１記載の電子装置において、
    平面視において、前記第１半導体チップは、少なくとも一部が前記第１電極と重なり、かつ、前記第２電極とは重なっておらず、
    平面視において、前記第２半導体チップは、少なくとも一部が前記第２電極と重なり、かつ、前記第１電極とは重なっていない、電子装置。
  13. 請求項１１記載の電子装置において、
    平面視において、前記第１半導体チップは、前記第１電極に内包され、
    平面視において、前記第２半導体チップは、前記第２電極に内包されている、電子装置。
  14. 請求項１１記載の電子装置において、
    前記第１半導体チップの直下における前記チップ搭載部の第１厚さは、前記第２半導体チップの直下における前記チップ搭載部の第２厚さより薄い、電子装置。
  15. 請求項１１記載の電子装置において、
    前記半導体装置は、
    複数のリードと、
    複数のワイヤと、
    を更に有し、
    前記封止体は、前記複数のリードのそれぞれの一部と、前記複数のワイヤとを封止し、
    前記複数のワイヤは、前記第１半導体チップの複数の第１パッド電極と前記複数のリードのうちの複数の第１リードとを電気的に接続する複数の第１ワイヤと、前記第２半導体チップの複数の第２パッド電極と前記複数のリードのうちの複数の第２リードとを電気的に接続する複数の第２ワイヤと、を含み、
    前記配線基板は、前記第１主面側に形成された複数の第３電極を更に有し、
    前記複数のリードが、前記複数の第３電極にそれぞれ接合されている、電子装置。
  16. 請求項１５記載の電子装置において、
    前記第２部分の前記第２厚さは、前記複数のリードの第３厚さと同じである、電子装置。
  17. 請求項１１記載の電子装置において、
    前記配線基板は、前記第１電極および前記第２電極より下層の導体パターンを更に有し、
    前記第１電極は、前記第１電極の下に配置された複数の第１ビア部を介して、前記導体パターンと電気的に接続されている、電子装置。
  18. 請求項１７記載の電子装置において、
    前記第２電極の下には、前記第２電極と前記導体パターンとを電気的に接続するビア部は形成されていない、電子装置。
  19. 請求項１７記載の電子装置において、
    前記第２電極は、前記第２電極の下に配置された複数の第２ビア部を介して、前記導体パターンと電気的に接続されている、電子装置。
JP2015179483A 2015-09-11 2015-09-11 半導体装置 Active JP6791621B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2015179483A JP6791621B2 (ja) 2015-09-11 2015-09-11 半導体装置
US15/211,421 US9735127B2 (en) 2015-09-11 2016-07-15 Semiconductor device and electronic device
US15/641,985 US10157878B2 (en) 2015-09-11 2017-07-05 Semiconductor device and electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015179483A JP6791621B2 (ja) 2015-09-11 2015-09-11 半導体装置

Publications (2)

Publication Number Publication Date
JP2017055043A true JP2017055043A (ja) 2017-03-16
JP6791621B2 JP6791621B2 (ja) 2020-11-25

Family

ID=58237136

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015179483A Active JP6791621B2 (ja) 2015-09-11 2015-09-11 半導体装置

Country Status (2)

Country Link
US (2) US9735127B2 (ja)
JP (1) JP6791621B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160037081A (ko) * 2014-09-26 2016-04-05 한국전자통신연구원 전력 소자

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11107746B2 (en) * 2016-02-09 2021-08-31 Mitsubishi Electric Corporation Power semiconductor apparatus and manufacturing method therefor
JP2017147272A (ja) * 2016-02-15 2017-08-24 ローム株式会社 半導体装置およびその製造方法、ならびに、半導体装置の製造に使用されるリードフレーム中間体
JP2018107416A (ja) * 2016-12-28 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6719643B2 (ja) * 2017-02-28 2020-07-08 三菱電機株式会社 半導体装置及びその製造方法
US10229864B1 (en) * 2017-09-14 2019-03-12 Northrop Grumman Systems Corporation Cryogenic integrated circuit having a heat sink coupled to separate ground planes through differently sized thermal vias
FR3073080B1 (fr) * 2017-10-26 2021-01-08 St Microelectronics Srl Circuit integre en boitier qfn
US10629535B2 (en) 2017-10-31 2020-04-21 Northrop Grumman Systems Corporation Thermally isolated ground planes with a superconducting electrical coupler
DE102019103032B4 (de) * 2018-02-23 2021-02-25 Panasonic Intellectual Property Management Co., Ltd. Schaltnetzteilvorrichtung
US20200135632A1 (en) * 2018-10-24 2020-04-30 Texas Instruments Incorporated Die isolation on a substrate
US11004763B2 (en) 2018-12-20 2021-05-11 Northrop Grumman Systems Corporation Superconducting device with multiple thermal sinks
CN113366925A (zh) * 2019-01-31 2021-09-07 株式会社村田制作所 多层布线基板
US11011456B2 (en) 2019-07-02 2021-05-18 Infineon Technologies Ag Lead frames including lead posts in different planes

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005327967A (ja) * 2004-05-17 2005-11-24 Renesas Technology Corp 半導体装置
JP2008288493A (ja) * 2007-05-21 2008-11-27 Yamaha Corp 半導体装置
JP2009277949A (ja) * 2008-05-16 2009-11-26 Panasonic Corp 半導体装置とその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6831352B1 (en) * 1998-10-22 2004-12-14 Azimuth Industrial Company, Inc. Semiconductor package for high frequency performance
DE10149774A1 (de) 2001-10-09 2003-04-24 Bosch Gmbh Robert Verfahren zum Verpacken von elektronischen Baugruppen und Mehrfachchipverpackung
WO2008056195A1 (en) * 2006-11-06 2008-05-15 Infineon Technologies Ag A multi-chip package
JP5921055B2 (ja) * 2010-03-08 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置
US8299588B1 (en) * 2011-07-07 2012-10-30 Texas Instruments Incorporated Structure and method for uniform current distribution in power supply module
US9275944B2 (en) * 2013-08-29 2016-03-01 Infineon Technologies Ag Semiconductor package with multi-level die block

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005327967A (ja) * 2004-05-17 2005-11-24 Renesas Technology Corp 半導体装置
JP2008288493A (ja) * 2007-05-21 2008-11-27 Yamaha Corp 半導体装置
JP2009277949A (ja) * 2008-05-16 2009-11-26 Panasonic Corp 半導体装置とその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160037081A (ko) * 2014-09-26 2016-04-05 한국전자통신연구원 전력 소자
KR102003792B1 (ko) 2014-09-26 2019-07-31 한국전자통신연구원 전력 소자

Also Published As

Publication number Publication date
US20170077069A1 (en) 2017-03-16
US20170301643A1 (en) 2017-10-19
JP6791621B2 (ja) 2020-11-25
US9735127B2 (en) 2017-08-15
US10157878B2 (en) 2018-12-18

Similar Documents

Publication Publication Date Title
JP6791621B2 (ja) 半導体装置
TWI675418B (zh) 半導體裝置及其製造方法
JP5272191B2 (ja) 半導体装置および半導体装置の製造方法
JP5823798B2 (ja) 半導体装置
JP6420617B2 (ja) 半導体装置
JP5921055B2 (ja) 半導体装置
TWI762535B (zh) 半導體裝置
KR101706825B1 (ko) 반도체 패키지
EP3813106A1 (en) Semiconductor device
US20130249008A1 (en) Semiconductor device
JP5172290B2 (ja) 半導体装置
US8471370B2 (en) Semiconductor element with semiconductor die and lead frames
JP6510123B2 (ja) 半導体装置
JP5083294B2 (ja) 電力用半導体装置
US20230245951A1 (en) Semiconductor device
KR101824725B1 (ko) 반도체 패키지
JP2023075744A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160203

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180508

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190115

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190314

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190806

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191001

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200310

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200508

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201020

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201105

R150 Certificate of patent or registration of utility model

Ref document number: 6791621

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150