JP2017054936A - 磁気メモリ素子および磁気メモリ - Google Patents

Abstract

【課題】高集積化に適した磁気メモリ素子および磁気メモリを提供する。
【解決手段】実施形態に係る磁気メモリ素子は、第１磁性部と、第２磁性部と、非磁性部と、制御部と、を含む。第２磁性部は、第１方向に延びている。第１領域は、第１飽和磁化、第１磁気異方性、および第１減衰定数を有する。第２領域は、第１飽和磁化よりも小さい第２飽和磁化、第１磁気異方性よりも小さい第２磁気異方性、および第１減衰定数よりも小さい第２減衰定数の少なくともいずれかを有する。第１動作において、制御部は、第１部分に、第１電流値で第１電流方向の第１電流を流して第１領域の磁化の方向を変化させる。第１動作の後の第２動作において、制御部は、第１部分に、第２電流値で第２電流方向の第２電流を流して第２領域の磁化の方向を変化させる。第２電流値は、第１電流値よりも小さい。
【選択図】図１

Description

本発明の実施形態は、磁気メモリ素子および磁気メモリに関する。

筒状の磁性部を用いた磁気メモリ素子がある。磁気メモリ素子の構造は、高集積化に適していることが望まれる。

特開２００４−１３９６８１号公報

本発明に係る実施形態は、高集積化に適した磁気メモリ素子および磁気メモリを提供する。

実施形態に係る磁気メモリ素子は、第１磁性部と、第２磁性部と、非磁性部と、制御部と、を含む。第２磁性部は、第１方向に延びている。前記第２磁性部は、筒状である。前記第２磁性部は、第１部分および第２部分を含む。前記第１部分は、前記第１磁性部と第２部分との間に設けられている。前記第１部分は、第１領域と、第２領域と、を含む。前記第１領域と前記第２領域は、前記第１方向に対して垂直な第２方向において並んでいる。前記第１領域は、第１飽和磁化、第１磁気異方性、および第１減衰定数を有する。前記第２領域は、前記第１飽和磁化よりも小さい第２飽和磁化、前記第１磁気異方性よりも小さい第２磁気異方性、および前記第１減衰定数よりも小さい第２減衰定数の少なくともいずれかを有する。前記非磁性部は、前記第１磁性部と前記第２磁性部との間に設けられている。前記制御部は、前記第１磁性部および前記第２磁性部と電気的に接続されている。前記制御部は、第１動作と、第２動作と、を行う。前記第１動作において、前記制御部は、前記第１部分に、第１電流値で第１電流方向の第１電流を流して前記第１領域の磁化の方向を変化させる。前記２動作において、前記制御部は、前記第１部分に、第２電流値で第２電流方向の第２電流を流して第２領域の磁化の方向を変化させる。前記第２電流値は、前記第１電流値よりも小さい。前記第１電流方向は、前記第１方向に沿っている。前記第２電流方向は、前記第１電流方向と逆である。

第１実施形態に係る磁気メモリ素子の一例を表す模式斜視図。 第１実施形態に係る磁気メモリ素子の一例を表す模式断面図。 第１実施形態に係る磁気メモリ素子の一部の一例を表す模式図。 第１実施形態に係る磁気メモリ素子における書き込み動作の一例を表す模式図。 第１実施形態に係る磁気メモリ素子における書き込み動作の一例を表す模式図。 第１実施形態に係る磁気メモリ素子の一部の一例を表す模式断面図。 第１実施形態に係る磁気メモリ素子の製造工程の一例を表す模式工程断面図。 第１実施形態に係る磁気メモリ素子の製造工程の一例を表す模式工程断面図。 第１実施形態に係る他の磁気メモリ素子の一例を表す模式断面図。 第２実施形態に係る磁気メモリ素子の一例を表す模式斜視図。 第２実施形態に係る磁気メモリ素子の一例を表す模式断面図。 第３実施形態に係る磁気メモリ素子の一例を表す模式断面図。 第４実施形態に係る磁気メモリの一例を表す回路図。 第４実施形態に係る磁気メモリの一例を表す模式斜視図。 第５実施形態に係る磁気メモリの一例を表す回路図。

以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１は、第１実施形態に係る磁気メモリ素子の一例を表す模式斜視図である。
図２は、第１実施形態に係る磁気メモリ素子の一例を表す模式断面図である。
図３は、第１実施形態に係る磁気メモリ素子の一部の一例を表す模式図である。具体的には、図３（ａ）は、第２磁性部２０の一例を表す平面図である。図３（ｂ）は、第１磁性部１０の一例を表す平面図である。

図１および図２に表されるように、磁気メモリ素子１００は、第１磁性部１０、第２磁性部２０、非磁性部４０、第１電極５１、第２電極５２、第１絶縁部６１、第２絶縁部６２、および制御部９０を含む。

非磁性部４０の少なくとも一部は、第１方向において、第１磁性部１０の少なくとも一部と、第２磁性部２０との間に設けられている。第１磁性部１０、第２磁性部２０、および非磁性部４０は、例えば、第１方向において、第１電極５１と第２電極５２との間に設けられている。図１に表される例では、第１磁性部１０は、第１方向において、第１電極５１と非磁性部４０との間に設けられている。第２磁性部２０は、第１方向において、第２電極５２の一部と非磁性部４０の一部との間に設けられている。
第１方向は、例えば、図１に表されるＺ方向である。

第２磁性部２０は、筒状である。第２磁性部２０は、第１方向に延びている。図２に表されるように、第２磁性部２０は、第１方向に並んだ複数の磁区を含む。図２において、第２磁性部２０に付された矢印は、それぞれの磁区の磁化方向の一例を表す。

第２磁性部２０は、第１絶縁部６１の周りに設けられている。第２磁性部２０の周りには、第２絶縁部６２が設けられている。第１絶縁部６１、第２磁性部２０、および第２絶縁部６２は、第２方向および第３方向において重なっている。第２磁性部２０の磁化容易軸は、第１方向に対して垂直な方向である。第２磁性部２０に含まれる複数の磁区のそれぞれの磁化方向は、第１絶縁部６１から第２絶縁部６２に向かう方向または第２絶縁部６２から第１絶縁部６１に向かう方向である。
第１磁性部１０、第２磁性部２０、非磁性部４０、第１電極５１、第２電極５２、第１絶縁部６１、および第２絶縁部６２は、例えば、基板Ｓの上に設けられている。
以降では説明の簡略化のために、磁化方向に関して、第１絶縁部６１から第２絶縁部６２に向かう方向を外向き、第２絶縁部６２から第１絶縁部６１に向かう方向を内向きと称する。

第２方向および第３方向は、第１方向に対して垂直である。第３方向は、第２方向と交差している。第２方向は、例えば、図１に表されるＸ方向である。第３方向は、例えば、図１に表されるＹ方向である。

第１磁性部１０は、例えば、第２方向に磁化している。第１磁性部１０の磁化方向は、第２磁性部２０に含まれる磁区の磁化方向よりも変化しにくい。

第１電極５１および第２電極５２は、制御部９０と電気的に接続されている。制御部９０は、第１電極５１および第２電極５２を介して、第１磁性部１０、第２磁性部２０、および非磁性部４０に電流を流す。

図２に表されるように、第２磁性部２０は、第１部分２１および第２部分２２を含む。第１部分２１は、第２部分２２と非磁性部４０との間に位置している。第１部分２１および第２部分２２は、例えば、第２磁性部２０の第１方向における端部である。第１部分２１は、例えば、非磁性部４０と接している。

図３（ａ）に表されるように、第１部分２１は、第１領域２１ａおよび第２領域２１ｂを含む。第１領域２１ａの少なくとも一部と第２領域２１ｂの少なくとも一部は、第２方向において並んでいる。

第２領域２１ｂの飽和磁化は、第１領域２１ａの飽和磁化よりも小さい。または、第２領域２１ｂにおける垂直磁気異方性は、第１領域２１ａにおける垂直磁気異方性よりも小さい。または、第２領域２１ｂにおける磁化ダイナミクスの減衰定数は、第１領域２１ａにおける減衰定数よりも小さい。このため、後述する方法により第２領域２１ｂの磁化方向を変化させるために必要な電流の電流密度は、第１領域２１ａの磁化方向を変化させるために必要な電流の電流密度よりも小さい。

第１磁性部１０の磁化方向は、第１部分２１の磁化方向をより精度良く検出するために、第１領域２１ａから第２領域２１ｂに向かう方向（第２方向）、または第２領域２１ｂから第１領域２１ａに向かう方向（第２方向と反対の方向）であることが望ましい。

このため、図３（ｂ）に表されるように、第１磁性部１０の第２方向における長さＬ１は、第３方向における長さＬ２よりも長いことが望ましい。第１磁性部１０のＸ−Ｙ面に沿う断面における形状は、例えば、楕円形であることが望ましい。第１磁性部１０のＸ−Ｙ面に沿う断面における形状は、長方形、ひし形、平行四辺形、または多角形であってもよい。第１磁性部１０の磁化方向を第２方向に向けるために、長さＬ１の長さＬ２に対する比（Ｌ１：Ｌ２）は、１：１以上４：１以下であることが望ましい。

図４および図５は、第１実施形態に係る磁気メモリ素子１００における書き込み動作の一例を表す模式図である。

図４（ａ）〜図４（ｃ）および図５（ａ）〜図５（ｃ）は、第２磁性部２０の一部、第１磁性部１０、および非磁性部４０を表す模式断面図である。それぞれの図において、矢印は、それぞれの部分における磁化の方向の一例を表している。

図４（ｄ）および図５（ｄ）は、時間ｔと、第２磁性部２０を流れる電流Ｉと、の関係の一例を表すグラフである。これらのグラフにおいて、第１電流方向に流れる電流は正、第１電流方向と逆の第２電流方向に流れる電流は負として表されている。第１電流方向は、例えば、第１方向に沿い、第２電極５２から第１電極５１に向かう方向である。

磁気メモリ素子１００においては、例えば、スピン注入磁化反転により、第１部分２１に対して書き込みが行われる。

図４に表される例では、時刻ｔ１において、第１部分２１の磁化方向は、例えば図４（ａ）に表されるように外向きである。制御部９０は、第１動作および第２動作を行うことで、第１部分２１に対して書き込みを行う。第１動作において、制御部９０は、第２磁性部２０に、第１電流値で、第２電流方向に電流を流す。このとき、電子が、第１電流方向に流れる。この第１動作により、図４（ｂ）に表されるように、第１部分２１に含まれる第１領域２１ａの磁化方向が、第１磁性部１０と反対の方向に変化する。

第１動作の後、第２動作において、制御部９０は、第２磁性部２０に、第２電流値で第１電流方向に電流を流す。第２電流値は、第１電流値よりも小さい。この第２動作により、図４（ｃ）に表されるように、第１部分２１に含まれる第２領域２１ｂの磁化方向が、第１磁性部１０と同じ方向に変化する。第１電流値の第２電流値に対する比は、例えば、１．５：１以上であり、５：１以下である。
以上の動作により、第１部分２１の磁化方向が、外向きから内向きへ変化する。

図５に表される例では、時刻ｔ１において、第１部分２１に含まれる磁化方向は、図５（ａ）に表されるように内向きである。第１動作において、制御部９０は、第２磁性部２０に、第１電流値で、第１電流方向に電流を流す。この第１動作により、図５（ｂ）に表されるように、第１部分２１に含まれる第１領域２１ａの磁化方向が、第１磁性部１０と同じ方向に変化する。

第１動作の後、第２動作において、制御部９０は、第２磁性部２０に、第２電流値で第２電流方向に電流を流す。この第２動作により、図５（ｃ）に表されるように、第１部分２１に含まれる第２領域２１ｂの磁化方向が、第１磁性部１０と反対の方向に変化する
以上の動作により、第１部分２１の磁化方向が、内向きから外向きへ変化する。

図４および図５では、第１磁性部１０の磁化方向が、第２方向と反対の方向である場合の、第２磁性部２０への書き込み動作について説明した。第１磁性部１０の磁化方向が、第２方向と同じである場合についても、同様にスピン注入磁化反転を用いて、第２磁性部２０へ書き込み動作を行うことができる。

第２磁性部２０に含まれる磁区のシフト動作は、例えば、第２磁性部２０に対して、第３電流値で第１電流方向または第２電流方向に電流を流すことで行う。このとき、第３電流は、例えば、パルス状に所定の間隔で流される。第３電流値は、第１電流値よりも大きく、第２電流値よりも大きい。書き込み動作を行う際に、第２磁性部２０に含まれる磁区のシフトを抑制するために、書き込み動作に必要な電流値は、シフト動作に必要な電流値よりも小さいことが望ましい。

第１部分２１へ書き込みを行った後、第２磁性部２０に対して、第１電流方向に電流を流すことで、第２磁性部２０に含まれる磁区を第２電極５２に向けてシフトさせることができる。第１動作、第２動作、およびシフト動作を順次繰り返して行うことで、第２磁性部２０に含まれる複数の磁区へ順次書き込みを行うことが可能である。

第１部分２１の磁化方向の読出しは、非磁性部４０を介した第１部分２１と第１磁性部１０との間の磁気抵抗効果を利用して行う。読み出し動作を行う際は、第１磁性部１０と第１部分２１との間に、第４電流値で電流を流す。第４電流値は、読み出し動作を行う際に、第１部分２１への書き込みの発生を抑制するため、第１電流値および第２電流値よりも小さいことが望ましい。

第２領域２１ｂの飽和磁化は、第１領域２１ａの飽和磁化よりも小さいため、第２領域２１ｂにおけるスピン偏極率は、第１領域２１ａにおけるスピン偏極率よりも小さい。このため、磁気抵抗効果を利用して読み出される信号は、主に、第１領域２１ａの磁化方向の影響を受ける。具体的には、第１領域２１ａの磁化方向が、第１磁性部１０の磁化方向と反対の場合は、第１領域２１ａの磁化方向が、第１磁性部１０の磁化方向と同じ場合に比べて、電気抵抗が高くなる。この抵抗変化を検出することで、第１部分２１の磁化方向を読み取ることができる。

第１部分２１の磁化方向を読み出した後、第２磁性部２０に対して、第２電流方向に電流を流すことで、第２磁性部２０に含まれる磁区を第１磁性部１０に向けてシフトさせることができる。読み出し動作とシフト動作を交互に繰り返し行うことで、第２磁性部２０に含まれる磁区の磁化方向を順次読み出すことが可能である。

本実施形態に係る磁気メモリ素子において、第１部分２１は、第１領域２１ａおよび第２領域２１ｂを含み、制御部９０は、これらの領域の磁化の方向を順次変化させる。このような構成を採用することで、より高集積化に適した磁気メモリ素子を提供することが可能となる。

磁気メモリ素子１００に含まれる要素の具体的な一例について以下で説明する。

第２磁性部２０の第１方向における長さは、例えば、第２方向における長さの１０倍以上であり、第３方向における長さの１０倍以上である。製造プロセスの観点から、第２磁性部２０の、第１方向に対して垂直な断面における外縁の形状は、例えば、円形、楕円形、正方形、長方形、ひし形、平行四辺形、または多角形であることが望ましい。第２磁性部２０に含まれる磁区において、意図しない磁化方向の分布が生じることを抑制するために、第２磁性部２０の第２方向における長さが１００ｎｍ以下であり、かつ第３方向における長さが１００ｎｍ以下であることが望ましい。

第１部分２１の第１方向における長さは、例えば、１ｎｍ以上１０ｎｍ以下である。第１部分２１のＸ−Ｙ面に沿った断面における、第２領域２１ｂが占める割合は、１／３以上であり２／３以下であることが望ましい。

第２磁性部２０に含まれる複数の磁区について、隣り合う２つの磁区の境界近傍では、磁化方向の変化が連続的に生じる。この変化領域は、磁壁と呼ばれる。この変化は、近似的に、±ｔａｎｈ（２（ｚ−ｚ０）／ｗ）で表される。ｚは、第１方向における座標である。ｚ０は、磁壁の第１方向における中心の、第１方向における座標である。ｗは、磁壁の第１方向における長さである。長さｗは、第２磁性部２０に含まれる磁性体の異方性エネルギーＫｕや交換スティフネスＡなどで決まる有限の値である。長さｗの理論式は、ｗ＝２（Ａ／Ｋｕ）^１／２で表される。例えば、Ａ＝１μｅｒｇ／ｃｍ、Ｋｕ＝１０^７ｅｒｇ／ｃｍ^３である場合、ｗは、おおよそ６ｎｍである。

それぞれの磁区の第１方向における長さは、例えば、６ｎｍ以上であり２００ｎｍ以下である。磁区の第１方向における長さは、磁壁の第１方向における長さｗの２倍以上であることが望ましい。
より望ましくは、磁区の第１方向における長さは、１０ｎｍ以上であり１００ｎｍ以下である。このような構成を採用することで、隣接する磁壁同士の間の相互作用、磁壁の移動速度のばらつき、および熱による不安定性を改善することができる。

第２磁性部２０には、第２磁性部２０の磁化容易軸が第１方向に対して垂直な方向となる材料を用いることができる。第２磁性部２０は第１方向に延びているため、第２磁性部２０の磁化方向が第１方向以外の方向を向くと、反磁界が大きくなる。第２磁性部２０の磁化方向を第１方向以外の方向に向けるために、第２磁性部２０には、反磁界に対して十分な大きさの磁気異方性を有する材料を用いることが望ましい。

一軸磁気異方性Ｋｕが大きい材料として、以下の材料を用いることができる。
鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、およびクロム（Ｃｒ）よりなる群から選択された少なくとも一つの元素と、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、およびロジウム（Ｒｈ）よりなる群から選択された少なくとも一つの元素と、の組み合わせによる合金を用いることができる。例えば、ＦｅおよびＣｏの少なくともいずれかと、ＰｔおよびＰｄの少なくともいずれかと、の合金を用いることで、磁壁の第１方向における長さを短くすることができ、記録密度を高めることができる。

一軸異方性定数の値については、第２磁性部２０に含まれる磁性材料の組成および結晶規則性などを変化させることによっても調整することができる。結晶規則性については、例えば、熱処理および当該熱処理における温度によって変化させることができる。

第２磁性部２０の材料には、ｈｃｐ構造（最密六方構造）の結晶構造を有し、第１方向に対して垂直な方向の磁気異方性を示す磁性材料を用いることもできる。このような磁性材料としては、コバルト（Ｃｏ）を主成分とし、さらに他の金属を含むものが挙げられる。または、その他のｈｃｐ構造を有し、磁性を有する金属を用いることもできる。

第２磁性部２０の磁気異方性の容易軸は、第１方向に対して垂直な方向であることが望ましい。この観点から、ｈｃｐのｃ軸が、第１方向に対して垂直な方向に向いているＣｏ、ＣｏＰｔや、ＦｅＰｔ、（Ｃｏ／Ｎｉ）の積層膜などが好ましい。ＣｏＰｔは合金であってもよい。

その他、希土類元素と遷移金属元素との合金で、第１方向に対して垂直な方向に磁気異方性を示す材料を用いることもできる。具体的には、ＧｄＦｅ、ＧｄＣｏ、ＧｄＦｅＣｏ、ＴｂＦｅ、ＴｂＣｏ、ＴｂＦｅＣｏ、ＧｄＴｂＦｅ、ＧｄＴｂＣｏ、ＤｙＦｅ、ＤｙＣｏ、およびＤｙＦｅＣｏの少なくともいずれかを用いることができる。この場合、当該合金は、希土類原子の磁気モーメントと、遷移金属原子の磁気モーメントと、が逆方向成分を有するフェリ磁性となる。このため、第２磁性部２０の正味の磁化が低くなり、書き込み電流を低減することができ、望ましい。さらに、ＴｂおよびＦｅを含む合金、またはＴｂおよびＣｏを含む合金を用いることで、第２磁性部２０をアモルファス状態にすることができる。第２磁性部２０をアモルファス状態にすることで、第２磁性部２０における磁気的性質を均一化し、動作を安定させることが可能となる。ＧｄおよびＦｅを含む合金、またはＧｄおよびＣｏを含む合金を用いることで、転位温度を十分に高温にすることができ、第２磁性部２０に電流を流した際の動作を安定させることが可能となる。

上述した材料に、他の元素を添加することも可能である。
例えば、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ、またはＨなどの非磁性元素を添加することができる。非磁性元素を添加することで、磁気特性、結晶性、機械特性、または化学的特性などの各種物性を調節することができる。

第１磁性部１０の第１方向における厚さは、例えば、５ｎｍ以上５０ｎｍ以下である。製造プロセスの観点から、第１磁性部１０の、第１方向に対して垂直な断面における外縁の形状は、例えば、円形、楕円形、正方形、長方形、ひし形、平行四辺形、または多角形であることが望ましい。第１磁性部１０において、意図しない磁化方向の分布が生じることを抑制するために、第１磁性部１０の第２方向における長さが１００ｎｍ以下であり、かつ第３方向における長さが１００ｎｍ以下であることが望ましい。

第１磁性部１０には、第２磁性部２０の材料と同様の材料を用いることができる。第１磁性部１０の磁気異方性は、第２磁性部２０の磁気異方性より小さくてもよい。このため、第１磁性部１０の材料は、第２磁性部２０に適用可能な材料よりも、より多くの材料から選択することができる。第１磁性部１０には、前述した第２磁性部２０に用いることができる材料に加え、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、およびクロム（Ｃｒ）よりなる群から選択された少なくとも一つの元素を含む磁性合金を用いることができる。例えば、第１磁性部１０には、パーマロイ（ＦｅＮｉ合金）、またはＣｏＦｅ合金などを用いることができる。

図６は、第１実施形態に係る磁気メモリ素子の一部の一例を表す模式断面図である。具体的には、図６（ａ）および図６（ｂ）は、第１磁性部１０の一例を表す模式断面図である。

図６（ａ）に表されるように、第１磁性部１０は、第１層１１と、第２層１２と、を含んでいてもよい。第２層１２は、第１層１１と第１電極５１との間に設けられる。第１層１１には、上述した第２磁性部２０と同様の材料を用いることができる。第２層１２は、反強磁性材料を含む。反強磁性材料として、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｐｄ−Ｍｎ、Ｐｄ−Ｐｔ−Ｍｎ、Ｉｒ−Ｍｎ、Ｐｔ−Ｉｒ−Ｍｎ、ＮｉＯ、Ｆｅ_２Ｏ_３、磁性半導体などを用いることができる。第２層１２を設けることにより、第１磁性部１０の磁化方向は、第２磁性部２０の磁化方向に比べて、変化しにくくなる。

図６（ｂ）に表されるように、第１磁性部１０は、さらに、第３層１３と、非磁性層１４と、を含んでいてもよい。第３層１３は、第１層１１と第２層１２との間に設けられる。非磁性層１４は、第１層１１と第３層１３との間に設けられる。第３層１３は、例えば、上述した第２磁性部２０と同様の材料を含む。この場合、非磁性層１４は、第１層１１と第３層１３との間に、ＲＫＫＹ相互作用とよばれる相互作用によって強磁性的あるいは反強磁性的な結合をもたらす。非磁性層１４の膜厚を調整することにより、反強磁性的な結合とすることができる。その場合、第１層１１からの漏れ磁界と、第３層１３からの漏れ磁界と、が互いに相殺されるため、第２磁性部２０への書き込みに必要な電流の増加を抑制することができるので望ましい。非磁性層１４は、例えば、Ｃｕ、Ａｕ、Ａｇ、Ｒｕ、Ｉｒ、およびＯｓの少なくともいずれかを含む。非磁性層１４の第１方向における厚みは、例えば、０．２ｎｍ以上１０ｎｍ以下である。

この他、第１層１１および第３層１３に、スピン分極率が高い材料を用いると、スピントランスファによる磁化反転の効率が高くなる。磁化反転の効率を高めることで、反転電流閾値を低減し、または磁気抵抗比を大きくして読み出し出力を向上させることができるため、望ましい。第１層１１および第３層１３に用いる材料として、ハーフメタルと呼ばれる高スピン分極率材料が望ましい。ハーフメタルとして、ホイスラー系合金、ルチル型酸化物、スピネル型酸化物、ペロブスカイト型酸化物、二重ペロブスカイト型酸化物、閃亜鉛鉱型クロム化合物、閃亜鉛鉱型マンガン化合物、パイライト型マンガン化合物、センダスト合金、または磁性半導体を用いることができる。これらの材料の具体的な例として、Ｃｏ_２ＭｎＳｉ、ＣｒＯ_２、Ｆｅ_３Ｏ_４、Ｌａ_１−ｘＳｒ_ｘＭｎＯ_３などがある。第１層１１と非磁性部４０との間に、さらに他の層が設けられている場合は、非磁性部４０に最も近い層に高スピン分極材料が用いられることが望ましい。

第１磁性部１０が、図６（ａ）または図６（ｂ）に表される構造を有する場合、非磁性部４０を介した第１層１１と第１部分２１との間の磁気抵抗効果により、第１部分２１の磁化方向を読み出すことができる。

非磁性部４０の第１方向における厚さは、非磁性部４０のスピン拡散長より小さいことが望ましい。さらに、第１磁性部１０と第２磁性部２０との間の静磁結合を低減するために、非磁性部４０の第１方向における厚さは、例えば、０．２ｎｍ以上２０ｎｍ以下であることが望ましい。

非磁性部４０の材料としては、非磁性金属あるいは絶縁材料を用いることができる。
非磁性金属としては、Ａｕ、Ｃｕ、Ｃｒ、Ｚｎ、Ｇａ、Ｎｂ、Ｍｏ、Ｒｕ、Ｐｄ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、およびＢｉのいずれかを用いることができる。または、これらの非磁性金属のいずれか一種以上を含む合金を用いることができる。

非磁性部４０が絶縁性材料を含む場合、磁気抵抗効果を大きくするためには、非磁性部４０をトンネルバリア層として機能させることが効果的である。この場合、非磁性部４０には、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＭｇＯ、ＡｌＮ、Ｂｉ_２Ｏ_３、ＭｇＦ_２、ＣａＦ_２、ＳｒＴｉＯ_３、ＡｌＬａＯ_３、Ａｌ−Ｎ−Ｏ、Ｓｉ−Ｎ−Ｏ、および非磁性半導体の少なくともいずれかを用いることができる。非磁性半導体として、ＺｎＯ、ＩｎＭｎ、ＧａＮ、ＧａＡｓ、ＴｉＯ２、Ｚｎ、およびＴｅの少なくともいずれかを用いることができる。または、非磁性半導体として、これらの材料に遷移金属がドープされたものを用いることもできる。

上述した非磁性部４０の材料は、完全な化学量論比を有していなくてもよく、酸素、窒素、またはフッ素などの欠損、またはそれぞれの材料に含まれる元素の過不足などが存在していてもよい。非磁性部４０が、絶縁材料を含む場合、非磁性部４０の第１方向における厚みは、０．２ｎｍ以上５ｎｍ以下であることが望ましい。

または、非磁性部４０が絶縁材料を含む場合、非磁性部４０は、局所的に電流が流れうるピンホールを含んでいてもよい。

第１電極５１および第２電極５２には、アルミニウムまたは銅などの金属を用いることができる。

第１実施形態に係る磁気メモリ素子１００の製造方法の一例について説明する。
図７（ａ）、図７（ｂ）、図８（ａ）、および図８（ｂ）は、第１実施形態に係る磁気メモリ素子１００の製造工程の一例を表す模式工程断面図である。

第２電極５２が形成された第１層Ｓ１と、第１層Ｓ１の上に設けられた第１絶縁層ＩＬ１と、を含む構造体を用意する。図７（ａ）に表されるように、この第１絶縁層ＩＬ１に、第１方向に延びる複数のホールＨを形成する。ホールＨは、第２電極５２が露出するように形成される。ホールＨの径は、例えば、１００ｎｍ以下である。ホールＨは、例えば、ドライエッチング法や陽極酸化法により形成することができる。

図７（ｂ）に表されるように、ホールＨの内壁に、下地層ＵＬおよび第１磁性層ＭＬ１をこの順に形成する。このとき、第１磁性層ＭＬ１の一部は、ホールＨの内壁に沿って筒状に形成される。第１磁性層ＭＬ１に含まれるこの筒部２０ａの少なくとも一部が、図１および図２に表す第２磁性部２０に相当する。第１絶縁層ＩＬ１と第１磁性層ＭＬ１との間に下地層ＵＬを設けることにより、第１磁性層ＭＬ１の磁化容易軸がホールＨの内壁面に対して垂直方向となるよう制御することができる。第１磁性層ＭＬ１の上に第１非磁性層ＮＬ１を形成する。ホールＨの内部は、第１非磁性層ＮＬ１により充填される。

図８（ａ）に表されるように、筒部２０ａの上端の約半分を覆うマスクＭ１を形成する。このマスクＭ１は、第１方向において、筒部２０ａの上端の約半分と重なっている。マスクＭ１を用いてイオン注入を行い、筒部２０ａのうちマスクＭ１で覆われていない部分の磁気的物性値を変化させる。たとえば、Ｂ、Ｃ、Ｎ、Ｏ、Ｆ、Ｓｉ、Ｐ、Ｇａ、Ｇｅ、Ｉｎ、Ｍｏ、Ｗ、Ｖ、Ｎｂ、Ｔａ、Ｔｉ、Ｚｒ、Ｈｆ、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｂｉ、Ｐｄ、Ｐｔ、Ｉｒ、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ、およびＲｎの少なくともいずれかの非磁性元素のイオンを用いることにより、飽和磁化の値および磁気異方性の値を低減することができる。あるいは、Ｆｅ、Ｃｏ、Ｎｉなどの磁性元素のイオンを用いてもよい。この場合、主に磁気異方性を低減することができる。また、第２磁性部２０の材料として希土類元素と遷移金属からなる合金を用いる場合、その組成比によって、減衰定数が変化する。特に、希土類の磁気モーメントによる角運動量と遷移金属の磁気モーメントによる角運動量が互いに相殺し、正味の角運動量がゼロになる補償組成近傍の組成において、減衰定数が増加する。従って、例えば遷移金属の組成比が補償組成より大きい場合、遷移金属元素のイオンをマスクＭ１で覆われていない部分に照射することにより、この部分の減衰定数を減少させることができる。また、希土類元素の組成比が補償組成より大きい場合、希土類元素のイオンをマスクＭ１で覆われていない部分に照射することにより、この部分の減衰定数を減少させることができる。
筒部２０ａのうちマスクＭ１で覆われていた領域は、例えば、図３（ａ）に表す第１領域２１ａに対応する。筒部２０ａは、マスクＭ１に覆われていなかった領域を有する。この領域は、例えば、図３（ａ）に表す第２領域２１ｂに対応する。

筒部２０ａの上端の一部を覆うマスクＭ１を除去する。第１絶縁層ＩＬ１の上に形成された不要な、下地層ＵＬの一部、第１磁性層ＭＬ１の一部、および第１非磁性層ＮＬ１の一部を、例えば、ＣＭＰ(Chemical Mechanical Polishing)法により除去する。
このとき、第１磁性層ＭＬ１の他の一部は、図１および図２に表される第２磁性部２０に相当する。第１非磁性層ＮＬ１の他の一部は、第１絶縁部６１に相当する。

第１絶縁層ＩＬ１の上、第２磁性部２０の上、および第１絶縁部６１の上に、第２非磁性層および第２磁性層を形成する。図８（ｂ）に表されるように、この第２非磁性層および第２磁性層をパターニングすることで、図１および図２に表される非磁性部４０および第１磁性部１０が形成される。第２非磁性層および第２磁性層は、非磁性部４０および第１磁性部１０が、第２磁性部２０と第１方向において重なるように、加工される。

第２磁性部２０の上に第１電極５１を形成する。その後、第１電極５１および第２電極５２を、プロセッサなどを含む制御部と電気的に接続することで、図１および図２に表される磁気メモリ素子１００が得られる。

図９は、第１実施形態に係る他の磁気メモリ素子の一例を表す模式断面図である。
図９に示す他の磁気メモリ素子１５０において、第１電極５１は、第１磁性部１０の少なくとも一部の周りに設けられている。第１電極５１と第１磁性部１０は、第２方向および第３方向において重なっている。第２電極５２は、第２磁性部２０の第２部分２２の周りに設けられている。第２電極５２と第２部分２２は、第２方向および第３方向において重なっている。第１電極５１と第２絶縁部６２の一部との間には、例えば、第３絶縁部６３の一部が設けられている。

または、第１電極５１と第１磁性部１０が第１方向において重なり、第２部分２２と第２電極５２が第２方向および第３方向において重なっていてもよい。または、第１電極５１と第１磁性部１０が第２方向および第３方向において重なり、第２部分２２と第２電極５２が第１方向において重なっていてもよい。

以上で説明した第１実施形態に係る他の磁気メモリ素子を用いることでも、磁気メモリ素子をより集積化させることが可能となる。

（第２実施形態）
図１０は、第２実施形態に係る磁気メモリ素子の一例を表す模式斜視図である。
図１１は、第２実施形態に係る磁気メモリ素子の一例を表す模式断面図である。

第２実施形態に係る磁気メモリ素子２００は、例えば、磁気メモリ素子１００との比較において、第３電極５３をさらに含む。第３電極５３は、第２磁性部２０の一部の周りに設けられている。第３電極５３と第２磁性部２０の一部は、第２方向および第３方向において重なっている。制御部９０は、第１電極５１、第２電極５２、および第３電極５３と電気的に接続されている。

第３電極５３は、第１部分２１の近傍に設けられる。このため、図１１に表されるように、非磁性部４０と第３電極５３との間の第１方向における距離は、第２電極５２と第３電極５３との間の第１方向における距離よりも短い。

磁気メモリ素子２００において書き込み動作を行う場合、制御部９０は、第１電極５１と第３電極５３との間に電流を流すことで、第１部分２１に書き込みを行う。
シフト動作を行う場合、制御部９０は、第１電極５１と第２電極５２との間、または第２電極５２と第３電極５３との間に電流を流すことで、第２磁性部２０に含まれる複数の磁区をシフトさせる。
読み出し動作を行う場合、制御部９０は、第１電極５１と第２電極５２との間、または第１電極５１と第３電極５３との間に電流を流すことで、第１部分２１の磁化方向を検出する。

本実施形態によれば、第１電極５１と第３電極５３との間に電流を流すことで書き込み動作を行うことが可能である。このため、書き込み動作を行う際に、意図しない磁区のシフトが生じる可能性を低減することができる。

（第３実施形態）
図１２は、第３実施形態に係る磁気メモリ素子の一例を表す模式断面図である。
図１２において、第２絶縁部６２は省略されている。

第３実施形態に係る磁気メモリ素子３００は、磁気メモリ素子１００との比較において、例えば、第２磁性部２０の形状が異なる。磁気メモリ素子３００において、第２磁性部２０は、第１部分２１と第２部分２２との間に設けられた少なくとも１つの第３部分２３を含む。図１２に表される例では、第２磁性部２０は、第１方向に並べられた複数の第３部分２３を含んでいる。複数の第３部分２３は、互いに離間して設けられている。

第３部分２３の径は、第１部分２１の径よりも小さい。例えば、第３部分２３の第２方向における長さは、第１部分２１の第２方向における長さよりも短い。第３部分２３の第３方向における長さは、第１部分２１の第３方向における長さよりも短い。

磁気メモリ素子が第３部分２３を含む場合、磁壁は、第３部分２３にとどまりやすくなる。このため、電流を流していないときに意図しない磁壁移動が生じる可能性を低減することができる。

本実施形態に係る磁気メモリ素子３００は、第２実施形態と同様に、第３電極５３をさらに含んでいてもよい。

（第４実施形態）
図１３は、第４実施形態に係る磁気メモリの一例を表す回路図である。
図１４は、第４実施形態に係る磁気メモリの一例を表す模式斜視図である。

第４実施形態に係る磁気メモリ４００は、メモリトラックアレイＭＴＡと、第１実施形態に係る複数の磁気メモリ素子１００と、複数の第１スイッチング素子Ｔ１と、駆動回路４１０Ａ、４１０Ｂ、４２０Ａ、および４２０Ｂと、制御部９０と、を含む。

メモリトラックアレイＭＴＡは、ｍ行ｎ列のマトリクス状に配列された複数のメモリトラックを含む。それぞれのメモリトラックは、磁気メモリ素子１００と、第１スイッチング素子Ｔ１と、を含む。第１スイッチング素子Ｔ１は、例えば、トランジスタを含む。

メモリトラックアレイＭＴＡには、複数の第１ワード線ＷＬ１（１）〜ＷＬ（ｍ）と、複数のビット線ＢＬ（１）〜ＢＬ（ｎ）と、が接続されている。それぞれの第１ワード線ＷＬ１は、それぞれの行に配列された複数のメモリトラックと接続されている。それぞれのビット線ＢＬは、それぞれの列に配列された複数のメモリトラックと接続されている。それぞれの第１ワード線ＷＬ１は、互いに平行に並べられている。それぞれのビット線ＢＬは、互いに平行に並べられている。ビット線ＢＬが延びる方向は、第１ワード線ＷＬ１が延びる方向と交差している。

第１スイッチング素子Ｔ１は、ゲート端子、第１端子、および第２端子を含む。各メモリトラックに含まれる第１スイッチング素子Ｔ１のゲート端子は、対応する行の第１ワード線ＷＬ１に接続されている。第１端子は、同じメモリトラック内の磁気メモリ素子１００の第２電極５２に接続されている。第２端子は、固定電位に接続されている。第２端子は、例えば、接地されている。磁気メモリ素子１００の第１電極５１は、ビット線ＢＬに接続されている。

駆動回路４１０Ａおよび４１０Ｂには、複数の第１ワード線ＷＬ１が接続されている。駆動回路４２０Ａおよび４２０Ｂには、複数のビット線ＢＬが接続されている。

磁気メモリ４００に含まれる磁気メモリ素子１００における、磁区の移動について説明する。
例えば制御部９０から入力されたアドレス信号が、駆動回路４１０Ａ、４１０Ｂ、４２０Ａ、および４２０Ｂ内のデコーダによってデコードされる。デコードされたアドレスに対応する磁気メモリ素子１００が選択され、選択された磁気メモリ素子１００の第２磁性部２０に電流が流れる。この電流により、第２磁性部２０に含まれる磁区（磁壁）が移動する。磁区が移動する方向は、例えば、電子の流れる向きと同じである。

磁気メモリ４００に含まれる磁気メモリ素子１００への書き込みについて説明する。
例えば制御部９０から入力されたアドレス信号が、駆動回路４１０Ａ、４１０Ｂ、４２０Ａ、および４２０Ｂ内のデコーダによってデコードされる。デコードされたアドレスに対応する第１ワード線ＷＬ１が選択され、対応する第１スイッチング素子Ｔ１がオンされる。その後、ビット線ＢＬに電流を流すことにより、磁気メモリ素子１００の第２磁性部２０へ書き込みが行われる。このとき、１つの磁区の移動と１つの磁区への書き込みを交互に行うことで、連続して第２磁性部２０へデータを書き込むことが可能である。書き込み電流を磁区の移動に必要な電流よりも小さくすることで、書き込み時に意図せぬ移動が生じる可能性を低減することができる。

磁気メモリ４００に含まれる磁気メモリ素子１００への読み出しについて説明する。
例えば制御部９０から入力されたアドレス信号が、駆動回路４１０Ａ、４１０Ｂ、４２０Ａ、および４２０Ｂ内のデコーダによってデコードされる。デコードされたアドレスに対応する磁気メモリ素子１００が選択される。選択された磁気メモリ素子１００の第２磁性部２０に含まれる複数の磁区のうち、磁化方向の読み出しを行う磁区を第１部分２１まで移動させる。磁区の移動は、上述した方法で行う。

その後、デコードされたアドレスに対応する第１ワード線ＷＬ１を選択し、対応する第１スイッチング素子Ｔ１をオンし、ビット線ＢＬに電流を流すことで、第１部分２１の磁化方向が読み出される。このとき、１つの磁区の移動と１つの磁区の読み出しを交互に行うことで、連続して第２磁性部２０のデータを読み込むことが可能である。

読み出しを行う際の電流は、第１電極５１から第２電極５２へ向かう方向および第２電極５２から第１電極５１へ向かう方向のどちらでもよい。読み出しを行う際の電流は、読み出し動作によって第２磁性部２０に含まれる磁区の磁化方向の変化を抑制するために、書き込みを行う際の電流よりも小さいことが望ましい。

本実施形態に係る磁気メモリ４００は、第１実施形態に係る磁気メモリ素子１００に代えて、第３実施形態に係る磁気メモリ素子３００を含んでいてもよい。

本実施形態によれば、磁気メモリ素子が高密度で集積化された磁気メモリを提供することができる。

（第５実施形態）
図１５は、第５実施形態に係る磁気メモリの一例を表す回路図である。

第５実施形態に係る磁気メモリ５００は、メモリトラックアレイＭＴＡと、第２実施形態に係る複数の磁気メモリ素子２００と、複数の第１スイッチング素子Ｔ１と、複数の第２スイッチング素子Ｔ２と、駆動回路４１０Ａ、４１０Ｂ、４２０Ａ、４２０Ｂ、４３０Ａ、および４３０Ｂと、制御部９０と、を含む。

磁気メモリ５００において、メモリトラックアレイＭＴＡに含まれるそれぞれのメモリトラックは、磁気メモリ素子２００と、第１スイッチング素子Ｔ１と、第２スイッチング素子Ｔ２と、を含む。

メモリトラックアレイＭＴＡには、複数の第１ワード線ＷＬ１（１）〜ＷＬ１（ｍ）と、複数の第２ワード線ＷＬ２（１）〜ＷＬ２（ｍ）と、複数のビット線ＢＬ（１）〜ＢＬ（n）と、が接続されている。それぞれの第１ワード線ＷＬ１およびそれぞれの第２ワード線ＷＬ２は、それぞれの行に配列された複数のメモリトラックと接続されている。それぞれのビット線ＢＬは、それぞれの列に配列された複数のメモリトラックと接続されている。

各メモリトラックに含まれる第１スイッチング素子Ｔ１の第１ゲート端子は、対応する行の第１ワード線ＷＬ１に接続されている。第１端子は、同じメモリトラック内の磁気メモリ素子２００の第２電極５２に接続されている。第２端子は、例えば、接地されている。

第２スイッチング素子Ｔ２は、第２ゲート端子、第３端子、および第４端子を含む。各メモリトラックに含まれる第２スイッチング素子Ｔ２の第２ゲート端子は、対応する行の第２ワード線ＷＬ２に接続されている。第３端子は、同じメモリトラック内の磁気メモリ素子２００の第３電極５３に接続されている。第４端子は、例えば、接地されている。
磁気メモリ素子２００の第１電極５１は、ビット線ＢＬに接続されている。

複数の第１ワード線ＷＬ１は、駆動回路４１０Ａおよび４１０Ｂに接続されている。
複数のビット線ＢＬは、駆動回路４２０Ａおよび４２０Ｂに接続されている。
複数の第２ワード線ＷＬ２は、駆動回路４３０Ａおよび４３０Ｂに接続されている。

磁気メモリ５００に含まれる磁気メモリ素子２００における、磁区の移動および磁区の読出しについては、磁気メモリ４００における磁区の移動動作および磁区の読出し動作と同様に行うことが可能である。

磁気メモリ５００に含まれる磁気メモリ素子２００への書き込みについて説明する。
例えば制御部９０から入力されたアドレス信号が、駆動回路４１０Ａ、４１０Ｂ、４２０Ａ、４２０Ｂ、４３０Ａ、および４３０Ｂ内のデコーダによってデコードされる。デコードされたアドレスに対応する第２ワード線ＷＬ２が選択され、対応する第２スイッチング素子Ｔ２がオンされる。その後、ビット線ＢＬに電流を流すことにより、第１電極５１と第３電極５３との間に電流が流れ、磁気メモリ素子２００の第２磁性部２０へ書き込みが行われる。本実施形態においては、書き込み時の電流経路と磁区移動時の電流経路が異なるため、書き込み時に意図せぬ磁区移動が生じる可能性を低減することができる。

本実施形態によれば、磁気メモリ素子が高密度で集積化された磁気メモリを提供することができる。

上述した各実施形態によれば、高集積化に適した磁気メモリ素子または磁気メモリが提供される。

（付記）
第１磁性部と、
第１方向に延びる筒状の第２磁性部であって、第１部分および第２部分を含み、前記第１方向において前記第１部分は前記第１磁性部と前記第２部分との間に設けられ、前記第１部分は、
第１領域と、
前記第１方向と交差する第２方向において前記第１領域と並ぶ第２領域であって、前記第２領域における非磁性元素の密度は前記第１領域における非磁性元素の密度よりも高い前記第２領域と、
を含む前記第２磁性部と、
前記第１磁性部と前記第２磁性部との間に設けられた非磁性部と、
を備えた磁気メモリ。

なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、第１磁性部１０、第１層１１、第２層１２、第３層１３、非磁性層１４、第２磁性部２０、非磁性部４０、第１電極５１、第２電極５２、第３電極５３、第１絶縁部６１、第２絶縁部６２、駆動回路４１０Ａ、４１０Ｂ、４２０Ａ、４２０Ｂ、４３０Ａ、および４３０Ｂ、制御部９０などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した磁気メモリ素子および磁気メモリを基にして、当業者が適宜設計変更して実施し得る全ての磁気メモリ素子および磁気メモリも、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００、１５０、２００、３００…磁気メモリ素子 ４００、５００…磁気メモリ １０…第１磁性部 １１…第１層 １２…第２層 １３…第３層 １４…非磁性層 ２０…第２磁性部 ２０ａ…筒部 ２１…第１部分 ２１ａ…第１領域 ２１ｂ…第２領域 ２２…第２部分 ２３…第３部分 ４０…非磁性部 ５１…第１電極 ５２…第２電極 ５３…第３電極 ６１…第１絶縁部 ６２…第２絶縁部 ６３…第３絶縁部 ９０…制御部 Ｓ…基板 ４１０Ａ、４１０Ｂ、４２０Ａ、４２０Ｂ、４３０Ａ、４３０Ｂ…駆動回路 ＭＴＡ…メモリトラックアレイ Ｔ１…第１スイッチング素子 Ｔ２…第２スイッチング素子 ＢＬ…ビット線 ＷＬ１…第１ワード線 ＷＬ２…第２ワード線 Ｓ１…第１層 ＩＬ１…第１絶縁層 Ｈ…ホール Ｍ１…マスク ＭＬ１…第１磁性層 ＮＬ１…第１非磁性層 ＵＬ…下地層

Claims (17)

1. 第１磁性部と、
   第１方向に延びる筒状の第２磁性部であって、第１部分および第２部分を含み、前記第１部分は前記第１磁性部と前記第２部分との間に設けられ、前記第１部分は、
   第１飽和磁化、第１磁気異方性、および第１減衰定数を有する第１領域と、
   前記第１方向に対して垂直な第２方向において前記第１領域と並ぶ第２領域であって、前記第２領域は、前記第１飽和磁化よりも小さい第２飽和磁化、前記第１磁気異方性よりも小さい第２磁気異方性、および前記第１減衰定数よりも小さい第２減衰定数の少なくともいずれかを有する第２領域と、
   を含む前記第２磁性部と、
   前記第１磁性部と前記第２磁性部との間に設けられた非磁性部と、
   前記第１磁性部および前記第２磁性部と電気的に接続された制御部であって、
   前記第１部分に、第１電流値で第１電流方向の第１電流を流して前記第１領域の磁化の方向を変化させる第１動作と、
   前記第１部分に、第２電流値で第２電流方向の第２電流を流して前記第２領域の磁化の方向を変化させる第２動作と、
   を行い、前記第２電流値は前記第１電流値よりも小さく、前記第１電流方向は前記第１方向に沿い、前記第２電流方向は前記第１電流方向と逆である前記制御部と、
   を備えた磁気メモリ素子。
2. 前記第２磁性部は、前記第１方向に並んだ複数の磁区を含む請求項１記載の磁気メモリ素子。
3. 前記第１部分は、前記複数の磁区の１つを含む請求項２記載の磁気メモリ素子。
4. 前記制御部は、前記第１動作の後に、前記第２動作を行う請求項１〜３のいずれか１つに記載の磁気メモリ素子。
5. 第１絶縁部と、
   第２絶縁部と、
   をさらに備え、
   前記磁性部は、前記第１絶縁部の周りに設けられ、
   前記第２絶縁部は、前記磁性部の周りに設けられ、
   前記第１部分の前記磁区の磁化の方向は、前記第１絶縁部から前記第２絶縁部に向かう方向、または前記第２絶縁部から前記第１絶縁部に向かう方向である請求項４記載の磁気メモリ素子。
6. 前記第１磁性部は、
   第１層と、
   第２層と、
   を含み、
   前記第１層は、前記非磁性部と前記第２磁性層との間に設けられ、
   前記第１層は、磁性材料を含み、
   前記第２層は、反強磁性材料を含む請求項１〜５のいずれか１つに記載の磁気メモリ素子。
7. 前記第１磁性部は、前記第２方向に磁化した請求項１〜６のいずれか１つに記載の磁気メモリ素子。
8. 前記第１部分は、前記非磁性部と接する請求項１〜７のいずれか１つに記載の磁気メモリ素子。
9. 前記第２磁性部は、前記第１部分と前記第２部分との間に設けられた第３部分を含み、
   前記第３部分の前記第２方向における長さは、前記第１部分の少なくとも一部の前記第２方向における長さよりも短い請求項１〜８のいずれか１つに記載の磁気メモリ素子。
10. 前記第２磁性部は、複数の前記第３部分を含み、
    前記複数の第３部分は、前記第１部分と前記第２部分との間において、前記第１方向において互いに離間して並べられた請求項９記載の磁気メモリ素子。
11. 第１電極と、
    第２電極と、
    をさらに備え、
    前記第１磁性部は、前記第１電極と前記非磁性層との間に設けられ、
    前記第２磁性部は、前記第２電極と前記非磁性層との間に設けられた請求項１〜１０のいずれか１つに記載の磁気メモリ素子。
12. 前記磁性部の一部の周りに設けられた第３電極をさらに備え、
    前記第３電極と前記第２磁性部の前記一部は、前記第２方向において重なる請求項１１記載の磁気メモリ素子。
13. 前記制御部は、前記第１電極と前記第３電極との間に前記第１電流および前記第２電流を流すことで、前記第１動作および前記第２動作を行う請求項１２記載の磁気メモリ素子。
14. 前記第１電流値の前記第２電流値に対する比は、１．５：１以上、５：１以下である請求項１〜１３のいずれか１つに記載の磁気メモリ素子。
15. 前記第１部分は、希土類元素と遷移金属元素との合金を含み、
    前記第１領域における前記希土類元素の組成比と、前記第２領域における前記希土類元素の組成比と、が異なる請求項１〜１４のいずれか１つに記載の磁気メモリ素子。
16. 複数の磁気メモリ素子であって、前記複数の磁気メモリ素子のそれぞれは、
    第１磁性部と、
    第１方向に延びる筒状の第２磁性部であって、前記第１方向における第１部分および第２部分を含み、前記第１部分は前記第１磁性部と前記第２部分との間に設けられ、前記第１部分は、
    第１飽和磁化、第１磁気異方性、および第１減衰定数を有する第１領域と、
    前記第１方向に対して垂直な第２方向において前記第１領域と並ぶ第２領域であって、前記第２領域は、前記第１飽和磁化よりも小さい第２飽和磁化、前記第１磁気異方性よりも小さい第２磁気異方性、および前記第１減衰定数よりも小さい第２減衰定数の少なくともいずれかを有する第２領域と、
    を含む前記第２磁性部と、
    前記第１磁性部と前記第２磁性部との間に設けられた非磁性部と、
    を含む前記複数の磁気メモリ素子と、
    第１ワード線と、
    第１端子と、第２端子と、第１ゲートと、を含む第１スイッチング素子であって、前記第１端子は前記複数の磁気メモリ素子のうちいずれか１つの前記磁気メモリ素子の前記第２部分と電気的に接続され、前記第２端子は固定電位に接続され、前記第１ゲートは前記第１ワード線と接続された前記第１スイッチング素子と、
    前記複数の磁気メモリ素子のうちの前記１つの磁気メモリ素子の前記第１磁性部と電気的に接続された第１ビット線と、
    前記第１端子と電気的に接続されたワード線と、
    を備えた磁気メモリ。
17. 複数の磁気メモリ素子であって、前記複数の磁気メモリ素子のそれぞれは、
    第１磁性部と、
    第１方向に延びる筒状の第２磁性部であって、前記第１方向における第１部分および第２部分を含み、前記第１部分は前記磁化第１磁性部と前記第２部分との間に設けられ、前記第１部分は、
    第１飽和磁化、第１磁気異方性、および第１減衰定数を有する第１領域と、
    前記第１方向に対して垂直な第２方向において前記第１領域と並ぶ第２領域であって、前記第２領域は、前記第１飽和磁化よりも小さい第２飽和磁化、前記第１磁気異方性よりも小さい第２磁気異方性、および前記第１減衰定数よりも小さい第２減衰定数の少なくともいずれかを有する第２領域と、
    を含む前記第２磁性部と、
    前記第１磁性部と前記第２磁性部との間に設けられた非磁性部と、
    前記第２磁性部の一部の周りに設けられた第３電極であって、前記第２磁性部の前記一部と前記第３電極は、前記第２方向において重なる前記第３電極と、
    を含む前記複数の磁気メモリ素子と、
    第１ワード線と、
    第２ワード線と、
    第１端子と、第２端子と、第１ゲートと、を含む第１スイッチング素子であって、前記第１端子は前記複数の磁気メモリ素子のうちいずれか１つの前記磁気メモリ素子の前記第２部分と電気的に接続され、前記第２端子は固定電位に接続され、前記第１ゲートは前記第１ワード線と接続された前記第１スイッチング素子と、
    第３端子と、第４端子と、第２ゲートと、を含む第２スイッチング素子であって、前記第３端子は前記複数の磁気メモリ素子のうちいずれか１つの前記磁気メモリ素子の前記第３電極と電気的に接続され、前記第４端子は固定電位に接続され、前記第２ゲートは前記第２ワード線と接続された前記第２スイッチング素子と、
    前記複数の磁気メモリ素子のうちの前記１つの磁気メモリ素子の前記第１磁性部と電気的に接続された第１ビット線と、
    前記第１端子と電気的に接続されたワード線と、
    を備えた磁気メモリ。

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