JP2017050395A - 半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法 - Google Patents
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Abstract
【解決手段】剥離除去可能な導電性基板10と、
該導電性基板の表面11上に設けられた半導体素子搭載領域20と、
該半導体素子搭載領域の周囲に配置され、前記導電性基板の前記表面上にめっき層として形成されたリード部30とを有し、
該リード部を形成する前記めっき層は、前記導電性基板の前記表面上に、Pdめっき層31、Auめっき層32、Niめっき層33、ボンディング用貴金属めっき層34の順に積層されためっき層部分を含む。
【選択図】図3
Description
該導電性基板の表面上に設けられた半導体素子搭載領域と、
該半導体素子搭載領域の周囲に配置され、前記導電性基板の前記表面上にめっき層として形成されたリード部とを有し、
該リード部を形成する前記めっき層は、前記導電性基板の前記表面上に、Pdめっき層、Auめっき層、Niめっき層、ボンディング用貴金属めっき層の順に積層されためっき層部分を含む。
該半導体素子搭載部の周囲に設けられためっき層からなるリード部と、
前記半導体素子搭載部に搭載され、所定の電極を有する半導体素子と、
該半導体素子の前記所定の電極と前記リード部とを電気的に接続するボンディングワイヤと、
前記半導体素子搭載部及び前記リード部の底面のみが露出するように、前記半導体素子搭載部及び前記リード部の前記底面以外の領域と、前記半導体素子と、前記ボンディングワイヤとを封止する封止樹脂と、を有し、
前記リード部を形成する前記めっき層は、前記底面から、Pdめっき層、Auめっき層、Niめっき層、ボンディング用貴金属めっき層の順に積層されためっき層部分を含む。
導電性基板の表面上の前記リード部が形成される箇所に、Pdめっき層を形成する工程と、
該Pdめっき層上にAuめっき層を形成する工程と、
該Auめっき層上にNiめっき層を形成する工程と、
該Niめっき層上にボンディング用貴金属めっき層を形成する工程と、を有する。
該半導体素子の電極と前記リード部とをボンディングワイヤを用いて電気的に接続する工程と、
前記半導体素子搭載領域及び前記リード部の底面が露出するように、前記半導体素子搭載領域及び前記リード部の前記底面以外の領域と、前記半導体素子と、前記ボンディングワイヤとを封止樹脂により封止する工程と、
前記導電性基板を、前記封止樹脂から引き剥がす工程と、を有する。
図1を用いて、本発明に係る半導体素子搭載用基板について説明する。図1は、本発明の第1の実施形態に係る半導体素子搭載用基板の一例を示した断面図である。
次に、図4を参照して、本発明の実施形態に係る半導体素子搭載用基板の製造方法について説明する。図4は、本発明の実施形態に係る半導体素子搭載用基板の製造方法の一例の一連の工程を示した図である。なお、今まで説明した構成要素については、同一の参照符号を付し、その説明を省略する。
図5を用いて、本発明の実施形態に係る半導体装置の製造方法について説明する。図5は、本発明の実施形態に係る半導体装置の製造方法の一例の一連の工程を示した図である。本発明の実施形態に係る半導体装置100は、本発明の実施形態に係る半導体素子搭載用基板50を用いて製造されるため、図5は、図4に示した半導体素子搭載用基板50の製造方法から連続した工程である。
次に、実施例を用いて半導体素子搭載用基板及び半導体装置を作製して本発明をより詳細に説明する。
導電性基板として板厚0.2mmのSUS材(SUS430)を幅140mmの長尺板状に加工し、次に厚み0.025mmの感光性ドライフィルムレジストを導電性基板の両面に貼り付けた。
表1は、実施例1〜6及び比較例の実施結果を示している。
20 ダイパッド部
30、30a リード部
31 Pdめっき層
32 Auめっき層
33 Niめっき層
34 ボンディング用貴金属めっき層
40 レジスト
41 開口
50 半導体素子搭載用基板
60 半導体素子
61 電極
70 ボンディングワイヤ
80 封止樹脂
100 半導体装置
Claims (13)
- 剥離除去可能な導電性基板と、
該導電性基板の表面上に設けられた半導体素子搭載領域と、
該半導体素子搭載領域の周囲に配置され、前記導電性基板の前記表面上にめっき層として形成されたリード部とを有し、
該リード部を形成する前記めっき層は、前記導電性基板の前記表面上に、Pdめっき層、Auめっき層、Niめっき層、ボンディング用貴金属めっき層の順に積層されためっき層部分を含む半導体素子搭載用基板。 - 前記ボンディング用貴金属めっき層は、Pd、Au、Agの単層めっき層又はPd、Au、Agのうち2種類以上からなる積層めっき層として構成された請求項1に記載の半導体素子搭載用基板。
- 前記Pdめっき層の厚さが、0.01μm以上0.10μm以下である請求項1又は2に記載の半導体素子搭載用基板。
- 前記Auめっき層の厚さが、0.01μm以上0.10μm以下である請求項1乃至3のいずれか一項に記載の半導体素子搭載用基板。
- 前記導電性基板と前記リード部との間の密着力が、前記半導体素子搭載領域に半導体素子を搭載して該半導体素子の電極を前記リード部にワイヤボンディングにより接続した後、前記導電性基板の前記表面上を封止樹脂で樹脂封止し、前記導電性基板を該封止樹脂から引き剥がす際の前記導電性基板と前記リード部との間の密着力と略同一となるように設定された請求項1乃至4のいずれか一項に記載の半導体素子搭載用基板。
- 前記半導体素子搭載領域が、前記リード部を形成する前記めっき層と同一の積層構成を有するめっき層として形成された請求項1乃至5のいずれか一項に記載の半導体素子搭載用基板。
- 半導体素子搭載部と、
該半導体素子搭載部の周囲に設けられためっき層からなるリード部と、
前記半導体素子搭載部に搭載され、所定の電極を有する半導体素子と、
該半導体素子の前記所定の電極と前記リード部とを電気的に接続するボンディングワイヤと、
前記半導体素子搭載部及び前記リード部の底面のみが露出するように、前記半導体素子搭載部及び前記リード部の前記底面以外の領域と、前記半導体素子と、前記ボンディングワイヤとを封止する封止樹脂と、を有し、
前記リード部を形成する前記めっき層は、前記底面から、Pdめっき層、Auめっき層、Niめっき層、ボンディング用貴金属めっき層の順に積層されためっき層部分を含む半導体装置。 - 前記ボンディング用貴金属めっき層は、Pd、Au、Agの単層めっき層又はPd、Au、Agのうち2種類以上からなる積層めっき層として構成された請求項7に記載の半導体装置。
- 前記Pdめっき層の厚さが、0.01μm以上0.10μm以下である請求項7又は8に記載の半導体装置。
- 前記Auめっき層の厚さが、0.01μm以上0.10μm以下である請求項7乃至9のいずれか一項に記載の半導体装置。
- 半導体素子搭載領域の周囲に、めっき層からなるリード部が設けられた半導体素子搭載用基板の製造方法であって、
導電性基板の表面上の前記リード部が形成される箇所に、Pdめっき層を形成する工程と、
該Pdめっき層上にAuめっき層を形成する工程と、
該Auめっき層上にNiめっき層を形成する工程と、
該Niめっき層上にボンディング用貴金属めっき層を形成する工程と、を有する半導体素子搭載用基板の製造方法。 - 請求項11に記載された半導体素子搭載用基板の製造方法により製造された半導体素子搭載用基板の前記半導体素子搭載領域上に、半導体素子を搭載する工程と、
該半導体素子の電極と前記リード部とをボンディングワイヤを用いて電気的に接続する工程と、
前記半導体素子搭載領域及び前記リード部の底面が露出するように、前記半導体素子搭載領域及び前記リード部の前記底面以外の領域と、前記半導体素子と、前記ボンディングワイヤとを封止樹脂により封止する工程と、
前記導電性基板を前記封止樹脂から引き剥がす工程と、を有する半導体装置の製造方法。 - 前記Pdめっき層を形成する工程で形成された前記Pdめっき層と前記導電性基板との間の密着力が、
前記導電性基板を前記封止樹脂から引き剥がす工程における前記Pdめっき層と前記導電性基板との間の密着力と略同一となるように設定された請求項12に記載の半導体装置の製造方法。
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