JP2017045865A - 半導体装置およびその製造方法 - Google Patents
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- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
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- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05147—Copper [Cu] as principal constituent
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- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
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- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05664—Palladium [Pd] as principal constituent
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- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract
【課題】半導体装置の信頼性を向上する。【解決手段】第1ポリイミド膜と、第1ポリイミド膜上に形成された再配線(RDL1、RDL2A、RDL2B、RDL2C)と、第1ポリイミド膜上に形成されたダミーパターン(DP1、DP2)と、再配線(RDL1、RDL2A、RDL2B、RDL2C)およびダミーパターン(DP1、DP2)を覆う第2ポリイミド膜と、第2ポリイミド膜から再配線(RDL1、RDL2A、RDL2B、RDL2C)の一部分を露出する開口部とを備える。このとき、平面視において、ダミーパターン(DP1)は、隙間(SP1)を挟んで再配線(RDL1、RDL2A、RDL2B、RDL2C)を囲む閉じたパターンから構成されている。【選択図】図9
Description
本発明は、半導体装置およびその製造技術に関し、例えば、再配線(Redistribution layer)を有する半導体装置およびその製造技術に適用して有効な技術に関する。
特開2014−22505号公報(特許文献1)には、半導体基板側から順に形成した銅膜(Cu膜)とニッケル膜(Ni膜)とパラジウム膜(Pd膜)から再配線を構成し、銅ワイヤをパラジウム膜の上面に接続する構造が記載されている。
特許第5412552号(特許文献2)には、メッキ法で銅膜を安定的に形成するためには、ある一定以上の再配線の占有率が必要であることが記載されている。
特許第5132162号(特許文献3)には、配線の周囲にダミーパターンを配置する例として、ヒューズ配線の横にダミーパターンを配置することが記載されている。
特開2012−253071号公報(特許文献4)には、配線層の周囲にドットパターンから構成されるダミーパターンを配置する技術が記載されている。
特開平5−258017号公報(特許文献5)には、配線以外の周囲全体にメッシュ状のダミーパターンを配置する技術が記載されている。
例えば、家電用途や通信用途に代表される民生品用途の半導体装置では、低消費電力化と小型化と低コスト化とが開発トレンドである。一方、車載用途の半導体装置においては、これらの開発トレンドに加えて、高温環境下での高電圧動作の信頼性向上が必要とされる。この点に関し、低コスト化を推進する観点から、高価な金(Au)ワイヤに替えて、安価な銅(Cu)ワイヤを使用することが検討されている。この場合、銅ワイヤは、金ワイヤに比べて硬いため、ワイヤを接続するパッドにダメージを与えやすい。このことから、銅ワイヤを使用する際、銅ワイヤを直接パッドに接続するのではなく、例えば、パッドと接続される銅配線からなる再配線を形成し、この再配線と銅ワイヤとを接続することが検討されている。この再配線構造によれば、厚膜の再配線によるパワートランジスタのオン抵抗の低減や、再配線を使用した配線レイアウト設計によりチップ面積の縮小化を図ることができる。さらには、安価な銅ワイヤとの接続構造を採用することによる低コスト化を図ることができるとともに、再配線の占有面積増大による放熱性の向上も図ることができる。
このような再配線構造においては、銅膜を主成分とする再配線と銅ワイヤとの密着性が低いことから、再配線の表面に銅ワイヤとの密着性を向上するための密着膜が形成される。ところが、本発明者が検討したところ、密着膜の膜剥がれに起因する再配線(銅膜)の腐食が発生することを新たに見出した。すなわち、本発明者の検討によると、現状の再配線構造には、半導体装置の信頼性を向上する観点から改善の余地が存在するのである。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置は、平面視において、隙間を挟んで再配線を囲むように導体パターンを配置し、この導体パターンを閉じたパターンから構成する。
一実施の形態によれば、半導体装置の信頼性を向上することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
(実施の形態1)
<改善の検討>
まず、関連技術に存在する本発明者が新たに見出した改善の余地について図面を参照しながら説明する。ここで、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術(未公知技術)を意図して記載された技術である。
<改善の検討>
まず、関連技術に存在する本発明者が新たに見出した改善の余地について図面を参照しながら説明する。ここで、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術(未公知技術)を意図して記載された技術である。
図1〜図3は、関連技術における再配線構造の製造工程を簡略化して示す断面図である。図1において、層間絶縁膜IL上にパッドPDが形成されており、このパッドPDを覆う層間絶縁膜IL上に、例えば、酸化シリコン膜や窒化シリコン膜からなる表面保護膜(パッシベーション膜)PASが形成されている。この表面保護膜PASには、開口部OP1が形成されており、開口部OP1からパッドPDの表面の一部が露出している。さらに、開口部OP1が形成された表面保護膜PAS上には、ポリイミド膜PIF1が形成されており、このポリイミド膜PIF1には、開口部OP1と連通する開口部OP2が形成されている。そして、開口部OP1の内壁および開口部OP2の内壁を含むポリイミド膜PIF1上に、例えば、チタン膜や窒化チタン膜からなるバリア導体膜BCFが形成され、このバリア導体膜BCF上に、銅膜からなるシード膜SDFが形成されている。このシード膜SDF上にレジスト膜PR1が形成されており、このレジスト膜PR1はパターニングされている。具体的に、レジスト膜PR1のパターニングは、再配線を形成するための配線形成用開口部OP(L)を開口するように行なわれる。以上の構造を製造する工程は、省略するが、この省略された工程によって、図1に示される構造が形成される。
ここで、再配線は、例えば、10μm程度の厚さを有するように厚く形成され、かつ、配線形成用開口部OP(L)の深さを再配線の膜厚以上にする必要がある。このことから、レジスト膜PR1の膜厚は、15μm程度に厚くする必要がある。通常、レジスト膜PR1のパターニングは、露光処理によって実施されるが、レジスト膜PR1の膜厚が厚くなると、露光処理だけでは、パターニングしたレジスト膜PR1の形状が不安定になるおそれがある。このため、確実なパターン形状を形成することを目的として、レジスト膜PR1に対して露光処理を実施した後、例えば、レジスト膜PR1に紫外線を照射して、レジスト膜PR1を硬化させるキュア処理を実施する。これにより、レジスト膜PR1を硬化させて、パターニングしたレジスト膜の形状の安定性を高めることができる。
ところが、レジスト膜PR1に対してキュア処理を実施すると、レジスト膜PR1の収縮が生じる。特に、紫外線が直接照射されるレジスト膜PR1の表面では、レジスト膜PR1の収縮が顕著になる。したがって、パターニングされたレジスト膜PR1に対して、キュア処理を実施すると、レジスト膜PR1の表面の収縮が大きくなることから、図2に示すように、配線形成用開口部OP(L)の側面がテーパ状に傾くことになる。
この状態で、図3に示すように、電解メッキ法を使用して、配線形成用開口部OP(L)から露出するシード膜SDF上に銅膜CUFを成長させると、配線形成用開口部OP(L)の側面形状がテーパ形状となっていることから、必然的に、銅膜CUFの側面形状は、逆テーパ形状となる。このように、本発明者は、レジスト膜PR1に対してキュア処理を実施すると、電解メッキ法で形成される銅膜CUFの側面形状が逆テーパ形状になることを新たに見出したのである。
ここで、例えば、銅膜CUFを主要な構成膜とする再配線は、銅ワイヤと接続されるが、銅膜CUFと銅ワイヤとの密着性は良好とは言えないため、銅膜CUFと銅ワイヤとを直接接続するのではなく、銅膜CUFと銅ワイヤとの間に密着膜を介在させることが行なわれている。具体的には、銅膜CUFの表面の一部領域にニッケル膜と金膜との積層膜を形成し、この積層膜を介して、銅膜CUFと銅ワイヤを接続することが行なわれている。この場合、銅ワイヤは、密着性の良好な金膜と直接接続されることになることから、再配線と銅ワイヤとの接続信頼性を向上することができる。この構成の場合、通常、ニッケル膜と金膜は、メッキ法を使用することにより形成され、特に、銅膜CUFの側面形状が逆テーパ形状となっていても、逆テーパ形状に起因する再配線の信頼性低下は顕在化しない。
ところが、近年では、上述した密着膜として、高価な金膜を使用する替わりに、半導体装置の製造コストを削減するため、銅膜CUFと密着性が良好なチタン膜(Ti膜)とパラジウム膜(Pd膜)の積層膜を使用することが検討されている。さらに、金膜に比べて低コストであることから、チタン膜とパラジウム膜の積層膜を密着膜として使用する場合、銅膜CUFの表面の一部だけでなく、銅膜CUFの表面と側面を覆うように形成することが考えられる。すなわち、密着膜として、チタン膜とパラジウム膜との積層膜を使用する利点としては、銅膜CUFと銅ワイヤとの密着性を向上させるだけでなく、銅膜CUFを腐食などから保護する機能も付加させることができるのである。なぜなら、金膜を密着膜として使用する場合には、高価な金膜の使用を必要最小限に抑えるため、銅ワイヤとのボンディング領域にだけ金膜を形成する構成が採用される。一方、チタン膜とパラジウム膜との積層膜は、金膜に比べて低コストであるため、銅ワイヤとのボンディング領域だけでなく、銅膜CUFの表面と側面を覆うように形成することができるからである。このことから、密着膜として、チタン膜とパラジウム膜との積層膜を使用する場合には、半導体装置の低コスト化を図ることができるだけでなく、銅膜CUFを腐食などから保護することができ、これによって、半導体装置の信頼性を向上することもできるのである。
ただし、チタン膜とパラジウム膜との積層膜を密着膜として使用する場合、銅膜CUFの側面形状が逆テーパ形状となることに起因して、改善の余地が顕在化することを本発明者は新たに見出したのである。つまり、チタン膜とパラジウム膜との積層膜を銅膜CUFの表面および側面を覆うように形成するためには、例えば、スパッタリング法が使用されるが、スパッタリング法を使用するがゆえに、銅膜CUFの側面形状が逆テーパ形状となることに起因して、改善の余地が顕在化するのである。以下に、この点について説明する。
図4は、銅膜CUFの側面形状が逆テーパ形状となっている場合において、銅膜CUFの表面および側面を覆うように、スパッタリング法を使用することにより、チタン膜とパラジウム膜との積層膜PDFと、チタン膜TFとを形成する様子を模式的に示す図である。図4の矢印で示すスパッタリング法の指向性によって、銅膜CUFの側面近傍の領域A1においては、積層膜PDFの膜厚およびチタン膜TFの膜厚が、その他の領域よりも薄くなる。すなわち、銅膜CUFの側面形状が逆テーパ形状となっていると、銅膜CUFの側面における成膜粒子の被着性が悪くなる結果、積層膜PDFの膜厚およびチタン膜TFの膜厚が薄くなってしまうのである。この状態で、例えば、チタン膜TFや積層膜PDFのパターニングをウェットエッチングで実施すると、銅膜CUFの側面近傍の領域A1において、チタン膜TFや積層膜PDFの膜剥がれが生じやすくなり、この膜剥がれに起因して、銅膜CUFの腐食が発生することになる。さらには、膜剥がれによって、異物も発生する。このことから、銅膜CUFの側面形状が逆テーパ形状となっていると、半導体装置の信頼性低下や半導体装置の製造工程における歩留り低下を招くことになる。
以上のことから、折角、銅膜CUFの表面および側面をチタン膜とパラジウム膜との積層膜PDFで覆うことにより保護しようとしても、銅膜CUFの側面形状が逆テーパ形状となっていると、銅膜CUFの側面における積層膜PDFの膜厚が薄くなることに起因して、膜剥がれや異物の発生が改善の余地として顕在化するのである。特に、この改善の余地は、積層膜PDFの成膜工程にスパッタリング法を使用する場合に顕著となる。
そこで、本実施の形態1では、上述した関連技術に存在する改善の余地に対する工夫を施している。以下では、この工夫を施した本実施の形態1における技術的思想について説明することにする。まず、本発明者が見出した知見について説明する。そして、この知見を具現化する一対策案について説明し、この一対策案では、別の問題点が顕在化することを説明する。その後、本実施の形態1における技術的思想について説明する。
<本発明者が見出した知見>
本発明者が見出した知見について、図面を参照しながら説明する。図5は、パターニングしたレジスト膜PR1を使用して、互いに隣り合う銅膜CUF1および銅膜CUF2を形成する状態を示す図である。特に、図5は、銅膜CUF1と銅膜CUF2との間の距離が大きく、したがって、銅膜CUF1と銅膜CUF2で挟まれるレジスト膜PR1の幅が大きくなる構成を示す模式図である。図5(a)は、パターニングしたレジスト膜PR1を使用して銅膜CUF1および銅膜CUF2を形成した状態を示す断面図であり、図5(b)は、図5(a)の工程後、レジスト膜PR1を除去した状態を示す断面図である。まず、図5(a)において、パターニングしたレジスト膜PR1に対して、紫外線照射によるキュア処理を実施すると、レジスト膜PR1の収縮が起きる。特に、図5(a)に示すように、銅膜CUF1と銅膜CUF2とに挟まれたレジスト膜PR1の幅が大きくなるほど、レジスト膜PR1の表面(上面)での収縮の絶対量が大きくなる。レジスト膜PR1の表面での収縮が大きくなるということは、レジスト膜PR1のテーパ形状が大きくなることを意味する。したがって、この場合、図5(b)に示すように、パターニングしたレジスト膜PR1を除去すると、銅膜CUF1の側面の逆テーパ形状が著しく大きくなるとともに、銅膜CUF2の側面の逆テーパ形状も著しく大きくなる。すなわち、銅膜CUF1と銅膜CUF2との間に挟まれたレジスト膜PR1の幅が大きくなるほど、銅膜CUF1および銅膜CUF2の逆テーパ形状が著しく大きくなるのである。例えば、本発明者の調査によると、銅膜CUF1と銅膜CUF2との間のスペースが約260μm(銅膜CUF1と銅膜CUF2に挟まれたレジスト膜PR1の幅が約260μm)となると、銅膜CUF1(銅膜CUF2)の下部よりも上部の方が片側で約1.2μm程度外側に張り出すことが確認された。
本発明者が見出した知見について、図面を参照しながら説明する。図5は、パターニングしたレジスト膜PR1を使用して、互いに隣り合う銅膜CUF1および銅膜CUF2を形成する状態を示す図である。特に、図5は、銅膜CUF1と銅膜CUF2との間の距離が大きく、したがって、銅膜CUF1と銅膜CUF2で挟まれるレジスト膜PR1の幅が大きくなる構成を示す模式図である。図5(a)は、パターニングしたレジスト膜PR1を使用して銅膜CUF1および銅膜CUF2を形成した状態を示す断面図であり、図5(b)は、図5(a)の工程後、レジスト膜PR1を除去した状態を示す断面図である。まず、図5(a)において、パターニングしたレジスト膜PR1に対して、紫外線照射によるキュア処理を実施すると、レジスト膜PR1の収縮が起きる。特に、図5(a)に示すように、銅膜CUF1と銅膜CUF2とに挟まれたレジスト膜PR1の幅が大きくなるほど、レジスト膜PR1の表面(上面)での収縮の絶対量が大きくなる。レジスト膜PR1の表面での収縮が大きくなるということは、レジスト膜PR1のテーパ形状が大きくなることを意味する。したがって、この場合、図5(b)に示すように、パターニングしたレジスト膜PR1を除去すると、銅膜CUF1の側面の逆テーパ形状が著しく大きくなるとともに、銅膜CUF2の側面の逆テーパ形状も著しく大きくなる。すなわち、銅膜CUF1と銅膜CUF2との間に挟まれたレジスト膜PR1の幅が大きくなるほど、銅膜CUF1および銅膜CUF2の逆テーパ形状が著しく大きくなるのである。例えば、本発明者の調査によると、銅膜CUF1と銅膜CUF2との間のスペースが約260μm(銅膜CUF1と銅膜CUF2に挟まれたレジスト膜PR1の幅が約260μm)となると、銅膜CUF1(銅膜CUF2)の下部よりも上部の方が片側で約1.2μm程度外側に張り出すことが確認された。
これに対し、図6は、銅膜CUF1と銅膜CUF2との間の距離が小さく、したがって、銅膜CUF1と銅膜CUF2で挟まれるレジスト膜PR1の幅が小さくなる構成を示す模式図である。図6(a)は、パターニングしたレジスト膜PR1を使用して銅膜CUF1および銅膜CUF2を形成した状態を示す断面図であり、図6(b)は、図6(a)の工程後、レジスト膜PR1を除去した状態を示す断面図である。
図6(a)に示すように、銅膜CUF1と銅膜CUF2との間に挟まれたレジスト膜PR1の幅が小さくなると、レジスト膜PR1の表面(上面)での収縮の絶対量が小さくなる。この場合、図6(b)に示すように、銅膜CUF1の側面の逆テーパ形状が抑制されるとともに、銅膜CUF2の側面の逆テーパ形状も抑制される。すなわち、銅膜CUF1と銅膜CUF2との間に挟まれたレジスト膜PR1の幅が小さくなるほど、銅膜CUF1および銅膜CUF2の逆テーパ形状が抑制されるのである。このように、本発明者が新たに見出した知見は、銅膜CUF1と銅膜CUF2との間に挟まれたレジスト膜PR1の幅を小さくすることによって、銅膜CUF1および銅膜CUF2の逆テーパ形状が抑制されるということである。
<一対策案>
ここで、上述した知見を具現化する一対策案について説明する。図7(a)は、半導体ウェハWFの平面構成を示す図である。図7(a)に示すように、半導体ウェハWFの平面形状は、略円形形状をしており、内部に複数のチップ領域CRが形成されている。このチップ領域CRは、半導体ウェハWFをダイシングした際、半導体チップとして個片化される領域である。
ここで、上述した知見を具現化する一対策案について説明する。図7(a)は、半導体ウェハWFの平面構成を示す図である。図7(a)に示すように、半導体ウェハWFの平面形状は、略円形形状をしており、内部に複数のチップ領域CRが形成されている。このチップ領域CRは、半導体ウェハWFをダイシングした際、半導体チップとして個片化される領域である。
次に、図7(b)は、1つのチップ領域CRを拡大して示す模式図である。図7(b)に示すように、チップ領域CRは、矩形形状をしており、内部の表面領域に再配線RDLが形成されていることがわかる。図7(b)においては、再配線RDL間の間隔(スペース)が広いため、再配線RDLを形成する際に使用されるレジスト膜の収縮が大きくなり、再配線RDL間に挟まれたレジスト膜の側面にテーパ形状が形成されることになる。この場合、再配線RDLの側面が逆テーパ形状となり、再配線RDLの側面での密着膜の薄膜化が生じることになる。これにより、密着膜の膜剥がれや膜剥がれによる異物の発生が生じることになり、半導体装置の信頼性低下および製造歩留りの低下が懸念される。
この点に関し、一対策案では、再配線RDL間に挟まれるレジスト膜の幅をできるだけ小さくするという思想に基づき、以下に示す構成を実現している。具体的に、図8は、一対策案の構成を示す模式図である。図8に示すように、一対策案では、チップ領域CRの表面領域に形成されている再配線RDLの幅を広げる構成が実現されている。この一対策案の構成によれば、再配線RDL間に挟まれるスペースを小さくすることができる。このことは、一対策案では、再配線RDLを形成する際、再配線RDL間に挟まれるレジスト膜の幅を小さくすることができることを意味する。したがって、一対策案によれば、再配線RDLの逆テーパ形状を抑制することができると考えられる。
このように、一対策案による構成では、再配線RDLの逆テーパ形状を抑制することができるが、別の改善の余地が顕在化する。以下に、この点について説明する。
図8に示すように、一対策案では、再破線RDLの幅を広げることにより、再配線RDL間の間隔が狭くなっているが、このことは、チップ領域CRにおける再配線RDLの占有面積が著しく大きくなることを意味する。この場合、以下に示す不都合が生じる。すなわち、図7(a)に示す半導体ウェハWFでは、チップ領域CRを個片化するダイシング工程を実施する前に、半導体ウェハWFの裏面を研削して、半導体ウェハWFの厚さを薄くすることが行なわれる。このとき、図8に示すように、各チップ領域CRの表面における再配線RDLの占有面積が著しく大きい場合には、半導体ウェハWFの主成分であるシリコンと、再配線RDLの主要な構成材料である銅との線膨張係数の相違から、半導体ウェハWFに反りが発生する。このような反りが発生すると、ダイシング工程を含むその後の組立工程に支障をきたすことになる。以上のことから、一対策案では、再配線RDLの逆テーパ形状を抑制することができる一方、チップ領域CRでの再配線RDLの占有面積の増大に起因する半導体ウェハWFの反りという新たな改善の余地が顕在化するのである。したがって、一対策案は、半導体ウェハWFの反りという新たな副作用を引き起こす点で、充分な解決手段とは言えないことがわかる。そこで、以下では、本実施の形態1における技術的思想について説明する。
<実施の形態1における半導体チップの平面レイアウト構成>
まず、本実施の形態1における半導体チップの平面レイアウト構成について説明する。図9は、本実施の形態1における半導体チップCHPの平面レイアウト構成を示す図である。図9に示すように、平面視において、本実施の形態1における半導体チップCHPは、矩形形状をしている。そして、半導体チップCHPの表面には、再配線RDL1が形成されており、平面視において、再配線RDL1を囲むようにダミーパターンDP1が形成されている。このとき、図9に示すように、平面視において、ダミーパターンDP1は、隙間SP1を挟んで再配線RDL1を囲む閉じたパターンから構成されている。
まず、本実施の形態1における半導体チップの平面レイアウト構成について説明する。図9は、本実施の形態1における半導体チップCHPの平面レイアウト構成を示す図である。図9に示すように、平面視において、本実施の形態1における半導体チップCHPは、矩形形状をしている。そして、半導体チップCHPの表面には、再配線RDL1が形成されており、平面視において、再配線RDL1を囲むようにダミーパターンDP1が形成されている。このとき、図9に示すように、平面視において、ダミーパターンDP1は、隙間SP1を挟んで再配線RDL1を囲む閉じたパターンから構成されている。
同様に、半導体チップCHPの表面には、再配線RDL2A、RDL2B、RDL2Cが形成されており、平面視において、再配線RDL2A、RDL2B、RDL2Cを囲むようにダミーパターンDP2が形成されている。このとき、図9に示すように、平面視において、ダミーパターンDP2は、隙間SP1を挟んで再配線RDL2A、RDL2B、RDL2Cを囲む閉じたパターンから構成されている。
ここで、例えば、再配線RDL1とダミーパターンDP1とに着目すると、再配線RDL1とダミーパターンDP1との間の距離は、略一定となっている。言い換えれば、再配線RDL1とダミーパターンDP1との間に介在する隙間SP1は、略一定となっている。同様に、例えば、再配線RDL2A、RDL2B、RDL2CとダミーパターンDP2とに着目しても、再配線RDL2A、RDL2B、RDL2CとダミーパターンDP2との間に介在する隙間SP1は、略一定となっている。特に、ダミーパターンDP2は、複数の再配線(再配線RDL2A、RDL2B、RDL2C)を囲む閉じたパターンから形成されている。この場合、ダミーパターンDP2と再配線RDL2A、RDL2B、RDL2Cとの間に隙間SP1が存在するとともに、例えば、図9の領域A3で示すように、再配線RDL2Aと再配線RDL2Bとの間にも隙間SP2が存在することになる。このとき、本実施の形態1では、隙間SP1と隙間SP2とが概ね等しくなっている。
さらに、図9の領域A2に示すように、ダミーパターンDP1とダミーパターンDP2とは、互いに接続され、ダミーパターンDP1とダミーパターンDP2との接続部分の幅は、ダミーパターンDP1のその他の部分の幅およびダミーパターンDP2のその他の部分の幅よりも大きくなっている。
このように構成されているダミーパターンDP1およびダミーパターンDP2は、配線として機能しないパターンであり、例えば、ダミーパターンDP1の電位およびダミーパターンDP2の電位は、フローティング電位となっている。
<実施の形態1における半導体チップの断面構成>
図10は、図9のA−A線で切断した断面図である。図10において、本実施の形態1における半導体チップCHPは、例えば、シリコンからなる半導体基板1Sを有し、この半導体基板1Sの表面に素子分離領域STIが形成されている。そして、素子分離領域STIで区画された活性領域(アクティブ領域)上に、電界効果トランジスタQや容量素子PIPが形成されている。また、素子分離領域STI上には、抵抗素子Rが形成されている。次に、電界効果トランジスタQや容量素子PIPや抵抗素子Rが形成された半導体基板1Sの表面を覆うように、例えば、酸化シリコン膜からなるコンタクト層間絶縁膜CILが形成されている。このコンタクト層間絶縁膜CILには、コンタクト層間絶縁膜CILを貫通するプラグPLGが形成されている。このプラグPLGは、例えば、コンタクトホールにバリア導体膜とタングステン膜とを埋め込むことにより形成されている。
図10は、図9のA−A線で切断した断面図である。図10において、本実施の形態1における半導体チップCHPは、例えば、シリコンからなる半導体基板1Sを有し、この半導体基板1Sの表面に素子分離領域STIが形成されている。そして、素子分離領域STIで区画された活性領域(アクティブ領域)上に、電界効果トランジスタQや容量素子PIPが形成されている。また、素子分離領域STI上には、抵抗素子Rが形成されている。次に、電界効果トランジスタQや容量素子PIPや抵抗素子Rが形成された半導体基板1Sの表面を覆うように、例えば、酸化シリコン膜からなるコンタクト層間絶縁膜CILが形成されている。このコンタクト層間絶縁膜CILには、コンタクト層間絶縁膜CILを貫通するプラグPLGが形成されている。このプラグPLGは、例えば、コンタクトホールにバリア導体膜とタングステン膜とを埋め込むことにより形成されている。
続いて、プラグPLGを形成したコンタクト層間絶縁膜CIL上には、例えば、酸化シリコン膜や、酸化シリコン膜よりも誘電率の低い低誘電率膜からなる層間絶縁膜IL1が形成されている。そして、層間絶縁膜IL1には、配線溝が形成されており、この配線溝に埋め込むように、例えば、銅配線から構成される配線WL1が形成されている。
次に、図10に示すように、配線WL1を形成した層間絶縁膜IL1上に、例えば、酸化シリコン膜や低誘電率膜からなる層間絶縁膜ILが形成されている。そして、この層間絶縁膜IL上には、パッドPDが形成されている。このパッドPDは、例えば、アルミニウム膜(Al膜)やアルミニウム合金膜(AlSi膜やAlSiCu膜など)から構成されている。本実施の形態1における半導体チップCHPでは、パッドPDの上方に再配線構造が形成されている。以下に、図10を参照しながら、再配線構造について説明する。
図10において、パッドPDを覆うように、例えば、酸化シリコン膜や窒化シリコン膜からなる表面保護膜(パッシベーション膜)PASが形成されており、この表面保護膜PASには、パッドPDの表面の一部を露出する開口部OP1が形成されている。次に、開口部OP1が形成された表面保護膜PAS上には、ポリイミド膜PIF1が形成されており、このポリイミド膜PIF1には、開口部OP1と連通する開口部OP2が形成されている。そして、開口部OP1および開口部OP2を埋め込み、かつ、ポリイミド膜PIF1上を延在する再配線RDL1が形成されている。再配線RDL1は、例えば、チタン膜や窒化チタン膜からなるバリア導体膜BCFと、バリア導体膜BCF上に形成された銅膜CUFと、銅膜CUFの表面および側面を覆う積層膜PDFから構成されている。特に、積層膜PDFは、例えば、チタン膜と、チタン膜上に形成されたパラジウム膜から構成されている。
次に、ポリイミド膜PIF1上には、再配線RDL1と隣り合うように、ダミーパターンDP1が配置されている。つまり、ポリイミド膜PIF1上には、互いに隣り合う再配線RDL1とダミーパターンDP1とが形成されており、再配線RDL1とダミーパターンDP1とは、同層に配置されている。ダミーパターンDP1もバリア導体膜BCFと、バリア導体膜BCF上に形成された銅膜CUFと、銅膜CUFの表面および側面を覆う積層膜(Ti/Pd膜)PDFとから構成されている。したがって、ダミーパターンDP1は、導体パターンということができる。
そして、互いに隣り合うように配置された再配線RDL1およびダミーパターンDP1を覆うようにポリイミド膜PIF2が形成されている。このポリイミド膜PIF2には、再配線RDL1の一部分を露出する開口部OP3が形成されている。具体的には、図10に示すように、ポリイミド膜PIF2に形成された開口部OP3からは、再配線RDL1の表面に形成された積層膜(Ti/Pd膜)PDFが露出しており、開口部OP3から露出する積層膜(Ti/Pd膜)PDFに銅からなるワイヤWが接続されている。
なお、バリア導体膜BCFは、銅膜CUFを構成する銅の拡散を抑制する機能を有する膜である。また、積層膜(Ti/Pd膜)PDFは、再配線RDL1と銅からなるワイヤWとの密着性を向上する密着膜として機能する。
<実施の形態1における特徴>
本実施の形態1における半導体チップCHPは、上記のように構成されており、以下に、本実施の形態における特徴点について説明する。本実施の形態1における特徴点は、例えば、図9に示すように、再配線RDL1の周囲を囲むように、隙間SP1を介してダミーパターンDP1を設ける点にある。すなわち、本実施の形態1における特徴点は、平面視において、隙間SP1を挟んで再配線RDL1を囲む閉じたパターンから構成されるダミーパターンDP1を設ける点にある。これにより、再配線RDL1を形成する際において、再配線RDL1を囲むダミーパターンDP1も一緒に形成することになる。このことは、レジスト膜に再配線RDL1を形成するための配線形成用開口部とともに、配線形成用開口部に近接して、ダミーパターンDP1を形成するためのダミーパターン形成用開口部を形成することを意味する。したがって、本実施の形態1における特徴点によれば、配線形成用開口部とダミーパターン形成用開口部との間に存在するレジスト膜の幅を小さくすることができることになる。この結果、本実施の形態1によれば、再配線RDL1とダミーパターンDP1との間に挟まれたレジスト膜において、キュア処理によるレジスト膜の表面での収縮の絶対量を低減することができる。すなわち、本実施の形態1における特徴点によれば、レジスト膜に形成された配線形成用開口部におけるテーパ形状が緩和されることになり、これによって、再配線RDL1の側面形状が逆テーパ形状となることを抑制することができることになる。したがって、本実施の形態1における特徴点によれば、再配線RDL1の側面形状が逆テーパ形状になることに起因する再配線RDL1の側面での密着膜の薄膜化を抑制することができる。このことから、本実施の形態1によれば、密着膜の膜剥がれや膜剥がれによる異物の発生を抑制することができ、これによって、半導体装置の信頼性向上および製造歩留りの向上を図ることができる。
本実施の形態1における半導体チップCHPは、上記のように構成されており、以下に、本実施の形態における特徴点について説明する。本実施の形態1における特徴点は、例えば、図9に示すように、再配線RDL1の周囲を囲むように、隙間SP1を介してダミーパターンDP1を設ける点にある。すなわち、本実施の形態1における特徴点は、平面視において、隙間SP1を挟んで再配線RDL1を囲む閉じたパターンから構成されるダミーパターンDP1を設ける点にある。これにより、再配線RDL1を形成する際において、再配線RDL1を囲むダミーパターンDP1も一緒に形成することになる。このことは、レジスト膜に再配線RDL1を形成するための配線形成用開口部とともに、配線形成用開口部に近接して、ダミーパターンDP1を形成するためのダミーパターン形成用開口部を形成することを意味する。したがって、本実施の形態1における特徴点によれば、配線形成用開口部とダミーパターン形成用開口部との間に存在するレジスト膜の幅を小さくすることができることになる。この結果、本実施の形態1によれば、再配線RDL1とダミーパターンDP1との間に挟まれたレジスト膜において、キュア処理によるレジスト膜の表面での収縮の絶対量を低減することができる。すなわち、本実施の形態1における特徴点によれば、レジスト膜に形成された配線形成用開口部におけるテーパ形状が緩和されることになり、これによって、再配線RDL1の側面形状が逆テーパ形状となることを抑制することができることになる。したがって、本実施の形態1における特徴点によれば、再配線RDL1の側面形状が逆テーパ形状になることに起因する再配線RDL1の側面での密着膜の薄膜化を抑制することができる。このことから、本実施の形態1によれば、密着膜の膜剥がれや膜剥がれによる異物の発生を抑制することができ、これによって、半導体装置の信頼性向上および製造歩留りの向上を図ることができる。
特に、本実施の形態1における特徴点によれば、上述した本発明者が見出した知見(図6参照)で説明したレジスト膜の幅を小さくするという思想を、互いに隣り合う再配線間の距離を小さくすることによる実現するのではなく、隙間SP1を挟んで再配線RDL1を囲む閉じたダミーパターンDP1を形成することにより具現化している。
例えば、図6に示すように、互いに隣り合う再配線間の距離を小さくする構成によって、互いに隣り合う再配線間に挟まれるレジスト膜の幅を小さくする思想を実現する場合には、再配線のレイアウトを大幅に変更する必要が生じるとともに、互いに隣り合う再配線間の距離を小さくするために再配線のレイアウトに必要以上の制限が加わることになる。さらには、図8に示す一対応案のように、再配線の占有面積が著しく大きくなり、半導体ウェハの反りという問題点も顕在化することになる。つまり、互いに隣り合う再配線間の距離を小さくする構成によって、互いに隣り合う再配線間に挟まれるレジスト膜の幅を小さくする思想を実現する場合には、再配線RDL1における逆テーパ形状を抑制するための代償として、再配線のレイアウトの大幅な設計変更やレイアウト設計における必要以上の制限、さらには、半導体ウェハの反りといった副作用が生じるのである。
これに対し、本実施の形態1における特徴点のように、隙間SP1を挟んで再配線RDL1を囲む閉じたダミーパターンDP1を形成することにより、再配線RDL1とダミーパターンDP1で挟まれるレジスト膜の幅を小さくする構成では、再配線のレイアウトの大幅な設計変更やレイアウト設計における過度の制約を受けることなく、再配線RDL1の逆テーパ形状を抑制することができる。さらには、本実施の形態1における特徴点によれば、図8に示す一対応案のように、再配線RDL1の占有面積を著しく大きくすることにはならないため、半導体ウェハの反りの問題も顕在化することはない。すなわち、本実施の形態1における特徴点によって、本発明者が見出した知見を実現する場合には、副作用を生じることなく、再配線RDL1における逆テーパ形状を抑制することができる点で有用性が高い技術的思想である。
さらに、本実施の形態1では、再配線RDL1とダミーパターンDP1との間の隙間SP1を再配線RDL1の全体にわたって略一定とするように構成している。このため、再配線RDL1の全体にわたって、再配線RDL1とダミーパターンDP1で挟まれるレジスト膜の幅を均一にすることができる。このことは、再配線RDL1の全体にわたって、再配線RDL1における逆テーパ形状を均等に抑制できることを意味している。つまり、再配線RDL1の一部分において、逆テーパ形状となることを抑制することができ、これによって、再配線RDL1の全体にわたって、再配線RDL1の側面形状が逆テーパ形状になることに起因する密着膜の薄膜化を抑制することができる。
また、本実施の形態1における特徴点は、例えば、図9に示すように、再配線RDL2A、RDL2B、RDL2Cからなる再配線群全体の周囲を囲むように、隙間SP1を介してダミーパターンDP2を設ける点にある。すなわち、本実施の形態1における特徴点は、平面視において、隙間SP1を挟んで再配線群全体(再配線RDL2A,RDL2B、RDL2C)を囲む閉じたパターンから構成されるダミーパターンDP2を設ける点にもある。すなわち、基本的に、本実施の形態1における特徴点は、1本の再配線RDL1の周囲を囲むように、隙間SP1を介して1本のダミーパターンDP1を設けることを想定している。ただし、例えば、図9の領域A3に示すように、再配線RDL2Aと再配線RDL2Bとの間の間隔が狭く、この間に隙間SP1を介してダミーパターンDP1を配置することが困難な場合がある。この場合に対応して、本実施の形態1では、図9に示すように、再配線RDL2A、RDL2B、RDL2Cからなる再配線群全体の周囲を囲むように、隙間SP1を介してダミーパターンDP2を設けることも考慮している。この結果、本実施の形態1によれば、1本の再配線RDL1の周囲を囲むように、隙間SP1を介して1本のダミーパターンDP1を設けることが困難な構成が存在する場合であっても、再配線RDL2A、RDL2B、RDL2Cからなる再配線群全体に対して、隙間SP1を介してダミーパターンDP2を配置することができる。これにより、再配線RDL2A、RDL2B、RDL2Cからなる再配線群全体にわたって、再配線群全体とダミーパターンDP2で挟まれるレジスト膜の幅を均一にすることができる。このことは、再配線群全体にわたって、再配線群のそれぞれの再配線RDL2A、RDL2B、RDL2Cにおける逆テーパ形状を均等に抑制できることを意味している。特に、例えば、図9に示す領域A3内の再配線RDL2Aと再配線RDL2Bとの間の隙間SP2を、再配線群とダミーパターンDP2との間の隙間SP1と同等とすることにより、再配線群全体とダミーパターンDP2で挟まれるレジスト膜の幅(隙間SP1の幅に相当)の均一性だけでなく、再配線群同士で挟まれるレジスト膜の幅(隙間SP2の幅に相当)も含めた均一性を高めることができる。そして、さらに、再配線RDL1とダミーパターンDP1との隙間SP1の幅と、再配線群(再配線RDL2A、RDL2B、RDL2C)とダミーパターンDP2との間の隙間SP1を同等とする。これにより、半導体チップCHPに形成されている再配線全体にわたって、再配線(RDL1、RDL2A、RDL2B、RDL2C)とダミーパターン(DP1、DP2)の間に挟まれるレジスト膜の幅の均一性を高めることができる。この結果、本実施の形態1における特徴点によれば、半導体チップCHPに形成されている再配線(RDL1、RDL2A、RDL2B、RDL2C)全体にわたって、再配線(RDL1、RDL2A、RDL2B、RDL2C)の側面形状が逆テーパ形状になることに起因する密着膜の薄膜化を抑制することができる。このことから、本実施の形態1における特徴点によれば、密着膜の膜剥がれや膜剥がれによる異物の発生を抑制することができ、これによって、半導体装置の信頼性向上および製造歩留りの向上を図ることができる。
<実施の形態1における半導体装置の製造方法>
次に、本実施の形態1における半導体装置の製造方法について、図面を参照しながら説明する。まず、例えば、シリコンからなる半導体基板(半導体ウェハ)を用意し、この半導体基板に複数の電界効果トランジスタに代表される半導体素子を形成する。その後、複数の電界効果トランジスタを形成した半導体基板上に多層配線層を形成する。図11では、多層配線層の最上層に形成されている層間絶縁膜ILが図示されている。図11に示すように、層間絶縁膜IL上に、例えば、アルミニウム膜やアルミニウム合金膜(AlSi膜やAlSiCu膜など)からなる導体膜を形成し、フォトリソグラフィ技術およびエッチング技術を使用して、導体膜をパターニングすることにより、パッドPDを形成する。
次に、本実施の形態1における半導体装置の製造方法について、図面を参照しながら説明する。まず、例えば、シリコンからなる半導体基板(半導体ウェハ)を用意し、この半導体基板に複数の電界効果トランジスタに代表される半導体素子を形成する。その後、複数の電界効果トランジスタを形成した半導体基板上に多層配線層を形成する。図11では、多層配線層の最上層に形成されている層間絶縁膜ILが図示されている。図11に示すように、層間絶縁膜IL上に、例えば、アルミニウム膜やアルミニウム合金膜(AlSi膜やAlSiCu膜など)からなる導体膜を形成し、フォトリソグラフィ技術およびエッチング技術を使用して、導体膜をパターニングすることにより、パッドPDを形成する。
続いて、パッドPDを覆う層間絶縁膜IL上に表面保護膜PASを形成する。表面保護膜PASは、例えば、酸化シリコン膜や窒化シリコン膜から形成され、例えば、CVD(Chemical Vapor Deposition)法を使用することにより形成することができる。その後、図12に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、表面保護膜PASに開口部OP1を形成する。このとき、開口部OP1の底面にパッドPDの一部領域が露出する。
そして、図13に示すように、開口部OP1を形成した表面保護膜PAS上に、感光性を有するポリイミド膜PIF1を形成した後、フォトリソグラフィ技術を使用することにより、ポリイミド膜PIF1に開口部OP2を形成する。この開口部OP2は、表面保護膜PASに形成された開口部OP1と連通するように形成される。
次に、図14に示すように、開口部OP1の内壁と開口部OP2の内壁とを含むポリイミド膜PIF1上にバリア導体膜BCFを形成する。このバリア導体膜BCFは、例えば、チタン膜や窒化チタン膜などから形成され、例えば、スパッタリング法を使用することにより形成することができる。その後、例えば、スパッタリング法を使用することにより、バリア導体膜BCF上に銅膜からなるシード膜SDFを形成する。
続いて、図15に示すように、シード膜SDF上にレジスト膜PR1を形成した後、フォトリソグラフィ技術を使用することにより、レジスト膜PR1をパターニングする。レジスト膜PR1のパターニングは、再配線を形成する領域を開口するように行なわれる。具体的に、本実施の形態1では、図15に示すように、レジスト膜PR1に配線形成用開口部OP(L)とダミーパターン形成用開口部OP(D)を形成する。このとき、配線形成用開口部OP(L)とダミーパターン形成用開口部OP(D)とは、互いに近接して配置されることから、配線形成用開口部OP(L)とダミーパターン形成用開口部OP(D)で挟まれるレジスト膜PR1の幅Lは、小さくなる。その後、パターニングしたレジスト膜PR1に対して紫外線を照射することにより、キュア処理を実施してレジスト膜PR1を硬化させる。このとき、レジスト膜PR1の表面には収縮が生じやすくなるが、本実施の形態1では、図15に示すように、配線形成用開口部OP(L)とダミーパターン形成用開口部OP(D)で挟まれるレジスト膜PR1の幅Lが小さくなっているので、このレジスト膜PR1の表面での収縮の絶対量を低減することができる。この結果、本実施の形態1によれば、配線形成用開口部OP(L)の側面がテーパ形状となることが抑制される。
そして、図16に示すように、例えば、電解メッキ法を使用することにより、バリア導体膜BCFを介して、開口部OP1と開口部OP2と配線形成用開口部OP(L)とを埋め込み、かつ、ポリイミド膜PIF1上を延在する銅膜CUFを形成するとともに、ダミーパターン形成用開口部OP(D)を埋め込み、かつ、ポリイミド膜PIF1上を延在する銅膜CUFを形成する。このとき、本実施の形態1では、配線形成用開口部OP(L)の側面がテーパ形状となることが抑制されているため、この配線形成用開口部OP(L)に埋め込まれる銅膜CUFの側面が逆テーパ形状となることが抑制される。
次に、図17に示すように、パターニングしたレジスト膜PR1を除去し、さらに、レジスト膜PR1を除去することにより露出するシード膜SDFを除去する。これにより、互いに隣り合う再配線RDL1とダミーパターンDP1を形成することができる。このとき、平面視において、ダミーパターンDP1は、隙間を挟んで再配線RDL1を囲む閉じたパターンから構成される(図9参照)。
なお、図17以降の図面では、銅膜CUFと銅膜CUFの下層に存在するシード膜SDFとを一体的に銅膜CUFとして記載することにする。
続いて、図18に示すように、例えば、スパッタリング法を使用することにより、再配線RDL1の表面および側面とダミーパターンDP1の表面および側面とに、積層膜PDFを形成し、かつ、この積層膜PDF上にチタン膜TFを形成する。積層膜PDFは、例えば、チタン膜と、チタン膜上のパラジウム膜から構成することができる。ここで、本実施の形態1では、再配線RDL1(銅膜CUF)の側面が逆テーパ形状となることが抑制されているため、再配線RDL1の側面に形成される積層膜PDFおよびチタン膜TFの膜厚が薄くなることを抑制することができる。つまり、本実施の形態1によれば、積層膜PDFおよびチタン膜TFの成膜に指向性を有するスパッタリング法を使用する場合であっても、再配線RDL1の側面にも表面と同等の膜厚を有する積層膜PDFおよびチタン膜TFを形成することができる。
次に、図19に示すように、チタン膜TF上にレジスト膜PR2を形成した後、フォトリソグラフィ技術を使用することにより、レジスト膜PR2をパターニングする。レジスト膜PR2のパターニングは、再配線RDL1およびダミーパターンDP1をそれぞれ覆うように行なわれる。
そして、図20に示すように、パターニングしたレジスト膜PR2をマスクにしたウェットエッチングにより、レジスト膜PR2から露出するチタン膜TFを除去する。続いて、図21に示すように、パターニングしたレジスト膜PR2を除去した後、露出するチタン膜TFをマスクにしたウェットエッチングにより、積層膜PDFおよびバリア導体膜BCFをパターニングする。このとき、バリア導体膜BCFを除去する工程でチタン膜TFも一緒に除去される。ここで、本実施の形態1では、再配線RDL1(銅膜CUF)の側面が逆テーパ形状となることが抑制されているため、再配線RDL1の側面に形成される積層膜PDFおよびチタン膜TFの膜厚が確保されている。したがって、ウェットエッチングを実施しても、再配線RDL1の側面において、積層膜PDFの膜剥がれが生じにくく、膜剥がれに起因する再配線RDL1(銅膜CUF)の腐食を抑制することができる。さらには、膜剥がれが抑制されることから、異物の発生も抑制される。このことから、本実施の形態1によれば、半導体装置の信頼性向上および半導体装置の製造工程における製造歩留りの向上を図ることができる。
次に、図22に示すように、再配線RDL1およびダミーパターンDP1を覆うように、ポリイミド膜PIF2を形成する。その後、フォトリソグラフィ技術を使用することにより、ポリイミド膜PIF2に再配線RDL1の一部分を露出する開口部OP3を形成する。このとき、開口部OP3からは、積層膜PDFが露出する。以上のようにして、本実施の形態1における再配線構造を形成することができる。その後、半導体ウェハをダイシングすることにより、チップ領域を個片化して、複数の半導体チップを取得し、通常の組立工程を実施することにより、本実施の形態1における半導体装置を製造することができる。
続いて、上述した再配線のレイアウト(図9参照)に対応するレイアウトデータを作成する技術的思想について説明する。
具体的に、平面視において、再配線と、隙間を挟んで再配線を囲む閉じたパターンから構成されるダミーパターンとを含むレイアウトに対応するレイアウトデータを作成するレイアウトデータ作成装置について説明する。
<レイアウトデータ作成装置のハードウェア構成>
以下では、まず、本実施の形態1おけるレイアウトデータ作成装置のハードウェア構成について説明する。図23は、本実施の形態1におけるレイアウトデータ作成装置LDAのハードウェア構成の一例を示す図である。なお、図23に示す構成は、あくまでもレイアウトデータ作成装置LDAのハードウェア構成の一例を示すものであり、レイアウトデータ作成装置LDAのハードウェア構成は、図23に記載されている構成に限らず、他の構成であってもよい。
以下では、まず、本実施の形態1おけるレイアウトデータ作成装置のハードウェア構成について説明する。図23は、本実施の形態1におけるレイアウトデータ作成装置LDAのハードウェア構成の一例を示す図である。なお、図23に示す構成は、あくまでもレイアウトデータ作成装置LDAのハードウェア構成の一例を示すものであり、レイアウトデータ作成装置LDAのハードウェア構成は、図23に記載されている構成に限らず、他の構成であってもよい。
図23において、本実施の形態1におけるレイアウトデータ作成装置LDAは、プログラムを実行するCPU(Central Processing Unit)1を備えている。このCPU1は、バス13を介して、例えば、ROM(Read Only Memory)2、RAM(Random Access Memory)3、および、ハードディスク装置12と電気的に接続されており、これらのハードウェアデバイスを制御するように構成されている。
また、CPU1は、バス13を介して入力装置や出力装置とも接続されている。入力装置の一例としては、キーボード5、マウス6、通信ボード7、および、スキャナ11などを挙げることができる。一方、出力装置の一例としては、ディスプレイ4、通信ボード7、および、プリンタ10などを挙げることができる。さらに、CPU1は、例えば、リムーバルディスク装置8やCD/DVD−ROM装置9と接続されていてもよい。
レイアウトデータ作成装置LDAは、例えば、ネットワークと接続されていてもよい。例えば、レイアウトデータ作成装置LDAがネットワークを介して他の外部機器と接続されている場合、レイアウトデータ作成装置LDAの一部を構成する通信ボード7は、LAN(ローカルエリアネットワーク)、WAN(ワイドエリアネットワーク)やインターネットに接続されている。
RAM3は、揮発性メモリの一例であり、ROM2、リムーバルディスク装置8、CD/DVD−ROM装置9、ハードディスク装置12の記録媒体は、不揮発性メモリの一例である。これらの揮発性メモリや不揮発性メモリによって、レイアウトデータ作成装置LDAの記憶装置が構成される。
ハードディスク装置12には、例えば、オペレーティングシステム(OS)121、プログラム群122、および、ファイル群123が記憶されている。プログラム群122に含まれるプログラムは、CPU1がオペレーティングシステム121を利用しながら実行する。また、RAM3には、CPU1に実行させるオペレーティングシステム121のプログラムやアプリケーションプログラムの少なくとも一部が一次的に格納されるとともに、CPU1による処理に必要な各種データが格納される。
ROM2には、BIOS(Basic Input Output System)プログラムが記憶され、ハードディスク装置12には、ブートプログラムが記憶されている。レイアウトデータ作成装置LDAの起動時には、ROM2に記憶されているBIOSプログラムおよびハードディスク装置12に記憶されているブートプログラムが実行され、BIOSプログラムおよびブートプログラムにより、オペレーティングシステム121が起動される。
プログラム群122には、レイアウトデータ作成装置LDAの機能を実現するプログラムが記憶されており、このプログラムは、CPU1により読み出されて実行される。また、ファイル群123には、CPU1による処理の結果を示す情報、データ、信号値、変数値やパラメータがファイルの各項目として記憶されている。
ファイルは、ハードディスク装置12やメモリなどの記録媒体に記憶される。ハードディスク装置12やメモリなどの記録媒体に記憶された情報、データ、信号値、変数値やパラメータは、CPU1によりメインメモリやキャッシュメモリに読み出され、抽出・検索・参照・比較・演算・処理・編集・出力・印刷・表示に代表されるCPU1の動作に使用される。例えば、上述したCPU1の動作の間、情報、データ、信号値、変数値やパラメータは、メインメモリ、レジスタ、キャッシュメモリ、バッファメモリなどに一次的に記憶される。
レイアウトデータ作成装置LDAの機能は、ROM2に記憶されたファームウェアで実現されていてもよいし、あるいは、ソフトウェアのみ、素子・デバイス・基板・配線に代表されるハードウェアのみ、ソフトウェアとハードウェアとの組み合わせ、さらには、ファームウェアとの組み合わせで実現されていてもよい。ファームウェアとソフトウェアは、プログラムとして、ハードディスク装置12、リムーバルディスク、CD−ROM、DVD−ROMなどに代表される記録媒体に記憶される。プログラムは、CPU1により読み出されて実行される。すなわち、プログラムは、コンピュータをレイアウトデータ作成装置LDAとして機能させるものである。
このように、本実施の形態1におけるレイアウトデータ作成装置LDAは、処理装置であるCPU1、記憶装置であるハードディスク装置12やメモリ、入力装置であるキーボード、マウス、通信ボード、出力装置であるディスプレイ、プリンタ、通信ボードを備えるコンピュータである。そして、レイアウトデータ作成装置LDAの各機能は、上述した処理装置、記憶装置、入力装置、および、出力装置を利用して実現される。
<レイアウトデータ作成装置の機能構成>
続いて、本実施の形態1におけるレイアウトデータ作成装置LDAの機能構成について説明する。
続いて、本実施の形態1におけるレイアウトデータ作成装置LDAの機能構成について説明する。
図24は、本実施の形態1におけるレイアウトデータ作成装置LDAの機能ブロック構成を示す図である。図24において、本実施の形態1におけるレイアウトデータ作成装置LDAは、入力部IUと、第1パターンデータ作成部FDUと、第2パターンデータ作成部SDUと、ダミーパターンデータ作成部DPUと、レイアウトデータ作成部LDUと、出力部OUと、データ記憶部DMUと、を有している。
入力部IUは、複数の再配線の配線パターンに対応する配線パターンデータを入力するように構成されており、この入力部IUからレイアウトデータ作成装置LDAに入力された配線パターンデータは、データ記憶部DMUに記憶される。
第1パターンデータ作成部FDUは、配線パターンデータに基づいて、配線パターンを隙間の幅の分だけ広げた第1パターンに対応する第1パターンデータを作成するように構成されている。第1パターンデータ作成部FDUで作成された第1パターンデータは、データ記憶部DMUに記憶される。
第2パターンデータ作成部SDUは、第1パターンデータ作成部FDUで作成された第1パターンデータに基づいて、さらに、第1パターンを複数のダミーパターンのそれぞれの幅の分だけ広げた第2パターンに対応する第2パターンデータを作成するように構成されている。第2パターンデータ作成部SDUで作成された第2パターンデータは、データ記憶部DMUに記憶される。
ダミーパターンデータ作成部DPUは、第2パターンデータ作成部SDUで作成された第2パターンデータと、第1パターンデータ作成部FDUで作成された第1パターンデータとの差分を取ることにより、複数のダミーパターンに対応するダミーパターンデータを作成するように構成されている。ダミーパターンデータ作成部DPUで作成されたダミーパターンデータは、データ記憶部DMUに記憶される。
レイアウトデータ作成部LDUは、データ記憶部DMUに記憶されている配線パターンデータと、ダミーパターンデータ作成部DPUで作成されたダミーパターンデータとを組み合わせることにより、再配線とダミーパターンとを含むレイアウトパターンに対応するレイアウトデータを作成するように構成されている。レイアウトデータ作成部LDUで作成されたレイアウトデータは、データ記憶部DMUに記憶される。
出力部OUは、レイアウトデータ作成部LDUで作成されたレイアウトデータを出力するように構成されている。
<レイアウトデータ作成方法>
本実施の形態1におけるレイアウトデータ作成装置LDAは、上記のように構成されており、以下に、このレイアウトデータ作成装置LDAを使用したレイアウトデータ作成方法について、図面を参照しながら説明する。
本実施の形態1におけるレイアウトデータ作成装置LDAは、上記のように構成されており、以下に、このレイアウトデータ作成装置LDAを使用したレイアウトデータ作成方法について、図面を参照しながら説明する。
図25は、本実施の形態1におけるレイアウトデータ作成方法の流れを示すフローチャートである。まず、レイアウトデータ作成装置LDAは、入力部IUから複数の再配線の配線パターンに対応する配線パターンデータを入力する(S101)。具体的に、入力部IUは、例えば、図26に示す配線パターンWPNに対応した配線パターンデータを入力する。
次に、レイアウトデータ作成装置LDAの第1パターンデータ作成部FDUは、入力部IUから入力した配線パターンデータに基づいて、配線パターンを隙間の幅の分だけ広げた第1パターンに対応する第1パターンデータを作成する(S102)。具体的に、第1パターンデータ作成部FDUは、図26に示す配線パターンWPNに対応する配線パターンデータに基づいて、図27に示すように、隙間の幅Sの分だけ広げた第1パターンFPNに対応する第1パターンデータを作成する。なお、図27において、破線で示すパターンは、図26に示す配線パターンWPNに対応している。
続いて、レイアウトデータ作成装置LDAの第2パターンデータ作成部SDUは、第1パターンデータ作成部FDUで作成された第1パターンデータに基づいて、第1パターンを複数のダミーパターンのそれぞれの幅の分だけ広げた第2パターンに対応する第2パターンデータを作成する(S103)。具体的に、第2パターンデータ作成部SDUは、図27に示す第1パターンFPNに対応する第1パターンデータに基づいて、図28に示すように、さらに、ダミーパターンの幅Wの分だけ広げた第2パターンSPNに対応する第2パターンデータを作成する。なお、図28においても、破線で示すパターンは、図26に示す配線パターンWPNに対応している。
そして、レイアウトデータ作成装置LDAのダミーパターンデータ作成部DPUは、第2パターンデータ作成部SDUで作成された第2パターンデータと、第1パターンデータ作成部FDUで作成された第1パターンデータとの差分を取ることにより、複数のダミーパターンに対応するダミーパターンデータを作成する(S104)。具体的に、ダミーパターンデータ作成部DPUは、図28に示す第2パターンSPNに対応する第2パターンデータと、図27に示す第1パターンFPNに対応する第1パターンデータとの差分を取る。これにより、図29に示す幅WのダミーパターンDPNが形成される。
次に、レイアウトデータ作成装置LDAのレイアウトデータ作成部LDUは、入力部IUから入力した配線パターンデータと、ダミーパターンデータ作成部DPUで作成されたダミーパターンデータとを組み合わせることにより、再配線とダミーパターンとを含むレイアウトパターンに対応するレイアウトデータを作成する(S105)。具体的に、レイアウトデータ作成部LDUは、図26に示す配線パターンWPNに対応する配線パターンデータと、図29に示すダミーパターンDPNに対応するダミーパターンデータとを組み合わせることにより、図30に示すように、再配線とダミーパターンとを含むレイアウトパターンLPNに対応するレイアウトデータを作成する。
その後、レイアウトデータ作成部LDUで作成されたレイアウトデータは、出力部OUから出力される(S106)。以上のようにして、本実施の形態1におけるレイアウトデータ作成方法が実現される。
<<補正処理>>
さらに、本実施の形態1では、レイアウトデータ作成部LDUにおいて、図30に示すレイアウトパターンLPNに対して補正処理を実施してレイアウトデータを作成するので、以下に、この補正処理について説明する。
さらに、本実施の形態1では、レイアウトデータ作成部LDUにおいて、図30に示すレイアウトパターンLPNに対して補正処理を実施してレイアウトデータを作成するので、以下に、この補正処理について説明する。
まず、図30の領域A2に着目した第1補正処理について説明する。図31(a)および図31(b)は、レイアウトデータ作成部LDUにおける第1補正処理の内容を説明する模式図である。図31(a)に示すように、再配線RDL1と再配線RDL2Cとの間に、ダミーパターンDP1とダミーパターンDP2とが配置されている。ここで、再配線で許容される最小間隔(スペース)が2μmとする。このとき、図31(a)に示すように、ダミーパターンDP1とダミーパターンDP2との間の間隔は、1μmとなっており、再配線で許容される最小間隔である2μmよりも小さくなり、許容されないことになる。この場合、レイアウトデータ作成部LDUは、図31(b)に示すように、ダミーパターンDP1とダミーパターンDP2とを一体的に繋げる第1補正処理を実施する。これにより、再配線で許容される最小間隔よりも小さな間隔をなくすことができる。つまり、本実施の形態1において、レイアウトデータ作成部LDUは、ダミーパターンDP1の一部分とダミーパターンDP2の一部分との間の間隔が所定間隔よりも狭い場合、ダミーパターンDP1の一部分とダミーパターンDP2の一部分とを一体化して繋げる補正をして、レイアウトデータを作成する。これにより、例えば、図30の領域A2に示すパターンは、第1補正処理によって、図9の領域A2に示すパターンに補正されることになる。
次に、図30の領域A3に着目した第2補正処理について説明する。図32(a)および図32(b)は、レイアウトデータ作成部LDUにおける第2補正処理の内容を説明する模式図である。図32(a)に示すように、再配線RDL2Aと再配線RDL2Bとの間に、ダミーパターンDP1が配置されている。ここで、再配線で許容される最小幅が2μmとする。このとき、図32(a)に示すように、ダミーパターンDP1の幅は、1μmとなっており、再配線で許容される最小幅である2μmよりも小さくなり、許容されないことになる。この場合、レイアウトデータ作成部LDUは、図32(b)に示すように、ダミーパターンDP1を設けることなく、再配線RDL2Aの幅と再配線RDL2Bの幅とを広げる第2補正処理を実施する。これにより、再配線で許容される最小幅よりも小さな幅のダミーパターンDP1の形成をなくすことができる。例えば、再配線RDL2Aの一部分と再配線RDL2Bの一部分との間の間隔が、所定間隔よりも広い一方、再配線RDL2Aの一部分と再配線RDL2Bの一部分との間に、1本のダミーパターンDP1を配置したとき、1本のダミーパターンDP1の幅が所定間隔よりも狭くなるレイアウトが存在するとする。この場合、レイアウトデータ作成部LDUは、1本のダミーパターンDP1を配置する替わりに、再配線RDL2Aの一部分と再配線RDL2Bの一部分との間の間隔が所定間隔となるように、再配線RDL2Aの一部分の幅および再配線RDL2Bの一部分の幅を広げる補正をして、レイアウトデータを作成する。これにより、例えば、図30の領域A3に示すパターンは、第2補正処理によって、図9の領域A3に示すパターンに補正されることになる。すなわち、レイアウトデータ作成部LDUにおける第2補正処理によって、図9の領域A3に示す隙間SP2の幅は、隙間SP1の幅と概ね等しくなるように調整される。以上のようにして、最終的に、図9に示す再配線(RDL1、RDL2A、RDL2B、RDL2C)とダミーパターン(DP1、DP2)とを含むレイアウトパターンが実現されることになる。
<レイアウトデータ作成プログラム>
上述したレイアウトデータ作成装置LDAで実施されるレイアウトデータ作成方法は、レイアウトデータ作成処理をコンピュータに実行させるレイアウトデータ作成プログラムにより実現することができる。例えば、図23に示すコンピュータからなるレイアウトデータ作成装置LDAにおいて、ハードディスク装置12に記憶されているプログラム群122の1つとして、本実施の形態1におけるレイアウトデータ作成プログラムを導入することができる。そして、このレイアウトデータ作成プログラムをレイアウトデータ作成装置LDAであるコンピュータに実行させることにより、本実施の形態1におけるレイアウトデータ作成方法を実現することができる。
上述したレイアウトデータ作成装置LDAで実施されるレイアウトデータ作成方法は、レイアウトデータ作成処理をコンピュータに実行させるレイアウトデータ作成プログラムにより実現することができる。例えば、図23に示すコンピュータからなるレイアウトデータ作成装置LDAにおいて、ハードディスク装置12に記憶されているプログラム群122の1つとして、本実施の形態1におけるレイアウトデータ作成プログラムを導入することができる。そして、このレイアウトデータ作成プログラムをレイアウトデータ作成装置LDAであるコンピュータに実行させることにより、本実施の形態1におけるレイアウトデータ作成方法を実現することができる。
レイアウトデータを作成するための各処理をコンピュータに実行させるためのレイアウトデータ作成プログラムは、コンピュータで読み取り可能な記録媒体に記録して頒布することができる。このような記録媒体には、例えば、ハードディスクやフレキシブルディスクなどの磁気記憶媒体、CD−ROMやDVD−ROMなどの光学記憶媒体、ROMやEEPROMなどの不揮発性メモリに代表されるハードウェアデバイスなどが含まれる。
(実施の形態2)
図33は、本実施の形態2における半導体チップCHPの平面レイアウト構成を示す図である。図33に示すように、本実施の形態2における半導体チップCHPには、再配線(RDL1、RDL2A、RDL2B、RDL2C)およびダミーパターン(DP1、DP2)と同層で、占有率調整用パターンOCPが形成されている。すなわち、本実施の形態2では、図10に示すポリイミド膜PIF1上に、占有率調整用パターンOCPが形成されている。これにより、本実施の形態2によれば、半導体チップCHPの表面における銅膜(再配線とダミーパターンと占有率調整用パターンのそれぞれを構成する銅膜)の占有率を調整することができる。すなわち、半導体チップCHPの表面における銅膜は、例えば、電解メッキ法を使用することにより形成される。このとき、銅膜の占有率が著しく低いと、電解メッキ法での銅膜を安定的に形成することができない。つまり、例えば、再配線(RDL1、RDL2A、RDL2B、RDL2C)とダミーパターン(DP1、DP2)のそれぞれを構成する銅膜を合わせたとしても、電解メッキ法での銅膜を安定的に形成できる程度の占有率を確保できないことが考えられる。この場合、本実施の形態2のように、半導体チップCHPに占有率調整用パターンOCPを設けることにより、電解メッキ法での銅膜の形成を安定的に形成できる程度に、銅膜の占有率を向上することができる。この結果、本実施の形態2によれば、再配線(RDL1、RDL2A、RDL2B、RDL2C)とダミーパターン(DP1、DP2)と占有率調整用パターンOCPのそれぞれを構成する銅膜を安定的に形成することができる。ただし、銅膜の占有率が著しく大きくなると、半導体ウェハの反りが問題点として顕在化するため、この点に留意する必要がある。例えば、電解メッキ法での銅膜の形成を安定的に形成する観点と、半導体ウェハの反りの発生を抑制する観点との両方を考慮すると、銅膜の占有率は、約35%〜60%程度であることが望ましい。
図33は、本実施の形態2における半導体チップCHPの平面レイアウト構成を示す図である。図33に示すように、本実施の形態2における半導体チップCHPには、再配線(RDL1、RDL2A、RDL2B、RDL2C)およびダミーパターン(DP1、DP2)と同層で、占有率調整用パターンOCPが形成されている。すなわち、本実施の形態2では、図10に示すポリイミド膜PIF1上に、占有率調整用パターンOCPが形成されている。これにより、本実施の形態2によれば、半導体チップCHPの表面における銅膜(再配線とダミーパターンと占有率調整用パターンのそれぞれを構成する銅膜)の占有率を調整することができる。すなわち、半導体チップCHPの表面における銅膜は、例えば、電解メッキ法を使用することにより形成される。このとき、銅膜の占有率が著しく低いと、電解メッキ法での銅膜を安定的に形成することができない。つまり、例えば、再配線(RDL1、RDL2A、RDL2B、RDL2C)とダミーパターン(DP1、DP2)のそれぞれを構成する銅膜を合わせたとしても、電解メッキ法での銅膜を安定的に形成できる程度の占有率を確保できないことが考えられる。この場合、本実施の形態2のように、半導体チップCHPに占有率調整用パターンOCPを設けることにより、電解メッキ法での銅膜の形成を安定的に形成できる程度に、銅膜の占有率を向上することができる。この結果、本実施の形態2によれば、再配線(RDL1、RDL2A、RDL2B、RDL2C)とダミーパターン(DP1、DP2)と占有率調整用パターンOCPのそれぞれを構成する銅膜を安定的に形成することができる。ただし、銅膜の占有率が著しく大きくなると、半導体ウェハの反りが問題点として顕在化するため、この点に留意する必要がある。例えば、電解メッキ法での銅膜の形成を安定的に形成する観点と、半導体ウェハの反りの発生を抑制する観点との両方を考慮すると、銅膜の占有率は、約35%〜60%程度であることが望ましい。
なお、図33では、占有率調整用パターンOCPの平面形状として、八角形形状を示しているが、これに限らず、例えば、矩形形状(四角形形状)、三角形形状、六角形形状、円形形状、十字形状などであっても、銅膜の占有率を調整することができる。
(実施の形態3)
図34は、本実施の形態3における半導体チップCHPの平面レイアウト構成を示す図である。図34に示すように、本実施の形態3における半導体チップCHPには、平面視において、ダミーパターンDP1およびダミーパターンDP2を囲むように、ダミーパターンDP3が形成されている。このとき、ダミーパターンDP3は、隙間を挟んで、ダミーパターンDP1およびダミーパターンDP2を囲む閉じたパターンから構成される。
図34は、本実施の形態3における半導体チップCHPの平面レイアウト構成を示す図である。図34に示すように、本実施の形態3における半導体チップCHPには、平面視において、ダミーパターンDP1およびダミーパターンDP2を囲むように、ダミーパターンDP3が形成されている。このとき、ダミーパターンDP3は、隙間を挟んで、ダミーパターンDP1およびダミーパターンDP2を囲む閉じたパターンから構成される。
これにより、本実施の形態3によれば、再配線(RDL1、RDL2A、RDL2B、RDL2C)の側面が逆テーパ形状になることを抑制できるとともに、さらに、ダミーパターンDP1およびダミーパターンDP2の側面が逆テーパ形状になることも抑制することができる。すなわち、前記実施の形態1では、ダミーパターンDP1およびダミーパターンDP2によって、再配線(RDL1、RDL2A、RDL2B、RDL2C)の側面が逆テーパ形状になることを抑制できることから、再配線を構成する銅膜の腐食を防止できる効果を得ることができる。一方で、前記実施の形態1では、例えば、図10に示すように、ダミーパターンDP1の側面は、逆テーパ形状になりやすい。このため、前記実施の形態1では、ダミーパターンDP1の側面からの膜剥がれに起因する異物の発生ポテンシャルを完全には抑制することができないことになる。この点に関し、本実施の形態3によれば、ダミーパターンDP1およびダミーパターンDP2を囲むように、隙間を介して、ダミーパターンDP3が形成されている。このことから、本実施の形態3によれば、ダミーパターンDP1の側面およびダミーパターンDP2の側面が逆テーパ形状になることを抑制することができ、これによって、膜剥がれに起因する異物の発生ポテンシャルを低減することができる。
さらに、本実施の形態3によれば、ダミーパターンDP1およびダミーパターンDP2の他に、ダミーパターンDP3が形成されているため、ダミーパターンDP3を設けることによって、銅膜の占有率を向上することができる。この結果、本実施の形態3によれば、電解メッキ法での銅膜を安定的に形成しやすくなる。ただし、ダミーパターンDP3を設けることによっても、電解メッキ法での銅膜を安定的に形成できる程度の占有率を確保できないおそれがある場合には、例えば、図35に示すように、さらに、半導体チップCHPの表面に占有率調整用パターンOCPを設けてもよい。
<変形例>
図36は、本変形例における半導体チップCHPの平面レイアウト構成を示す図である。図36に示すように、本変形例における半導体チップCHPには、平面視において、ダミーパターンDP1およびダミーパターンDP2を囲むように、ダミーパターンDP3が形成され、さらに、ダミーパターンDP3の外側にダミーパターンDP4が形成されている。これにより、本変形例によれば、再配線(RDL1、RDL2A、RDL2B、RDL2C)の側面が逆テーパ形状になることを抑制できるだけでなく、さらに、ダミーパターン(DP1、DP2、DP3)の側面が逆テーパ形状になることも抑制することができる。さらには、ダミーパターンDP3だけでなくダミーパターンDP4を設けることによって、銅膜の占有率を向上することができる。この結果、本変形例によれば、さらに、電解メッキ法での銅膜を安定的に形成しやすくなる。
図36は、本変形例における半導体チップCHPの平面レイアウト構成を示す図である。図36に示すように、本変形例における半導体チップCHPには、平面視において、ダミーパターンDP1およびダミーパターンDP2を囲むように、ダミーパターンDP3が形成され、さらに、ダミーパターンDP3の外側にダミーパターンDP4が形成されている。これにより、本変形例によれば、再配線(RDL1、RDL2A、RDL2B、RDL2C)の側面が逆テーパ形状になることを抑制できるだけでなく、さらに、ダミーパターン(DP1、DP2、DP3)の側面が逆テーパ形状になることも抑制することができる。さらには、ダミーパターンDP3だけでなくダミーパターンDP4を設けることによって、銅膜の占有率を向上することができる。この結果、本変形例によれば、さらに、電解メッキ法での銅膜を安定的に形成しやすくなる。
なお、図36に示すように、隙間を挟んで、ダミーパターンDP3を囲む閉じたパターンからダミーパターンDP4を構成すると、ダミーパターンDP4の一部分が半導体チップCHPからはみ出す場合には、はみ出す部分を削除することになる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態は、以下の形態を含む。
(付記1)
平面視において、複数の配線に対応する配線パターンと、隙間を挟んで前記複数の配線のうちの一部の配線を囲む閉じたパターンから構成される複数の導体パターンのうちの第1導体パターンと、隙間を挟んで前記複数の配線のうちの他の一部の配線を囲む閉じたパターンから構成される前記複数の導体パターンのうちの第2導体パターンとを含むレイアウトパターンに対応するレイアウトデータを作成するレイアウトデータ作成装置であって、
前記配線パターンに対応する配線パターンデータを入力する入力部と、
前記配線パターンデータを記憶する記憶部と、
前記配線パターンデータに基づいて、前記配線パターンを前記隙間の幅の分だけ広げた第1パターンに対応する第1パターンデータを作成する第1パターンデータ作成部と、
前記第1パターンデータに基づいて、さらに、前記第1パターンを前記複数の導体パターンのそれぞれの幅の分だけ広げた第2パターンに対応する第2パターンデータを作成する第2パターンデータ作成部と、
前記第2パターンデータと前記第1パターンデータの差分を取ることにより、前記複数の導体パターンに対応する導体パターンデータを作成する導体パターンデータ作成部と、
前記配線パターンデータと前記導体パターンデータとを組み合わせることにより、前記レイアウトパターンに対応する前記レイアウトデータを作成するレイアウトデータ作成部と、
前記レイアウトデータを出力する出力部と、
を備える、レイアウトデータ作成装置。
平面視において、複数の配線に対応する配線パターンと、隙間を挟んで前記複数の配線のうちの一部の配線を囲む閉じたパターンから構成される複数の導体パターンのうちの第1導体パターンと、隙間を挟んで前記複数の配線のうちの他の一部の配線を囲む閉じたパターンから構成される前記複数の導体パターンのうちの第2導体パターンとを含むレイアウトパターンに対応するレイアウトデータを作成するレイアウトデータ作成装置であって、
前記配線パターンに対応する配線パターンデータを入力する入力部と、
前記配線パターンデータを記憶する記憶部と、
前記配線パターンデータに基づいて、前記配線パターンを前記隙間の幅の分だけ広げた第1パターンに対応する第1パターンデータを作成する第1パターンデータ作成部と、
前記第1パターンデータに基づいて、さらに、前記第1パターンを前記複数の導体パターンのそれぞれの幅の分だけ広げた第2パターンに対応する第2パターンデータを作成する第2パターンデータ作成部と、
前記第2パターンデータと前記第1パターンデータの差分を取ることにより、前記複数の導体パターンに対応する導体パターンデータを作成する導体パターンデータ作成部と、
前記配線パターンデータと前記導体パターンデータとを組み合わせることにより、前記レイアウトパターンに対応する前記レイアウトデータを作成するレイアウトデータ作成部と、
前記レイアウトデータを出力する出力部と、
を備える、レイアウトデータ作成装置。
(付記2)
付記1に記載のレイアウトデータ作成装置において、
前記レイアウトデータ作成部は、前記第1導体パターンの一部分と前記第2導体パターンの一部分との間の間隔が所定間隔よりも狭い場合、前記第1導体パターンの一部分と前記第2導体パターンの一部分とを一体化して繋げる補正をして、前記レイアウトデータを作成する、レイアウトデータ作成装置。
付記1に記載のレイアウトデータ作成装置において、
前記レイアウトデータ作成部は、前記第1導体パターンの一部分と前記第2導体パターンの一部分との間の間隔が所定間隔よりも狭い場合、前記第1導体パターンの一部分と前記第2導体パターンの一部分とを一体化して繋げる補正をして、前記レイアウトデータを作成する、レイアウトデータ作成装置。
(付記3)
付記1に記載のレイアウトデータ作成装置において、
前記レイアウトデータ作成部は、前記複数の配線のうちの第1配線と第2配線とにおいて、前記第1配線の一部分と前記第2配線の一部分との間の間隔が、所定間隔よりも広い一方、前記第1配線の一部分と前記第2配線の一部分との間に、前記複数の導体パターンのうちの1本の導体パターンを配置したとき、前記1本の導体パターンの幅が前記所定間隔よりも狭くなる場合、前記1本の導体パターンを配置する替わりに、前記第1配線の一部分と前記第2配線の一部分との間の間隔が前記所定間隔となるように、前記第1配線の一部分の幅および前記第2配線の一部分の幅を広げる補正をして、前記レイアウトデータを作成する、レイアウトデータ作成装置。
付記1に記載のレイアウトデータ作成装置において、
前記レイアウトデータ作成部は、前記複数の配線のうちの第1配線と第2配線とにおいて、前記第1配線の一部分と前記第2配線の一部分との間の間隔が、所定間隔よりも広い一方、前記第1配線の一部分と前記第2配線の一部分との間に、前記複数の導体パターンのうちの1本の導体パターンを配置したとき、前記1本の導体パターンの幅が前記所定間隔よりも狭くなる場合、前記1本の導体パターンを配置する替わりに、前記第1配線の一部分と前記第2配線の一部分との間の間隔が前記所定間隔となるように、前記第1配線の一部分の幅および前記第2配線の一部分の幅を広げる補正をして、前記レイアウトデータを作成する、レイアウトデータ作成装置。
(付記4)
平面視において、複数の配線に対応する配線パターンと、隙間を挟んで前記複数の配線のうちの一部の配線を囲む閉じたパターンから構成される複数の導体パターンのうちの第1導体パターンと、隙間を挟んで前記複数の配線のうちの他の一部の配線を囲む閉じたパターンから構成される前記複数の導体パターンのうちの第2導体パターンとを含むレイアウトパターンに対応するレイアウトデータをコンピュータで作成するレイアウトデータ作成方法であって、
(a)前記コンピュータが前記配線パターンに対応する配線パターンデータを入力する工程、
(b)前記コンピュータが前記配線パターンデータを記憶する工程、
(c)前記コンピュータが前記配線パターンデータに基づいて、前記配線パターンを前記隙間の幅の分だけ広げた第1パターンに対応する第1パターンデータを作成する工程、
(d)前記コンピュータが前記第1パターンデータに基づいて、さらに、前記第1パターンを前記複数の導体パターンのそれぞれの幅の分だけ広げた第2パターンに対応する第2パターンデータを作成する工程、
(e)前記コンピュータが前記第2パターンデータと前記第1パターンデータの差分を取ることにより、前記複数の導体パターンに対応する導体パターンデータを作成する工程、
(f)前記コンピュータが前記配線パターンデータと前記導体パターンデータとを組み合わせることにより、前記レイアウトパターンに対応する前記レイアウトデータを作成する工程、
(g)前記コンピュータが前記レイアウトデータを出力する工程、
を備える、レイアウトデータ作成方法。
平面視において、複数の配線に対応する配線パターンと、隙間を挟んで前記複数の配線のうちの一部の配線を囲む閉じたパターンから構成される複数の導体パターンのうちの第1導体パターンと、隙間を挟んで前記複数の配線のうちの他の一部の配線を囲む閉じたパターンから構成される前記複数の導体パターンのうちの第2導体パターンとを含むレイアウトパターンに対応するレイアウトデータをコンピュータで作成するレイアウトデータ作成方法であって、
(a)前記コンピュータが前記配線パターンに対応する配線パターンデータを入力する工程、
(b)前記コンピュータが前記配線パターンデータを記憶する工程、
(c)前記コンピュータが前記配線パターンデータに基づいて、前記配線パターンを前記隙間の幅の分だけ広げた第1パターンに対応する第1パターンデータを作成する工程、
(d)前記コンピュータが前記第1パターンデータに基づいて、さらに、前記第1パターンを前記複数の導体パターンのそれぞれの幅の分だけ広げた第2パターンに対応する第2パターンデータを作成する工程、
(e)前記コンピュータが前記第2パターンデータと前記第1パターンデータの差分を取ることにより、前記複数の導体パターンに対応する導体パターンデータを作成する工程、
(f)前記コンピュータが前記配線パターンデータと前記導体パターンデータとを組み合わせることにより、前記レイアウトパターンに対応する前記レイアウトデータを作成する工程、
(g)前記コンピュータが前記レイアウトデータを出力する工程、
を備える、レイアウトデータ作成方法。
(付記5)
平面視において、複数の配線に対応する配線パターンと、隙間を挟んで前記複数の配線のうちの一部の配線を囲む閉じたパターンから構成される複数の導体パターンのうちの第1導体パターンと、隙間を挟んで前記複数の配線のうちの他の一部の配線を囲む閉じたパターンから構成される前記複数の導体パターンのうちの第2導体パターンとを含むレイアウトパターンに対応するレイアウトデータの作成をコンピュータに実行させるためのレイアウトデータ作成プログラムであって、
(a)前記配線パターンに対応する配線パターンデータを入力する処理、
(b)前記配線パターンデータを記憶する処理、
(c)前記配線パターンデータに基づいて、前記配線パターンを前記隙間の幅の分だけ広げた第1パターンに対応する第1パターンデータを作成する処理、
(d)前記第1パターンデータに基づいて、さらに、前記第1パターンを前記複数の導体パターンのそれぞれの幅の分だけ広げた第2パターンに対応する第2パターンデータを作成する処理、
(e)前記第2パターンデータと前記第1パターンデータの差分を取ることにより、前記複数の導体パターンに対応する導体パターンデータを作成する処理、
(f)前記配線パターンデータと前記導体パターンデータとを組み合わせることにより、前記レイアウトパターンに対応する前記レイアウトデータを作成する処理、
(g)前記レイアウトデータを出力する処理、
をコンピュータに実行させる、レイアウトデータ作成プログラム。
平面視において、複数の配線に対応する配線パターンと、隙間を挟んで前記複数の配線のうちの一部の配線を囲む閉じたパターンから構成される複数の導体パターンのうちの第1導体パターンと、隙間を挟んで前記複数の配線のうちの他の一部の配線を囲む閉じたパターンから構成される前記複数の導体パターンのうちの第2導体パターンとを含むレイアウトパターンに対応するレイアウトデータの作成をコンピュータに実行させるためのレイアウトデータ作成プログラムであって、
(a)前記配線パターンに対応する配線パターンデータを入力する処理、
(b)前記配線パターンデータを記憶する処理、
(c)前記配線パターンデータに基づいて、前記配線パターンを前記隙間の幅の分だけ広げた第1パターンに対応する第1パターンデータを作成する処理、
(d)前記第1パターンデータに基づいて、さらに、前記第1パターンを前記複数の導体パターンのそれぞれの幅の分だけ広げた第2パターンに対応する第2パターンデータを作成する処理、
(e)前記第2パターンデータと前記第1パターンデータの差分を取ることにより、前記複数の導体パターンに対応する導体パターンデータを作成する処理、
(f)前記配線パターンデータと前記導体パターンデータとを組み合わせることにより、前記レイアウトパターンに対応する前記レイアウトデータを作成する処理、
(g)前記レイアウトデータを出力する処理、
をコンピュータに実行させる、レイアウトデータ作成プログラム。
(付記6)
付記5に記載のレイアウトデータ作成プログラムを記録したコンピュータ読み取り可能な記録媒体。
付記5に記載のレイアウトデータ作成プログラムを記録したコンピュータ読み取り可能な記録媒体。
DP1 ダミーパターン
DP2 ダミーパターン
OP1 開口部
OP2 開口部
OP3 開口部
PIF1 ポリイミド膜
PIF2 ポリイミド膜
RDL1 再配線
RDL2A 再配線
RDL2B 再配線
RDL2C 再配線
DP2 ダミーパターン
OP1 開口部
OP2 開口部
OP3 開口部
PIF1 ポリイミド膜
PIF2 ポリイミド膜
RDL1 再配線
RDL2A 再配線
RDL2B 再配線
RDL2C 再配線
Claims (18)
- 第1ポリイミド膜と、
前記第1ポリイミド膜上に形成された配線と、
前記第1ポリイミド膜上に形成された導体パターンと、
前記配線および前記導体パターンを覆う第2ポリイミド膜と、
前記第2ポリイミド膜から前記配線の一部分を露出する開口部と、
を備え、
平面視において、前記導体パターンは、隙間を挟んで前記配線を囲む閉じたパターンから構成されている、半導体装置。 - 請求項1に記載の半導体装置において、
前記配線と前記導体パターンとの間の距離は、一定である、半導体装置。 - 請求項1に記載の半導体装置において、
前記配線は、
バリア導体膜と、
前記バリア導体膜上に形成された第1導体膜と、
前記第1導体膜上に形成された第2導体膜と、
を有する、半導体装置。 - 請求項3に記載の半導体装置において、
前記第2導体膜は、前記配線の表面および側面に形成されている、半導体装置。 - 請求項4に記載の半導体装置において、
前記第1導体膜は、銅膜から構成され、
前記第2導体膜は、チタン膜と前記チタン膜上に形成されたパラジウム膜とから構成されている、半導体装置。 - 請求項5に記載の半導体装置において、
前記開口部から露出する前記第2導体膜に銅ワイヤが接続されている、半導体装置。 - 請求項1に記載の半導体装置において、
前記導体パターンの電位は、フローティング電位である、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1ポリイミド膜上には、占有率調整用パターンが形成されている、半導体装置。 - 第1ポリイミド膜と、
前記第1ポリイミド膜上に形成された複数の配線と、
前記第1ポリイミド膜上に形成された複数の導体パターンと、
前記複数の配線および前記複数の導体パターンを覆う第2ポリイミド膜と、
前記第2ポリイミド膜から前記複数の配線のそれぞれの一部分を露出する開口部と、
を備え、
平面視において、前記複数の導体パターンのうちの第1導体パターンは、隙間を挟んで前記複数の配線のうちの第1配線群を囲む閉じたパターンから構成されている、半導体装置。 - 請求項9に記載の半導体装置において、
平面視において、前記複数の導体パターンのうちの第2導体パターンは、隙間を挟んで前記複数の配線のうちの第2配線を囲む閉じたパターンから構成されている、半導体装置。 - 請求項10に記載の半導体装置において、
前記第1導体パターンと前記第2導体パターンとは、互いに接続され、
前記第1導体パターンと前記第2導体パターンとの接続部分の幅は、前記第1導体パターンの幅および前記第2導体パターンの幅よりも大きい、半導体装置。 - 請求項9に記載の半導体装置において、
前記複数の導体パターンのうちの第3導体パターンは、隙間を挟んで前記第1導体パターンを囲む閉じたパターンから構成されている、半導体装置。 - (a)パッドを覆う絶縁膜を形成する工程、
(b)前記絶縁膜に前記パッドの表面の一部を露出する第1開口部を形成する工程、
(c)前記絶縁膜上に第1ポリイミド膜を形成する工程、
(d)前記第1ポリイミド膜に、前記第1開口部と繋がる第2開口部を形成する工程、
(e)前記第1開口部と前記第2開口部とを埋め込み、かつ、前記第1ポリイミド膜上を延在する配線と、前記第1ポリイミド膜上に延在する導体パターンとを形成する工程、
(f)前記配線および前記導体パターンを覆う第2ポリイミド膜を形成する工程、
(g)前記第2ポリイミド膜に、前記配線の一部分を露出する第3開口部を形成する工程、
を備え、
前記(e)工程では、平面視において、隙間を挟んで前記配線を囲む閉じたパターンから構成される前記導体パターンを形成する、半導体装置の製造方法。 - 請求項13に記載の半導体装置の製造方法において、
前記(e)工程は、
(e1)前記第1開口部の内壁および前記第2開口部の内壁を含む前記第1ポリイミド膜上にバリア導体膜を形成する工程、
(e2)前記バリア導体膜上にシード膜を形成する工程、
(e3)前記シード膜上に第1レジスト膜を形成する工程、
(e4)前記第1レジスト膜に配線形成用開口部と導体パターン形成用開口部とを形成する工程、
(e5)前記配線形成用開口部と前記導体パターン形成用開口部とに第1導体膜を形成する工程、
(e6)前記(e5)工程の後、前記第1レジスト膜を除去し、かつ、前記第1レジスト膜を除去することにより露出した前記シード膜を除去する工程、
(e7)前記(e6)工程の後、前記第1導体膜の表面および側面を含む前記バリア導体膜上に第2導体膜を形成する工程、
(e8)前記第2導体膜上に第2レジスト膜を形成する工程、
(e9)前記第2レジスト膜をパターニングする工程、
(e10)パターニングした前記第2レジスト膜をマスクにして、露出している前記第2導体膜を除去する工程、
を有する、半導体装置の製造方法。 - 請求項14に記載の半導体装置の製造方法において、
前記(e4)工程は、
(e41)前記第1レジスト膜をパターニングする工程、
(e42)前記(e41)工程の後、パターニングした前記第1レジスト膜に対して、キュア処理を施す工程、
を含む、半導体装置の製造方法。 - 請求項14に記載の半導体装置の製造方法において、
前記(e7)工程では、スパッタリング法を使用することにより、前記第2導体膜を形成する、半導体装置の製造方法。 - 請求項16に記載の半導体装置の製造方法において、
前記第2導体膜は、チタン膜と、前記チタン膜上のパラジウム膜とから形成されている、半導体装置の製造方法。 - 請求項14に記載の半導体装置の製造方法において、
前記(e10)工程では、ウェットエッチングを使用することにより、露出している前記第2導体膜を除去する、半導体装置の製造方法。
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