JP2017045089A - 帯域制御回路、演算処理装置、および装置の帯域制御方法 - Google Patents
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Abstract
Description
化している。そのため、Field Programmable Gate Array(FPGA)等の回路ブロック
をCPUのアクセラレータとして利用して、コンピュータの高性能化を実現する事が検討されている。
ザ)等が、複数のアクセラレータを共用で使用する場合には、上記アービトレーション、
あるいは帯域割り当てが適切になされない場合がある。さらに、例えば、あるアプリケー
ションにおいて、ある特定のアクセラレータの処理時間がボトルネックとなる場合は、極力優先させたいという事情が生じ得る。ところが、他のアプリケーションにおいては、その特定のアクセラレータの処理時間がボトルネックになるとは限らない。したがって、他のアプリケーションにおいては、その特定のアクセラレータには帯域制限を設定し、むしろ、他のアクセラレータを優先した方が望ましい、という状況が生じ得る。つまり、特定のアプリケーションに着目することがコンピュータシステムの全体最適にはならないという事が起こり得る。
明する。以下の実施形態の構成は例示であり、本情報処理装置は実施形態の構成には限定されない。本実施形態では、バスを介してプロセッサと連携する複数のアクセラレータと、プロセッサとを含む情報処理装置が例示される。アクセラレータとしては、例えば、FPGAとして提供される複数の回路ブロックを想定する。FPGAとして提供される複数の回路ブロックは、複数のUser Defined Logic(UDL)と呼ばれる。さらに、本実施形態のアクセラレータであるFPGAは、複数のUDLに対してそれぞれ帯域制御を行う帯域制限回路を含む。
ザに提供され、さらに、複数のユーザがそれぞれの仮想マシンの処理に対してFPGAを適宜マッピングして利用するケースを想定する。仮想マシンの処理に対してマッピングされるFPGAの回路ブロックは、ソフトウェアライブラリの様に、FPGAを利用するアプリケーションの要求性能によらず、可能な限り性能が高くなるように設計される事が想定される。
図2に、本実施形態の情報処理装置10の構成を例示する。情報処理装置10は、CPU1と、メモリ2と、FPGA5を有する。なお、図2では、省略されているが、情報処理装置10は、外部記憶装置、Network Interface Card(NIC)等の周辺装置を有してもよい。CPU1は、キャッシュ11を有し、キャッシュ11を用いてメモリ2にアクセスする。CPU1上では、複数の仮想マシン(VM)12がユーザに提供される。ユーザが利用するアプリケーションプログラムは、仮想マシン12の割り当てを受けて、仮想マシン12上で実行される。ただし、CPU1は、仮想マシン12を介さずに、プロセス、スレッド等によってプログラムを実行するものでもよい。CPU1はプロセッサの一例である。CPU1とFPGA5とが演算処理装置の一例である。ただし、情報処理装置10が演算処理装置の一例であってもよい。
PU1、あるいは、メモリ2と接続されてもよい。制御部・バスブリッジ52がパケットを授受するシリアルバスによってCPU1、あるいは、メモリ2と接続される場合には、制御部・バスブリッジ52は、ルータとも呼ばれる。
は予め決められた周期で、FPGA5のUDL51全体によるバスの使用帯域の総和を確認する。そして、バスの使用帯域の総和が不足する場合に、管理部7は、FPGA5中のUDL51のうち、帯域制限するUDL51を決定し、帯域制限を行う。より具体的には、管理部7は、動作中のUDL51について、バスの使用帯域の総和を計測し、計測したバスの使用帯域の総和が所定の基準値(Starget)以上か否かを判定する。ただし、管理
部7は、「基準値(Starget)以上か否か」の代わりに、「基準値(Starget)を超えるか否か」を判定してもよい。
または、管理部7に、プロセッサとプログラムを記憶したメモリが含まれてもよい。
平均使用帯域を基に、帯域制限するUDL15を決定する。そして、管理部7は、帯域制限するUDL51の帯域制御部6の制御部64に目標帯域制限値を通知する。
スト遮断部66は、帯域制限部65からの指示にしたがってスイッチをオンまたはオフに接続する。なお、本実施形態における帯域制限部65からリクエスト遮断部66へのスイッチをオンまたはオフの指示は、UDL51において、リクエスト信号に対する応答受信時にUDL51の動作が継続不能となるタイムアウトエラーが発生しうる場合、タイムアウトしない範囲で行う。すなわち、本実施形態では、UDL51においてタイムアウトエラーが発生しない範囲でスイッチオフの期間が設定される。帯域制限部65とリクエスト遮断部66は、複数の回路ブロックのそれぞれに対してバスの使用帯域を制限可能な制限部の一例である。
A.FPGA5は、1つ以上のCPU1で実行されるアプリケーションの処理にマッピングされる複数の回路ブロック(UDL)を有し、上記一つ以上のCPU1が相互に連携して信号処理を行う。
B.FPGA5は、UDL51の起動、終了などの動作状況を観測し、あらかじめ決められた期間におけるUDL51の動作率を測定する動作期間観測部63を有する。動作率は、例えば、{(一定期間−UDLの停止中)/一定期間}等の式によって算出される。
C.FPGA5は、平均データ量観測部62を有する。平均データ量観測部62は、メモリ2等へのアクセスのリクエスト信号から、帯域制御が掛かっていない場合のUDL51の動作期間に入出力されるデータ量の時間平均(第1の平均使用帯域)を計測する。また、平均データ量観測部62は、UDL51の動作期間と無関係に計測される、所定監視期間において入出力されるデータ量の時間平均(第2の平均使用帯域)を観測する。
D.FPGA5は、予め決められた平均データ量に帯域を制限する帯域制御部65を有する。
E.FPGA5は、帯域制御部65からのオンおよびオフ信号にしたがって、バスの新規リクエストを遮断するスイッチをもつリクエスト遮断部66を有する。
F.管理部7は、例えば、UDL51を新たに起動するときに、新たに起動されるUDL51とすでに動作中のUDL51の使用帯域の総和が、予め決められた閾値超える場合に、動作中のUDL51を観測した動作状況から、いずれかのUDL51の帯域制御を行う
事を決定する。ただし、新たに起動されるUDL51の使用帯域は、任意の初期値(例えば、0)として設定される。そして、所定回数の繰り返し計算により、管理部7は、使用帯域の総和が、予め決められた閾値を超えるか否かを判定する。
G.A.〜F.の各処理は、一定期間停止していたUDL51を新たに起動する際に実行される。ただし、A.〜F.の各処理は、所定のタイミング、あるいは所定の周期で実行されるようにしてもよい。
本実施形態の帯域制御部6および管理部7は、FPGA5に適用される。CPU1は、1または複数のUDL51をCPU1で実行されるアプリケーションの処理に適用する。FPGA5が、例えば、部分再構成機能(パーシャルリコンフィグ機能)と呼ばれる部分的な回路構成の書き換え機能を有する場合には、本実施形態の帯域制御部6および管理部7が効果を発揮する。
図6にUDL51の使用帯域が制御される処理を例示する。図6で横軸は、時間を示し、縦方向の長さは、各UDL51が使用するバスの使用帯域を例示する。図6では、区間1において、3つのUDL51(UDL51A、UDL51B、UDL51C)が起動している。区間1において、UDL51Aは、他のUDL51と比較して、動作期間は短いが使用帯域が大きい。そして、図6では、区間2の始めに、UDL51Dが起動されている。図6では、UDL51Aの動作期間中の使用帯域が大きいために、UDL51Dが起動されると、UDL51AからUDL51Dまでの全体の使用帯域が所定の制限値(Starget)を超えてしまう場合を想定している。そこで、図6では、動作率が他よりも低いU
DL51Aの使用帯域を制限することで、UDL51Dの使用帯域が確保される。
、以下同様)と判断された場合に、管理部7は、UDL51の中から第1の平均使用帯域が閾値T以上のもの(あるいは閾値Tを超えるもの、以下同様)を選択し、帯域制限を実施する。定性的には以下のような優先順位づけが行われる。
、管理部7は、帯域小であるか、または演算主体のUDL51であると判断する。すなわち、第1の平均使用帯域が閾値T未満のものは消費帯域が低いので、そのまま優先される。
(ステップ1)ある閾値Tを与えた時、管理部7は、閾値Tを基にUDL51を分類する。すなわち、管理部7は、第1の平均使用帯域が閾値T以上の第1のグループと、閾値T未満の第2のグループにUDL5を分類する。
(ステップ2)そして、管理部7は、第1の平均使用帯域がT以上のUDL51(第1の
グループ)についての第1の平均使用帯域の総和Sht1、および第2の平均使用帯域の総和Sht2を算出する。また、管理部7は、第2の平均使用帯域がT未満のUDL51(第2のグループ)についての第1の平均使用帯域の総和Slt1、および第2の平均使用帯域の総和Slt2を算出する。したがって、UDL51動作中の第1の平均使用帯域の総和をSt1、および、UDL51非動作時を含む所定監視期間における第2の平均使用帯域の総和をSt2と
して、以下の式1,式2が成立する。
St2=Sht2+Slt2;(式2)
(ステップ3)そして、管理部7は、Sht1+Slt2を計算し、Sht1+Slt2が目標帯域Starget
以下になるようにTを決定する。より具体的には、管理部7は、閾値Tを変更して、ステップ1〜ステップ3を繰り返すことで、Sht1+Slt2が目標帯域Starget以下になる閾値Tを求める。例えば、管理部7は、2分探索などの手法でSht1+Slt2 <= Stargetとなるように、閾値Tを決定する。ただし、管理部7は、Sht1+Slt2の各項に重みAlpha, Betaを用いてAlpha・Sht1+Beta・Slt2 <= Stargetとなるように閾値Tを決定してもよい。ここで、Alpha、Betaは、1未満の任意の正数である。Alpha、Betaを1に設定してもよい。
タに設定すればよい。そして、管理部7は、S3の処理に戻る。
御を行う。ただし、最低帯域保証などの閾値を別途設けても良い。
UDL51毎に、管理部7は、リクエスト遮断部66による遮断の割合を開閉率=(第2
の平均使用帯域)/(第1の平均使用帯域)に設定し、帯域制御部6に指示する。この結果、究極的には、各UDL51の帯域が第2の平均使用帯域に制限されることになる。開閉率=(第2の平均使用帯域)/(第1の平均使用帯域)の値は、動作率が低いほど小さな値とな
る。なぜなら、動作率が低いほど動作中の割合が少なくなり、図6のUDL51Aのように、所定監視期間P0における未動作の期間が多くなり、第1の平均使用帯域と比較して、第2の平均使用帯域の値が小さくなるからである。したがって、処理例1では、動作率が低いUDL51ほど、強い帯域制限が加えられること結果となる。
共有タイマー8により定期的に起動される。次回のタイミングでは、今回新たに起動されたUDL51については、平均使用帯域の実測値が計測済みであり、帯域制限の対象に含めることができる。
比率を掛けてT以上のUDL51の帯域を一律(係数=Slt2/Slt1に)制限する。その結果、第1の平均使用帯域が閾値T以上であるUDL51のバスの使用帯域が一律制限される結果となる。この場合には、S13において、開閉率が係数=Slt2/Slt1に設定されることになる。
図9に、実施形態の処理による効果を例示する。今、第1の平均使用帯域の総和St1が
所定の基準値Stargetを超えて場合を想定する。図7の処理によって、少なくとも、平均
使用帯域が閾値T以上の第1のグループ(hグループ)についての第1の平均使用帯域Sht1と、平均使用帯域が閾値T未満の第2のグループ(lグループ)についての第2の平均使用帯域Slt2の和であるSht1+Slt2が所定の基準値Starget以下になるように、閾値Tが設定される。そして、第1の平均使用帯域T1が閾値T以上のUDL51について、強制的に開閉率が処理例1、2のように設定される。したがって、いずれの処理例であっても、時間の経過とともに、第1の平均使用帯域が抑制される。
でYESの場合)、帯域制御を実行するので、帯域制限が望ましい場合に限定して処理を実行できる。
第1の平均使用帯域は、実測値である第2の平均使用帯域との比較計算で使用される。
このため、第1の平均使用帯域も実測値であることが望ましい。しかし、処理の初期段階
では、第1の平均使用帯域として、例えば、ユーザが管理部7に固定値をパラメータとし
て与えるようにしてもよい。すなわち、UDL5が初めて起動される場合には第1の平均
使用帯域の値が確定していない。そこで、ユーザが第1の平均使用帯域の初期値として任
意の値を設定できるようにしてもよい。例えば、初回の計算では初期値0として、管理部
7が徐々に計測値に近づけても良い。また、初期値は、設計時に見積もった値などであってもよい。また、初期値は、図7、図8が実行されるときに動作しているもっとも大きな(小さい)他のUDL5の第1の平均使用帯域の値を用いても良い。CPU1で実行されるアプリケーションが過去に動作させた時の情報を外部記憶装置などに記録しておき、次回アプリケーション実行時にCPU1が外部記憶装置の過去の動作時の値を読み込み、FPGA5に設定するようにしてもよい。
、管理部7は、帯域制限が掛かっているかどうかにかかわらず起動から終了までの期間の値を取得して、動作期間の値として更新するようにしても良い。
2 メモリ
3 チップセット
3A 内部バス
3B メモリバス
3C 外部バス
4 拡張バスインターフェース
4A 拡張バス
4B 伝送路
5 FPGA
6 帯域制御部
7 管理部
52 制御部・バスブリッジ
61 モニタ
62 平均データ量観測部
63 動作期間観測部
64 制御部
65 帯域制限部
66 リクエスト遮断部
Claims (7)
- バスを介してプロセッサと連携する複数の回路ブロックのそれぞれに対して設けられる帯域制御部と、
前記帯域制御部のそれぞれを制御する管理部と、を備え、
前記帯域制御部のそれぞれは、
前記複数の回路ブロックのそれぞれによる前記バスの使用帯域を監視する帯域監視部、
前記複数の回路ブロックのそれぞれの動作期間の開始と終了とを監視する動作期間観測部、および
前記複数の回路ブロックのそれぞれに対して前記バスの使用帯域を制限可能な制限部を有し、
前記管理部は、前記複数の回路ブロックのそれぞれの前記バスの平均使用帯域と動作期間とに応じて前記バスの使用帯域を制限する帯域制御回路。 - 前記管理部は、前記複数の回路ブロックのそれぞれの動作期間における前記バスの動作中平均使用帯域の総和が所定の基準値を超える場合に、前記複数の回路ブロックによる前記バスの使用帯域を制限する請求項1に記載の帯域制御回路。
- 前記管理部は、前記複数の回路ブロックのうち、前記複数の回路のそれぞれの動作期間における前記バスの動作中平均使用帯域が閾値(T)を超えている回路ブロックに対して、
前記動作期間の割合に基づいて前記バスの使用帯域を制限する請求項1に記載の帯域制御回路。 - 前記管理部は、前記複数の回路ブロックを前記バスの動作中平均使用帯域が前記閾値以上の第1のグループと、前記バスの動作中平均使用帯域が前記閾値未満の第2のグループについて、前記複数の回路ブロックのそれぞれの動作期間における前記バスの動作中平均使用帯域の前記第1のグループにおける総和と前記回路ブロックのそれぞれの動作期間に限定されない所定監視期間における前記バスの平均使用帯域の前記第2のグループにおける総和とが所定の条件の満足するように前記閾値を決定する請求項3に記載の帯域制御回路。
- 前記管理部は、前記複数の回路ブロックのそれぞれについて、前記バスの動作中平均使用帯域が前記閾値を超えている回路ブロックに対して、制限割合=前記回路ブロックのそれぞれの動作期間に限定されない所定監視期間おけるバスの平均使用帯域/前記バスの動作中平均使用帯域によって算出される制限割合によって、使用帯域を制限する請求項3または4に記載の帯域制御回路。
- プロセッサと、
前記プロセッサとバスを介して連携する複数の回路ブロックと、
前記複数の回路ブロックのそれぞれに対して設けられる帯域制御部と、
前記帯域制御部のそれぞれを制御する管理部と、を備え、
前記帯域制御部のそれぞれは、
前記複数の回路ブロックのそれぞれによる前記バスの使用帯域を監視する帯域監視部、
前記複数の回路ブロックのそれぞれの動作期間の開始と終了とを監視する動作期間観測部、および
前記複数の回路ブロックのそれぞれに対して前記バスの使用帯域を制限可能な制限部を有し、
前記管理部は、前記複数の回路ブロックのそれぞれの前記バスの平均使用帯域と動作期
間とに応じて前記バスの使用帯域を制限する演算処理装置。 - プロセッサと、バスを介して前記プロセッサと連携する複数の回路ブロックとを備える装置の帯域制御方法であって、
前記複数の回路ブロックのそれぞれによる前記バスの使用帯域を監視し、
前記複数の回路ブロックのそれぞれの動作期間の開始と終了とを監視し、
前記複数の回路ブロックのそれぞれの前記バスの平均使用帯域と動作期間とに応じて前記複数の回路ブロックによる前記バスの使用帯域を制限する、
装置の帯域制御方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021048513A (ja) * | 2019-09-19 | 2021-03-25 | 富士通株式会社 | 情報処理装置、情報処理方法および仮想マシン接続管理プログラム |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005003961A2 (en) * | 2003-07-07 | 2005-01-13 | Koninklijke Philips Electronics N.V. | Data processing system and method for data processing |
JP2010039767A (ja) * | 2008-08-05 | 2010-02-18 | Canon Inc | 組込みシステム |
US20130254444A1 (en) * | 2012-03-23 | 2013-09-26 | Ricoh Company, Ltd. | Image processing apparatus |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6961341B1 (en) * | 1996-07-02 | 2005-11-01 | Microsoft Corporation | Adaptive bandwidth throttling for network services |
US6028841A (en) * | 1997-06-06 | 2000-02-22 | Nortel Networks Corporation | Distributed bus throttle and method |
JP2004326180A (ja) | 2003-04-21 | 2004-11-18 | Matsushita Electric Ind Co Ltd | 集積回路、それを用いた画像入出力装置及び画像入出力方法 |
JP4269177B2 (ja) * | 2003-08-20 | 2009-05-27 | 日本電気株式会社 | セッション中継装置及び中継方法 |
EP1880296A1 (en) | 2005-05-04 | 2008-01-23 | Nxp B.V. | Memory controller and method for controlling access to a memory, as well as system comprising a memory controller |
JP2006350573A (ja) | 2005-06-14 | 2006-12-28 | Sharp Corp | データ転送制御装置,データ転送制御方法,データ転送装置,画像形成装置,データ転送制御プログラム、および該制御プログラムを記録したコンピュータ読み取り可能な記録媒体 |
US7765294B2 (en) * | 2006-06-30 | 2010-07-27 | Embarq Holdings Company, Llc | System and method for managing subscriber usage of a communications network |
US7577780B2 (en) * | 2007-02-28 | 2009-08-18 | National Chiao Tung University | Fine-grained bandwidth control arbiter and the method thereof |
JP5715458B2 (ja) | 2011-03-22 | 2015-05-07 | ルネサスエレクトロニクス株式会社 | 情報処理システム、調停方法 |
KR101487628B1 (ko) * | 2013-12-18 | 2015-01-29 | 포항공과대학교 산학협력단 | 단말에서 에너지를 효율적으로 사용하기 위한 어플리케이션 인지 패킷 전송 방법 및 장치 |
-
2015
- 2015-08-24 JP JP2015164494A patent/JP6551049B2/ja active Active
-
2016
- 2016-08-18 US US15/240,250 patent/US10225198B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005003961A2 (en) * | 2003-07-07 | 2005-01-13 | Koninklijke Philips Electronics N.V. | Data processing system and method for data processing |
JP2007519058A (ja) * | 2003-07-07 | 2007-07-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データ処理用データ処理システム及び方法 |
JP2010039767A (ja) * | 2008-08-05 | 2010-02-18 | Canon Inc | 組込みシステム |
US20130254444A1 (en) * | 2012-03-23 | 2013-09-26 | Ricoh Company, Ltd. | Image processing apparatus |
JP2013196667A (ja) * | 2012-03-23 | 2013-09-30 | Ricoh Co Ltd | 画像処理装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021048513A (ja) * | 2019-09-19 | 2021-03-25 | 富士通株式会社 | 情報処理装置、情報処理方法および仮想マシン接続管理プログラム |
JP7280508B2 (ja) | 2019-09-19 | 2023-05-24 | 富士通株式会社 | 情報処理装置、情報処理方法および仮想マシン接続管理プログラム |
Also Published As
Publication number | Publication date |
---|---|
US10225198B2 (en) | 2019-03-05 |
US20170063701A1 (en) | 2017-03-02 |
JP6551049B2 (ja) | 2019-07-31 |
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