JP2017036500A5 - - Google Patents

Download PDF

Info

Publication number
JP2017036500A5
JP2017036500A5 JP2016150475A JP2016150475A JP2017036500A5 JP 2017036500 A5 JP2017036500 A5 JP 2017036500A5 JP 2016150475 A JP2016150475 A JP 2016150475A JP 2016150475 A JP2016150475 A JP 2016150475A JP 2017036500 A5 JP2017036500 A5 JP 2017036500A5
Authority
JP
Japan
Prior art keywords
photoresist
substrate
features
copper
pillars
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016150475A
Other languages
English (en)
Other versions
JP6275212B2 (ja
JP2017036500A (ja
Filing date
Publication date
Application filed filed Critical
Publication of JP2017036500A publication Critical patent/JP2017036500A/ja
Publication of JP2017036500A5 publication Critical patent/JP2017036500A5/ja
Application granted granted Critical
Publication of JP6275212B2 publication Critical patent/JP6275212B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Description

フォトレジスト画定フィーチャは、集積回路チップ及びプリント回路板用の銅ピラー及び再配線層の配線、例えば、ボンドパッド及びラインスペースフィーチャ等を含む。フィーチャは、パッケージング技術においてしばしばダイと称される半導体ウエハチップ、またはエポキシ/ガラスプリント回路板等の基板にフォトレジストが塗布されるリソグラフィーのプロセスによって形成される。概して、フォトレジストが基板の表面に塗布され、パターンを有するマスクがフォトレジストに適用される。マスクを有する基板が、紫外線等の放射線に露光される。典型的には、放射線に露光されたフォトレジストの部分は、現像により取り除かれるかまたは除去され、基板の表面が露出される。マスクの特定のパターンに依存して、回路線または開口部の輪郭が形成され得、露出されなかったフォトレジストが基板上に残り、回路線パターンまたは開口部の壁を形成する。基板の表面は、金属シード層または他の導電性材料または基板の表面を導電性にすることができる金属合金材料を含む。パターン化されたフォトレジストを有する基板は、次いで、金属電気めっき浴、典型的には電気銅めっき浴に浸漬され、金属が回路線パターンまたは開口部に電気めっきされ、ピラー、ボンドパッド、または回路線、すなわち、ラインスペースフィーチャ等のフィーチャが形成される。電気めっきが完了すると、剥離液によってフォトレジストの残りが基板から剥離され、フォトレジスト画定フィーチャを有する基板がさらに処理される。
再配線層の配線の金属電気めっきも、形態に関する同様の問題に直面している。ボンドパッド及びラインスペースフィーチャの形態における欠陥も、高度なパッケージング物品の性能を損なわせる。したがって、フィーチャが実質的に均一な表面形態を有する銅/フォトレジスト画定フィーチャを提供する電気銅めっきの方法の必要性が存在する。
本発明の銅/フォトレジスト画定フィーチャを電気めっきするための方法及び浴は、フィーチャが、実質的に平滑で、ノジュールが存在せず、ピラー、ボンドパッド、及びラインスペースフィーチャに関して、実質的に平坦なプロファイルを有する形態を有するように、フォトレジスト画定フィーチャのアレイが平均%TIRを有することを可能にする。本発明のフォトレジスト画定フィーチャは、基板上に残ったフォトレジストで電気めっきされ、基板の平面を超えて延在する。これは、典型的には、基板の平面を超えて延在するが、基板内に嵌め込まれたフィーチャを画定するためにフォトレジストを使用しない、デュアルダマシン及びプリント回路板のめっきとは対照的である。フォトレジスト画定フィーチャとダマシン及びプリント回路板のフィーチャとの重要な違いは、ダマシン及びプリント回路板に関して、側壁を含むめっき表面が全て導電性であるということである。デュアルダマシン及びプリント回路板のめっき浴は、ボトムアップフィリングまたはコンフォーマルフィリングを提供する配合を有し、フィーチャの底部が、フィーチャの上部よりも迅速にめっきされる。フォトレジスト画定フィーチャにおいて、側壁は非導電性フォトレジストであり、めっきは導電性のシード層を有するフィーチャの底部でのみ生じ、どこで析出しようともコンフォーマルなまたは同じめっき速度で進行する。
本発明は、実質的に、環状形態を有する銅ピラーを電気めっきする方法に関して記載されるが、本発明は、ボンドパッド及びラインスペースフィーチャ等の他のフォトレジスト画定フィーチャにも適用される。概して、フィーチャの形状は、円形または円筒状に加えて、例えば、楕円形、八角形、及び長方形であり得る。本発明の方法は、好ましくは銅の円筒状ピラーを電気めっきするためのものである。
本発明の方法は、ピラー、ボンディングパッド、及びラインスペースフィーチャ等のフォトレジスト画定フィーチャを電気めっきするために使用され得るが、本方法は、本発明の好ましいフィーチャである銅ピラーをめっきするという状況において説明される。典型的には、銅ピラーは、最初に導電性シード層を半導体チップまたはダイ等の基板上に析出させることによって形成され得る。基板は、次いでフォトレジスト材料で被覆され、フォトレジスト層を紫外線等の放射線に選択的に露光するために画像化される。フォトレジスト層は、当該技術分野で既知の従来のプロセスによって半導体チップの表面に塗布され得る。フォトレジスト層の厚さは、フィーチャの高さに依存して異なり得る。典型的には、厚さは、1μm〜250μmの範囲である。パターン化されたマスクがフォトレジスト層の表面に適用される。フォトレジスト層は、ポジ型またはネガ型フォトレジストであり得る。フォトレジストがポジ型である場合、放射線に露光されたフォトレジストの部分が、アルカリ現像液等の現像液で除去される。基板またはダイ上のシード層まで貫通する複数の開口部のパターンが表面上に形成される。ピラーのピッチは、20μm〜400μmの範囲であり得る。好ましくは、ピッチは、40μm〜250μmの範囲であり得る。開口部の直径は、フィーチャの直径に依存して異なり得る。開口部の直径は、2μm〜200μmの範囲であり得、典型的には、10μm〜75μmである。次いで、構造全体が、本発明の反応生成物のうちの1つ以上を含有する電気銅めっき浴中に配置され得る。電気めっきは、各開口部の少なくとも一部を実質的に平坦な上部を有する銅ピラーで充填するために行われる。電気めっきは、水平方向なしでの垂直方向のフィルまたはスーパーフィリングである。次いで、銅ピラーを含む構造全体が、錫はんだまたは錫合金はんだ、例えば、錫/銀または錫/鉛合金等のはんだを含有する浴に移され、各銅ピラーの実質的に平坦な表面上にはんだバンプが電気めっきされて開口部の部分を充填する。残りのフォトレジストは、当該技術分野で既知の従来の手段によって除去され、ダイ上にはんだバンプを有する銅ピラーのアレイが残される。ピラーで覆われていないシード層の残りは、当該技術分野で周知のエッチングプロセスを通して除去される。はんだバンプを有する銅ピラーは、有機積層体、シリコン、またはガラスでできていてもよい、プリント回路板、別のウエハもしくはダイ、またはインターポーザー等の基板の金属接点と接触するように配置される。はんだをリフローさせ、銅ピラーを基板の金属接点に接合するように、当該技術分野で既知の従来のプロセスによってはんだバンプが加熱される。はんだバンプをリフローさせるための従来のリフロープロセスが用いられ得る。リフローオーブンの一例は、5つの加熱ゾーン及び2つの冷却ゾーンを含むSikiama International,IncのFALCON 8500ツールである。リフローサイクルは、1〜5回の範囲であり得る。銅ピラーは、物理的及び電気的の両方で基板の金属接点と接触している。次いで、アンダーフィル材料が、ダイ、ピラー、及び基板の間の空間を充填するために注入され得る。当該技術分野で周知の従来のアンダーフィル材料が使用され得る。

Claims (1)

  1. 前記1つ以上の銅/フォトレジスト画定フィーチャは、ピラー、ボンドパッド、またはラインスペースフィーチャである、請求項1に記載の方法。
JP2016150475A 2015-08-06 2016-07-29 イミダゾールとビスエポキシド化合物との反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法 Active JP6275212B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562201881P 2015-08-06 2015-08-06
US62/201,881 2015-08-06

Publications (3)

Publication Number Publication Date
JP2017036500A JP2017036500A (ja) 2017-02-16
JP2017036500A5 true JP2017036500A5 (ja) 2018-01-25
JP6275212B2 JP6275212B2 (ja) 2018-02-07

Family

ID=56567495

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016150475A Active JP6275212B2 (ja) 2015-08-06 2016-07-29 イミダゾールとビスエポキシド化合物との反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法

Country Status (6)

Country Link
US (1) US10100421B2 (ja)
EP (1) EP3128042B1 (ja)
JP (1) JP6275212B2 (ja)
KR (1) KR101779403B1 (ja)
CN (1) CN106435663B (ja)
TW (1) TWI600803B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10508349B2 (en) * 2016-06-27 2019-12-17 Rohm And Haas Electronic Materials Llc Method of electroplating photoresist defined features from copper electroplating baths containing reaction products of pyrazole compounds and bisepoxides
US10718059B2 (en) * 2017-07-10 2020-07-21 Rohm And Haas Electronic Materials Llc Nickel electroplating compositions with cationic polymers and methods of electroplating nickel
TWI703148B (zh) * 2017-11-08 2020-09-01 美商羅門哈斯電子材料有限公司 銅電鍍組合物及在基板上電鍍銅之方法
TWI762731B (zh) * 2017-11-08 2022-05-01 美商羅門哈斯電子材料有限公司 銅電鍍組合物及在基板上電鍍銅之方法
US20190136397A1 (en) * 2017-11-08 2019-05-09 Rohm And Haas Electronic Materials Llc Electroplated copper
US20190259722A1 (en) * 2018-02-21 2019-08-22 Rohm And Haas Electronic Materials Llc Copper pillars having improved integrity and methods of making the same
CN116888308A (zh) 2021-02-15 2023-10-13 株式会社Adeka 电镀液用添加剂、电镀液、电镀方法和金属层的制造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0997791A (ja) 1995-09-27 1997-04-08 Internatl Business Mach Corp <Ibm> バンプ構造、バンプの形成方法、実装接続体
US6578754B1 (en) 2000-04-27 2003-06-17 Advanpack Solutions Pte. Ltd. Pillar connections for semiconductor chips and method of manufacture
US6610192B1 (en) 2000-11-02 2003-08-26 Shipley Company, L.L.C. Copper electroplating
US6800188B2 (en) 2001-05-09 2004-10-05 Ebara-Udylite Co., Ltd. Copper plating bath and plating method for substrate using the copper plating bath
US7128822B2 (en) 2003-06-04 2006-10-31 Shipley Company, L.L.C. Leveler compounds
US7276801B2 (en) 2003-09-22 2007-10-02 Intel Corporation Designs and methods for conductive bumps
US7462942B2 (en) 2003-10-09 2008-12-09 Advanpack Solutions Pte Ltd Die pillar structures and a method of their formation
TW200613586A (en) 2004-07-22 2006-05-01 Rohm & Haas Elect Mat Leveler compounds
EP1741804B1 (en) 2005-07-08 2016-04-27 Rohm and Haas Electronic Materials, L.L.C. Electrolytic copper plating method
US7829380B2 (en) 2006-10-31 2010-11-09 Qimonda Ag Solder pillar bumping and a method of making the same
EP2199315B1 (en) 2008-12-19 2013-12-11 Basf Se Composition for metal electroplating comprising leveling agent
US8262894B2 (en) 2009-04-30 2012-09-11 Moses Lake Industries, Inc. High speed copper plating bath
US8592995B2 (en) 2009-07-02 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for adhesion of intermetallic compound (IMC) on Cu pillar bump
JP5471276B2 (ja) 2009-10-15 2014-04-16 上村工業株式会社 電気銅めっき浴及び電気銅めっき方法
KR101072338B1 (ko) 2009-11-27 2011-10-11 바스프 에스이 평탄화제를 포함하는 금속 전기도금용 조성물
US20110220512A1 (en) 2010-03-15 2011-09-15 Rohm And Haas Electronic Materials Llc Plating bath and method
US8268157B2 (en) * 2010-03-15 2012-09-18 Rohm And Haas Electronic Materials Llc Plating bath and method
WO2011113908A1 (en) 2010-03-18 2011-09-22 Basf Se Composition for metal electroplating comprising leveling agent
JP5933532B2 (ja) 2010-06-01 2016-06-15 ビーエーエスエフ ソシエタス・ヨーロピアBasf Se レベリング剤を含有する金属電解めっき用組成物
US8546254B2 (en) 2010-08-19 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps using patterned anodes
US8669137B2 (en) 2011-04-01 2014-03-11 International Business Machines Corporation Copper post solder bumps on substrate
US8454815B2 (en) 2011-10-24 2013-06-04 Rohm And Haas Electronics Materials Llc Plating bath and method
TWI637467B (zh) 2012-05-24 2018-10-01 欣興電子股份有限公司 中介基材及其製作方法
US10204876B2 (en) 2013-03-07 2019-02-12 Maxim Integrated Products, Inc. Pad defined contact for wafer level package
US9598787B2 (en) * 2013-03-14 2017-03-21 Rohm And Haas Electronic Materials Llc Method of filling through-holes
US8957524B2 (en) 2013-03-15 2015-02-17 Globalfoundries Inc. Pillar structure for use in packaging integrated circuit products and methods of making such a pillar structure

Similar Documents

Publication Publication Date Title
JP2017036502A5 (ja)
JP2017036500A5 (ja)
JP2017036501A5 (ja)
US11270990B2 (en) Contoured package-on-package joint
WO2010116622A1 (ja) 半導体素子用基板の製造方法および半導体装置
US20190393050A1 (en) Solder bond site including an opening with discontinuous profile
TWI737215B (zh) 重佈線路結構的製備方法
US10468364B2 (en) Plating method
JP2018012885A5 (ja)
CN109413837A (zh) 可做电性测试的多层电路板及其制法
CN110176441B (zh) 具有改善的完整性的铜柱和其制造方法
CN105140140A (zh) 一种新型晶圆级焊锡微凸点的制作方法
TW201818790A (zh) 電路板及其製造方法
CN101330065B (zh) 凸点制作方法
KR20160001827A (ko) 인쇄회로기판 제조방법
KR20140018086A (ko) 구리 및 구리 합금의 에칭 방법
JP2006294670A (ja) 半導体装置の製造方法
CN110571157B (zh) 一种防止侧蚀的精细线路的制作方法
TW201822325A (zh) 用於半導體封裝的承載基板與其封裝結構,及半導體封裝元件的製作方法
JP2014036224A (ja) フラットダム及びこれを用いたチップパッケージング方法
Best et al. Advanced lithography and electroplating approach to form high-aspect ratio copper pillars
US20220336341A1 (en) Lithographically defined electrical interconnects from conductive pastes
CN107979921B (zh) 电路板及其制造方法
TW201639048A (zh) 導線架結構的製作方法
JP2023048683A (ja) 金型の製造方法