JP2017028219A - Silicon carbide semiconductor device and manufacturing method of the same - Google Patents

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洋介 中西
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Abstract

PROBLEM TO BE SOLVED: To reduce resistivity of a gate electrode and reduce fluctuation in resistivity of the gate electrode in a semiconductor device using a p-type polysilicon film for the gate electrode.SOLUTION: A SiC semiconductor device 100 comprises: a base region 14 selectively formed in a surface layer part of a SiC drift layer 12 of a SiC substrate 10; a source region 15 selectively formed in a surface layer part of the base region 14; a gate insulation film 22 formed on the SiC drift layer 12; and a gate electrode formed on the gate insulation film 22. The gate electrode 30 has a multilayer structure including a p-type polysilicon film 31, a titanium nitride film 32 and a titanium silicide film 33.SELECTED DRAWING: Figure 3

Description

本発明は、炭化珪素半導体装置およびその製造方法に関するものである。   The present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same.

半導体材料として炭化珪素（ＳｉＣ）を用いた半導体装置は、シリコン（Ｓｉ）を用いた従来の半導体装置と比較して、高電圧、大電流、高温での動作に優れている。そのため、ＳｉＣ半導体装置は、次世代の電力用半導体装置として開発が進められている。   A semiconductor device using silicon carbide (SiC) as a semiconductor material is superior in operation at a high voltage, a large current, and a high temperature as compared with a conventional semiconductor device using silicon (Si). For this reason, SiC semiconductor devices are being developed as next-generation power semiconductor devices.

ＳｉＣ半導体装置の一つとして、縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）がある。縦型ＭＯＳＦＥＴは、ＳｉＣ層上の大部分の領域にゲート絶縁膜およびゲート電極が形成され、それらを覆うように酸化珪素（ＳｉＯ２）等からなる層間絶縁膜が形成された構造を有している。また、層間絶縁膜の上には、当該層間絶縁膜に形成されたコンタクトホール（ソースコンタクトホール）を通してＳｉＣ層のソース領域と電気的に接続するソース電極が形成される。 One type of SiC semiconductor device is a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor). The vertical MOSFET has a structure in which a gate insulating film and a gate electrode are formed in most of the region on the SiC layer, and an interlayer insulating film made of silicon oxide (SiO 2 ) or the like is formed so as to cover them. Yes. A source electrode that is electrically connected to the source region of the SiC layer through a contact hole (source contact hole) formed in the interlayer insulating film is formed on the interlayer insulating film.

上記のソース電極は、外部接続用の電極（ソースパッド電極）として利用できるが、ゲート電極は層間絶縁膜で覆われているため、層間絶縁膜に形成されたコンタクトホール（ゲートコンタクトホール）を通して、外部接続用の電極（ゲートパット電極）に接続される。   The source electrode can be used as an external connection electrode (source pad electrode). However, since the gate electrode is covered with an interlayer insulating film, through a contact hole (gate contact hole) formed in the interlayer insulating film, It is connected to an external connection electrode (gate pad electrode).

このように、ＭＯＳＦＥＴのゲート電極は、積層構造内に存在する。ゲート電極の材料としては、例えば、不純物としてリン（Ｐ）をドーピングしたｎ型の多結晶シリコン（ポリシリコン）膜がある。ポリシリコン膜を用いたゲート電極の厚みは、例えば０．５μｍ程度である。   As described above, the gate electrode of the MOSFET exists in the stacked structure. As a material of the gate electrode, for example, there is an n-type polycrystalline silicon (polysilicon) film doped with phosphorus (P) as an impurity. The thickness of the gate electrode using the polysilicon film is, for example, about 0.5 μm.

ＳｉＣを用いて形成されたＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）では、電流を遮断すべきときに誤って電流が流れないようにするため、ＭＯＳＦＥＴが電流を流し始めるためのゲート電圧（閾値電圧）をなるべく高く設定することが必要となる。閾値電圧を高くするためには、ゲート電極の材料として、ボロン（Ｂ）をドーピングしたｐ型ポリシリコン膜を用いることが有効となる場合がある。しかし、厚み０．５μｍのｐ型ポリシリコン膜のシート抵抗は２０〜６００Ω／□であり、ｎ型ポリシリコン膜の場合よりも非常に大きい。そのため、ゲート電極の材料にｐ型ポリシリコン膜を用いると、ＭＯＳＦＥＴの高速な動作が困難となる。   In a MOSFET formed using SiC (SiC-MOSFET), a gate voltage (threshold voltage) at which the MOSFET starts to flow current is set as high as possible in order to prevent current from flowing accidentally when the current should be cut off. It is necessary to set. In order to increase the threshold voltage, it may be effective to use a p-type polysilicon film doped with boron (B) as the material of the gate electrode. However, the sheet resistance of the p-type polysilicon film having a thickness of 0.5 μm is 20 to 600Ω / □, which is much higher than that of the n-type polysilicon film. Therefore, if a p-type polysilicon film is used as the material for the gate electrode, it is difficult to operate the MOSFET at high speed.

ポリシリコン膜のゲート電極のシート抵抗を低くする方法の一つとして、ポリシリコン膜上に金属シリサイド膜を形成する方法がある（例えば、下記の特許文献１，２）。特許文献１では、ポリシリコン膜上に厚さ０．４μｍのタングステンシリサイド（ＷＳｉｘ）膜を成膜し、且つ、ＷＳｉｘ膜の組成を、ｘが１．５以上２．０未満となるようにしている。 One method for reducing the sheet resistance of the gate electrode of the polysilicon film is to form a metal silicide film on the polysilicon film (for example, Patent Documents 1 and 2 below). In Patent Document 1, a tungsten silicide (WSi x ) film having a thickness of 0.4 μm is formed on a polysilicon film, and the composition of the WSi x film is such that x is 1.5 or more and less than 2.0. I have to.

上記のＷＳｉｘ膜をポリシリコン膜のゲート電極上に形成すると、その後の工程で、層間絶縁膜にソースコンタクトホールとゲートコンタクトホールを同時開口することが可能になる。以下、その理由を説明する。ソースコンタクトホールを形成した後、ソースコンタクトホール内に露出したＳｉＣ層上にコンタクト電極を形成するが、当該コンタクト電極の形成は、ニッケル（Ｎｉ）膜を全面に成膜してアニールすることによって行われる。そのため、ソースコンタクトホールとゲートコンタクトホールとが同時開口されていると、ソースコンタクトホール内に露出したＳｉＣ層上だけでなく、ゲートコンタクトホール内に露出したゲート電極にも、Ｎｉ膜が成膜される。このとき、ゲート電極上にＷＳｉｘ膜が形成されていないと、Ｎｉがゲート電極のポリシリコン膜内に拡散して不良の原因となるが、ＷＳｉｘ膜が形成されているとそれを防止できる。ＷはＮｉよりもＳｉとの結合力が強く、特に、特許文献１のようにＷＳｉｘ膜のｘが１．５以上２．０未満であると、ＷＳｉｘ膜中に余剰なＳｉが存在しないため、ＮｉがＳｉと反応することが防止される。これが、ポリシリコン膜のゲート電極上にＷＳｉｘ膜を形成すると、ソースコンタクトとゲートコンタクトホールとを同時開口できるようになる理由である。 When the WSi x film is formed on the gate electrode of the polysilicon film, it becomes possible to simultaneously open a source contact hole and a gate contact hole in the interlayer insulating film in the subsequent process. The reason will be described below. After the source contact hole is formed, a contact electrode is formed on the SiC layer exposed in the source contact hole. The contact electrode is formed by forming a nickel (Ni) film on the entire surface and annealing it. Is called. Therefore, when the source contact hole and the gate contact hole are simultaneously opened, a Ni film is formed not only on the SiC layer exposed in the source contact hole but also on the gate electrode exposed in the gate contact hole. The At this time, if the WSi x film is not formed on the gate electrode, Ni diffuses into the polysilicon film of the gate electrode and causes a defect. However, if the WSi x film is formed, it can be prevented. . W has a stronger bonding force with Si than Ni, and in particular, when x of the WSi x film is 1.5 or more and less than 2.0 as in Patent Document 1, there is no excess Si in the WSi x film. This prevents Ni from reacting with Si. This is to form a WSi x film on the gate electrode of the polysilicon film, which is why it becomes possible to simultaneously open the source contact and the gate contact hole.

一方、特許文献２では、ゲート電極上に、金属シリサイド膜としてチタンシリサイド膜を形成している。具体的には、ｎ型ポリシリコン膜のゲート電極を形成した後、当該ゲート電極の側面を覆う酸化珪素膜のサイドウォールを形成し、その後、全面にチタン（Ｔｉ）膜を成膜してアニールすることで、ゲート電極の上部のみにチタンシリサイド膜を形成している。また、その後、全面に酸化珪素からなる層間絶縁膜を形成し、当該層間絶縁膜にソースコンタクトホールおよびゲートコンタクトホールを開口する。さらに、Ｎｉ膜を全面に成膜してアニールすることで、ソースコンタクトホールに露出したＳｉＣ層上およびゲートコンタクトホールに露出したゲート電極上に、ニッケルシリサイドからなるコンタクト電極を形成している。   On the other hand, in Patent Document 2, a titanium silicide film is formed as a metal silicide film on a gate electrode. Specifically, after forming a gate electrode of an n-type polysilicon film, a sidewall of a silicon oxide film covering the side surface of the gate electrode is formed, and then a titanium (Ti) film is formed on the entire surface and annealed. Thus, the titanium silicide film is formed only on the gate electrode. Thereafter, an interlayer insulating film made of silicon oxide is formed on the entire surface, and a source contact hole and a gate contact hole are opened in the interlayer insulating film. Further, a Ni film is formed on the entire surface and annealed to form a contact electrode made of nickel silicide on the SiC layer exposed in the source contact hole and on the gate electrode exposed in the gate contact hole.

特開２０１３−５５２１４号公報JP2013-55214A 国際公開第２００９／０１９８３７号International Publication No. 2009/019837

J. H. Park and P. H. Holloway: J. Vac. Sci. Techbnol. B vol.23, 2530（2005）．J. H. Park and P. H. Holloway: J. Vac. Sci. Techbnol. B vol. 23, 2530 (2005). LI Yan-feng, XU Hui, XIA Qing-lin, LIU Xiao-liang: J. Cent. South Univ. Technol. vol.18 1773（2011）．LI Yan-feng, XU Hui, XIA Qing-lin, LIU Xiao-liang: J. Cent. South Univ. Technol. Vol.18 1773 (2011).

ポリシリコン膜からなるゲート電極上に形成する金属シリサイド膜としては、比抵抗が小さいチタンシリサイド、ニッケルシリサイド膜などが好ましい。しかし、ニッケルシリサイド膜をポリシリコン膜上に形成する場合には、ニッケル原子のポリシリコン膜への拡散することが懸念される。ポリシリコン膜内に拡散したニッケル原子がゲート絶縁膜にまで到達すると、ゲート電極のワークファンクションが変動し、ＭＯＳＦＥＴの閾値が不均一となるためである。一方、チタンシリサイド膜のＴｉＳｉ２は、比較的広い範囲の温度領域で安定しており、ポリシリコン膜との過度な反応は見られない。これらのことから、ポリシリコン膜上に形成する金属シリサイド膜としては、ニッケルシリサイド膜よりもチタンシリサイド膜の方が好ましい。 As the metal silicide film formed on the gate electrode made of a polysilicon film, a titanium silicide film, a nickel silicide film, or the like having a low specific resistance is preferable. However, when the nickel silicide film is formed on the polysilicon film, there is a concern that nickel atoms may diffuse into the polysilicon film. This is because when the nickel atoms diffused in the polysilicon film reach the gate insulating film, the work function of the gate electrode changes and the threshold value of the MOSFET becomes non-uniform. On the other hand, TiSi 2 of the titanium silicide film is stable in a relatively wide temperature range, and no excessive reaction with the polysilicon film is observed. For these reasons, as the metal silicide film formed on the polysilicon film, a titanium silicide film is preferable to a nickel silicide film.

しかしながら、ｐ型ポリシリコン膜中にボロンが存在すると、状況は異なる。ここで、反応の起こりやすさを数値化したギブスの自由エネルギーを考える。ギブスの自由エネルギーが小さい反応ほど、起こりやすい。ゲート電極の形成後には１０００℃程度のアニールを行うことから、１０００℃におけるＴｉＳｉ２、ＴｉＢおよびＴｉＢ２について、ギブスの自由エネルギーを非特許文献１，２に基づいて比較すると、ＴｉＳｉ２よりもＴｉＢまたはＴｉＢ２の方が小さい値であることが分かる。従って、ボロンを含むｐ型ポリシリコン上にチタン膜あるいはチタンシリサイド膜を形成した状態で１０００℃のアニールを行うと、チタン膜またはチタンシリサイド膜内のチタンがボロンと反応し、ＴｉＢまたはＴｉＢ２のチタンホウ化物を形成する。チタンシリサイド内にＴｉＢまたはＴｉＢ２が形成されると、チタンシリサイドのシート抵抗がばらつき、その結果、ゲート電極の抵抗がばらつくという問題が生じる。 However, the situation is different if boron is present in the p-type polysilicon film. Here, we consider Gibbs free energy, which quantifies the likelihood of a reaction. Reactions with a lower Gibbs free energy are more likely to occur. Since annealing at about 1000 ° C. is performed after the formation of the gate electrode, when compared to TiSi 2 , TiB and TiB 2 at 1000 ° C. based on Non-Patent Documents 1 and 2 , GiB's free energy is compared to TiB 2. It can also be seen that TiB 2 has a smaller value. Therefore, if annealing is performed at 1000 ° C. with a titanium film or a titanium silicide film formed on p-type polysilicon containing boron, titanium in the titanium film or titanium silicide film reacts with boron, and TiB or TiB 2 Titanium boride is formed. When TiB or TiB 2 is formed in titanium silicide, the sheet resistance of titanium silicide varies, and as a result, there arises a problem that the resistance of the gate electrode varies.

本発明は以上のような課題を解決するためになされたものであり、ゲート電極にｐ型ポリシリコン膜を用いた炭化珪素半導体装置において、ゲート電極の抵抗率を小さくすると共に、当該抵抗率のばらつきを小さくすることを目的とする。   The present invention has been made to solve the above-described problems. In a silicon carbide semiconductor device using a p-type polysilicon film as a gate electrode, the resistivity of the gate electrode is reduced and the resistivity is reduced. The purpose is to reduce the variation.

本発明に係る炭化珪素半導体装置は、炭化珪素基体と、前記炭化珪素基体の表層部に選択的に形成されたベース領域と、前記ベース領域の表層部に選択的に形成されたソース領域と、前記炭化珪素基体上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記ゲート電極は、ｐ型ポリシリコン膜、および前記ｐ型ポリシリコン膜上のチタンシリサイド膜を含む積層構造である。   A silicon carbide semiconductor device according to the present invention includes a silicon carbide substrate, a base region selectively formed on a surface layer portion of the silicon carbide substrate, a source region selectively formed on a surface layer portion of the base region, A gate insulating film formed on the silicon carbide substrate; and a gate electrode formed on the gate insulating film, wherein the gate electrode is formed on a p-type polysilicon film and the p-type polysilicon film. A laminated structure including a titanium silicide film.

本発明によれば、ゲート電極が、ｐ型ポリシリコン膜を用いて構成されているため、炭化珪素半導体装置のしきい値電圧を高くできる。また、ゲート電極が、ｐ型ポリシリコン膜およびチタンシリサイド膜を含む積層構造であるため、ゲート電極の抵抗率が高くなることが抑制される。また、ｐ型ポリシリコン膜上のチタンシリサイド膜との間にバリア膜を設ける、あるいは、ゲート電極形成後の熱処理をレーザアニールによる局所的な熱処理とすることで、ｐ型ポリシリコン膜中のボロンのチタンシリサイド膜への拡散を抑制でき、チタンシリサイド膜の抵抗値のばらつき、およびｐ型ポリシリコン膜の不純物濃度のばらつきを抑えられ、ゲート電極の抵抗率のばらつきが抑制される。   According to the present invention, since the gate electrode is configured using the p-type polysilicon film, the threshold voltage of the silicon carbide semiconductor device can be increased. In addition, since the gate electrode has a stacked structure including a p-type polysilicon film and a titanium silicide film, an increase in the resistivity of the gate electrode is suppressed. Further, by providing a barrier film between the titanium silicide film on the p-type polysilicon film or by performing a local heat treatment by laser annealing as a heat treatment after forming the gate electrode, boron in the p-type polysilicon film is formed. Diffusion into the titanium silicide film can be suppressed, variation in resistance value of the titanium silicide film and variation in impurity concentration of the p-type polysilicon film can be suppressed, and variation in resistivity of the gate electrode can be suppressed.

本発明の実施の形態に係るＳｉＣ半導体装置の上面図である。It is a top view of the SiC semiconductor device concerning an embodiment of the invention. 本発明の実施の形態に係るＳｉＣ半導体装置における最上層の絶縁膜の図示を省略した上面図である。It is a top view which abbreviate | omitted illustration of the uppermost insulating film in the SiC semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係るＳｉＣ半導体装置の断面構造を示す図である。It is a figure which shows the cross-section of the SiC semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるＳｉＣドリフト層の形成工程を示す図である。It is a figure which shows the formation process of the SiC drift layer in manufacture of the SiC semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるＪＴＥ領域の形成工程を示す図である。It is a figure which shows the formation process of the JTE area | region in manufacture of the SiC semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるベース領域の形成工程を示す図である。It is a figure which shows the formation process of the base area | region in manufacture of the SiC semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるソース領域の形成工程を示す図である。It is a figure which shows the formation process of the source region in manufacture of the SiC semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるフィールド酸化膜およびゲート絶縁膜の形成工程を示す図である。It is a figure which shows the formation process of the field oxide film and gate insulating film in manufacture of the SiC semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるゲート電極の形成工程を示す図である。It is a figure which shows the formation process of the gate electrode in manufacture of the SiC semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるゲート電極の形成工程を示す図である。It is a figure which shows the formation process of the gate electrode in manufacture of the SiC semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるゲート電極の形成工程を示す図である。It is a figure which shows the formation process of the gate electrode in manufacture of the SiC semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係るＳｉＣ半導体装置の製造における層間絶縁膜の形成工程を示す図である。It is a figure which shows the formation process of the interlayer insulation film in manufacture of the SiC semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるＳｉＣ基板の裏面研磨工程を示す図である。It is a figure which shows the back surface grinding | polishing process of the SiC substrate in manufacture of the SiC semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるコンタクトホールおよびコンタクト電極の形成工程を示す図である。It is a figure which shows the formation process of the contact hole and contact electrode in manufacture of the SiC semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるオーミック電極の形成工程を示す図である。It is a figure which shows the formation process of the ohmic electrode in manufacture of the SiC semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるソースパッド電極およびゲートパッド電極の形成工程を示す図である。It is a figure which shows the formation process of the source pad electrode and gate pad electrode in manufacture of the SiC semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係るＳｉＣ半導体装置の製造における裏面電極の形成工程を示す図である。It is a figure which shows the formation process of the back surface electrode in manufacture of the SiC semiconductor device which concerns on embodiment of this invention.

本実施の形態では、本発明をプレーナゲート型のＭＯＳＦＥＴに適用した例を示すが、本発明は、その他の構造の半導体装置（例えばＩＧＢＴや、トレンチゲート型のＭＯＳＦＥＴなど）にも適用可能である。また、以下で図示するＭＯＳＦＥＴの構造も一例であり、各種のイオン注入領域や絶縁膜の配置などはこれらの図に示すものに限られない。   Although this embodiment shows an example in which the present invention is applied to a planar gate type MOSFET, the present invention is also applicable to semiconductor devices having other structures (for example, IGBTs, trench gate type MOSFETs, etc.). . Further, the structure of the MOSFET shown below is an example, and the arrangement of various ion implantation regions and insulating films is not limited to those shown in these drawings.

図１〜図３は、本発明の実施の形態に係るＳｉＣ半導体装置１００であるプレーナゲート型のＭＯＳＦＥＴの構造を示す図である。図１は、ＳｉＣ半導体装置１００の上面図であり、図２は、最上層の絶縁膜６０の図示を省略したＳｉＣ半導体装置１００の上面図である。また、図３はＳｉＣ半導体装置１００の断面図であり、図１および図２に示すＡ１−Ａ２線およびＢ１−Ｂ２線に沿った断面に対応している。   1 to 3 are diagrams showing the structure of a planar gate type MOSFET which is a SiC semiconductor device 100 according to an embodiment of the present invention. FIG. 1 is a top view of the SiC semiconductor device 100, and FIG. 2 is a top view of the SiC semiconductor device 100 in which the uppermost insulating film 60 is omitted. FIG. 3 is a cross-sectional view of SiC semiconductor device 100, corresponding to the cross sections taken along lines A1-A2 and B1-B2 shown in FIGS.

ＳｉＣ半導体装置１００の最上層には、耐圧を維持するための絶縁膜６０のパターンが形成されており、図１のように、絶縁膜６０には、外部接続用の電極であるソースパッド電極５３およびゲートパッド電極５４を露出する開口が設けられている。ソースパッド電極５３およびゲートパッド電極５４は、アルミニウム（Ａｌ）等で形成される。   A pattern of an insulating film 60 for maintaining a withstand voltage is formed on the uppermost layer of the SiC semiconductor device 100. As shown in FIG. 1, a source pad electrode 53, which is an electrode for external connection, is formed on the insulating film 60. An opening exposing the gate pad electrode 54 is provided. The source pad electrode 53 and the gate pad electrode 54 are formed of aluminum (Al) or the like.

図１では、ＳｉＣ半導体装置１００のチップの４辺のうちの１辺の近傍にゲートパッド電極５４が配置されているが、絶縁膜６０の下では、図２のように、ゲートパッド電極５４のパターンの一部はソースパッド電極５３を囲むようにチップの外周部に延在している。後述するように、ＭＯＳＦＥＴのゲート電極３０（図３）は、チップの外周部（Ｂ１−Ｂ２線の部分）で、ソースパッド電極５３に接続されている。つまり、ゲートパッド電極５４の一部（チップ外周部に延在する部分）はゲート配線として機能している。ここでは、ＳｉＣ半導体装置１００のチップの各辺の長さは、１〜２０ｍｍ程度とした。   In FIG. 1, the gate pad electrode 54 is disposed in the vicinity of one of the four sides of the chip of the SiC semiconductor device 100. However, under the insulating film 60, as shown in FIG. A part of the pattern extends to the outer periphery of the chip so as to surround the source pad electrode 53. As will be described later, the gate electrode 30 (FIG. 3) of the MOSFET is connected to the source pad electrode 53 at the outer peripheral portion of the chip (the portion of the B1-B2 line). That is, a part of the gate pad electrode 54 (part extending to the outer periphery of the chip) functions as a gate wiring. Here, the length of each side of the chip of SiC semiconductor device 100 is about 1 to 20 mm.

なお、通常の製品では、チップ上に温度センサー用の電極や電流センサー用の電極が設けられることがあるが、それらの電極の有無は、本発明の効果に影響を及ぼすものではない。また、ソースパッド電極５３およびゲートパッド電極５４それぞれの形状、位置、個数等も様々なものが考えられるが、それらも本発明の効果には影響を及ぼすものではない。   In a normal product, a temperature sensor electrode or a current sensor electrode may be provided on a chip, but the presence or absence of these electrodes does not affect the effect of the present invention. Various shapes, positions, numbers, etc. of the source pad electrode 53 and the gate pad electrode 54 are conceivable, but they do not affect the effects of the present invention.

次に、図３を参照して、ＳｉＣ半導体装置１００の断面構造を説明する。図３の右半分には、ＭＯＳＦＥＴセルが形成される活性領域の断面（図１のＡ１−Ａ２線に沿った断面）が示されており、図３の左半分には、活性領域の外側の終端領域（チップ終端部）の断面（図１のＢ１−Ｂ２線に沿った断面）が示されている。活性領域には、図３の右半分に示される構造が繰り返し配置される。   Next, a cross-sectional structure of SiC semiconductor device 100 will be described with reference to FIG. The right half of FIG. 3 shows a cross section of the active region in which the MOSFET cell is formed (cross section along the line A1-A2 of FIG. 1), and the left half of FIG. A cross section (cross section taken along line B1-B2 in FIG. 1) of the termination region (chip termination portion) is shown. In the active region, the structure shown in the right half of FIG. 3 is repeatedly arranged.

ＳｉＣ半導体装置１００は、ｎ型のＳｉＣ基板１１とその表面（第１主面）上に形成されたｎ型のＳｉＣドリフト層１２とからなるＳｉＣ基体１０を用いて形成されている。ここでは、ＳｉＣ基板１１として、第１主面が（０００１）面から４°あるいは８°傾いたオフ角を有する、４Ｈ型のポリタイプの低抵抗基板を用いた。また、ＳｉＣドリフト層１２は、ＳｉＣ基板１１の第１主面上にエピタキシャル成長により形成したものである。   The SiC semiconductor device 100 is formed using an SiC substrate 10 including an n-type SiC substrate 11 and an n-type SiC drift layer 12 formed on the surface (first main surface). Here, as the SiC substrate 11, a 4H type polytype low-resistance substrate having a first main surface with an off angle inclined by 4 ° or 8 ° from the (0001) plane was used. SiC drift layer 12 is formed on the first main surface of SiC substrate 11 by epitaxial growth.

活性領域（Ａ１−Ａ２断面）においては、ＳｉＣドリフト層１２の表層部に、不純物としてアルミニウム（Ａｌ）を含有する複数のｐ型のベース領域１４が選択的に形成されている。各ベース領域１４内の表層部には、不純物として窒素（Ｎ）を含有するｎ型のソース領域１５が、ベース領域１４よりも浅く形成されている。   In the active region (A1-A2 cross section), a plurality of p-type base regions 14 containing aluminum (Al) as an impurity are selectively formed in the surface layer portion of SiC drift layer 12. In the surface layer portion in each base region 14, an n-type source region 15 containing nitrogen (N) as an impurity is formed shallower than the base region 14.

ＳｉＣドリフト層１２上にはゲート絶縁膜２２が形成され、ゲート絶縁膜２２上には、隣り合うソース領域１５間に跨がるように、ゲート電極３０が形成されている。ゲート電極３０は、ｐ型ポリシリコン膜３１、窒化チタン膜３２およびチタンシリサイド膜３３が下からこの順に積層した積層構造となっている。   A gate insulating film 22 is formed on the SiC drift layer 12, and a gate electrode 30 is formed on the gate insulating film 22 so as to straddle between adjacent source regions 15. The gate electrode 30 has a stacked structure in which a p-type polysilicon film 31, a titanium nitride film 32, and a titanium silicide film 33 are stacked in this order from the bottom.

ゲート電極３０の上面および側面は、酸化珪素（ＳｉＯ２）からなる層間絶縁膜４０で覆われている。層間絶縁膜４０には、ゲート電極３０と干渉しない位置に、ベース領域１４およびソース領域１５に達するコンタクトホール４１（ソースコンタクトホール）が形成されている（ソースコンタクトホール４１はゲート絶縁膜２２も貫通している）。ソースコンタクトホール４１に露出したベース領域１４およびソース領域１５の上には、コンタクト電極５１（ソースコンタクト電極）が形成されている。ソースパッド電極５３は、ソースコンタクトホール４１の内部を含む層間絶縁膜４０上に形成され、ソースコンタクト電極５１を介してベース領域１４およびソース領域１５と電気的に接続している。 The upper surface and side surfaces of the gate electrode 30 are covered with an interlayer insulating film 40 made of silicon oxide (SiO 2 ). A contact hole 41 (source contact hole) reaching the base region 14 and the source region 15 is formed in the interlayer insulating film 40 at a position where it does not interfere with the gate electrode 30 (the source contact hole 41 also penetrates the gate insulating film 22). doing). A contact electrode 51 (source contact electrode) is formed on the base region 14 and the source region 15 exposed in the source contact hole 41. The source pad electrode 53 is formed on the interlayer insulating film 40 including the inside of the source contact hole 41, and is electrically connected to the base region 14 and the source region 15 via the source contact electrode 51.

一方、終端領域（Ｂ１−Ｂ２断面）においては、最外周のベース領域１４の外側に、耐圧を維持させるためのＪＴＥ領域１３（Junction Termination Extension）が形成されている。ＪＴＥ領域１３は、不純物としてＡｌを含有するｐ型のイオン注入領域である。また、最外周のベース領域１４およびＪＴＥ領域１３上には、フィールド酸化膜２１が形成されている。   On the other hand, in the termination region (B1-B2 cross section), a JTE region 13 (Junction Termination Extension) for maintaining a withstand voltage is formed outside the outermost base region 14. The JTE region 13 is a p-type ion implantation region containing Al as an impurity. A field oxide film 21 is formed on the outermost base region 14 and JTE region 13.

上記のゲート電極３０および層間絶縁膜４０は、終端領域のフィールド酸化膜２１上にまで延在しており、終端領域の層間絶縁膜４０に、ゲート電極３０に達するコンタクトホール４２（ゲートコンタクトホール）が形成されている。ゲートコンタクトホール４２に露出したゲート電極３０の部分には、Ｎｉシリサイドからなるコンタクト電極５２（ゲートコンタクト電極）が形成されている。ゲートパッド電極５４は、ゲートコンタクトホール４２の内部を含む層間絶縁膜４０上に形成され、ゲートコンタクト電極５２を介してゲート電極３０と電気的に接続している。ゲートパッド電極５４上には、絶縁膜６０が形成されている。   The gate electrode 30 and the interlayer insulating film 40 extend to the field oxide film 21 in the termination region, and a contact hole 42 (gate contact hole) reaching the gate electrode 30 in the interlayer insulating film 40 in the termination region. Is formed. A contact electrode 52 (gate contact electrode) made of Ni silicide is formed on the portion of the gate electrode 30 exposed in the gate contact hole 42. The gate pad electrode 54 is formed on the interlayer insulating film 40 including the inside of the gate contact hole 42, and is electrically connected to the gate electrode 30 through the gate contact electrode 52. An insulating film 60 is formed on the gate pad electrode 54.

ＳｉＣ基体１０の裏面（第２主面）には、ＳｉＣ基板１１とのコンタクト抵抗が小さいオーミック電極７１が形成され、当該オーミック電極７１上には裏面電極７２が形成されている。ここでは、ＳｉＣ基体１０の厚さを４００μｍ以下とするが、２００μｍ以下に薄板化されていてもよい。   An ohmic electrode 71 having a low contact resistance with the SiC substrate 11 is formed on the back surface (second main surface) of the SiC substrate 10, and a back electrode 72 is formed on the ohmic electrode 71. Here, the thickness of the SiC substrate 10 is 400 μm or less, but it may be thinned to 200 μm or less.

本実施の形態のＳｉＣ半導体装置１００においては、ゲート電極３０が、ｐ型ポリシリコン膜３１、窒化チタン膜３２およびチタンシリサイド膜３３からなる積層構造となっている。ゲート電極３０にｐ型ポリシリコン膜３１が用いられることで、リンを不純物として含むｎ型ポリシリコン膜のゲート電極に有するＭＯＳＦＥＴよりも閾値電圧を高くできる。また、閾値電圧を上げるためにベース領域１４のｐ型不純物濃度を高くする必要がなくなるので、オン抵抗の増大を防止できるという効果も得られる。   In SiC semiconductor device 100 of the present embodiment, gate electrode 30 has a laminated structure including p-type polysilicon film 31, titanium nitride film 32, and titanium silicide film 33. By using the p-type polysilicon film 31 for the gate electrode 30, the threshold voltage can be made higher than that of the MOSFET having the gate electrode of the n-type polysilicon film containing phosphorus as an impurity. Moreover, since it is not necessary to increase the p-type impurity concentration of the base region 14 in order to increase the threshold voltage, an effect of preventing an increase in on-resistance can be obtained.

ただし、ｐ型ポリシリコン膜３１の比抵抗（通常、０．１〜３０ｍΩｃｍ）は、ｎ型ポリシリコン膜の比抵抗よりも大きいので、ゲート電極３０をｐ型ポリシリコン膜３１のみで構成するとゲート抵抗が大きくなり、高速動作が困難になる。そこで、本実施の形態では、ｐ型ポリシリコン膜３１上に抵抗の小さなチタンシリサイド膜３３を形成し、ゲート電極３０の高抵抗化を抑えている。さらに、ｐ型ポリシリコン膜３１とチタンシリサイド膜３３の間にバリア膜として機能する窒化チタン膜３２を介在させることで、チタンとボロンの反応が抑制されている。それにより、チタンシリサイド膜３３の抵抗値のばらつき、およびｐ型ポリシリコン膜３１の不純物濃度のばらつきを抑えられ、ゲート電極３０の抵抗率のばらつきを抑制することができる。   However, the specific resistance (usually 0.1 to 30 mΩcm) of the p-type polysilicon film 31 is larger than the specific resistance of the n-type polysilicon film. Resistance increases and high speed operation becomes difficult. Therefore, in the present embodiment, a titanium silicide film 33 having a low resistance is formed on the p-type polysilicon film 31 to suppress an increase in the resistance of the gate electrode 30. Further, by interposing a titanium nitride film 32 functioning as a barrier film between the p-type polysilicon film 31 and the titanium silicide film 33, the reaction between titanium and boron is suppressed. Thereby, variation in resistance value of the titanium silicide film 33 and variation in impurity concentration of the p-type polysilicon film 31 can be suppressed, and variation in resistivity of the gate electrode 30 can be suppressed.

以下、図１〜図３に示したＳｉＣ半導体装置１００の製造方法について、図４〜図１７の工程図を用いて説明する。図４〜図１７の工程図においても、図３と同様に、右半分は活性領域の断面に対応し、左半分は終端領域の断面に対応している。   Hereinafter, a method of manufacturing SiC semiconductor device 100 shown in FIGS. 1 to 3 will be described with reference to the process diagrams of FIGS. 4 to 17, the right half corresponds to the cross section of the active region and the left half corresponds to the cross section of the termination region, as in FIG.

まず、第１主面が（０００１）面から４°あるいは８°傾いたオフ角を有する、４Ｈ型のポリタイプのＳｉＣ基板１１を用意し、その上に、化学気相堆積（ＣＶＤ：Chemical Vapor Deposition）法により、ＳｉＣ基板１１をエピタキシャル成長させる（図４）。ＳｉＣドリフト層１２のｎ型の不純物濃度は１×１０１５〜１×１０１７ｃｍ−３とし、厚さは５〜５０μｍとする。 First, a 4H-type polytype SiC substrate 11 having a first principal surface with an off-angle inclined by 4 ° or 8 ° from the (0001) plane is prepared, and a chemical vapor deposition (CVD: Chemical Vapor) is formed thereon. The SiC substrate 11 is epitaxially grown by the Deposition method (FIG. 4). The n-type impurity concentration of the SiC drift layer 12 is 1 × 10 15 to 1 × 10 17 cm −3 and the thickness is 5 to 50 μm.

次に、ＳｉＣドリフト層１２上にＪＴＥ領域１３の形成領域が開口された第１注入マスク（不図示）を形成し、ＳｉＣドリフト層１２の表面にｐ型の不純物であるＡｌをイオン注入することで、終端領域にＪＴＥ領域１３を形成する（図５）。この工程でのＡｌのイオン注入深さは、ＳｉＣドリフト層１２の厚さを超えない範囲で、０．１〜３μｍ程度とする。また、ＪＴＥ領域１３にイオン注入するＡｌの不純物濃度は、１×１０１７〜１×１０１９ｃｍ−３の範囲で、ＳｉＣドリフト層１２のｎ型不純物濃度より高いものとする。 Next, a first implantation mask (not shown) in which the formation region of the JTE region 13 is opened is formed on the SiC drift layer 12, and Al, which is a p-type impurity, is ion-implanted into the surface of the SiC drift layer 12. Thus, the JTE region 13 is formed in the termination region (FIG. 5). The depth of ion implantation of Al in this step is about 0.1 to 3 μm within a range not exceeding the thickness of the SiC drift layer 12. The impurity concentration of Al ion-implanted into the JTE region 13 is higher than the n-type impurity concentration of the SiC drift layer 12 in the range of 1 × 10 17 to 1 × 10 19 cm −3 .

第１注入マスクを除去した後、ＳｉＣドリフト層１２上にベース領域１４の形成領域が開口された第２注入マスク（不図示）を形成し、ＳｉＣドリフト層１２にｐ型の不純物であるＡｌをイオン注入することで、ベース領域１４を形成する（図６）。この工程でのＡｌのイオン注入深さは、ＳｉＣドリフト層１２の厚さを超えない範囲で、０．１〜３μｍ程度とする。また、ベース領域１４にイオン注入するＡｌの不純物濃度は、１×１０１７〜１×１０１９ｃｍ−３の範囲で、ＳｉＣドリフト層１２のｎ型不純物濃度より高いものとする（ＳｉＣドリフト層１２内のＡｌがイオン注入された領域のうち、ｐ型を示す領域がベース領域１４となる）。 After removing the first implantation mask, a second implantation mask (not shown) in which the formation region of the base region 14 is opened is formed on the SiC drift layer 12, and Al, which is a p-type impurity, is formed on the SiC drift layer 12. The base region 14 is formed by ion implantation (FIG. 6). The depth of ion implantation of Al in this step is about 0.1 to 3 μm within a range not exceeding the thickness of the SiC drift layer 12. The impurity concentration of Al ion-implanted into the base region 14 is higher than the n-type impurity concentration of the SiC drift layer 12 in the range of 1 × 10 17 to 1 × 10 19 cm −3 (SiC drift layer 12 Among the regions into which Al is ion-implanted, the region showing the p-type is the base region 14).

第２注入マスクを除去した後、ＳｉＣドリフト層１２上に、ソース領域１５の形成領域が開口された第３注入マスク（不図示）を形成し、ＳｉＣドリフト層１２の表面にｎ型の不純物であるＮをイオン注入することで、ソース領域１５を形成する（図７）。この工程でのＮのイオン注入深さは、ベース領域１４の厚さより浅いものとする。また、ソース領域１５にイオン注入するＮの不純物濃度は、１×１０１８〜１×１０２１ｃｍ−３の範囲でベース領域１４のｐ型不純物濃度よりも高いものとする（ベース領域１４内のＮが注入された領域のうち、ｎ型を示す領域がソース領域１５となる）。 After removing the second implantation mask, a third implantation mask (not shown) in which the formation region of the source region 15 is opened is formed on the SiC drift layer 12, and an n-type impurity is formed on the surface of the SiC drift layer 12. A source region 15 is formed by ion implantation of certain N (FIG. 7). It is assumed that the N ion implantation depth in this step is shallower than the thickness of the base region 14. The impurity concentration of N implanted into the source region 15 is higher than the p-type impurity concentration of the base region 14 in the range of 1 × 10 18 to 1 × 10 21 cm −3 (in the base region 14). Of the N-implanted regions, the n-type region becomes the source region 15).

第３注入マスクを除去した後、熱処理装置を用いて、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で１３００〜１９００℃、３０秒〜１時間のアニールを行う。このアニールにより、ＪＴＥ領域１３、ベース領域１４およびソース領域１５にイオン注入された不純物（Ｎ、Ａｌ）を活性化させる。   After removing the third implantation mask, annealing is performed at 1300 to 1900 ° C. for 30 seconds to 1 hour in an inert gas atmosphere such as argon (Ar) gas using a heat treatment apparatus. By this annealing, impurities (N, Al) ion-implanted into the JTE region 13, the base region 14, and the source region 15 are activated.

次に、ＣＶＤ法などによってＳｉＣドリフト層１２上に酸化珪素膜を形成し、写真製版およびドライエッチング等により活性領域上の酸化珪素膜を除去することで、終端領域にフィールド酸化膜２１を形成する。続いて、活性領域のＳｉＣドリフト層１２の表面を熱酸化することで、ゲート絶縁膜２２を形成する（図８）。ゲート絶縁膜２２は、窒素を含んだ酸化膜としてもよい。   Next, a silicon oxide film is formed on SiC drift layer 12 by the CVD method or the like, and the silicon oxide film on the active region is removed by photolithography, dry etching or the like, thereby forming field oxide film 21 in the termination region. . Subsequently, the gate insulating film 22 is formed by thermally oxidizing the surface of the SiC drift layer 12 in the active region (FIG. 8). The gate insulating film 22 may be an oxide film containing nitrogen.

その後、ゲート絶縁膜２２およびフィールド酸化膜２１の上に、導電性を有するｐ型ポリシリコン膜３１を減圧ＣＶＤ法により形成する。ｐ型ポリシリコン膜３１の形成は、以下の方法を用いた。まず、不純物を含まない非晶質シリコン膜３１１を形成し、その上に不純物としてボロンを含む非晶質シリコン膜３１２（ボロン含有非晶質シリコン膜）を堆積することで、非晶質シリコン膜３１１およびボロン含有非晶質シリコン膜３１２の積層膜を形成する（図９）。ここでは、ボロン含有非晶質シリコン膜３１２の堆積温度を５００℃、膜厚は４００ｎｍとした。ボロン含有非晶質シリコン膜３１２は、シラン（ＳｉＨ４）および水素（Ｈ２）で希釈された三塩化硼素（ＢＣｌ３）ガスを原料として形成できる。ＢＣｌ３の代わりにジボラン（Ｂ２Ｈ６）ガスを用いることもできる。 Thereafter, a p-type polysilicon film 31 having conductivity is formed on the gate insulating film 22 and the field oxide film 21 by a low pressure CVD method. The p-type polysilicon film 31 was formed using the following method. First, an amorphous silicon film 311 that does not contain an impurity is formed, and an amorphous silicon film 312 (boron-containing amorphous silicon film) containing boron as an impurity is deposited thereon, thereby forming an amorphous silicon film. A laminated film of 311 and boron-containing amorphous silicon film 312 is formed (FIG. 9). Here, the deposition temperature of the boron-containing amorphous silicon film 312 is 500 ° C., and the film thickness is 400 nm. The boron-containing amorphous silicon film 312 can be formed using boron trichloride (BCl 3 ) gas diluted with silane (SiH 4 ) and hydrogen (H 2 ) as a raw material. Diborane (B 2 H 6 ) gas may be used in place of BCl 3 .

次に、熱処理を行うことで、非晶質シリコン膜３１１および、ボロン含有非晶質シリコン膜３１２を結晶化させる。この熱処理により、ボロン含有非晶質シリコン膜３１２中のボロンが非晶質シリコン膜３１１中に拡散し、非晶質シリコン膜３１１およびボロン含有非晶質シリコン膜３１２の積層膜は、ボロンの濃度が膜中で均一なｐ型ポリシリコン膜３１に変化する（図１０）。この工程の熱処理は、酸素を含まない雰囲気中で、温度６００〜１０００℃の範囲で実施する。ここでは、窒素雰囲気中で温度７００℃の条件で行った。   Next, heat treatment is performed to crystallize the amorphous silicon film 311 and the boron-containing amorphous silicon film 312. By this heat treatment, boron in the boron-containing amorphous silicon film 312 is diffused into the amorphous silicon film 311, and the laminated film of the amorphous silicon film 311 and the boron-containing amorphous silicon film 312 has a boron concentration. Changes to a uniform p-type polysilicon film 31 in the film (FIG. 10). The heat treatment in this step is performed in a temperature range of 600 to 1000 ° C. in an oxygen-free atmosphere. Here, the temperature was 700 ° C. in a nitrogen atmosphere.

ｐ型ポリシリコン膜３１のボロン濃度は、１×１０１９〜１×１０２１ｃｍ−３の範囲が望ましい。ｐ型ポリシリコン膜３１のボロン濃度は、ボロン含有非晶質シリコン膜３１２の堆積中にＢＣｌ３の流量を変えることで調整できる。ここでは、ｐ型ポリシリコン膜３１のボロン濃度を２×１０２０ｃｍ−３とした。 The boron concentration of the p-type polysilicon film 31 is desirably in the range of 1 × 10 19 to 1 × 10 21 cm −3 . The boron concentration of the p-type polysilicon film 31 can be adjusted by changing the flow rate of BCl 3 during the deposition of the boron-containing amorphous silicon film 312. Here, the boron concentration of the p-type polysilicon film 31 is set to 2 × 10 20 cm −3 .

また、ｐ型ポリシリコン膜３１の結晶粒径は、熱処理の温度とボロン濃度によって調整できる。温度が低いほど結晶粒径は大きくなる。また、ボロン濃度が低いほど結晶粒径は大きくなるが、ボロン濃度が１×１０１９〜１×１０２１ｃｍ−３の範囲では、ボロン濃度を変えても結晶粒径はほとんど変化しない。ここでは、ｐ型ポリシリコン膜３１の結晶粒径が２００ｎｍになるようにした。 The crystal grain size of the p-type polysilicon film 31 can be adjusted by the heat treatment temperature and boron concentration. The lower the temperature, the larger the crystal grain size. Further, the lower the boron concentration, the larger the crystal grain size. However, when the boron concentration is in the range of 1 × 10 19 to 1 × 10 21 cm −3 , the crystal grain size hardly changes even if the boron concentration is changed. Here, the crystal grain size of the p-type polysilicon film 31 is set to 200 nm.

その後、スパッタ成膜により、窒化チタン膜３２をｐ型ポリシリコン膜３１上に堆積させる。窒化チタン膜３２の膜厚は、１０〜５００ｎｍの範囲とする。続いて、窒化チタン膜３２上にスパッタ成膜によりチタンシリサイド膜３３を形成する（図１１）。チタンシリサイド膜３３の組成は任意であるが、最も安定であるＴｉＳｉ２であることが望ましい。また、チタンシリサイド膜３３の膜厚は、０．１〜１．０μｍの範囲とする。 Thereafter, a titanium nitride film 32 is deposited on the p-type polysilicon film 31 by sputtering film formation. The thickness of the titanium nitride film 32 is in the range of 10 to 500 nm. Subsequently, a titanium silicide film 33 is formed on the titanium nitride film 32 by sputtering (FIG. 11). The composition of the titanium silicide film 33 is arbitrary, but is preferably TiSi 2 which is the most stable. The thickness of the titanium silicide film 33 is in the range of 0.1 to 1.0 μm.

このように、ボロンを含むｐ型ポリシリコン膜３１とチタンシリサイド膜３３との間に、窒化チタン膜３２を介在させることで、窒化チタン膜３２がバリア膜となって、この後のアニール時に、ｐ型ポリシリコン膜３１内のボロンとチタンシリサイド膜３３内のチタンとが反応することが防止される。これにより、チタンシリサイド膜３３へのボロンの拡散を抑制できるため、チタンシリサイド膜３３のシート抵抗のばらつきが抑制される。それと共に、ｐ型ポリシリコン膜３１の不純物濃度の変化が抑制されるため、ＭＯＳＦＥＴの閾値を安定化できる。   Thus, by interposing the titanium nitride film 32 between the p-type polysilicon film 31 containing boron and the titanium silicide film 33, the titanium nitride film 32 becomes a barrier film, and at the time of the subsequent annealing, The boron in the p-type polysilicon film 31 and the titanium in the titanium silicide film 33 are prevented from reacting. Thereby, since the diffusion of boron into the titanium silicide film 33 can be suppressed, variation in sheet resistance of the titanium silicide film 33 is suppressed. At the same time, since the change in the impurity concentration of the p-type polysilicon film 31 is suppressed, the threshold value of the MOSFET can be stabilized.

ｐ型ポリシリコン膜３１、窒化チタン膜３２およびチタンシリサイド膜３３からなる積層構造を形成後、それをパターニングしてゲート電極３０を形成する。続いて、ＣＶＤ法などにより、活性領域および終端領域の全面に例えばＳｉＯ２からなる層間絶縁膜４０を形成する（図１２）。 After forming a laminated structure composed of the p-type polysilicon film 31, the titanium nitride film 32, and the titanium silicide film 33, the gate electrode 30 is formed by patterning it. Subsequently, an interlayer insulating film 40 made of, for example, SiO 2 is formed on the entire surface of the active region and the termination region by a CVD method or the like (FIG. 12).

その後、ＳｉＣ基体１０の裏面（第２主面）を、研削機を用いて研削する（図１３）。研削を行う間、非研削面（第１主面）は、保護テープが貼り付けるか、またはワックスなどを塗布してサポート基板を貼り付けるなどして保護される。研削に用いる砥石としては、例えば、ダイヤモンド砥粒をビトリファイドで結合したものが考えられる。研削後のＳｉＣ基体１０の厚みは例えば３００μｍ程度とするが、ＳｉＣ半導体装置１００の特性向上のために、２００μｍ以下に薄板化してもよい。本実施の形態では、ＳｉＣ基体１０の表面側のＭＯＳＦＥＴ構造の形成する途中に、裏面側の加工（裏面の研削、並びに、オーミック電極７１および裏面電極７２の形成）を実施する例を示すが、表面川のＭＯＳＦＥＴ構造を全て形成した後に、裏面側の加工を実施してもよい。   Thereafter, the back surface (second main surface) of SiC substrate 10 is ground using a grinding machine (FIG. 13). During grinding, the non-ground surface (first main surface) is protected by applying a protective tape or applying a wax or the like and attaching a support substrate. As a grindstone used for grinding, for example, diamond abrasive grains bonded by vitrification can be considered. The thickness of the SiC substrate 10 after grinding is, for example, about 300 μm, but may be thinned to 200 μm or less in order to improve the characteristics of the SiC semiconductor device 100. In the present embodiment, an example in which processing on the back surface side (grinding of the back surface and formation of the ohmic electrode 71 and the back surface electrode 72) is performed in the middle of the formation of the MOSFET structure on the front surface side of the SiC substrate 10 will be described. After all the surface river MOSFET structures are formed, processing on the back surface side may be performed.

次に、活性領域において、ゲート電極３０と干渉しない位置に、層間絶縁膜４０およびゲート絶縁膜２２を貫通してベース領域１４およびソース領域１５に達するソースコンタクトホール４１を形成する。また、終端領域においては、層間絶縁膜４０を貫通してゲート電極３０に達するゲートコンタクトホール４２を形成する。ソースコンタクトホール４１およびゲートコンタクトホール４２の形成は、写真製版とＣ３Ｈ８などを含むガスを用いたＲＩＥ（Reactive Ion Etching）などのドライエッチングにより行う。 Next, in the active region, a source contact hole 41 that penetrates the interlayer insulating film 40 and the gate insulating film 22 and reaches the base region 14 and the source region 15 is formed at a position that does not interfere with the gate electrode 30. In the termination region, a gate contact hole 42 that penetrates the interlayer insulating film 40 and reaches the gate electrode 30 is formed. The source contact hole 41 and the gate contact hole 42 are formed by dry etching such as RIE (Reactive Ion Etching) using photolithography and a gas containing C 3 H 8 or the like.

その後、ニッケル（Ｎｉ）等の金属膜を、ソースコンタクトホール４１およびゲートコンタクトホール４２の内部を含む層間絶縁膜４０上の全面に成膜する。そして、熱処理を行うことで、ソースコンタクトホール４１に露出したベース領域１４およびソース領域１５とソースコンタクト電極５１に露出したゲート電極３０とを、金属膜と反応させ、さらに未反応の金属膜を薬液処理によって除去する。それにより、ベース領域１４およびソース領域１５のソースコンタクトホール４１に露出した表面（ソースパッド電極５３との接続部分）にソースコンタクト電極５１が形成されると共に、ゲート電極３０のゲートコンタクトホール４２に露出した表面（ゲートパッド電極５４との接続部分）にゲートコンタクト電極５２が形成される（図１４）。このようにソースコンタクト電極５１とゲートコンタクト電極５２とを同時に形成した場合、両者は同一の金属材料（ニッケル等）を含むことになる。   Thereafter, a metal film such as nickel (Ni) is formed on the entire surface of the interlayer insulating film 40 including the insides of the source contact hole 41 and the gate contact hole 42. Then, by performing heat treatment, the base region 14 and the source region 15 exposed in the source contact hole 41 and the gate electrode 30 exposed in the source contact electrode 51 are reacted with the metal film, and the unreacted metal film is further converted into a chemical solution. Remove by processing. As a result, the source contact electrode 51 is formed on the surface of the base region 14 and the source region 15 exposed to the source contact hole 41 (connection portion with the source pad electrode 53), and exposed to the gate contact hole 42 of the gate electrode 30. A gate contact electrode 52 is formed on the surface (connection portion with the gate pad electrode 54) (FIG. 14). Thus, when the source contact electrode 51 and the gate contact electrode 52 are formed simultaneously, both contain the same metal material (nickel etc.).

金属膜としてニッケルを用いた場合、ニッケルを成膜した後の熱処理でゲート電極３０のｐ型ポリシリコン膜３１がニッケルと反応してｐ型ポリシリコン膜３１内にニッケルが拡散してしまうと、ＭＯＳＦＥＴの信頼性に影響を与えることになる。しかし、ゲート電極３０の最上層のチタンシリサイド膜３３とその下の窒化チタン膜３２がバリア膜となり、ニッケルとｐ型ポリシリコン膜３１との反応を抑制できる。そのため、ソースコンタクトホール４１の形成と、ソースコンタクトホール４１の形成とは、同時に行うことができる。もちろん、ソースコンタクトホール４１とゲートコンタクトホール４２とを別々に形成しても構わない。   When nickel is used as the metal film, if the p-type polysilicon film 31 of the gate electrode 30 reacts with nickel in the heat treatment after the nickel film is formed and the nickel diffuses into the p-type polysilicon film 31, This will affect the reliability of the MOSFET. However, the uppermost titanium silicide film 33 of the gate electrode 30 and the titanium nitride film 32 therebelow serve as a barrier film, and the reaction between nickel and the p-type polysilicon film 31 can be suppressed. Therefore, the formation of the source contact hole 41 and the formation of the source contact hole 41 can be performed simultaneously. Of course, the source contact hole 41 and the gate contact hole 42 may be formed separately.

次に、ＳｉＣ基体１０の裏面（第２主面）の全面にニッケル等の金属膜を成膜した後、ランプアニール装置で１０００℃以上の高温熱処理を行うことで、ＳｉＣ基体１０の裏面にオーミック電極７１を形成する（図１５）。ここで用いる金属膜は、ＳｉＣとオーミック接合が得られる金属膜であれば、ニッケル以外のものでもよい。   Next, after a metal film such as nickel is formed on the entire back surface (second main surface) of the SiC substrate 10, ohmic treatment is performed on the back surface of the SiC substrate 10 by performing a high-temperature heat treatment at 1000 ° C. or higher with a lamp annealing apparatus. The electrode 71 is formed (FIG. 15). The metal film used here may be other than nickel as long as it can obtain an ohmic junction with SiC.

続いて、ソースコンタクトホール４１およびゲートコンタクトホール４２の内部を含む層間絶縁膜４０の上に、アルミニウム（Ａｌ）等の配線材料を成膜してパターニングすることで、ソースパッド電極５３およびゲートパッド電極５４を形成する。ソースパッド電極５３は、ソースコンタクトホール４１を通してソースコンタクト電極５１に接触することで、ベース領域１４およびソース領域１５と電気的に接続される。ゲートパッド電極５４は、ゲートコンタクトホール４２を通してゲートコンタクト電極５２に接触することで、ゲート電極３０と電気的に接続される。その後、例えばポリイミドからなる絶縁膜６０を、終端領域付近に堆積させる（図１６）。   Subsequently, a wiring material such as aluminum (Al) is formed on the interlayer insulating film 40 including the insides of the source contact hole 41 and the gate contact hole 42 and patterned, so that the source pad electrode 53 and the gate pad electrode are formed. 54 is formed. The source pad electrode 53 is electrically connected to the base region 14 and the source region 15 by contacting the source contact electrode 51 through the source contact hole 41. The gate pad electrode 54 is electrically connected to the gate electrode 30 by contacting the gate contact electrode 52 through the gate contact hole 42. Thereafter, an insulating film 60 made of polyimide, for example, is deposited in the vicinity of the termination region (FIG. 16).

最後に、ＳｉＣ基体１０の裏面のオーミック電極７１上に、裏面電極７２を形成することにより（図１７）、図１〜図３に示したＳｉＣ半導体装置１００の構成が得られる。   Finally, by forming the back surface electrode 72 on the ohmic electrode 71 on the back surface of the SiC substrate 10 (FIG. 17), the configuration of the SiC semiconductor device 100 shown in FIGS. 1 to 3 is obtained.

先に述べたように、ＳｉＣ基体１０の裏面の加工は、第１主面側のＭＯＳＦＥＴ構造をすべて形成した後（すなわち絶縁膜６０を形成した後）に実施してもよい。その場合、絶縁膜６０を形成した後、裏面の研削を行ってから、保護テープあるいはサポート基板を剥がして、有機洗浄等を実施する。そして、ＳｉＣ基体１０の裏面にニッケル等の金属膜を成膜して熱処理を行うことで、オーミック電極７１を形成するが、その熱処理は、ランプアニールではなく、レーザアニールによる局所的な熱処理とすることが好ましい。   As described above, the processing of the back surface of the SiC substrate 10 may be performed after all the MOSFET structures on the first main surface side are formed (that is, after the insulating film 60 is formed). In that case, after the insulating film 60 is formed, the back surface is ground, and then the protective tape or the support substrate is peeled off, and organic cleaning or the like is performed. Then, a ohmic electrode 71 is formed by forming a metal film such as nickel on the back surface of the SiC substrate 10 and performing a heat treatment. The heat treatment is not a lamp annealing but a local heat treatment by laser annealing. It is preferable.

本実施の形態では、窒化チタン膜３２の形成方法をスパッタ成膜としたが、他の方法を使用してもよい。また、ｐ型ポリシリコン膜３１とチタンシリサイド膜３３に介在させるバリア膜は、ｐ型ポリシリコン膜３１のボロンのチタンシリサイド膜３３への拡散を抑制できるものであれば、窒化チタン膜３２以外のものでもよい。   In the present embodiment, the titanium nitride film 32 is formed by sputtering, but other methods may be used. In addition, the barrier film interposed between the p-type polysilicon film 31 and the titanium silicide film 33 can be any material other than the titanium nitride film 32 as long as the diffusion of boron in the p-type polysilicon film 31 into the titanium silicide film 33 can be suppressed. It may be a thing.

また、本実施の形態では、ゲート電極３０形成後に高温（１０００℃程度）の熱処理を実施するため、ｐ型ポリシリコン膜３１と窒化チタン膜３２との間にバリア膜としての窒化チタン膜３２を設けることによって、ｐ型ポリシリコン膜３１とチタンシリサイド膜３３との反応を抑制した。しかし、ゲート電極３０形成後に行う熱処理を、レーザを用いた局所的な熱処理とする場合には、ゲート電極３０部の昇温を抑制できるため、バリア膜を省略してもよい。   In the present embodiment, a high temperature (about 1000 ° C.) heat treatment is performed after the formation of the gate electrode 30, so that a titanium nitride film 32 as a barrier film is formed between the p-type polysilicon film 31 and the titanium nitride film 32. By providing, the reaction between the p-type polysilicon film 31 and the titanium silicide film 33 was suppressed. However, when the heat treatment performed after the formation of the gate electrode 30 is a local heat treatment using a laser, the temperature rise of the gate electrode 30 portion can be suppressed, and thus the barrier film may be omitted.

本発明は、例えばインバータのような電力変換器に用いられる半導体装置に好適である。   The present invention is suitable for a semiconductor device used for a power converter such as an inverter.

なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。   In the present invention, the embodiments can be appropriately modified and omitted within the scope of the invention.

１００ ＳｉＣ半導体装置、１０ ＳｉＣ基体、１１ ＳｉＣ基板、１２ ＳｉＣドリフト層、１３ ＪＴＥ領域、１４ ベース領域、１５ ソース領域、２１ フィールド酸化膜、２２ ゲート絶縁膜、３０ ゲート電極、３１ ｐ型ポリシリコン膜、３２ 窒化チタン膜、３３ チタンシリサイド膜、４０ 層間絶縁膜、４１ ソースコンタクトホール、４２ ゲートコンタクトホール、５１ ソースコンタクト電極、５２ ゲートコンタクト電極、５３ ソースパッド電極、５４ ゲートパッド電極、６０ 絶縁膜、７１ オーミック電極、７２ 裏面電極、３１１ 非晶質シリコン膜、３１２ ボロン含有非晶質シリコン膜。   100 SiC semiconductor device, 10 SiC substrate, 11 SiC substrate, 12 SiC drift layer, 13 JTE region, 14 base region, 15 source region, 21 field oxide film, 22 gate insulating film, 30 gate electrode, 31 p-type polysilicon film 32 Titanium nitride film, 33 Titanium silicide film, 40 Interlayer insulating film, 41 Source contact hole, 42 Gate contact hole, 51 Source contact electrode, 52 Gate contact electrode, 53 Source pad electrode, 54 Gate pad electrode, 60 Insulating film, 71 ohmic electrode, 72 back electrode, 311 amorphous silicon film, 312 boron-containing amorphous silicon film.

Claims (11)

炭化珪素基体と、
前記炭化珪素基体の表層部に選択的に形成されたベース領域と、
前記ベース領域の表層部に選択的に形成されたソース領域と、
前記炭化珪素基体上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記ゲート電極は、ｐ型ポリシリコン膜、および前記ｐ型ポリシリコン膜上のチタンシリサイド膜を含む積層構造である
炭化珪素半導体装置。 A silicon carbide substrate;
A base region selectively formed in a surface layer portion of the silicon carbide substrate;
A source region selectively formed in a surface layer portion of the base region;
A gate insulating film formed on the silicon carbide substrate;
A gate electrode formed on the gate insulating film;
With
The gate electrode is a silicon carbide semiconductor device having a laminated structure including a p-type polysilicon film and a titanium silicide film on the p-type polysilicon film. 前記ｐ型ポリシリコン膜は不純物としてボロンを含む
請求項１に記載の炭化珪素半導体装置。 The silicon carbide semiconductor device according to claim 1, wherein the p-type polysilicon film contains boron as an impurity. 前記ゲート電極において、前記ｐ型ポリシリコン膜と前記チタンシリサイド膜との間に、前記ｐ型ポリシリコン膜内のボロンが前記チタンシリサイド膜へ拡散することを防止するバリア膜が介在している
請求項２に記載の炭化珪素半導体装置。 In the gate electrode, a barrier film for preventing boron in the p-type polysilicon film from diffusing into the titanium silicide film is interposed between the p-type polysilicon film and the titanium silicide film. Item 3. A silicon carbide semiconductor device according to Item 2. 前記バリア膜は、窒化チタン膜である
請求項３に記載の炭化珪素半導体装置。 The silicon carbide semiconductor device according to claim 3, wherein the barrier film is a titanium nitride film. 前記ゲート電極を覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、コンタクトホールを通して前記ソース領域に接続するソースパッド電極と、
前記層間絶縁膜上に形成され、コンタクトホールを通して前記ゲート電極に接続するゲートパッド電極と、
前記ソース領域における前記ソースパッド電極との接続部分に形成されたソースコンタクト電極と、
前記ゲート電極における前記ゲートパッド電極との接続部分に形成されたゲートコンタクト電極と、を備え、
前記ソースコンタクト電極および前記ゲートコンタクト電極は、同一の金属材料を含んでいる
請求項１から請求項４のいずれか一項に記載の炭化珪素半導体装置。 An interlayer insulating film covering the gate electrode;
A source pad electrode formed on the interlayer insulating film and connected to the source region through a contact hole;
A gate pad electrode formed on the interlayer insulating film and connected to the gate electrode through a contact hole;
A source contact electrode formed in a connection portion with the source pad electrode in the source region;
A gate contact electrode formed at a connection portion of the gate electrode with the gate pad electrode,
The silicon carbide semiconductor device according to any one of claims 1 to 4, wherein the source contact electrode and the gate contact electrode contain the same metal material. 前記金属材料はニッケルである
請求項５に記載の炭化珪素半導体装置。 The silicon carbide semiconductor device according to claim 5, wherein the metal material is nickel. 炭化珪素基体の表層部に、ベース領域を選択的に形成する工程と、
前記ベース領域の表層部に、ソース領域を選択的に形成する工程と、
前記炭化珪素基体上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を備え、
前記ゲート電極の形成工程は、
前記ゲート絶縁膜上に不純物を含まない非晶質シリコン膜と、不純物としてボロンを含む非晶質シリコン膜との積層膜を形成して熱処理を加えることで、前記積層膜からｐ型ポリシリコン膜を形成する工程と、
前記ｐ型ポリシリコン膜上にチタンシリサイド膜を形成する工程と、を含む
炭化珪素半導体装置の製造方法。 Selectively forming a base region on the surface layer of the silicon carbide substrate;
Selectively forming a source region on a surface layer of the base region;
Forming a gate insulating film on the silicon carbide substrate;
Forming a gate electrode on the gate insulating film;
With
The step of forming the gate electrode includes:
A p-type polysilicon film is formed from the laminated film by forming a laminated film of an amorphous silicon film containing no impurity and an amorphous silicon film containing boron as an impurity on the gate insulating film and applying heat treatment. Forming a step;
Forming a titanium silicide film on the p-type polysilicon film. 前記ゲート電極の形成工程は、
前記ｐ型ポリシリコン膜の形成工程と前記チタンシリサイド膜の形成工程との間に、前記ｐ型ポリシリコン膜上に、前記ｐ型ポリシリコン膜内のボロンが前記チタンシリサイド膜へ拡散することを防止するバリア膜を形成する工程を、さらに含む
請求項７に記載の炭化珪素半導体装置の製造方法。 The step of forming the gate electrode includes:
Between the step of forming the p-type polysilicon film and the step of forming the titanium silicide film, boron in the p-type polysilicon film diffuses into the titanium silicide film on the p-type polysilicon film. The method for manufacturing a silicon carbide semiconductor device according to claim 7, further comprising a step of forming a barrier film to be prevented. 前記バリア膜は、窒化チタン膜である
請求項８に記載の炭化珪素半導体装置の製造方法。 The method for manufacturing a silicon carbide semiconductor device according to claim 8, wherein the barrier film is a titanium nitride film. 前記ゲート電極の形成工程よりも後に行われる熱処理は、レーザアニールによる局所的な熱処理である
請求項７に記載の炭化珪素半導体装置の製造方法。 The method for manufacturing a silicon carbide semiconductor device according to claim 7, wherein the heat treatment performed after the step of forming the gate electrode is a local heat treatment by laser annealing. 前記ゲート電極を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ソース領域に達するソースコンタクトホールおよびゲート電極に達するゲートコンタクトホールを形成する工程と、
前記ソースコンタクトホールに露出した前記ソース領域の表面および前記ゲートコンタクトホールに露出した前記ゲート電極の表面に同一の金属膜を形成して熱処理することにより、前記ソースコンタクトホールに露出した前記ソース領域の表面にソースコンタクト電極を形成すると同時に、前記ゲートコンタクトホールに露出した前記ゲート電極の表面にゲートコンタクト電極を形成する工程と、
前記層間絶縁膜上に、前記ソースコンタクトホールおよび前記ソースコンタクト電極を通して前記ソース領域に接続するソースパッド電極、および、前記ゲートコンタクトホールおよび前記ゲートコンタクト電極を通して前記ゲート電極に接続するゲートパッド電極を形成する工程と、をさらに備える
請求項７から請求項１０のいずれか一項に記載の炭化珪素半導体装置の製造方法。 Forming an interlayer insulating film so as to cover the gate electrode;
Forming a source contact hole reaching the source region and a gate contact hole reaching the gate electrode in the interlayer insulating film;
The same metal film is formed on the surface of the source region exposed in the source contact hole and the surface of the gate electrode exposed in the gate contact hole, and heat treatment is performed, so that the source region exposed in the source contact hole is exposed. Forming a source contact electrode on the surface and simultaneously forming a gate contact electrode on the surface of the gate electrode exposed in the gate contact hole;
A source pad electrode connected to the source region through the source contact hole and the source contact electrode, and a gate pad electrode connected to the gate electrode through the gate contact hole and the gate contact electrode are formed on the interlayer insulating film. The method for manufacturing a silicon carbide semiconductor device according to any one of claims 7 to 10, further comprising:
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