JP2017027638A

JP2017027638A - Wiring circuit, control device and image processor

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Publication number: JP2017027638A
Application number: JP2015141941A
Authority: JP
Inventors: 徹劉; Che Liu
Original assignee: Kyocera Document Solutions Inc
Current assignee: Kyocera Document Solutions Inc
Priority date: 2015-07-16
Filing date: 2015-07-16
Publication date: 2017-02-02

Abstract

PROBLEM TO BE SOLVED: To suppress the power consumption of DDR 3 memory modules, and to properly suppress the reflection of a data signal.SOLUTION: In a wiring circuit 11, a DIMM socket 3 is connected to a branch point DP1 which is arranged on a signal line L1, and when a clock frequency is lower than a reference frequency, a control circuit 4 inactivates an ODT function of an access module 2 (31) being an output destination of the data signal out of first and second DDR 3 memory modules 2, 31, activates an ODT function of a non-access module 31 (2) which is not the output destination of the data signal, and sets the ODT function to use the prescribed terminal end resistance of a first resistance value, and when the clock frequency is not lower than the reference frequency, the control circuit activates the ODT function of the access module 2 (31), and sets the ODT function to use the terminal end resistance of the first resistance value, activates the ODT function of the non-access module 31 (2), and sets the ODT function to use the terminal end resistance of a second resistance value which is smaller than the first resistance value.SELECTED DRAWING: Figure 2

Description

本発明は、配線回路、制御装置、及び画像処理装置に関し、特に、ＤＤＲ３メモリーモジュールに入力されるデータ信号の波形の歪みを抑制する技術に関する。 The present invention relates to a wiring circuit, a control device, and an image processing device, and more particularly to a technique for suppressing distortion of a waveform of a data signal input to a DDR3 memory module.

従来から、複合機等の画像処理装置では、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）やＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）等の制御回路と、一ランク構成のＤＤＲ３（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ３）メモリーモジュールと、一ランク構成のＤＤＲ３メモリーモジュールを搭載したＤＩＭＭ（ＤｕａｌＩｎｌｉｎｅＭｅｍｏｒｙＭｏｄｕｌｅ）が装着可能なＤＩＭＭソケットと、を配置した制御基板を備えた制御装置が用いられている。 Conventionally, in an image processing apparatus such as a multifunction peripheral, a control circuit such as a CPU (Central Processing Unit) or an ASIC (Application Specific Integrated Circuit), a DDR3 (Double-Data-Rate3) memory module, and a rank 2. Description of the Related Art A control device including a control board on which a DIMM socket in which a DIMM (Dual Inline Memory Module) on which a DDR3 memory module having a configuration is mounted can be mounted is used.

当該制御基板には、制御回路と各ＤＤＲ３メモリーモジュールとの間で一ランク単位でデータ信号を入出力するため、制御回路と制御基板上のＤＤＲ３メモリーモジュールとを接続する一ランクのデータ信号を伝送可能な信号線と、当該信号線に設けられた分岐点とＤＩＭＭソケットとを接続する一ランクのデータ信号を伝送可能な信号線と、が配線されている。 In order to input / output data signals in units of one rank between the control circuit and each DDR3 memory module, the control board transmits a rank of data signal that connects the control circuit and the DDR3 memory module on the control board. Possible signal lines, and signal lines capable of transmitting a rank of data signals connecting the branch points provided on the signal lines and the DIMM sockets are wired.

このため、ＤＤＲ３メモリーモジュールの入力端でデータ信号が反射し、当該反射した反射信号が上記分岐点を介して他のＤＤＲ３メモリーモジュールに入力される虞がある。これにより、例えば図４における時刻ｔ３付近の破線波形に示すように、当該入力されるデータ信号のリングバックが大きくなり、データ信号の信号レベルが、データ信号が「１」又は「０」の何れのデータを示すのかを識別するために設けられた所定の閾値範囲（閾値ｔｈ２から閾値ｔｈ１までの範囲、閾値ｔｈ４から閾値ｔｈ３までの範囲）内に収まらなくなることがある。その結果、データ信号が「１」又は「０」の何れのデータを示すのかを識別できなくなり、所謂ＤＣ仕様を満たさなくなる虞がある。 For this reason, a data signal may be reflected at the input end of the DDR3 memory module, and the reflected signal may be input to another DDR3 memory module via the branch point. As a result, for example, as indicated by the broken line waveform around time t3 in FIG. 4, the ringback of the input data signal increases, and the signal level of the data signal is either “1” or “0”. May not be within a predetermined threshold range (a range from the threshold th2 to the threshold th1 and a range from the threshold th4 to the threshold th3). As a result, it is impossible to identify whether the data signal indicates “1” or “0”, and the so-called DC specification may not be satisfied.

また、反射信号が入力されない場合、図４の実線波形に示すように、クロック信号の半周期に同期した各タイミング（データストローブ信号の立ち上がり及び立ち下がりのタイミング、時刻ｔ１〜ｔ５）において、データ信号がそれぞれデータ「０」「１」「１」「１」「０」を示すことを識別することができる。しかし、反射信号が入力された場合、時刻ｔ１から時刻ｔ２までの破線波形に示すように、データ信号のスルーレートが小さくなり、上記各タイミングよりも遅くデータ信号の信号レベルが変化する虞がある。その結果、例えば、時刻ｔ２、ｔ３、ｔ５に示すように、上記各タイミングでデータ信号が示すデータを正常通りに識別できなくなり、所謂ＡＣ仕様を満たさなくなる虞がある。 When no reflected signal is input, as shown in the solid line waveform of FIG. 4, the data signal at each timing (data strobe signal rising and falling timing, times t1 to t5) synchronized with the half cycle of the clock signal. Can respectively be identified as indicating data “0” “1” “1” “1” “0”. However, when a reflected signal is input, the slew rate of the data signal decreases as shown by the broken line waveform from time t1 to time t2, and the signal level of the data signal may change later than the above timings. . As a result, for example, as shown at times t2, t3, and t5, the data indicated by the data signal cannot be identified normally at each timing, and so-called AC specifications may not be satisfied.

このため、一般的には、上記分岐点から制御基板上のＤＤＲ３メモリーモジュールまでの配線長と、上記分岐点からＤＩＭＭソケットを介してＤＩＭＭ上のＤＤＲメモリーモジュールに至るまでの配線長と、が等長になるように上記信号線を配線する。これにより、各ＤＤＲ３メモリーモジュールの入力端で反射した信号を上記分岐点において相殺させ、反射信号が他のＤＤＲ３メモリーモジュールに入力されることを抑制する。 Therefore, in general, the wiring length from the branch point to the DDR3 memory module on the control board is equal to the wiring length from the branch point to the DDR memory module on the DIMM via the DIMM socket. The signal lines are wired so as to be long. Thereby, the signal reflected at the input end of each DDR3 memory module is canceled at the branch point, and the reflection signal is prevented from being input to another DDR3 memory module.

しかし、近年、制御基板は小型化される傾向にあり、信号線を配線するためのスペースが小さくなってきている。このため、このように、上記分岐点から各ＤＤＲメモリーモジュールまでの配線長を等長にすることは困難になってきている。 However, in recent years, control boards tend to be miniaturized, and the space for wiring signal lines is becoming smaller. For this reason, it has become difficult to make the wiring length from the branch point to each DDR memory module equal.

そこで、下記特許文献１等に記載の技術を適用して、上記分岐点とＤＤＲ３メモリーモジュールとの間に信号の波形を整形するためのダンピング抵抗を設けることがある。これにより、上記分岐点を介して入力される反射信号の影響を受けて、各ＤＤＲ３メモリーモジュールに入力されるデータ信号の信号レベルが低下したり、スルーレートが低下する（データ信号の波形の立ち上がりと立ち下がりがなまる）ことを抑制することがある。 Therefore, a technique described in Patent Document 1 below may be applied to provide a damping resistor for shaping the signal waveform between the branch point and the DDR3 memory module. As a result, the signal level of the data signal input to each DDR3 memory module decreases or the slew rate decreases (the rise of the waveform of the data signal) under the influence of the reflected signal input through the branch point. And the falling edge may be suppressed).

また、近年では、データ信号の出力時に全てのＤＤＲ３メモリーモジュールのＯＤＴ（ＯｎＤｉｅＴｅｒｍｉｎａｔｉｏｎ）機能を有効にするよう制御基板を構成することある。これにより、データ信号の出力時に各ＤＤＲ３メモリーモジュールの入力端で反射した信号を各モジュール内でＯＤＴ機能によって終端させ、反射信号が他のＤＤＲ３メモリーモジュールへ伝送されないようにすることがある。 In recent years, a control board is sometimes configured to enable an ODT (On Die Termination) function of all DDR3 memory modules when outputting a data signal. Accordingly, a signal reflected at the input end of each DDR3 memory module at the time of outputting a data signal may be terminated by the ODT function in each module so that the reflected signal is not transmitted to other DDR3 memory modules.

特開２００４−２７２５４７号公報JP 2004-272547 A

しかし、上述のように、データ信号の出力時に全てのＤＤＲ３メモリーモジュールのＯＤＴ機能を有効にするよう制御基板を構成した場合、各ＤＤＲ３メモリーモジュールは、反射信号を終端させることで反射信号のエネルギーを消費する。このため、各ＤＤＲ３メモリーモジュールの消費電力が大きくなり、当該消費電力を省エネの基準として規定された上限値より小さくするのが困難になる虞があった。 However, as described above, when the control board is configured to enable the ODT function of all the DDR3 memory modules at the time of outputting the data signal, each DDR3 memory module terminates the reflected signal to thereby reduce the energy of the reflected signal. Consume. For this reason, the power consumption of each DDR3 memory module increases, and it may be difficult to make the power consumption smaller than the upper limit value defined as an energy saving standard.

本発明は、上記事情に鑑みてなされたものであり、各ＤＤＲ３メモリーモジュールの消費電力を抑制し、且つ、データ信号の反射を適切に抑制することができる配線回路、制御基板、及び画像処理装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, and can reduce power consumption of each DDR3 memory module and appropriately suppress reflection of a data signal, a control board, and an image processing apparatus. The purpose is to provide.

本発明による配線回路は、一ランク構成の第一ＤＤＲ３メモリーモジュールと、一ランク構成の第二ＤＤＲ３メモリーモジュールを搭載したＤＩＭＭが装着可能なＤＩＭＭソケットと、前記第一ＤＤＲ３メモリーモジュール及び前記第二ＤＤＲ３メモリーモジュールに対して、所定のクロック周波数のクロック信号及びデータ信号を出力する制御回路と、前記制御回路と前記第一ＤＤＲ３メモリーモジュールとの間で前記データ信号を伝送する信号線と、を備え、前記ＤＩＭＭソケットは前記信号線に設けられた分岐点に接続され、前記制御回路は、前記クロック周波数が所定の基準周波数より小さい場合、前記第一ＤＤＲ３メモリーモジュール及び前記第二ＤＤＲ３メモリーモジュールのうち、前記データ信号の出力先であるアクセスモジュールのＯＤＴ機能を無効に設定し、前記データ信号の出力先ではない非アクセスモジュールのＯＤＴ機能を有効且つ所定の第一抵抗値の終端抵抗を用いるように設定し、前記クロック周波数が前記基準周波数以上の場合、前記アクセスモジュールのＯＤＴ機能を有効且つ前記第一抵抗値の終端抵抗を用いるように設定し、前記非アクセスモジュールのＯＤＴ機能を有効且つ前記第一抵抗値よりも小さい第二抵抗値の終端抵抗を用いるように設定する。 The wiring circuit according to the present invention includes a first rank DDR3 memory module, a DIMM socket in which a DIMM having a second rank DDR3 memory module can be mounted, the first DDR3 memory module and the second DDR3. A control circuit for outputting a clock signal and a data signal of a predetermined clock frequency to the memory module; and a signal line for transmitting the data signal between the control circuit and the first DDR3 memory module; The DIMM socket is connected to a branch point provided on the signal line, and the control circuit, when the clock frequency is lower than a predetermined reference frequency, of the first DDR3 memory module and the second DDR3 memory module, The access module that is the output destination of the data signal The ODT function of the module is set to be invalid, the ODT function of the non-access module which is not the output destination of the data signal is set to be valid and a termination resistor having a predetermined first resistance value is used, and the clock frequency is set to the reference When the frequency is equal to or higher than the frequency, the ODT function of the access module is set to be effective and the termination resistor having the first resistance value is used, and the ODT function of the non-access module is set to be effective and smaller than the first resistance value. Set to use value termination resistor.

また、前記基準周波数は、８００ＭＨｚであることが好ましい。 The reference frequency is preferably 800 MHz.

また、前記第一抵抗値は、１２０Ωであり、前記第二抵抗値は、２０Ωであることが好ましい。 The first resistance value is preferably 120Ω, and the second resistance value is preferably 20Ω.

また、前記制御回路の出力インピーダンスは、３４Ωであり、前記制御回路から前記第一ＤＤＲ３メモリーモジュールまでの配線長は、７０ｍｍ以上８５ｍｍ以下であり、前記制御回路から前記第二ＤＤＲ３メモリーモジュールまでの配線長は、５５ｍｍ以上８０ｍｍ以下であり、前記データ信号の配線インピーダンスは、６０Ωであり、前記データ信号が示すデータの書き込みタイミングを示すデータストローブ信号の配線インピーダンスは、８８Ωであることが好ましい。 The output impedance of the control circuit is 34Ω, the wiring length from the control circuit to the first DDR3 memory module is 70 mm to 85 mm, and the wiring from the control circuit to the second DDR3 memory module It is preferable that the length is 55 mm or more and 80 mm or less, the wiring impedance of the data signal is 60Ω, and the wiring impedance of the data strobe signal indicating the data writing timing indicated by the data signal is 88Ω.

また、本発明による制御装置は、前記配線回路が配置された制御基板を備える。 The control device according to the present invention includes a control board on which the wiring circuit is arranged.

また、本発明による画像処理装置は、前記制御装置と、前記制御回路に出力させる画像を表す前記データ信号を前記制御回路へ出力する画像処理部と、を備える。 An image processing apparatus according to the present invention includes the control device and an image processing unit that outputs the data signal representing an image to be output to the control circuit to the control circuit.

この発明によれば、各ＤＤＲ３メモリーモジュールの消費電力を抑制し、且つ、データ信号の反射を適切に抑制することができる配線回路、制御基板、及び画像処理装置を提供することができる。 According to the present invention, it is possible to provide a wiring circuit, a control board, and an image processing apparatus capable of suppressing power consumption of each DDR3 memory module and appropriately suppressing reflection of a data signal.

複合機の電気的構成を示すブロック図である。FIG. 3 is a block diagram illustrating an electrical configuration of the multifunction machine. 制御部の概略構成図である。It is a schematic block diagram of a control part. 変形実施形態における制御部の概略構成図である。It is a schematic block diagram of the control part in deformation | transformation embodiment. 反射信号が入力されなかった場合及び入力された場合のそれぞれにおいて、ＤＤＲ３メモリーモジュールに入力されるデータ信号の波形の一例を示す図である。It is a figure which shows an example of the waveform of the data signal input into a DDR3 memory module in each of the case where a reflected signal is not input, and the case where it is input.

以下、本発明に係る配線回路、制御装置及び画像処理装置の一実施形態を図面に基づいて説明する。尚、本実施形態では、本発明に係る画像処理装置の一実施形態として複合機を例に説明する。しかし、これに限らず、本発明に係る画像処理装置は、例えば、ファクシミリ装置、コピー機、プリンター、スキャナー等であってもよい。 DESCRIPTION OF EMBODIMENTS Hereinafter, an embodiment of a wiring circuit, a control device, and an image processing device according to the present invention will be described with reference to the drawings. In the present embodiment, a multifunction peripheral will be described as an example of an image processing apparatus according to the present invention. However, the present invention is not limited to this, and the image processing apparatus according to the present invention may be, for example, a facsimile machine, a copier, a printer, a scanner, or the like.

図１に示すように、複合機１は、画像読取部２００（画像処理部）と画像形成部３００と操作部４００と記憶部５００と通信部６００と制御部１００（制御装置）とを備えている。 As shown in FIG. 1, the multifunction device 1 includes an image reading unit 200 (image processing unit), an image forming unit 300, an operation unit 400, a storage unit 500, a communication unit 600, and a control unit 100 (control device). Yes.

画像読取部２００は、ＣＣＤ（Ｃｈａｒｇｅ−ＣｏｕｐｌｅｄＤｅｖｉｃｅ）ラインセンサーや露光ランプ等を有する不図示の光学系ユニットを備えている。画像読取部２００は、光学系ユニットに原稿の画像を読み取らせ、原稿の画像を表す画像データを生成し、当該画像データを制御部１００へ出力する。制御部１００は、画像読取部２００によって出力された画像データが入力されると、当該画像データを後述の二個のＤＤＲ３メモリーモジュール２、３１のうちの何れかに一時的に記憶させる（書き込ませる）。 The image reading unit 200 includes an optical system unit (not shown) having a CCD (Charge-Coupled Device) line sensor, an exposure lamp, and the like. The image reading unit 200 causes the optical system unit to read an image of the document, generates image data representing the image of the document, and outputs the image data to the control unit 100. When the image data output by the image reading unit 200 is input, the control unit 100 temporarily stores (writes) the image data in one of two DDR3 memory modules 2 and 31 described later. ).

画像形成部３００は、感光体ドラム、帯電部、露光部、現像部、クリーニング部等を備えた周知の構成を有し、制御部１００から入力された画像データが表す画像を用紙に形成する。例えば、制御部１００は、後述の二個のＤＤＲ３メモリーモジュール２、３１のうちの何れかに画像読取部２００により生成された画像データを読み出させ、当該読み出した画像データを画像形成部３００へ出力する。また、制御部１００は、後述する通信部６００を介して外部装置から受信した画像データを画像形成部３００へ出力する。 The image forming unit 300 has a known configuration including a photosensitive drum, a charging unit, an exposure unit, a developing unit, a cleaning unit, and the like, and forms an image represented by image data input from the control unit 100 on a sheet. For example, the control unit 100 causes one of two DDR3 memory modules 2 and 31 to be described later to read the image data generated by the image reading unit 200, and sends the read image data to the image forming unit 300. Output. In addition, the control unit 100 outputs image data received from an external device to the image forming unit 300 via the communication unit 600 described later.

操作部４００は、ユーザーによる種々の操作指示を入力可能に構成されている。具体的には、操作部４００は、液晶ディスプレイ等の表示部４１０と、操作キー部４２０と、を備えている。操作キー部４２０は、例えば、数値や記号を入力するためのテンキー等の各種キーを備えている。 The operation unit 400 is configured to allow input of various operation instructions by the user. Specifically, the operation unit 400 includes a display unit 410 such as a liquid crystal display and an operation key unit 420. The operation key unit 420 includes various keys such as a numeric keypad for inputting numerical values and symbols.

記憶部５００は、ＨＤＤ（ＨａｒｄＤｉｓｋＤｒｉｖｅ）やＳＳＤ（ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ）等の記憶装置である。通信部６００は、不図示のパソコン等の外部装置と制御部１００との間でＬＡＮ（ＬｏｃａｌＡｒｅａＮｅｔｗｏｒｋ）等を介して通信を行うための通信インターフェイス回路である。 The storage unit 500 is a storage device such as an HDD (Hard Disk Drive) or an SSD (Solid State Drive). The communication unit 600 is a communication interface circuit for performing communication between an external device such as a personal computer (not shown) and the control unit 100 via a LAN (Local Area Network) or the like.

制御部１００は、画像読取部２００、画像形成部３００、操作部４００、記憶部５００及び通信部６００と不図示の制御バスを介して通信可能に接続されている。制御部１００は、画像データ等の各種データを示すデータ信号や各部の動作を制御するための制御信号を各部に対して入出力することにより、各部の動作を制御する。 The control unit 100 is communicably connected to the image reading unit 200, the image forming unit 300, the operation unit 400, the storage unit 500, and the communication unit 600 via a control bus (not shown). The control unit 100 controls the operation of each unit by inputting / outputting data signals indicating various data such as image data and control signals for controlling the operation of each unit to / from each unit.

具体的には、図２に示すように、制御部１００は、配線回路１１が配置された制御基板１０を備えている。 Specifically, as shown in FIG. 2, the control unit 100 includes a control board 10 on which the wiring circuit 11 is arranged.

配線回路１１には、画像読取部２００により入力された画像データ等の各種データを一時的に記憶するためのＤＤＲ３（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ３）メモリーモジュール２（第一ＤＤＲ３メモリーモジュール）、信号線Ｌ１、ＤＩＭＭ（ＤｕａｌＩｎｌｉｎｅＭｅｍｏｒｙＭｏｄｕｌｅ）ソケット３、所定の演算処理を実行するＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）やＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）等の制御回路４、及びこれらの周辺回路（不図示）等が含まれる。 The wiring circuit 11 includes a DDR3 (Double-Data-Rate3) memory module 2 (first DDR3 memory module) and a signal line L1 for temporarily storing various data such as image data input by the image reading unit 200. , A DIMM (Dual Inline Memory Module) socket 3, a control circuit 4 such as a CPU (Central Processing Unit) or ASIC (Application Specific Integrated Circuit) that executes predetermined arithmetic processing, and peripheral circuits (not shown). It is.

ＤＤＲ３メモリーモジュール２は、不図示の一以上のＤＤＲ３メモリーチップを備え、当該一以上のＤＤＲ３メモリーチップに同時にデータを読み書き可能な一ランク構成のＤＤＲ３メモリーモジュールである。 The DDR3 memory module 2 includes one or more DDR3 memory chips (not shown), and is a one-rank configuration DDR3 memory module that can simultaneously read and write data to the one or more DDR3 memory chips.

ＤＤＲ３メモリーモジュール２は、制御回路４から入力される制御信号及びデータの読み書きタイミングを示すデータストローブ信号に基づいて、制御回路４から入力されるデータ信号が示すデータの読み書き動作を行う公知の構成を有している。尚、制御信号には、所定のクロック周波数のクロック信号、データの読み出し又は書き込みを指示するコマンド信号、及び、データの読み出し先又は書き込み先の記憶領域を示すアドレス信号等が含まれる。 The DDR3 memory module 2 has a known configuration for performing the data read / write operation indicated by the data signal input from the control circuit 4 based on the control signal input from the control circuit 4 and the data strobe signal indicating the data read / write timing. Have. The control signal includes a clock signal having a predetermined clock frequency, a command signal for instructing data reading or writing, an address signal indicating a data reading destination or a writing destination storage area, and the like.

信号線Ｌ１は、制御回路４とＤＤＲ３メモリーモジュール２との間、及び、制御回路４と後述のＤＩＭＭ３に搭載されたＤＤＲ３メモリーモジュール３１との間で、一ランクのデータ信号及びデータストローブ信号を伝送するために設けられている。 The signal line L1 transmits a rank of data signal and data strobe signal between the control circuit 4 and the DDR3 memory module 2 and between the control circuit 4 and a DDR3 memory module 31 mounted on the DIMM 3 described later. Is provided to do.

尚、信号線Ｌ１に含まれるデータ信号を伝送するための信号線の配線インピーダンス（データ信号の配線インピーダンス）は「６０Ω」である。信号線Ｌ１に含まれるデータストローブ信号を伝送するための信号線の配線インピーダンス（データストローブ信号の配線インピーダンス）は「８８Ω」である。 Note that the wiring impedance of the signal line for transmitting the data signal included in the signal line L1 (wiring impedance of the data signal) is “60Ω”. The wiring impedance of the signal line for transmitting the data strobe signal included in the signal line L1 (wiring impedance of the data strobe signal) is “88Ω”.

信号線Ｌ１の一端は、制御回路４に接続されている。信号線Ｌ１は、分岐点ＤＰ１で二方向に分岐し、二つの他端がそれぞれＤＤＲ３メモリーモジュール２とＤＩＭＭソケット３とに接続されている。信号線Ｌ１には、ＤＤＲ３メモリーモジュール２と分岐点ＤＰ１との間にダンピング抵抗Ｒ２が設けられている。ダンピング抵抗Ｒ２の抵抗値は、ＪＥＤＥＣ（ＪＥＤＥＣＳｏｌｉｄＳｔａｔｅＴｅｃｈｎｏｌｏｇｙＡｓｓｏｃｉａｔｉｏｎ）により規定されている「２２Ω」である。 One end of the signal line L1 is connected to the control circuit 4. The signal line L1 branches in two directions at a branch point DP1, and two other ends are connected to the DDR3 memory module 2 and the DIMM socket 3, respectively. In the signal line L1, a damping resistor R2 is provided between the DDR3 memory module 2 and the branch point DP1. The resistance value of the damping resistor R2 is “22Ω” defined by JEDEC (JEDEC Solid State Technology Association).

尚、制御回路４から分岐点ＤＰ１、ダンピング抵抗Ｒ２及びＤＩＭＭソケット３を介してＤＤＲ３メモリーモジュール２に至るまでの配線長は、「７０ｍｍ」以上「８５ｍｍ」以下に制限されている。 The wiring length from the control circuit 4 to the DDR3 memory module 2 via the branch point DP1, the damping resistor R2, and the DIMM socket 3 is limited to “70 mm” or more and “85 mm” or less.

配線回路１１には、制御回路４からＤＤＲ３メモリーモジュール２及びＤＩＭＭソケット３が備える後述の制御信号用端子へ上記制御信号を伝送するための不図示の制御信号用信号線も配線されている。 The wiring circuit 11 is also wired with a control signal signal line (not shown) for transmitting the control signal from the control circuit 4 to a control signal terminal described later included in the DDR3 memory module 2 and the DIMM socket 3.

ＤＩＭＭソケット３は、ＤＤＲ３メモリーモジュール２と同様の一ランク構成のＤＤＲ３メモリーモジュール３１（第二ＤＤＲ３メモリーモジュール）を搭載したＤＩＭＭ３０が装着可能な公知の構成を有している。 The DIMM socket 3 has a known configuration in which a DIMM 30 mounted with a DDR3 memory module 31 (second DDR3 memory module) having the same rank configuration as the DDR3 memory module 2 can be mounted.

ＤＩＭＭソケット３は、一ランクのデータ信号及びデータストローブ信号を入出力するための不図示のデータ信号用端子を備えている。当該データ信号用端子は信号線Ｌ１に接続されている。また、ＤＩＭＭソケット３は、制御回路４が出力した制御信号を入力するための不図示の制御信号用端子を備えている。当該制御信号用端子は、上記不図示の制御信号用の信号線に接続されている。 The DIMM socket 3 includes a data signal terminal (not shown) for inputting / outputting a rank data signal and a data strobe signal. The data signal terminal is connected to the signal line L1. Further, the DIMM socket 3 includes a control signal terminal (not shown) for inputting the control signal output from the control circuit 4. The control signal terminal is connected to the control signal signal line (not shown).

ＤＩＭＭ３０には、ＤＩＭＭソケット３のデータ信号用端子とＤＤＲ３メモリーモジュール３１との間で、一ランクのデータ信号及びデータストローブ信号を伝送するための信号線Ｌ３が設けられている。 The DIMM 30 is provided with a signal line L3 for transmitting a rank of data signal and data strobe signal between the data signal terminal of the DIMM socket 3 and the DDR3 memory module 31.

尚、信号線Ｌ３に含まれるデータ信号を伝送するための信号線の配線インピーダンス（データ信号の配線インピーダンス）は「６０Ω」である。信号線Ｌ３に含まれるデータストローブ信号を伝送するための信号線の配線インピーダンス（データストローブ信号の配線インピーダンス）は「８８Ω」である。 Note that the wiring impedance of the signal line for transmitting the data signal included in the signal line L3 (wiring impedance of the data signal) is “60Ω”. The wiring impedance of the signal line for transmitting the data strobe signal included in the signal line L3 (wiring impedance of the data strobe signal) is “88Ω”.

信号線Ｌ３の一端は、ＤＩＭＭソケット３のデータ信号用端子に接続され、信号線Ｌ３の他端は、ＤＤＲ３メモリーモジュール３１に接続されている。信号線Ｌ３には、ＤＩＭＭソケット３のデータ信号用端子と分岐点ＤＰ３との間にダンピング抵抗Ｒ３が設けられている。ダンピング抵抗Ｒ３の抵抗値は、ＪＥＤＥＣにより規定されている「１５Ω」である。 One end of the signal line L3 is connected to the data signal terminal of the DIMM socket 3, and the other end of the signal line L3 is connected to the DDR3 memory module 31. In the signal line L3, a damping resistor R3 is provided between the data signal terminal of the DIMM socket 3 and the branch point DP3. The resistance value of the damping resistor R3 is “15Ω” defined by JEDEC.

尚、制御回路４から分岐点ＤＰ１、ＤＩＭＭソケット３及びダンピング抵抗Ｒ３を介してＤＤＲ３メモリーモジュール３１に至るまでの配線長は、「５５ｍｍ」以上「８０ｍｍ」以下に制限されている。 The wiring length from the control circuit 4 to the DDR3 memory module 31 via the branch point DP1, the DIMM socket 3, and the damping resistor R3 is limited to “55 mm” or more and “80 mm” or less.

ＤＩＭＭ３０には、ＤＩＭＭソケット３の制御信号用端子に入力された制御信号をＤＤＲ３メモリーモジュール３１へ伝送するための不図示の制御信号用の信号線も配線されている。 The DIMM 30 is also wired with a control signal signal line (not shown) for transmitting the control signal input to the control signal terminal of the DIMM socket 3 to the DDR3 memory module 31.

制御回路４は、所謂ＤＤＲ３メモリーコントローラーと同様の機能を有し、ＤＤＲ３メモリーモジュール２及びＤＤＲ３メモリーモジュール３１によるデータの読み書き動作を制御する。 The control circuit 4 has the same function as a so-called DDR3 memory controller, and controls data read / write operations by the DDR3 memory module 2 and the DDR3 memory module 31.

具体的には、制御回路４は、ＤＤＲ３メモリーモジュール２及びＤＤＲ３メモリーモジュール３１との間で、読み書き対象の一ランクのデータ信号及びデータストローブ信号を入出力するための不図示のデータ信号用端子を備えている。当該データ信号用端子は、信号線Ｌ１の一端に接続されている。また、制御回路４は、ＤＤＲ３メモリーモジュール２、３１へクロック信号、アドレス信号及びコマンド信号等を含む制御信号を出力するための不図示の制御信号用端子を備えている。当該制御用端子は、配線回路１１に設けられた上述の不図示の制御信号用の信号線の一端に接続されている。尚、制御回路４の出力インピーダンス（ドライブ能力）は、ＪＥＤＥＣにより規定されている「３４Ω」である。 Specifically, the control circuit 4 has a data signal terminal (not shown) for inputting / outputting a rank-ranked data signal and data strobe signal to / from the DDR3 memory module 2 and the DDR3 memory module 31. I have. The data signal terminal is connected to one end of the signal line L1. The control circuit 4 includes a control signal terminal (not shown) for outputting a control signal including a clock signal, an address signal, a command signal, and the like to the DDR3 memory modules 2 and 31. The control terminal is connected to one end of the control signal signal line (not shown) provided in the wiring circuit 11. The output impedance (drive capability) of the control circuit 4 is “34Ω” defined by JEDEC.

例えば、制御回路４は、ＤＤＲ３メモリーモジュール２（３１）にデータを書き込ませる場合、上記制御信号用端子からクロック信号を出力するとともに、データの書き込み指示を示すコマンド信号及びデータの書き込み先の記憶領域を示すアドレス信号を出力する。このとき、制御回路４は、当該コマンド信号及びアドレス信号を、クロック信号の立ち上がり又は立ち下がりのタイミングで、つまり、クロック信号の周期（＝１／クロック周波数）に同期するようにして出力する。以下、クロック信号の周期をクロック周期と記載する。 For example, when the control circuit 4 causes the DDR3 memory module 2 (31) to write data, it outputs a clock signal from the control signal terminal and also stores a command signal indicating a data write instruction and a data write destination storage area. An address signal indicating is output. At this time, the control circuit 4 outputs the command signal and the address signal at the rising or falling timing of the clock signal, that is, in synchronization with the cycle of the clock signal (= 1 / clock frequency). Hereinafter, the cycle of the clock signal is referred to as a clock cycle.

そして、制御回路４は、上記コマンド信号及びアドレス信号と同様に、上記データ信号用端子からデータストローブ信号をクロック周期に同期するようにして出力し、当該データストローブ信号の立ち上がり及び立ち下がりのタイミングで、上記データ信号用端子から書き込み対象のデータを示すデータ信号を出力する。 Similarly to the command signal and address signal, the control circuit 4 outputs the data strobe signal from the data signal terminal in synchronization with the clock cycle, and at the rising and falling timings of the data strobe signal. A data signal indicating data to be written is output from the data signal terminal.

これにより、ＤＤＲ３メモリーモジュール２（３１）には、クロック信号とともに、当該クロック信号の周期（クロック周期）に同期してコマンド信号及びアドレス信号が入力される。ＤＤＲ３メモリーモジュール２（３１）は、書き込み指示を示すコマンド信号が入力されると、入力されたデータストローブ信号の立ち上がり及び立ち下がりのタイミングで、つまり、クロック周期の半周期に同期したタイミングで、入力されたデータ信号が示すデータを入力されたアドレス信号が示す記憶領域へ書き込む。 Accordingly, the command signal and the address signal are input to the DDR3 memory module 2 (31) in synchronization with the clock signal cycle (clock cycle) together with the clock signal. When a command signal indicating a write instruction is input, the DDR3 memory module 2 (31) is input at the rising and falling timings of the input data strobe signal, that is, at a timing synchronized with a half cycle of the clock cycle. The data indicated by the received data signal is written into the storage area indicated by the input address signal.

また、制御回路４は、所謂ＤＤＲ３メモリーコントローラーと同様の機能を有し、ＤＤＲ３メモリーモジュール２及びＤＤＲ３メモリーモジュール３１のＯＤＴ（ＯｎＤｉｅＴｅｒｍｉｎａｔｉｏｎ）機能を同時に有効にすることが可能な構成となっている。ＯＤＴ機能とは、ＤＤＲ３メモリーモジュール２（３１）に内蔵された終端抵抗によって、当該ＤＤＲ３メモリーモジュール２（３１）の入力端で反射した信号を終端させる機能である。 The control circuit 4 has a function similar to that of a so-called DDR3 memory controller, and is configured to enable the ODT (On Die Termination) function of the DDR3 memory module 2 and the DDR3 memory module 31 at the same time. . The ODT function is a function for terminating a signal reflected at the input end of the DDR3 memory module 2 (31) by a termination resistor built in the DDR3 memory module 2 (31).

尚、各ＤＤＲ３メモリーモジュール２、３１は、外部から入力されたモードレジスタ設定用の制御信号の信号値に応じて、ＯＤＴ機能において用いる終端抵抗の抵抗値を動的に設定可能な構成となっている。これに合わせて、制御回路４は、各ＤＤＲ３メモリーモジュール２、３１のＯＤＴ機能を有効にする場合に、各ＤＤＲ３メモリーモジュール２、３１へ個別にモードレジスタ設定用の制御信号を出力し、ＯＤＴ機能において用いる終端抵抗の抵抗値を個別に設定可能な構成となっている。 Each of the DDR3 memory modules 2 and 31 can be configured to dynamically set the resistance value of the termination resistor used in the ODT function according to the signal value of the control signal for setting the mode register input from the outside. Yes. In accordance with this, when the ODT function of each DDR3 memory module 2 or 31 is enabled, the control circuit 4 individually outputs a control signal for setting the mode register to each DDR3 memory module 2 or 31, and the ODT function. In this configuration, the resistance value of the terminating resistor used in can be set individually.

ただし、本実施形態では、制御回路４は、クロック周波数が所定の基準周波数より小さい場合、ＤＤＲ３メモリーモジュール２、３１のうち、データ信号の出力先であるアクセスモジュールのＯＤＴ機能を無効に設定し、データ信号の出力先ではない非アクセスモジュールのＯＤＴ機能を有効且つ所定の第一抵抗値の終端抵抗を用いるように設定する。 However, in the present embodiment, when the clock frequency is lower than the predetermined reference frequency, the control circuit 4 disables the ODT function of the access module that is the output destination of the data signal among the DDR3 memory modules 2 and 31, The ODT function of the non-access module that is not the output destination of the data signal is set to be effective and to use a termination resistor having a predetermined first resistance value.

一方、制御回路４は、クロック周波数が基準周波数以上の場合、アクセスモジュールのＯＤＴ機能を有効且つ第一抵抗値の終端抵抗を用いるように設定し、非アクセスモジュールのＯＤＴ機能を有効且つ第一抵抗値よりも小さい第二抵抗値の終端抵抗を用いるように設定する。 On the other hand, when the clock frequency is equal to or higher than the reference frequency, the control circuit 4 sets the ODT function of the access module to be effective and uses the termination resistor having the first resistance value, and enables the ODT function of the non-access module to be effective and the first resistance The terminal resistance is set to be a second resistance value smaller than the value.

尚、基準周波数は、実験結果に基づいて「８００ＭＨｚ」に定められている。また、第一抵抗値は、実験結果に基づいて、ＪＥＤＥＣによりＯＤＴ機能において使用可能な終端抵抗の抵抗値として規定されている抵抗値のうちの最大値である「１２０Ω」に定められている。また、第二抵抗値は、実験結果に基づいて、ＪＥＤＥＣによりＯＤＴ機能において使用可能な終端抵抗の抵抗値として規定されている抵抗値のうちの最小値である「２０Ω」に定められている。また、ＤＤＲ３メモリーモジュール２（３１）を動作させる場合に使用可能なクロック周波数として、６個の周波数「４００ＭＨｚ」、「５３３ＭＨｚ」、「６６７ＭＨｚ」、「８００ＭＨｚ」、「９３３ＭＨｚ」、「１０６６ＭＨｚ」がＪＥＤＥＣにより規定されている。 The reference frequency is set to “800 MHz” based on experimental results. Further, the first resistance value is set to “120Ω”, which is the maximum value among the resistance values defined as the resistance value of the termination resistor usable in the ODT function by JEDEC based on the experimental result. Further, the second resistance value is set to “20Ω”, which is the minimum value of the resistance values defined as the resistance values of the termination resistors that can be used in the ODT function by JEDEC based on the experimental results. In addition, six frequencies “400 MHz”, “533 MHz”, “667 MHz”, “800 MHz”, “933 MHz”, and “1066 MHz” are available as JEDEC as clock frequencies that can be used when operating the DDR3 memory module 2 (31). It is prescribed by.

例えば、制御回路４が、基準周波数「８００ＭＨｚ」より小さいクロック周波数「４００ＭＨｚ」のクロック信号を用いてＤＤＲ３メモリーモジュール２（３１）にデータの書き込み動作を行わせるとする。この場合、制御回路４は、ＤＤＲ３メモリーモジュール２、３１のうち、データ信号の出力先であるアクセスモジュール２（３１）のＯＤＴ機能を無効に設定し、データ信号の出力先ではない非アクセスモジュール３１（２）のＯＤＴ機能を有効且つ第一抵抗値「１２０Ω」の終端抵抗を用いるように設定する。 For example, assume that the control circuit 4 causes the DDR3 memory module 2 (31) to perform a data write operation using a clock signal having a clock frequency “400 MHz” lower than the reference frequency “800 MHz”. In this case, the control circuit 4 disables the ODT function of the access module 2 (31) that is the output destination of the data signal among the DDR3 memory modules 2 and 31, and the non-access module 31 that is not the output destination of the data signal. The ODT function of (2) is set to be effective and a termination resistor having a first resistance value “120Ω” is used.

一方、制御回路４が、基準周波数「８００ＭＨｚ」以上のクロック周波数「９３３ＭＨｚ」のクロック信号を用いてＤＤＲ３メモリーモジュール２（３１）にデータの書き込み動作を行わせるとする。この場合、制御回路４は、アクセスモジュール２（３１）のＯＤＴ機能を有効且つ第一抵抗値「１２０Ω」の終端抵抗を用いるように設定し、非アクセスモジュール３１（２）のＯＤＴ機能を有効且つ第二抵抗値「２０Ω」の終端抵抗を用いるように設定する。 On the other hand, it is assumed that the control circuit 4 causes the DDR3 memory module 2 (31) to perform a data write operation using a clock signal having a clock frequency “933 MHz” equal to or higher than the reference frequency “800 MHz”. In this case, the control circuit 4 sets the ODT function of the access module 2 (31) to be effective and uses the termination resistor having the first resistance value “120Ω”, and enables the ODT function of the non-access module 31 (2) to be effective and The terminal resistance is set to use the second resistance value “20Ω”.

以下、本実施形態の構成により得られる効果について説明する。 Hereinafter, effects obtained by the configuration of the present embodiment will be described.

各ＤＤＲ３メモリーモジュール２（３１）の入力端においてデータ信号が反射した場合、当該反射した反射信号は、分岐点ＤＰ１を介して他のＤＤＲ３メモリーモジュール３１（２）に入力される虞がある。 When the data signal is reflected at the input end of each DDR3 memory module 2 (31), the reflected signal may be input to another DDR3 memory module 31 (2) via the branch point DP1.

これにより、例えば図４における時刻ｔ３付近の破線波形に示すように、当該入力されるデータ信号のリングバックが大きくなり、データ信号の信号レベルが、データ信号が「１」又は「０」の何れのデータを示すのかを識別するために設けられた所定の閾値範囲（閾値ｔｈ２から閾値ｔｈ１までの範囲、閾値ｔｈ４から閾値ｔｈ３までの範囲）内に収まらなくなることがある。その結果、データ信号が「１」又は「０」の何れのデータを示すのかを識別できなくなり、所謂ＤＣ仕様を満たさなくなる虞がある。 As a result, for example, as indicated by the broken line waveform around time t3 in FIG. 4, the ringback of the input data signal increases, and the signal level of the data signal is either “1” or “0”. May not be within a predetermined threshold range (a range from the threshold th2 to the threshold th1 and a range from the threshold th4 to the threshold th3). As a result, it is impossible to identify whether the data signal indicates “1” or “0”, and the so-called DC specification may not be satisfied.

このため、一般的には、分岐点ＤＰ１からＤＤＲ３メモリーモジュール２までの配線長と、分岐点ＤＰ１からＤＩＭＭソケット３を介してＤＤＲメモリーモジュール３１に至るまでの配線長と、が等長になるように信号線Ｌ１を配線する。これにより、各ＤＤＲ３メモリーモジュール２（３１）の入力端で反射した信号を分岐点ＤＰ１において相殺させ、反射信号が他のＤＤＲ３メモリーモジュール３１（２）に入力されることを抑制する。 Therefore, in general, the wiring length from the branch point DP1 to the DDR3 memory module 2 and the wiring length from the branch point DP1 to the DDR memory module 31 via the DIMM socket 3 are made equal. The signal line L1 is wired to the. This cancels the signal reflected at the input end of each DDR3 memory module 2 (31) at the branch point DP1, and suppresses the reflected signal from being input to the other DDR3 memory module 31 (2).

しかし、近年、制御基板１０は小型化される傾向にあり、信号線Ｌ１を配線するためのスペースが小さくなってきている。このため、分岐点ＤＰ１から各ＤＤＲメモリーモジュール２、３１までの配線長を等長にすることは困難になってきている。 However, in recent years, the control board 10 tends to be miniaturized, and the space for wiring the signal line L1 is becoming smaller. For this reason, it has become difficult to make the wiring length from the branch point DP1 to each of the DDR memory modules 2 and 31 equal.

そこで、発明者は、分岐点ＤＰ１から各ＤＤＲメモリーモジュール２、３１までの配線長が等長にできない場合を考慮し、各ＤＤＲ３メモリーモジュール２、３１に入力されるデータ信号の波形がＤＣ仕様及びＡＣ仕様を満たすよう、各ＤＤＲ３メモリーモジュール２、３１におけるデータ信号の反射を抑制できる構成を検討した。 Therefore, the inventor considers the case where the wiring length from the branch point DP1 to each DDR memory module 2, 31 cannot be equal, and the waveform of the data signal input to each DDR3 memory module 2, 31 is DC specification and In order to satisfy the AC specification, a configuration capable of suppressing the reflection of the data signal in each of the DDR3 memory modules 2 and 31 was examined.

具体的には、発明者は、制御回路４を、所定の基準周波数よりも小さいクロック周波数のクロック信号を出力するように構成した。また、当該制御回路４を、データ信号の出力先であるアクセスモジュール２（３１）のＯＤＴ機能を無効に設定し、データ信号の出力先ではない非アクセスモジュール３１（２）のＯＤＴ機能を有効且つ所定の第一抵抗値の終端抵抗を用いるように設定する構成とした。そして、当該制御回路４に各ＤＤＲ３メモリーモジュール２（３１）にデータを書き込ませる制御を行わせ、当該制御時に各ＤＤＲ３メモリーモジュール２（３１）に入力されるデータ信号の波形を測定する実験を行った。当該実験の結果から、発明者は、当該制御回路４の構成によれば、各ＤＤＲ３メモリーモジュール２、３１に入力されるデータ信号の波形がＤＣ仕様及びＡＣ仕様を満たすよう、各ＤＤＲ３メモリーモジュール２、３１におけるデータ信号の反射を適切に抑制できることを知見した。 Specifically, the inventor configured the control circuit 4 to output a clock signal having a clock frequency lower than a predetermined reference frequency. Further, the control circuit 4 disables the ODT function of the access module 2 (31) that is the output destination of the data signal, and enables the ODT function of the non-access module 31 (2) that is not the output destination of the data signal. The configuration is such that a termination resistor having a predetermined first resistance value is used. Then, the control circuit 4 is controlled to write data to each DDR3 memory module 2 (31), and an experiment is performed to measure the waveform of the data signal input to each DDR3 memory module 2 (31) during the control. It was. From the result of the experiment, the inventor found that according to the configuration of the control circuit 4, each DDR3 memory module 2 so that the waveform of the data signal input to each DDR3 memory module 2, 31 satisfies the DC specification and the AC specification. , 31 was found to be able to appropriately suppress the reflection of the data signal.

次に、発明者は、制御回路４を、上記基準周波数以上のクロック周波数のクロック信号を出力するように構成した。また、当該制御回路４を、アクセスモジュール２（３１）のＯＤＴ機能を有効且つ上記第一抵抗値の終端抵抗を用いるように設定し、非アクセスモジュール３１（２）のＯＤＴ機能を有効且つ上記第一抵抗値よりも小さい第二抵抗値の終端抵抗を用いるように設定する構成とした。そして、当該制御回路４に各ＤＤＲ３メモリーモジュール２（３１）にデータを書き込ませる制御を行わせ、当該制御時に各ＤＤＲ３メモリーモジュール２（３１）に入力されるデータ信号の波形を測定する実験を行った。当該実験の結果から、発明者は、当該制御回路４の構成によれば、各ＤＤＲ３メモリーモジュール２、３１に入力されるデータ信号の波形がＤＣ仕様及びＡＣ仕様を満たすよう、各ＤＤＲ３メモリーモジュール２、３１におけるデータ信号の反射を適切に抑制できることを知見した。 Next, the inventor configured the control circuit 4 to output a clock signal having a clock frequency equal to or higher than the reference frequency. In addition, the control circuit 4 is set to enable the ODT function of the access module 2 (31) and use the termination resistor having the first resistance value, and to enable the ODT function of the non-access module 31 (2) and The terminal resistor having a second resistance value smaller than the one resistance value is set to be used. Then, the control circuit 4 is controlled to write data to each DDR3 memory module 2 (31), and an experiment is performed to measure the waveform of the data signal input to each DDR3 memory module 2 (31) during the control. It was. From the result of the experiment, the inventor found that according to the configuration of the control circuit 4, each DDR3 memory module 2 so that the waveform of the data signal input to each DDR3 memory module 2, 31 satisfies the DC specification and the AC specification. , 31 was found to be able to appropriately suppress the reflection of the data signal.

つまり、本実施形態の制御回路４は、発明者が上記知見を得たときの実験における制御回路４と同じ構成となっている。このため、本実施形態の構成によれば、上記知見の通り、各ＤＤＲ３メモリーモジュール２、３１に入力されるデータ信号の波形がＤＣ仕様及びＡＣ仕様を満たすよう、各ＤＤＲ３メモリーモジュール２、３１におけるデータ信号の反射を適切に抑制することができる。 That is, the control circuit 4 of the present embodiment has the same configuration as the control circuit 4 in the experiment when the inventor obtained the above knowledge. For this reason, according to the configuration of the present embodiment, as described above, in each DDR3 memory module 2, 31 such that the waveform of the data signal input to each DDR3 memory module 2, 31 satisfies the DC specification and the AC specification. The reflection of the data signal can be appropriately suppressed.

また、本実施形態の構成によれば、クロック周波数が基準周波数より小さい場合、非アクセスモジュールのＯＤＴ機能のみを有効に設定するので、アクセスモジュール２（３１）及び非アクセスモジュール３１（２）のＯＤＴ機能を共に有効にする場合に比して、各ＤＤＲ３メモリーモジュール２、３１内でデータ信号の反射信号を終端させる機会を軽減することができる。これにより、各ＤＤＲ３メモリーモジュール２、３１内で反射信号のエネルギーを消費する量を軽減することができる。その結果、各ＤＤＲ３メモリーモジュール２、３１の消費電力が大きくなる虞を軽減することができる。 Further, according to the configuration of the present embodiment, when the clock frequency is lower than the reference frequency, only the ODT function of the non-access module is set to be valid, so the ODT of the access module 2 (31) and the non-access module 31 (2). Compared with the case where both functions are enabled, the chance of terminating the reflected signal of the data signal in each DDR3 memory module 2, 31 can be reduced. As a result, the amount of energy consumed by the reflected signal in each DDR3 memory module 2, 31 can be reduced. As a result, it is possible to reduce the possibility that the power consumption of each DDR3 memory module 2, 31 will increase.

また、本実施形態の構成によれば、クロック周波数が基準周波数以上の場合、アクセスモジュール２（３１）及び非アクセスモジュール３１（２）のＯＤＴ機能を共に有効にする。ただし、非アクセスモジュール３１（２）のＯＤＴ機能に用いる終端抵抗の抵抗値を、アクセスモジュール２（３１）のＯＤＴ機能に用いる終端抵抗の抵抗値である第一抵抗値よりも小さい第二抵抗値に設定する。また、ＯＤＴ機能によって反射信号を終端させる場合に反射信号のエネルギーを消費する量は、終端抵抗の抵抗値が大きいほど大きいことが知られている。 Further, according to the configuration of the present embodiment, when the clock frequency is equal to or higher than the reference frequency, both the ODT functions of the access module 2 (31) and the non-access module 31 (2) are enabled. However, the resistance value of the termination resistor used for the ODT function of the non-access module 31 (2) is smaller than the first resistance value that is the resistance value of the termination resistor used for the ODT function of the access module 2 (31). Set to. Further, it is known that the amount of energy consumed by the reflected signal when the reflected signal is terminated by the ODT function is larger as the resistance value of the terminating resistor is larger.

このため、本実施形態の構成によれば、アクセスモジュール２（３１）及び非アクセスモジュール３１（２）のＯＤＴ機能を共に有効にし、且つ、ＯＤＴ機能に用いる終端抵抗の抵抗値を共に第一抵抗値に設定する場合に比して、各ＤＤＲ３メモリーモジュール２、３１内で反射信号のエネルギーを消費する量を軽減することができる。その結果、各ＤＤＲ３メモリーモジュール２、３１の消費電力が大きくなる虞を軽減することができる。 Therefore, according to the configuration of the present embodiment, both the ODT function of the access module 2 (31) and the non-access module 31 (2) is enabled, and the resistance value of the termination resistor used for the ODT function is set to the first resistance. Compared to the case where the value is set to a value, the amount of energy consumed by the reflected signal in each DDR3 memory module 2, 31 can be reduced. As a result, it is possible to reduce the possibility that the power consumption of each DDR3 memory module 2, 31 will increase.

以上の通り、本実施形態の構成によれば、各ＤＤＲ３メモリーモジュール２、３１の消費電力を抑制し、且つ、データ信号の反射を適切に抑制することができる。 As described above, according to the configuration of the present embodiment, it is possible to suppress the power consumption of each DDR3 memory module 2, 31 and appropriately suppress the reflection of the data signal.

また、発明者は、上記実験において基準周波数を「８００ＭＨｚ」とした場合に上記知見を得た。つまり、本実施形態の構成によれば、基準周波数が「８００ＭＨｚ」であるので、上記知見の通り、各ＤＤＲ３メモリーモジュール２、３１におけるデータ信号の反射を適切に抑制することができる。 Further, the inventor has obtained the above knowledge when the reference frequency is set to “800 MHz” in the above experiment. That is, according to the configuration of the present embodiment, since the reference frequency is “800 MHz”, reflection of the data signal in each of the DDR3 memory modules 2 and 31 can be appropriately suppressed as described above.

また、発明者は、上記実験において第一抵抗値を「１２０Ω」とし、第二抵抗値を「２０Ω」とした場合に、上記知見を得た。つまり、本実施形態の構成によれば、第一抵抗値が「１２０Ω」であり、第二抵抗値が「２０Ω」であるので、上記知見の通り、各ＤＤＲ３メモリーモジュール２、３１におけるデータ信号の反射を適切に抑制することができる。 Further, the inventor has obtained the above knowledge when the first resistance value is set to “120Ω” and the second resistance value is set to “20Ω” in the above experiment. In other words, according to the configuration of the present embodiment, the first resistance value is “120Ω” and the second resistance value is “20Ω”. Therefore, as described above, the data signal of each DDR3 memory module 2, 31 Reflection can be suppressed appropriately.

また、発明者は、上記実験において、制御回路４の出力インピーダンスを「３４Ω」とし、制御回路４からＤＤＲ３メモリーモジュール２までの配線長を「７０ｍｍ」以上「８５ｍｍ」以下とし、制御回路４からＤＤＲ３メモリーモジュール３１までの配線長を「５５ｍｍ」以上「８０ｍｍ」以下とした。また、上記実験において、信号線Ｌ１、Ｌ３に含まれるデータ信号を伝送するための信号線の配線インピーダンスを「６０Ω」とし、信号線Ｌ１、Ｌ３に含まれるデータストローブ信号を伝送するための信号線の配線インピーダンスを「８８Ω」とした。そして、発明者は、当該実験結果から上記知見を得た。 In addition, in the above experiment, the inventor sets the output impedance of the control circuit 4 to “34Ω”, the wiring length from the control circuit 4 to the DDR3 memory module 2 to “70 mm” or more and “85 mm” or less, and the control circuit 4 to the DDR3 The wiring length to the memory module 31 was set to “55 mm” or more and “80 mm” or less. In the above experiment, the wiring impedance of the signal line for transmitting the data signal included in the signal lines L1 and L3 is set to “60Ω”, and the signal line for transmitting the data strobe signal included in the signal lines L1 and L3. The wiring impedance was set to “88Ω”. And the inventor obtained the said knowledge from the said experimental result.

つまり、本実施形態の構成によれば、制御回路４の出力インピーダンスが「３４Ω」であり、制御回路４からＤＤＲ３メモリーモジュール２までの配線長が「７０ｍｍ」以上「８５ｍｍ」以下であり、制御回路４からＤＤＲ３メモリーモジュール３１までの配線長が「５５ｍｍ」以上「８０ｍｍ」以下であり、信号線Ｌ１、Ｌ３に含まれるデータ信号を伝送するための信号線の配線インピーダンスが「６０Ω」であり、信号線Ｌ１、Ｌ３に含まれるデータストローブ信号を伝送するための信号線の配線インピーダンスが「８８Ω」であるので、上記知見の通り、各ＤＤＲ３メモリーモジュール２、３１におけるデータ信号の反射を適切に抑制することができる。 That is, according to the configuration of the present embodiment, the output impedance of the control circuit 4 is “34Ω”, the wiring length from the control circuit 4 to the DDR3 memory module 2 is “70 mm” or more and “85 mm” or less. 4 to DDR3 memory module 31 has a wiring length of “55 mm” or more and “80 mm” or less, and the wiring impedance of the signal line for transmitting the data signal included in the signal lines L1 and L3 is “60Ω”. Since the wiring impedance of the signal line for transmitting the data strobe signal included in the lines L1 and L3 is “88Ω”, the reflection of the data signal in each of the DDR3 memory modules 2 and 31 is appropriately suppressed as described above. be able to.

また、制御部１００は、配線回路１１が配置された制御基板１０を備えているので、各ＤＤＲ３メモリーモジュール２、３１におけるデータ信号の反射を適切に抑制することができる。これにより、各ＤＤＲ３メモリーモジュール２、３１に入力されるデータ信号の波形の歪みが抑制されるので、当該波形の歪みが抑制されたデータ信号が示す適切なデータを、各ＤＤＲ３メモリーモジュール２、３１に記憶させることができる。 Further, since the control unit 100 includes the control board 10 on which the wiring circuit 11 is arranged, the reflection of the data signal in each of the DDR3 memory modules 2 and 31 can be appropriately suppressed. Thereby, since the distortion of the waveform of the data signal input to each DDR3 memory module 2, 31 is suppressed, the appropriate data indicated by the data signal in which the distortion of the waveform is suppressed is transferred to each DDR3 memory module 2, 31. Can be memorized.

また、複合機１は、制御部１００と、制御回路４に出力させる画像を表すデータ信号を制御回路４へ出力する画像読取部２００と、を備えている。また、制御部１００が各ＤＤＲ３メモリーモジュール２、３１におけるデータ信号の反射を適切に抑制することにより、各ＤＤＲ３メモリーモジュール２、３１に入力される画像を表すデータ信号の波形の歪みが抑制される。このため、当該波形の歪みが抑制されたデータ信号が示す適切な画像データを、各ＤＤＲ３メモリーモジュール２、３１に記憶させることができる。 The multifunction machine 1 also includes a control unit 100 and an image reading unit 200 that outputs a data signal representing an image to be output to the control circuit 4 to the control circuit 4. Further, the control unit 100 appropriately suppresses the reflection of the data signal in each of the DDR3 memory modules 2 and 31, so that the distortion of the waveform of the data signal representing the image input to each of the DDR3 memory modules 2 and 31 is suppressed. . Therefore, appropriate image data indicated by the data signal in which distortion of the waveform is suppressed can be stored in each DDR3 memory module 2 or 31.

尚、上記実施形態は、本発明に係る実施形態の例示に過ぎず、本発明を上記実施形態に限定する趣旨ではない。例えば、以下に示す、変形実施形態であってもよい。 In addition, the said embodiment is only the illustration of embodiment which concerns on this invention, and is not the meaning which limits this invention to the said embodiment. For example, the following modified embodiment may be used.

（１）制御回路４の出力インピーダンスは、ＪＥＤＥＣにより規定されている「４０Ω」であってもよい。また、制御回路４からＤＤＲ３メモリーモジュール２までの配線長は、「７０ｍｍ」以上「８５ｍｍ」以下でなくてもよく、制御回路４からＤＤＲ３メモリーモジュール３１までの配線長は、「５５ｍｍ」以上「８０ｍｍ」以下でなくてもよい。また、信号線Ｌ１、Ｌ３に含まれる、データ信号を伝送するための信号線の配線インピーダンスは「６０Ω」に限らず、データストローブ信号を伝送するための信号線の配線インピーダンスも「８８Ω」に限らない。 (1) The output impedance of the control circuit 4 may be “40Ω” defined by JEDEC. The wiring length from the control circuit 4 to the DDR3 memory module 2 may not be “70 mm” or more and “85 mm” or less, and the wiring length from the control circuit 4 to the DDR3 memory module 31 may be “55 mm” or more and “80 mm”. It may not be the following. In addition, the wiring impedance of the signal line for transmitting the data signal included in the signal lines L1 and L3 is not limited to “60Ω”, and the wiring impedance of the signal line for transmitting the data strobe signal is also limited to “88Ω”. Absent.

（２）第一抵抗値は、ＪＥＤＥＣによりＯＤＴ機能において使用可能な終端抵抗の抵抗値として規定されている抵抗値のうちの最大値「１２０Ω」に限らず、当該規定されている抵抗値のうちの最大値ではない抵抗値であってもよい。また、第二抵抗値は、ＪＥＤＥＣによりＯＤＴ機能において使用可能な終端抵抗の抵抗値として規定されている抵抗値のうちの最小値「２０Ω」に限らず、当該規定されている抵抗値のうち、第一抵抗値よりも小さく、且つ、最小値ではない抵抗値であってもよい。 (2) The first resistance value is not limited to the maximum value “120Ω” of the resistance values defined as the resistance value of the termination resistor that can be used in the ODT function by JEDEC. It may be a resistance value that is not the maximum value. In addition, the second resistance value is not limited to the minimum value “20Ω” of the resistance values defined as the resistance values of the termination resistors that can be used in the ODT function by JEDEC. The resistance value may be smaller than the first resistance value and not the minimum value.

（３）基準周波数は、「８００ＭＨｚ」より小さい周波数であってもよい。 (3) The reference frequency may be a frequency smaller than “800 MHz”.

（４）図３に示すように、ＤＩＭＭソケット３は、ＤＤＲ３メモリーモジュール３１と同構成のＤＤＲ３メモリーモジュール３１ａとを備えたＤＩＭＭ３０ａを装着可能な構成であってもよい。そして、ＤＩＭＭ３０ａにおいて、信号線Ｌ３に分岐点ＤＰ３を設け、信号線Ｌ３の他端をＤＤＲ３メモリーモジュール３１、３１ａにそれぞれ接続するようにしてもよい。分岐点ＤＰ３は、ＤＩＭＭソケット３から当該分岐点ＤＰ３までの配線長に比して、当該分岐点ＤＰ３から各ＤＤＲ３メモリーモジュール３１、３１ａまでの配線長が十分に短くなる位置に設ければよい。 (4) As shown in FIG. 3, the DIMM socket 3 may have a configuration in which a DIMM 30 a including the DDR3 memory module 31 and the DDR3 memory module 31 a having the same configuration can be mounted. In the DIMM 30a, the signal line L3 may be provided with a branch point DP3, and the other end of the signal line L3 may be connected to the DDR3 memory modules 31 and 31a, respectively. The branch point DP3 may be provided at a position where the wiring length from the branch point DP3 to each of the DDR3 memory modules 31 and 31a is sufficiently shorter than the wiring length from the DIMM socket 3 to the branch point DP3.

また、配線回路１１がＤＤＲ３メモリーモジュール２と同構成のＤＤＲ３メモリーモジュール２ａを更に備えるようにしてもよい。そして、信号線Ｌ１に分岐点ＤＰ２を設け、信号線Ｌ１の他端をＤＤＲ３メモリーモジュール２、２ａにそれぞれ接続するようにしてもよい。分岐点ＤＰ２は、分岐点ＤＰ１から当該分岐点ＤＰ２までの配線長に比して、当該分岐点ＤＰ２から各ＤＤＲ３メモリーモジュール２、２ａまでの配線長が十分に短くなる位置に設ければよい。 The wiring circuit 11 may further include a DDR3 memory module 2a having the same configuration as that of the DDR3 memory module 2. The signal line L1 may be provided with a branch point DP2, and the other end of the signal line L1 may be connected to the DDR3 memory modules 2 and 2a. The branch point DP2 may be provided at a position where the wiring length from the branch point DP2 to each DDR3 memory module 2, 2a is sufficiently shorter than the wiring length from the branch point DP1 to the branch point DP2.

この場合、クロック周波数が基準周波数より小さい場合にアクセスモジュールが配線回路１１上のＤＤＲ３メモリーモジュール２（２ａ）であるとき（以下、ケースＡのときと記載する）は、配線回路１１上のＤＤＲ３メモリーモジュール２、２ａのＯＤＴ機能を共に無効に設定するように制御回路４を構成してもよい。これに合わせて、ケースＡのときに、非アクセスモジュールであるＤＩＭＭ３０上のＤＤＲ３メモリーモジュール３１、３１ａのうち、一方のＯＤＴ機能を有効且つ第一抵抗値の終端抵抗を用いるように設定し、他方のＯＤＴ機能を無効に設定するように制御回路４を構成してもよい。 In this case, when the access frequency is the DDR3 memory module 2 (2a) on the wiring circuit 11 when the clock frequency is lower than the reference frequency (hereinafter referred to as case A), the DDR3 memory on the wiring circuit 11 is used. The control circuit 4 may be configured to disable both the ODT functions of the modules 2 and 2a. In accordance with this, in case A, one of the DDR3 memory modules 31 and 31a on the DIMM 30 which is a non-access module is set to use one terminal resistance of the first resistance value and the other ODT function is valid. The control circuit 4 may be configured to disable the ODT function.

このように、分岐点ＤＰ３から各ＤＤＲ３メモリーモジュール３１、３１ａまでの配線長をＤＩＭＭソケット３から分岐点ＤＰ３までの配線長に比して十分に短くすることで、ＤＩＭＭ３０上の上記他方のＤＤＲ３メモリーモジュール３１ａ（３１）の入力端で反射した反射信号を、ＤＩＭＭ３０上の上記一方のＤＤＲ３メモリーモジュール３１（３１ａ）のＯＤＴ機能によって終端させてもよい。 In this way, the other DDR3 memory on the DIMM 30 is made shorter by sufficiently shortening the wiring length from the branch point DP3 to each of the DDR3 memory modules 31 and 31a compared to the wiring length from the DIMM socket 3 to the branch point DP3. The reflected signal reflected at the input end of the module 31a (31) may be terminated by the ODT function of the one DDR3 memory module 31 (31a) on the DIMM 30.

同様に、クロック周波数が基準周波数より小さい場合にアクセスモジュールがＤＩＭＭ３０上のＤＤＲ３メモリーモジュール３１（３１ａ）であるとき（以下、ケースＢのときと記載する）は、ＤＩＭＭ３０上のＤＤＲ３メモリーモジュール３１、３１ａのＯＤＴ機能を共に無効に設定するように制御回路４を構成してもよい。これに合わせて、ケースＢのときに、非アクセスモジュールである配線回路１１上のＤＤＲ３メモリーモジュール２、２ａのうち、一方のＯＤＴ機能を有効且つ第一抵抗値の終端抵抗を用いるように設定し、他方のＯＤＴ機能を無効に設定するように制御回路４を構成してもよい。 Similarly, when the clock frequency is lower than the reference frequency and the access module is the DDR3 memory module 31 (31a) on the DIMM 30 (hereinafter referred to as case B), the DDR3 memory modules 31 and 31a on the DIMM 30 are described. The control circuit 4 may be configured to disable both of the ODT functions. In accordance with this, in case B, one of the DDR3 memory modules 2 and 2a on the wiring circuit 11 which is a non-access module is set so that one of the ODT functions is valid and a termination resistor having a first resistance value is used. The control circuit 4 may be configured to disable the other ODT function.

このように、分岐点ＤＰ２から各ＤＤＲ３メモリーモジュール２、２ａまでの配線長を分岐点ＤＰ１から分岐点ＤＰ２までの配線長に比して十分に短くすることで、配線回路１１上の上記他方のＤＤＲ３メモリーモジュール２ａ（２）の入力端で反射した反射信号を、配線回路１１上の上記一方のＤＤＲ３メモリーモジュール２（２ａ）のＯＤＴ機能によって終端させてもよい。 In this way, by making the wiring length from the branch point DP2 to each of the DDR3 memory modules 2 and 2a sufficiently shorter than the wiring length from the branch point DP1 to the branch point DP2, the other line on the wiring circuit 11 can be obtained. The reflected signal reflected at the input end of the DDR3 memory module 2a (2) may be terminated by the ODT function of the one DDR3 memory module 2 (2a) on the wiring circuit 11.

また、クロック周波数が基準周波数以上の場合にアクセスモジュールが配線回路１１上のＤＤＲ３メモリーモジュール２（２ａ）であるとき（以下、ケースＣのときと記載する）は、配線回路１１上のＤＤＲ３メモリーモジュール２、２ａのうち、一方のＯＤＴ機能を有効且つ第一抵抗値の終端抵抗を用いるように設定し、他方のＯＤＴ機能を無効に設定するように制御回路４を構成してもよい。これに合わせて、ケースＣのときに、非アクセスモジュールであるＤＩＭＭ３０上のＤＤＲ３メモリーモジュール３１、３１ａのうち、一方のＯＤＴ機能を有効且つ第二抵抗値の終端抵抗を用いるように設定し、他方のＯＤＴ機能を無効に設定するように制御回路４を構成してもよい。 When the clock frequency is equal to or higher than the reference frequency and the access module is the DDR3 memory module 2 (2a) on the wiring circuit 11 (hereinafter referred to as case C), the DDR3 memory module on the wiring circuit 11 is used. The control circuit 4 may be configured to set one of the ODT functions of 2 and 2a to be valid and use a terminal resistor having a first resistance value, and to set the other ODT function to be invalid. In accordance with this, in case C, one of the DDR3 memory modules 31 and 31a on the DIMM 30 which is a non-access module is set to use one of the effective resistances and the termination resistance having the second resistance value. The control circuit 4 may be configured to disable the ODT function.

同様に、クロック周波数が基準周波数以上の場合にアクセスモジュールがＤＩＭＭ３０上のＤＤＲ３メモリーモジュール３１（３１ａ）であるとき（以下、ケースＤのときと記載する）は、ＤＩＭＭ３０上のＤＤＲ３メモリーモジュール３１、３１ａのうち、一方のＯＤＴ機能を有効且つ第一抵抗値の終端抵抗を用いるように設定し、他方のＯＤＴ機能を無効に設定するように制御回路４を構成してもよい。これに合わせて、ケースＤのときに、非アクセスモジュールである配線回路１１上のＤＤＲ３メモリーモジュール２、２ａのうち、一方のＯＤＴ機能を有効且つ第二抵抗値の終端抵抗を用いるように設定し、他方のＯＤＴ機能を無効に設定するように制御回路４を構成してもよい。 Similarly, when the clock frequency is equal to or higher than the reference frequency and the access module is the DDR3 memory module 31 (31a) on the DIMM 30 (hereinafter referred to as case D), the DDR3 memory modules 31 and 31a on the DIMM 30 are used. Among them, the control circuit 4 may be configured to set one of the ODT functions to be valid and use a termination resistor having a first resistance value, and to set the other ODT function to be invalid. In accordance with this, in case D, one of the DDR3 memory modules 2 and 2a on the wiring circuit 11 which is a non-access module is set so that one of the ODT functions is valid and a termination resistor having a second resistance value is used. The control circuit 4 may be configured to disable the other ODT function.

このようにして、分岐点ＤＰ２から各ＤＤＲ３メモリーモジュール２、２ａまでの配線長を分岐点ＤＰ１から分岐点ＤＰ２までの配線長に比して十分に短くし、また、分岐点ＤＰ３から各ＤＤＲ３メモリーモジュール３１、３１ａまでの配線長をＤＩＭＭソケット３から分岐点ＤＰ３までの配線長に比して十分に短くすることで、制御基板１０及びＤＩＭＭ３０上の上記他方のＤＤＲ３メモリーモジュールの入力端で反射した反射信号を、制御基板１０及びＤＩＭＭ３０上の上記一方のＤＤＲ３メモリーモジュールのＯＤＴ機能によって終端させてもよい。 In this way, the wiring length from the branch point DP2 to each DDR3 memory module 2, 2a is made sufficiently shorter than the wiring length from the branch point DP1 to the branch point DP2, and from the branch point DP3 to each DDR3 memory. By making the wiring length to the modules 31 and 31a sufficiently shorter than the wiring length from the DIMM socket 3 to the branch point DP3, it is reflected at the input end of the other DDR3 memory module on the control board 10 and the DIMM 30. The reflected signal may be terminated by the ODT function of the one DDR3 memory module on the control board 10 and the DIMM 30.

１複合機（画像処理装置）
２ＤＤＲ３メモリーモジュール（第一ＤＤＲ３メモリーモジュール）
３ＤＩＭＭソケット
３１ＤＤＲ３メモリーモジュール（第二ＤＤＲ３メモリーモジュール）
４制御回路
１０制御基板
１１配線回路
１００制御部（制御装置）
２００画像読取部（画像処理部）
Ｌ１信号線
ＤＰ１分岐点 1 MFP (image processing device)
2 DDR3 memory module (first DDR3 memory module)
3 DIMM socket 31 DDR3 memory module (second DDR3 memory module)
4 Control Circuit 10 Control Board 11 Wiring Circuit 100 Control Unit (Control Device)
200 Image reading unit (image processing unit)
L1 signal line DP1 branch point

Claims

一ランク構成の第一ＤＤＲ３メモリーモジュールと、
一ランク構成の第二ＤＤＲ３メモリーモジュールを搭載したＤＩＭＭが装着可能なＤＩＭＭソケットと、
前記第一ＤＤＲ３メモリーモジュール及び前記第二ＤＤＲ３メモリーモジュールに対して、所定のクロック周波数のクロック信号及びデータ信号を出力する制御回路と、
前記制御回路と前記第一ＤＤＲ３メモリーモジュールとの間で前記データ信号を伝送する信号線と、
を備え、
前記ＤＩＭＭソケットは前記信号線に設けられた分岐点に接続され、
前記制御回路は、前記クロック周波数が所定の基準周波数より小さい場合、前記第一ＤＤＲ３メモリーモジュール及び前記第二ＤＤＲ３メモリーモジュールのうち、前記データ信号の出力先であるアクセスモジュールのＯＤＴ機能を無効に設定し、前記データ信号の出力先ではない非アクセスモジュールのＯＤＴ機能を有効且つ所定の第一抵抗値の終端抵抗を用いるように設定し、
前記クロック周波数が前記基準周波数以上の場合、前記アクセスモジュールのＯＤＴ機能を有効且つ前記第一抵抗値の終端抵抗を用いるように設定し、前記非アクセスモジュールのＯＤＴ機能を有効且つ前記第一抵抗値よりも小さい第二抵抗値の終端抵抗を用いるように設定する配線回路。 A first rank DDR3 memory module,
A DIMM socket in which a DIMM equipped with a second DDR3 memory module of a one-rank configuration can be mounted;
A control circuit for outputting a clock signal and a data signal having a predetermined clock frequency to the first DDR3 memory module and the second DDR3 memory module;
A signal line for transmitting the data signal between the control circuit and the first DDR3 memory module;
With
The DIMM socket is connected to a branch point provided on the signal line,
When the clock frequency is lower than a predetermined reference frequency, the control circuit disables the ODT function of the access module to which the data signal is output, of the first DDR3 memory module and the second DDR3 memory module. Then, set the ODT function of the non-access module that is not the output destination of the data signal to be effective and use a termination resistor having a predetermined first resistance value,
When the clock frequency is equal to or higher than the reference frequency, the ODT function of the access module is set to be effective and the termination resistor having the first resistance value is used, and the ODT function of the non-access module is enabled and the first resistance value is set. A wiring circuit that is set to use a termination resistor having a smaller second resistance value.

前記基準周波数は、８００ＭＨｚである請求項１に記載の配線回路。 The wiring circuit according to claim 1, wherein the reference frequency is 800 MHz.

前記第一抵抗値は、１２０Ωであり、前記第二抵抗値は、２０Ωである請求項１又は２に記載の配線回路。 The wiring circuit according to claim 1, wherein the first resistance value is 120Ω, and the second resistance value is 20Ω.

前記制御回路の出力インピーダンスは、３４Ωであり、
前記制御回路から前記第一ＤＤＲ３メモリーモジュールまでの配線長は、７０ｍｍ以上８５ｍｍ以下であり、
前記制御回路から前記第二ＤＤＲ３メモリーモジュールまでの配線長は、５５ｍｍ以上８０ｍｍ以下であり、
前記データ信号の配線インピーダンスは、６０Ωであり、
前記データ信号が示すデータの書き込みタイミングを示すデータストローブ信号の配線インピーダンスは、８８Ωである請求項１から３の何れか一項に記載の配線回路。 The output impedance of the control circuit is 34Ω,
The wiring length from the control circuit to the first DDR3 memory module is 70 mm or more and 85 mm or less,
The wiring length from the control circuit to the second DDR3 memory module is 55 mm or more and 80 mm or less,
The wiring impedance of the data signal is 60Ω,
The wiring circuit according to any one of claims 1 to 3, wherein a wiring impedance of a data strobe signal indicating a data writing timing indicated by the data signal is 88Ω.

請求項１から４の何れか一項に記載の配線回路が配置された制御基板を備える制御装置。 A control apparatus provided with the control board by which the wiring circuit as described in any one of Claim 1 to 4 is arrange | positioned.

請求項５に記載の制御装置と、
前記制御回路に出力させる画像を表す前記データ信号を前記制御回路へ出力する画像処理部と、
を備える画像処理装置。 A control device according to claim 5;
An image processing unit that outputs the data signal representing an image to be output to the control circuit to the control circuit;
An image processing apparatus comprising: