JP2017017392A - Ｃｄｒ制御回路、ｃｄｒ回路およびｃｄｒ制御方法 - Google Patents

Abstract

【課題】大きなジッタ（ＴＩＥ）が発生し、一時的にロックが外れても、ＴＩＥが収束した後は、速やかにロック状態に復帰できるＣＤＲ回路の実現。
【解決手段】位相調整したクロックで取り込んだ入力データの位相ずれを検出し、検出した位相ずれに基づいてクロックの位相を制御する位相制御データを生成するＣＤＲ制御回路であって、位相ずれにおけるオーバー変化を検出する変化検出回路82と、オーバー変化検出時に、オーバー変化検出時より前の位相ずれである変化前位相ずれを、位相ずれとして所定期間中出力する選択回路83と、を有し、所定期間中には、変化前位相ずれに基づいて位相制御データを生成するＣＤＲ制御回路。
【選択図】図１２

Description

本発明は、ＣＤＲ制御回路、ＣＤＲ回路およびＣＤＲ制御方法に関する。

高速データ転送において、受信したデータからクロックを抽出するクロックデータリカバリィ(Clock Data Recovery: CDR)技術が知られている。ＣＤＲ技術では、ＰＬＬが、所定角度ずつ位相が異なる多相クロック（例えば、９０°ずつ位相が異なる４相クロック）を生成する。フェーズインターポレータ(Phase Interpolator: PI)は、ＰＩコードに従って位相差を保ったまま多相クロックを一律に位相シフトし、データの取り込み用多相サンプリングクロックを生成する。データラッチ回路は、多相サンプリングクロックで差動入力データをラッチする。デシリアライザ(De-serializer: DES)は、多相サンプリングクロックで取り込んだデータをパラレルデータに変換し、複数のデータ列を生成する。デジタルフィルタ(Digital Filter: DF)は、複数のデータ列から、多相サンプリングクロックの差動入力データに対する位相ずれを検出し、位相ずれを無くすようにＰＩコードを変化させる。このようなフィードバック動作を繰り返すことにより、差動入力データの位相と多相サンプリングクロックの位相差がゼロに収束する。フィードバック動作が有効で、位相差がゼロに近い状態をロック状態と称する。

ＣＤＲ回路では、差動入力データの周波数と多相サンプリングクロックの周波数が微小量異なる場合、周波数差に起因して位相差が変化するが、ＰＩコードの値は緩やかに変化してこの変化に追従し、位相差がほぼゼロの状態が維持される。

ＣＤＲ回路は、位相差の変化が緩やかであれば、上記のように変化に追従し、ロック状態が維持されるが、位相差の急激な変化が発生すると、ロック状態から外れ、変化に追従できない場合がある。追従可能な変化率は、ＣＤＲ回路のフィードバック系の性能で決定され、デジタルフィルタのゲインにより調整可能であるが、追従可能な変化率を大きくすると、ロック状態における変動（ブレ）が大きくなる。データ転送におけるジッタ量は、ＣＤＲ回路を適用するデータ転送系の規格で決まっているのが一般的であり、それに応じてデジタルフィルタのゲインを設定している。

しかし、電源変動やノイズにより、規定を超えた大きなジッタ(Time Interval Error: TIE)が一時的に発生することがある。この時、ＣＤＲ回路は、このＴＩＥの大きな変動に追従するように動作するが、追従できずにロック外れが発生し、同期エラーが発生する。ＣＤＲ回路は、その後もフィードバック動作を繰り返すが、ＴＩＥの動きに追従できず、同期エラーが頻発し、ＴＩＥ収束後もロック状態になるまでの時間が長くなる。そのため、ＴＩＥ収束後も同期エラーがしばらくの間残る。

上記のような大きなＴＩＥが発生するのは、受信または送信の開始時や、転送方向の切り替え時等に多いため、パケットの先頭の同期パターン部分で起きることが多い。その場合、ＣＤＲ回路のロックが外れ、再ロックまでに時間を要し、データ部分の到達までに間に合わないという事態が発生する。

特開２０１４−１７１２３８号公報 特開２０１０−２０６７３５号公報 特開２０１２−２０５２０４号公報

大きなジッタ（ＴＩＥ）が発生し、一時的にロックが外れても、ＴＩＥが収束した後は、速やかにロック状態に復帰できるＣＤＲ回路、ＣＤＲ制御回路およびＣＤＲ制御方法が望まれている。

本発明の第１の態様のＣＤＲ（クロックデータリカバリィ）制御回路は、位相調整したクロックで取り込んだ入力データの位相ずれを検出し、検出した位相ずれに基づいてクロックの位相を制御する位相制御データを生成する。ＣＤＲ制御回路は、位相ずれにおけるオーバー変化を検出する変化検出回路と、オーバー変化検出時に、オーバー変化検出時より前の位相ずれである変化前位相ずれを、位相ずれとして所定期間中出力する選択回路と、を有する。ＣＤＲ制御回路は、所定期間中には、変化前位相ずれに基づいて位相制御データを生成する。

本発明の第２の態様のＣＤＲ回路は、位相調整回路と、ラッチ回路と、デシリアルライザと、ＣＤＲ制御回路と、を有する。位相調整回路は、多相基準クロックを位相制御データに対応する位相に調整し、多相位相調整済クロックを生成する。ラッチ回路は、多相位相調整済クロックで入力データを取り込む。デシリアルライザは、ラッチした信号をパラレルデータに変換する。ＣＤＲ制御回路は、パラレルデータから位相ずれを検出し、検出した位相ずれに基づいて位相制御データを生成する。ＣＤＲ制御回路は、位相ずれにおけるオーバー変化を検出する変化検出回路と、オーバー変化検出時に、オーバー変化検出時より前の位相ずれである変化前位相ずれを、位相ずれとして所定期間中出力する選択回路と、を有する。ＣＤＲ制御回路は、所定期間中には、変化前位相ずれに基づいて位相制御データを生成する。

本発明の第３の態様のＣＤＲ制御方法は、位相調整したクロックで取り込んだ入力データの位相ずれを検出し、検出した位相ずれに基づいてクロックの位相を制御する位相制御データを生成する。ＣＤＲ制御方法によれば、初期ロックが完了した後、現在の位相ずれを検出し、現在より第２時間前の時刻における位相ずれを更新して保持し、現在より第１時間前の時刻における位相ずれと現在の位相ずれの差を変化量として算出し、第１時間当たりの位相ずれのリミット値と比較する。変化量がリミット値を超えない時現在の位相ずれに基づいて位相制御データを生成するＣＤＲ通常動作を行い、変化量がリミット値を超える時ＣＤＲ通常動作を停止し、所定期間中、現在より第２時間前の時刻における位相ずれに基づいて位相制御データを生成する。所定期間経過後、現在の位相ずれに基づいて位相制御データを生成するＣＤＲ通常動作を再開する。

実施形態のＣＤＲ制御回路によれば、大きなジッタが発生し、一時的にロックが外れても、ＴＩＥが収束した後は、速やかにロック状態に復帰できる。

図１は、実施形態のＣＤＲ（クロックデータリカバリィ）回路の構成を示す図である。 図２は、ＤＥＳ（デシリアライザ）の回路構成を示す図である。 図３は、ＤＦ（デジタルフィルタ）の構成を示す図である。 図４は、ＰＤＣ（フェーズドディテクトコンパレータ）の構成を示す図である。 図５は、ＰＤＣ機能ユニットの入力値に対する出力値の表を示す図である。 図６は、増幅器、加算器および周波数レジスタ（Ｆｒｅｇ）の部分の構成を示す図である。 図７は、増幅器、加算器および位相レジスタ（Ｐｒｅｇ）の部分の構成を示す図である。 図８は、ＰＩコードエンコーダ(PI Code Encoder)が、pregからPI_CODEを生成する変換表を示す図である。 図９は、ＰＩの回路構成を示す図である。 図１０は、実施形態のＣＤＲ回路における動作を示すタイムチャートである。 図１１は、実施形態のＣＤＲ回路における動作を示すタイムチャートであり、（Ａ）はサンプリングクロックが入力データＤＰおよびＤＭに対して早い状態を、（Ｂ）が遅い状態を示す。 図１２は、第１実施形態のＣＤＲ回路のデジタルフィルタ（ＤＦ）の回路構成を示すブロック図である。 図１３は、第１実施形態のＣＤＲ回路のリミット超変化検出制御部の設定処理および動作処理を示すフローチャートである。 図１４は、第１実施形態のＣＤＲ回路で、入力データＤＰ、ＤＭにＴＩＥが発生した場合のＰＩコードの変化を示す図である。 図１５は、第２実施形態のＣＤＲ回路のデジタルフィルタ（ＤＦ）の回路構成を示すブロック図である。 図１６は、第３実施形態のＣＤＲ回路のデジタルフィルタ（ＤＦ）の回路構成を示すブロック図である。 図１７は、第３実施形態における分周回路および３個のＦＦの出力変化を示すタイムチャートである。 図１８は、第４実施形態のＣＤＲ回路のデジタルフィルタ（ＤＦ）の回路構成を示すブロック図である。 図１９は、第５実施形態のＣＤＲ回路のデジタルフィルタ（ＤＦ）の回路構成を示すブロック図である。

図１は、実施形態のＣＤＲ（クロックデータリカバリィ）回路の構成を示す図である。
実施形態のＣＤＲ回路は、ＰＬＬ(Phase Locked Loop)回路１１と、フェーズインターポレータ(Phase Interpolator: PI)１２Ａおよび１２Ｂと、と有する。ＣＤＲ回路は、ディシジョンラッチ(Decision Latch: DL)１３と、ＤＥＳ(De-serializer)１４と、デジタルフィルタ(Digital Filter: DF)１５と、をさらに有する。ＣＤＲ回路は、差動入力データＤＰ、ＤＭを受信する。実施形態のＣＤＲ回路は、ＤＦ１５がリミット超変化検出制御部１６を有していることが、一般的なＣＤＲ回路と異なり、他の部分は同じである。まず、リミット超変化検出制御部１６以外の部分について説明する。

実施形態では、差動入力データＤＰおよびＤＭは、転送クロックに同期してダブルデータレートで転送されるものとする。ＰＬＬ回路１１は、入力データＤＰおよびＤＭの転送クロックに近似したクロックで９０°ずつ位相が異なる４相クロックPLL_2BITCLKA, PLL_2BITCLKB, PLL_2BITCLKAX, PLL_2BITCLKBXを発生する。したがって、４相のクロックの周波数は、送信側で発生される転送クロックの周波数に近似しているが、一致はしていない。

ＰＩ１２Ａおよび１２Ｂは、ＤＦ１５の出力するＰＩコードPI_CODE[7:0]に基づいて４相クロックを合成し、９０℃の位相差を保ったまま一律位相シフトした４相サンプリングクロックPI_2BITCLKA, PI_2BITCLKB, PI_2BITCLKAX, PI_2BITCLKBXを生成する。

ＤＬ１３は、入力データＤＰを２相クロックPI_2BITCLKAおよびPI_2BITCLKAXでラッチしデータD[1:0]を出力する２個のラッチと、ＤＭを２相クロックPI_2BITCLKBおよびPI_2BITCLKAXでラッチしバウンダリィB[1:0]を出力する２個のラッチと、を有する。

ＤＥＳ１４は、２ビットのデータD[1:0]およびバウンダリィB[1:0]をそれぞれ８ビットのデータDATA[7:0]およびバウンダリィBOND[7:0]に変換する。データDATA[7:0]は、受信データDATA[7:0]として出力される。

ＤＦ１５は、データDATA[7:0]およびバウンダリィBOND[7:0]から、入力データＤＰおよびＤＭの多相クロックに対する位相ずれを検出し、位相ずれを無くすようにＰＩコードPI_CODE[7:0]を変化させる。

ＰＬＬ回路１１は広く知られているので説明は省略する。また、ＤＬ１３は、ラッチ回路であり、説明は省略する。
図２は、ＤＥＳ１４の回路構成を示す図である。

ＤＥＳ１４は、ＰＩ１２Ａおよび１２Ｂから出力された４相サンプリングクロックPI_2BITCLKA, PI_2BITCLKB, PI_2BITCLKAX, PI_2BITCLKBXおよびＤＬ１３から出力されたデータD[1:0]およびバウンダリィB[1:0]を受ける。ここでは、PI_2BITCLKA, PI_2BITCLKB, PI_2BITCLKAX, PI_2BITCLKBXを、ＣＬＫＡ、ＣＬＫＢ、ＣＬＫＡＸ、ＣＬＫＢＸで表し、D[1:0]およびB[1:0]を、Ｄ１、Ｄ２、Ｂ１およびＢ２で表す。

ＤＥＳ１４は、２個の１／２分周回路２１および２２と、６個の２：４デマルチプレクサ(2:4DeMux)２３−２８と、を有する。
１／２分周回路２１は、４相クロックを１／２分周し、１／２分周回路２２は、１／２分周された４相クロックをさらに１／２分周する。１／２分周回路２２は、例えば、ＣＬＫＡを１／４分周したクロックをＯＣＬＫとして出力する。ＯＣＬＫは、ＤＦ１５に供給され、基本クロックとして利用される。

２：４ＤｅＭｕｘ２３は、１／２分周されたＣＬＫＡおよびＣＬＫＡＸに応じて、２ビットのＤ１およびＤ２を４ビットのデータに変換する。２：４ＤｅＭｕｘ２４は、１／２分周されたＣＬＫＢおよびＣＬＫＢＸに応じて、２ビットのＢ１およびＢ２を４ビットのデータに変換する。２：４ＤｅＭｕｘ２５−２８は、１／４分周されたＣＬＫＡおよびＣＬＫＡＸに応じて、２：４ＤｅＭｕｘ２３および２：４ＤｅＭｕｘ２４を１／２分周し、８ビットのデータDO[7:0]およびバウンダリィBO[7:0]を出力する。なお、２：４ＤｅＭｕｘ２５−２８は、パラレル変換したＤＯ［７：０］およびＢ［７：０］を出力する時に、ＣＬＫＡを１／４分周したクロック、すなわちＯＣＬＫに同期して、すなわち同時に出力するものとする。

図３は、ＤＦ１５の構成を示す図である。
ＤＦ１５は、フェーズディテクトコンパレータ(Phased Detect Comparator: PDC)３１と、増幅器３２と、加算器３３と、周波数レジスタ(Freg)３４と、を有する。ＤＦ１５は、増幅器３５と、加算器３６と、位相レジスタ(Preg)３７と、ＰＩコードエンコーダ(PI Code Encoder)３８と、をさらに有する。

ＤＦ１５は、ＤＥＳ１４からのパラレル変換したデータ、バウンダリの値を、ＰＤＣ３１により４相サンプリングクロックの位相が入力データＤＰ、ＤＭに対して早いか遅いかを検出し、Ｐｒｅｇ３７で平均化し後、ＰＩ＿ＣＯＤＥとして出力する。ＰＩ＿ＣＯＤＥは、サンプリングクロック（ＣＫＡ，ＣＫＡＸ）の変化がデータの真ん中にくるように調整される。この例では、ＤＦ１５は、ビットクロックの４周期(4UI)分の周期のクロックで動作しており、ＰＤＣ３１で検出される早い／遅い／どちらでもないは４ＵＩの平均である。Ｆｒｅｇ３４は、積分要素としてＰｒｅｇ３７よりも長い期間の位相変異を検出し、その検出結果をＰｒｅｇ３７に加える。増幅器３５および３２のゲインは、GAINPとGAINFであり、図示していないＣＰＵにより設定される定数である。Ｐｒｅｇ３７は、２の補数で表されるバイナリーコードを生成し、変化時のヒゲを無くすためサーモメータコードであるＰＩ＿ＣＯＤＥに変換する。位相ずれを表す数値としては、Ｐｒｅｇ値の方がＰＩ＿ＣＯＤＥより直接的に位相ずれを表す。

図４は、ＰＤＣ３１の構成を示す図である。
ＰＤＣ３１は、４個のＰＤＣ機能ユニット(pdc_func)４１−４４と、３個の加算器４７−４９と、を有する。

図５は、ＰＤＣ機能ユニットの入力値に対する出力値の表を示す図である。なお、図５の表において、記載している以外のデータは、データ(Data)−バウンダリィ(Boundary)−データ(Data)が”０１０”または”１０１”を含むため、表に無くてもグリッチとして処理される。
ＰＤＣ機能ユニット４１−４４は、ＤＡＴＡ［７：０］およびＢＯＮＤ［７：０］を、図４に示すように５ビットずつ受ける。隣接するＰＤＣ機能ユニットは１ビットを重複して受ける。ＰＤＣ機能ユニット４６は、Ｄ１、Ｂ０、Ｄ０に加えて、ラッチ４５および４７に保持された８ＵＩ前のＤ７およびＢ７を受ける。

ＰＤＣ機能ユニット４１−４４のそれぞれは、サンプリングクロックが真ん中の位相でデータを叩いているかを、データ値Ｄとその前後９０°位相がずれた位置でラッチした値であるバウンダリデータＢを比較して算出する。進みの場合は−１、遅れの場合は１、真ん中又はデータ変化が無い場合は０として、２ビット変化を同時に比較するため、結果は、−２、−１、０、１、２の５種類あり、それを３ビットの２の補数で出力する。

４個のＰＤＣ機能ユニット４１−４４の出力値は、加算器４７−４９により加算されて和が算出され、−８から８までの位相ずれデータが、５ビットの２の補数として出力される。また、８ＵＩ中にグリッチを検出した場合は、前の８ＵＩの結果を踏襲して出力する。

最終的に、ＰＤＣ３１は、ＤＦ１５の処理単位である８ＵＩ毎に位相の具合を示す２ビットのデータpdc[1:0]、すなわち進んでいることを示す２ビットのデータ"11"、遅れていることを示すデータ"01"、および真ん中であることを示すデータ"00"を出力する。

図６は、増幅器３２、加算器３３およびＦｒｅｇ３４の部分の構成を示す図である。
増幅器３２は、GAINF[8:0]に−１を乗じる増幅器であり、図示はしていないがGAINF[8:0]に＋１を乗じる増幅器も実質的に有しているといえる。加算器３３は、freg[11:0]の値にGAINF[8:0]を加える加算器３３Ａと、freg[11:0]の値に-GAINF[8:0]を加える加算器３３Ｂと、を含む。加算器３３は、PDC[1:0]に応じてfreg[11:0]の値、加算器３３Ａの出力および加算器３３Ｂの出力のいずれかＦｒｅｇ３４に設定する選択回路を更に含む。Ｆｒｅｇ３４自体は、１２ビットの１本のレジスタであり、freg[11:0]を保持する。

図６に示す回路で、現在のfreg[11:0]の値に、GAINFの値を進み遅れ情報（PDC）に応じて足したり引いたりすることで、進み遅れ情報の積分値を得る。例えば、PDC[1:0]で位相が進んでいる場合、Ｐｒｅｇ３７にはより早くそれが反映されるため、すぐ遅らせる方向にＰＩ１２Ａおよび１２Ｂを動かすのに対し、Ｆｒｅｇ３４の場合はGAINが低く、進み遅れ情報が徐々に積算されるようになっている。進み方向に積算された場合は位相が進み方向に変化していると分かるため、Ｆｒｅｇ３４の出力値をＰｒｅｇ３７に加えることにより積極的に遅らせる要素となっている。平均値とＦｒｅｇの出力値との違いは、fregはPDC出力の積分値であり、これをpregに足すことで周波数的追従動作を行うことができる。

図７は、増幅器３５、加算器３６およびＰｒｅｇ３７の部分の構成を示す図である。
増幅器３５は、GAINP[8:0]に８を乗じる増幅器３５Ａと、GAINP[8:0]に−８を乗じる増幅器３５Ｂと、を有する。加算器３６は、preg[16:0]の値に増幅器３５Ａおよび３５Ｂの出力を加算する加算器３６Ａおよび３６Ｂと、PDC[1:0]に応じてpreg[16:0]の値、加算器３５Ａおよび３５Ｂの出力のいずれかを選択する選択回路３６Ｃと、を有する。加算器３６は、選択回路３６Ｃの出力にfreg[16:0]を加算する加算回路３６Ｄをさらに有する。Ｐｒｅｇ３７自体は、１７ビットの１本のレジスタであり、preg[16:0]を保持する。

図７のＰｒｅｇ３７の部分は、pregの現在の値に、GAINPの値を進み遅れ情報（PDC）に応じて足したり引いたりする点では図６のＦｒｅｇ３４の部分と同様である。しかし、GAINFに比べてGAINPは大きな値に設定され、図７に示すように、内部ではさらに８倍しているので、進み遅れ情報が早くPregに反映される。また、Fregも足し込まれるため、長い周期の位相の揺らぎを反映させることができる。

図８は、ＰＩコードエンコーダ(PI Code Encoder)３８が、pregからPI_CODEを生成する変換表を示す図である。
ＰＩコードエンコーダ３８は、preg[16:0]の内の上位６ビットからO_PICODED[10:0]を生成する。位相調整時に、pregは変化ビットが多いためそのままＰＩコードとして使用したのではクロックにひげが乗るため、ＰＩコードエンコーダ３８は、ＰＩコードに合ったコードに変換する。

図９は、ＰＩ１２Ａの回路構成を示す図である。
図９では、PLL_2BITCLKAをINAで、PLL_2BITCLKAXをINAXで、PLL_2BITCLKBをINBで、PLL_2BITCLKBXをINBXで、PI_CODE[7:0]をPICODEで示している。
ＰＩ１２Ｂも図９の回路構成を有するが、INAおよびINAXとINBおよびINBXの入力位置が交換される。

ＰＩ１２Ａは、４個の電流型Ｄ／Ａ変換器(IDAC A)(IDAC AX)(IDAC B)(IDAC BX)７１−７４を有する。各ＩＤＡＣは、相補クロック（例えば、INAとINAX)をPICODEで示される混合比で混合する。４個のＩＤＡＣの差動出力をそれぞれ電流加算した後、ローパスフィルタ７５および７６で高周波成分を除去し、さらにバッファ(BUFF)７７で信号変化を急峻にする。これにより、PICODEに対応する位相ずらしたサンプリングクロックPI_2BITCLKA,PI_2BITCLKAXが生成される。

図１０は、実施形態のＣＤＲ回路における動作を示すタイムチャートである。
図１０は、差動入力データＤＰおよびＤＭの位相と、サンプリングクロックPI_2BITCLKA, PI_2BITCLKB,PI_2BITCLKAX,PI_2BITCLKBXの位相が合致している状態を示す。

図１０の状態では、入力データＤＰおよびＤＭの真ん中をサンプリングクロックPI_2BITCLKAおよびPI_2BITCLKAXの立ち上りエッジでラッチする。この時、PI_2BITCLKBおよびPI_2BITCLKBXの立ち上りエッジは、入力データＤＰおよびＤＭの変化エッジに一致する。そのため、例えば、PI_2BITCLKBでサンプリングした値は、PI_2BITCLKAおよびPI_2BITCLKAXでサンプリングした値のいずれかに一致する。この状態の時、一般に、ＰＤＣ３１の２ビット出力は、“００”となり、真ん中であることを示す。

図１１は、実施形態のＣＤＲ回路における動作を示すタイムチャートであり、（Ａ）はサンプリングクロックが入力データＤＰおよびＤＭに対して早い状態を、（Ｂ）が遅い状態を示す。

図１１の（Ａ）に示すように、早い状態では、PI_2BITCLKAとPI_2BITCLKB、またはPI_2BITCLKAXとPI_2BITCLKBXが同じテータをラッチすることになり、ＰＤＣ３１の２ビット出力は“１１”となり、サンプリングクロック全体を遅らせる方向に制御する。

図１１の（Ｂ）に示すように、遅い状態では、PI_2BITCLKAとPI_2BITCLKBX、またはPI_2BITCLKAXとPI_2BITCLKBが同じテータをラッチすることになり、ＰＤＣ３１の２ビット出力は“０１”となり、サンプリングクロック全体を早める方向に制御する。

以上説明したＣＤＲ回路の構成および動作は、広く知られており、これ以上の説明は省略する。なお、以下に説明する実施形態は、上記で説明したＣＤＲ回路の構成および動作に限定されず、同様の機能が実現できる構成であれば適用可能である。

ＣＤＲ回路は、位相差の変化が緩やかであれば、上記のように変化に追従し、ロック状態が維持される。データジッタ（入力データの位相変動）量は、規格により決まっており、その範囲のジッタであれば追従可能である。

しかし、位相差の急激な変化が発生すると、ロック状態から外れ、変化に追従できない場合がある。例えば、電源変動やノイズにより、規定を超えた大きなジッタ(Time Interval Error: TIE)が一時的に発生することがある。この時、ＣＤＲ回路は、このＴＩＥの大きな変動に追従するように動作するが、追従できない場合、ロック外れが発生し、同期エラーが発生する。

ＣＤＲ回路は、その制御特性の関係で、ロック外れ後もフィードバック動作を繰り返すことになるが、それでもＴＩＥの動きに追従できない場合、同期エラーが頻発し、ＴＩＥ収束後もロック状態になるまでの時間が長くなる。そのため、ＴＩＥ収束後も同期エラーがしばらくの間残る。

上記のような大きなＴＩＥが発生するのは、受信または送信の開始時や、転送方向の切り替え時等に多いため、パケットの先頭の同期パターン部分で起きることが多い。例えば、ＰＣ（パーソナルコンピュータ）または携帯端末とメモリカードの間の通信経路は、複数のチャネルを有し、状況に応じて通信方向の経路の割合を随時変更する。例えば、メモリカードは、複数のチャネルを有し、相手先からの受信経路と相手先への送信経路の割合を変更する。このような受信経路から送信経路への変更またはその逆の変更に伴い、メモリカードは入出力経路を受信用または送信用に切り替える。例えば、ある経路が受信経路または送信経路として動作している時に、他の経路を受信経路から送信経路へまたはその逆に変更する時、切り替えに伴い比較的大きなノイズが発生する。このノイズは、その時点で動作している受信回路または送信回路にも影響し、一時的に大きなジッタを発生する。これはメモリカードと通信するＰＣまたは携帯端末でも同様である。

上記のような大きなジッタが発生すると、一時的であっても、ＣＤＲ回路のロックが外れ、再ロックまでに時間を要し、データ部分の到達までに通信可能な状態への復帰が間に合わないという事態が発生する。

以下に説明する実施形態では、大きなジッタ（ＴＩＥ）が発生し、一時的にロックが外れても、ＴＩＥが収束した後は、速やかにロック状態に復帰できるＣＤＲ回路、ＣＤＲ制御回路およびＣＤＲ制御方法が開示される。

図１２は、第１実施形態のＣＤＲ回路のデジタルフィルタ（ＤＦ）の回路構成を示すブロック図である。
図１に示すように、第１実施形態のＣＤＲ回路は、ＤＦ１５がリミット超変化検出制御部１６を有することがこれまでと異なり、他の部分は一般的なＣＤＲ回路を同じである。また、第１実施形態のＤＦ１５は、図３の一般的なＤＦの構成に、Preg[16:0]を記憶する記憶回路（メモリ）(Preg Mem)８１と、制御回路(Control)８２と、選択回路８３と、を有する。言い換えれば、リミット超変化検出制御部１６は、メモリ８１と、制御回路８２と、選択回路８３と、を有する。

メモリ８１は、Ｐｒｅｇ３７の出力するPreg[16:0]を、所定数分記憶し、記憶内容を順次更新する。したがって、メモリ８１は、現時点のPreg[16:0]から所定数前までのPreg[16:0]を記憶している。
選択回路８３は、制御回路８２の制御により、Ｐｒｅｇ３７の出力するPreg[16:0]とメモリ８１の出力する時間Ｔ２前のPreg[16:0]のいずれかを選択して、ＰＩコードエンコーダ３８に出力する。

制御回路８２は、Ｐｒｅｇ３７から新たに出力されるPreg[16:0]と、メモリ８１に記憶された時間Ｔ１前のPreg[16:0]との差を変化量として算出し、変化量が設定したリミット値より大きいか判定する。そして、制御回路８２は、判定結果に応じて、選択回路８３を制御する選択信号SelT2を出力する。具体的には、制御回路８２は、変化量が設定したリミット値より小さい時には、選択回路８３がＰｒｅｇ３７から新たに出力されるPreg[16:0]を選択するように制御する。制御回路８２は、変化量が設定したリミット値より大きい時には、メモリ８１が時間Ｔ２前のPreg[16:0]を出力するように制御すると共に、選択回路８３がメモリ８１の出力するＴ２前のPreg[16:0]を選択するように制御する。

これにより、位相ずれの変化量があらかじめ設定したリミット値より大きい時には、追従不可能なＴＩＥが来たものとして、大きなＴＩＥが来る前の過去のPregの値に固定して追従しないようにし、ＴＩＥが収束するまでやり過ごす。さらに、再ロックするまでに要する時間を短くして、データ受信におけるミスを減らし、制御コードの読み違いによるアボートやハングアップを防止する。

図１３は、第１実施形態のＣＤＲ回路のリミット超変化検出制御部１６の設定処理および動作処理を示すフローチャートである。
ステップＳ１０で、準備（設定）処理を開始する。この処理は、ＣＤＲ回路を搭載する半導体装置を、機器に組み込む時に行われる。

ステップＳ１１で、ＤＦ１５のゲイン設定から、ＤＦ１５の一定量の動作クロック時間Ｔ１当たりのPreg変化可能最大値を算出する。ここで、ＤＦ１５の動作クロックの周期は、ＤＦ１５が新しいPregを出力するサイクルに相当する。例えば、PDCによりクロック位相が早い（又は遅い）状態が検出され続けた場合にPI_CODEの変化量の最大値は、GAINP＝２５、GAINF＝０の場合、ΔPI_CODE/4UI＝GAINP×8/1024=0.195 [CODE/4UI]、ΔPI_CODE/100UI=4.875 [CODE/100UI]とする。

ステップＳ１２で、ジッタ耐性仕様から、時間Ｔ１当たり必要なPreg変化量を算出する。例えば、仕様1.4UI(234kHz)の場合、PIの分解能が1UI当たり32Codeだとすると、1.4UIは、44.8CODEである。これが234kHzのSin波の1/4（=1/234k/4=1.068us）に相当する。これをUI時間に直すと、1.068us/641ps=1666.7UIとなる。よって、1666.7UIあたり44.8Codeだから、100UIあたり2.68Codeとなる。

ステップＳ１３で、Preg変化可能最大値と時間Ｔ１当たり必要なPreg変化量の間に、時間Ｔ１当たりのPreg変化リミット値を設定する。例えば、4.875Codeと2.68Codeの間の、100UI当たり4Codeをリミット値とする。

ステップＳ１１からＳ１３で決定したリミット値を制御回路８２に設定する。なお、時間Ｔ１は、追従を停止する大きさのジッタであることが判定可能なように適宜決定し、上記の例では、Ｔ１＝１００ＵＩである。また、後述する時間Ｔ２は、大きなジッタの発生を検出した時より前の時間で、十分に安定していたとみなせる時間であり、当然Ｔ１より大きな値であり、例えば、Ｔ２＝２００〜６００ＵＩの何れかに設定する。Ｔ１およびＴ２は、機器に組み込む時に任意に設定できることが望ましく、制御回路８２は、設定されたＴ１およびＴ２を記憶するレジスタを有するようにする。メモリ８１は、例えばＦＩＦＯメモリで形成され、Ｔ２に相当するＵＩ分のPregを記憶できることが必要であり、もしＴ２が大きくなればその分メモリ８１の容量も増加する。もしＴ２を任意に設定可能にするならば、メモリ８１は、Ｔ２の設定可能な上限範囲に相当する容量を少なくとも有する。

ステップＳ２０からＳ２５は、ＣＤＲ回路が動作中の処理を示す。
ステップＳ２０で、通常動作を開始、初期ロックが終了するまでの処理を行う。この処理は、一般的なものと同様に行う。

ステップＳ２１で、メモリ８１は、Ｐｒｅｇ３７から新たにPreg[16:0]が出力されると、Ｔ２前までのPreg[16:0]を更新する。メモリ８１がＦＩＦＯメモリであれば、メモリ８１は、新しいPreg[16:0]を、もっとも古いPreg[16:0]が記憶されたアドレスに上書きする。

ステップＳ２２で、制御回路８２は、Ｐｒｅｇ３７から新たにPreg[16:0]が出力されると、メモリ８１からＴ１前のPreg[16:0]を読み出し、新たにPreg[16:0]との差、すなわち変化量を算出する。

ステップＳ２３で、制御回路８２は、変化量がリミット値より大きいか判定し、小さければステップＳ２１に戻り、大きければステップＳ２４に進む。したがって、変化量がリミット値より小さければ、一般的なＣＤＲ処理が続けられることになる。変化量がリミット値より大きい場合には、ＴＩＥが発生したと判断し、ＣＤＲの追従動作を停止する。

ステップＳ２４で、制御回路８２は、メモリ８１がＴ２前のPreg[16:0]を出力するように制御し、さらに選択回路８３がメモリ８１の出力するＴ２前のPreg[16:0]を選択するように制御する。これにより、ＰＩコードエンコーダ３８に入力するPreg[16:0]がＴ２前のPreg[16:0]に固定される。

ステップＳ２５で、タイマ処理を開始し、あらかじめ設定した時間Ｔ３を計時し、Ｔ３が経過したらステップＳ２１に戻り、通常の追従を行うＣＤＲ動作を再開する。時間Ｔ３は、大きなジッタの発生する時間に合わせて設定することが望ましいが、実際には発生するジッタの大きさを予測することはできないので、搭載する機器の特性を勘案して適宜設定する。例えば、Ｔ３＝Ｔ２とする。

図１４は、第１実施形態のＣＤＲ回路で、入力データＤＰ、ＤＭにＴＩＥが発生した場合のＰＩコードの変化を示す図であり、PI_CODE'が一般的なＣＤＲ回路の場合のＰＩコードを、PI_CODEが第１実施形態の場合のＰＩコードを示す。

図１４に示すように、Ｘで示す時点からＹで示す時点まで、入力データＤＰ、ＤＭに大きなＴＩＥが発生した場合、一般的なＣＤＲ回路ではこの変化に追従する制御が行われる。しかし、追従は不可能であり、ジッタが無くなったＹで示す時点の後もロック外れの状態が続き、ロック状態になるのはＺで示す時点である。これに対して、第１実施形態では、Ａで示す時点で追従を停止すると判断し、PI_CODEをＴ２前の値に固定する。そして、Ｂで示す時点で追従を再開するとすぐにロックした状態になる。このように、第１実施形態では、ＴＩＥが収まった後のＣＤＲが再ロックするまでの時間が殆ど無くなりリードデータのビット誤りが減るため、シンボルの誤検出が減る。

第１実施形態では、メモリ８１は、時間Ｔ２までのPreg[16:0]を記憶する容量を有するが、Ｔ２が６００ＵＩという具合に大きくなると、大きな容量が必要になるという問題がある。次に説明する第２実施形態のＣＤＲ回路は、メモリ８１の容量を低減にしたものである。

図１５は、第２実施形態のＣＤＲ回路のデジタルフィルタ（ＤＦ）の回路構成を示すブロック図である。
第２実施形態のＣＤＲ回路は、第１実施形態に類似した構成を有し、ＤＦ１５のリミット超変化検出制御部１６も類似の構成を有するが、メモリ８１の代わりに容量が小さいメモリ８１’と、構成が若干異なる制御回路８２’と、を有することが異なる。

第２実施形態では、メモリ８１’は、時間Ｔ１までのPreg[16:0]を記憶する容量を有する。制御回路８２’は、第１実施形態の構成に加えて、ジッタ発生前の安定した変化前Preg[16:0]を記憶するレジスタ（ラッチ）を有する。制御回路８２’は、第１実施形態と同様に、新たに出力されたPreg[16:0]とＴ１前のPreg[16:0]との差である変化量を算出し、所定の閾値より小さいか判定する処理を行い、その判定結果に基づいて、選択回路８３の制御を行う選択信号SelT2を出力する。制御回路８２’は、算出した変化量が所定の閾値より小さいか判定し、小さければＴ１前のPreg[16:0]をレジスタに書き込む。もし閾値より大きければ、レジスタへの書込みは行わないので、レジスタは前の値を保持する。所定の閾値は十分に小さな値である。ＣＤＲ回路がロックしていればPreg[16:0]の変化は小さく安定しているので、レジスタはジッタが検出される直前のロック状態におけるPreg[16:0]を、変化前Preg[16:0]として記憶することになる。第２実施形態では、第１実施形態におけるＴ２前のPreg[16:0]の代わりに、変化前Preg[16:0]を使用する。これにより第１実施形態に比べてメモリの容量を低減できる。他の部分は第１実施形態と同じなので説明は省略する。

図１６は、第３実施形態のＣＤＲ回路のデジタルフィルタ（ＤＦ）の回路構成を示すブロック図である。
第３実施形態のＣＤＲ回路は、第１実施形態に類似した構成を有し、ＤＦ１５のリミット超変化検出制御部１６も類似の構成を有するが、メモリ８１を使用せず、代わりに分周回路８４と、３個のラッチ回路(FF)８５−８７と、を有することが異なる。さらに、リミット超変化検出制御部１６は、制御回路８２の代わりに、構成が若干異なる制御回路(Control)８８を有する。

分周回路８４は、Ｐｒｅｇ３７がPreg[16:0]を出力サイクルに対応する周期のクロックＣＬＫ（ＯＣＬＫ）を分周し、正相のＣＬＫＭと、逆相のＣＬＫＭＸを出力する。例えば、ＣＬＫの１周期が１ＵＩとし、第１実施形態のＴ１＝１２９ＵＩ、Ｔ２＝３９５ＵＩとすると、分周回路８４は、ＣＬＫを１２８分周する。ＦＦ８５は、Ｐｒｅｇ３７が出力するPreg[16:0]を、分周回路８４の出力するＣＬＫＭの立ち上りエッジでラッチしＰを出力する。ＦＦ８６は、ＦＦ８５が出力するＰを、分周回路８４の出力するＣＬＫＭＸの立ち上りエッジでラッチしＱを出力する。ＦＦ８７は、ＦＦ８６が出力するＱを、分周回路８４の出力するＣＬＫＭＸの立ち上りエッジでラッチしＲを出力する。制御回路８８は、Ｐｒｅｇ３７が出力するPreg[16:0]とＦＦ８６が出力するＱから変化量を算出し、変化量とリミット値の比較結果に基づいて選択信号SelT2を出力する。選択回路８３は、選択信号SelT2に応じて、Ｐｒｅｇ３７が出力するPreg[16:0]とＦＦ８７の出力するＲのいずれかを選択する。

図１７は、第３実施形態における分周回路および３個のＦＦの出力変化を示すタイムチャートである。ここでは、図示の関係で、分周回路は４分周を行う場合を例として示している。

図１７に示すように、Ｐｒｅｇ３７は、ＣＬＫの立ち上りエッジに同期してPreg[16:0]を出力する。ＣＬＫＭは、分周回路８４によりＣＬＫを４分周した信号であり、ＣＬＫＭＸはＣＬＫＭの逆相の信号である。ＦＦ８５は、Preg[16:0]をＣＬＫＭの立ち上りエッジに同期してラッチしＰを出力するので、ＰはＣＬＫの４周期で変化する。ＦＦ８６は、ＰをＣＬＫＭＸの立ち上りエッジに同期してラッチしＱを出力するので、ＱはＰをＣＬＫの２周期分遅延した信号になる。さらに、ＦＦ８７は、ＱをＣＬＫＭＸの立ち上りエッジに同期してラッチしＲを出力するので、ＲはＱをＣＬＫの４周期分遅延した信号、すなわちＰを６周期分、Preg[16:0]を７周期分遅延した信号になる。

制御回路８８は、Ｐｒｅｇ３７の出力するPreg[16:0]とＱ、すなわち３周期前のPreg[16:0]とを比較する。Ｑが第１実施形態のＴ１前のPregに対応する。さらに、Ｐｒｅｇ３７の出力するPreg[16:0]とＱの差がリミット値より大きい場合には、選択回路８３は、Ｒ、すなわち７周期前のPreg[16:0]を、変化前Preg[16:0]として出力する。

分周回路８４が２５６分周する場合には、Ｔ１は１２９周期前、Ｔ２は３９５周期前に相当する。分周回路８４は、２の累乗で分周することが回路構成を簡単にする上では望ましく、Ｔ１およびＴ２は、その範囲で適宜設定することが望ましい。第３実施形態の他の部分は、第１実施形態と同じである。

第３実施形態のＣＤＲ回路では、リミット超変化検出制御部１６がメモリの代わりに分周回路および３個のＦＦを有するだけなので、回路規模を小さくできる。

第１から第３実施形態では、Ｐｒｅｇ３７の出力するPreg[16:0]の変化量を検出して追従不可能な大きなジッタが発生したかを検出したが、他の信号、例えばＰＤＣ３１の出力するpdc[1:0]から大きなジッタが発生したかを検出可能である。次に説明する第４実施形態では、ＰＤＣ３１の出力するpdc[1:0]から大きなジッタが発生したかを検出する。

図１８は、第４実施形態のＣＤＲ回路のデジタルフィルタ（ＤＦ）の回路構成を示すブロック図である。
第４実施形態のＣＤＲ回路は、第１実施形態に類似した構成を有し、ＤＦ１５のリミット超変化検出制御部１６も類似の構成を有するが、カウンタ(Counter)９１を有し、制御回路８２の代わりに制御回路９２を有することが異なる。

カウンタ９１は、アップダウンカウンタであり、ＰＤＣ３１の出力するpdc[1:0]の累積値を算出し、設定した下限または上限に達すると、制御回路(Control)９２に限界到達の信号を出力する。前述のように、pdc[1:0]は、進みの（早い）場合は“１１”を、遅れの場合は“０１”を、真ん中の場合は“００”を出力する。したがって、ロック状態にある時には、“１１”または“０１”が連続して出力されることはなく、カウンタ９１のカウント値が下限または上限に達することはない。これに対して、大きなジッタが発生した時には、“１１”または“０１”が長い期間連続して出力されるので、カウンタ９１のカウント値が下限または上限に達する。そこで、制御回路９２は、カウンタ９１からカウント値が下限または上限に達したことを示す信号を受信したら、メモリ８１に記憶されたＴ２前のPreg[16:0]が所定期間の間ＰＩコードエンコーダに入力されるように選択信号SelT2を出力する。これにより、第１実施形態と同様に、ＣＤＲの追従動作が所定期間の間停止される。

なお、転送クロックとＰＬＬ回路が出力するクロックの間に小さな周波数差がある場合、pdc[1:0]の累積値、すなわちカウンタ９１のカウント値は、徐々に減少または増加し、下限または上限に達することがあり得る。そこで、カウンタ９１は、周期的にリセットされるようにする。

第４実施形態の構成は、第２および第３実施形態にも適用可能である。

第１から第４実施形態では、大きなジッタを検出した後、追従を停止し、変化前Preg[16:0]を出力する期間は、あらかじめ決められていた。しかし、ジッタが想定より大きく、長い場合、追従を再開した時点ではなおジッタの影響があり、追従しない場合が起こる。この場合、再び追従を停止し、所定期間変化前Preg[16:0]を出力することになるため、再び追従した状態、すなわちロック状態になるまでの時間がかなり長くなるという問題がある。逆に、ジッタが想定より小さく、短い場合、追従を再開した時点ではすぐにロックするが、より早く追従を再開することが可能であったと考えられる。このように、ジッタの大きさにかかわらず追従を停止する期間の長さを固定すると、再ロックするまでの時間にロスが生じる。次に説明する第５実施形態のＣＤＲ回路は、ジッタは変化が急なほど大きく長いという仮定の下で、ジッタの変化率に応じて追従を停止する期間の長さを変更することにより、追従停止期間を短縮する。

図１９は、第５実施形態のＣＤＲ回路のデジタルフィルタ（ＤＦ）の回路構成を示すブロック図である。
第５実施形態のＣＤＲ回路は、第１実施形態に類似した構成を有し、ＤＦ１５のリミット超変化検出制御部１６も類似の構成を有するが、制御回路８２の代わりに、若干異なる制御を行う制御回路９５を有することが異なる。

制御回路９５は、第１実施形態と同様に、Ｐｒｅｇ３７の出力するPreg[16:0]とＴ１前のPreg[16:0]の差を変化量として算出し、変化量をリミット値と比較して追従不可能な大きなジッタが発生したかを検出する。制御回路９５は、これに加えて、変化量の大きさがジッタの変化率に対応するので、変化量に応じて追従停止期間を変更する。例えば、変化量がリミット値より少しだけ大きい時には、短い追従停止期間を設定し、変化量がリミット値より大幅に大きい時には、長い追従停止期間を設定する。制御回路９５は、追従停止期間を変更する以外は、第１実施形態の制御回路８２と同じ処理を行う。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１１ ＰＬＬ回路
１２Ａ、１２Ｂ ＰＩ(Phase Interpolator)
１３ ディシジョンラッチ(Decision Latch: DL)
１４ ＤＥＳ(De-serializer)
１５ ＤＦ(Digital Filter)
１６ リミット超変化検出制御部
３１ フェーズディテクトコンパレータ(Phased Detect Comparator: PDC)
３２、３５ 増幅器
３３、３６ 加算器
３４ 周波数レジスタ(Freg)
３７ 位相レジスタ(Preg)３７
３８ ＰＩコードエンコーダ(PI Code Encoder)
８１ メモリ
８２ 制御回路
８３ 選択回路

Claims (10)

1. 位相調整したクロックで取り込んだ入力データの位相ずれを検出し、検出した位相ずれに基づいて前記クロックの位相を制御する位相制御データを生成するＣＤＲ制御回路であって、
   前記位相ずれにおけるオーバー変化を検出する変化検出回路と、
   前記オーバー変化検出時に、前記オーバー変化検出時より前の前記位相ずれである変化前位相ずれを、前記位相ずれとして所定期間中出力する選択回路と、を有し、前記所定期間中には、前記変化前位相ずれに基づいて前記位相制御データを生成することを特徴とするＣＤＲ制御回路。
2. 前記位相ずれを記憶する記憶回路をさらに有し、
   前記変化検出回路は、
   前記オーバー変化検出時より前記記憶回路に記憶された第１時間前の時刻における前記位相ずれと現在の前記位相ずれの差を変化量として算出し、
   追従可能最大変化量から決定した前記第１時間前の時刻における前記位相ずれのリミットと、算出した前記変化量と比較し、前記変化量が前記リミットを超えた時に、前記オーバー変化が発生したと判定する請求項１に記載のＣＤＲ制御回路。
3. 前記選択回路は、
   前記オーバー変化検出時の後の前記所定期間以外の時に、前記位相ずれのデータを出力し、
   前記オーバー変化検出時の後の前記所定期間中に、前記第１時間より長い第２時間前の時刻における前記位相ずれのデータを、前記変化前位相ずれのデータとして出力する請求項２に記載のＣＤＲ制御回路。
4. 前記変化検出回路は、
   算出した前記変化量が第１閾値より小さいことを検出すると、前記第１時間前の時刻における前記位相ずれをラッチして保持し、保持した前記位相ずれを、前記変化前位相ずれとして出力する請求項２に記載のＣＤＲ制御回路。
5. 前記記憶回路は、
   前記位相ずれの変化に同期した基本クロックの分周クロックを発生する分周回路と、
   初段に前記位相ずれが入力され、２段目以降前段の出力が入力されるように形成され、前記分周クロックまたは前記分周クロックの反転クロックに同期して各段のラッチが行われる複数段のラッチ回路と、を有し、
   前記変化検出回路は、前記複数段のラッチ回路の初段以外の出力と現在の前記位相ずれの差を変化量として算出し、
   前記選択回路は、前記オーバー変化検出時に、前記複数段のラッチ回路のうち、前記変化検出回路が前記変化量の算出に利用した段より後段の出力を、前記位相ずれとして前記所定期間中出力する請求項２に記載のＣＤＲ制御回路。
6. 前記選択回路は、前記変化検出回路が検出した前記変化量が前記リミットを超えた時の前記変化量の値から、前記選択出力回路が前記変化前位相ずれを出力する前記所定期間の長さを変更する請求項２に記載のＣＤＲ制御回路。
7. 前記位相ずれを記憶する記憶回路をさらに有し、
   前記変化検出回路は、
   検出した前記入力データの位相遅れまたは位相進みを示す位相データを前記所定期間加減算するカウンタを有し、
   前記カウンタのカウント値の絶対値が閾値を超えた時に前記オーバー変化が発生したと判定する請求項１に記載のＣＤＲ制御回路。
8. 多相基準クロックを位相制御データに対応する位相に調整し、多相位相調整済クロックを生成する位相調整回路と、
   多相位相調整済クロックで入力データを取り込むラッチ回路と、
   ラッチした信号をパラレルデータに変換するデシリアルライザと、
   前記パラレルデータから位相ずれを検出し、検出した位相ずれに基づいて前記位相制御データを生成するＣＤＲ制御回路と、を有し、
   前記ＣＤＲ制御回路は、
   前記位相ずれにおけるオーバー変化を検出する変化検出回路と、
   前記オーバー変化検出時に、前記オーバー変化検出時より前の前記位相ずれである変化前位相ずれを、前記位相ずれとして所定期間中出力する選択回路と、を有し、前記所定期間中には、前記変化前位相ずれに基づいて前記位相制御データを生成することを特徴とするＣＤＲ回路。
9. 位相調整したクロックで取り込んだ入力データの位相ずれを検出し、検出した位相ずれに基づいて前記クロックの位相を制御する位相制御データを生成するＣＤＲ制御方法であって、
   初期ロックが完了した後、
   現在の位相ずれを検出し、
   前記現在より第２時間前の時刻における位相ずれを更新して保持し、
   前記現在より第１時間前の時刻における前記位相ずれと前記現在の位相ずれの差を変化量として算出し、前記第１時間当たりの前記位相ずれのリミット値と比較し、
   前記変化量が前記リミット値を超えない時、前記現在の位相ずれに基づいて前記位相制御データを生成するＣＤＲ通常動作を行い、前記変化量が前記リミット値を超える時、前記ＣＤＲ通常動作を停止し、所定期間中、前記第２時間前の時刻における位相ずれに基づいて前記位相制御データを生成し、
   前記所定期間経過後、現在の位相ずれに基づいて前記位相制御データを生成する前記ＣＤＲ通常動作を再開することを特徴とするＣＤＲ制御方法。
10. 前記リミット値は、
    制御対象の設定から、前記第１時間当たりの前記位相ずれの変化可能最大値を算出し、
    制御対象の制御品質から、前記第１時間当たりの前記位相ずれの必要な変化量を算出し、
    前記変化可能最大値および前記必要な変化量から設定される請求項９に記載のＣＤＲ制御方法。

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