JP2017017272A - Capacitor, semiconductor device, manufacturing method of capacitor, and manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、キャパシタ、半導体装置、キャパシタの製造方法及び半導体装置の製造方法に関し、例えば、GaN系HEMT(高電子移動度トランジスタ)などの高周波・高出力デバイスに用いられる高耐圧・高信頼性を有するキャパシタ、半導体装置、キャパシタの製造方法及び半導体装置の製造方法に関する。 The present invention relates to a capacitor, a semiconductor device, a method for manufacturing a capacitor, and a method for manufacturing a semiconductor device. For example, the high breakdown voltage and high reliability used in a high-frequency / high-power device such as a GaN-based HEMT (high electron mobility transistor). The present invention relates to a capacitor, a semiconductor device, a capacitor manufacturing method, and a semiconductor device manufacturing method.
GaN系HEMTなどの高周波・高出力デバイスでは、高周波特性と共に、今後予想される動作電圧の増加などに対応するべくより高耐圧・高信頼性なデバイスの研究開発が進められている。様々なデバイス要素のうち、MMIC(Monolithic Microwave Integrated Circuit)などで用いられているMIM(Metal-Insulator-Metal)キャパシタにおいても同様に耐圧や信頼性の向上が求められている(例えば、特許文献1参照)。 In high-frequency / high-power devices such as GaN-based HEMTs, research and development of devices with higher withstand voltage and higher reliability are being promoted to cope with the expected increase in operating voltage as well as high-frequency characteristics. Among various device elements, MIM (Metal-Insulator-Metal) capacitors used in MMICs (Monolithic Microwave Integrated Circuits) and the like are similarly required to have improved breakdown voltage and reliability (for example, Patent Document 1). reference).
MIMキャパシタの基本的な構造は、電極と電極の間に絶縁体を挟んだものであり、一般的には、下部電極/誘電体膜/上部電極を順次縦方向に積層し、上面から見た形状が矩形や円形となるように形成している。 The basic structure of an MIM capacitor is an electrode in which an insulator is sandwiched between electrodes. Generally, a lower electrode / dielectric film / upper electrode are sequentially stacked in the vertical direction and viewed from above. The shape is formed to be rectangular or circular.
しかしながら、この形状を用いた場合、キャパシタに高電圧を印加した時の破壊状況として、キャパシタの上部から見たときの内側の中心付近が破壊する確率が比較的高いという問題があるので、この様子を図23を参照して説明する。図23は従来構造のキャパシタの問題点の説明図であり、図23(a)は平面図であり、図23(b)は図23(a)におけるA−A′を結ぶ一点鎖線に沿った断面図である。 However, when this shape is used, there is a problem that the probability of destruction near the inner center when viewed from the top of the capacitor is relatively high as a destruction situation when a high voltage is applied to the capacitor. Will be described with reference to FIG. FIG. 23 is an explanatory view of the problem of the conventional capacitor, FIG. 23 (a) is a plan view, and FIG. 23 (b) is taken along the alternate long and short dash line connecting AA 'in FIG. 23 (a). It is sectional drawing.
図23(b)に一例を示すように、従来構造のキャパシタは、下地絶縁膜71上に下部電極72/SiN膜73/上部電極74の積層構造を有している。なお、図においては、誘電体膜としてSiN膜を用いた平面形状が円形のキャパシタを例に説明している。この従来構図のキャパシタにおいては、図23(a)に示すように、破壊が生じた場合に、中心部に破壊部75が発生する。これは、誘電体膜であるSiN膜73に存在するピンホール(欠陥)により電流のリークパスができてしまうことや、キャパシタの誘電体中心部に電界がより集中するのではないかといった推測がなされている。
As shown in FIG. 23B, the capacitor having the conventional structure has a laminated structure of a
このような問題を回避するために、誘電体膜を厚くする手法が多く用いられるので、その事情を図24を参照して説明する。図24は耐圧向上手段の説明図であり、図24(a)は従来構造のキャパシタの断面図であり、図24(b)は従来構造のキャパシタと同じ誘電体膜を用いて同じ容量としたキャパシタの断面図である。また、図24(c)は、従来構造のキャパシタと同じ平面積及び同じ容量を有するhigh−k膜を用いたキャパシタの断面図である。 In order to avoid such a problem, a method of increasing the thickness of the dielectric film is often used, and the circumstances will be described with reference to FIG. FIG. 24 is an explanatory diagram of a withstand voltage improving means, FIG. 24 (a) is a cross-sectional view of a conventional capacitor, and FIG. 24 (b) has the same capacitance using the same dielectric film as the conventional capacitor. It is sectional drawing of a capacitor. FIG. 24C is a cross-sectional view of a capacitor using a high-k film having the same plane area and the same capacitance as a conventional capacitor.
図24(b)に示すように、従来構造のキャパシタと同じ誘電体膜を用いて容量を維持した状態で誘電体膜を厚くすると、キャパシタの面積が増大してしまうことになる。即ち、キャパシタの容量Cは、ε0を真空の誘電率、εを誘電体膜の比誘電率、Sをキャパシタの平面積、dを誘電体膜の膜厚とすると、
C=ε0×ε×S/dで表される。したがって、例えば、SiN膜73の膜厚dを従来の構造のキャパシタの膜厚dの1.5倍にすると、面積Sが1.5倍になり、したがって、直径Rは(1.5)1/2にする必要がある。このように、キャパシタの平面積が増大するとキャパシタのレイアウトが困難になり、延いてはチップ面積の増大につながる。
As shown in FIG. 24B, if the dielectric film is thickened while maintaining the capacitance using the same dielectric film as that of the conventional capacitor, the area of the capacitor increases. That is, the capacitance C of the capacitor is as follows: ε 0 is the dielectric constant of vacuum, ε is the relative dielectric constant of the dielectric film, S is the plane area of the capacitor, and d is the film thickness of the dielectric film.
C = ε 0 × ε × S / d. Therefore, for example, when the film thickness d of the
一方、図24(c)に示すように、high−k膜76を用いた場合には、平面積S及び容量C維持したままでキャパシタを構成することができる。しかし、この場合のhigh−k膜76の膜厚は従来構造のキャパシタの膜厚dの(εhigh−k/εSiN)倍にする必要がある。例えば、SiN膜73の比誘電率を7.0、high−k膜76の比誘電率を15とすると、キャパシタの膜厚は2.15倍(≒15/7)になる。このように、膜厚が2倍以上に増大すると、段差に起因して後プロセス工程におけるカバレッジの問題が発生することになり、MMIC用デバイスに適用することが困難となる懸念がある。
On the other hand, as shown in FIG. 24C, when the high-
したがって、半導体装置において、キャパシタの面積を増大することなく且つカバレッジの問題の発生を抑制して耐圧を向上することを目的とする。 Accordingly, an object of the present invention is to improve the breakdown voltage without increasing the area of the capacitor and suppressing the occurrence of a coverage problem in the semiconductor device.
開示する一観点からは、第1電極と、前記第1電極の中心部に設けられた第1誘電体膜と、前記第1誘電体膜の周囲を囲んで設けられた前記第1誘電体膜より小さい膜厚と前記第1誘電体膜より小さいか或いは同じ比誘電率とを有する第2誘電体膜と、前記第1誘電体膜を覆い、前記第2誘電体膜の少なくとも一部を覆った第2電極と、前記第1電極と前記第2電極との間に設けられた第3電極とを有することを特徴とするキャパシタが提供される。 From one aspect to be disclosed, the first dielectric film provided around the periphery of the first dielectric film, the first dielectric film provided at the center of the first electrode, and the first dielectric film. A second dielectric film having a smaller film thickness and a dielectric constant smaller than or equal to the first dielectric film; and covering the first dielectric film and covering at least a part of the second dielectric film. There is provided a capacitor comprising: a second electrode; and a third electrode provided between the first electrode and the second electrode.
また、開示する別の観点からは、半導体基体と、前記半導体基体上に設けられたキャパシタとを有し、前記キャパシタは、第1電極と、前記第1電極の中心部に設けられた第1誘電体膜と、前記第1誘電体膜の周囲を囲んで設けられた前記第1誘電体膜より小さい膜厚と前記第1誘電体膜より小さいか或いは同じ比誘電率とを有する第2誘電体膜と、前記第1誘電体膜を覆い、前記第2誘電体膜の少なくとも一部を覆った第2電極と、前記第1電極と前記第2電極との間に設けられた第3電極とを有することを特徴とする半導体装置が提供される。 According to another aspect of the disclosure, the semiconductor substrate includes a semiconductor substrate and a capacitor provided on the semiconductor substrate, and the capacitor is provided with a first electrode and a first electrode provided at a central portion of the first electrode. A second dielectric having a dielectric film, a thickness smaller than the first dielectric film provided surrounding the first dielectric film, and a relative dielectric constant smaller than or equal to the first dielectric film; A body electrode; a second electrode that covers the first dielectric film and covers at least a portion of the second dielectric film; and a third electrode provided between the first electrode and the second electrode A semiconductor device is provided.
また、開示するさらに別の観点からは、絶縁膜上に第1電極を形成する工程と、前記第1電極の中心部に第1誘電体膜を設ける工程と、前記第1誘電体膜の周囲を囲むように前記第1誘電体膜より小さい膜厚と前記第1誘電体膜より小さいか或いは同じ比誘電率とを有する第2誘電体膜を設ける工程と、前記第1誘電体膜を覆い且つ前記第2誘電体膜の少なくとも一部を第2電極で覆う工程と、前記第1電極と前記第2電極との間に第3電極を設ける工程とを有することを特徴とするキャパシタの製造方法が提供される。 According to still another aspect of the disclosure, a step of forming a first electrode on an insulating film, a step of providing a first dielectric film at the center of the first electrode, and a periphery of the first dielectric film Providing a second dielectric film having a thickness smaller than that of the first dielectric film and a relative dielectric constant smaller than or equal to the first dielectric film, and covering the first dielectric film. And manufacturing a capacitor comprising: a step of covering at least a part of the second dielectric film with a second electrode; and a step of providing a third electrode between the first electrode and the second electrode. A method is provided.
また、開示するさらに別の観点からは、半導体基体上に絶縁膜を介して第1電極を設ける工程と、前記第1電極の中心部に第1誘電体膜を設ける工程と、前記第1誘電体膜の周囲を囲むように前記第1誘電体膜より小さい膜厚と前記第1誘電体膜より小さいか或いは同じ比誘電率とを有する第2誘電体膜を設ける工程と、前記第1誘電体膜を覆い且つ前記第2誘電体膜の少なくとも一部を第2電極で覆う工程と、前記第1電極と前記第2電極との間に第3電極を設ける工程とを有することを特徴とする半導体装置の製造方法が提供される。 From another viewpoint to be disclosed, a step of providing a first electrode on a semiconductor substrate via an insulating film, a step of providing a first dielectric film at the center of the first electrode, and the first dielectric Providing a second dielectric film having a thickness smaller than the first dielectric film and a relative dielectric constant smaller than or equal to the first dielectric film so as to surround the periphery of the body film; and the first dielectric A step of covering a body film and covering at least a part of the second dielectric film with a second electrode; and a step of providing a third electrode between the first electrode and the second electrode. A method of manufacturing a semiconductor device is provided.
開示のキャパシタ、半導体装置、キャパシタの製造方法及び半導体装置の製造方法によれば、キャパシタの面積を増大することなく且つカバレッジの問題の発生を抑制して耐圧を向上することが可能になる。 According to the disclosed capacitor, semiconductor device, capacitor manufacturing method, and semiconductor device manufacturing method, the breakdown voltage can be improved without increasing the area of the capacitor and suppressing the occurrence of a coverage problem.
ここで、図1及び図2を参照して、本発明の実施の形態のキャパシタ及び半導体装置を説明する。図1は、本発明の実施の形態のキャパシタを備えた半導体装置の説明図であり、図1(a)は、要部断面図であり、図1(b)はキャパシタの拡大断面図である。本発明の実施の形態の半導体装置は、半導体基体(semiconductor body)1上に、絶縁膜4を介してキャパシタ10を設けている。なお、図においては、絶縁膜4上に素子部3を保護する層間絶縁膜5等が設けられている。
Here, with reference to FIG.1 and FIG.2, the capacitor and semiconductor device of embodiment of this invention are demonstrated. FIG. 1 is an explanatory view of a semiconductor device including a capacitor according to an embodiment of the present invention, FIG. 1 (a) is a cross-sectional view of a main part, and FIG. 1 (b) is an enlarged cross-sectional view of the capacitor. . In the semiconductor device according to the embodiment of the present invention, a
半導体基体1は、シリコン基板自体でも良いし、シリコン基板、GaN基板、SiC基板或いはサファイヤ基板上にGaN系半導体層を積層した積層基体、或いは、GaAs基板やInP基板上にIII-V族化合物半導体層を積層した積層基体等を用いる。この半導体基体1には、素子分離領域2が設けられ、この素子分離領域2で囲まれた素子部3にはHEMT等のトランジスタ、抵抗、インダクタの少なくとも1つの素子が設けられている。なお、素子分離領域2は、Ar等のイオンを注入して形成しても良いし、STI(Shallow Trench Isolation)構造で形成しても良い。
The
このキャパシタ10は、第1電極11の中心部に第1誘電体膜13が配置されるとともに、この第1誘電体膜13の周囲を囲むように第1誘電体膜13より膜厚の小さな第2誘電体膜14が設けられている。この第1誘電体膜13を覆うとともに、第2誘電体膜14の少なくとも一部を覆うように第2電極15が設けられている。第1誘電体膜13の比誘電率は、第2誘電体膜14の比誘電率より大きいか或いは同じにする。
In the
また、第1誘電体膜13と第2誘電体膜14の膜厚差を補償するように第3電極12を設けており、それにより、第1誘電体膜13の下底面或いは上底面と第2誘電体膜13の下底面或いは上底面を面一にして、キャパシタ10の上面を平坦にする。
Further, the
第3電極12は、第2誘電体膜14の下底面に接するように設けても良い。この場合、第3電極12の第1誘電体膜13に近接する側においてテーパ構造を有するようにしても良い。テーパ構造を設けることで、第1電極11と第3電極12との全体構造が、階段状に変化する構造から緩やかに膜厚が変化する構造になるので、電界を緩和することが可能になり、それにより耐圧を高めることが可能になる。なお、テーパ構造を形成するためには、庇状構造を有する多層レジストパターンを用いて斜め方向から第3電極12となる導電材料をスパッタ或いは真空蒸着すれば良い。
The
或いは、第3電極は、第2誘電体膜14の上底面に接するように設けても良い。この場合には、第3電極を第2電極15と同時に一体形成しても良い。
Alternatively, the third electrode may be provided in contact with the upper bottom surface of the
第1誘電体膜13を比誘電率が10.0以上の誘電体膜とし、第2誘電体膜14を比誘電率が10.0未満の誘電体膜とする。但し、場合によっては、第1誘電体膜13と第2誘電体膜14を比誘電率が10.0未満の同じ誘電体膜としても良い。なお、10.0以上の比誘電率は、高誘電体の比誘電率の典型的な値である。
The
図1(b)に示すように、キャパシタ全体に平面積(πR2 2/4)を従来キャパシタの平面積と同じにした状態で、中央部に設ける第1誘電体膜13の膜厚d1を従来構造のキャパシタの誘電体膜の厚さより厚くすることによって、耐圧を向上することが可能になる。例えば、第1誘電体膜13の膜厚d1を従来構造のキャパシタの誘電体膜の厚さより100nm程度厚くすることによって、耐圧を100V以上高めることが可能になる。
As shown in FIG. 1 (b), in a state where the plane area on the entire capacitor of (πR 2 2/4) were the same as the plane area of the conventional capacitor, the film thickness d 1 of the
この場合、従来構造と同じ容量を維持するためには、第1誘電体膜13の厚さをあまり厚くしない場合には、第2誘電体膜14の膜厚も従来構造のキャパシタの誘電体膜の厚さより厚くすれば良く、周辺部の耐圧も向上することができる。或いは、第2誘電体膜14の膜厚を従来構造のキャパシタの誘電体膜の厚さと同じにした場合には、従来構造と同じ容量を維持するためには第2誘電体膜14の平面積、したがって、全体の直径R2を従来のキャパシタより小さくすれば良く、キャパシタの占有面積を低減することができる。
In this case, in order to maintain the same capacity as that of the conventional structure, when the thickness of the
比誘電率が10.0以上の誘電体膜としては、HfSiO、HfSiON、HfO2、Y2O3、HfAlON、ZrO2、Hf3N4、Zr3N4、TiO2或いはTa2O5のいずれかを用いることが望ましい。また、比誘電率が10.0未満の誘電体膜としては、SiN(Si3N4)或いはSiONのいずれかが望ましい。 Examples of the dielectric film having a relative dielectric constant of 10.0 or more include HfSiO, HfSiON, HfO 2 , Y 2 O 3 , HfAlON, ZrO 2 , Hf 3 N 4 , Zr 3 N 4 , TiO 2 or Ta 2 O 5 . It is desirable to use either one. As the dielectric film having a relative dielectric constant of less than 10.0, either SiN (Si 3 N 4 ) or SiON is desirable.
いずれの誘電体膜構造であっても、同じ平面積で同じ容量を維持するためには、従来構造のキャパシタより厚くなるので、ステップカバレッジを良好にするために、第2誘電体膜14を半導体基体1に設けられた素子部3上に延在させることが望ましい。このように、第2誘電体膜14を半導体基体1に設けられた素子部3上に延在させることにより、段差に起因して層間絶縁膜6に亀裂が入るなどにより不純物が浸透して、低耐圧を引き起こす懸念を回避することが可能になる。
In any dielectric film structure, in order to maintain the same capacitance with the same plane area, it is thicker than a capacitor having a conventional structure. Therefore, in order to improve the step coverage, the
このような構造を形成するためには、半導体基体1上に絶縁膜4(5)を介して第1電極11を設け、第1電極11の中心部に第1誘電体膜13を設ける。次いで、第1誘電体膜13の周囲を囲むように第1誘電体膜13より小さい膜厚と第1誘電体膜13より小さいか或いは同じ比誘電率とを有する第2誘電体膜14を設ける。次いで、第1誘電体膜13を覆い且つ第2誘電体膜14の少なくとも一部を第2電極14で覆う。この時、第1電極11と第2電極15との間に第3電極12を設ければ良い。
In order to form such a structure, the
図2は、本発明の実施の形態におけるキャパシタ構造の説明図であり、図2(a)は従来構造のキャパシタの断面図であり、図2(b)乃至図2(d)は実施の形態のキャパシタの断面図である。ここで、具体的に数値評価するために、第1誘電体膜13の比誘電率を15とし、第2誘電体膜14の比誘電率を計算を簡単にするために5と仮定する。
FIG. 2 is an explanatory diagram of a capacitor structure according to an embodiment of the present invention, FIG. 2 (a) is a cross-sectional view of a capacitor having a conventional structure, and FIGS. 2 (b) to 2 (d) are embodiments. It is sectional drawing of the capacitor of. Here, for specific numerical evaluation, it is assumed that the relative dielectric constant of the
まず、図2(a)に示すように、全体をSiN膜で構成した場合、全体の直径をr1を30μmとし、第1誘電体膜に相当する中央部部分の直径R1を20μmとし、膜厚d1を200nmとする。この場合の容量Cは、中央部の容量が9.73×10−14Fとなり、周辺部の容量は12.2×10−14Fとなり、全体で、約21.9×10−14Fとなる。 First, as shown in FIG. 2 (a), case where the whole of SiN film, the overall diameter and the r 1 and 30 [mu] m, the diameter R 1 of the central portion corresponding to the first dielectric film and 20 [mu] m, the film thickness d 1 and 200nm. In this case, the capacitance C is 9.73 × 10 −14 F in the central portion and 12.2 × 10 −14 F in the peripheral portion, which is about 21.9 × 10 −14 F as a whole. Become.
図2(b)に示すように、平面積及び容量を維持した状態で、直径がR1の中央部のみを等価な容量となる厚さD1の第1誘電体膜13に置き換える。この場合のD1は約427nmとなり、約2.14倍の厚さになる。しかし、第2誘電体膜14を素子部(3)へ延在させて層間絶縁膜として用いることによって、段差を解消することが可能になる。
As shown in FIG. 2B, in the state where the plane area and the capacitance are maintained, only the central portion of the diameter R 1 is replaced with the
図2(c)に示すように、平面積及び容量を維持した状態で全体の厚さD2をあまり厚くしないためには、第1誘電体膜13による容量の増加を、周辺部の第2誘電体膜14の膜厚d2を従来構造より増加させて第2誘電体膜14による容量を低下させれば良い。例えば、D2=300nmとした場合には、d2≒0.243nmにすれば良い。なお、この場合には、段差は図2(b)に比べて小さくなるため、必ずしも、第2誘電体膜14を素子部(3)に延在させる必要はない。
As shown in FIG. 2 (c), in order not to excessively increase the total thickness D 2 while maintaining the planar area and volume, an increase in the capacity of the
図2(d)に示すように、平面積及び容量を維持した状態で全体の厚さD2をあまり厚くせず、且つ、第2誘電体膜14の膜厚d1を維持するためには、第2誘電体膜14の平面積、したがって、全体の直径r2を小さくすれば良い。例えば、d1=200nmとした場合には、r2≒27.2μmにすれば良く、キャパシタの占有面積を低減することが可能になる。なお、ここでは、キャパシタの平面形状を円形として説明したが、正方形や長方形等の形状でも同じである。なお、ここでは、半導体装置に搭載するMIMキャパシタとして説明しているが、半導体装置とは関係ないキャパシタとしても良いものである。
As shown in FIG. 2D, in order to maintain the film thickness d 1 of the
次に、図3乃至図12を参照して、本発明の実施例1の化合物半導体装置を説明する。図3は、本発明の実施例1の化合物半導体装置の説明図であり、図3(a)は要部断面図であり、図3(b)はMIMキャパシタの拡大図である。本発明の実施例1の化合物半導体装置は、半導体基体上に、SiN膜31及び層間絶縁膜36を介してMIMキャパシタが設けられている。
Next, a compound semiconductor device according to Example 1 of the present invention will be described with reference to FIGS. FIG. 3 is an explanatory diagram of the compound semiconductor device according to the first embodiment of the present invention, FIG. 3 (a) is a cross-sectional view of the main part, and FIG. 3 (b) is an enlarged view of the MIM capacitor. In the compound semiconductor device of Example 1 of the present invention, the MIM capacitor is provided on the semiconductor substrate via the
半導体基体は、シリコン基板21上にAlNバッファ層22を介して、i型GaN電子走行層23、n型AlGaN電子供給層24及びn型GaNキャップ層25を順次積層した積層構造を有している。素子分離領域26を形成して素子形成を設け、この素子形成領域においてn型GaNキャップ層25上にゲート電極35を設けるとともにゲート電極35を挟んでソース電極29及びドレイン電極30を設けてHEMTを形成している。なお、ゲート構造としてはゲートリセス構造を用いても良い。
The semiconductor substrate has a laminated structure in which an i-type GaN
MIMキャパシタは、下部電極39の中心部にhigh−k膜としてHfSiO膜40を設けるとともに、HfSiO膜40の周囲を囲むように周辺下部電極44を設け、この周辺下部電極44上にSiN膜45を設ける。このHfSiO膜40とSiN膜45の表面が面一になるようにしたのち、上部電極50を設け、全体を層間絶縁膜51で覆う。この時、SiN膜45をHEMTを形成した素子形成領域に延在させて層間絶縁膜として用いる。
In the MIM capacitor, an
本発明の実施例1においては、図3(b)に示すように、HfSiO膜40の直径R1を20μmとし、厚さd1を300nmとする。また、全体の直径R2を30μmとし、SiN膜45の厚さd2を243nmとする。このような構成により、約2×10−13Fの容量を有するMIMキャパシタとなる。
In Example 1 of the present invention, as shown in FIG. 3B, the diameter R 1 of the
次に、図4乃至図12を参照して、本発明の実施例1の化合物半導体装置の製造工程を説明する。まず、図4(a)に示すように、シリコン基板21上に、MOVPE法(有機金属気相成長法)を用いて、厚さが200nmのAlNバッファ層22を形成する。引き続いて、厚さが1μmのi型GaN電子走行層23、厚さが30nmでSi濃度が5×1018cm−3のn型AlGaN電子供給層24、及び、厚さが5nmでSi濃度が5×1018cm−3のn型GaNキャップ層25を順次成長させる。この時、i型GaN電子走行層23のn型AlGaN電子供給層24との界面近傍に2次元電子ガス層が形成される。
Next, with reference to FIGS. 4 to 12, a manufacturing process of the compound semiconductor device of Example 1 of the present invention will be described. First, as shown in FIG. 4A, an
この時の、成長条件としては、AlNを成長させる場合には、原料ガスとしてトリメチルアルミニウム(TMAl)ガス及びアンモニア(NH3)ガスの混合ガスを用いる。GaNを成長させる場合には、原料ガスとしてトリメチルガリウム(TMGa)ガス及びNH3ガスの混合ガスを用いる。AlGaNを成長させる場合には、原料ガスとしてTMAlガス、TMGaガス、及びNH3ガスの混合ガスを用いる。共通原料であるNH3ガスの流量は、100sccm〜10000sccm程度とする。また、成長圧力は50Torr〜300Torr程度、成長温度は1000℃〜1200℃程度とする。また、n型AlGaN電子供給層24及びn型GaNキャップ層25を成長させる場合には、不純物源としてシラン(SiH4)ガスを用いる。
As growth conditions at this time, when AlN is grown, a mixed gas of trimethylaluminum (TMAl) gas and ammonia (NH 3 ) gas is used as a source gas. When growing GaN, a mixed gas of trimethylgallium (TMGa) gas and NH 3 gas is used as a source gas. When growing AlGaN, a mixed gas of TMAl gas, TMGa gas, and NH 3 gas is used as a source gas. The flow rate of NH 3 gas, which is a common raw material, is about 100 sccm to 10000 sccm. The growth pressure is about 50 Torr to 300 Torr, and the growth temperature is about 1000 ° C. to 1200 ° C. Further, when the n-type AlGaN
次いで、図4(b)に示すように、アルゴン(Ar)をイオン注入することによって、素子分離領域26を形成し、この素子分離領域26で囲まれた領域を素子形成領域とする。
Next, as shown in FIG. 4B, argon (Ar) is ion-implanted to form an
次いで、図4(c)に示すように、ソース・ドレイン電極形成用の開口部を有するリフトオフ用のレジストパターン27を設けたのち、スパッタ法を用いて、Ti/Al膜28を堆積する。ここでは、Ti膜の膜厚を20nmとし、Al膜の膜厚を200nmとする。
Next, as shown in FIG. 4C, a lift-off resist
次いで、図5(d)に示すように、レジストパターン27とともに、その上に堆積したTi/Al膜28をリフトオフにより除去することによって、ソース電極29及びドレイン電極30が形成される。 次いで、図5(e)に示すように、プラズマCVD法を用いて、全面に表面保護膜となる厚さが40nmの窒化膜31を設ける。
Next, as shown in FIG. 5D, the
次いで、図5(f)に示すように、ゲート開口部33を有するレジストパターン32を設けて、ゲート開口部33に露出するSiN膜25をCF4を用いたドライエッチングにより選択的に除去する。
Next, as shown in FIG. 5F, a resist
引き続いて、図6(g)に示すように、スパッタ法により、Ni/Au膜34を堆積する。ここでは、Ni膜の厚さを30nmとし、Au膜の厚さを400nmとする。次いで、図6(h)に示すように、レジストパターン32とともに、その上に堆積した、Ni/Au膜34をリフトオフにより除去することによってゲート電極35が形成される。次いで、図6(i)に示すように、CVD法を用いて素子部を保護する層間絶縁膜36として厚さが100nmのSiN膜を堆積する。
Subsequently, as shown in FIG. 6G, a Ni /
次いで、図7(j)に示すように、下部電極用の開口部を有するレジストパターン37を設けたのち、スパッタ法を用いてTi/Pt/Au膜38を堆積する。ここでは、Ti膜の膜厚を50nmとし、Pt膜の膜厚を100nmとし、Au膜の膜厚を50nmとする。
Next, as shown in FIG. 7 (j), after providing a resist
次いで、図7(k)に示すように、レジストパターン37とともに、その上に堆積した、Ti/Pt/Au膜38をリフトオフにより除去することによって下部電極39が形成される。次いで、減圧化学気相成長法(LPCVD法)を用いて厚さが、300nmのHfSiO膜47を堆積する。この成膜工程においては、Hf源として(t−C4H9O)4Hfを用い、Si源としてSi2H6を用い、O源としてO2を用い、キャリアガスとしてN2ガスを用いて成膜する。
Next, as shown in FIG. 7 (k), the
次いで、図8(l)に示すように、直径(R1)が20μmのレジストパターン41を設けて、HfSiO膜40の露出をエッチングして、キャパシタ誘電体膜の中心部とする。次いで、図8(m)に示すように、レジストパターン41を除去したのち、新たなレジストパターン42を設け、次いで、全体の膜厚が57nmとなるようにTi/Pt/Au膜43を堆積する。
Next, as shown in FIG. 8L, a resist
次いで、図9(n)に示すように、レジストパターン42とともに、その上に堆積した、Ti/Pt/Au膜43をリフトオフにより除去することによって周辺下部電極44が形成される。次いで、図9(o)に示すように、プラズマCVD法を用いて厚さが243nmのSiN膜45を堆積する。
Next, as shown in FIG. 9 (n), the peripheral
次いで、図10(p)に示すように、SiN膜45の突出部を囲む開口部を有するレジストパターン46を設ける。次いで、図10(q)に示すように、レジストパターン46をマスクとしてCF4を用いたドライエッチングによりSiN膜45の突出部をエッチングして、SiN膜45の表面がHfSiO膜40の上面とほぼ面一になるようにする。
Next, as shown in FIG. 10P, a resist
次いで、図11(r)に示すように、レジストパターン46を除去したのち、新たにレジストパターン47とレジストパターン48による二層レジストパターンを形成する。この時、上層のレジストパターン48が横方向に突出して庇状部を有するレジストパターンとする。
Next, as shown in FIG. 11 (r), after removing the resist
次いで、図11(s)に示すように、スパッタ法を用いて全面にTi/Pt/Au膜49を堆積する。ここでは、Ti膜の膜厚を50nmとし、Pt膜の膜厚を100nmとし、Au膜の膜厚を50nmとする。
Next, as shown in FIG. 11 (s), a Ti / Pt /
次いで、図12(t)に示すように、レジストパターン47,48とともに、その上に堆積した、Ti/Pt/Au膜49をリフトオフにより除去することによって上部電極50が形成される。次いで、図12(u)に示すように、CVD法を用いて全面に層間絶縁膜51となるSiO2膜を堆積することによって、本発明の実施例1の化合物半導体装置の基本構造が完成する。なお、図示は省略するものの、下部電極39及び上部電極50には配線が接続されており、所定の回路を形成している。
Next, as shown in FIG. 12 (t), the
本発明の実施例1においては、キャパシタ誘電体膜の中央部を高誘電率膜で形成しているので、SiN膜の場合に比べて厚く形成することができ、MIMキャパシタの耐圧を向上することができる。また、周辺キャパシタ誘電体膜となるSiN膜45を素子形成領域まで延在させて層間絶縁膜の一部としているので、表面段差を少なくすることででき、カバレッジを良好にすることができる。
In the first embodiment of the present invention, since the center portion of the capacitor dielectric film is formed of a high dielectric constant film, it can be formed thicker than the SiN film, and the breakdown voltage of the MIM capacitor can be improved. Can do. In addition, since the
次に、図13乃至図17を参照して、本発明の実施例2の化合物半導体装置を説明するが、この実施例2ではHfSiO膜とSiN膜の膜厚差を補う周辺電極を周辺上部電極として設けたもので、基本的な製造工程等は上記の実施例1と同様である。図13は、本発明の実施例2の化合物半導体装置の説明図であり、図13(a)は要部断面図であり、図13(b)はMIMキャパシタの拡大図である。本発明の実施例2の化合物半導体装置は、半導体基体上に、SiN膜31及び層間絶縁膜36を介してMIMキャパシタが設けられている。
Next, a compound semiconductor device according to Example 2 of the present invention will be described with reference to FIGS. 13 to 17. In Example 2, the peripheral electrode that compensates for the film thickness difference between the HfSiO film and the SiN film is used as the peripheral upper electrode. The basic manufacturing process and the like are the same as those in the first embodiment. FIG. 13 is an explanatory diagram of a compound semiconductor device according to a second embodiment of the present invention, FIG. 13 (a) is a cross-sectional view of the main part, and FIG. 13 (b) is an enlarged view of the MIM capacitor. In the compound semiconductor device of Example 2 of the present invention, the MIM capacitor is provided on the semiconductor substrate via the
実施例2のMIMキャパシタは、下部電極39の中心部にhigh−k膜としてHfSiO膜40を設けるとともに、HfSiO膜40の周囲を囲むようにSiN膜45を設ける。SiN膜45の上面に周辺上部電極54を設けて、HfSiO膜40と周辺上部電極54の表面が面一になるようにしたのち、上部電極50を設け、全体を層間絶縁膜51で覆う。この時も、SiN膜45をHEMTを形成した素子形成領域に延在させて層間絶縁膜として用いる。
In the MIM capacitor of the second embodiment, an
本発明の実施例2においても、図13(b)に示すように、HfSiO膜40の直径R1を20μmとし、厚さd1を300nmとする。また、全体の直径R2を30μmとし、SiN膜45の厚さd2を243nmとする。このような構成により、約2×10−13Fの容量を有するMIMキャパシタとなる。
Also in Example 2 of the present invention, as shown in FIG. 13B, the diameter R 1 of the
次に、図14乃至図17を参照して、本発明の実施例2の化合物半導体装置の製造工程を説明する。まず、図14(a)に示すように、上記の実施例1の図8(l)までの工程と同様の工程で、下部電極39の中央部に厚さが、300nmで、直径が20μmのHfSiO膜40を形成する。次いで、図14(b)に示すように、プラズマCVD法を用いて厚さが243nmのSiN膜45を堆積する。
Next, with reference to FIGS. 14 to 17, a manufacturing process of the compound semiconductor device of Example 2 of the present invention will be described. First, as shown in FIG. 14A, in the same process as the process up to FIG. 8L of the first embodiment, a thickness of 300 nm and a diameter of 20 μm are formed in the central portion of the
次いで、図15(c)に示すように、SiN膜45の突出部を囲む開口部を有するレジストパターン46を設ける。次いで、図15(d)に示すように、レジストパターン46をマスクとしてCF4を用いたドライエッチングによりSiN膜45の突出部をエッチングして、SiN膜45の露出表面を平坦化する。
Next, as shown in FIG. 15C, a resist
次いで、図16(e)に示すように、レジストパターン46を除去したのち、直径が20μmと30μmの間のドーナツ状の開口部を有する新たなレジストパターン52を設け、次いで、全体の膜厚が57nmとなるようにTi/Pt/Au膜53を堆積する。次いで、図16(f)に示すように、レジストパターン52とともに、その上に堆積した、Ti/Pt/Au膜53をリフトオフにより除去することによって周辺上部電極54が形成される
Next, as shown in FIG. 16 (e), after removing the resist
次いで、図17(g)に示すように、新たにレジストパターン55とレジストパターン56による二層レジストパターンを形成する。この時、上層のレジストパターン56が横方向に突出して庇状部を有するレジストパターンとする。次いで、スパッタ法を用いて全面にTi/Pt/Au膜57を堆積する。ここでは、Ti膜の膜厚を50nmとし、Pt膜の膜厚を100nmとし、Au膜の膜厚を50nmとする。
Next, as shown in FIG. 17G, a two-layer resist pattern is newly formed by the resist
次いで、図17(h)に示すように、レジストパターン55,56とともに、その上に堆積した、Ti/Pt/Au膜57をリフトオフにより除去することによって上部電極58が形成される。次いで、CVD法を用いて全面に層間絶縁膜59となるSiO2膜を堆積することによって、本発明の実施例2の化合物半導体装置の基本構造が完成する。なお、図示は省略するものの、下部電極39及び上部電極58には配線が接続されており、所定の回路を形成している。
Next, as shown in FIG. 17H, the
本発明の実施例2においても、キャパシタ誘電体膜の中央部を高誘電率膜で形成しているので、SiN膜の場合に比べて厚く形成することができ、MIMキャパシタの耐圧を向上することができる。また、周辺キャパシタ誘電体膜となるSiN膜45を素子形成領域まで延在させて層間絶縁膜の一部としているので、表面段差を少なくすることででき、カバレッジを良好にすることができる。
Also in the second embodiment of the present invention, since the central portion of the capacitor dielectric film is formed of a high dielectric constant film, it can be formed thicker than the SiN film, and the breakdown voltage of the MIM capacitor can be improved. Can do. In addition, since the
次に、図18を参照して本発明の実施例3の化合物半導体装置を説明するが、周辺上部電極を上部電極と同時に一体形成した以外は、上記の実施例2と同様であるので、構造のみ図示する。図18は、本発明の実施例3の化合物半導体装置の説明図であり、図18(a)は要部断面図であり、図18(b)はMIMキャパシタの拡大図である。本発明の実施例3の化合物半導体装置は、半導体基体上に、SiN膜31及び層間絶縁膜36を介してMIMキャパシタが設けられている。
Next, the compound semiconductor device according to the third embodiment of the present invention will be described with reference to FIG. 18. The structure of the compound semiconductor device is the same as that of the second embodiment except that the peripheral upper electrode is formed integrally with the upper electrode. Only shown. FIG. 18 is an explanatory diagram of a compound semiconductor device according to a third embodiment of the present invention, FIG. 18 (a) is a cross-sectional view of the main part, and FIG. 18 (b) is an enlarged view of the MIM capacitor. In the compound semiconductor device of Example 3 of the present invention, the MIM capacitor is provided on the semiconductor substrate via the
実施例2のMIMキャパシタは、下部電極39の中心部にhigh−k膜としてHfSiO膜40を設けるとともに、HfSiO膜40の周囲を囲むようにSiN膜45を設ける。SiN膜45の上面とHfSiO膜40の上面を覆うように周辺上部電極と一体形成された上部電極60を設ける。次いで、全体を層間絶縁膜59で覆う。この時も、SiN膜45をHEMTを形成した素子形成領域に延在させて層間絶縁膜として用いる。上部電極を形成する際には、全面に上部電極となる導電体膜を形成したのち、CMP(化学機械研磨)法により平坦し、エッチングにより円形パターンに加工すれば良い。
In the MIM capacitor of the second embodiment, an
本発明の実施例3においても、図18(b)に示すように、HfSiO膜40の直径R1を20μmとし、厚さd1を300nmとする。また、全体の直径R2を30μmとし、SiN膜45の厚さd2を243nmとする。このような構成により、約2×10−13Fの容量を有するMIMキャパシタとなる。
Also in Example 3 of the present invention, as shown in FIG. 18B, the diameter R 1 of the
本発明の実施例3においても、キャパシタ誘電体膜の中央部を高誘電率膜で形成しているので、SiN膜の場合に比べて厚く形成することができ、MIMキャパシタの耐圧を向上することができる。また、周辺キャパシタ誘電体膜となるSiN膜45を素子形成領域まで延在させて層間絶縁膜の一部としているので、表面段差を少なくすることででき、カバレッジを良好にすることができる。
Also in the third embodiment of the present invention, since the center portion of the capacitor dielectric film is formed of a high dielectric constant film, it can be formed thicker than the case of the SiN film, and the breakdown voltage of the MIM capacitor is improved. Can do. In addition, since the
次に、図19乃至図21を参照して、本発明の実施例4の化合物半導体装置を説明するが、MIMキャパシタの構造以外は上記の実施例1と同様であるので、MIMキャパシタの製造工程のみを説明する。図19(a)に示すように、実施例1の図7(j)までの工程と同様の工程で下部電極39を形成する。次いで、直径が20μmと直径が30μmの間のドーナツ状の開口部を有するレジストパターン61とレジストパターン62による二層レジストパターンを形成する。この時、上層のレジストパターン62が横方向に突出して庇状部を有するレジストパターンとする。次いで、傾斜スパッタ法を用いて全面に全体の厚さが57nmのTi/Pt/Au膜63を堆積する。この時、レジストパターン62が傾斜スパッタの際に影になるので開口部の両端部にテーパ部が形成される。
Next, the compound semiconductor device according to the fourth embodiment of the present invention will be described with reference to FIGS. 19 to 21. The structure of the MIM capacitor is the same as that of the first embodiment except for the structure of the MIM capacitor. I will explain only. As shown in FIG. 19A, the
次いで、図19(b)に示すように、レジストパターン61,62とともに、その上に堆積した、Ti/Pt/Au膜63をリフトオフにより除去することによってテーパ部を有する周辺下部電極64が形成される。次いで、CVD法を用いて厚さが300nmのHfSiO膜40を堆積する。次いで、図19(c)に示すように、直径が20μmのレジストパターン65を設けて、HfSiO膜40の露出部をエッチングする。
Next, as shown in FIG. 19B, the peripheral
次いで、図20(d)に示すように、レジストパターン65を除去したのち、プラズマCVD法を用いて厚さが243nmのSiN膜45を堆積する。次いで、図20(e)に示すように、SiN膜45の突出部を囲む開口部を有するレジストパターン66を設け、レジストパターン66をマスクとしてCF4を用いたドライエッチングによりSiN膜45の突出部をエッチングする。この時、SiN膜45の表面がHfSiO膜40の上面とほぼ面一になるようにする。
Next, as shown in FIG. 20D, after removing the resist
次いで、図21(f)に示すように、レジストパターン66を除去したのち、新たにレジストパターン47とレジストパターン48による二層レジストパターンを形成する。この時、上層のレジストパターン48が横方向に突出して庇状部を有するレジストパターンとする。次いで、スパッタ法を用いて全面にTi/Pt/Au膜49を堆積する。ここでは、Ti膜の膜厚を50nmとし、Pt膜の膜厚を100nmとし、Au膜の膜厚を50nmとする。
Next, as shown in FIG. 21 (f), after removing the resist
次いで、図21(g)に示すように、レジストパターン47,48とともに、その上に堆積した、Ti/Pt/Au膜49をリフトオフにより除去することによって上部電極50が形成される。
Next, as shown in FIG. 21G, the
本発明の実施例4においては、周辺下部電極64の端部をテーパ状にしているので、ステップ状に変化する場合と比べて膜厚変化が緩やかになり、周辺下部電極64の端部における電界集中を緩和することができる。それによって耐圧をより向上することが可能になる。
In Example 4 of the present invention, since the end portion of the peripheral
次に、図22を参照して、本発明の実施例5の化合物半導体装置を説明するが、MIMキャパシタのキャパシタ誘電体膜をSiN膜のみで形成した以外は上記の実施例4と同様であるので、MIMキャパシタの構造のみ図示する。図22に示すように、直径20μmの中央部の誘電体膜を厚さが300nmのSiN膜67で形成するとともに、周辺部のキャパシタ誘電体膜を厚さが173nmのSiN膜45で形成する。
Next, a compound semiconductor device according to Example 5 of the present invention will be described with reference to FIG. 22, which is the same as Example 4 except that the capacitor dielectric film of the MIM capacitor is formed of only a SiN film. Therefore, only the structure of the MIM capacitor is illustrated. As shown in FIG. 22, the central dielectric film having a diameter of 20 μm is formed with a
この実施例5においては、中心部を従来構造のキャパシタに比べて1.5倍の厚さの300nmのSiN膜67で形成しているので。従来構造のキャパシタに比べて耐圧を向上することができる。また、周辺部のSiN膜45は、同じ平面積で同じ容量を維持するために200nmより薄い173nmにしているが、周辺部での破壊は生じにくいので耐圧に問題はない。また、キャパシタ誘電体膜を従来と同様にSiN膜のみで形成しているので、原料ガスやエッチングガスは一種類で良く、製造が容易になる。
In the fifth embodiment, the central portion is formed of the 300
ここで、実施例1乃至実施例5を含む本発明の実施の形態に関して、以下の付記を付す。
(付記1)第1電極と、前記第1電極の中心部に設けられた第1誘電体膜と、前記第1誘電体膜の周囲を囲んで設けられた前記第1誘電体膜より小さい膜厚と前記第1誘電体膜より小さいか或いは同じ比誘電率とを有する第2誘電体膜と、前記第1誘電体膜を覆い、前記第2誘電体膜の少なくとも一部を覆った第2電極と、前記第1電極と前記第2電極との間に設けられた第3電極とを有することを特徴とするキャパシタ。
(付記2)前記第3電極は前記第1電極と接していることを特徴とする付記1に記載のキャパシタ。
(付記3)前記第1誘電体膜は比誘電率が10.0以上であり、前記第2の誘電体膜は比誘電率が10.0未満であることを特徴とする付記1または付記2に記載のキャパシタ。
(付記4)前記第1誘電体膜と前記第2誘電体膜とは、比誘電率が10.0未満の同じ誘電体膜であることを特徴とする付記1または付記2に記載のキャパシタ。
(付記5)前記第3電極が、前記第2誘電体膜と前記第1電極との間に設けられていることを特徴とする付記1乃至付記4のいずれか1に記載のキャパシタ。
(付記6)前記第3電極が、前記第2の誘電体膜と前記第2電極との間に設けられていることを特徴とする付記1乃至付記4のいずれか1に記載のキャパシタ。
(付記7)前記第3電極が、前記第2電極と一体形成されていることを特徴とする付記6に記載のキャパシタ。
(付記8)前記第3電極は前記第1誘電体膜から離れるにつれて、膜厚が大きくなる部分を含むことを特徴とする付記1乃至付記4のいずれか1項に記載のキャパシタ。
(付記9)前記比誘電率が10.0以上の誘電体膜が、HfSiO、HfSiON、HfO2、Y2O3、HfAlON、ZrO2、Hf3N4、Zr3N4、TiO2或いはTa2O5のいずれかであることを特徴とする付記1乃至付記7のいずれか1に記載のキャパシタ。
(付記10)前記比誘電率が10.0未満の誘電体膜が、Si3N4或いはSiONのいずれかであることを特徴とする付記1乃至付記9のいずれか1に記載のキャパシタ。
(付記11)半導体基体と、前記半導体基体上に設けられたキャパシタとを有し、前記キャパシタは、第1電極と、前記第1電極の中心部に設けられた第1誘電体膜と、前記第1誘電体膜の周囲を囲んで設けられた前記第1誘電体膜より小さい膜厚と前記第1誘電体膜より小さいか或いは同じ比誘電率とを有する第2誘電体膜と、前記第1誘電体膜を覆い、前記第2誘電体膜の少なくとも一部を覆った第2電極と、前記第1電極と前記第2電極との間に設けられた第3電極とを有することを特徴とする半導体装置。
(付記12)前記第2誘電体膜が、前記半導体基体に設けられた素子部上に延在していることを特徴とする付記11に記載の半導体装置。
(付記13)前記素子部は、抵抗、トランジスタ、インダクタのうちの少なくとも1つであることを特徴とする付記12に記載の半導体装置。
(付記14)絶縁膜上に第1電極を形成する工程と、前記第1電極の中心部に第1誘電体膜を設ける工程と、前記第1誘電体膜の周囲を囲むように前記第1誘電体膜より小さい膜厚と前記第1誘電体膜より小さいか或いは同じ比誘電率とを有する第2誘電体膜を設ける工程と、前記第1誘電体膜を覆い且つ前記第2誘電体膜の少なくとも一部を第2電極で覆う工程と、前記第1電極または前記第2電極との間に第3電極を設ける工程とを有することを特徴とするキャパシタの製造方法。
(付記15)半導体基体上に絶縁膜を介して第1電極を設ける工程と、前記第1電極の中心部に第1誘電体膜を設ける工程と、前記第1誘電体膜の周囲を囲むように前記第1誘電体膜より小さい膜厚と前記第1誘電体膜より小さいか或いは同じ比誘電率とを有する第2誘電体膜を設ける工程と、前記第1誘電体膜を覆い且つ前記第2誘電体膜の少なくとも一部を第2電極で覆う工程と、前記第1電極または前記第2電極との間に第3電極を設ける工程とを有することを特徴とする半導体装置の製造方法。
Here, the following supplementary notes are attached to the embodiments of the present invention including Examples 1 to 5.
(Appendix 1) A first electrode, a first dielectric film provided at the center of the first electrode, and a film smaller than the first dielectric film provided surrounding the first dielectric film A second dielectric film having a thickness and a relative dielectric constant smaller than or equal to the first dielectric film; a second dielectric film covering the first dielectric film; and a second dielectric film covering at least a part of the second dielectric film. A capacitor comprising: an electrode; and a third electrode provided between the first electrode and the second electrode.
(Supplementary note 2) The capacitor according to
(Supplementary Note 3) The
(Supplementary note 4) The capacitor according to
(Supplementary note 5) The capacitor according to any one of
(Supplementary note 6) The capacitor according to any one of
(Additional remark 7) The said 3rd electrode is integrally formed with the said 2nd electrode, The capacitor of Additional remark 6 characterized by the above-mentioned.
(Supplementary note 8) The capacitor according to any one of
(Supplementary Note 9) The dielectric film having a relative dielectric constant of 10.0 or more is HfSiO, HfSiON, HfO 2 , Y 2 O 3 , HfAlON, ZrO 2 , Hf 3 N 4, Zr 3 N 4 , TiO 2 or Ta 2. The capacitor according to any one of
(Supplementary note 10) The capacitor according to any one of
(Supplementary Note 11) A semiconductor substrate and a capacitor provided on the semiconductor substrate, wherein the capacitor includes a first electrode, a first dielectric film provided in a central portion of the first electrode, and the capacitor A second dielectric film having a thickness smaller than the first dielectric film and surrounding the first dielectric film and having a relative dielectric constant smaller than or equal to the first dielectric film; And a second electrode covering at least a part of the second dielectric film, and a third electrode provided between the first electrode and the second electrode. A semiconductor device.
(Additional remark 12) The said 2nd dielectric film is extended on the element part provided in the said semiconductor base | substrate, The semiconductor device of
(Supplementary note 13) The semiconductor device according to
(Supplementary Note 14) A step of forming a first electrode on the insulating film, a step of providing a first dielectric film at the center of the first electrode, and the first dielectric film so as to surround the first dielectric film Providing a second dielectric film having a thickness smaller than that of the dielectric film and having a relative dielectric constant smaller than or equal to that of the first dielectric film; and covering the first dielectric film and the second dielectric film A method of manufacturing a capacitor comprising: a step of covering at least a part of the first electrode with a second electrode; and a step of providing a third electrode between the first electrode and the second electrode.
(Supplementary Note 15) A step of providing a first electrode on a semiconductor substrate via an insulating film, a step of providing a first dielectric film at the center of the first electrode, and surrounding the first dielectric film Providing a second dielectric film having a film thickness smaller than the first dielectric film and a relative dielectric constant smaller than or equal to the first dielectric film, covering the first dielectric film and A method for manufacturing a semiconductor device, comprising: a step of covering at least a part of a two-dielectric film with a second electrode; and a step of providing a third electrode between the first electrode and the second electrode.
1 半導体基体
2 素子分離領域
3 素子部
4 絶縁膜
5 層間絶縁膜
6 層間絶縁膜
10 キャパシタ
11 第1電極
12 第3電極
13 第1誘電体膜
14 第2誘電体膜
15 第2電極
21 シリコン基板
22 AlNバッファ層
23 i型GaN電子走行層
24 n型AlGaN電子供給層
25 n型GaNキャップ層
26 素子分離領域
27 レジストパターン
28 Ti/Al膜
29 ソース電極
30 ドレイン電極
31 SiN膜
32 レジストパターン
33 開口部
34 Ni/Au膜
35 ゲート電極
36 層間絶縁膜
37 レジストパターン
38,43,49,53,57,63 Ti/Pt/Au膜
39 下部電極
40 HfSiO膜
41,65 レジストパターン
42,52 レジストパターン
44,64 周辺下部電極
45 SiN膜
46,66 レジストパターン
47,55 レジストパターン
48,56 レジストパターン
50,58,60 上部電極
51,59 層間絶縁膜
54 周辺上部電極
61 レジストパターン
62 レジストパターン
67 SiN膜
71 下地絶縁膜
72 下部電極
73 SiN膜
74 上部電極
75 破壊部
76 high−k膜
DESCRIPTION OF
Claims (10)
前記第1電極の中心部に設けられた第1誘電体膜と、
前記第1誘電体膜の周囲を囲んで設けられた前記第1誘電体膜より小さい膜厚と前記第1誘電体膜より小さいか或いは同じ比誘電率とを有する第2誘電体膜と、
前記第1誘電体膜を覆い、前記第2誘電体膜の少なくとも一部を覆った第2電極と、
前記第1電極と前記第2電極との間に設けられた第3電極と
を有することを特徴とするキャパシタ。 A first electrode;
A first dielectric film provided at the center of the first electrode;
A second dielectric film having a thickness smaller than the first dielectric film provided around the first dielectric film and a relative dielectric constant smaller than or equal to the first dielectric film;
A second electrode covering the first dielectric film and covering at least a part of the second dielectric film;
A capacitor having a third electrode provided between the first electrode and the second electrode.
前記半導体基体上に設けられたキャパシタとを有し、
前記キャパシタは、
第1電極と、
前記第1電極の中心部に設けられた第1誘電体膜と、
前記第1誘電体膜の周囲を囲んで設けられた前記第1誘電体膜より小さい膜厚と前記第1誘電体膜より小さいか或いは同じ比誘電率とを有する第2誘電体膜と、
前記第1誘電体膜を覆い、前記第2誘電体膜の少なくとも一部を覆った第2電極と、
前記第1電極と前記第2電極との間に設けられた第3電極と
を有することを特徴とする半導体装置。 A semiconductor substrate;
A capacitor provided on the semiconductor substrate;
The capacitor is
A first electrode;
A first dielectric film provided at the center of the first electrode;
A second dielectric film having a thickness smaller than the first dielectric film provided around the first dielectric film and a relative dielectric constant smaller than or equal to the first dielectric film;
A second electrode covering the first dielectric film and covering at least a part of the second dielectric film;
A semiconductor device comprising: a third electrode provided between the first electrode and the second electrode.
前記第1電極の中心部に第1誘電体膜を設ける工程と、
前記第1誘電体膜の周囲を囲むように前記第1誘電体膜より小さい膜厚と前記第1誘電体膜より小さいか或いは同じ比誘電率とを有する第2誘電体膜を設ける工程と、
前記第1誘電体膜を覆い且つ前記第2誘電体膜の少なくとも一部を第2電極で覆う工程と、
前記第1電極と前記第2電極との間に第3電極を設ける工程と
を有することを特徴とするキャパシタの製造方法。 Forming a first electrode on the insulating film;
Providing a first dielectric film at the center of the first electrode;
Providing a second dielectric film having a thickness smaller than the first dielectric film and a relative dielectric constant smaller than or equal to the first dielectric film so as to surround the first dielectric film;
Covering the first dielectric film and covering at least part of the second dielectric film with a second electrode;
And a step of providing a third electrode between the first electrode and the second electrode.
前記第1電極の中心部に第1誘電体膜を設ける工程と、
前記第1誘電体膜の周囲を囲むように前記第1誘電体膜より小さい膜厚と前記第1誘電体膜より小さいか或いは同じ比誘電率とを有する第2誘電体膜を設ける工程と、
前記第1誘電体膜を覆い且つ前記第2誘電体膜の少なくとも一部を第2電極で覆う工程と、
前記第1電極と前記第2電極との間に第3電極を設ける工程と
を有することを特徴とする半導体装置の製造方法。 Providing a first electrode on the semiconductor substrate via an insulating film;
Providing a first dielectric film at the center of the first electrode;
Providing a second dielectric film having a thickness smaller than the first dielectric film and a relative dielectric constant smaller than or equal to the first dielectric film so as to surround the first dielectric film;
Covering the first dielectric film and covering at least part of the second dielectric film with a second electrode;
And a step of providing a third electrode between the first electrode and the second electrode.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015135108A JP2017017272A (en) | 2015-07-06 | 2015-07-06 | Capacitor, semiconductor device, manufacturing method of capacitor, and manufacturing method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2015135108A JP2017017272A (en) | 2015-07-06 | 2015-07-06 | Capacitor, semiconductor device, manufacturing method of capacitor, and manufacturing method of semiconductor device |
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JP2017017272A true JP2017017272A (en) | 2017-01-19 |
Family
ID=57831022
Family Applications (1)
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JP2015135108A Pending JP2017017272A (en) | 2015-07-06 | 2015-07-06 | Capacitor, semiconductor device, manufacturing method of capacitor, and manufacturing method of semiconductor device |
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Country | Link |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11476187B2 (en) | 2018-05-21 | 2022-10-18 | Denso Corporation | Semiconductor device having capacitor on substrate |
-
2015
- 2015-07-06 JP JP2015135108A patent/JP2017017272A/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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US11476187B2 (en) | 2018-05-21 | 2022-10-18 | Denso Corporation | Semiconductor device having capacitor on substrate |
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