JP2017017272A

JP2017017272A - Capacitor, semiconductor device, manufacturing method of capacitor, and manufacturing method of semiconductor device

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Publication number: JP2017017272A
Application number: JP2015135108A
Authority: JP
Inventors: 菜緒子倉橋; Naoko Kurahashi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2015-07-06
Filing date: 2015-07-06
Publication date: 2017-01-19

Abstract

PROBLEM TO BE SOLVED: To provide a capacitor, a semiconductor device, a manufacturing method of a capacitor, and a manufacturing method of a semiconductor device, in which withstand voltage is improved by suppressing the occurrence of a problem of coverage without increasing an area of a capacitor.SOLUTION: A capacitor includes: a first electrode; a first dielectric film provided at the central portion of the first electrode; a second dielectric film provided to surround the periphery of the first dielectric film and having a film thickness thinner than that of the first dielectric film and a dielectric constant lower than or the same as that of the first dielectric film; and a second electrode covering the first dielectric film and also covering at least a part of the second dielectric film. In addition, a third electrode is provided between the first electrode and the second electrode.SELECTED DRAWING: Figure 1

Description

本発明は、キャパシタ、半導体装置、キャパシタの製造方法及び半導体装置の製造方法に関し、例えば、ＧａＮ系ＨＥＭＴ（高電子移動度トランジスタ）などの高周波・高出力デバイスに用いられる高耐圧・高信頼性を有するキャパシタ、半導体装置、キャパシタの製造方法及び半導体装置の製造方法に関する。 The present invention relates to a capacitor, a semiconductor device, a method for manufacturing a capacitor, and a method for manufacturing a semiconductor device. For example, the high breakdown voltage and high reliability used in a high-frequency / high-power device such as a GaN-based HEMT (high electron mobility transistor). The present invention relates to a capacitor, a semiconductor device, a capacitor manufacturing method, and a semiconductor device manufacturing method.

ＧａＮ系ＨＥＭＴなどの高周波・高出力デバイスでは、高周波特性と共に、今後予想される動作電圧の増加などに対応するべくより高耐圧・高信頼性なデバイスの研究開発が進められている。様々なデバイス要素のうち、ＭＭＩＣ（ＭｏｎｏｌｉｔｈｉｃＭｉｃｒｏｗａｖｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）などで用いられているＭＩＭ（Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ）キャパシタにおいても同様に耐圧や信頼性の向上が求められている（例えば、特許文献１参照）。 In high-frequency / high-power devices such as GaN-based HEMTs, research and development of devices with higher withstand voltage and higher reliability are being promoted to cope with the expected increase in operating voltage as well as high-frequency characteristics. Among various device elements, MIM (Metal-Insulator-Metal) capacitors used in MMICs (Monolithic Microwave Integrated Circuits) and the like are similarly required to have improved breakdown voltage and reliability (for example, Patent Document 1). reference).

ＭＩＭキャパシタの基本的な構造は、電極と電極の間に絶縁体を挟んだものであり、一般的には、下部電極／誘電体膜／上部電極を順次縦方向に積層し、上面から見た形状が矩形や円形となるように形成している。 The basic structure of an MIM capacitor is an electrode in which an insulator is sandwiched between electrodes. Generally, a lower electrode / dielectric film / upper electrode are sequentially stacked in the vertical direction and viewed from above. The shape is formed to be rectangular or circular.

しかしながら、この形状を用いた場合、キャパシタに高電圧を印加した時の破壊状況として、キャパシタの上部から見たときの内側の中心付近が破壊する確率が比較的高いという問題があるので、この様子を図２３を参照して説明する。図２３は従来構造のキャパシタの問題点の説明図であり、図２３（ａ）は平面図であり、図２３（ｂ）は図２３（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。 However, when this shape is used, there is a problem that the probability of destruction near the inner center when viewed from the top of the capacitor is relatively high as a destruction situation when a high voltage is applied to the capacitor. Will be described with reference to FIG. FIG. 23 is an explanatory view of the problem of the conventional capacitor, FIG. 23 (a) is a plan view, and FIG. 23 (b) is taken along the alternate long and short dash line connecting AA 'in FIG. 23 (a). It is sectional drawing.

図２３(ｂ)に一例を示すように、従来構造のキャパシタは、下地絶縁膜７１上に下部電極７２／ＳｉＮ膜７３／上部電極７４の積層構造を有している。なお、図においては、誘電体膜としてＳｉＮ膜を用いた平面形状が円形のキャパシタを例に説明している。この従来構図のキャパシタにおいては、図２３（ａ）に示すように、破壊が生じた場合に、中心部に破壊部７５が発生する。これは、誘電体膜であるＳｉＮ膜７３に存在するピンホール（欠陥）により電流のリークパスができてしまうことや、キャパシタの誘電体中心部に電界がより集中するのではないかといった推測がなされている。 As shown in FIG. 23B, the capacitor having the conventional structure has a laminated structure of a lower electrode 72 / SiN film 73 / upper electrode 74 on a base insulating film 71. In the figure, a capacitor having a circular planar shape using a SiN film as a dielectric film is described as an example. In the capacitor of this conventional composition, as shown in FIG. 23A, when a breakdown occurs, a breakdown part 75 is generated at the center. This is presumed that a current leak path is formed by pinholes (defects) existing in the SiN film 73 as a dielectric film, and that the electric field is more concentrated in the center of the dielectric of the capacitor. ing.

特開２０１４−１２０７３２号公報JP 2014-120732 A

このような問題を回避するために、誘電体膜を厚くする手法が多く用いられるので、その事情を図２４を参照して説明する。図２４は耐圧向上手段の説明図であり、図２４（ａ）は従来構造のキャパシタの断面図であり、図２４（ｂ）は従来構造のキャパシタと同じ誘電体膜を用いて同じ容量としたキャパシタの断面図である。また、図２４（ｃ）は、従来構造のキャパシタと同じ平面積及び同じ容量を有するｈｉｇｈ−ｋ膜を用いたキャパシタの断面図である。 In order to avoid such a problem, a method of increasing the thickness of the dielectric film is often used, and the circumstances will be described with reference to FIG. FIG. 24 is an explanatory diagram of a withstand voltage improving means, FIG. 24 (a) is a cross-sectional view of a conventional capacitor, and FIG. 24 (b) has the same capacitance using the same dielectric film as the conventional capacitor. It is sectional drawing of a capacitor. FIG. 24C is a cross-sectional view of a capacitor using a high-k film having the same plane area and the same capacitance as a conventional capacitor.

図２４（ｂ）に示すように、従来構造のキャパシタと同じ誘電体膜を用いて容量を維持した状態で誘電体膜を厚くすると、キャパシタの面積が増大してしまうことになる。即ち、キャパシタの容量Ｃは、ε_０を真空の誘電率、εを誘電体膜の比誘電率、Ｓをキャパシタの平面積、ｄを誘電体膜の膜厚とすると、
Ｃ＝ε_０×ε×Ｓ／ｄで表される。したがって、例えば、ＳｉＮ膜７３の膜厚ｄを従来の構造のキャパシタの膜厚ｄの１．５倍にすると、面積Ｓが１．５倍になり、したがって、直径Ｒは（１．５）^１／２にする必要がある。このように、キャパシタの平面積が増大するとキャパシタのレイアウトが困難になり、延いてはチップ面積の増大につながる。 As shown in FIG. 24B, if the dielectric film is thickened while maintaining the capacitance using the same dielectric film as that of the conventional capacitor, the area of the capacitor increases. That is, the capacitance C of the capacitor is as follows: ε ₀ is the dielectric constant of vacuum, ε is the relative dielectric constant of the dielectric film, S is the plane area of the capacitor, and d is the film thickness of the dielectric film.
C = ε ₀ × ε × S / d. Therefore, for example, when the film thickness d of the SiN film 73 is 1.5 times the film thickness d of the capacitor having the conventional structure, the area S is 1.5 times, and thus the diameter R is (1.5) ^{1. / 2} is required. As described above, when the plane area of the capacitor increases, the layout of the capacitor becomes difficult, which leads to an increase in the chip area.

一方、図２４（ｃ）に示すように、ｈｉｇｈ−ｋ膜７６を用いた場合には、平面積Ｓ及び容量Ｃ維持したままでキャパシタを構成することができる。しかし、この場合のｈｉｇｈ−ｋ膜７６の膜厚は従来構造のキャパシタの膜厚ｄの（ε_{ｈｉｇｈ−ｋ}／ε_ＳｉＮ）倍にする必要がある。例えば、ＳｉＮ膜７３の比誘電率を７．０、ｈｉｇｈ−ｋ膜７６の比誘電率を１５とすると、キャパシタの膜厚は２.１５倍（≒１５／７）になる。このように、膜厚が２倍以上に増大すると、段差に起因して後プロセス工程におけるカバレッジの問題が発生することになり、ＭＭＩＣ用デバイスに適用することが困難となる懸念がある。 On the other hand, as shown in FIG. 24C, when the high-k film 76 is used, the capacitor can be configured while maintaining the plane area S and the capacitance C. However, the film thickness of the high-k film 76 in this case needs to be (ε _high-k / ε _SiN ) times the film thickness d of the conventional capacitor. For example, if the relative permittivity of the SiN film 73 is 7.0 and the relative permittivity of the high-k film 76 is 15, the capacitor thickness is 2.15 times (≈15 / 7). As described above, when the film thickness is increased by a factor of two or more, a problem of coverage in a post-process step occurs due to a step, and there is a concern that it may be difficult to apply to a device for MMIC.

したがって、半導体装置において、キャパシタの面積を増大することなく且つカバレッジの問題の発生を抑制して耐圧を向上することを目的とする。 Accordingly, an object of the present invention is to improve the breakdown voltage without increasing the area of the capacitor and suppressing the occurrence of a coverage problem in the semiconductor device.

開示する一観点からは、第１電極と、前記第１電極の中心部に設けられた第１誘電体膜と、前記第１誘電体膜の周囲を囲んで設けられた前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜と、前記第１誘電体膜を覆い、前記第２誘電体膜の少なくとも一部を覆った第２電極と、前記第１電極と前記第２電極との間に設けられた第３電極とを有することを特徴とするキャパシタが提供される。 From one aspect to be disclosed, the first dielectric film provided around the periphery of the first dielectric film, the first dielectric film provided at the center of the first electrode, and the first dielectric film. A second dielectric film having a smaller film thickness and a dielectric constant smaller than or equal to the first dielectric film; and covering the first dielectric film and covering at least a part of the second dielectric film. There is provided a capacitor comprising: a second electrode; and a third electrode provided between the first electrode and the second electrode.

また、開示する別の観点からは、半導体基体と、前記半導体基体上に設けられたキャパシタとを有し、前記キャパシタは、第１電極と、前記第１電極の中心部に設けられた第１誘電体膜と、前記第１誘電体膜の周囲を囲んで設けられた前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜と、前記第１誘電体膜を覆い、前記第２誘電体膜の少なくとも一部を覆った第２電極と、前記第１電極と前記第２電極との間に設けられた第３電極とを有することを特徴とする半導体装置が提供される。 According to another aspect of the disclosure, the semiconductor substrate includes a semiconductor substrate and a capacitor provided on the semiconductor substrate, and the capacitor is provided with a first electrode and a first electrode provided at a central portion of the first electrode. A second dielectric having a dielectric film, a thickness smaller than the first dielectric film provided surrounding the first dielectric film, and a relative dielectric constant smaller than or equal to the first dielectric film; A body electrode; a second electrode that covers the first dielectric film and covers at least a portion of the second dielectric film; and a third electrode provided between the first electrode and the second electrode A semiconductor device is provided.

また、開示するさらに別の観点からは、絶縁膜上に第１電極を形成する工程と、前記第１電極の中心部に第１誘電体膜を設ける工程と、前記第１誘電体膜の周囲を囲むように前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜を設ける工程と、前記第１誘電体膜を覆い且つ前記第２誘電体膜の少なくとも一部を第２電極で覆う工程と、前記第１電極と前記第２電極との間に第３電極を設ける工程とを有することを特徴とするキャパシタの製造方法が提供される。 According to still another aspect of the disclosure, a step of forming a first electrode on an insulating film, a step of providing a first dielectric film at the center of the first electrode, and a periphery of the first dielectric film Providing a second dielectric film having a thickness smaller than that of the first dielectric film and a relative dielectric constant smaller than or equal to the first dielectric film, and covering the first dielectric film. And manufacturing a capacitor comprising: a step of covering at least a part of the second dielectric film with a second electrode; and a step of providing a third electrode between the first electrode and the second electrode. A method is provided.

また、開示するさらに別の観点からは、半導体基体上に絶縁膜を介して第１電極を設ける工程と、前記第１電極の中心部に第１誘電体膜を設ける工程と、前記第１誘電体膜の周囲を囲むように前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜を設ける工程と、前記第１誘電体膜を覆い且つ前記第２誘電体膜の少なくとも一部を第２電極で覆う工程と、前記第１電極と前記第２電極との間に第３電極を設ける工程とを有することを特徴とする半導体装置の製造方法が提供される。 From another viewpoint to be disclosed, a step of providing a first electrode on a semiconductor substrate via an insulating film, a step of providing a first dielectric film at the center of the first electrode, and the first dielectric Providing a second dielectric film having a thickness smaller than the first dielectric film and a relative dielectric constant smaller than or equal to the first dielectric film so as to surround the periphery of the body film; and the first dielectric A step of covering a body film and covering at least a part of the second dielectric film with a second electrode; and a step of providing a third electrode between the first electrode and the second electrode. A method of manufacturing a semiconductor device is provided.

開示のキャパシタ、半導体装置、キャパシタの製造方法及び半導体装置の製造方法によれば、キャパシタの面積を増大することなく且つカバレッジの問題の発生を抑制して耐圧を向上することが可能になる。 According to the disclosed capacitor, semiconductor device, capacitor manufacturing method, and semiconductor device manufacturing method, the breakdown voltage can be improved without increasing the area of the capacitor and suppressing the occurrence of a coverage problem.

本発明の実施の形態のキャパシタを備えた半導体装置の説明図である。It is explanatory drawing of the semiconductor device provided with the capacitor of embodiment of this invention. 本発明の実施におけるキャパシタ構造の説明図である。It is explanatory drawing of the capacitor structure in implementation of this invention. 本発明の実施例１の化合物半導体装置の説明図である。It is explanatory drawing of the compound semiconductor device of Example 1 of this invention. 本発明の実施例１の化合物半導体装置の製造工程の途中までの説明図である。It is explanatory drawing to the middle of the manufacturing process of the compound semiconductor device of Example 1 of this invention. 本発明の実施例１の化合物半導体装置の製造工程の図４以降の途中までの説明図である。It is explanatory drawing to the middle after FIG. 4 of the manufacturing process of the compound semiconductor device of Example 1 of this invention. 本発明の実施例１の化合物半導体装置の製造工程の図５以降の途中までの説明図である。It is explanatory drawing to the middle after FIG. 5 of the manufacturing process of the compound semiconductor device of Example 1 of this invention. 本発明の実施例１の化合物半導体装置の製造工程の図６以降の途中までの説明図である。It is explanatory drawing to the middle after FIG. 6 of the manufacturing process of the compound semiconductor device of Example 1 of this invention. 本発明の実施例１の化合物半導体装置の製造工程の図７以降の途中までの説明図である。It is explanatory drawing to the middle after FIG. 7 of the manufacturing process of the compound semiconductor device of Example 1 of this invention. 本発明の実施例１の化合物半導体装置の製造工程の図８以降の途中までの説明図である。It is explanatory drawing to the middle after FIG. 8 of the manufacturing process of the compound semiconductor device of Example 1 of this invention. 本発明の実施例１の化合物半導体装置の製造工程の図９以降の途中までの説明図である。It is explanatory drawing to the middle after FIG. 9 of the manufacturing process of the compound semiconductor device of Example 1 of this invention. 本発明の実施例１の化合物半導体装置の製造工程の図１０以降の途中までの説明図である。It is explanatory drawing to the middle after FIG. 10 of the manufacturing process of the compound semiconductor device of Example 1 of this invention. 本発明の実施例１の化合物半導体装置の製造工程の図１１以降の説明図である。It is explanatory drawing after FIG. 11 of the manufacturing process of the compound semiconductor device of Example 1 of this invention. 本発明の実施例２の化合物半導体装置の説明図である。It is explanatory drawing of the compound semiconductor device of Example 2 of this invention. 本発明の実施例２の化合物半導体装置の製造工程の途中までの説明図である。It is explanatory drawing to the middle of the manufacturing process of the compound semiconductor device of Example 2 of this invention. 本発明の実施例２の化合物半導体装置の製造工程の図１４以降の途中までの説明図である。It is explanatory drawing to the middle after FIG. 14 of the manufacturing process of the compound semiconductor device of Example 2 of this invention. 本発明の実施例２の化合物半導体装置の製造工程の図１５以降の途中までの説明図である。It is explanatory drawing to the middle after FIG. 15 of the manufacturing process of the compound semiconductor device of Example 2 of this invention. 本発明の実施例２の化合物半導体装置の製造工程の図１６以降の説明図である。FIG. 17 is an explanatory diagram after FIG. 16 of the manufacturing process of the compound semiconductor device of Example 2 of the present invention. 本発明の実施例３の化合物半導体装置の説明図である。It is explanatory drawing of the compound semiconductor device of Example 3 of this invention. 本発明の実施例４の化合物半導体装置の製造工程の途中までの説明図である。It is explanatory drawing to the middle of the manufacturing process of the compound semiconductor device of Example 4 of this invention. 本発明の実施例４の化合物半導体装置の製造工程の図１９以降の途中までの説明図である。It is explanatory drawing to the middle after FIG. 19 of the manufacturing process of the compound semiconductor device of Example 4 of this invention. 本発明の実施例４の化合物半導体装置の製造工程の図２０以降の説明図である。It is explanatory drawing after FIG. 20 of the manufacturing process of the compound semiconductor device of Example 4 of this invention. 本発明の実施例５の化合物半導体装置の説明図である。It is explanatory drawing of the compound semiconductor device of Example 5 of this invention. 従来構造のキャパシタの問題点の説明図である。It is explanatory drawing of the problem of the capacitor of a conventional structure. 耐圧向上手段の説明図である。It is explanatory drawing of a pressure | voltage resistant improvement means.

ここで、図１及び図２を参照して、本発明の実施の形態のキャパシタ及び半導体装置を説明する。図１は、本発明の実施の形態のキャパシタを備えた半導体装置の説明図であり、図１(ａ)は、要部断面図であり、図１(ｂ)はキャパシタの拡大断面図である。本発明の実施の形態の半導体装置は、半導体基体（ｓｅｍｉｃｏｎｄｕｃｔｏｒｂｏｄｙ）１上に、絶縁膜４を介してキャパシタ１０を設けている。なお、図においては、絶縁膜４上に素子部３を保護する層間絶縁膜５等が設けられている。 Here, with reference to FIG.1 and FIG.2, the capacitor and semiconductor device of embodiment of this invention are demonstrated. FIG. 1 is an explanatory view of a semiconductor device including a capacitor according to an embodiment of the present invention, FIG. 1 (a) is a cross-sectional view of a main part, and FIG. 1 (b) is an enlarged cross-sectional view of the capacitor. . In the semiconductor device according to the embodiment of the present invention, a capacitor 10 is provided on a semiconductor body 1 with an insulating film 4 interposed therebetween. In the figure, an interlayer insulating film 5 or the like for protecting the element portion 3 is provided on the insulating film 4.

半導体基体１は、シリコン基板自体でも良いし、シリコン基板、ＧａＮ基板、ＳｉＣ基板或いはサファイヤ基板上にＧａＮ系半導体層を積層した積層基体、或いは、ＧａＡｓ基板やＩｎＰ基板上にIII-Ｖ族化合物半導体層を積層した積層基体等を用いる。この半導体基体１には、素子分離領域２が設けられ、この素子分離領域２で囲まれた素子部３にはＨＥＭＴ等のトランジスタ、抵抗、インダクタの少なくとも１つの素子が設けられている。なお、素子分離領域２は、Ａｒ等のイオンを注入して形成しても良いし、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）構造で形成しても良い。 The semiconductor substrate 1 may be a silicon substrate itself, a laminated substrate in which a GaN-based semiconductor layer is laminated on a silicon substrate, GaN substrate, SiC substrate or sapphire substrate, or a III-V group compound semiconductor on a GaAs substrate or InP substrate. A laminated substrate or the like in which layers are laminated is used. The semiconductor substrate 1 is provided with an element isolation region 2, and an element part 3 surrounded by the element isolation region 2 is provided with at least one element such as a transistor such as a HEMT, a resistor, and an inductor. The element isolation region 2 may be formed by implanting ions such as Ar, or may be formed by an STI (Shallow Trench Isolation) structure.

このキャパシタ１０は、第１電極１１の中心部に第１誘電体膜１３が配置されるとともに、この第１誘電体膜１３の周囲を囲むように第１誘電体膜１３より膜厚の小さな第２誘電体膜１４が設けられている。この第１誘電体膜１３を覆うとともに、第２誘電体膜１４の少なくとも一部を覆うように第２電極１５が設けられている。第１誘電体膜１３の比誘電率は、第２誘電体膜１４の比誘電率より大きいか或いは同じにする。 In the capacitor 10, a first dielectric film 13 is disposed at the center of the first electrode 11, and a first film having a thickness smaller than that of the first dielectric film 13 is formed so as to surround the first dielectric film 13. A two-dielectric film 14 is provided. A second electrode 15 is provided to cover the first dielectric film 13 and to cover at least a part of the second dielectric film 14. The relative dielectric constant of the first dielectric film 13 is greater than or equal to the relative dielectric constant of the second dielectric film 14.

また、第１誘電体膜１３と第２誘電体膜１４の膜厚差を補償するように第３電極１２を設けており、それにより、第１誘電体膜１３の下底面或いは上底面と第２誘電体膜１３の下底面或いは上底面を面一にして、キャパシタ１０の上面を平坦にする。 Further, the third electrode 12 is provided so as to compensate for the difference in film thickness between the first dielectric film 13 and the second dielectric film 14, whereby the lower or upper bottom surface of the first dielectric film 13 and the first The lower surface or upper surface of the dielectric film 13 is flush with the upper surface of the capacitor 10.

第３電極１２は、第２誘電体膜１４の下底面に接するように設けても良い。この場合、第３電極１２の第１誘電体膜１３に近接する側においてテーパ構造を有するようにしても良い。テーパ構造を設けることで、第１電極１１と第３電極１２との全体構造が、階段状に変化する構造から緩やかに膜厚が変化する構造になるので、電界を緩和することが可能になり、それにより耐圧を高めることが可能になる。なお、テーパ構造を形成するためには、庇状構造を有する多層レジストパターンを用いて斜め方向から第３電極１２となる導電材料をスパッタ或いは真空蒸着すれば良い。 The third electrode 12 may be provided in contact with the lower bottom surface of the second dielectric film 14. In this case, the third electrode 12 may have a taper structure on the side close to the first dielectric film 13. By providing the taper structure, the overall structure of the first electrode 11 and the third electrode 12 changes from a structure that changes stepwise to a structure in which the film thickness changes gradually, so that the electric field can be relaxed. This makes it possible to increase the breakdown voltage. In order to form the taper structure, a conductive material that becomes the third electrode 12 may be sputtered or vacuum-deposited from an oblique direction using a multilayer resist pattern having a saddle-like structure.

或いは、第３電極は、第２誘電体膜１４の上底面に接するように設けても良い。この場合には、第３電極を第２電極１５と同時に一体形成しても良い。 Alternatively, the third electrode may be provided in contact with the upper bottom surface of the second dielectric film 14. In this case, the third electrode may be integrally formed simultaneously with the second electrode 15.

第１誘電体膜１３を比誘電率が１０．０以上の誘電体膜とし、第２誘電体膜１４を比誘電率が１０．０未満の誘電体膜とする。但し、場合によっては、第１誘電体膜１３と第２誘電体膜１４を比誘電率が１０．０未満の同じ誘電体膜としても良い。なお、１０．０以上の比誘電率は、高誘電体の比誘電率の典型的な値である。 The first dielectric film 13 is a dielectric film having a relative dielectric constant of 10.0 or more, and the second dielectric film 14 is a dielectric film having a relative dielectric constant of less than 10.0. However, in some cases, the first dielectric film 13 and the second dielectric film 14 may be the same dielectric film having a relative dielectric constant of less than 10.0. A relative dielectric constant of 10.0 or more is a typical value of the relative dielectric constant of a high dielectric material.

図１(ｂ)に示すように、キャパシタ全体に平面積（πＲ_２ ^２／４）を従来キャパシタの平面積と同じにした状態で、中央部に設ける第１誘電体膜１３の膜厚ｄ_１を従来構造のキャパシタの誘電体膜の厚さより厚くすることによって、耐圧を向上することが可能になる。例えば、第１誘電体膜１３の膜厚ｄ_１を従来構造のキャパシタの誘電体膜の厚さより１００ｎｍ程度厚くすることによって、耐圧を１００Ｖ以上高めることが可能になる。 As shown in FIG. 1 (b), in a state where the plane area on the entire capacitor of (πR _{2 ^2/4)} were the same as the plane area of the conventional capacitor, the film thickness d ₁ of the first dielectric layer 13 provided on the central portion By making this thicker than the thickness of the dielectric film of the capacitor having the conventional structure, the breakdown voltage can be improved. For example, the breakdown voltage can be increased by 100 V or more by making the film thickness d ₁ of the first dielectric film 13 about 100 nm thicker than the thickness of the dielectric film of the capacitor having the conventional structure.

この場合、従来構造と同じ容量を維持するためには、第１誘電体膜１３の厚さをあまり厚くしない場合には、第２誘電体膜１４の膜厚も従来構造のキャパシタの誘電体膜の厚さより厚くすれば良く、周辺部の耐圧も向上することができる。或いは、第２誘電体膜１４の膜厚を従来構造のキャパシタの誘電体膜の厚さと同じにした場合には、従来構造と同じ容量を維持するためには第２誘電体膜１４の平面積、したがって、全体の直径Ｒ_２を従来のキャパシタより小さくすれば良く、キャパシタの占有面積を低減することができる。 In this case, in order to maintain the same capacity as that of the conventional structure, when the thickness of the first dielectric film 13 is not so large, the thickness of the second dielectric film 14 is also the dielectric film of the capacitor having the conventional structure. The withstand voltage of the peripheral portion can be improved. Alternatively, when the thickness of the second dielectric film 14 is the same as the thickness of the dielectric film of the capacitor having the conventional structure, the plane area of the second dielectric film 14 is maintained in order to maintain the same capacitance as that of the conventional structure. , therefore, the overall diameter R ₂ may be smaller than the conventional capacitor, it is possible to reduce the area occupied by the capacitor.

比誘電率が１０．０以上の誘電体膜としては、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＯ_２、Ｙ_２Ｏ_３、ＨｆＡｌＯＮ、ＺｒＯ_２、Ｈｆ_３Ｎ_４、Ｚｒ_３Ｎ_４、ＴｉＯ_２或いはＴａ_２Ｏ_５のいずれかを用いることが望ましい。また、比誘電率が１０．０未満の誘電体膜としては、ＳｉＮ（Ｓｉ_３Ｎ_４）或いはＳｉＯＮのいずれかが望ましい。 Examples of the dielectric film having a relative dielectric constant of 10.0 or more include HfSiO, HfSiON, HfO ₂ , Y ₂ O ₃ , HfAlON, ZrO ₂ , Hf ₃ N ₄ , Zr ₃ N ₄ , TiO ₂ or Ta ₂ O ₅ . It is desirable to use either one. As the dielectric film having a relative dielectric constant of less than 10.0, either SiN (Si ₃ N ₄ ) or SiON is desirable.

いずれの誘電体膜構造であっても、同じ平面積で同じ容量を維持するためには、従来構造のキャパシタより厚くなるので、ステップカバレッジを良好にするために、第２誘電体膜１４を半導体基体１に設けられた素子部３上に延在させることが望ましい。このように、第２誘電体膜１４を半導体基体１に設けられた素子部３上に延在させることにより、段差に起因して層間絶縁膜６に亀裂が入るなどにより不純物が浸透して、低耐圧を引き起こす懸念を回避することが可能になる。 In any dielectric film structure, in order to maintain the same capacitance with the same plane area, it is thicker than a capacitor having a conventional structure. Therefore, in order to improve the step coverage, the second dielectric film 14 is made of a semiconductor. It is desirable to extend on the element part 3 provided in the base | substrate 1. FIG. In this way, by extending the second dielectric film 14 on the element portion 3 provided on the semiconductor substrate 1, impurities penetrate due to a crack in the interlayer insulating film 6 due to a step, It is possible to avoid a concern that causes a low breakdown voltage.

このような構造を形成するためには、半導体基体１上に絶縁膜４（５）を介して第１電極１１を設け、第１電極１１の中心部に第１誘電体膜１３を設ける。次いで、第１誘電体膜１３の周囲を囲むように第１誘電体膜１３より小さい膜厚と第１誘電体膜１３より小さいか或いは同じ比誘電率とを有する第２誘電体膜１４を設ける。次いで、第１誘電体膜１３を覆い且つ第２誘電体膜１４の少なくとも一部を第２電極１４で覆う。この時、第１電極１１と第２電極１５との間に第３電極１２を設ければ良い。 In order to form such a structure, the first electrode 11 is provided on the semiconductor substrate 1 via the insulating film 4 (5), and the first dielectric film 13 is provided at the center of the first electrode 11. Next, a second dielectric film 14 having a thickness smaller than that of the first dielectric film 13 and a relative dielectric constant smaller than or equal to that of the first dielectric film 13 is provided so as to surround the periphery of the first dielectric film 13. . Next, the first dielectric film 13 is covered, and at least a part of the second dielectric film 14 is covered with the second electrode 14. At this time, the third electrode 12 may be provided between the first electrode 11 and the second electrode 15.

図２は、本発明の実施の形態におけるキャパシタ構造の説明図であり、図２(ａ)は従来構造のキャパシタの断面図であり、図２(ｂ)乃至図２(ｄ)は実施の形態のキャパシタの断面図である。ここで、具体的に数値評価するために、第１誘電体膜１３の比誘電率を１５とし、第２誘電体膜１４の比誘電率を計算を簡単にするために５と仮定する。 FIG. 2 is an explanatory diagram of a capacitor structure according to an embodiment of the present invention, FIG. 2 (a) is a cross-sectional view of a capacitor having a conventional structure, and FIGS. 2 (b) to 2 (d) are embodiments. It is sectional drawing of the capacitor of. Here, for specific numerical evaluation, it is assumed that the relative dielectric constant of the first dielectric film 13 is 15, and the relative dielectric constant of the second dielectric film 14 is 5 to simplify the calculation.

まず、図２(ａ)に示すように、全体をＳｉＮ膜で構成した場合、全体の直径をｒ_１を３０μｍとし、第１誘電体膜に相当する中央部部分の直径Ｒ_１を２０μｍとし、膜厚ｄ_１を２００ｎｍとする。この場合の容量Ｃは、中央部の容量が９．７３×１０^−１４Ｆとなり、周辺部の容量は１２．２×１０^−１４Ｆとなり、全体で、約２１．９×１０^−１４Ｆとなる。 First, as shown in FIG. 2 (a), case where the whole of SiN film, the overall diameter and the r ₁ and 30 [mu] m, the diameter R ₁ of the central portion corresponding to the first dielectric film and 20 [mu] m, the film thickness _{d 1} and 200nm. In this case, the capacitance C is 9.73 × 10 ⁻¹⁴ F in the central portion and 12.2 × 10 ⁻¹⁴ F in the peripheral portion, which is about 21.9 × 10 ⁻¹⁴ F as a whole. Become.

図２(ｂ)に示すように、平面積及び容量を維持した状態で、直径がＲ_１の中央部のみを等価な容量となる厚さＤ_１の第１誘電体膜１３に置き換える。この場合のＤ_１は約４２７ｎｍとなり、約２．１４倍の厚さになる。しかし、第２誘電体膜１４を素子部(３)へ延在させて層間絶縁膜として用いることによって、段差を解消することが可能になる。 As shown in FIG. 2B, in the state where the plane area and the capacitance are maintained, only the central portion of the diameter R ₁ is replaced with the first dielectric film 13 having the thickness D ₁ which is an equivalent capacitance. In this case, D ₁ is about 427 nm, which is about 2.14 times the thickness. However, the step can be eliminated by extending the second dielectric film 14 to the element portion (3) and using it as an interlayer insulating film.

図２(ｃ)に示すように、平面積及び容量を維持した状態で全体の厚さＤ_２をあまり厚くしないためには、第１誘電体膜１３による容量の増加を、周辺部の第２誘電体膜１４の膜厚ｄ_２を従来構造より増加させて第２誘電体膜１４による容量を低下させれば良い。例えば、Ｄ_２＝３００ｎｍとした場合には、ｄ_２≒０．２４３ｎｍにすれば良い。なお、この場合には、段差は図２(ｂ)に比べて小さくなるため、必ずしも、第２誘電体膜１４を素子部(３)に延在させる必要はない。 As shown in FIG. 2 (c), in order not to excessively increase the total thickness D ₂ while maintaining the planar area and volume, an increase in the capacity of the first dielectric film 13, the second peripheral portion the thickness d ₂ of the dielectric film 14 it is sufficient to reduce the capacity of the second dielectric film 14 is increased from the conventional structure. For example, when D ₂ = 300 nm, d ₂ ≈0.243 nm may be set. In this case, since the step is smaller than that in FIG. 2B, it is not always necessary to extend the second dielectric film 14 to the element portion (3).

図２(ｄ)に示すように、平面積及び容量を維持した状態で全体の厚さＤ_２をあまり厚くせず、且つ、第２誘電体膜１４の膜厚ｄ_１を維持するためには、第２誘電体膜１４の平面積、したがって、全体の直径ｒ_２を小さくすれば良い。例えば、ｄ_１＝２００ｎｍとした場合には、ｒ_２≒２７．２μｍにすれば良く、キャパシタの占有面積を低減することが可能になる。なお、ここでは、キャパシタの平面形状を円形として説明したが、正方形や長方形等の形状でも同じである。なお、ここでは、半導体装置に搭載するＭＩＭキャパシタとして説明しているが、半導体装置とは関係ないキャパシタとしても良いものである。 As shown in FIG. 2D, in order to maintain the film thickness d ₁ of the second dielectric film 14 without increasing the overall thickness D ₂ while maintaining the plane area and the capacity. , the plane area of the second dielectric film 14, therefore, may be reduced overall diameter r _2. For example, when d ₁ = 200 nm, r ₂ ≈27.2 μm may be set, and the occupied area of the capacitor can be reduced. Here, the planar shape of the capacitor has been described as circular, but the same applies to shapes such as a square and a rectangle. Note that although the MIM capacitor mounted on the semiconductor device is described here, the capacitor may be unrelated to the semiconductor device.

次に、図３乃至図１２を参照して、本発明の実施例１の化合物半導体装置を説明する。図３は、本発明の実施例１の化合物半導体装置の説明図であり、図３(ａ)は要部断面図であり、図３(ｂ)はＭＩＭキャパシタの拡大図である。本発明の実施例１の化合物半導体装置は、半導体基体上に、ＳｉＮ膜３１及び層間絶縁膜３６を介してＭＩＭキャパシタが設けられている。 Next, a compound semiconductor device according to Example 1 of the present invention will be described with reference to FIGS. FIG. 3 is an explanatory diagram of the compound semiconductor device according to the first embodiment of the present invention, FIG. 3 (a) is a cross-sectional view of the main part, and FIG. 3 (b) is an enlarged view of the MIM capacitor. In the compound semiconductor device of Example 1 of the present invention, the MIM capacitor is provided on the semiconductor substrate via the SiN film 31 and the interlayer insulating film 36.

半導体基体は、シリコン基板２１上にＡｌＮバッファ層２２を介して、ｉ型ＧａＮ電子走行層２３、ｎ型ＡｌＧａＮ電子供給層２４及びｎ型ＧａＮキャップ層２５を順次積層した積層構造を有している。素子分離領域２６を形成して素子形成を設け、この素子形成領域においてｎ型ＧａＮキャップ層２５上にゲート電極３５を設けるとともにゲート電極３５を挟んでソース電極２９及びドレイン電極３０を設けてＨＥＭＴを形成している。なお、ゲート構造としてはゲートリセス構造を用いても良い。 The semiconductor substrate has a laminated structure in which an i-type GaN electron transit layer 23, an n-type AlGaN electron supply layer 24, and an n-type GaN cap layer 25 are sequentially laminated on a silicon substrate 21 via an AlN buffer layer 22. . An element isolation region 26 is formed to provide element formation. In this element formation region, a gate electrode 35 is provided on the n-type GaN cap layer 25, and a source electrode 29 and a drain electrode 30 are provided with the gate electrode 35 interposed therebetween, and an HEMT is formed. Forming. Note that a gate recess structure may be used as the gate structure.

ＭＩＭキャパシタは、下部電極３９の中心部にｈｉｇｈ−ｋ膜としてＨｆＳｉＯ膜４０を設けるとともに、ＨｆＳｉＯ膜４０の周囲を囲むように周辺下部電極４４を設け、この周辺下部電極４４上にＳｉＮ膜４５を設ける。このＨｆＳｉＯ膜４０とＳｉＮ膜４５の表面が面一になるようにしたのち、上部電極５０を設け、全体を層間絶縁膜５１で覆う。この時、ＳｉＮ膜４５をＨＥＭＴを形成した素子形成領域に延在させて層間絶縁膜として用いる。 In the MIM capacitor, an HfSiO film 40 is provided as a high-k film at the center of the lower electrode 39, a peripheral lower electrode 44 is provided so as to surround the HfSiO film 40, and an SiN film 45 is formed on the peripheral lower electrode 44. Provide. After the surfaces of the HfSiO film 40 and the SiN film 45 are flush with each other, an upper electrode 50 is provided and the whole is covered with an interlayer insulating film 51. At this time, the SiN film 45 is extended to the element formation region where the HEMT is formed and used as an interlayer insulating film.

本発明の実施例１においては、図３(ｂ)に示すように、ＨｆＳｉＯ膜４０の直径Ｒ_１を２０μｍとし、厚さｄ_１を３００ｎｍとする。また、全体の直径Ｒ_２を３０μｍとし、ＳｉＮ膜４５の厚さｄ_２を２４３ｎｍとする。このような構成により、約２×１０^−１３Ｆの容量を有するＭＩＭキャパシタとなる。 In Example 1 of the present invention, as shown in FIG. 3B, the diameter R ₁ of the HfSiO film 40 is 20 μm and the thickness d ₁ is 300 nm. Further, the entire diameter R _{2 is set} to 30 μm, and the thickness d ₂ of the SiN film 45 is set to 243 nm. With such a configuration, an MIM capacitor having a capacity of about 2 × 10 ⁻¹³ F is obtained.

次に、図４乃至図１２を参照して、本発明の実施例１の化合物半導体装置の製造工程を説明する。まず、図４(ａ)に示すように、シリコン基板２１上に、ＭＯＶＰＥ法（有機金属気相成長法）を用いて、厚さが２００ｎｍのＡｌＮバッファ層２２を形成する。引き続いて、厚さが１μｍのｉ型ＧａＮ電子走行層２３、厚さが３０ｎｍでＳｉ濃度が５×１０^１８ｃｍ^−３のｎ型ＡｌＧａＮ電子供給層２４、及び、厚さが５ｎｍでＳｉ濃度が５×１０^１８ｃｍ^−３のｎ型ＧａＮキャップ層２５を順次成長させる。この時、ｉ型ＧａＮ電子走行層２３のｎ型ＡｌＧａＮ電子供給層２４との界面近傍に２次元電子ガス層が形成される。 Next, with reference to FIGS. 4 to 12, a manufacturing process of the compound semiconductor device of Example 1 of the present invention will be described. First, as shown in FIG. 4A, an AlN buffer layer 22 having a thickness of 200 nm is formed on a silicon substrate 21 by using a MOVPE method (metal organic chemical vapor deposition method). Subsequently, an i-type GaN electron transit layer 23 having a thickness of 1 μm, an n-type AlGaN electron supply layer 24 having a thickness of 30 nm and an Si concentration of 5 × 10 ¹⁸ cm ⁻³ , and an Si concentration of 5 nm in thickness. The 5 × 10 ¹⁸ cm ⁻³ n-type GaN cap layer 25 is sequentially grown. At this time, a two-dimensional electron gas layer is formed in the vicinity of the interface between the i-type GaN electron transit layer 23 and the n-type AlGaN electron supply layer 24.

この時の、成長条件としては、ＡｌＮを成長させる場合には、原料ガスとしてトリメチルアルミニウム（ＴＭＡｌ）ガス及びアンモニア（ＮＨ_３）ガスの混合ガスを用いる。ＧａＮを成長させる場合には、原料ガスとしてトリメチルガリウム（ＴＭＧａ）ガス及びＮＨ_３ガスの混合ガスを用いる。ＡｌＧａＮを成長させる場合には、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス、及びＮＨ_３ガスの混合ガスを用いる。共通原料であるＮＨ_３ガスの流量は、１００ｓｃｃｍ〜１００００ｓｃｃｍ程度とする。また、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ程度、成長温度は１０００℃〜１２００℃程度とする。また、ｎ型ＡｌＧａＮ電子供給層２４及びｎ型ＧａＮキャップ層２５を成長させる場合には、不純物源としてシラン(ＳｉＨ_４)ガスを用いる。 As growth conditions at this time, when AlN is grown, a mixed gas of trimethylaluminum (TMAl) gas and ammonia (NH ₃ ) gas is used as a source gas. When growing GaN, a mixed gas of trimethylgallium (TMGa) gas and NH ₃ gas is used as a source gas. When growing AlGaN, a mixed gas of TMAl gas, TMGa gas, and NH ₃ gas is used as a source gas. The flow rate of NH ₃ gas, which is a common raw material, is about 100 sccm to 10000 sccm. The growth pressure is about 50 Torr to 300 Torr, and the growth temperature is about 1000 ° C. to 1200 ° C. Further, when the n-type AlGaN electron supply layer 24 and the n-type GaN cap layer 25 are grown, silane (SiH ₄ ) gas is used as an impurity source.

次いで、図４(ｂ)に示すように、アルゴン（Ａｒ）をイオン注入することによって、素子分離領域２６を形成し、この素子分離領域２６で囲まれた領域を素子形成領域とする。 Next, as shown in FIG. 4B, argon (Ar) is ion-implanted to form an element isolation region 26, and a region surrounded by the element isolation region 26 is defined as an element formation region.

次いで、図４(ｃ)に示すように、ソース・ドレイン電極形成用の開口部を有するリフトオフ用のレジストパターン２７を設けたのち、スパッタ法を用いて、Ｔｉ／Ａｌ膜２８を堆積する。ここでは、Ｔｉ膜の膜厚を２０ｎｍとし、Ａｌ膜の膜厚を２００ｎｍとする。 Next, as shown in FIG. 4C, a lift-off resist pattern 27 having openings for forming source / drain electrodes is provided, and then a Ti / Al film 28 is deposited by sputtering. Here, the thickness of the Ti film is 20 nm, and the thickness of the Al film is 200 nm.

次いで、図５(ｄ)に示すように、レジストパターン２７とともに、その上に堆積したＴｉ／Ａｌ膜２８をリフトオフにより除去することによって、ソース電極２９及びドレイン電極３０が形成される。次いで、図５(ｅ)に示すように、プラズマＣＶＤ法を用いて、全面に表面保護膜となる厚さが４０ｎｍの窒化膜３１を設ける。 Next, as shown in FIG. 5D, the source electrode 29 and the drain electrode 30 are formed by removing the Ti / Al film 28 deposited thereon together with the resist pattern 27 by lift-off. Next, as shown in FIG. 5E, a nitride film 31 having a thickness of 40 nm serving as a surface protective film is provided on the entire surface by plasma CVD.

次いで、図５(ｆ)に示すように、ゲート開口部３３を有するレジストパターン３２を設けて、ゲート開口部３３に露出するＳｉＮ膜２５をＣＦ_４を用いたドライエッチングにより選択的に除去する。 Next, as shown in FIG. 5F, a resist pattern 32 having a gate opening 33 is provided, and the SiN film 25 exposed in the gate opening 33 is selectively removed by dry etching using CF ₄ .

引き続いて、図６(ｇ)に示すように、スパッタ法により、Ｎｉ／Ａｕ膜３４を堆積する。ここでは、Ｎｉ膜の厚さを３０ｎｍとし、Ａｕ膜の厚さを４００ｎｍとする。次いで、図６(ｈ)に示すように、レジストパターン３２とともに、その上に堆積した、Ｎｉ／Ａｕ膜３４をリフトオフにより除去することによってゲート電極３５が形成される。次いで、図６(ｉ)に示すように、ＣＶＤ法を用いて素子部を保護する層間絶縁膜３６として厚さが１００ｎｍのＳｉＮ膜を堆積する。 Subsequently, as shown in FIG. 6G, a Ni / Au film 34 is deposited by sputtering. Here, the thickness of the Ni film is 30 nm, and the thickness of the Au film is 400 nm. Next, as shown in FIG. 6H, the gate electrode 35 is formed by removing the Ni / Au film 34 deposited thereon together with the resist pattern 32 by lift-off. Next, as shown in FIG. 6I, a SiN film having a thickness of 100 nm is deposited as an interlayer insulating film 36 for protecting the element portion by using the CVD method.

次いで、図７(ｊ)に示すように、下部電極用の開口部を有するレジストパターン３７を設けたのち、スパッタ法を用いてＴｉ／Ｐｔ／Ａｕ膜３８を堆積する。ここでは、Ｔｉ膜の膜厚を５０ｎｍとし、Ｐｔ膜の膜厚を１００ｎｍとし、Ａｕ膜の膜厚を５０ｎｍとする。 Next, as shown in FIG. 7 (j), after providing a resist pattern 37 having an opening for the lower electrode, a Ti / Pt / Au film 38 is deposited by sputtering. Here, the thickness of the Ti film is 50 nm, the thickness of the Pt film is 100 nm, and the thickness of the Au film is 50 nm.

次いで、図７(ｋ)に示すように、レジストパターン３７とともに、その上に堆積した、Ｔｉ／Ｐｔ／Ａｕ膜３８をリフトオフにより除去することによって下部電極３９が形成される。次いで、減圧化学気相成長法（ＬＰＣＶＤ法）を用いて厚さが、３００ｎｍのＨｆＳｉＯ膜４７を堆積する。この成膜工程においては、Ｈｆ源として（ｔ−Ｃ_４Ｈ_９Ｏ）_４Ｈｆを用い、Ｓｉ源としてＳｉ_２Ｈ_６を用い、Ｏ源としてＯ_２を用い、キャリアガスとしてＮ_２ガスを用いて成膜する。 Next, as shown in FIG. 7 (k), the lower electrode 39 is formed by removing the Ti / Pt / Au film 38 deposited thereon together with the resist pattern 37 by lift-off. Next, a 300 nm thick HfSiO film 47 is deposited by using a low pressure chemical vapor deposition method (LPCVD method). In the film forming step, using the _{_{_{(t-C 4 H 9 O}}} ) 4 Hf as Hf source, using _Si 2 _{H 6} as a source of Si, and _{O 2} is used as O source, using _{N 2} gas as a carrier gas To form a film.

次いで、図８（ｌ）に示すように、直径(Ｒ_１)が２０μｍのレジストパターン４１を設けて、ＨｆＳｉＯ膜４０の露出をエッチングして、キャパシタ誘電体膜の中心部とする。次いで、図８(ｍ)に示すように、レジストパターン４１を除去したのち、新たなレジストパターン４２を設け、次いで、全体の膜厚が５７ｎｍとなるようにＴｉ／Ｐｔ／Ａｕ膜４３を堆積する。 Next, as shown in FIG. 8L, a resist pattern 41 having a diameter (R ₁ ) of 20 μm is provided, and the exposure of the HfSiO film 40 is etched to form the central portion of the capacitor dielectric film. Next, as shown in FIG. 8 (m), after removing the resist pattern 41, a new resist pattern 42 is provided, and then a Ti / Pt / Au film 43 is deposited so that the total film thickness becomes 57 nm. .

次いで、図９(ｎ)に示すように、レジストパターン４２とともに、その上に堆積した、Ｔｉ／Ｐｔ／Ａｕ膜４３をリフトオフにより除去することによって周辺下部電極４４が形成される。次いで、図９(ｏ)に示すように、プラズマＣＶＤ法を用いて厚さが２４３ｎｍのＳｉＮ膜４５を堆積する。 Next, as shown in FIG. 9 (n), the peripheral lower electrode 44 is formed by removing the Ti / Pt / Au film 43 deposited thereon together with the resist pattern 42 by lift-off. Next, as shown in FIG. 9 (o), a SiN film 45 having a thickness of 243 nm is deposited by plasma CVD.

次いで、図１０(ｐ)に示すように、ＳｉＮ膜４５の突出部を囲む開口部を有するレジストパターン４６を設ける。次いで、図１０(ｑ)に示すように、レジストパターン４６をマスクとしてＣＦ_４を用いたドライエッチングによりＳｉＮ膜４５の突出部をエッチングして、ＳｉＮ膜４５の表面がＨｆＳｉＯ膜４０の上面とほぼ面一になるようにする。 Next, as shown in FIG. 10P, a resist pattern 46 having an opening surrounding the protruding portion of the SiN film 45 is provided. Next, as shown in FIG. 10 (q), the protruding portion of the SiN film 45 is etched by dry etching using CF ₄ using the resist pattern 46 as a mask, so that the surface of the SiN film 45 is substantially the same as the upper surface of the HfSiO film 40. Try to be flush.

次いで、図１１(ｒ)に示すように、レジストパターン４６を除去したのち、新たにレジストパターン４７とレジストパターン４８による二層レジストパターンを形成する。この時、上層のレジストパターン４８が横方向に突出して庇状部を有するレジストパターンとする。 Next, as shown in FIG. 11 (r), after removing the resist pattern 46, a two-layer resist pattern is newly formed by the resist pattern 47 and the resist pattern 48. At this time, the resist pattern 48 in the upper layer protrudes in the horizontal direction to form a resist pattern having a hook-shaped portion.

次いで、図１１(ｓ)に示すように、スパッタ法を用いて全面にＴｉ／Ｐｔ／Ａｕ膜４９を堆積する。ここでは、Ｔｉ膜の膜厚を５０ｎｍとし、Ｐｔ膜の膜厚を１００ｎｍとし、Ａｕ膜の膜厚を５０ｎｍとする。 Next, as shown in FIG. 11 (s), a Ti / Pt / Au film 49 is deposited on the entire surface by sputtering. Here, the thickness of the Ti film is 50 nm, the thickness of the Pt film is 100 nm, and the thickness of the Au film is 50 nm.

次いで、図１２(ｔ)に示すように、レジストパターン４７，４８とともに、その上に堆積した、Ｔｉ／Ｐｔ／Ａｕ膜４９をリフトオフにより除去することによって上部電極５０が形成される。次いで、図１２(ｕ)に示すように、ＣＶＤ法を用いて全面に層間絶縁膜５１となるＳｉＯ_２膜を堆積することによって、本発明の実施例１の化合物半導体装置の基本構造が完成する。なお、図示は省略するものの、下部電極３９及び上部電極５０には配線が接続されており、所定の回路を形成している。 Next, as shown in FIG. 12 (t), the upper electrode 50 is formed by removing the Ti / Pt / Au film 49 deposited thereon together with the resist patterns 47 and 48 by lift-off. Next, as shown in FIG. 12 (u), the basic structure of the compound semiconductor device of Example 1 of the present invention is completed by depositing a SiO ₂ film to be the interlayer insulating film 51 on the entire surface by using the CVD method. . Although illustration is omitted, wiring is connected to the lower electrode 39 and the upper electrode 50 to form a predetermined circuit.

本発明の実施例１においては、キャパシタ誘電体膜の中央部を高誘電率膜で形成しているので、ＳｉＮ膜の場合に比べて厚く形成することができ、ＭＩＭキャパシタの耐圧を向上することができる。また、周辺キャパシタ誘電体膜となるＳｉＮ膜４５を素子形成領域まで延在させて層間絶縁膜の一部としているので、表面段差を少なくすることででき、カバレッジを良好にすることができる。 In the first embodiment of the present invention, since the center portion of the capacitor dielectric film is formed of a high dielectric constant film, it can be formed thicker than the SiN film, and the breakdown voltage of the MIM capacitor can be improved. Can do. In addition, since the SiN film 45 serving as the peripheral capacitor dielectric film is extended to the element formation region to be a part of the interlayer insulating film, the surface step can be reduced and the coverage can be improved.

次に、図１３乃至図１７を参照して、本発明の実施例２の化合物半導体装置を説明するが、この実施例２ではＨｆＳｉＯ膜とＳｉＮ膜の膜厚差を補う周辺電極を周辺上部電極として設けたもので、基本的な製造工程等は上記の実施例１と同様である。図１３は、本発明の実施例２の化合物半導体装置の説明図であり、図１３(ａ)は要部断面図であり、図１３(ｂ)はＭＩＭキャパシタの拡大図である。本発明の実施例２の化合物半導体装置は、半導体基体上に、ＳｉＮ膜３１及び層間絶縁膜３６を介してＭＩＭキャパシタが設けられている。 Next, a compound semiconductor device according to Example 2 of the present invention will be described with reference to FIGS. 13 to 17. In Example 2, the peripheral electrode that compensates for the film thickness difference between the HfSiO film and the SiN film is used as the peripheral upper electrode. The basic manufacturing process and the like are the same as those in the first embodiment. FIG. 13 is an explanatory diagram of a compound semiconductor device according to a second embodiment of the present invention, FIG. 13 (a) is a cross-sectional view of the main part, and FIG. 13 (b) is an enlarged view of the MIM capacitor. In the compound semiconductor device of Example 2 of the present invention, the MIM capacitor is provided on the semiconductor substrate via the SiN film 31 and the interlayer insulating film 36.

実施例２のＭＩＭキャパシタは、下部電極３９の中心部にｈｉｇｈ−ｋ膜としてＨｆＳｉＯ膜４０を設けるとともに、ＨｆＳｉＯ膜４０の周囲を囲むようにＳｉＮ膜４５を設ける。ＳｉＮ膜４５の上面に周辺上部電極５４を設けて、ＨｆＳｉＯ膜４０と周辺上部電極５４の表面が面一になるようにしたのち、上部電極５０を設け、全体を層間絶縁膜５１で覆う。この時も、ＳｉＮ膜４５をＨＥＭＴを形成した素子形成領域に延在させて層間絶縁膜として用いる。 In the MIM capacitor of the second embodiment, an HfSiO film 40 is provided as a high-k film at the center of the lower electrode 39 and an SiN film 45 is provided so as to surround the HfSiO film 40. After the peripheral upper electrode 54 is provided on the upper surface of the SiN film 45 so that the surfaces of the HfSiO film 40 and the peripheral upper electrode 54 are flush with each other, the upper electrode 50 is provided and the whole is covered with the interlayer insulating film 51. Also at this time, the SiN film 45 is extended to the element formation region where the HEMT is formed and used as an interlayer insulating film.

本発明の実施例２においても、図１３(ｂ)に示すように、ＨｆＳｉＯ膜４０の直径Ｒ_１を２０μｍとし、厚さｄ_１を３００ｎｍとする。また、全体の直径Ｒ_２を３０μｍとし、ＳｉＮ膜４５の厚さｄ_２を２４３ｎｍとする。このような構成により、約２×１０^−１３Ｆの容量を有するＭＩＭキャパシタとなる。 Also in Example 2 of the present invention, as shown in FIG. 13B, the diameter R ₁ of the HfSiO film 40 is 20 μm and the thickness d ₁ is 300 nm. Further, the entire diameter R _{2 is set} to 30 μm, and the thickness d ₂ of the SiN film 45 is set to 243 nm. With such a configuration, an MIM capacitor having a capacity of about 2 × 10 ⁻¹³ F is obtained.

次に、図１４乃至図１７を参照して、本発明の実施例２の化合物半導体装置の製造工程を説明する。まず、図１４(ａ)に示すように、上記の実施例１の図８(ｌ)までの工程と同様の工程で、下部電極３９の中央部に厚さが、３００ｎｍで、直径が２０μｍのＨｆＳｉＯ膜４０を形成する。次いで、図１４(ｂ)に示すように、プラズマＣＶＤ法を用いて厚さが２４３ｎｍのＳｉＮ膜４５を堆積する。 Next, with reference to FIGS. 14 to 17, a manufacturing process of the compound semiconductor device of Example 2 of the present invention will be described. First, as shown in FIG. 14A, in the same process as the process up to FIG. 8L of the first embodiment, a thickness of 300 nm and a diameter of 20 μm are formed in the central portion of the lower electrode 39. An HfSiO film 40 is formed. Next, as shown in FIG. 14B, a SiN film 45 having a thickness of 243 nm is deposited by plasma CVD.

次いで、図１５(ｃ)に示すように、ＳｉＮ膜４５の突出部を囲む開口部を有するレジストパターン４６を設ける。次いで、図１５(ｄ)に示すように、レジストパターン４６をマスクとしてＣＦ_４を用いたドライエッチングによりＳｉＮ膜４５の突出部をエッチングして、ＳｉＮ膜４５の露出表面を平坦化する。 Next, as shown in FIG. 15C, a resist pattern 46 having an opening surrounding the protruding portion of the SiN film 45 is provided. Next, as shown in FIG. 15D, the protruding portion of the SiN film 45 is etched by dry etching using CF ₄ using the resist pattern 46 as a mask to flatten the exposed surface of the SiN film 45.

次いで、図１６（ｅ）に示すように、レジストパターン４６を除去したのち、直径が２０μｍと３０μｍの間のドーナツ状の開口部を有する新たなレジストパターン５２を設け、次いで、全体の膜厚が５７ｎｍとなるようにＴｉ／Ｐｔ／Ａｕ膜５３を堆積する。次いで、図１６(ｆ)に示すように、レジストパターン５２とともに、その上に堆積した、Ｔｉ／Ｐｔ／Ａｕ膜５３をリフトオフにより除去することによって周辺上部電極５４が形成される Next, as shown in FIG. 16 (e), after removing the resist pattern 46, a new resist pattern 52 having a donut-shaped opening having a diameter between 20 μm and 30 μm is provided. A Ti / Pt / Au film 53 is deposited to 57 nm. Next, as shown in FIG. 16 (f), the peripheral upper electrode 54 is formed by removing the Ti / Pt / Au film 53 deposited thereon together with the resist pattern 52 by lift-off.

次いで、図１７(ｇ)に示すように、新たにレジストパターン５５とレジストパターン５６による二層レジストパターンを形成する。この時、上層のレジストパターン５６が横方向に突出して庇状部を有するレジストパターンとする。次いで、スパッタ法を用いて全面にＴｉ／Ｐｔ／Ａｕ膜５７を堆積する。ここでは、Ｔｉ膜の膜厚を５０ｎｍとし、Ｐｔ膜の膜厚を１００ｎｍとし、Ａｕ膜の膜厚を５０ｎｍとする。 Next, as shown in FIG. 17G, a two-layer resist pattern is newly formed by the resist pattern 55 and the resist pattern 56. At this time, the resist pattern 56 in the upper layer protrudes in the lateral direction to form a resist pattern having a hook-shaped portion. Next, a Ti / Pt / Au film 57 is deposited on the entire surface by sputtering. Here, the thickness of the Ti film is 50 nm, the thickness of the Pt film is 100 nm, and the thickness of the Au film is 50 nm.

次いで、図１７(ｈ)に示すように、レジストパターン５５，５６とともに、その上に堆積した、Ｔｉ／Ｐｔ／Ａｕ膜５７をリフトオフにより除去することによって上部電極５８が形成される。次いで、ＣＶＤ法を用いて全面に層間絶縁膜５９となるＳｉＯ_２膜を堆積することによって、本発明の実施例２の化合物半導体装置の基本構造が完成する。なお、図示は省略するものの、下部電極３９及び上部電極５８には配線が接続されており、所定の回路を形成している。 Next, as shown in FIG. 17H, the upper electrode 58 is formed by removing the Ti / Pt / Au film 57 deposited thereon together with the resist patterns 55 and 56 by lift-off. Next, a basic structure of the compound semiconductor device of Example 2 of the present invention is completed by depositing a SiO ₂ film to be the interlayer insulating film 59 on the entire surface by using the CVD method. Although illustration is omitted, wiring is connected to the lower electrode 39 and the upper electrode 58 to form a predetermined circuit.

本発明の実施例２においても、キャパシタ誘電体膜の中央部を高誘電率膜で形成しているので、ＳｉＮ膜の場合に比べて厚く形成することができ、ＭＩＭキャパシタの耐圧を向上することができる。また、周辺キャパシタ誘電体膜となるＳｉＮ膜４５を素子形成領域まで延在させて層間絶縁膜の一部としているので、表面段差を少なくすることででき、カバレッジを良好にすることができる。 Also in the second embodiment of the present invention, since the central portion of the capacitor dielectric film is formed of a high dielectric constant film, it can be formed thicker than the SiN film, and the breakdown voltage of the MIM capacitor can be improved. Can do. In addition, since the SiN film 45 serving as the peripheral capacitor dielectric film is extended to the element formation region to be a part of the interlayer insulating film, the surface step can be reduced and the coverage can be improved.

次に、図１８を参照して本発明の実施例３の化合物半導体装置を説明するが、周辺上部電極を上部電極と同時に一体形成した以外は、上記の実施例２と同様であるので、構造のみ図示する。図１８は、本発明の実施例３の化合物半導体装置の説明図であり、図１８(ａ)は要部断面図であり、図１８(ｂ)はＭＩＭキャパシタの拡大図である。本発明の実施例３の化合物半導体装置は、半導体基体上に、ＳｉＮ膜３１及び層間絶縁膜３６を介してＭＩＭキャパシタが設けられている。 Next, the compound semiconductor device according to the third embodiment of the present invention will be described with reference to FIG. 18. The structure of the compound semiconductor device is the same as that of the second embodiment except that the peripheral upper electrode is formed integrally with the upper electrode. Only shown. FIG. 18 is an explanatory diagram of a compound semiconductor device according to a third embodiment of the present invention, FIG. 18 (a) is a cross-sectional view of the main part, and FIG. 18 (b) is an enlarged view of the MIM capacitor. In the compound semiconductor device of Example 3 of the present invention, the MIM capacitor is provided on the semiconductor substrate via the SiN film 31 and the interlayer insulating film 36.

実施例２のＭＩＭキャパシタは、下部電極３９の中心部にｈｉｇｈ−ｋ膜としてＨｆＳｉＯ膜４０を設けるとともに、ＨｆＳｉＯ膜４０の周囲を囲むようにＳｉＮ膜４５を設ける。ＳｉＮ膜４５の上面とＨｆＳｉＯ膜４０の上面を覆うように周辺上部電極と一体形成された上部電極６０を設ける。次いで、全体を層間絶縁膜５９で覆う。この時も、ＳｉＮ膜４５をＨＥＭＴを形成した素子形成領域に延在させて層間絶縁膜として用いる。上部電極を形成する際には、全面に上部電極となる導電体膜を形成したのち、ＣＭＰ（化学機械研磨)法により平坦し、エッチングにより円形パターンに加工すれば良い。 In the MIM capacitor of the second embodiment, an HfSiO film 40 is provided as a high-k film at the center of the lower electrode 39 and an SiN film 45 is provided so as to surround the HfSiO film 40. An upper electrode 60 integrally formed with the peripheral upper electrode is provided so as to cover the upper surface of the SiN film 45 and the upper surface of the HfSiO film 40. Next, the whole is covered with an interlayer insulating film 59. Also at this time, the SiN film 45 is extended to the element formation region where the HEMT is formed and used as an interlayer insulating film. When forming the upper electrode, a conductor film to be the upper electrode is formed on the entire surface, and then flattened by a CMP (Chemical Mechanical Polishing) method and processed into a circular pattern by etching.

本発明の実施例３においても、図１８(ｂ)に示すように、ＨｆＳｉＯ膜４０の直径Ｒ_１を２０μｍとし、厚さｄ_１を３００ｎｍとする。また、全体の直径Ｒ_２を３０μｍとし、ＳｉＮ膜４５の厚さｄ_２を２４３ｎｍとする。このような構成により、約２×１０^−１３Ｆの容量を有するＭＩＭキャパシタとなる。 Also in Example 3 of the present invention, as shown in FIG. 18B, the diameter R ₁ of the HfSiO film 40 is set to 20 μm and the thickness d _{1 is set} to 300 nm. Further, the entire diameter R _{2 is set} to 30 μm, and the thickness d ₂ of the SiN film 45 is set to 243 nm. With such a configuration, an MIM capacitor having a capacity of about 2 × 10 ⁻¹³ F is obtained.

本発明の実施例３においても、キャパシタ誘電体膜の中央部を高誘電率膜で形成しているので、ＳｉＮ膜の場合に比べて厚く形成することができ、ＭＩＭキャパシタの耐圧を向上することができる。また、周辺キャパシタ誘電体膜となるＳｉＮ膜４５を素子形成領域まで延在させて層間絶縁膜の一部としているので、表面段差を少なくすることででき、カバレッジを良好にすることができる。 Also in the third embodiment of the present invention, since the center portion of the capacitor dielectric film is formed of a high dielectric constant film, it can be formed thicker than the case of the SiN film, and the breakdown voltage of the MIM capacitor is improved. Can do. In addition, since the SiN film 45 serving as the peripheral capacitor dielectric film is extended to the element formation region to be a part of the interlayer insulating film, the surface step can be reduced and the coverage can be improved.

次に、図１９乃至図２１を参照して、本発明の実施例４の化合物半導体装置を説明するが、ＭＩＭキャパシタの構造以外は上記の実施例１と同様であるので、ＭＩＭキャパシタの製造工程のみを説明する。図１９(ａ)に示すように、実施例１の図７(ｊ)までの工程と同様の工程で下部電極３９を形成する。次いで、直径が２０μｍと直径が３０μｍの間のドーナツ状の開口部を有するレジストパターン６１とレジストパターン６２による二層レジストパターンを形成する。この時、上層のレジストパターン６２が横方向に突出して庇状部を有するレジストパターンとする。次いで、傾斜スパッタ法を用いて全面に全体の厚さが５７ｎｍのＴｉ／Ｐｔ／Ａｕ膜６３を堆積する。この時、レジストパターン６２が傾斜スパッタの際に影になるので開口部の両端部にテーパ部が形成される。 Next, the compound semiconductor device according to the fourth embodiment of the present invention will be described with reference to FIGS. 19 to 21. The structure of the MIM capacitor is the same as that of the first embodiment except for the structure of the MIM capacitor. I will explain only. As shown in FIG. 19A, the lower electrode 39 is formed in the same process as the process up to FIG. Next, a two-layer resist pattern is formed by the resist pattern 61 and the resist pattern 62 having a donut-shaped opening having a diameter of 20 μm and a diameter of 30 μm. At this time, the resist pattern 62 in the upper layer protrudes in the horizontal direction to form a resist pattern having a hook-shaped portion. Next, a Ti / Pt / Au film 63 having a total thickness of 57 nm is deposited on the entire surface by using an inclined sputtering method. At this time, since the resist pattern 62 becomes a shadow during the inclined sputtering, tapered portions are formed at both ends of the opening.

次いで、図１９（ｂ)に示すように、レジストパターン６１，６２とともに、その上に堆積した、Ｔｉ／Ｐｔ／Ａｕ膜６３をリフトオフにより除去することによってテーパ部を有する周辺下部電極６４が形成される。次いで、ＣＶＤ法を用いて厚さが３００ｎｍのＨｆＳｉＯ膜４０を堆積する。次いで、図１９(ｃ)に示すように、直径が２０μｍのレジストパターン６５を設けて、ＨｆＳｉＯ膜４０の露出部をエッチングする。 Next, as shown in FIG. 19B, the peripheral lower electrode 64 having a tapered portion is formed by removing the Ti / Pt / Au film 63 deposited thereon along with the resist patterns 61 and 62 by lift-off. The Next, an HfSiO film 40 having a thickness of 300 nm is deposited by CVD. Next, as shown in FIG. 19C, a resist pattern 65 having a diameter of 20 μm is provided, and the exposed portion of the HfSiO film 40 is etched.

次いで、図２０(ｄ)に示すように、レジストパターン６５を除去したのち、プラズマＣＶＤ法を用いて厚さが２４３ｎｍのＳｉＮ膜４５を堆積する。次いで、図２０(ｅ)に示すように、ＳｉＮ膜４５の突出部を囲む開口部を有するレジストパターン６６を設け、レジストパターン６６をマスクとしてＣＦ_４を用いたドライエッチングによりＳｉＮ膜４５の突出部をエッチングする。この時、ＳｉＮ膜４５の表面がＨｆＳｉＯ膜４０の上面とほぼ面一になるようにする。 Next, as shown in FIG. 20D, after removing the resist pattern 65, a SiN film 45 having a thickness of 243 nm is deposited by plasma CVD. Next, as shown in FIG. 20E, a resist pattern 66 having an opening surrounding the protruding portion of the SiN film 45 is provided, and the protruding portion of the SiN film 45 is formed by dry etching using CF ₄ using the resist pattern 66 as a mask. Etch. At this time, the surface of the SiN film 45 is made to be substantially flush with the upper surface of the HfSiO film 40.

次いで、図２１(ｆ)に示すように、レジストパターン６６を除去したのち、新たにレジストパターン４７とレジストパターン４８による二層レジストパターンを形成する。この時、上層のレジストパターン４８が横方向に突出して庇状部を有するレジストパターンとする。次いで、スパッタ法を用いて全面にＴｉ／Ｐｔ／Ａｕ膜４９を堆積する。ここでは、Ｔｉ膜の膜厚を５０ｎｍとし、Ｐｔ膜の膜厚を１００ｎｍとし、Ａｕ膜の膜厚を５０ｎｍとする。 Next, as shown in FIG. 21 (f), after removing the resist pattern 66, a two-layer resist pattern is newly formed by the resist pattern 47 and the resist pattern 48. At this time, the resist pattern 48 in the upper layer protrudes in the horizontal direction to form a resist pattern having a hook-shaped portion. Next, a Ti / Pt / Au film 49 is deposited on the entire surface by sputtering. Here, the thickness of the Ti film is 50 nm, the thickness of the Pt film is 100 nm, and the thickness of the Au film is 50 nm.

次いで、図２１(ｇ)に示すように、レジストパターン４７，４８とともに、その上に堆積した、Ｔｉ／Ｐｔ／Ａｕ膜４９をリフトオフにより除去することによって上部電極５０が形成される。 Next, as shown in FIG. 21G, the upper electrode 50 is formed by removing the Ti / Pt / Au film 49 deposited thereon together with the resist patterns 47 and 48 by lift-off.

本発明の実施例４においては、周辺下部電極６４の端部をテーパ状にしているので、ステップ状に変化する場合と比べて膜厚変化が緩やかになり、周辺下部電極６４の端部における電界集中を緩和することができる。それによって耐圧をより向上することが可能になる。 In Example 4 of the present invention, since the end portion of the peripheral lower electrode 64 is tapered, the change in film thickness becomes gradual as compared with the case where it changes stepwise, and the electric field at the end portion of the peripheral lower electrode 64 is reduced. Concentration can be eased. Thereby, the breakdown voltage can be further improved.

次に、図２２を参照して、本発明の実施例５の化合物半導体装置を説明するが、ＭＩＭキャパシタのキャパシタ誘電体膜をＳｉＮ膜のみで形成した以外は上記の実施例４と同様であるので、ＭＩＭキャパシタの構造のみ図示する。図２２に示すように、直径２０μｍの中央部の誘電体膜を厚さが３００ｎｍのＳｉＮ膜６７で形成するとともに、周辺部のキャパシタ誘電体膜を厚さが１７３ｎｍのＳｉＮ膜４５で形成する。 Next, a compound semiconductor device according to Example 5 of the present invention will be described with reference to FIG. 22, which is the same as Example 4 except that the capacitor dielectric film of the MIM capacitor is formed of only a SiN film. Therefore, only the structure of the MIM capacitor is illustrated. As shown in FIG. 22, the central dielectric film having a diameter of 20 μm is formed with a SiN film 67 having a thickness of 300 nm, and the peripheral capacitor dielectric film is formed with a SiN film 45 having a thickness of 173 nm.

この実施例５においては、中心部を従来構造のキャパシタに比べて１．５倍の厚さの３００ｎｍのＳｉＮ膜６７で形成しているので。従来構造のキャパシタに比べて耐圧を向上することができる。また、周辺部のＳｉＮ膜４５は、同じ平面積で同じ容量を維持するために２００ｎｍより薄い１７３ｎｍにしているが、周辺部での破壊は生じにくいので耐圧に問題はない。また、キャパシタ誘電体膜を従来と同様にＳｉＮ膜のみで形成しているので、原料ガスやエッチングガスは一種類で良く、製造が容易になる。 In the fifth embodiment, the central portion is formed of the 300 nm SiN film 67 having a thickness 1.5 times that of the conventional capacitor. The breakdown voltage can be improved as compared with a capacitor having a conventional structure. Further, the SiN film 45 in the peripheral portion is 173 nm thinner than 200 nm in order to maintain the same capacitance with the same plane area, but there is no problem with the breakdown voltage because the peripheral portion is not easily broken. Further, since the capacitor dielectric film is formed of only the SiN film as in the conventional case, only one kind of source gas or etching gas may be used, and the manufacture becomes easy.

ここで、実施例１乃至実施例５を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１)第１電極と、前記第１電極の中心部に設けられた第１誘電体膜と、前記第１誘電体膜の周囲を囲んで設けられた前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜と、前記第１誘電体膜を覆い、前記第２誘電体膜の少なくとも一部を覆った第２電極と、前記第１電極と前記第２電極との間に設けられた第３電極とを有することを特徴とするキャパシタ。
（付記２）前記第３電極は前記第１電極と接していることを特徴とする付記１に記載のキャパシタ。
（付記３）前記第１誘電体膜は比誘電率が１０．０以上であり、前記第２の誘電体膜は比誘電率が１０．０未満であることを特徴とする付記１または付記２に記載のキャパシタ。
（付記４）前記第１誘電体膜と前記第２誘電体膜とは、比誘電率が１０．０未満の同じ誘電体膜であることを特徴とする付記１または付記２に記載のキャパシタ。
（付記５)前記第３電極が、前記第２誘電体膜と前記第１電極との間に設けられていることを特徴とする付記１乃至付記４のいずれか１に記載のキャパシタ。
（付記６)前記第３電極が、前記第２の誘電体膜と前記第２電極との間に設けられていることを特徴とする付記１乃至付記４のいずれか１に記載のキャパシタ。
（付記７)前記第３電極が、前記第２電極と一体形成されていることを特徴とする付記６に記載のキャパシタ。
（付記８）前記第３電極は前記第１誘電体膜から離れるにつれて、膜厚が大きくなる部分を含むことを特徴とする付記１乃至付記４のいずれか１項に記載のキャパシタ。
（付記９)前記比誘電率が１０．０以上の誘電体膜が、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＯ_２、Ｙ_２Ｏ_３、ＨｆＡｌＯＮ、ＺｒＯ_２、Ｈｆ_３Ｎ４、Ｚｒ_３Ｎ_４、ＴｉＯ_２或いはＴａ_２Ｏ_５のいずれかであることを特徴とする付記１乃至付記７のいずれか１に記載のキャパシタ。
（付記１０)前記比誘電率が１０．０未満の誘電体膜が、Ｓｉ_３Ｎ_４或いはＳｉＯＮのいずれかであることを特徴とする付記１乃至付記９のいずれか１に記載のキャパシタ。
（付記１１）半導体基体と、前記半導体基体上に設けられたキャパシタとを有し、前記キャパシタは、第１電極と、前記第１電極の中心部に設けられた第１誘電体膜と、前記第１誘電体膜の周囲を囲んで設けられた前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜と、前記第１誘電体膜を覆い、前記第２誘電体膜の少なくとも一部を覆った第２電極と、前記第１電極と前記第２電極との間に設けられた第３電極とを有することを特徴とする半導体装置。
（付記１２）前記第２誘電体膜が、前記半導体基体に設けられた素子部上に延在していることを特徴とする付記１１に記載の半導体装置。
（付記１３）前記素子部は、抵抗、トランジスタ、インダクタのうちの少なくとも１つであることを特徴とする付記１２に記載の半導体装置。
（付記１４）絶縁膜上に第１電極を形成する工程と、前記第１電極の中心部に第１誘電体膜を設ける工程と、前記第１誘電体膜の周囲を囲むように前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜を設ける工程と、前記第１誘電体膜を覆い且つ前記第２誘電体膜の少なくとも一部を第２電極で覆う工程と、前記第１電極または前記第２電極との間に第３電極を設ける工程とを有することを特徴とするキャパシタの製造方法。
（付記１５）半導体基体上に絶縁膜を介して第１電極を設ける工程と、前記第１電極の中心部に第１誘電体膜を設ける工程と、前記第１誘電体膜の周囲を囲むように前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜を設ける工程と、前記第１誘電体膜を覆い且つ前記第２誘電体膜の少なくとも一部を第２電極で覆う工程と、前記第１電極または前記第２電極との間に第３電極を設ける工程とを有することを特徴とする半導体装置の製造方法。 Here, the following supplementary notes are attached to the embodiments of the present invention including Examples 1 to 5.
(Appendix 1) A first electrode, a first dielectric film provided at the center of the first electrode, and a film smaller than the first dielectric film provided surrounding the first dielectric film A second dielectric film having a thickness and a relative dielectric constant smaller than or equal to the first dielectric film; a second dielectric film covering the first dielectric film; and a second dielectric film covering at least a part of the second dielectric film. A capacitor comprising: an electrode; and a third electrode provided between the first electrode and the second electrode.
(Supplementary note 2) The capacitor according to supplementary note 1, wherein the third electrode is in contact with the first electrode.
(Supplementary Note 3) The supplementary note 1 or the supplementary note 2, wherein the first dielectric film has a relative dielectric constant of 10.0 or more, and the second dielectric film has a relative dielectric constant of less than 10.0. Capacitor.
(Supplementary note 4) The capacitor according to Supplementary note 1 or Supplementary note 2, wherein the first dielectric film and the second dielectric film are the same dielectric film having a relative dielectric constant of less than 10.0.
(Supplementary note 5) The capacitor according to any one of supplementary notes 1 to 4, wherein the third electrode is provided between the second dielectric film and the first electrode.
(Supplementary note 6) The capacitor according to any one of supplementary notes 1 to 4, wherein the third electrode is provided between the second dielectric film and the second electrode.
(Additional remark 7) The said 3rd electrode is integrally formed with the said 2nd electrode, The capacitor of Additional remark 6 characterized by the above-mentioned.
(Supplementary note 8) The capacitor according to any one of supplementary notes 1 to 4, wherein the third electrode includes a portion whose film thickness increases as the distance from the first dielectric film increases.
(Supplementary Note 9) The dielectric film having a relative dielectric constant of 10.0 or more is HfSiO, HfSiON, HfO ₂ , Y ₂ O ₃ , HfAlON, ZrO ₂ , Hf ₃ N 4, Zr ₃ N ₄ , TiO ₂ or Ta _2. The capacitor according to any one of appendix 1 to appendix 7, wherein the capacitor is any one of O ₅ .
(Supplementary note 10) The capacitor according to any one of supplementary notes 1 to 9, wherein the dielectric film having a relative dielectric constant of less than 10.0 is either Si ₃ N ₄ or SiON.
(Supplementary Note 11) A semiconductor substrate and a capacitor provided on the semiconductor substrate, wherein the capacitor includes a first electrode, a first dielectric film provided in a central portion of the first electrode, and the capacitor A second dielectric film having a thickness smaller than the first dielectric film and surrounding the first dielectric film and having a relative dielectric constant smaller than or equal to the first dielectric film; And a second electrode covering at least a part of the second dielectric film, and a third electrode provided between the first electrode and the second electrode. A semiconductor device.
(Additional remark 12) The said 2nd dielectric film is extended on the element part provided in the said semiconductor base | substrate, The semiconductor device of Additional remark 11 characterized by the above-mentioned.
(Supplementary note 13) The semiconductor device according to supplementary note 12, wherein the element portion is at least one of a resistor, a transistor, and an inductor.
(Supplementary Note 14) A step of forming a first electrode on the insulating film, a step of providing a first dielectric film at the center of the first electrode, and the first dielectric film so as to surround the first dielectric film Providing a second dielectric film having a thickness smaller than that of the dielectric film and having a relative dielectric constant smaller than or equal to that of the first dielectric film; and covering the first dielectric film and the second dielectric film A method of manufacturing a capacitor comprising: a step of covering at least a part of the first electrode with a second electrode; and a step of providing a third electrode between the first electrode and the second electrode.
(Supplementary Note 15) A step of providing a first electrode on a semiconductor substrate via an insulating film, a step of providing a first dielectric film at the center of the first electrode, and surrounding the first dielectric film Providing a second dielectric film having a film thickness smaller than the first dielectric film and a relative dielectric constant smaller than or equal to the first dielectric film, covering the first dielectric film and A method for manufacturing a semiconductor device, comprising: a step of covering at least a part of a two-dielectric film with a second electrode; and a step of providing a third electrode between the first electrode and the second electrode.

１半導体基体
２素子分離領域
３素子部
４絶縁膜
５層間絶縁膜
６層間絶縁膜
１０キャパシタ
１１第１電極
１２第３電極
１３第１誘電体膜
１４第２誘電体膜
１５第２電極
２１シリコン基板
２２ＡｌＮバッファ層
２３ｉ型ＧａＮ電子走行層
２４ｎ型ＡｌＧａＮ電子供給層
２５ｎ型ＧａＮキャップ層
２６素子分離領域
２７レジストパターン
２８Ｔｉ／Ａｌ膜
２９ソース電極
３０ドレイン電極
３１ＳｉＮ膜
３２レジストパターン
３３開口部
３４Ｎｉ／Ａｕ膜
３５ゲート電極
３６層間絶縁膜
３７レジストパターン
３８，４３，４９，５３，５７，６３Ｔｉ／Ｐｔ／Ａｕ膜
３９下部電極
４０ＨｆＳｉＯ膜
４１，６５レジストパターン
４２，５２レジストパターン
４４，６４周辺下部電極
４５ＳｉＮ膜
４６，６６レジストパターン
４７，５５レジストパターン
４８，５６レジストパターン
５０，５８，６０上部電極
５１，５９層間絶縁膜
５４周辺上部電極
６１レジストパターン
６２レジストパターン
６７ＳｉＮ膜
７１下地絶縁膜
７２下部電極
７３ＳｉＮ膜
７４上部電極
７５破壊部
７６ｈｉｇｈ−ｋ膜 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Element isolation region 3 Element part 4 Insulating film 5 Interlayer insulating film 6 Interlayer insulating film 10 Capacitor 11 1st electrode 12 3rd electrode 13 1st dielectric film 14 2nd dielectric film 15 2nd electrode 21 Silicon substrate 22 AlN buffer layer 23 i-type GaN electron transit layer 24 n-type AlGaN electron supply layer 25 n-type GaN cap layer 26 element isolation region 27 resist pattern 28 Ti / Al film 29 source electrode 30 drain electrode 31 SiN film 32 resist pattern 33 opening Part 34 Ni / Au film 35 Gate electrode 36 Interlayer insulating film 37 Resist pattern 38, 43, 49, 53, 57, 63 Ti / Pt / Au film 39 Lower electrode 40 HfSiO film 41, 65 Resist pattern 42, 52 Resist pattern 44 64 Lower peripheral electrode 45 SiN film 46, 66 Resist pattern 4 7, 55 Resist pattern 48, 56 Resist pattern 50, 58, 60 Upper electrode 51, 59 Interlayer insulating film 54 Upper peripheral electrode 61 Resist pattern 62 Resist pattern 67 SiN film 71 Underlying insulating film 72 Lower electrode 73 SiN film 74 Upper electrode 75 Breaking part 76 high-k film

Claims

第１電極と、
前記第１電極の中心部に設けられた第１誘電体膜と、
前記第１誘電体膜の周囲を囲んで設けられた前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜と、
前記第１誘電体膜を覆い、前記第２誘電体膜の少なくとも一部を覆った第２電極と、
前記第１電極と前記第２電極との間に設けられた第３電極と
を有することを特徴とするキャパシタ。 A first electrode;
A first dielectric film provided at the center of the first electrode;
A second dielectric film having a thickness smaller than the first dielectric film provided around the first dielectric film and a relative dielectric constant smaller than or equal to the first dielectric film;
A second electrode covering the first dielectric film and covering at least a part of the second dielectric film;
A capacitor having a third electrode provided between the first electrode and the second electrode.

前記第３電極は前記第１電極と接していることを特徴とする請求項１に記載のキャパシタ。 The capacitor according to claim 1, wherein the third electrode is in contact with the first electrode.

前記第１誘電体膜は比誘電率が１０．０以上であり、前記第２の誘電体膜は比誘電率が１０．０未満であることを特徴とする請求項１または請求項２に記載のキャパシタ。 The relative dielectric constant of the first dielectric film is 10.0 or more, and the relative dielectric constant of the second dielectric film is less than 10.0. Capacitor.

前記第１誘電体膜と前記第２誘電体膜とは、比誘電率が１０．０未満の同じ誘電体膜であることを特徴とする請求項１または請求項２に記載のキャパシタ。 3. The capacitor according to claim 1, wherein the first dielectric film and the second dielectric film are the same dielectric film having a relative dielectric constant of less than 10.0. 4.

前記第３電極は前記第１誘電体膜から離れるにつれて、膜厚が大きくなる部分を含むことを特徴とする請求項１乃至請求項４のいずれか１項に記載のキャパシタ。 5. The capacitor according to claim 1, wherein the third electrode includes a portion whose film thickness increases as the distance from the first dielectric film increases. 6.

半導体基体と、
前記半導体基体上に設けられたキャパシタとを有し、
前記キャパシタは、
第１電極と、
前記第１電極の中心部に設けられた第１誘電体膜と、
前記第１誘電体膜の周囲を囲んで設けられた前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜と、
前記第１誘電体膜を覆い、前記第２誘電体膜の少なくとも一部を覆った第２電極と、
前記第１電極と前記第２電極との間に設けられた第３電極と
を有することを特徴とする半導体装置。 A semiconductor substrate;
A capacitor provided on the semiconductor substrate;
The capacitor is
A first electrode;
A first dielectric film provided at the center of the first electrode;
A second dielectric film having a thickness smaller than the first dielectric film provided around the first dielectric film and a relative dielectric constant smaller than or equal to the first dielectric film;
A second electrode covering the first dielectric film and covering at least a part of the second dielectric film;
A semiconductor device comprising: a third electrode provided between the first electrode and the second electrode.

前記第２誘電体膜が、前記半導体基体に設けられた素子部上に延在していることを特徴とする請求項６に記載の半導体装置。 The semiconductor device according to claim 6, wherein the second dielectric film extends on an element portion provided on the semiconductor substrate.

前記素子部は、抵抗、トランジスタ、インダクタのうちの少なくとも１つであることを特徴とする請求項７に記載の半導体装置。 The semiconductor device according to claim 7, wherein the element unit is at least one of a resistor, a transistor, and an inductor.

絶縁膜上に第１電極を形成する工程と、
前記第１電極の中心部に第１誘電体膜を設ける工程と、
前記第１誘電体膜の周囲を囲むように前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜を設ける工程と、
前記第１誘電体膜を覆い且つ前記第２誘電体膜の少なくとも一部を第２電極で覆う工程と、
前記第１電極と前記第２電極との間に第３電極を設ける工程と
を有することを特徴とするキャパシタの製造方法。 Forming a first electrode on the insulating film;
Providing a first dielectric film at the center of the first electrode;
Providing a second dielectric film having a thickness smaller than the first dielectric film and a relative dielectric constant smaller than or equal to the first dielectric film so as to surround the first dielectric film;
Covering the first dielectric film and covering at least part of the second dielectric film with a second electrode;
And a step of providing a third electrode between the first electrode and the second electrode.

半導体基体上に絶縁膜を介して第１電極を設ける工程と、
前記第１電極の中心部に第１誘電体膜を設ける工程と、
前記第１誘電体膜の周囲を囲むように前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜を設ける工程と、
前記第１誘電体膜を覆い且つ前記第２誘電体膜の少なくとも一部を第２電極で覆う工程と、
前記第１電極と前記第２電極との間に第３電極を設ける工程と
を有することを特徴とする半導体装置の製造方法。 Providing a first electrode on the semiconductor substrate via an insulating film;
Providing a first dielectric film at the center of the first electrode;
Providing a second dielectric film having a thickness smaller than the first dielectric film and a relative dielectric constant smaller than or equal to the first dielectric film so as to surround the first dielectric film;
Covering the first dielectric film and covering at least part of the second dielectric film with a second electrode;
And a step of providing a third electrode between the first electrode and the second electrode.