JP2017011358A - 時間デジタル変換器、アナログデジタル変換器およびイメージセンサ - Google Patents

Abstract

【課題】動作タイミングを制御可能な時間デジタル変換器を提供する。【解決手段】実施形態によれば、時間デジタル変換器は、第１の変換器と、保持回路と、第２の変換器と、時間量子化器と、制御回路とを含む。第１の変換器は、第１の時間信号を時間と異なる形式の情報を持つ中間信号へと変換する。保持回路は、中間信号を保持する。第２の変換器は、保持回路によって保持されている中間信号を第２の時間信号へと変換する。時間量子化器は、多相クロック信号を用いて第２の時間信号を量子化することによって、デジタル信号を生成する。制御回路は、中間信号が第２の変換器に入力されるタイミングおよび多相クロック信号が時間量子化器に入力されるタイミングを制御する。【選択図】図１

Description

実施形態は、信号の変換に関する。

ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサの読み出しのために、典型的には、カラムパラレル読み出し回路が用いられる。カラムパラレル読み出し回路では、ＣＭＯＳイメージセンサの画素アレイの列毎にアナログデジタル変換器が用意される。そして、これらのアナログデジタル変換器が並列動作することで、１行分のセンサ信号がデジタルの画素データへと一括変換される。

カラムパラレル読み出し回路によれば高速な読み出しが実現できるものの、必要なアナログデジタル変換器の総数がＣＭＯＳイメージセンサの画素アレイの列数に比例して増加する。故に、カラムパラレル読み出し回路に搭載されるアナログデジタル変換器として、小面積なＡＤＣ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）（例えば、ＳＳ（Ｓｉｎｇｌｅ Ｓｌｏｐｅ）ＡＤＣ）が好まれる。ＳＳＡＤＣは、ＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒ）ＡＤＣまたはＣｙｃｌｉｃ ＡＤＣに比べて、小面積であるものの変換速度では劣っている。

ＳＳＡＤＣの変換速度は、基準クロック信号の周波数を高くすることにより向上可能である。しかしながら、基準クロック信号を用いてカウント動作を行うカウンタ回路および基準クロック信号を当該カウンタ回路へと供給するためのクロックバッファの消費電力は、当該基準クロック信号の周波数に比例して増加する。

他方、ＳＳＡＤＣの分解能を削減することによってその変換時間を短縮（すなわち、変換速度を向上）させることも可能である。例えば、ＳＳＡＤＣおよび時間デジタル変換器（ＴＤＣ：Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）に上位ビット値および下位ビット値の変換をそれぞれ分担させることにより、ＳＳＡＤＣの分解能をＴＤＣの分解能に応じて削減することができる。但し、ＴＤＣに供給される多相クロック信号に関わる消費電力は当該ＴＤＣの分解能に応じて増加する。

特許第４３８９９８１号公報

実施形態は、動作タイミングを制御可能な時間デジタル変換器を提供することを目的とする。或いは、実施形態は、複数の時間デジタル変換器を並列動作させる場合の消費電力を削減することを目的とする。

実施形態によれば、時間デジタル変換器は、第１の変換器と、保持回路と、第２の変換器と、時間量子化器と、制御回路とを含む。第１の変換器は、第１の時間信号を時間と異なる形式の情報を持つ中間信号へと変換する。保持回路は、中間信号を保持する。第２の変換器は、保持回路によって保持されている中間信号を第２の時間信号へと変換する。時間量子化器は、多相クロック信号を用いて第２の時間信号を量子化することによって、デジタル信号を生成する。制御回路は、中間信号が第２の変換器に入力されるタイミングおよび多相クロック信号が時間量子化器に入力されるタイミングを制御する。

別の実施形態によれば、時間デジタル変換器は、第１のサブデジタル変換器と、第２のサブデジタル変換器とを含む。第１のサブデジタル変換器は、第１の時間信号を上位ビット値に相当する第１のデジタル信号へと変換する。第２のサブ時間デジタル変換器は、第１のサブ時間デジタル変換器における変換残差を下位ビット値に相当する第２のデジタル信号へと変換する。第２のサブ時間デジタル変換器は、検出回路と、第１の変換器と、保持回路と、第２の変換器と、時間量子化器と、制御回路とを含む。検出回路は、第１の時間信号に基づいて変換残差に相当する残差時間信号を検出する。第１の変換器は、残差時間信号を時間と異なる形式の情報を持つ中間信号へと変換する。保持回路は、中間信号を保持する。第２の変換器は、保持回路によって保持されている中間信号を第２の時間信号へと変換する。時間量子化器は、多相クロック信号を用いて第２の時間信号を量子化することによって、第２のデジタル信号を生成する。制御回路は、中間信号が第２の変換器に入力されるタイミングおよび多相クロック信号が時間量子化器に入力されるタイミングを制御する。

第１の実施形態に係る時間デジタル変換器を例示するブロック図。 第２の実施形態に係る時間デジタル変換器を例示するブロック図。 第３の実施形態に係るアナログデジタル変換器を例示するブロック図。 第４の実施形態に係るアナログデジタル変換器を例示するブロック図。 第５の実施形態に係るアナログデジタル変換器を例示するブロック図。 第６の実施形態に係るアナログデジタル変換器を例示するブロック図。 第７の実施形態に係るアナログデジタル変換器を例示するブロック図。 図７のチャージポンプ回路を例示する回路図。 図８のチャージポンプ回路の動作フェーズおよびこのチャージポンプ回路に関わる各信号の時間変化を例示する図。 図７のチャージポンプ回路を例示する回路図。 図１０のチャージポンプ回路の動作フェーズおよびこのチャージポンプ回路に関わる各信号の時間変化を例示するタイミングチャート。 第８の実施形態に係るアナログデジタル変換器に含まれるチャージポンプ回路、ランプ波生成回路およびコンパレータを例示する回路図。 図３の残差時間検出回路を例示する回路図。 図１３の残差時間検出回路に関わる各信号の時間変化を例示するタイミングチャート。 図１のラッチ回路を例示するブロック図。 図１５のラッチ回路に関わる各信号の時間変化を例示するタイミングチャート。 第９の実施形態に係るイメージセンサを例示するブロック図。 図３の下位ビット信号用の時間デジタル変換器の動作フェーズおよびこの時間デジタル変換器に関わる各信号の時間変化を例示するタイミングチャート。 図３の下位ビット信号用の時間デジタル変換器の動作フェーズおよびこの時間デジタル変換器に関わる各信号の時間変化を例示するタイミングチャート。

以下、図面を参照しながら実施形態の説明が述べられる。尚、以降、説明済みの要素と同一または類似の要素には同一または類似の符号が付され、重複する説明は基本的に省略される。なお、以降の説明では、時間信号が電圧信号へと変換されて保持されることとするが、時間信号は例えば周波数などの時間と異なる形式の情報を持つ中間信号に変換されて保持されてもよい。

（第１の実施形態）
第１の実施形態に係る時間デジタル変換器は、動作タイミングを制御することができる。具体的には、この時間デジタル変換器は、時間信号の入力タイミングに関わらず、所望のタイミングで変換動作を行って当該時間信号に応じたデジタル信号を生成する。例えば、本実施形態に係る時間デジタル変換器と共通の多相クロック信号を用いて間欠的に動作する他の回路（これは時間デジタル変換器であってもよい）が存在する場合に、この時間デジタル変換器は当該他の回路と動作タイミングを揃える（同期させる）こともできる。係る制御によれば、多相クロック信号を時間デジタル変換器および他の回路に別々のタイミングで生成および供給する場合に比べて、当該多相クロック信号を生成および供給する必要のある期間が短縮されるので、多相クロック信号の生成および供給に関わる消費電力の削減が可能となる。

図１に例示されるように、第１の実施形態に係る時間デジタル変換器は、時間／電圧変換器１１０と、電圧保持回路１２０と、電圧／時間変換器１３０と、タイミング制御回路１４０と、多相クロック生成回路１５０と、ラッチ回路１６０とを含む。

時間／電圧変換器１１０は、図示されない前段の回路から時間信号１０を受け取る。それから、時間／電圧変換器１１０は、時間信号１０を電圧信号に変換する。ここで、時間信号１０は、例えばパルス幅などによって表現される時間情報を持つ信号である。また、電圧信号は、時間信号１０の持つ時間情報に依存する大きさの電圧を持つ信号である。時間／電圧変換器１１０は、電圧信号を電圧保持回路１２０へと出力する。

電圧保持回路１２０は、時間／電圧変換器１１０から電圧信号を受け取り、当該電圧信号を保持する。それから、電圧保持回路１２０は、タイミング制御回路１４０によって指示されるタイミングに従って、保持している電圧信号を電圧／時間変換器１３０へと出力する。電圧保持回路１２０は、例えばサンプル／ホールド回路であってもよい。

電圧／時間変換器１３０は、タイミング制御回路１４０によって指示されるタイミングに従って、電圧保持回路１２０から電圧信号を受け取る。それから、電圧／時間変換器１３０は、電圧信号を時間信号へと変換する。電圧／時間変換器１３０は、時間信号をラッチ回路１６０へと出力する。ここで、電圧／時間変換器１３０によって生成される時間信号において、時間信号１０の持つ時間情報と略同一の時間情報が復元されている。

タイミング制御回路１４０は、電圧保持回路１２０によって保持されている電圧信号の出力タイミング（換言すれば、電圧／時間変換器１３０における当該電圧信号の入力タイミング）、ならびに、多相クロック生成回路１５０が後述される多相クロック信号をラッチ回路１６０へと供給するタイミングなどを制御する。なお、タイミング制御回路１４０は、図１の時間デジタル変換器と図示されない他の回路とによって共用されてもよい。

多相クロック生成回路１５０は、多相クロック信号を生成する。多相クロック生成回路１５０は、タイミング制御回路１４０によって指示されるタイミングに従って、ラッチ回路１６０への多相クロック信号の供給を開始する。同様に、多相クロック生成回路１５０は、タイミング制御回路１４０によって指示されるタイミングに従って、ラッチ回路１６０への多相クロック信号の供給を終了する。なお、多相クロック信号の位相数は、図１の時間デジタル変換器の分解能に依存する。この分解能をＭ（Ｍは自然数）とすると、多相クロック信号の位相数は２^Ｍ−１個である。なお、多相クロック生成回路１５０は、図１の時間デジタル変換器と図示されない他の回路とによって共用されてもよい。

ラッチ回路１６０は、電圧／時間変換器１３０から時間信号を受け取り、多相クロック生成回路１５０から多相クロック信号を受け取る。ラッチ回路１６０は、多相クロック信号を用いて時間信号を量子化することによってデジタル信号を生成する。なお、ラッチ回路１６０は、時間量子化器と呼ぶこともできる。具体的には、ラッチ回路１６０は、時間信号によって指定されるタイミング（例えば、時間信号の立ち下がりエッジまたは立ち上がりエッジ）における多相クロック信号の値を保持する。それから、ラッチ回路１６０は、この多相クロック信号の値を対応するデジタル値に変換することによって、デジタル信号１１を生成する。

ラッチ回路１６０の具体例が図１５に描かれている。図１５のラッチ回路１６０は、ラッチ回路１６１−１、ラッチ回路１６１−２、ラッチ回路１６１−３、ラッチ回路１６１−４およびコード変換回路１６２を含む。

図１５の例では、図１６に示されるように、多相クロック信号は、デューティ比が約５０％の４相クロック信号に相当する。この多相クロック信号の信号値は、図示されない基準クロック信号の１サイクルの間に８段階で変化するので、当該多相クロック信号を用いて時間情報を３ビット値に変換（量子化）することが可能である。換言すれば、図１の時間デジタル変換器の分解能は３ビットである。

ラッチ回路１６１−１は、電圧／時間変換器１３０から時間信号（ＶＴＯＵＴ）を受け取り、多相クロック生成回路１５０から多相クロック信号に含まれるクロック信号（ＣＬＫ_０）を受け取る。ラッチ回路１６１−１は、時間信号（ＶＴＯＵＴ）によって指定されるタイミングにおけるクロック信号（ＣＬＫ_０）の値を保持してコード変換回路１６２へと出力する。

ラッチ回路１６１−２は、電圧／時間変換器１３０から時間信号（ＶＴＯＵＴ）を受け取り、多相クロック生成回路１５０から多相クロック信号に含まれるクロック信号（ＣＬＫ_４５）を受け取る。ラッチ回路１６１−２は、時間信号（ＶＴＯＵＴ）によって指定されるタイミングにおけるクロック信号（ＣＬＫ_４５）の値を保持してコード変換回路１６２へと出力する。

ラッチ回路１６１−３は、電圧／時間変換器１３０から時間信号（ＶＴＯＵＴ）を受け取り、多相クロック生成回路１５０から多相クロック信号に含まれるクロック信号（ＣＬＫ_９０）を受け取る。ラッチ回路１６１−３は、時間信号（ＶＴＯＵＴ）によって指定されるタイミングにおけるクロック信号（ＣＬＫ_９０）の値を保持してコード変換回路１６２へと出力する。

ラッチ回路１６１−４は、電圧／時間変換器１３０から時間信号（ＶＴＯＵＴ）を受け取り、多相クロック生成回路１５０から多相クロック信号に含まれるクロック信号（ＣＬＫ_１３５）を受け取る。ラッチ回路１６１−４は、時間信号（ＶＴＯＵＴ）によって指定されるタイミングにおけるクロック信号（ＣＬＫ_１３５）の値を保持してコード変換回路１６２へと出力する。

コード変換回路１６２は、ラッチ回路１６１−１、ラッチ回路１６１−２、ラッチ回路１６１−３およびラッチ回路１６１−４から１ビットのデジタル値（時間信号（ＶＴＯＵＴ）によって指定されるタイミングにおける多相クロック信号の値）を受け取る。図１６に例示されるように、コード変換回路１６２の入力信号はサーモメータコードに相当していて、コード変換回路１６２は当該入力信号を対応するデジタル信号（Ｄ_{ＯＵＴ＿ＴＤＣ}）へと変換する。なお、デジタル信号（Ｄ_{ＯＵＴ＿ＴＤＣ}）は、バイナリコードに相当する。

以上説明したように、第１の実施形態に係る時間デジタル変換器は、時間信号を電圧の形式に変換した状態で保持し、当該時間信号を適時に復元してからデジタル信号へと変換する。従って、この時間デジタル変換器によれば、所望のタイミングで、時間信号をデジタル信号へと変換することができる。すなわち、例えば、この時間デジタル変換器と共通の多相クロック信号を用いて間欠的に動作する他の回路が存在する場合に、当該多相クロック信号の生成および供給に関わる消費電力の削減が可能となる。

（第２の実施形態）
第２の実施形態に係る時間デジタル変換器は、上位ビット信号用の第１のサブ時間デジタル変換器および下位ビット信号用の第２のサブ時間デジタル変換器を含む。すなわち、第１のサブ時間デジタル変換器が時間信号に対して粗い精度で時間デジタル変換を行い、第２のサブ時間デジタル変換器が第１のサブ時間デジタル変換器における変換残差（量子化誤差）に相当する時間信号に対して細かい精度で時間デジタル変換を行う。２つのサブ時間デジタル変換器が分担作業を行うことで、高分解能の時間デジタル変換を短時間で行うことができる。

図２に例示されるように、第２の実施形態に係る時間デジタル変換器は、前述の第１のサブ時間デジタル変換器および第２のサブ時間デジタル変換器にそれぞれ相当する時間デジタル変換器３００および時間デジタル変換器２００を含む。

時間デジタル変換器３００は、時間信号２０を粗い精度で変換することによって上位ビット信号２２を生成する。時間デジタル変換器３００は、例えば、基準クロック信号を用いて時間信号２０の持つ時間情報を量子化することによって、上位ビット信号２２を生成してもよい。

他方、時間デジタル変換器２００は、時間信号２０と時間デジタル変換器３００と共通の基準クロック信号とを用いて、時間デジタル変換器３００における変換残差に相当する残差時間信号を検出し、当該残差時間信号を細かい精度で変換することによって下位ビット信号２１を生成する。

具体的には、時間デジタル変換器２００は、残差時間検出回路２７０と、時間／電圧変換器１１０と、電圧保持回路１２０と、電圧／時間変換器１３０と、タイミング制御回路１４０と、多相クロック生成回路１５０と、ラッチ回路１６０とを含む。すなわち、時間デジタル変換器２００は、図１の時間デジタル変換器に残差時間検出回路２７０を追加した構成に相当する。

残差時間検出回路２７０は、時間信号２０を受け取り、時間デジタル変換器３００から基準クロック信号を受け取る。残差時間検出回路２７０は、時間信号２０および基準クロック信号を用いて、時間デジタル変換器３００における変換残差に相当する残差時間信号を検出する。残差時間検出回路２７０は、残差時間信号を時間／電圧変換器１１０へと出力する。

以上説明したように、第２の実施形態に係る時間デジタル変換器は、２つのサブ時間デジタル変換器を含み、第１のサブ時間デジタル変換器が時間信号を粗い精度で変換し、第２のサブ時間デジタル変換器が当該第１のサブ時間デジタル変換器における変換残差に相当する残差時間信号を検出し、当該残差時間信号を細かい精度で変換する。そして、第２のサブ時間デジタル変換器は、前述の第１の実施形態に係る時間デジタル変換器に相当する。故に、この時間デジタル変換器によれば、第１の実施形態に係る時間デジタル変換器の分解能を向上させることができる。

（第３の実施形態）
第３の実施形態に係るアナログデジタル変換器は、ＳＳＡＤＣおよび時間デジタル変換器の組み合わせに相当し、ＳＳＡＤＣを用いて上位ビット値に相当するデジタル信号を生成し、時間デジタル変換器を用いて下位ビット値に相当するデジタル信号を生成する。すなわち、ＳＳＡＤＣがアナログ（電圧）信号を時間信号に変換してから粗い精度で時間デジタル変換を行い、時間デジタル変換器がＳＳＡＤＣにおける変換残差（量子化誤差）に相当する時間信号に対して細かい精度で時間デジタル変換を行う。ＳＳＡＤＣおよび時間デジタル変換器が分担作業を行うことで、高分解能のアナログデジタル変換を短時間で行うことができる。

図３に例示されるように、第３の実施形態に係るアナログデジタル変換器は、コンパレータ４１０と、ランプ波生成回路４２０と、時間デジタル変換器２００と、時間デジタル変換器３００とを含む。なお、コンパレータ４１０、ランプ波生成回路４２０および時間デジタル変換器は、ＳＳＡＤＣに相当する。

ランプ波生成回路４２０は、ランプ波信号を生成し、当該ランプ波信号をコンパレータ４１０へと出力する。ランプ波信号の電圧は、経過時間に比例して略一定の傾きで降下（または上昇）する。なお、ランプ波生成回路４２０は、図３のアナログデジタル変換器と図示されない他の回路とによって共用されてもよい。

コンパレータ４１０は、図示されない前段の回路からアナログ信号２３を受け取り、ランプ波生成回路４２０からランプ波信号を受け取る。コンパレータ４１０は、アナログ信号２３およびランプ波信号の電圧を比較し、比較結果に基づく時間信号２０を生成する。前述のように、ランプ波信号の電圧は経過時間に比例して変化する。他方、アナログ信号２３の電圧は、通常、前段の回路によって保持されている。故に、アナログ信号２３の電圧の大きさに比例する時間が経過すれば、アナログ信号２３およびランプ波信号の電圧は一致する。故に、両電圧の一致するタイミングの前後でコンパレータ４１０の出力信号がＨｉｇｈレベル（「１」）からＬｏｗレベル（「０」）へと反転するので、当該出力信号はアナログ信号２３の電圧の大きさに比例するＯＮ期間長を持つパルスに相当する。コンパレータ４１０は、時間信号２０を時間デジタル変換器２００および時間デジタル変換器３００へと出力する。

なお、コンパレータ４１０およびランプ波生成回路４２０は、アナログ信号２３を時間信号２０へと変換する変換器とみなすこともできる。

図３の時間デジタル変換器３００は、時間信号２０を粗い精度で変換することによって上位ビット信号２２を生成する。具体的には、この時間デジタル変換器３００は、カウンタクロック生成回路３１０と、ＡＮＤゲート３２０と、カウンタ回路３３０とを含む。

カウンタクロック生成回路３１０は、時間信号２０を粗い精度で量子化するために用いられるカウンタクロック信号（基準クロック信号と呼ぶこともできる）を生成する。カウンタクロック信号の周波数は、多相クロック信号の周波数と同一である。カウンタクロック生成回路３１０は、カウンタクロック信号を時間デジタル変換器２００およびＡＮＤゲート３２０へと出力する。なお、カウンタクロック生成回路３１０は、図３のアナログデジタル変換器と図示されない他の回路とによって共用されてもよい。

ＡＮＤゲート３２０は、コンパレータ４１０から時間信号２０を受け取り、カウンタクロック生成回路３１０からカウンタクロック信号を受け取る。ＡＮＤゲート３２０は、時間信号２０およびカウンタクロック信号の論理積を演算する。この論理積は、時間信号２０がＨｉｇｈレベルである期間に亘ってカウンタクロック信号に一致するが、時間信号２０がＬｏｗレベルに遷移すると常にＬｏｗレベルとなる。ＡＮＤゲート３２０は、論理積信号をカウンタ回路３３０へと出力する。

カウンタ回路３３０は、ＡＮＤゲート３２０から論理積信号を受け取る。カウンタ回路３３０は、論理積信号に基づいてカウントアップ（またはカウントダウン）動作することによって上位ビット信号２２を生成する。具体的には、カウンタ回路３３０は、論理積信号の立ち上がりエッジ（または立ち下がりエッジ）に応じてカウント動作する。ここで、論理積信号のエッジは、時間信号２０がＨｉｇｈレベルである期間に亘ってカウンタクロック信号のエッジに同期して出現するので、カウンタ回路３３０は当該論理積信号のエッジに応じてカウント動作することにより時間信号２０を量子化することができる。

図３の残差時間検出回路２７０は、コンパレータ４１０からの時間信号２０およびカウンタクロック生成回路３１０からのカウンタクロック信号を用いて、時間デジタル変換器３００における変換残差に相当する残差時間信号を検出する。

具体的には、図３の残差時間検出回路２７０は、図１３に例示されるように、ＤフリップフロップおよびＸＯＲゲートを含むことができる。

Ｄフリップフロップは、時間信号２０（ＣＭＰＯＵＴ＿ＡＤＣ）およびカウンタクロック信号（ＣＬＫ）を受け取る。Ｄフリップフロップは、カウンタクロック信号（ＣＬＫ）の立ち上がりエッジ（または立ち下がりエッジ）に応じて時間信号２０（ＣＭＰＯＵＴ＿ＡＤＣ）の値を保持する。Ｄフリップフロップに保持された値は、ＸＯＲゲートへと出力される。

ＸＯＲゲートは、時間信号２０（ＣＭＰＯＵＴ＿ＡＤＣ）およびＤフリップフロップの出力信号（ＣＭＰＯＵＴ＿ＡＤＣ’）を受け取る。ＸＯＲゲートは、両入力信号の排他的論理和を演算することによって、残差時間信号（ＴＲＥＳ）を生成する。

時間信号２０（ＣＭＰＯＵＴ＿ＡＤＣ）が持つ時間情報は、カウンタクロック信号（ＣＬＫ）による量子化誤差を含んでいない。他方、Ｄフリップフロップの出力信号（ＣＭＰＯＵＴ＿ＡＤＣ’）が持つ時間情報は、カウンタクロック信号（ＣＬＫ）による量子化誤差を含んでいる。故に、両者の時間差から図３の時間デジタル変換器３００の変換残差を導出することが可能である。

図１４に例示されるように、時間信号２０（ＣＭＰＯＵＴ＿ＡＤＣ）がＨｉｇｈレベルの期間に亘って、ＸＯＲゲートの両入力信号は一致するので残差時間信号（ＴＲＥＳ）はＬｏｗレベルとなる。他方、時間信号２０（ＣＭＰＯＵＴ＿ＡＤＣ）がＨｉｇｈレベルからＬｏｗレベルに反転しても、Ｄフリップフロップの出力信号（ＣＭＰＯＵＴ＿ＡＤＣ’）は直ちにＬｏｗレベルとはならずにカウンタクロック信号（ＣＬＫ）が再び立ち上がるまでＨｉｇｈレベルを維持する。故に、時間信号２０（ＣＭＰＯＵＴ＿ＡＤＣ）が反転してからカウンタクロック信号（ＣＬＫ）の次の立ち上がりエッジまでの時間（Ｔ_ＲＥＳＸ）に亘って残差時間信号（ＴＲＥＳ）はＨｉｇｈレベルとなる。

なお、残差時間信号のＯＮ期間（Ｔ_ＲＥＳＸ）は、カウンタクロック信号（ＣＬＫ）の周期（Ｔ_ＣＬＫ）から図３の時間デジタル変換器３００の変換残差（Ｔ_ＲＥＳ）を差し引いた時間に相当する。周期（Ｔ_ＣＬＫ）の長さは既知であるので、変換残差に相当するデジタル値は、残差時間信号を変換したデジタル値から例えばビット反転を用いて導出することができる。

以上説明したように、第３の実施形態に係るアナログデジタル変換器は、ＳＳＡＤＣおよび時間デジタル変換器の組み合わせに相当し、前述の第２の実施形態に係る時間デジタル変換器を含む。故に、このアナログデジタル変換器によれば、ＳＳＡＤＣの分解能を時間デジタル変換器が補うことで、高分解能かつ高速なアナログデジタル変換を実現する。

さらに、このアナログデジタル変換器は、以下に説明するように、イメージセンサのカラムパラレル読み出し回路のような並列動作を行うアプリケーションに好適である。

一般に、画素アレイの各列のセンサ信号は互いに一致しないから、ＳＳＡＤＣが係るセンサ信号を並列に変換した場合に、各ＳＳＡＤＣの変換時間もまた互いに一致しない。仮に、ＳＳＡＤＣの変換終了時（変換残差の発生時）に同じ列の時間デジタル変換器が動作するような比較例を考慮すると、各列の時間デジタル変換器がいかなるタイミングでも動作できるように多相クロック信号を全サイクルに亘って供給する必要がある。なお、ＳＳＡＤＣの動作可能期間（変換時間の最大長）は、２^Ｎ／ｆ_ｃｌｋ（ＮはＳＳＡＤＣの分解能を表し、ｆ_ｃｌｋはカウンタクロック信号の周波数を表す）となるので、ＳＳＡＤＣの分解能が１ビット増えると多相クロック信号の生成および供給に関わる消費電力はおよそ２倍となる。

他方、第３の実施形態に係るアナログデジタル変換器によれば、図１８に例示されるように、各ＳＳＡＤＣの変換時間に関わらず全列の時間デジタル変換器の動作タイミングをＳＳＡＤＣの動作可能期間の終了後に揃えるができる。故に、多相クロック信号の供給期間は図１９に例示されるように１サイクルで済むので、多相クロック信号の生成および供給に関わる消費電力（例えば多相クロック生成器およびクロックバッファの消費電力）の削減が可能となる。

なお、第３の実施形態に係るアナログデジタル変換器によれば、上記比較例と比べて、残差時間検出回路、時間／電圧変換器、電圧保持回路、電圧／時間変換器が追加で必要となる。しかしながら、残差時間検出回路、時間／電圧変換器および電圧／時間変換器は、ＳＳＡＤＣの変換残差が発生する期間とＳＳＡＤＣの変換終了後に時間デジタル変換を行う期間とに限られるので、これらの消費電力はＳＳＡＤＣの消費電力に比べれば僅かである。さらに、電圧保持回路は、例えばキャパシタを用いて電圧を保持すれば電力を殆ど消費しない。

（第４の実施形態）
第４の実施形態に係るアナログデジタル変換器は、下位ビット信号用の時間デジタル変換器の構成において、第３の実施形態に係るアナログデジタル変換器と異なる。具体的には、図４に例示されるように、本実施形態に係るアナログデジタル変換器は、コンパレータ４１０と、ランプ波生成回路４２０と、時間デジタル変換器５００と、時間デジタル変換器３００とを含む。

時間デジタル変換器５００は、残差時間検出回路２７０と、時間／電圧変換器１１０と、増幅器５８０と、電圧保持回路１２０と、電圧／時間変換器１３０と、タイミング制御回路１４０と、多相クロック生成回路１５０と、ラッチ回路１６０とを含む。

図４の時間／電圧変換器１１０は、電圧信号を電圧保持回路１２０ではなく増幅器５８０へと出力する。また、電圧保持回路１２０は、時間／電圧変換器１１０ではなく増幅器５８０から（増幅された）電圧信号を受け取る。

増幅器５８０は、時間／電圧変換器１１０から電圧信号を受け取る。増幅器５８０は、電圧信号（の電圧）を増幅し、増幅された電圧信号を電圧保持回路１２０へと出力する。増幅器５８０は、例えばオペアンプを用いたスイッチトキャパシタアンプなどの種々の増幅器によって実装されてよい。

以上説明したように、第４の実施形態に係るアナログデジタル変換器は、下位ビット信号用の時間デジタル変換器に含まれる時間／電圧変換器と電圧保持回路との間に増幅器が挿入されている。この増幅器の作用により、電圧信号の電圧（この大きさは時間信号の持つ時間情報に依存する）が増幅される。故に、増幅器を用いない場合に比べて、電圧保持回路および電圧／時間変換器によって付加される雑音（誤差）による時間情報への影響が抑制される。従って、このアナログデジタル変換器によれば、電圧保持回路および電圧／時間変換器の雑音に関する要求精度を緩和することができる。

（第５の実施形態）
前述の第３の実施形態および第４の実施形態に係るアナログデジタル変換器は、個別のカウンタ回路を内蔵している。他方、第５の実施形態は、例えば、前述のカラムパラレル読み出し回路のように複数のアナログデジタル変換器を並列動作させる場合に、当該複数のアナログデジタル変換器の間で１つのカウンタ回路を共用することを可能にする。

図５に例示されるように、第５の実施形態に係るアナログデジタル変換器は、コンパレータ４１０と、ランプ波生成回路４２０と、時間デジタル変換器２００と、時間デジタル変換器６００とを含む。

時間デジタル変換器６００は、カウンタクロック生成回路６１０と、カウンタ回路６３０と、ラッチ回路６４０とを含む。なお、カウンタクロック生成回路６１０およびカウンタ回路６３０は、図示されない他のアナログデジタル変換器との間で共用されてもよい。

カウンタクロック生成回路６１０は、時間信号２０を粗い精度で量子化するために用いられるカウンタクロック信号（基準クロック信号と呼ぶこともできる）を生成する。カウンタクロック信号の周波数は、多相クロック信号の周波数と同一である。カウンタクロック生成回路６１０は、カウンタクロック信号を時間デジタル変換器２００およびカウンタ回路６３０へと出力する。さらに、カウンタクロック生成回路６１０は、カウンタクロック信号を図示されない他のアナログデジタル変換器へ出力してもよい。

カウンタ回路６３０は、カウンタクロック生成回路６１０からカウンタクロック信号を受け取る。カウンタ回路６３０は、カウンタクロック信号に基づいてカウントアップ（またはカウントダウン）動作することによってカウンタ信号を生成する。具体的には、カウンタ回路６３０は、カウンタ信号の立ち上がりエッジ（または立ち下がりエッジ）に応じてカウント動作する。故に、カウンタ信号の値は、略一定の周期でカウントアップまたはカウントダウンされる。カウンタ回路６３０は、カウンタ信号をラッチ回路６４０へと出力する。

さらに、カウンタ回路６３０は、カウンタ信号を図示されない他のアナログデジタル変換器へ出力してもよい。他のアナログデジタル変換器は、外部入力信号としてのカウンタ信号を用いて時間信号をデジタル信号へと変換することができる。

ラッチ回路６４０は、コンパレータ４１０から時間信号２０を受け取り、カウンタ回路６３０からカウンタ信号を受け取る。ラッチ回路６４０は、時間信号２０によって指定されるタイミング（例えば、時間信号２０がＨｉｇｈレベルからＬｏｗレベルに反転するタイミング）におけるカウンタ信号の値を保持し、この値を上位ビット信号２２として出力する。

以上説明したように、第５の実施形態に係るアナログデジタル変換器は、他のアナログデジタル変換器と一緒にカウンタ回路を共用する。故に、このアナログデジタル変換器によれば、例えばイメージセンサのカラムパラレル読み出し回路への適用時に、画素アレイの列数に関わらず１つのカウンタ回路を用いて全列のアナログデジタル変換を実現することができる。すなわち、カウンタ回路による消費電力を削減することが可能である。

（第６の実施形態）
第６の実施形態に係るアナログデジタル変換器は、前述の各実施形態に係るアナログデジタル変換器に対してオフセット抑圧（またはオフセット除去）のための機構を追加したものに相当する。図６に例示されるように、本実施形態に係るアナログデジタル変換器は、コンパレータ４１０と、ランプ波生成回路４２０と、時間デジタル変換器２００と、時間デジタル変換器３００と、メモリ７３０と、演算回路７４０とを含む。

メモリ７３０には、コンパレータ４１０、ランプ波生成回路４２０、時間デジタル変換器２００および時間デジタル変換器３００によって、所定の基準アナログ信号を事前にアナログデジタル変換することによって生成された基準デジタル信号が保存される。この基準デジタル信号は、例えば、コンパレータ４１０のオフセット電圧ばらつき、遅延ばらつきなどに起因するオフセット誤差に相当する。さらに、メモリ７３０には、コンパレータ４１０、ランプ波生成回路４２０、時間デジタル変換器２００および時間デジタル変換器３００によって、アナログ信号２３をアナログデジタル変換することによって生成された対象デジタル信号（上位ビット信号２２および下位ビット信号２１を結合したデジタル信号に相当する）が保存される。

演算回路７４０は、メモリ７３０から基準デジタル信号および対象デジタル信号を読み出す。演算回路７４０は、対象デジタル信号から基準デジタル信号を差し引くことにより、アナログ信号２３に対応する最終的なデジタル信号２４を生成する。このデジタル信号２４において、前述のオフセット誤差は抑圧されている。

以上説明したように、第６の実施形態に係るアナログデジタル変換器は、オフセット誤差に相当する基準デジタル信号を保存するメモリと、当該基準デジタル信号を用いてオフセット抑圧を行う演算回路とを含む。従って、このアナログデジタル変換器によれば、オフセット抑圧されたデジタル信号を生成することができる。さらに、このアナログデジタル変換器を例えばイメージセンサのカラムパラレル読み出し回路へ適用すれば、画素アレイの列間で異なるオフセット誤差が生じる場合にも、これらを適切に抑圧することができる。

（第７の実施形態）
第７の実施形態に係るアナログデジタル変換器は、時間／電圧変換器、電圧保持回路および電圧／時間変換回路がチャージポンプ回路を用いて実装される点で前述の各実施形態に係るアナログデジタル変換器とは異なる。図７に例示されるように、本実施形態に係るアナログデジタル変換器は、コンパレータ４１０と、ランプ波生成回路４２０と、時間デジタル変換器８００と、時間デジタル変換器３００とを含む。

時間デジタル変換器８００は、残差時間検出回路２７０と、チャージポンプ回路８８０と、タイミング制御回路１４０と、多相クロック生成回路１５０と、ラッチ回路１６０とを含む。

チャージポンプ回路８８０は、残差時間検出回路２７０から残差時間信号を受け取る。それから、チャージポンプ回路８８０は、残差時間信号を電圧信号に変換して保持する。ここで、電圧信号は、残差時間信号の持つ時間情報に依存する大きさの電圧を持つ信号である。さらに、チャージポンプ回路８８０は、タイミング制御回路１４０によって指示されるタイミングに従って、電圧信号を時間信号へと変換し、当該時間信号をラッチ回路１６０へと出力する。ここで、チャージポンプ回路８８０によって生成される時間信号において、残差時間信号の持つ時間情報と略同一の時間情報が復元されている。

チャージポンプ回路８８０の第１の具体例が図８に示されている。図８のチャージポンプ回路８８０は、電流源Ｉ_ＣＰ１と、スイッチＳＷ_１と、スイッチＳＷ_２と、電流源Ｉ_ＣＰ２と、スイッチＳＷ_３と、キャパシタＣ_ＣＰと、コンパレータ８８１と、ＡＮＤゲート８８２とを含む。

キャパシタＣ_ＣＰは、一端がコンパレータ８８１の反転入力端子、スイッチＳＷ_１、スイッチＳＷ_２、スイッチＳＷ_３に共通に接続され、他端が接地される。キャパシタＣ_ＣＰの両端に印加される電圧はＶ_Ｘで表される。

スイッチＳＷ_１は、電流源Ｉ_ＣＰ１の出力端子とキャパシタＣ_ＣＰの一端との間を制御信号に従って短絡または開放する。スイッチＳＷ_１に供給される制御信号のＯＮ期間は、前述の残差時間信号のＯＮ期間に略等しい。スイッチＳＷ_１が電流源Ｉ_ＣＰ１の出力端子とキャパシタＣ_ＣＰの一端との間を短絡すると、キャパシタＣ_ＣＰが充電される。

スイッチＳＷ_２は、電流源Ｉ_ＣＰ２の入力端子とキャパシタＣ_ＣＰの一端との間を制御信号に従って短絡または開放する。スイッチＳＷ_２の制御信号は、タイミング制御回路１４０から供給され、チャージポンプ回路８８０が保持している電圧信号を時間信号へと変換するタイミングで立ち上がる。スイッチＳＷ_２が電流源Ｉ_ＣＰ２の入力端子とキャパシタＣ_ＣＰの一端との間を短絡すると、キャパシタＣ_ＣＰが放電される。

スイッチＳＷ_３は、電源Ｖ_ＣＯＭとキャパシタＣ_ＣＰの一端との間を制御信号に従って短絡または開放する。スイッチＳＷ_３が電源Ｖ_ＣＯＭとキャパシタＣ_ＣＰの一端との間を短絡すると、キャパシタＣ_ＣＰには初期電圧が印加される（リセットされる）。

コンパレータ８８１は、非反転入力端子が電源Ｖ_ＣＯＭに接続され、反転入力端子がキャパシタＣ_ＣＰの一端に接続される。コンパレータ８８１は、非反転入力端子に印加される電圧Ｖ_ＣＯＭを反転入力端子に印加される電圧Ｖｘと比較する。コンパレータ８８１は、比較結果を示すデジタル信号（ＣＭＰＯＵＴ）をＡＮＤゲートへと出力する。なお、デジタル信号（ＣＭＰＯＵＴ）は、Ｖ_ＣＯＭ＞Ｖ_Ｘの場合にＨｉｇｈレベル、Ｖ_ＣＯＭ≦Ｖ_Ｘの場合にＬｏｗレベルとなる。

ＡＮＤゲート８８２は、コンパレータ８８１からデジタル信号（ＣＭＰＯＵＴ）を受け取り、スイッチＳＷ_２に供給される制御信号を受け取る。ＡＮＤゲート８８２は、両入力信号の論理積を演算することによって、時間信号（Ｖ_ＴＯＵＴ）を生成する。

具体的には、図８のチャージポンプ回路８８０は、図９に例示されるように動作する。チャージポンプ回路８８０の動作フェーズは、（１）時間→電圧変換期間、（２）電圧保持期間および（３）電圧→時間変換期間に大別することができる。

チャージポンプ回路８８０は、（１）時間→電圧変換期間よりも前に、電圧Ｖ_Ｘのリセット処理を行う。具体的には、スイッチＳＷ_３がＯＦＦ状態からＯＮ状態へと変化し、電圧Ｖ_Ｘは電圧Ｖ_ＣＯＭに一致する。その後、スイッチＳＷ_３は再びＯＦＦ状態へと戻る。

続いて、チャージポンプ回路８８０の動作フェーズは、（１）時間→電圧変換期間へと遷移する。（１）時間→電圧変換期間は、スイッチＳＷ_１の制御信号のＯＮ期間（すなわち、残差時間信号のＯＮ期間）に合わせて開始および終了する。（１）時間→電圧変換期間に亘って、キャパシタＣ_ＣＰは定電流で充電されるので、電圧Ｖ_Ｘの増加分は残差時間信号のＯＮ期間長に比例する。なお、（１）時間→電圧変換期間における電圧Ｖ_Ｘの導関数は下記数式（１）で表すことができる。

ここで、Ｉ_ＣＰ１は電流源Ｉ_ＣＰ１の発生する電流量を表し、Ｃ_ＣＰはキャパシタＣ_ＣＰのキャパシタンスを表す。故に、残差時間信号のＯＮ期間長をＴ_ＲＥＳ、（１）時間→電圧変換期間における電圧Ｖ_Ｘの増加分をＶ_ＲＥＳとすると、下記数式（２）を導出できる。

続いて、チャージポンプ回路８８０の動作フェーズは、（２）電圧保持期間へと遷移する。（２）電圧保持期間では、スイッチＳＷ_１、スイッチＳＷ_２およびスイッチＳＷ_３が全てＯＦＦ状態であるので、電圧Ｖ_Ｘは保持される。

続いて、チャージポンプ回路８８０の動作フェーズは、（３）電圧→時間変換期間へと遷移する。（３）電圧→時間変換期間は、例えば並列動作する全てのＳＳＡＤＣの変換終了後に、スイッチＳＷ_２の制御信号が立ち上がることで開始する。（３）電圧→時間変換期間に亘って、キャパシタＣ_ＣＰは定電流で放電されるので、電圧Ｖ_Ｘの減少分は（３）電圧→時間変換期間の開始時点からの経過時間に比例し、いずれ電圧Ｖ_Ｘは初期電圧Ｖ_ＣＯＭに一致する。なお、（３）電圧→時間変換期間における電圧Ｖ_Ｘの導関数は下記数式（３）で表すことができる。

ここで、Ｉ_ＣＰ２は電流源Ｉ_ＣＰ２の発生する電流量を表す。故に、（３）電圧→時間変換期間の開始時点から電圧Ｖ_Ｘが電圧Ｖ_ＣＯＭに一致するまでの時間をＴ’_ＲＥＳとすると、下記数式（４）ないし数式（６）を導出できる。

電圧Ｖ_Ｘが電圧Ｖ_ＣＯＭまで降下すると、コンパレータ８８１の出力信号（ＣＭＰＯＵＴ）は、ＨｉｇｈレベルからＬｏｗレベルへと反転する。換言すれば、コンパレータ８８１の出力信号（ＣＭＰＯＵＴ）は、（３）電圧→時間変換期間の開始時点から時間Ｔ’_ＲＥＳに亘ってＨｉｇｈレベルを維持する。

故に、コンパレータ８８１の出力信号（ＣＭＰＯＵＴ）とスイッチＳＷ_２の制御信号との論理積である時間信号（ＶＴＯＵＴ）は、ＯＮ期間長がＴ’_ＲＥＳに等しいパルスに相当する。そして、数式（６）よりＴ’_ＲＥＳはＴ_ＲＥＳに比例するから、時間信号（ＶＴＯＵＴ）は残差時間信号の時間情報（Ｔ_ＲＥＳ）に依存する時間情報（Ｔ’_ＲＥＳ）を持つことになる。なお、数式（６）より、Ｉ_ＣＰ１＝Ｉ_ＣＰ２と設計すればＴ’_ＲＥＳ＝Ｔ_ＲＥＳとなり、Ｉ_ＣＰ１＝Ａ_Ｔ＊Ｉ_ＣＰ２と設計すればＴ’_ＲＥＳ＝Ａ_Ｔ＊Ｔ_ＲＥＳとなる。

チャージポンプ回路８８０の第２の具体例が図１０に示されている。図１０のチャージポンプ回路８８０は、電流源Ｉ_ＣＰ１と、スイッチＳＷ_１と、スイッチＳＷ_２ａ，１およびスイッチＳ_２ａ，２（以降、スイッチＳＷ_２ａ群とも称される）と、スイッチＳＷ_２ｂ，１およびスイッチＳ_２ｂ，２（以降、スイッチＳＷ_２ｂ群とも称される）と、スイッチＳＷ_３と、キャパシタＣ_ＣＰと、コンパレータ８８３と、ＡＮＤゲート８８４とを含む。

キャパシタＣ_ＣＰは、端子ａがスイッチＳＷ_２ａ，１およびスイッチＳＷ_２ｂ，１に接続され、端子ｂがスイッチＳＷ_２ａ，２およびスイッチＳ_２ｂ，２に接続される。

スイッチＳＷ_１は、電流源Ｉ_ＣＰ１の出力端子とコンパレータ８８３の反転入力端子との間を制御信号に従って短絡または開放する。コンパレータ８８３の反転入力端子に印加される電圧はＶ_Ｘで表される。スイッチＳＷ_１に供給される制御信号のＯＮ期間は、前述の残差時間信号のＯＮ期間ならびにチャージポンプ回路８８０が保持している電圧信号を時間信号へと変換する期間に略等しい。スイッチＳＷ_１が電流源Ｉ_ＣＰ１の出力端子とコンパレータ８８３の反転入力端子との間を短絡すると、電流源Ｉ_ＣＰ１からの電流は、スイッチＳＷ_２ａ群およびスイッチＳＷ_２ｂ群のＯＮ／ＯＦＦ状態に応じて異なる経路を流れてキャパシタＣ_ＣＰを端子ａまたは端子ｂのいずれか一方の電位が上昇するように充電する。

スイッチＳＷ_２ａ，１は、キャパシタＣ_ＣＰの端子ａとコンパレータ８８３の反転入力端子との間を制御信号に従って短絡または開放する。スイッチＳＷ_２ａ，２は、キャパシタＣ_ＣＰの端子ｂと電源Ｖ_ＣＯＭとの間を制御信号に従って短絡または開放する。スイッチＳＷ_１のＯＮ期間にスイッチＳＷ_２ａ群がＯＮ状態となると、キャパシタＣ_ＣＰは端子ａの電位が上昇するように充電される。

スイッチＳＷ_２ａ群の共通の制御信号は、タイミング制御回路１４０から供給され、キャパシタＣ_ＣＰの充電が完了（すなわち、キャパシタＣ_ＣＰの端子ａの電位の上昇が停止）した後の適切なタイミングで立ち下がる。係るタイミングは、ＳＳＡＤＣの動作中であってもよいし、動作完了後であってもよい。

スイッチＳＷ_２ｂ，１は、キャパシタＣ_ＣＰの端子ｂと電源Ｖ_ＣＯＭとの間を制御信号に従って短絡または開放する。スイッチＳＷ_２ｂ，２は、キャパシタＣ_ＣＰの端子ａとコンパレータ８８３の反転入力端子との間を制御信号に従って短絡または開放する。

スイッチＳＷ_２ｂ群の共通の制御信号は、スイッチＳＷ_２ａ群の共通の制御信号の反転信号に相当する。すなわち、スイッチＳＷ_２ｂ群の共通の制御信号は、タイミング制御回路１４０から供給され、スイッチＳＷ_２ａ群の共通の制御信号の立ち下がりと略同じタイミングで立ち上がる。

スイッチＳＷ_１およびスイッチＳＷ_３のＯＦＦ期間に、スイッチＳＷ_２ｂ群がＯＮ状態となると、電圧Ｖ_Ｘは２Ｖ_ＲＥＳ（Ｖ_ＲＥＳは、スイッチＳＷ_２ａ群を介した充電による電圧Ｖ_Ｘの増加分を表す）降下する。さらに、スイッチＳＷ_１のＯＮ期間にスイッチＳＷ_２ｂ群がＯＮ状態となると、キャパシタＣ_ＣＰは端子ｂの電位が上昇するように充電される。

スイッチＳＷ_３は、電源Ｖ_ＣＯＭとコンパレータ８８３の反転入力端子との間を制御信号に従って短絡または開放する。スイッチＳＷ_２ａ，１（またはスイッチＳＷ_２ｂ，２）のＯＮ期間にスイッチＳＷ_３がＯＮ状態となると、キャパシタＣ_ＣＰの一端および他端には初期電圧が印加される（リセットされる）。

コンパレータ８８３は、非反転入力端子が電源Ｖ_ＣＯＭに接続され、反転入力端子がスイッチＳＷ_１、スイッチＳＷ_２ａ，１、スイッチＳＷ_２ｂ，２およびスイッチＳＷ_３に接続される。コンパレータ８８３は、非反転入力端子に印加される電圧Ｖ_ＣＯＭを反転入力端子に印加される電圧Ｖｘと比較する。コンパレータ８８３は、比較結果を示すデジタル信号（ＣＭＰＯＵＴ）をＡＮＤゲートへと出力する。なお、デジタル信号（ＣＭＰＯＵＴ）は、Ｖ_ＣＯＭ＞Ｖ_Ｘの場合にＨｉｇｈレベル、Ｖ_ＣＯＭ≦Ｖ_Ｘの場合にＬｏｗレベルとなる。

ＡＮＤゲート８８４は、コンパレータ８８３からデジタル信号（ＣＭＰＯＵＴ）を論理反転させてから受け取り、スイッチＳＷ_１に供給される制御信号を受け取る。ＡＮＤゲート８８４は、両入力信号の論理積を演算することによって、時間信号（ＶＴＯＵＴ）を生成する。

具体的には、図１０のチャージポンプ回路８８０は、図１１に例示されるように動作する。チャージポンプ回路８８０の動作フェーズは、（１）時間→電圧変換期間、（２）電圧保持期間および（３）電圧→時間変換期間に大別することができる。

チャージポンプ回路８８０は、（１）時間→電圧変換期間よりも前に、電圧Ｖ_Ｘのリセット処理を行う。具体的には、スイッチＳＷ_２ａ群のＯＮ期間にスイッチＳＷ_３がＯＦＦ状態からＯＮ状態へと変化し、電圧Ｖ_Ｘは電圧Ｖ_ＣＯＭに一致する。また、キャパシタＣ_ＣＰの端子ａおよび端子ｂには共に電圧Ｖ_ＣＯＭが印加される。その後、スイッチＳＷ_３は再びＯＦＦ状態へと戻る。

続いて、チャージポンプ回路８８０の動作フェーズは、（１）時間→電圧変換期間へと遷移する。（１）時間→電圧変換期間は、スイッチＳＷ_１の制御信号としての残差時間信号のＯＮ期間に合わせて開始および終了する。（１）時間→電圧変換期間に亘って、キャパシタＣ_ＣＰはスイッチＳＷ_２ａ群を介して定電流で充電されるので、電圧Ｖ_Ｘの増加分は残差時間信号のＯＮ期間に比例する。なお、（１）時間→電圧変換期間における電圧Ｖ_Ｘの導関数は上記数式（１）で表すことができる。故に、図１０のチャージポンプ回路８８０においても、電圧Ｖ_Ｘの増加分Ｖ_ＲＥＳに関して上記数式（２）が成立する。

続いて、チャージポンプ回路８８０の動作フェーズは、（２）電圧保持期間へと遷移する。（２）電圧保持期間では、スイッチＳＷ_１およびスイッチＳＷ_３がＯＦＦ状態である。また、（２）電圧保持期間の途中で、スイッチＳＷ_２ｂ群がＯＦＦ状態からＯＮ状態に変化し、略同時にスイッチＳＷ_２ａ群がＯＮ状態からＯＦＦ状態に変化する。故に、スイッチＳＷ_２ａ群の制御信号が立ち下がるまで電圧Ｖ_Ｘ＝Ｖ_ＣＯＭ＋Ｖ_ＲＥＳの状態で保持され、スイッチＳＷ_２ａ群の制御信号が立ち上がると電圧Ｖ_Ｘ＝Ｖ_ＣＯＭ−Ｖ_ＲＥＳの状態で保持される。

続いて、チャージポンプ回路８８０の動作フェーズは、（３）電圧→時間変換期間へと遷移する。（３）電圧→時間変換期間は、例えば並列動作する全てのＳＳＡＤＣの変換終了後に、スイッチＳＷ_１の制御信号が再び立ち上がることで開始する。（３）電圧→時間変換期間に亘って、キャパシタＣ_ＣＰはスイッチＳＷ_２ｂ群を介して定電流で充電されるので、電圧Ｖ_Ｘの増加分は（３）電圧→時間変換期間の開始時点からの経過時間に比例し、いずれ電圧Ｖ_Ｘは初期電圧Ｖ_ＣＯＭに一致する。なお、（３）電圧→時間変換期間における電圧Ｖ_Ｘの導関数は上記数式（１）で表すことができる。故に、（３）電圧→時間変換期間の開始時点から電圧Ｖ_Ｘが電圧Ｖ_ＣＯＭに一致するまでの時間をＴ’_ＲＥＳとすると、下記数式（７）ないし数式（９）を導出できる。

電圧Ｖ_Ｘが電圧Ｖ_ＣＯＭまで上昇すると、コンパレータ８８３の出力信号（ＣＭＰＯＵＴ）は、ＬｏｗレベルからＨｉｇｈレベルへと反転する。換言すれば、コンパレータ８８３の出力信号（ＣＭＰＯＵＴ）は、（３）電圧→時間変換期間の開始時点から時間Ｔ’_ＲＥＳに亘ってＬｏｗレベルを維持する。

故に、コンパレータ８８３の出力信号（ＣＭＰＯＵＴ）の論理反転とスイッチＳＷ_１の制御信号との論理積である時間信号（ＶＴＯＵＴ）は、ＯＮ期間長がＴ’_ＲＥＳに等しいパルスに相当する。そして、数式（９）よりＴ’_ＲＥＳはＴ_ＲＥＳに等しいから、時間信号（ＶＴＯＵＴ）は残差時間信号の時間情報（Ｔ_ＲＥＳ）に依存する時間情報（Ｔ’_ＲＥＳ）を持つことになる。

概括すれば、図８のチャージポンプ回路８８０は、Ｉ_ＣＰ１およびＩ_ＣＰ２の比率を調整することで、残差時間信号の持つ時間情報（ＯＮ期間）を利得Ａ_Ｔで増幅することができる点で優れている。但し、電流源Ｉ_ＣＰ１および電流源Ｉ_ＣＰ２をＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いて実装する場合に、ＭＯＳＦＥＴのばらつきによりＩ_ＣＰ１およびＩ_ＣＰ２を正確に設計することは必ずしも容易ではない。故に、利得Ａ_Ｔの誤差を低減させるためのキャリブレーションが必要となることもある。図１０のチャージポンプ回路は、時間情報を増幅することはできないが、Ｉ_ＣＰ１の誤差による影響を受けないのでキャリブレーションが不要である点で優れている。

以上説明したように、第７の実施形態に係るアナログデジタル変換器は、時間／電圧変換器、電圧保持回路および電圧／時間変換器として動作するチャージポンプ回路を含む。従って、このアナログデジタル変換器によれば、このチャージポンプ回路を用いて前述の各実施形態に係る時間デジタル変換器またはアナログデジタル変換器を実装することができる。

（第８の実施形態）
前述の第７の実施形態では、時間／電圧変換器、電圧保持回路および電圧／時間変換回路がチャージポンプ回路を用いて実装される。チャージポンプ回路およびＳＳＡＤＣは共にコンパレータを含む。チャージポンプ回路に含まれるコンパレータはＳＳＡＤＣの動作完了後に動作し始めるので、当該コンパレータの動作期間はＳＳＡＤＣに含まれるコンパレータと重複しない。そこで、第８の実施形態では、チャージポンプ回路およびＳＳＡＤＣが１つのコンパレータを時分割で共用する。

具体的には、チャージポンプ回路およびＳＳＡＤＣは、図１２に例示されるように１つのコンパレータを共用することができる。図１２の例は前述の図８のチャージポンプ回路８８０をベースとしているが、代わりに図１０または他のチャージポンプ回路８８０をベースとすることもできる。図１２の例では、コンパレータ８８１がＳＳＡＤＣ用のコンパレータおよびチャージポンプ回路８８０用のコンパレータとして共用されている。

コンパレータ８８１がＳＳＡＤＣ用のコンパレータとして機能する場合には、スイッチＳＷ_４はアナログ信号２３（Ｖ_ＳＩＧ）を当該コンパレータ８８１の非反転入力端子へと供給し、スイッチＳＷ_５はランプ波信号を当該コンパレータ８８１の反転入力端子へと供給する。

コンパレータ８８１がチャージポンプ回路８８０用のコンパレータとして機能する場合には、スイッチＳＷ_４は電圧Ｖ_ＣＯＭを当該コンパレータ８８１の非反転入力端子に印加し、スイッチＳＷ_５は電圧Ｖ_Ｘを当該コンパレータ８８１の反転入力端子に印加する。

以上説明したように、第８の実施形態に係るアナログデジタル変換器において、チャージポンプ回路およびＳＳＡＤＣは１つのコンパレータを時分割で共用する。従って、このアナログデジタル変換器によれば、第７の実施形態に比べてコンパレータの数が削減されるので消費電力を削減可能である。

（第９の実施形態）
前述の各実施形態に係るアナログデジタル変換器は、図１７に例示されるようにＣＭＯＳイメージセンサに適用可能である。図１７のＣＭＯＳイメージセンサは画素アレイ９５０を含み、当該画素アレイ９５０の列毎にアナログデジタル変換器が用意される。

各アナログデジタル変換器は、前述の各実施形態に係るアナログデジタル変換器に相当し、個別のコンパレータ４１０および時間デジタル変換器１０００を含む。時間デジタル変換器１０００は、上位ビット信号用の第１のサブ時間デジタル変換器および下位ビット信号用の第２のサブ時間デジタル変換器を含む。第１のサブ時間デジタル変換器は、時間デジタル変換器３００または時間デジタル変換器６００と同一または類似であってよい。第２のサブ時間デジタル変換器は、時間デジタル変換器２００、時間デジタル変換器５００または時間デジタル変換器８００と同一または類似であってよい。なお、タイミング制御回路１４０、多相クロック生成回路１５０およびランプ波生成回路４２０は、全てのアナログデジタル変換器によって共用される。

多相クロック生成回路１５０によって生成される多相クロック信号は、第２のサブ時間デジタル変換器の時間／電圧変換期間以前（すなわち、ＳＳＡＤＣの動作可能期間内）には不要である。故に、タイミング制御回路１４０は、ＡＮＤゲート９６０−１、ＡＮＤゲート９６０−２、ＡＮＤゲート９６０−３およびＡＮＤゲート９６０−４（以降、ＡＮＤゲート９６０群と称される）を用いて多相クロック信号の供給を制御する。

具体的には、タイミング制御回路１４０は、ＳＳＡＤＣの動作可能期間内にはＬｏｗレベルのデジタル信号をＡＮＤゲート９６０群に与えることで多相クロック信号の供給を無効にする。他方、タイミング制御回路１４０は、第２のサブ時間デジタル変換器のＳＳＡＤＣの動作可能期間の終了後にＨｉｇｈレベルのデジタル信号をＡＮＤゲート９６０群に与えることで多相クロック信号の供給を有効にする。

係る多相クロック信号の供給制御によれば、多相クロック信号を供給するためのクロックバッファ９７０−１、クロックバッファ９７０−２、クロックバッファ９７０−３およびクロックバッファ９７０−４の消費電力を削減することができる。

以上説明したように、第９の実施形態に係るイメージセンサは、前述の各実施形態に係るアナログデジタル変換器を含む。従って、このイメージセンサによれば、下位ビット信号用の時間デジタル変換器の動作タイミングを列間で揃えることで、多相クロック信号の生成および供給を１サイクルで済ますことができる。すなわち、多相クロック信号の生成および供給に関わる消費電力を削減することが可能である。

なお、前述の各実施形態に係るアナログデジタル変換器は、ＣＭＯＳイメージセンサに限らず例えばＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサなどの他の種別のイメージセンサに適用されてよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０，２０・・・時間信号
１１，２４・・・デジタル信号
２１・・・下位ビット信号
２２・・・上位ビット信号
２３・・・アナログ信号
１１０・・・時間／電圧変換器
１２０・・・電圧保持回路
１３０・・・電圧／時間変換器
１４０・・・タイミング制御回路
１５０・・・多相クロック生成回路
１６０，１６１，６４０・・・ラッチ回路
１６２・・・コード変換回路
２００，３００，５００，６００，８００，１０００・・・時間デジタル変換器
２７０・・・残差時間検出回路
３１０，６１０・・・カウンタクロック生成回路
３２０，８８２，８８４，９６０・・・ＡＮＤゲート
３３０，６３０・・・カウンタ回路
４１０，８８１，８８３・・・コンパレータ
４２０・・・ランプ波生成回路
５８０・・・増幅器
７３０・・・メモリ
７４０・・・演算回路
８８０・・・チャージポンプ回路
９５０・・・画素アレイ
９７０・・・クロックバッファ

Claims (11)

1. 第１の時間信号を時間と異なる形式の情報を持つ中間信号へと変換する第１の変換器と、
   前記中間信号を保持する保持回路と、
   前記保持回路によって保持されている中間信号を第２の時間信号へと変換する第２の変換器と、
   多相クロック信号を用いて前記第２の時間信号を量子化することによって、デジタル信号を生成する時間量子化器と、
   前記中間信号が前記第２の変換器に入力されるタイミングおよび前記多相クロック信号が前記時間量子化器に入力されるタイミングを制御する制御回路と
   を具備する、時間デジタル変換器。
2. 前記中間信号は、前記第１の時間信号の持つ時間情報に依存する大きさの電圧を持つ電圧信号である、請求項１記載の時間デジタル変換器。
3. 前記中間信号を増幅する増幅器をさらに具備し、
   前記保持回路は、前記増幅器によって増幅された中間信号を保持する、
   請求項２記載の時間デジタル変換器。
4. 前記第１の変換器、前記保持回路および前記第２の変換器は、チャージポンプ回路を用いて実装される、請求項２記載の時間デジタル変換器。
5. 第１の時間信号を上位ビット値に相当する第１のデジタル信号へと変換する第１のサブ時間デジタル変換器と、
   前記第１のサブ時間デジタル変換器における変換残差を下位ビット値に相当する第２のデジタル信号へと変換する第２のサブ時間デジタル変換器と
   を具備し、
   前記第２のサブ時間デジタル変換器は、
   前記第１の時間信号に基づいて前記変換残差に相当する残差時間信号を検出する検出回路と、
   前記残差時間信号を時間と異なる形式の情報を持つ中間信号へと変換する第１の変換器と、
   前記中間信号を保持する保持回路と、
   前記保持回路によって保持されている中間信号を第２の時間信号へと変換する第２の変換器と、
   多相クロック信号を用いて前記第２の時間信号を量子化することによって、前記第２のデジタル信号を生成する時間量子化器と、
   前記中間信号が前記第２の変換器に入力されるタイミングおよび前記多相クロック信号が前記時間量子化器に入力されるタイミングを制御する制御回路と
   を含む、
   時間デジタル変換器。
6. 前記第１のサブ時間デジタル変換器は、
   略一定の周期でカウントアップまたはカウントダウンされる外部入力信号の値を前記第１の時間信号によって指定されるタイミングで保持することによって、前記第１のデジタル信号を生成するラッチ回路
   を含む、請求項５記載の時間デジタル変換器。
7. 請求項５記載の時間デジタル変換器と、
   アナログ信号を前記第１の時間信号へと変換する第３の変換器と
   を具備するアナログデジタル変換器。
8. 基準アナログ信号を前記第３の変換器および前記時間デジタル変換器によって事前に変換した基準デジタル信号と、前記第１のデジタル信号および前記第２のデジタル信号の結合に相当する対象デジタル信号とを保存するメモリと、
   前記対象デジタル信号から前記基準デジタル信号を差し引くことによって、前記アナログ信号に対応するデジタル信号を生成する演算回路と
   をさらに具備する、請求項７記載のアナログデジタル変換器。
9. 前記中間信号は、前記残差時間信号の持つ時間情報に依存する大きさの電圧を持つ電圧信号であり、
   前記第１の変換器、前記保持回路および前記第２の変換器は、チャージポンプ回路を用いて実装され、
   前記第３の変換器および前記チャージポンプ回路は、コンパレータを時分割で共用する、
   請求項７記載のアナログデジタル変換器。
10. 前記多相クロック信号を生成する生成回路と、
    前記多相クロック信号を前記第１のサブ時間デジタル変換器へと供給するクロックバッファと
    をさらに具備し、
    前記生成回路および前記クロックバッファは、前記第１のサブ時間デジタル変換器の動作可能期間内に動作を停止する、
    請求項７記載のアナログデジタル変換器。
11. 請求項７記載のアナログデジタル変換器を含むイメージセンサ。