JP2017011034A - Silicon carbide semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a silicon carbide semiconductor device which can relax field concentration on corners of a trench and inhibit the occurrence of avalanche breakdown.SOLUTION: A silicon carbide semiconductor device 1 has a silicon carbide substrate 10 and a gate insulation film 15. The silicon carbide substrate 10 includes a first impurity region 12, a second impurity region 13, a third impurity region 14 and a field relaxation region 2. On a first principal surface 10a of the silicon carbide substrate 10, a trench TR defined by side walls SW and a bottom BT is formed. The gate insulation film 15 contacts the first impurity region 12 at the bottom BT and contacts the first impurity region 12, the second impurity region 13 and the third impurity region 14 at the side walls SW. In a direction parallel with a second principal surface 10b, a width W1 of a third principal surface 2a1 of the field relaxation region 2 is larger than a width W2 of a fourth principal surface 2b1 of the field relaxation region 2.SELECTED DRAWING: Figure 1

Description

本発明は、炭化珪素半導体装置に関する。   The present invention relates to a silicon carbide semiconductor device.

近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。たとえば、特開２０１４−０４１９９０号公報（特許文献１）は、ドリフト層の内部に電界緩和領域が設けられたトレンチ型ＭＯＳＦＥＴを開示している。   2. Description of the Related Art In recent years, silicon carbide has been increasingly used as a material for semiconductor devices in order to enable higher breakdown voltages, lower losses, and use in high-temperature environments for semiconductor devices such as MOSFETs (Metal Oxide Field Effect Transistors). It is being For example, Japanese Unexamined Patent Application Publication No. 2014-041990 (Patent Document 1) discloses a trench MOSFET in which an electric field relaxation region is provided inside a drift layer.

特開２０１４−０４１９９０号公報JP 2014-041990 A

トレンチの近傍に電界緩和領域を設けることにより、電界緩和領域から伸長する空乏層によってトレンチの角部に印加される電界を緩和することができる。しかしながら、ソース電極およびドレイン電極間に印加される電圧が増加すると、電界緩和領域における電界強度が増加する。特に、ドレイン電極側の電界緩和領域の角部には、電界が集中しやすいため、当該角部における電界強度は高くなりやすい。当該角部における電界強度が限界値を超えると、当該角部付近に形成された空乏層中において高電界で加速された電子に起因して、アバランシェ降伏が発生する場合がある。結果として、ソース電極およびドレイン電極間が短絡してしまう。アバランシェ降伏は可逆的な現象であるが、過電流によりデバイスが破壊されることもある。   By providing the electric field relaxation region in the vicinity of the trench, the electric field applied to the corner of the trench can be relaxed by the depletion layer extending from the electric field relaxation region. However, when the voltage applied between the source electrode and the drain electrode increases, the electric field strength in the electric field relaxation region increases. In particular, since the electric field tends to concentrate at the corner of the electric field relaxation region on the drain electrode side, the electric field strength at the corner tends to increase. When the electric field strength at the corner exceeds the limit value, an avalanche breakdown may occur due to electrons accelerated by a high electric field in a depletion layer formed near the corner. As a result, the source electrode and the drain electrode are short-circuited. Avalanche breakdown is a reversible phenomenon, but the device may be destroyed by overcurrent.

本発明の一態様の目的は、トレンチの角部における電界集中を緩和し、かつアバランシェ降伏の発生を抑制可能な炭化珪素半導体装置を提供することである。   An object of one embodiment of the present invention is to provide a silicon carbide semiconductor device that can alleviate electric field concentration at a corner of a trench and suppress the occurrence of avalanche breakdown.

本発明の一態様に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜とを備えている。炭化珪素基板は、第１主面と、第１主面と反対側の第２主面とを有する。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域と、第１不純物領域から隔てられるように第２不純物領域上に設けられ、第１主面を構成し、かつ第１導電型を有する第３不純物領域と、第１不純物領域内に位置し、かつ第２導電型を有する電界緩和領域とを含む。第１主面には、第２不純物領域および第３不純物領域を貫通し、かつ第１不純物領域に至る側部と、側部と連続して設けられた底部とにより規定されたトレンチが形成されている。ゲート絶縁膜は、底部において第１不純物領域と接し、かつ側部において第１不純物領域と、第２不純物領域と、第３不純物領域とに接する。電界緩和領域は、第１主面に対面する第３主面と、第２主面に対面する第４主面とを有する。第２主面に平行な方向における、第３主面の幅は、第４主面の幅よりも大きい。   A silicon carbide semiconductor device according to one embodiment of the present invention includes a silicon carbide substrate and a gate insulating film. The silicon carbide substrate has a first main surface and a second main surface opposite to the first main surface. The silicon carbide substrate includes a first impurity region having a first conductivity type, a second impurity region provided on the first impurity region and having a second conductivity type different from the first conductivity type, and separated from the first impurity region. A third impurity region which is provided on the second impurity region and forms the first main surface and has the first conductivity type, and an electric field which is located in the first impurity region and has the second conductivity type. Including relaxation regions. A trench defined by a side portion penetrating through the second impurity region and the third impurity region and reaching the first impurity region and a bottom portion provided continuously with the side portion is formed in the first main surface. ing. The gate insulating film is in contact with the first impurity region at the bottom and is in contact with the first impurity region, the second impurity region, and the third impurity region at the side. The electric field relaxation region has a third main surface that faces the first main surface and a fourth main surface that faces the second main surface. The width of the third main surface in the direction parallel to the second main surface is larger than the width of the fourth main surface.

本発明の一態様によれば、オン抵抗の増加を抑えつつトレンチの角部における電界集中を緩和し、かつアバランシェ降伏の発生を抑制可能な炭化珪素半導体装置を提供することができる。   According to one embodiment of the present invention, it is possible to provide a silicon carbide semiconductor device that can reduce an electric field concentration at a corner portion of a trench while suppressing an increase in on-resistance and can suppress occurrence of an avalanche breakdown.

実施の形態に係る炭化珪素半導体装置の構成を示す断面模式図である。It is a cross-sectional schematic diagram which shows the structure of the silicon carbide semiconductor device which concerns on embodiment. 図１の領域ＩＩの拡大図である。It is an enlarged view of the area | region II of FIG. 実施の形態に係る炭化珪素半導体装置が含む炭化珪素基板の構成を示す斜視模式図である。1 is a schematic perspective view showing a configuration of a silicon carbide substrate included in a silicon carbide semiconductor device according to an embodiment. 実施の形態に係る炭化珪素半導体装置が含む炭化珪素基板の構成を示す平面模式図である。1 is a schematic plan view showing a configuration of a silicon carbide substrate included in a silicon carbide semiconductor device according to an embodiment. 電界緩和領域におけるドーズ量の分布を示す図である。It is a figure which shows distribution of the dose amount in an electric field relaxation area | region. 実施の形態に係る炭化珪素半導体装置の第１変形例の構成を示す断面模式図である。It is a cross-sectional schematic diagram which shows the structure of the 1st modification of the silicon carbide semiconductor device which concerns on embodiment. 実施の形態に係る炭化珪素半導体装置の第２変形例の構成を示す断面模式図である。It is a cross-sectional schematic diagram which shows the structure of the 2nd modification of the silicon carbide semiconductor device which concerns on embodiment. 実施の形態に係る炭化珪素半導体装置の第３変形例の構成を示す断面模式図である。It is a cross-sectional schematic diagram which shows the structure of the 3rd modification of the silicon carbide semiconductor device which concerns on embodiment. 実施の形態に係る炭化珪素半導体装置の第４変形例の構成を示す断面模式図である。It is a cross-sectional schematic diagram which shows the structure of the 4th modification of the silicon carbide semiconductor device which concerns on embodiment. 実施の形態に係る炭化珪素半導体装置の第５変形例の構成を示す断面模式図である。It is a cross-sectional schematic diagram which shows the structure of the 5th modification of the silicon carbide semiconductor device which concerns on embodiment. 炭化珪素半導体装置が有する炭化珪素層の表面の微細構造を概略的に示す部分断面図である。It is a fragmentary sectional view showing roughly the fine structure of the surface of a silicon carbide layer which a silicon carbide semiconductor device has. ポリタイプ４Ｈの六方晶における（０００−１）面の結晶構造を示す図である。It is a figure which shows the crystal structure of the (000-1) plane in the hexagonal crystal of polytype 4H. 図１２の線ＸＩＩＩ−ＸＩＩＩに沿う（１１−２０）面の結晶構造を示す図である。It is a figure which shows the crystal structure of the (11-20) plane which follows the line XIII-XIII of FIG. 図１０の複合面の表面近傍における結晶構造を（１１−２０）面内において示す図である。It is a figure which shows the crystal structure in the surface vicinity of the composite surface of FIG. 10 in (11-20) plane. 図１０の複合面を（０１−１０）面から見た図である。It is the figure which looked at the compound surface of Drawing 10 from the (01-10) plane. 巨視的に見たチャネル面および（０００−１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフである。An example of the relationship between the angle between the channel plane and the (000-1) plane viewed macroscopically and the channel mobility is a graph showing each of a case where thermal etching is performed and a case where thermal etching is not performed. is there. チャネル方向および＜０−１１−２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフである。It is a graph which shows an example of the relationship between the angle between a channel direction and the <0-11-2> direction, and channel mobility. 図１１の変形例を示す図である。It is a figure which shows the modification of FIG. 実施の形態に係る炭化珪素半導体装置の製造方法の第１工程を示す断面模式図である。It is a cross-sectional schematic diagram which shows the 1st process of the manufacturing method of the silicon carbide semiconductor device which concerns on embodiment. 実施の形態に係る炭化珪素半導体装置の製造方法の第２工程を示す断面模式図である。It is a cross-sectional schematic diagram which shows the 2nd process of the manufacturing method of the silicon carbide semiconductor device which concerns on embodiment. 実施の形態に係る炭化珪素半導体装置の製造方法の第３工程を示す断面模式図である。It is a cross-sectional schematic diagram which shows the 3rd process of the manufacturing method of the silicon carbide semiconductor device which concerns on embodiment. 実施の形態に係る炭化珪素半導体装置の製造方法の第４工程を示す断面模式図である。It is a cross-sectional schematic diagram which shows the 4th process of the manufacturing method of the silicon carbide semiconductor device which concerns on embodiment. 炭化珪素半導体装置のオン抵抗と、Ｗｂ−Ｗｕ−Ｗｄｅｐとの関係を示す実験データである。And the on-resistance of the silicon carbide semiconductor device, the experimental data showing the relationship between W b -W u -W dep. 炭化珪素半導体装置の耐圧と、Ｗｂ−Ｗｕ−Ｗｄｅｐとの関係を示す実験データである。And the breakdown voltage of the silicon carbide semiconductor device, the experimental data showing the relationship between W b -W u -W dep.

［本願発明の実施形態の説明］
（１）本発明の一態様に係る炭化珪素半導体装置１は、炭化珪素基板１０と、ゲート絶縁膜１５とを備えている。炭化珪素基板１０は、第１主面１０ａと、第１主面１０ａと反対側の第２主面１０ｂとを有する。炭化珪素基板１０は、第１導電型を有する第１不純物領域１２と、第１不純物領域１２上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域１３と、第１不純物領域１２から隔てられるように第２不純物領域１３上に設けられ、第１主面１０ａを構成し、かつ第１導電型を有する第３不純物領域１４と、第１不純物領域１２内に位置し、かつ第２導電型を有する電界緩和領域２とを含む。第１主面１０ａには、第２不純物領域１３および第３不純物領域１４を貫通し、かつ第１不純物領域１２に至る側部ＳＷと、側部ＳＷと連続して設けられた底部ＢＴとにより規定されたトレンチＴＲが形成されている。ゲート絶縁膜１５は、底部ＢＴにおいて第１不純物領域１２と接し、かつ側部ＳＷにおいて第１不純物領域１２と、第２不純物領域１３と、第３不純物領域１４とに接する。電界緩和領域２は、第１主面１０ａに対面する第３主面２ａ１と、第２主面１０ｂに対面する第４主面２ｂ１とを有する。第２主面１０ｂに平行な方向における、第３主面２ａ１の幅Ｗ１は、第４主面２ｂ１の幅Ｗ２よりも大きい。 [Description of Embodiment of Present Invention]
(1) Silicon carbide semiconductor device 1 according to one aspect of the present invention includes a silicon carbide substrate 10 and a gate insulating film 15. Silicon carbide substrate 10 has a first main surface 10a and a second main surface 10b opposite to the first main surface 10a. Silicon carbide substrate 10 includes a first impurity region 12 having a first conductivity type, a second impurity region 13 provided on first impurity region 12 and having a second conductivity type different from the first conductivity type, A third impurity region 14 provided on the second impurity region 13 so as to be separated from the impurity region 12 and constituting the first main surface 10a and having the first conductivity type is located in the first impurity region 12. And the electric field relaxation region 2 having the second conductivity type. The first main surface 10a includes a side SW that penetrates through the second impurity region 13 and the third impurity region 14 and reaches the first impurity region 12, and a bottom BT provided continuously with the side SW. A defined trench TR is formed. Gate insulating film 15 is in contact with first impurity region 12 at bottom portion BT, and is in contact with first impurity region 12, second impurity region 13, and third impurity region 14 at side portion SW. The electric field relaxation region 2 has a third main surface 2a1 that faces the first main surface 10a and a fourth main surface 2b1 that faces the second main surface 10b. The width W1 of the third main surface 2a1 in the direction parallel to the second main surface 10b is larger than the width W2 of the fourth main surface 2b1.

上記（１）に係る炭化珪素半導体装置１によれば、第３主面２ａ１の幅Ｗ１は、第４主面２ｂ１の幅Ｗ２よりも大きい。これにより、電界緩和領域２の第４主面２ｂ１の端部Ｃ３における電界強度を低減することができる。そのため、アバランシェ降伏の発生を抑制することができる。また電界緩和領域２の第３主面２ａ１の幅Ｗ１が大きいため、第３主面２ａ１をトレンチＴＲの角部Ｃ１の近くに配置することができる。そのため、トレンチＴＲの角部Ｃ１における電界集中を緩和することができる。   According to silicon carbide semiconductor device 1 according to (1) above, width W1 of third main surface 2a1 is larger than width W2 of fourth main surface 2b1. Thereby, the electric field strength in the edge part C3 of the 4th main surface 2b1 of the electric field relaxation area | region 2 can be reduced. Therefore, the occurrence of avalanche breakdown can be suppressed. Further, since the width W1 of the third main surface 2a1 of the electric field relaxation region 2 is large, the third main surface 2a1 can be disposed near the corner C1 of the trench TR. Therefore, the electric field concentration at the corner C1 of the trench TR can be reduced.

（２）上記（１）に係る炭化珪素半導体装置１において、第２主面１０ｂに対して垂直な方向から見て、第２不純物領域１３の外縁１３ｐは、電界緩和領域２を取り囲むように設けられていてもよい。これにより、ドリフト領域１２を流れる電流の経路が狭窄されることを抑制することができる。結果として、炭化珪素半導体装置１のオン抵抗を低減することができる。   (2) In silicon carbide semiconductor device 1 according to (1) above, outer edge 13p of second impurity region 13 is provided so as to surround electric field relaxation region 2 when viewed from the direction perpendicular to second main surface 10b. It may be done. As a result, the current path flowing through the drift region 12 can be prevented from being narrowed. As a result, the on-resistance of silicon carbide semiconductor device 1 can be reduced.

（３）上記（１）または（２）に係る炭化珪素半導体装置１において、炭化珪素基板１０は、第２不純物領域１３と電界緩和領域２との間に位置し、かつ第２導電型を有する第４不純物領域３を含んでいてもよい。これにより、第２不純物領域１３と電界緩和領域２を電気的に接続することができ、スイッチング速度を早くすることができる。   (3) In silicon carbide semiconductor device 1 according to (1) or (2) above, silicon carbide substrate 10 is located between second impurity region 13 and electric field relaxation region 2 and has the second conductivity type. The fourth impurity region 3 may be included. Thereby, the second impurity region 13 and the electric field relaxation region 2 can be electrically connected, and the switching speed can be increased.

（４）上記（３）に係る炭化珪素半導体装置１において、第４不純物領域３は、第２不純物領域１３および電界緩和領域２の双方に接していてもよい。これにより、第２不純物領域１３から電界緩和領域２に対して電子またはホールを容易に供給することができる。   (4) In silicon carbide semiconductor device 1 according to (3) above, fourth impurity region 3 may be in contact with both second impurity region 13 and electric field relaxation region 2. Thereby, electrons or holes can be easily supplied from the second impurity region 13 to the electric field relaxation region 2.

（５）上記（１）〜（４）のいずれかに係る炭化珪素半導体装置１において、第２不純物領域１３は、第１不純物領域１２との境界面である第５主面１３ａを有し、第２主面１０ｂに平行な方向における第５主面１３ａの幅の半分をＷｂ（μｍ）とし、第２主面１０ｂに対して平行な方向における第３主面２ａ１の幅の半分をＷｕ（μｍ）とし、第１不純物領域１２における不純物濃度をＮｄ（ｃｍ−３）とし、電界緩和領域２における不純物濃度をＮａ（ｃｍ−３）とし、真空の誘電率をε０（Ｆ・ｍ−１）とし、炭化珪素の誘電率をεＳｉＣ（Ｆ・ｍ−１）とし、素電荷をｅ（Ｃ）とし、拡散電位をＶｂｉ（Ｖ）としたとき、数式１を満たしてもよい。これにより、炭化珪素半導体装置１の耐圧を高く維持しつつオン抵抗を低減することができる。 (5) In silicon carbide semiconductor device 1 according to any one of (1) to (4), second impurity region 13 has fifth main surface 13a that is a boundary surface with first impurity region 12, Half of the width of the fifth main surface 13a in the direction parallel to the second main surface 10b is W b (μm), and half of the width of the third main surface 2a1 in the direction parallel to the second main surface 10b is W u (μm), the impurity concentration in the first impurity region 12 is N d (cm −3 ), the impurity concentration in the electric field relaxation region 2 is N a (cm −3 ), and the vacuum dielectric constant is ε 0 (F M -1 ), the dielectric constant of silicon carbide is ε SiC (F · m -1 ), the elementary charge is e (C), and the diffusion potential is V bi (V). Also good. Thereby, on-resistance can be reduced while maintaining the breakdown voltage of silicon carbide semiconductor device 1 high.

Figure 2017011034
Figure 2017011034

（６）上記（１）〜（５）のいずれかに係る炭化珪素半導体装置１において、炭化珪素基板１０は、第２主面１０ｂを構成する炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられ、かつ第１主面１０ａを構成する炭化珪素エピタキシャル層２４とを含む。電界緩和領域２の不純物ドーズ量をＤｒｘ（ｃｍ−２）し、第２主面１０ｂに対して垂直な方向における、第４主面２ｂ１と、炭化珪素単結晶基板１１および炭化珪素エピタキシャル層２４の境界面１１ａとの距離をＬｄ（ｃｍ）とし、第１不純物領域１２における不純物濃度をＮｄ（ｃｍ−３）としたとき、数式２を満たしてもよい。これにより、電界緩和領域２から境界面１１ａへ空乏層が延びる前に、電界緩和領域２が完全に空乏化することが抑制される。これにより、電界緩和領域２と境界面１１ａとの間に、十分な長さを有する空乏層が形成され得る。結果として、炭化珪素半導体装置１の耐圧を高く維持することができる。 (6) In silicon carbide semiconductor device 1 according to any of (1) to (5) above, silicon carbide substrate 10 includes silicon carbide single crystal substrate 11 constituting second main surface 10b, and silicon carbide single crystal substrate. 11 and silicon carbide epitaxial layer 24 constituting first main surface 10a. The impurity dose amount of electric field relaxation region 2 is set to D rx (cm −2 ), and fourth main surface 2b1, silicon carbide single crystal substrate 11 and silicon carbide epitaxial layer 24 in the direction perpendicular to second main surface 10b. When the distance to the boundary surface 11a is L d (cm) and the impurity concentration in the first impurity region 12 is N d (cm −3 ), Expression 2 may be satisfied. Thereby, it is suppressed that the electric field relaxation region 2 is completely depleted before the depletion layer extends from the electric field relaxation region 2 to the boundary surface 11a. Thereby, a depletion layer having a sufficient length can be formed between the electric field relaxation region 2 and the boundary surface 11a. As a result, the breakdown voltage of silicon carbide semiconductor device 1 can be maintained high.

Figure 2017011034
Figure 2017011034

（７）上記（１）〜（６）のいずれかに係る炭化珪素半導体装置１において、側部ＳＷと底部ＢＴとがなす角度θは９０°よりも大きくてもよい。側部ＳＷと底部ＢＴとがなす角度θが９０°の場合、電界緩和領域２が側部ＳＷの直下に位置するときのオン抵抗と、電界緩和領域２が側部ＳＷの直下よりも第１主面１０ａと平行な方向に少しシフトしたときのオン抵抗とは、大きく異なる。一方、側部ＳＷと底部ＢＴとがなす角度θが９０°よりも大きい場合、側部ＳＷに対する電界緩和領域２の位置が少し変化しても、オン抵抗は大きく異ならない。そのため、側部ＳＷと底部ＢＴとがなす角度θが９０°よりも大きい場合は、たとえばアライメント誤差により、トレンチＴＲに対する電界緩和領域２の位置がウェハの面内でばらついた場合であっても、オン抵抗が大きく変化することを抑制することができる。   (7) In silicon carbide semiconductor device 1 according to any of (1) to (6) above, angle θ formed by side portion SW and bottom portion BT may be greater than 90 °. When the angle θ formed by the side portion SW and the bottom portion BT is 90 °, the on-resistance when the electric field relaxation region 2 is located immediately below the side portion SW, and the electric field relaxation region 2 is more first than immediately below the side portion SW. The on-resistance when shifted slightly in the direction parallel to the main surface 10a is greatly different. On the other hand, when the angle θ formed by the side part SW and the bottom part BT is larger than 90 °, even if the position of the electric field relaxation region 2 with respect to the side part SW is slightly changed, the on-resistance is not greatly different. Therefore, when the angle θ formed by the side portion SW and the bottom portion BT is larger than 90 °, even when the position of the electric field relaxation region 2 with respect to the trench TR varies in the plane of the wafer due to, for example, an alignment error, A large change in on-resistance can be suppressed.

（８）上記（１）〜（７）のいずれかに係る炭化珪素半導体装置１において、側部ＳＷは、面方位｛０−３３−８｝を有する第１の面Ｓ１を含んでもよい。これにより、側部ＳＷにおけるチャネル抵抗を低減することができる。   (8) In silicon carbide semiconductor device 1 according to any one of (1) to (7), side SW may include first surface S1 having a plane orientation {0-33-8}. Thereby, the channel resistance in the side part SW can be reduced.

（９）上記（８）に係る炭化珪素半導体装置１において、側部ＳＷは、第１の面Ｓ１を微視的に含み、側部ＳＷはさらに、面方位｛０−１１−１｝を有する第２の面Ｓ２を微視的に含んでもよい。これにより、側部ＳＷにおけるチャネル抵抗をより低減することができる。   (9) In silicon carbide semiconductor device 1 according to (8) above, side portion SW microscopically includes first surface S1, and side portion SW further has a plane orientation {0-11-1}. The second surface S2 may be included microscopically. Thereby, the channel resistance in the side part SW can be further reduced.

（１０）上記（９）に係る炭化珪素半導体装置１において、第１の面Ｓ１および第２の面Ｓ２は、面方位｛０−１１−２｝を有する複合面ＳＲを構成してもよい。これにより、側部ＳＷにおけるチャネル抵抗をより低減することができる。   (10) In silicon carbide semiconductor device 1 according to (9) above, first surface S1 and second surface S2 may constitute composite surface SR having a plane orientation {0-11-2}. Thereby, the channel resistance in the side part SW can be further reduced.

（１１）上記（１０）に係る炭化珪素半導体装置１において、側部ＳＷは、｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有してもよい。これにより、側部ＳＷにおけるチャネル抵抗をより低減することができる。   (11) In silicon carbide semiconductor device 1 according to (10) above, side SW may macroscopically have an off angle of 62 ° ± 10 ° with respect to the {000-1} plane. Thereby, the channel resistance in the side part SW can be further reduced.

［本願発明の実施形態の詳細］
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。 [Details of the embodiment of the present invention]
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, the same or corresponding parts are denoted by the same reference numerals, and the description thereof will not be repeated. In the crystallographic description in this specification, the individual orientation is indicated by [], the collective orientation is indicated by <>, the individual plane is indicated by (), and the collective plane is indicated by {}. In addition, a negative crystallographic index is usually expressed by adding a “-” (bar) above a number, but in this specification a negative sign is added before the number. Yes.

まず、本発明の実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構成について説明する。   First, the structure of MOSFET as a silicon carbide semiconductor device according to an embodiment of the present invention will be described.

図１および図２に示されるように、本実施の形態に係るＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート絶縁膜１５と、ゲート電極２７と、層間絶縁膜２２と、ソース電極１６と、ソース配線１９と、ドレイン電極２０とを主に有している。炭化珪素基板１０は、炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられた炭化珪素エピタキシャル層２４を含む。炭化珪素基板１０は、第１主面１０ａと、第１主面１０ａと反対側の第２主面１０ｂとを有する。炭化珪素エピタキシャル層２４は第１主面１０ａを構成し、炭化珪素単結晶基板１１は第２主面１０ｂを構成する。   As shown in FIGS. 1 and 2, MOSFET 1 according to the present embodiment includes silicon carbide substrate 10, gate insulating film 15, gate electrode 27, interlayer insulating film 22, source electrode 16, and source wiring. 19 and the drain electrode 20 are mainly included. Silicon carbide substrate 10 includes a silicon carbide single crystal substrate 11 and a silicon carbide epitaxial layer 24 provided on silicon carbide single crystal substrate 11. Silicon carbide substrate 10 has a first main surface 10a and a second main surface 10b opposite to the first main surface 10a. Silicon carbide epitaxial layer 24 constitutes first main surface 10a, and silicon carbide single crystal substrate 11 constitutes second main surface 10b.

第１主面１０ａは、たとえば｛０００−１｝面または｛０００−１｝面から２°以上８°以下オフした面である。好ましくは、第１主面１０ａは、炭素面側であり、第２主面１０ｂが珪素面側である。第１主面１０ａは、たとえば（０００−１）面または（０００−１）面から２°以上８°以下オフした面である。炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素である。炭化珪素単結晶基板１１は、たとえば窒素などのｎ型不純物を含みｎ型（第１導電型）の導電型を有する。炭化珪素エピタキシャル層２４は、ドリフト領域１２（第１不純物領域１２）と、ボディ領域１３（第２不純物領域１３）と、ソース領域１４（第３不純物領域１４）と、コンタクト領域１８と電界緩和領域２とを主に有する。   The first major surface 10a is, for example, a surface that is off by 2 ° or more and 8 ° or less from the {000-1} surface or the {000-1} surface. Preferably, the first main surface 10a is on the carbon surface side, and the second main surface 10b is on the silicon surface side. The first major surface 10a is, for example, a surface that is off by 2 ° or more and 8 ° or less from the (000-1) surface or the (000-1) surface. Silicon carbide single crystal substrate 11 is, for example, polytype 4H hexagonal silicon carbide. Silicon carbide single crystal substrate 11 includes an n-type impurity such as nitrogen and has an n-type (first conductivity type) conductivity type. Silicon carbide epitaxial layer 24 includes drift region 12 (first impurity region 12), body region 13 (second impurity region 13), source region 14 (third impurity region 14), contact region 18 and electric field relaxation region. 2 mainly.

ドリフト領域１２は、たとえば窒素などのｎ型不純物を含み、ｎ型の導電型を有する。ドリフト領域１２が含むｎ型不純物の濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば８×１０15ｃｍ-3である。ドリフト領域１２が含むｎ型不純物の濃度は、炭化珪素単結晶基板１１が含むｎ型不純物の濃度よりも低くてもよい。 Drift region 12 includes an n-type impurity such as nitrogen and has n-type conductivity. The concentration of the n-type impurity contained in the drift region 12 is preferably 1 × 10 15 cm −3 or more and 5 × 10 16 cm −3 or less, for example, 8 × 10 15 cm −3 . The concentration of n-type impurities contained in drift region 12 may be lower than the concentration of n-type impurities contained in silicon carbide single crystal substrate 11.

ボディ領域１３はドリフト領域１２上に設けられている。ボディ領域１３は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型（第２導電型）の導電型を有する。ボディ領域１３のｐ型不純物の濃度は、好ましくは１×１０17ｃｍ-3以上５×１０18ｃｍ-3以下であり、たとえば１×１０18ｃｍ-3である。 Body region 13 is provided on drift region 12. Body region 13 includes a p-type impurity such as aluminum and has a p-type (second conductivity type) conductivity type. The concentration of the p-type impurity in the body region 13 is preferably 1 × 10 17 cm −3 or more and 5 × 10 18 cm −3 or less, for example, 1 × 10 18 cm −3 .

ソース領域１４は、ボディ領域１３によってドリフト領域１２から隔てられるようにボディ領域１３上に設けられている。ソース領域１４は、たとえば窒素またはリンなどのｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域１４は、炭化珪素基板１０の第１主面１０ａを構成する。ソース領域１４が含むｎ型不純物の濃度は、ドリフト領域１２が含むｎ型不純物の濃度よりも高くてもよい。   Source region 14 is provided on body region 13 so as to be separated from drift region 12 by body region 13. Source region 14 includes an n-type impurity such as nitrogen or phosphorus and has an n-type conductivity type. Source region 14 constitutes first main surface 10a of silicon carbide substrate 10. The concentration of the n-type impurity included in the source region 14 may be higher than the concentration of the n-type impurity included in the drift region 12.

コンタクト領域１８は、ボディ領域１３と、ソース領域１４とに接している。コンタクト領域１８は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。コンタクト領域１８が含むｐ型不純物の濃度は、ボディ領域１３が含むｐ型不純物の濃度よりも高くてもよい。コンタクト領域１８は、ボディ領域１３と第１主面１０ａとを繋ぐようにソース領域１４を貫通して設けられている。   Contact region 18 is in contact with body region 13 and source region 14. Contact region 18 contains a p-type impurity such as aluminum and has p-type conductivity. The concentration of the p-type impurity included in the contact region 18 may be higher than the concentration of the p-type impurity included in the body region 13. Contact region 18 is provided through source region 14 so as to connect body region 13 and first major surface 10a.

図１および図２に示されるように、電界緩和領域２は、ドリフト領域１２内に位置している。電界緩和領域２は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。電界緩和領域２は、第１主面１０ａに対面する第３主面２ａ１と、第２主面１０ｂに対面する第４主面２ｂ１とを有する。第２主面１０ｂに平行な方向における、第３主面２ａ１の幅Ｗ１は、第４主面２ｂ１の幅Ｗ２よりも大きい。電界緩和領域２の幅は、第３主面２ａ１から第４主面２ｂ１に向かう方向において、単調に小さくなってもよいし、段階的に小さくなってもよい。好ましくは、第２主面１０ｂに対して垂直な方向から見て、第３主面２ａ１の外縁は、第４主面２ｂ１の外縁を取り囲んでいる。電界緩和領域２は、ドリフト領域１２によってボディ領域１３から隔てられていてもよい。電界緩和領域２は、ドリフト領域１２によって炭化珪素単結晶基板１１から隔てられていてもよい。好ましくは、第２主面１０ｂと垂直な方向において、第３主面２ａ１は、底部ＢＴと第２主面１０ｂとの間に位置している。   As shown in FIGS. 1 and 2, the electric field relaxation region 2 is located in the drift region 12. Electric field relaxation region 2 includes a p-type impurity such as aluminum and has p-type conductivity. The electric field relaxation region 2 has a third main surface 2a1 that faces the first main surface 10a and a fourth main surface 2b1 that faces the second main surface 10b. The width W1 of the third main surface 2a1 in the direction parallel to the second main surface 10b is larger than the width W2 of the fourth main surface 2b1. The width of the electric field relaxation region 2 may decrease monotonously or may decrease stepwise in the direction from the third main surface 2a1 to the fourth main surface 2b1. Preferably, when viewed from a direction perpendicular to the second main surface 10b, the outer edge of the third main surface 2a1 surrounds the outer edge of the fourth main surface 2b1. Electric field relaxation region 2 may be separated from body region 13 by drift region 12. Electric field relaxation region 2 may be separated from silicon carbide single crystal substrate 11 by drift region 12. Preferably, the third main surface 2a1 is located between the bottom portion BT and the second main surface 10b in the direction perpendicular to the second main surface 10b.

炭化珪素基板１０の第１主面１０ａにはトレンチＴＲが形成されている。トレンチＴＲは、側部ＳＷと、底部ＢＴとにより規定されている。側部ＳＷはボディ領域１３およびソース領域１４を貫通し、かつドリフト領域１２に至っている。底部ＢＴは、側部ＳＷと連続して設けられている。底部ＢＴは、ドリフト領域１２に位置している。好ましくは、側部ＳＷと底部ＢＴとがなす角度θは９０°よりも大きい。   Trench TR is formed in first main surface 10a of silicon carbide substrate 10. Trench TR is defined by side SW and bottom BT. Side SW passes through body region 13 and source region 14 and reaches drift region 12. The bottom part BT is provided continuously with the side part SW. The bottom portion BT is located in the drift region 12. Preferably, the angle θ formed by the side part SW and the bottom part BT is greater than 90 °.

断面視（炭化珪素基板１０の第２主面１０ｂと平行な方向から見た視野）において、トレンチＴＲの幅が底部ＢＴに向かってテーパ状に狭まるように側部ＳＷが傾斜していてもよい。側部ＳＷは、（０００−１）面に対して５２°以上７２°以下傾斜していることが好ましい。なお、側部ＳＷは第１主面１０ａに対して垂直に形成されていてもよい。底部ＢＴは、第１主面１０ａとほぼ平行な平坦な形状を有してもよい。断面視において、トレンチＴＲの形状は、Ｕ字状またはＶ字状の形状を有してもよい。好ましくは、側部ＳＷは、特殊面を含んでいる。特殊面の構成の詳細は後述する。   Side view SW may be inclined so that the width of trench TR narrows in a tapered shape toward bottom portion BT in a cross-sectional view (a visual field viewed from a direction parallel to second main surface 10b of silicon carbide substrate 10). . The side SW is preferably inclined at 52 ° or more and 72 ° or less with respect to the (000-1) plane. Note that the side portion SW may be formed perpendicular to the first main surface 10a. The bottom portion BT may have a flat shape substantially parallel to the first main surface 10a. In cross-sectional view, the shape of the trench TR may be U-shaped or V-shaped. Preferably, the side part SW includes a special surface. Details of the configuration of the special surface will be described later.

図３は、図１に示すＭＯＳＦＥＴ１から炭化珪素基板１０を取り出して示した図である。図３に示されるように、ソース領域１４、ボディ領域１３およびドリフト領域１２は、トレンチＴＲの側部ＳＷに露出している。ドリフト領域１２は、トレンチＴＲの側部ＳＷおよび底部ＢＴの各々に露出している。底部ＢＴと側部ＳＷとがつながる部分はトレンチＴＲの角部Ｃ１（図２参照）を構成している。平面視（炭化珪素基板１０の第２主面１０ｂに対して垂直な方向から見た視野）において、トレンチＴＲは、ハニカム構造を有する網目を構成するように延在していてもよい。   FIG. 3 shows silicon carbide substrate 10 taken out from MOSFET 1 shown in FIG. As shown in FIG. 3, source region 14, body region 13 and drift region 12 are exposed at side SW of trench TR. Drift region 12 is exposed at each of side SW and bottom BT of trench TR. A portion where bottom portion BT and side portion SW are connected constitutes corner portion C1 (see FIG. 2) of trench TR. Trench TR may extend so as to form a mesh having a honeycomb structure in a plan view (a visual field viewed from a direction perpendicular to second main surface 10b of silicon carbide substrate 10).

図３および図４に示されるように、平面視において、ソース領域１４およびコンタクト領域１８により構成された炭化珪素基板１０の第１主面１０ａは、六角形の形状を有する。好ましくは、平面視において、ボディ領域１３、ソース領域１４、コンタクト領域１８および電界緩和領域２は、六角形の外形を有する。好ましくは、単位セルの形状は、六角形であり、より好ましくは正六角形である。単位セルの形状は、四角形などの多角形であってもよい。平面視におけるボディ領域１３、ソース領域１４、コンタクト領域１８および電界緩和領域２の形状は、単位セルの形状と同じであることが好ましい。   As shown in FIGS. 3 and 4, first planar surface 10a of silicon carbide substrate 10 formed of source region 14 and contact region 18 has a hexagonal shape in plan view. Preferably, in plan view, body region 13, source region 14, contact region 18, and electric field relaxation region 2 have a hexagonal outer shape. Preferably, the unit cell has a hexagonal shape, more preferably a regular hexagonal shape. The shape of the unit cell may be a polygon such as a quadrangle. The shape of the body region 13, the source region 14, the contact region 18 and the electric field relaxation region 2 in plan view is preferably the same as the shape of the unit cell.

図４に示されるように、平面視において、ボディ領域１３の外縁１３ｐは、電界緩和領域２を取り囲むように設けられていてもよい。平面視において、ボディ領域１３とソース領域１４との境界の外縁１４ｐは、電界緩和領域２を取り囲むように設けられていてもよい。   As shown in FIG. 4, the outer edge 13 p of the body region 13 may be provided so as to surround the electric field relaxation region 2 in plan view. In plan view, the outer edge 14p at the boundary between the body region 13 and the source region 14 may be provided so as to surround the electric field relaxation region 2.

好ましくは、電界緩和領域２のｐ型不純物のドーズ量をＤｒｘ（ｃｍ−２）し、第２主面１０ｂに対して垂直な方向における、第４主面２ｂ１と、炭化珪素単結晶基板１１および炭化珪素エピタキシャル層２４の境界面１１ａとの距離をＬｄ（ｃｍ）とし、ドリフト領域１２におけるｎ型不純物の濃度をＮｄ（ｃｍ−３）としたとき、数式２を満たしている。図５に示されるように、第２主面１０ｂと平行な方向（図２中のＸ方向）における電界緩和領域２中におけるドーズ量は、コンタクト領域１８に対面する位置において極大値ＤＯを有し、両側のトレンチＴＲに向かうにつれて減少していてもよい。この場合、数式２におけるドーズ量Ｄｒｘ（ｃｍ−２）は、ドーズ量の極大値である。 Preferably, the dose amount of the p-type impurity in the electric field relaxation region 2 is D rx (cm −2 ), and the fourth main surface 2b1 and the silicon carbide single crystal substrate 11 in a direction perpendicular to the second main surface 10b. When the distance from the boundary surface 11a of the silicon carbide epitaxial layer 24 is L d (cm) and the concentration of the n-type impurity in the drift region 12 is N d (cm −3 ), Equation 2 is satisfied. As shown in FIG. 5, the dose amount in the electric field relaxation region 2 in the direction parallel to the second main surface 10 b (X direction in FIG. 2) has a maximum value D O at the position facing the contact region 18. However, it may be decreased toward the trenches TR on both sides. In this case, the dose amount D rx (cm −2 ) in Formula 2 is the maximum value of the dose amount.

次に、電界緩和領域２の周囲に形成される空乏層の幅の算出方向について説明する。
まず、真性キャリア濃度ｎｉ（ｃｍ−３）は、以下の数式３により算出される。ここで、Ｎｃは、室温における４Ｈ−ＳｉＣの伝導帯の電子密度であり、Ｎｖは、室温における４Ｈ−ＳｉＣの価電子帯のホール密度である。Ｅｇは、室温における４Ｈ−ＳｉＣのバンドギャップである。Ｅｇは、約３．２５ｅＶである。ｋＢは、ボルツマン定数であり、Ｔは絶対温度（Ｋ）である。なお室温は３００Ｋとする。 Next, the calculation direction of the width of the depletion layer formed around the electric field relaxation region 2 will be described.
First, the intrinsic carrier concentration n i (cm −3 ) is calculated by the following mathematical formula 3. Here, N c is the electron density in the conduction band of the 4H-SiC at room temperature, N v is the hole density of the valence band of the 4H-SiC at room temperature. E g is the band gap of 4H—SiC at room temperature. E g is about 3.25 eV. k B is the Boltzmann constant and T is the absolute temperature (K). The room temperature is 300K.

Figure 2017011034
Figure 2017011034

次に、拡散電位Ｖｂｉ（Ｖ）は、以下の数式４により算出される。ここで、Ｎａは、電界緩和領域のアクセプタ濃度である。Ｎｄは、ドリフト領域のドナー濃度である。ｎｉは、上記数式３により算出される真性キャリア濃度（ｃｍ−３）である。ｋＢは、ボルツマン定数であり、Ｔは絶対温度（Ｋ）である。 Next, the diffusion potential V bi (V) is calculated by Equation 4 below. Here, N a is the acceptor concentration of the electric field relaxation region. N d is the donor concentration in the drift region. n i is the intrinsic carrier concentration (cm −3 ) calculated by Equation 3 above. k B is the Boltzmann constant and T is the absolute temperature (K).

Figure 2017011034
Figure 2017011034

次に、空乏層ＤＥの幅Ｗｄｅｐは、以下の数式５により算出される。ここで、ドリフト領域１２におけるドナー濃度がＮｄ（ｃｍ−３）である。電界緩和領域２におけるアクセプタ濃度はＮａ（ｃｍ−３）である。真空の誘電率はε０（Ｆ・ｍ−１）である。炭化珪素の誘電率はεＳｉＣ（Ｆ・ｍ−１）である。ｅは素電荷（Ｃ）である。Ｖｂｉは拡散電位（Ｖ）である。なお、以下の数式５においては、第２主面１０ｂと平行な方向における電界緩和領域２とドリフト領域１２とのｐｎ界面における電圧は０Ｖと仮定している。 Next, the width W dep of the depletion layer DE is calculated by the following Equation 5. Here, the donor concentration in the drift region 12 is N d (cm −3 ). The acceptor concentration in the electric field relaxation region 2 is N a (cm −3 ). The dielectric constant of the vacuum is ε 0 (F · m −1 ). The dielectric constant of silicon carbide is ε SiC (F · m −1 ). e is an elementary charge (C). V bi is the diffusion potential (V). In the following formula 5, it is assumed that the voltage at the pn interface between the electric field relaxation region 2 and the drift region 12 in the direction parallel to the second main surface 10b is 0V.

Figure 2017011034
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ボディ領域１３とドリフト領域１２との境界面は、第５主面１３ａである。第２主面１０ｂに平行な方向における第５主面１３ａの幅の半分をＷｂ（μｍ）とし、第２主面１０ｂに対して平行な方向における第３主面２ａ１の幅の半分をＷｕ（μｍ）とし場合、Ｗｂ（μｍ）＞Ｗｕ（μｍ）＋Ｗｄｅｐ（μｍ）を満たすことが好ましい。つまり、平面視において、ボディ領域１３の第５主面１３ａが、電界緩和領域２の第３主面２ａ１と電界緩和領域２からドリフト領域１２に張り出す空乏層ＤＥとを合わせた領域を包含していることが好ましい。より好ましくは、Ｗｂ−Ｗｕ−Ｗｄｅｐは、０より大きく、かつ０．５μｍ未満である。 A boundary surface between body region 13 and drift region 12 is fifth main surface 13a. Half of the width of the fifth main surface 13a in the direction parallel to the second main surface 10b is W b (μm), and half of the width of the third main surface 2a1 in the direction parallel to the second main surface 10b is W In the case of u (μm), it is preferable that W b (μm)> W u (μm) + W dep (μm) is satisfied. That is, in plan view, the fifth main surface 13a of the body region 13 includes a region in which the third main surface 2a1 of the electric field relaxation region 2 and the depletion layer DE protruding from the electric field relaxation region 2 to the drift region 12 are included. It is preferable. More preferably, W b −W u −W dep is greater than 0 and less than 0.5 μm.

図２を参照して、第２主面１０ｂに対して垂直な方向における、境界面１１ａと第３主面２ａ１との距離Ｈ４は、たとえば９μｍである。第２主面１０ｂに対して垂直な方向における、第５主面１３ａと第３主面２ａ１との距離Ｈ３は、たとえば１μｍである。トレンチＴＲの深さＨ５は、たとえば１．４μｍである。トレンチＴＲが浅く、ボディ領域１３からドリフト領域１２側に伸びる空乏層内にトレンチＴＲの底部ＢＴが位置すると、オン抵抗が増加する。一方。トレンチＴＲが深すぎる場合または距離Ｈ３が小さすぎると、トレンチＴＲの角部Ｃ１に電界が集中し、耐圧が低下する。オン抵抗低減および耐圧向上を両立する観点からは、第２主面１０ｂに対して垂直な方向における、トレンチＴＲの底部ＢＴと、第５主面１３ａとの距離が０．２μｍより大きく、かつ距離Ｈ３が０．７μｍより大きいことが好ましい。   Referring to FIG. 2, distance H4 between boundary surface 11a and third main surface 2a1 in the direction perpendicular to second main surface 10b is, for example, 9 μm. A distance H3 between the fifth main surface 13a and the third main surface 2a1 in the direction perpendicular to the second main surface 10b is, for example, 1 μm. The depth H5 of the trench TR is, for example, 1.4 μm. When the trench TR is shallow and the bottom portion BT of the trench TR is located in the depletion layer extending from the body region 13 toward the drift region 12, the on-resistance increases. on the other hand. When the trench TR is too deep or the distance H3 is too small, the electric field concentrates on the corner C1 of the trench TR, and the breakdown voltage decreases. From the standpoint of both reducing the on-resistance and improving the breakdown voltage, the distance between the bottom BT of the trench TR and the fifth main surface 13a in the direction perpendicular to the second main surface 10b is greater than 0.2 μm and the distance It is preferable that H3 is larger than 0.7 μm.

図２に示されるように、電界緩和領域２は、第１電界緩和領域部２ａと、第１電界緩和領域部２ａに接する第２電界緩和領域部２ｂとを含んでいてもよい。第２電界緩和領域部２ｂは、第１電界緩和領域部２ａと第２主面１０ｂとの間に位置している。好ましくは、第２主面１０ｂに対して垂直な方向から見て、第１電界緩和領域部２ａの外縁は、第２電界緩和領域部２ｂの外縁を取り囲んでいる。第１電界緩和領域部２ａは、ドレイン電極２０側の角部Ｃ２を有する。第２電界緩和領域部２ｂは、ドレイン電極２０側の角部Ｃ３を有する。それゆえ、電界緩和領域２の電界は、角部Ｃ２と角部Ｃ３とに分散される。結果として、アバランシェ降伏の発生を抑制することができる。   As shown in FIG. 2, the electric field relaxation region 2 may include a first electric field relaxation region portion 2a and a second electric field relaxation region portion 2b in contact with the first electric field relaxation region portion 2a. Second electric field relaxation region portion 2b is located between first electric field relaxation region portion 2a and second main surface 10b. Preferably, the outer edge of the first electric field relaxation region 2a surrounds the outer edge of the second electric field relaxation region 2b when viewed from a direction perpendicular to the second main surface 10b. The first electric field relaxation region portion 2a has a corner portion C2 on the drain electrode 20 side. The second electric field relaxation region portion 2b has a corner portion C3 on the drain electrode 20 side. Therefore, the electric field in the electric field relaxation region 2 is distributed to the corner portion C2 and the corner portion C3. As a result, occurrence of avalanche breakdown can be suppressed.

第１電界緩和領域部２ａの厚みＨ１は、たとえば０．５μｍ以上１．０μｍ以下である。第２電界緩和領域部２ｂの厚みＨ２は、たとえば０．１μｍ以上１．０μｍ以下である。第１電界緩和領域部２ａが含むｐ型不純物の濃度は、たとえば１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である。第２電界緩和領域部２ｂが含むｐ型不純物の濃度は、たとえば１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である。第１電界緩和領域部２ａが含むｐ型不純物の濃度は、第２電界緩和領域部２ｂが含むｐ型不純物の濃度と同じであってもよいし、異なっていてもよい。 The thickness H1 of the first electric field relaxation region portion 2a is, for example, not less than 0.5 μm and not more than 1.0 μm. The thickness H2 of the second electric field relaxation region portion 2b is, for example, not less than 0.1 μm and not more than 1.0 μm. The concentration of the p-type impurity included in the first electric field relaxation region portion 2a is, for example, 1 × 10 17 cm −3 or more and 1 × 10 19 cm −3 or less. The concentration of the p-type impurity included in the second electric field relaxation region portion 2b is, for example, 1 × 10 17 cm −3 or more and 1 × 10 19 cm −3 or less. The concentration of the p-type impurity included in the first electric field relaxation region portion 2a may be the same as or different from the concentration of the p-type impurity included in the second electric field relaxation region portion 2b.

図１および図２に示されるように、ゲート絶縁膜１５は、トレンチＴＲの底部ＢＴおよび側部ＳＷと、第１主面１０ａの一部とに接する。ゲート絶縁膜１５は、たとえば二酸化珪素を含む材料により構成される。ゲート絶縁膜１５は、たとえば熱酸化膜である。ゲート絶縁膜１５は、底部ＢＴにおいてドリフト領域１２と接し、かつ側部ＳＷにおいてドリフト領域１２と、ボディ領域１３と、ソース領域１４とに接する。   As shown in FIGS. 1 and 2, gate insulating film 15 is in contact with bottom portion BT and side portion SW of trench TR and part of first main surface 10a. Gate insulating film 15 is made of, for example, a material containing silicon dioxide. The gate insulating film 15 is a thermal oxide film, for example. Gate insulating film 15 is in contact with drift region 12 at bottom BT, and is in contact with drift region 12, body region 13, and source region 14 at side SW.

ゲート電極２７は、トレンチＴＲの内部においてゲート絶縁膜１５に接するようにトレンチＴＲの内部に設けられている。ゲート電極２７は、たとえば不純物を含むポリシリコンからなる。ゲート電極２７は、ソース領域１４と、ボディ領域１３と、ドリフト領域１２とに対面するように設けられている。   Gate electrode 27 is provided inside trench TR so as to be in contact with gate insulating film 15 inside trench TR. The gate electrode 27 is made of polysilicon containing impurities, for example. The gate electrode 27 is provided so as to face the source region 14, the body region 13, and the drift region 12.

ソース電極１６は、第１主面１０ａにおいてソース領域１４およびコンタクト領域１８の各々と接している。ソース電極１６は、たとえばＴｉと、Ａｌと、Ｓｉとを含む材料からなる。好ましくは、ソース電極１６は、ソース領域１４およびコンタクト領域１８とオーミック接合している。ソース配線１９はソース電極１６に接している。ソース配線１９は、たとえばアルミニウムを含む材料からなる。   Source electrode 16 is in contact with each of source region 14 and contact region 18 on first main surface 10a. The source electrode 16 is made of a material containing, for example, Ti, Al, and Si. Preferably, source electrode 16 is in ohmic contact with source region 14 and contact region 18. The source wiring 19 is in contact with the source electrode 16. Source wiring 19 is made of, for example, a material containing aluminum.

層間絶縁膜２２は、ゲート電極２７およびゲート絶縁膜１５に接して設けられている。層間絶縁膜２２は、たとえば二酸化珪素を含む材料からなる。層間絶縁膜２２は、ゲート電極２７とソース電極１６とを電気的に絶縁している。ドレイン電極２０は、第２主面１０ｂにおいて炭化珪素単結晶基板１１と接しており、ドリフト領域１２と電気的に接続されている。ドレイン電極２０は、たとえばＮｉＳｉまたはＴｉＡｌＳｉを含む材料からなる。   The interlayer insulating film 22 is provided in contact with the gate electrode 27 and the gate insulating film 15. Interlayer insulating film 22 is made of, for example, a material containing silicon dioxide. The interlayer insulating film 22 electrically insulates the gate electrode 27 and the source electrode 16 from each other. Drain electrode 20 is in contact with silicon carbide single crystal substrate 11 on second main surface 10 b and is electrically connected to drift region 12. The drain electrode 20 is made of a material containing, for example, NiSi or TiAlSi.

次に、電界緩和領域の第１変形例の構成について説明する。
図６に示されるように、電界緩和領域２は、第１電界緩和領域部２ａと、第２電界緩和領域部２ｂと、第３電界緩和領域部２ｃとを含んでいてもよい。第２電界緩和領域部２ｂは、第１電界緩和領域部２ａよりも第２主面１０ｂ側に位置している。第３電界緩和領域部２ｃは、第２電界緩和領域部２ｂよりも第２主面１０ｂ側に位置している。第２主面１０ｂに平行な方向において、第２電界緩和領域部２ｂの幅は、第１電界緩和領域部２ａの幅よりも小さい。第２主面１０ｂに平行な方向において、第３電界緩和領域部２ｃの幅は、第２電界緩和領域部２ｂの幅よりも小さい。 Next, the structure of the 1st modification of an electric field relaxation area | region is demonstrated.
As shown in FIG. 6, the electric field relaxation region 2 may include a first electric field relaxation region portion 2a, a second electric field relaxation region portion 2b, and a third electric field relaxation region portion 2c. The second electric field relaxation region portion 2b is located closer to the second main surface 10b than the first electric field relaxation region portion 2a. The third electric field relaxation region 2c is located closer to the second main surface 10b than the second electric field relaxation region 2b. In the direction parallel to the second major surface 10b, the width of the second electric field relaxation region 2b is smaller than the width of the first electric field relaxation region 2a. In the direction parallel to the second major surface 10b, the width of the third electric field relaxation region portion 2c is smaller than the width of the second electric field relaxation region portion 2b.

第１電界緩和領域部２ａは、第２電界緩和領域部２ｂと接していてもよいし、ドリフト領域１２によって第２電界緩和領域部２ｂから隔てられていてもよい。第２電界緩和領域部２ｂは、第３電界緩和領域部２ｃと接していてもよいし、ドリフト領域１２によって第３電界緩和領域部２ｃから隔てられていてもよい。第１電界緩和領域部２ａ、第２電界緩和領域部２ｂおよび第３電界緩和領域部２ｃは、別々にイオン注入されることにより構成されてもよい。第１電界緩和領域部２ａ、第２電界緩和領域部２ｂおよび第３電界緩和領域部２ｃが相互に繋がることにより、全体として一つの電界緩和領域２を構成してもよい。   The first electric field relaxation region 2a may be in contact with the second electric field relaxation region 2b, or may be separated from the second electric field relaxation region 2b by the drift region 12. Second electric field relaxation region 2b may be in contact with third electric field relaxation region 2c, or may be separated from third electric field relaxation region 2c by drift region 12. The first electric field relaxation region portion 2a, the second electric field relaxation region portion 2b, and the third electric field relaxation region portion 2c may be configured by ion implantation separately. The first electric field relaxation region 2a, the second electric field relaxation region 2b, and the third electric field relaxation region 2c may be connected to each other to constitute one electric field relaxation region 2 as a whole.

次に、電界緩和領域の第２変形例の構成について説明する。
図７に示されるように、炭化珪素基板１０は、ボディ領域１３と電界緩和領域２との間に位置する第４不純物領域３を含んでいてもよい。第４不純物領域３は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型の導電型を有する。第４不純物領域３は、コンタクト領域１８に対面している。第４不純物領域３は、電界緩和領域２に接して設けられている。第４不純物領域３とボディ領域１３との間にはドリフト領域１２が設けられている。第２主面１０ｂと平行な方向における第４不純物領域３の幅Ｗ４は、電界緩和領域２の第３主面２ａ１の幅Ｗ１よりも小さくてもよい。第４不純物領域３の幅Ｗ４は、電界緩和領域２の第４主面２ｂ１の幅Ｗ２よりも小さくてもよい。 Next, the structure of the 2nd modification of an electric field relaxation area | region is demonstrated.
As shown in FIG. 7, silicon carbide substrate 10 may include a fourth impurity region 3 located between body region 13 and electric field relaxation region 2. Fourth impurity region 3 includes a p-type impurity such as aluminum and has p-type conductivity. The fourth impurity region 3 faces the contact region 18. The fourth impurity region 3 is provided in contact with the electric field relaxation region 2. A drift region 12 is provided between the fourth impurity region 3 and the body region 13. The width W4 of the fourth impurity region 3 in the direction parallel to the second main surface 10b may be smaller than the width W1 of the third main surface 2a1 of the electric field relaxation region 2. The width W4 of the fourth impurity region 3 may be smaller than the width W2 of the fourth main surface 2b1 of the electric field relaxation region 2.

次に、電界緩和領域の第３変形例の構成について説明する。
図８に示されるように、第４不純物領域３は、ボディ領域１３から離間され、かつ電界緩和領域２から離間されていてもよい。第４不純物領域３は、周囲をドリフト領域１２に囲まれていてもよい。第４不純物領域３とボディ領域１３との間にドリフト領域１２が設けられていてもよい。第４不純物領域３と電界緩和領域２との間にドリフト領域１２が設けられていてもよい。 Next, the structure of the 3rd modification of an electric field relaxation area | region is demonstrated.
As shown in FIG. 8, the fourth impurity region 3 may be separated from the body region 13 and separated from the electric field relaxation region 2. The fourth impurity region 3 may be surrounded by the drift region 12. A drift region 12 may be provided between the fourth impurity region 3 and the body region 13. A drift region 12 may be provided between the fourth impurity region 3 and the electric field relaxation region 2.

次に、電界緩和領域の第４変形例の構成について説明する。
図９に示されるように、第４不純物領域３は、ボディ領域１３および電界緩和領域２の双方に接していてもよい。これにより、電界緩和領域２は、第４不純物領域３を介してボディ領域１３と電気的に接続される。第４不純物領域３の側面は、ドリフト領域１２に取り囲まれていてもよい。 Next, the structure of the 4th modification of an electric field relaxation area | region is demonstrated.
As shown in FIG. 9, the fourth impurity region 3 may be in contact with both the body region 13 and the electric field relaxation region 2. Thereby, the electric field relaxation region 2 is electrically connected to the body region 13 through the fourth impurity region 3. The side surface of the fourth impurity region 3 may be surrounded by the drift region 12.

次に、電界緩和領域の第５変形例の構成について説明する。
図１０に示されるように、断面視において、電界緩和領域２の形状は、逆台形状であってもよい。電界緩和領域２の側面２ｓと、第４主面２ｂ１との間の角度は、９０°よりも大きくなる。そのため、電界緩和領域２の角部Ｃ３における電界集中を緩和することができる。電界緩和領域２の側面２ｓと、第３主面２ａ１との間の角度ψは、たとえば２０°以上５０°以下である。これにより、第１主面１０ａから第２主面１０ｂに向かって、電界緩和領域２に挟まれたドリフト領域１２の幅が広がるため、炭化珪素半導体装置１のオン抵抗を低減することができる。 Next, the configuration of the fifth modification example of the electric field relaxation region will be described.
As shown in FIG. 10, the shape of the electric field relaxation region 2 may be an inverted trapezoidal shape in a cross-sectional view. The angle between the side surface 2s of the electric field relaxation region 2 and the fourth main surface 2b1 is greater than 90 °. Therefore, the electric field concentration at the corner C3 of the electric field relaxation region 2 can be relaxed. An angle ψ between the side surface 2s of the electric field relaxation region 2 and the third main surface 2a1 is, for example, not less than 20 ° and not more than 50 °. Thereby, since the width of drift region 12 sandwiched between electric field relaxation regions 2 increases from first main surface 10a to second main surface 10b, the on-resistance of silicon carbide semiconductor device 1 can be reduced.

次に、特殊面の構成について説明する。
上述した側部ＳＷは、特にボディ領域１３上の部分において、特殊面を有する。特殊面を有する側部ＳＷは、図１１に示すように、面方位｛０−３３−８｝を有する面Ｓ１（第１の面）を含む。言い換えれば、トレンチＴＲの側部ＳＷ上においてボディ領域１３には、面Ｓ１を含む表面が設けられている。面Ｓ１は好ましくは面方位（０−３３−８）を有する。 Next, the configuration of the special surface will be described.
The side portion SW described above has a special surface, particularly in a portion on the body region 13. As shown in FIG. 11, the side portion SW having the special surface includes a surface S1 (first surface) having a surface orientation {0-33-8}. In other words, the surface including the surface S1 is provided in the body region 13 on the side portion SW of the trench TR. The plane S1 preferably has a plane orientation (0-33-8).

より好ましくは、側部ＳＷは面Ｓ１を微視的に含み、側部ＳＷはさらに、面方位｛０−１１−１｝を有する面Ｓ２（第２の面）を微視的に含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭを用いることができる。面Ｓ２は好ましくは面方位（０−１１−１）を有する。   More preferably, the side portion SW microscopically includes a surface S1, and the side portion SW further microscopically includes a surface S2 (second surface) having a surface orientation {0-11-1}. Here, “microscopic” means that the dimensions are as detailed as at least a dimension of about twice the atomic spacing. As a microscopic structure observation method, for example, TEM can be used. The plane S2 preferably has a plane orientation (0-11-1).

好ましくは、側部ＳＷの面Ｓ１および面Ｓ２は、面方位｛０−１１−２｝を有する複合面ＳＲを構成している。すなわち複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）により観察し得る。この場合、複合面ＳＲは｛０００−１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは、複合面ＳＲは、面方位（０−１１−２）を有する。この場合、複合面ＳＲは（０００−１）面に対して巨視的に６２°のオフ角を有する。   Preferably, the surface S1 and the surface S2 of the side SW constitute a composite surface SR having a surface orientation {0-11-2}. That is, the composite surface SR is configured by periodically repeating the surfaces S1 and S2. Such a periodic structure can be observed by, for example, TEM or AFM (Atomic Force Microscopy). In this case, the composite surface SR has an off angle of 62 ° macroscopically with respect to the {000-1} plane. Here, “macroscopic” means ignoring a fine structure having a dimension on the order of atomic spacing. As such a macroscopic off-angle measurement, for example, a general method using X-ray diffraction can be used. Preferably, composite surface SR has a plane orientation (0-11-2). In this case, the composite surface SR has an off angle of 62 ° macroscopically with respect to the (000-1) plane.

ＴＥＭとしては、たとえば日本電子株式会社製のＪＥＭ−２１００Ｆが使用可能である。試料分析領域は、たとえば１０μｍ×１０μｍ×０．１μｍである。加速電圧は、たとえば２００ｋＶである。ＡＦＭとしては、たとえば日本ビーコ株式会社製のＤｉｍｅｎｓｉｏｎ Ｉｃｏｎ ＳＰＭ Ｓｙｓｔｅｍが使用可能である。試料分析領域は、たとえば９０μｍ×９０μｍである。スキャンレートは、たとえば０．２Ｈｚである。チップ速度は、たとえば８μｍ／秒である。振幅セットポイントは、たとえば１５．５ｎｍである。Ｚレンジは、たとえば１μｍである。試料に合わせて上記各パラメータが調整される。Ｘ線回折装置としては、たとえば株式会社リガク製のＳｍａｒｔＬａｂが使用可能である。試料分析領域は、たとえば０．３ｍｍφ以上０．８ｍｍφ以下である。使用管球は、たとえばＣｕである。出力は、たとえば４５ｋＶ、８０ｍＡである。たとえば、Ｘ線回折装置で第１主面１０ａが（０００−１）面であることを確認した後、ＡＦＭでトレンチＴＲの側部ＳＷが測定される。   As the TEM, for example, JEM-2100F manufactured by JEOL Ltd. can be used. The sample analysis area is, for example, 10 μm × 10 μm × 0.1 μm. The acceleration voltage is 200 kV, for example. As the AFM, for example, Dimension Icon SPM System manufactured by Nippon Bico Co., Ltd. can be used. The sample analysis area is, for example, 90 μm × 90 μm. The scan rate is, for example, 0.2 Hz. The chip speed is, for example, 8 μm / second. The amplitude set point is 15.5 nm, for example. The Z range is, for example, 1 μm. The above parameters are adjusted according to the sample. As the X-ray diffractometer, for example, SmartLab manufactured by Rigaku Corporation can be used. The sample analysis region is, for example, not less than 0.3 mmφ and not more than 0.8 mmφ. The tube used is, for example, Cu. The output is, for example, 45 kV and 80 mA. For example, after confirming that the first major surface 10a is the (000-1) plane with an X-ray diffractometer, the side SW of the trench TR is measured by AFM.

好ましくは、チャネル面上においてキャリアが流れる方向であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。   Preferably, the channel direction CD, which is the direction in which carriers flow on the channel surface, is along the direction in which the above-described periodic repetition is performed.

次に、複合面ＳＲの詳細な構造について説明する。
一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００−１）面から見ると、図１２に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。 Next, the detailed structure of the composite surface SR will be described.
Generally, when a silicon carbide single crystal of polytype 4H is viewed from the (000-1) plane, as shown in FIG. 12, Si atoms (or C atoms) are atoms of the A layer (solid line in the figure), B layer atoms (broken line in the figure) located below, C layer atoms (dotted line in the figure) located below, and B layer atoms (not shown) located below this It is provided repeatedly. That is, a periodic laminated structure such as ABCBABCBABCB... Is provided with four layers ABCB as one period.

図１３に示すように、（１１−２０）面（図１２の線ＸＩＩＩ−ＸＩＩＩの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０−１１−２）面に完全に沿うようには配列されていない。図１３においてはＢ層の原子の位置を通るように（０−１１−２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０−１１−２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０−１１−２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。   As shown in FIG. 13, in the (11-20) plane (cross section taken along line XIII-XIII in FIG. 12), atoms in each of the four layers ABCB constituting one cycle described above are (0-11-2). It is not arranged to be completely along the plane. In FIG. 13, the (0-11-2) plane is shown so as to pass through the position of the atoms in the B layer. In this case, the atoms in the A layer and the C layer are separated from the (0-11-2) plane. You can see that it is shifted. For this reason, even if the macroscopic plane orientation of the surface of the silicon carbide single crystal, that is, the plane orientation when the atomic level structure is ignored is limited to (0-11-2), this surface is microscopic. Can take various structures.

図１４に示すように、複合面ＳＲは、面方位（０−３３−８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０−１１−２）面（図１３）に対応する。   As shown in FIG. 14, the composite surface SR is alternately provided with a surface S1 having a surface orientation (0-33-8) and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1. It is configured by being. The length of each of the surface S1 and the surface S2 is twice the atomic spacing of Si atoms (or C atoms). Note that the surface on which the surface S1 and the surface S2 are averaged corresponds to the (0-11-2) surface (FIG. 13).

図１５に示すように、複合面ＳＲを（０１−１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図１１においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図１１においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。   As shown in FIG. 15, the single crystal structure when the composite surface SR is viewed from the (01-10) plane periodically includes a structure (part of the surface S1) equivalent to a cubic crystal when viewed partially. Specifically, in the composite surface SR, a surface S1 having a surface orientation (001) in a structure equivalent to the above-described cubic crystal and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternated. It is comprised by being provided in. Thus, a plane having a plane orientation (001) in the structure equivalent to a cubic crystal (plane S1 in FIG. 11) and a plane connected to this plane and having a plane orientation different from this plane orientation (plane in FIG. 11). It is also possible for polytypes other than 4H to constitute the surface according to S2). The polytype may be 6H or 15R, for example.

次に図１６を参照して、側部ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図１６のグラフにおいて、横軸は、チャネル面を有する側部ＳＷの巨視的な面方位と（０００−１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは側部ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。   Next, the relationship between the crystal plane of the side SW and the mobility MB of the channel plane will be described with reference to FIG. In the graph of FIG. 16, the horizontal axis indicates the angle D1 formed by the macroscopic plane orientation of the side SW having the channel surface and the (000-1) plane, and the vertical axis indicates the mobility MB. The plot group CM corresponds to the case where the side SW is finished as a special surface by thermal etching, and the plot group MC corresponds to the case where such thermal etching is not performed.

プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−３３−８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０−３３−８）とされることによって、微視的な面方位（０−３３−８）、つまり原子レベルまで考慮した場合の面方位（０−３３−８）が形成される割合が確率的に高くなったためと考えられる。   The mobility MB in the plot group MC was maximized when the macroscopic plane orientation of the surface of the channel surface was (0-33-8). This is because when the thermal etching is not performed, that is, when the microscopic structure of the channel surface is not particularly controlled, the microscopic plane orientation is set to (0-33-8). This is probably because the ratio of the formation of the visual plane orientation (0-33-8), that is, the plane orientation (0-33-8) when considering even the atomic level is stochastically increased.

一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−１１−２）のとき（矢印ＥＸ）に最大となった。この理由は、図１４および図１５に示すように、面方位（０−３３−８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０−３３−８）が占める割合が高くなったためと考えられる。   On the other hand, the mobility MB in the plot group CM is maximized when the macroscopic surface orientation of the channel surface is (0-11-2) (arrow EX). The reason for this is that, as shown in FIGS. 14 and 15, a large number of surfaces S1 having a plane orientation (0-33-8) are regularly and densely arranged via the surface S2, so that the surface of the channel surface is fine. This is probably because the ratio of the visual plane orientation (0-33-8) is increased.

なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図１７に示すグラフにおいて、横軸はチャネル方向と＜０−１１−２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図１１）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。   The mobility MB has orientation dependency on the composite surface SR. In the graph shown in FIG. 17, the horizontal axis indicates the angle D2 between the channel direction and the <0-11-2> direction, and the vertical axis indicates the mobility MB (arbitrary unit) of the channel surface. A broken line is added to make the graph easier to see. From this graph, in order to increase the channel mobility MB, the angle D2 of the channel direction CD (FIG. 11) is preferably 0 ° or more and 60 ° or less, and more preferably approximately 0 °. all right.

図１８に示すように、側部ＳＷは複合面ＳＲに加えてさらに面Ｓ３（第３の面）を含んでもよい。より具体的には、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを側部ＳＷが含んでもよい。この場合、側部ＳＷの｛０００−１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０−３３−８}面となる表面がある。より好ましくは、側部ＳＷの（０００−１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０−３３−８）面となる表面がある。   As shown in FIG. 18, the side portion SW may further include a surface S3 (third surface) in addition to the composite surface SR. More specifically, the side portion SW may include a composite surface SQ configured by periodically repeating the surface S3 and the composite surface SR. In this case, the off angle of the side SW with respect to the {000-1} plane deviates from 62 ° which is the ideal off angle of the composite surface SR. This deviation is preferably small and preferably within a range of ± 10 °. As a surface included in such an angle range, for example, there is a surface whose macroscopic plane orientation is a {0-33-8} plane. More preferably, the off angle of the side SW with respect to the (000-1) plane deviates from 62 °, which is the ideal off angle of the composite surface SR. This deviation is preferably small and preferably within a range of ± 10 °. As a surface included in such an angle range, for example, there is a surface whose macroscopic plane orientation is a (0-33-8) plane.

このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭにより観察し得る。測定装置、試料分析領域および測定条件の具体例は、上述の通りである。   Such a periodic structure can be observed, for example, by TEM or AFM. Specific examples of the measurement apparatus, the sample analysis region, and the measurement conditions are as described above.

次に、本実施の形態に係るＭＯＳＦＥＴ１の製造方法について説明する。
まず、炭化珪素基板を準備する工程が実施される。図１９に示されるように、炭化珪素単結晶基板１１上にドリフト領域１２が形成される。具体的には、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、炭化珪素単結晶基板１１上にドリフト領域１２が形成される。エピタキシャル成長の際、不純物として、たとえば窒素（Ｎ）またはリン（Ｐ）などを導入することが好ましい。ドリフト領域１２は、ｎ型の導電型を有する。 Next, a method for manufacturing MOSFET 1 according to the present embodiment will be described.
First, a step of preparing a silicon carbide substrate is performed. As shown in FIG. 19, drift region 12 is formed on silicon carbide single crystal substrate 11. Specifically, for example, by a CVD (Chemical Vapor Deposition) method using a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a source gas and using, for example, hydrogen gas (H 2 ) as a carrier gas. Drift region 12 is formed on silicon carbide single crystal substrate 11. In the epitaxial growth, it is preferable to introduce, for example, nitrogen (N) or phosphorus (P) as impurities. Drift region 12 has n-type conductivity.

次に、ドリフト領域１２に対して、たとえばアルミニウムなどのｐ型不純物がイオン注入されことにより、電界緩和領域２が形成される。たとえば、第１電界緩和領域部２ａが形成された後、第１電界緩和領域部２ａよりも深い位置に、第２電界緩和領域部２ｂが形成される。第１電界緩和領域部２ａよりも幅の狭い開口を有するマスクを用い、第１電界緩和領域部２ａを形成するイオン注入エネルギーよりも高いイオン注入エネルギーで第２電界緩和領域部２ｂが形成されてもよい。   Next, a p-type impurity such as aluminum is ion-implanted into drift region 12 to form electric field relaxation region 2. For example, after the first electric field relaxation region portion 2a is formed, the second electric field relaxation region portion 2b is formed at a position deeper than the first electric field relaxation region portion 2a. The second electric field relaxation region portion 2b is formed with ion implantation energy higher than the ion implantation energy for forming the first electric field relaxation region portion 2a, using a mask having an opening narrower than the first electric field relaxation region portion 2a. Also good.

次に、再度エピタキシャル成長により、電界緩和領域２上にドリフト領域１２が形成される。次に、新しく形成されたドリフト領域１２に対して、アルミニウムなどのｐ型不純物がイオン注入されることにより、ボディ領域１３が形成される。次に、ボディ領域１３に対して、たとえばリンなどのｎ型不純物が、ボディ領域１３よりも浅い深さでイオン注入されることによりソース領域１４が形成される。次に、ソース領域１４に対して、たとえばアルミニウムなどのｐ型不純物がイオン注入されることにより、コンタクト領域１８が形成される。コンタクト領域１８は、ソース領域１４を貫通し、ボディ領域１３に接するように形成される（図２０参照）。   Next, the drift region 12 is formed on the electric field relaxation region 2 by epitaxial growth again. Next, a body region 13 is formed by ion implantation of a p-type impurity such as aluminum into the newly formed drift region 12. Next, an n-type impurity such as phosphorus is ion-implanted into body region 13 at a depth shallower than that of body region 13 to form source region 14. Next, contact region 18 is formed by ion implantation of a p-type impurity such as aluminum into source region 14. The contact region 18 is formed so as to penetrate the source region 14 and contact the body region 13 (see FIG. 20).

次に、炭化珪素基板１０にイオン注入された不純物を活性化するため活性化アニールが実施される。活性化アニールの温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。活性化アニールの時間は、たとえば３０分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。   Next, activation annealing is performed to activate the impurities ion-implanted into silicon carbide substrate 10. The temperature of activation annealing is preferably 1500 ° C. or higher and 1900 ° C. or lower, for example, about 1700 ° C. The activation annealing time is, for example, about 30 minutes. The atmosphere of activation annealing is preferably an inert gas atmosphere, for example, an Ar atmosphere.

次に、トレンチを形成する工程が実施される。たとえば、ソース領域１４およびコンタクト領域１８から構成される第１主面１０ａ上に、トレンチＴＲ（図１）が形成される位置上に開口を有するマスク層（図示せず）が形成される。当該マスク層を用いて、ソース領域１４と、ボディ領域１３と、ドリフト領域１２の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチングを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングを用いることができる。エッチングにより、トレンチＴＲ（図１）が形成されるべき領域に、第１主面１０ａに対してほぼ垂直な側部と、側部と連続的に設けられ、かつ第１主面１０ａとほぼ平行な底部とを有する凹部が形成される。 Next, a step of forming a trench is performed. For example, a mask layer (not shown) having an opening at a position where trench TR (FIG. 1) is formed is formed on first main surface 10 a configured from source region 14 and contact region 18. Using the mask layer, the source region 14, the body region 13, and a part of the drift region 12 are removed by etching. As an etching method, for example, reactive ion etching, particularly inductively coupled plasma reactive ion etching can be used. Specifically, for example, inductively coupled plasma reactive ion etching using SF 6 or a mixed gas of SF 6 and O 2 as a reaction gas can be used. By etching, in a region where trench TR (FIG. 1) is to be formed, a side portion substantially perpendicular to first main surface 10a and a side portion are provided continuously and substantially parallel to first main surface 10a. A recess having a bottom is formed.

次に、凹部において熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。当該雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4を含む。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。熱エッチングの際に、マスク層は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。 Next, thermal etching is performed in the recess. The thermal etching can be performed, for example, by heating in an atmosphere containing a reactive gas having at least one or more types of halogen atoms. The at least one or more types of halogen atom includes at least one of a chlorine (Cl) atom and a fluorine (F) atom. The atmosphere includes, for example, Cl 2 , BCL 3 , SF 6 , or CF 4 . For example, thermal etching is performed using a mixed gas of chlorine gas and oxygen gas as a reaction gas and a heat treatment temperature of, for example, 700 ° C. or more and 1000 ° C. or less. Note that the reaction gas may contain a carrier gas in addition to the above-described chlorine gas and oxygen gas. As the carrier gas, for example, nitrogen (N 2 ) gas, argon gas, helium gas or the like can be used. During the thermal etching, the mask layer is not substantially etched during the etching of SiC because the selectivity to SiC is very large.

図２１に示されるように、上記熱エッチングにより、炭化珪素基板１０の第１主面１０ａにトレンチＴＲが形成される。トレンチＴＲは、ソース領域１４およびボディ領域１３を貫通してドリフト領域１２に至る側部ＳＷと、ドリフト領域１２に位置する底部ＢＴとにより規定されている。底部ＢＴと側部ＳＷとにより形成される角度θは、たとえば１１０°以上１３０°以下である。好ましくは、側部ＳＷは、上述した特殊面を含む。第２主面１０ｂに対して垂直な方向において、電界緩和領域２の第３主面２ａ１は、底部ＢＴと第２主面１０ｂとの間に位置する。   As shown in FIG. 21, trench TR is formed in first main surface 10a of silicon carbide substrate 10 by the thermal etching. Trench TR is defined by side SW passing through source region 14 and body region 13 to drift region 12, and bottom BT located in drift region 12. The angle θ formed by the bottom portion BT and the side portion SW is, for example, not less than 110 ° and not more than 130 °. Preferably, the side portion SW includes the special surface described above. In a direction perpendicular to second main surface 10b, third main surface 2a1 of electric field relaxation region 2 is located between bottom portion BT and second main surface 10b.

次に、ゲート絶縁膜を形成する工程が実施される。たとえば、炭化珪素基板１０が酸素雰囲気中において熱酸化されることにより、ソース領域１４と、ボディ領域１３と、ドリフト領域１２とに接するゲート絶縁膜１５が形成される。具体的には、炭化珪素基板１０が、酸素を含む雰囲気中において、たとえば１３００℃以上１４００℃以下の温度で加熱される。これにより、側部ＳＷにおいて、ソース領域１４と、ボディ領域１３と、ドリフト領域１２とに接し、かつ底部ＢＴにおいてドリフト領域１２と接するゲート絶縁膜１５が形成される。   Next, a step of forming a gate insulating film is performed. For example, when silicon carbide substrate 10 is thermally oxidized in an oxygen atmosphere, gate insulating film 15 in contact with source region 14, body region 13, and drift region 12 is formed. Specifically, silicon carbide substrate 10 is heated at a temperature of, for example, 1300 ° C. or higher and 1400 ° C. or lower in an atmosphere containing oxygen. Thereby, the gate insulating film 15 in contact with the source region 14, the body region 13, and the drift region 12 in the side portion SW and in contact with the drift region 12 in the bottom portion BT is formed.

炭化珪素基板１０を熱酸化した後に、一酸化窒素（ＮＯ）ガス雰囲気中において炭化珪素基板１０に対して熱処理（ＮＯアニール）が行われてもよい。ＮＯアニールにおいて、炭化珪素基板１０が、たとえば１１００℃以上１３００℃以下の条件下で１時間程度保持される。これにより、ゲート絶縁膜１５とボディ領域１３との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、窒素原子の導入が可能であれば、ＮＯガス以外のガス（たとえばＮ2Ｏ）が雰囲気ガスとして用いられてもよい。ＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、たとえば上記ＮＯアニールの加熱温度以上である。Ａｒアニールの時間は、たとえば１時間程度である。これにより、ゲート絶縁膜１５とボディ領域１３との界面領域における界面準位の形成がさらに抑制される。 After thermally oxidizing silicon carbide substrate 10, heat treatment (NO annealing) may be performed on silicon carbide substrate 10 in a nitrogen monoxide (NO) gas atmosphere. In NO annealing, silicon carbide substrate 10 is held for about 1 hour under conditions of, for example, 1100 ° C. or higher and 1300 ° C. or lower. As a result, nitrogen atoms are introduced into the interface region between the gate insulating film 15 and the body region 13. As a result, the formation of interface states in the interface region is suppressed, so that channel mobility can be improved. As long as nitrogen atoms can be introduced, a gas other than NO gas (for example, N 2 O) may be used as the atmospheric gas. Ar annealing using argon (Ar) as an atmospheric gas may be further performed after the NO annealing. The heating temperature for Ar annealing is, for example, equal to or higher than the heating temperature for NO annealing. The Ar annealing time is, for example, about 1 hour. As a result, the formation of interface states in the interface region between the gate insulating film 15 and the body region 13 is further suppressed.

次に、ゲート電極を形成する工程が実施される。たとえば、トレンチＴＲの内部においてゲート絶縁膜１５に接するゲート電極２７が形成される。ゲート電極２７は、トレンチＴＲの内部に配置され、ゲート絶縁膜１５上においてトレンチＴＲの側部ＳＷおよび底部ＢＴの各々と対面するように形成される。ゲート電極２７は、たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。   Next, a step of forming a gate electrode is performed. For example, gate electrode 27 in contact with gate insulating film 15 is formed inside trench TR. Gate electrode 27 is arranged inside trench TR and is formed on gate insulating film 15 so as to face each of side portion SW and bottom portion BT of trench TR. The gate electrode 27 is formed by, for example, LPCVD (Low Pressure Chemical Vapor Deposition).

次に、層間絶縁膜を形成する工程が形成される。たとえば、ゲート電極２７を覆い、かつゲート絶縁膜１５と接するように層間絶縁膜２２が形成される。好ましくは、層間絶縁膜２２は、堆積法により形成され、より好ましくは化学気相成長法により形成される。層間絶縁膜２２は、たとえば二酸化珪素を含む材料からなる。次に、ソース領域１４およびコンタクト領域１８上に開口部が形成されるように、層間絶縁膜２２およびゲート絶縁膜１５の一部がエッチングされる。これにより、コンタクト領域１８およびソース領域１４がゲート絶縁膜１５から露出する（図２２参照）。   Next, a step of forming an interlayer insulating film is formed. For example, the interlayer insulating film 22 is formed so as to cover the gate electrode 27 and to be in contact with the gate insulating film 15. Preferably, the interlayer insulating film 22 is formed by a deposition method, more preferably a chemical vapor deposition method. Interlayer insulating film 22 is made of, for example, a material containing silicon dioxide. Next, part of interlayer insulating film 22 and gate insulating film 15 is etched so that an opening is formed on source region 14 and contact region 18. As a result, the contact region 18 and the source region 14 are exposed from the gate insulating film 15 (see FIG. 22).

次に、ソース電極を形成する工程が実施される。次に、第１主面１０ａにおいてソース領域１４およびコンタクト領域１８に接するソース電極１６が形成される。ソース電極１６は、たとえばスパッタリング法により形成される。ソース電極１６は、たとえばＴｉ、ＡｌおよびＳｉを含む材料からなる。次に、合金化アニールが実施される。具体的には、ソース領域１４およびコンタクト領域１８と接するソース電極１６が、たとえば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、ソース電極１６の少なくとも一部が、炭化珪素基板１０が含む珪素と反応してシリサイド化する。これにより、ソース領域１４とオーミック接合するソース電極１６が形成される。好ましくは、ソース電極１６は、コンタクト領域１８とオーミック接合する。   Next, a step of forming a source electrode is performed. Next, source electrode 16 in contact with source region 14 and contact region 18 is formed on first main surface 10a. The source electrode 16 is formed by, for example, a sputtering method. The source electrode 16 is made of a material containing, for example, Ti, Al, and Si. Next, alloying annealing is performed. Specifically, the source electrode 16 in contact with the source region 14 and the contact region 18 is held for about 5 minutes at a temperature of 900 ° C. or higher and 1100 ° C. or lower, for example. Thereby, at least a part of source electrode 16 reacts with silicon included in silicon carbide substrate 10 to be silicided. As a result, the source electrode 16 that is in ohmic contact with the source region 14 is formed. Preferably, the source electrode 16 is in ohmic contact with the contact region 18.

次に、ソース電極１６と電気的に接続されるソース配線１９が形成される。ソース配線１９は、ソース電極１６および層間絶縁膜２２上に形成される。次に、炭化珪素基板１０の第２主面１０ｂと接するようにドレイン電極２０が形成される。以上により、本実施の形態に係るＭＯＳＦＥＴ１（図１）が完成する。   Next, a source wiring 19 that is electrically connected to the source electrode 16 is formed. The source wiring 19 is formed on the source electrode 16 and the interlayer insulating film 22. Next, drain electrode 20 is formed in contact with second main surface 10b of silicon carbide substrate 10. Thus, MOSFET 1 (FIG. 1) according to the present embodiment is completed.

なお、上記実施の形態においては、炭化珪素半導体装置は、ＭＯＳＦＥＴの場合について説明したが、炭化珪素半導体装置は、ＭＯＳＦＥＴに限定されない。炭化珪素半導体装置は、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等であってもよい。また上記実施の形態では、ｎ型を第１導電型とし、かつｐ型を第２導電型して説明したが、ｐ型を第１導電型とし、かつｎ型を第２導電型としてもよい。   In the above embodiment, the silicon carbide semiconductor device is described as being a MOSFET, but the silicon carbide semiconductor device is not limited to a MOSFET. The silicon carbide semiconductor device may be, for example, an IGBT (Insulated Gate Bipolar Transistor). In the above embodiment, the n-type is the first conductivity type and the p-type is the second conductivity type. However, the p-type may be the first conductivity type and the n-type may be the second conductivity type. .

次に、実施の形態に係るＭＯＳＦＥＴの作用効果について説明する。
実施の形態に係るＭＯＳＦＥＴ１によれば、第３主面２ａ１の幅Ｗ１は、第４主面２ｂ１の幅Ｗ２よりも大きい。これにより、電界緩和領域２の第４主面２ｂ１の端部Ｃ３における電界強度を低減することができる。そのため、アバランシェ降伏の発生を抑制することができる。また電界緩和領域２の第３主面２ａ１の幅Ｗ１が大きいため、第３主面２ａ１をトレンチＴＲの角部Ｃ１の近くに配置することができる。そのため、トレンチＴＲの角部Ｃ１における電界集中を緩和することができる。 Next, functions and effects of the MOSFET according to the embodiment will be described.
According to MOSFET 1 according to the embodiment, width W1 of third main surface 2a1 is larger than width W2 of fourth main surface 2b1. Thereby, the electric field strength in the edge part C3 of the 4th main surface 2b1 of the electric field relaxation area | region 2 can be reduced. Therefore, the occurrence of avalanche breakdown can be suppressed. Further, since the width W1 of the third main surface 2a1 of the electric field relaxation region 2 is large, the third main surface 2a1 can be disposed near the corner C1 of the trench TR. Therefore, the electric field concentration at the corner C1 of the trench TR can be reduced.

また実施の形態に係るＭＯＳＦＥＴ１によれば、第２主面１０ｂに対して垂直な方向から見て、第２不純物領域１３の外縁１３ｐは、電界緩和領域２を取り囲むように設けられていている。これにより、ドリフト領域１２を流れる電流の経路が狭窄されることを抑制することができる。結果として、ＭＯＳＦＥＴ１のオン抵抗を低減することができる。   Further, according to MOSFET 1 according to the embodiment, outer edge 13p of second impurity region 13 is provided so as to surround electric field relaxation region 2 when viewed from a direction perpendicular to second main surface 10b. As a result, the current path flowing through the drift region 12 can be prevented from being narrowed. As a result, the on-resistance of MOSFET 1 can be reduced.

さらに実施の形態に係るＭＯＳＦＥＴ１によれば、炭化珪素基板１０は、ボディ領域１３と電界緩和領域２との間に位置し、かつ第２導電型を有する第４不純物領域３を含んでいる。これにより、第２不純物領域１３と電界緩和領域２を電気的に接続することができ、スイッチング速度を早くすることができる。   Furthermore, according to MOSFET 1 according to the embodiment, silicon carbide substrate 10 includes fourth impurity region 3 located between body region 13 and electric field relaxation region 2 and having the second conductivity type. Thereby, the second impurity region 13 and the electric field relaxation region 2 can be electrically connected, and the switching speed can be increased.

さらに実施の形態に係るＭＯＳＦＥＴ１によれば、第４不純物領域３は、ボディ領域１３および電界緩和領域２の双方に接している。これにより、ボディ領域１３から電界緩和領域２に対して電子またはホールを容易に供給することができる。   Furthermore, according to MOSFET 1 according to the embodiment, fourth impurity region 3 is in contact with both body region 13 and electric field relaxation region 2. Thereby, electrons or holes can be easily supplied from the body region 13 to the electric field relaxation region 2.

さらに実施の形態に係るＭＯＳＦＥＴ１によれば、ボディ領域１３は、ドリフト領域１２との境界面である第５主面１３ａを有し、第２主面１０ｂに平行な方向における第５主面１３ａの幅の半分をＷｂ（μｍ）とし、第２主面１０ｂに対して平行な方向における第３主面２ａ１の幅の半分をＷｕ（μｍ）とし、第１不純物領域１２における不純物濃度をＮｄ（ｃｍ−３）とし、電界緩和領域２における不純物濃度をＮａ（ｃｍ−３）とし、真空の誘電率をε０（Ｆ・ｍ−１）とし、炭化珪素の誘電率をεＳｉＣ（Ｆ・ｍ−１）とし、素電荷をｅ（Ｃ）とし、拡散電位をＶｂｉ（Ｖ）としたとき、上記数式１を満たしている。これにより、ＭＯＳＦＥＴ１の耐圧を高く維持しつつオン抵抗を低減することができる。 Furthermore, according to MOSFET 1 according to the embodiment, body region 13 has fifth main surface 13a that is a boundary surface with drift region 12, and fifth main surface 13a in a direction parallel to second main surface 10b. Half of the width is W b (μm), half of the width of the third main surface 2a1 in the direction parallel to the second main surface 10b is W u (μm), and the impurity concentration in the first impurity region 12 is N and d (cm -3), the impurity concentration in the electric field relaxation region 2 and N a (cm -3), a dielectric constant of vacuum and ε 0 (F · m -1) , the dielectric constant of the silicon carbide epsilon SiC ( F · m −1 ), the elementary charge is e (C), and the diffusion potential is V bi (V). As a result, the on-resistance can be reduced while keeping the breakdown voltage of the MOSFET 1 high.

さらに実施の形態に係るＭＯＳＦＥＴ１によれば、炭化珪素基板１０は、第２主面１０ｂを構成する炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられ、かつ第１主面１０ａを構成する炭化珪素エピタキシャル層２４とを含む。電界緩和領域２の不純物ドーズ量をＤｒｘ（ｃｍ−２）し、第２主面１０ｂに対して垂直な方向における、第４主面２ｂ１と、炭化珪素単結晶基板１１および炭化珪素エピタキシャル層２４の境界面１１ａとの距離をＬｄ（ｃｍ）とし、ドリフト領域１２における不純物濃度をＮｄ（ｃｍ−３）としたとき、上記数式２を満たしている。これにより、電界緩和領域２から境界面１１ａへ空乏層が延びる前に、電界緩和領域２が完全に空乏化することが抑制される。これにより、電界緩和領域２と境界面１１ａとの間に、十分な長さを有する空乏層が形成され得る。結果として、ＭＯＳＦＥＴ１の耐圧を高く維持することができる。 Furthermore, according to MOSFET 1 according to the embodiment, silicon carbide substrate 10 is provided on silicon carbide single crystal substrate 11 constituting second main surface 10b, silicon carbide single crystal substrate 11, and first main surface 10a. And silicon carbide epitaxial layer 24 constituting the structure. The impurity dose amount of electric field relaxation region 2 is set to D rx (cm −2 ), and fourth main surface 2b1, silicon carbide single crystal substrate 11 and silicon carbide epitaxial layer 24 in the direction perpendicular to second main surface 10b. When the distance from the boundary surface 11a is L d (cm) and the impurity concentration in the drift region 12 is N d (cm −3 ), the above formula 2 is satisfied. Thereby, it is suppressed that the electric field relaxation region 2 is completely depleted before the depletion layer extends from the electric field relaxation region 2 to the boundary surface 11a. Thereby, a depletion layer having a sufficient length can be formed between the electric field relaxation region 2 and the boundary surface 11a. As a result, the breakdown voltage of MOSFET 1 can be kept high.

さらに実施の形態に係るＭＯＳＦＥＴ１によれば、側部ＳＷと底部ＢＴとがなす角度θは９０°よりも大きい。側部ＳＷと底部ＢＴとがなす角度θが９０°の場合、電界緩和領域２が側部ＳＷの直下に位置するときのオン抵抗と、電界緩和領域２が側部ＳＷの直下よりも第１主面１０ａと平行な方向に少しシフトしたときのオン抵抗とは、大きく異なる。一方、側部ＳＷと底部ＢＴとがなす角度θが９０°よりも大きい場合、側部ＳＷに対する電界緩和領域２の位置が少し変化しても、オン抵抗は大きく異ならない。そのため、側部ＳＷと底部ＢＴとがなす角度θが９０°よりも大きい場合は、たとえばアライメント誤差により、トレンチＴＲに対する電界緩和領域２の位置がウェハの面内でばらついた場合であっても、オン抵抗が大きく変化することを抑制することができる。   Furthermore, according to MOSFET 1 according to the embodiment, angle θ formed by side SW and bottom BT is greater than 90 °. When the angle θ formed by the side portion SW and the bottom portion BT is 90 °, the on-resistance when the electric field relaxation region 2 is located immediately below the side portion SW, and the electric field relaxation region 2 is more first than immediately below the side portion SW. The on-resistance when shifted slightly in the direction parallel to the main surface 10a is greatly different. On the other hand, when the angle θ formed by the side part SW and the bottom part BT is larger than 90 °, even if the position of the electric field relaxation region 2 with respect to the side part SW is slightly changed, the on-resistance is not greatly different. Therefore, when the angle θ formed by the side portion SW and the bottom portion BT is larger than 90 °, even when the position of the electric field relaxation region 2 with respect to the trench TR varies in the plane of the wafer due to, for example, an alignment error, A large change in on-resistance can be suppressed.

さらに実施の形態に係るＭＯＳＦＥＴ１によれば、側部ＳＷは、面方位｛０−３３−８｝を有する第１の面Ｓ１を含んでもよい。これにより、側部ＳＷにおけるチャネル抵抗を低減することができる。   Furthermore, according to MOSFET 1 according to the embodiment, side SW may include first surface S1 having a plane orientation {0-33-8}. Thereby, the channel resistance in the side part SW can be reduced.

さらに実施の形態に係るＭＯＳＦＥＴ１によれば、側部ＳＷは、第１の面Ｓ１を微視的に含み、側部ＳＷはさらに、面方位｛０−１１−１｝を有する第２の面Ｓ２を微視的に含んでもよい。これにより、側部ＳＷにおけるチャネル抵抗をより低減することができる。   Further, according to MOSFET 1 according to the embodiment, side SW includes microscopically first surface S1, and side SW further includes second surface S2 having a plane orientation {0-11-1}. May be included microscopically. Thereby, the channel resistance in the side part SW can be further reduced.

さらに実施の形態に係るＭＯＳＦＥＴ１によれば、第１の面Ｓ１および第２の面Ｓ２は、面方位｛０−１１−２｝を有する複合面ＳＲを構成してもよい。これにより、側部ＳＷにおけるチャネル抵抗をより低減することができる。   Furthermore, according to MOSFET 1 according to the embodiment, first surface S1 and second surface S2 may constitute composite surface SR having a plane orientation {0-11-2}. Thereby, the channel resistance in the side part SW can be further reduced.

さらに実施の形態に係るＭＯＳＦＥＴ１によれば、側部ＳＷは、｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有してもよい。これにより、側部ＳＷにおけるチャネル抵抗をより低減することができる。   Furthermore, according to MOSFET 1 according to the embodiment, side SW may macroscopically have an off angle of 62 ° ± 10 ° with respect to the {000-1} plane. Thereby, the channel resistance in the side part SW can be further reduced.

（サンプル準備）
まず、電界緩和領域２の第３主面２ａ１の幅Ｗ１の幅を変化させて５種類のＭＯＳＦＥＴ１（図２参照）が準備される。具体的には、第３主面２ａ１の幅Ｗ１は、２μｍ、２．５μｍ、３μｍ、３．５μｍおよび４．５μｍである。Ｗｐは、幅Ｗ１の半分の値である。ボディ領域１３の第５主面１３ａの幅Ｗ３（図２参照）は、２．７μｍである。Ｗｂは、幅Ｗ３の半分の値である。電界緩和領域２が含むアルミニウムの濃度は、１×１０18ｃｍ−３である。ボディ領域１３が含むアルミニウムの濃度は、１×１０18ｃｍ−３である。ドリフト領域１２が含む窒素の濃度は、６×１０1５ｃｍ−３である。ドリフト領域１２の厚みは、１０μｍである。ボディ領域１３が含むアルミニウムの濃度およびドリフト領域１２が含む窒素の濃度から算出される空乏層の幅Ｗｄｅｐは約０．６μｍである。 (Sample preparation)
First, five types of MOSFETs 1 (see FIG. 2) are prepared by changing the width W1 of the third main surface 2a1 of the electric field relaxation region 2. Specifically, the width W1 of the third major surface 2a1 is 2 μm, 2.5 μm, 3 μm, 3.5 μm, and 4.5 μm. W p is the half value of the width W1. The width W3 (see FIG. 2) of the fifth major surface 13a of the body region 13 is 2.7 μm. W b is a half value of the width W3. The concentration of aluminum contained in the electric field relaxation region 2 is 1 × 10 18 cm −3 . The concentration of aluminum contained in the body region 13 is 1 × 10 18 cm −3 . The concentration of nitrogen included in the drift region 12 is 6 × 10 15 cm −3 . The thickness of the drift region 12 is 10 μm. The width W dep of the depletion layer calculated from the concentration of aluminum contained in the body region 13 and the concentration of nitrogen contained in the drift region 12 is about 0.6 μm.

（実験条件）
上記５種類のＭＯＳＦＥＴ１のオン抵抗と耐圧が測定される。オン抵抗の測定においては、ドレイン電極２０およびソース電極１６間の電圧ＶＤＳは、２Ｖである。ゲート電極２７およびソース電極１６間の電位差ＶＧＳは、１５Ｖである。ゲート電極２７およびソース電極１６間の電位差ＶＧＳを０Ｖとする。ドレイン電極２０およびソース電極１６間の電圧ＶＤＳを０Ｖと１６００Ｖとの間で変化させ、ドレイン電極２０およびソース電極１６間に流れる電流ＩＤＳが１μＡとなるときの電圧ＶＤＳを耐圧とする。 (Experimental conditions)
The on-resistance and breakdown voltage of the five types of MOSFETs 1 are measured. In the on-resistance measurement, the voltage V DS between the drain electrode 20 and the source electrode 16 is 2V. The potential difference V GS between the gate electrode 27 and the source electrode 16 is 15V. The potential difference V GS between the gate electrode 27 and the source electrode 16 is set to 0V. The voltage V DS between the drain electrode 20 and the source electrode 16 is changed between 0 V and 1600 V, and the voltage V DS when the current I DS flowing between the drain electrode 20 and the source electrode 16 becomes 1 μA is defined as a withstand voltage.

（実験結果）
図２３は、ＭＯＳＦＥＴのオン抵抗と、Ｗｂ−Ｗｕ−Ｗｄｅｐとの関係を示す実験データである。図２３に示されるように、Ｗｂ−Ｗｕ−Ｗｄｅｐ＞０（言い換えれば、Ｗｂ＞Ｗｕ＋Ｗｄｅｐ）の条件において、オン抵抗が急激に小さくなる。Ｗｂ−Ｗｕ−Ｗｄｅｐ≧０．５μｍとなると、オン抵抗は飽和する傾向が見られる。図２４は、ＭＯＳＦＥＴの耐圧と、Ｗｂ−Ｗｕ−Ｗｄｅｐとの関係を示す実験データである。図２４に示されるように、Ｗｂ−Ｗｕ−Ｗｄｅｐが増加すると、耐圧が減少する傾向が見られる。またＷｂ−Ｗｕ−Ｗｄｅｐ≧０．５μｍとなると、耐圧は急激に減少する傾向が見られる。以上の結果より、耐圧とオン抵抗の両立の観点からは、Ｗｂ−Ｗｕ−Ｗｄｅｐは、０より大きく、かつ０．５μｍ未満であることが望ましいことが分かる。 (Experimental result)
FIG. 23 is experimental data showing the relationship between the on-resistance of the MOSFET and W b −W u −W dep . As shown in FIG. 23, the on-resistance rapidly decreases under the condition of W b −W u −W dep > 0 (in other words, W b > W u + W dep ). When W b −W u −W dep ≧ 0.5 μm, the on-resistance tends to be saturated. FIG. 24 is experimental data showing the relationship between the breakdown voltage of the MOSFET and W b −W u −W dep . As shown in FIG. 24, when W b −W u −W dep increases, the breakdown voltage tends to decrease. When W b −W u −W dep ≧ 0.5 μm, the breakdown voltage tends to decrease rapidly. From the above results, it is understood that W b −W u −W dep is preferably larger than 0 and smaller than 0.5 μm from the viewpoint of achieving both breakdown voltage and on-resistance.

今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   It should be understood that the embodiments and examples disclosed herein are illustrative and non-restrictive in every respect. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

１ 炭化珪素半導体装置（ＭＯＳＦＥＴ）
２ 電界緩和領域
２ａ１ 第３主面
２ａ 第１電界緩和領域部
２ｂ１ 第４主面
２ｂ 第２電界緩和領域部
２ｃ 第３電界緩和領域部
２ｓ 側面
３ 第４不純物領域
１０ 炭化珪素基板
１０ａ 第１主面
１０ｂ 第２主面
１１ 炭化珪素単結晶基板
１１ａ 境界面
１２ 第１不純物領域（ドリフト領域）
１３ 第２不純物領域（ボディ領域）
１３ａ 第５主面
１３ｐ，１４ｐ 外縁
１４ 第３不純物領域（ソース領域）
１５ ゲート絶縁膜
１６ ソース電極
１８ コンタクト領域
１９ ソース配線
２０ ドレイン電極
２２ 層間絶縁膜
２４ 炭化珪素エピタキシャル層
２７ ゲート電極
ＢＴ 底部
Ｃ１，Ｃ２ 角部
Ｃ３ 端部、角部
ＣＤ チャネル方向
Ｈ１，Ｈ２ 厚み
Ｈ３，Ｈ４ 距離
Ｈ５ 深さ
Ｓ１ 第１の面
Ｓ２ 第２の面
ＳＱ，ＳＲ 複合面
ＳＷ 側部
ＴＲ トレンチ
Ｗ１，Ｗ２，Ｗ３，Ｗ４ 幅 1 Silicon carbide semiconductor device (MOSFET)
2 Electric field relaxation region 2a1 Third main surface 2a First electric field relaxation region portion 2b1 Fourth main surface 2b Second electric field relaxation region portion 2c Third electric field relaxation region portion 2s Side surface 3 Fourth impurity region 10 Silicon carbide substrate 10a First main Surface 10b Second main surface 11 Silicon carbide single crystal substrate 11a Boundary surface 12 First impurity region (drift region)
13 Second impurity region (body region)
13a 5th main surface 13p, 14p Outer edge 14 3rd impurity region (source region)
15 Gate insulating film 16 Source electrode 18 Contact region 19 Source wiring 20 Drain electrode 22 Interlayer insulating film 24 Silicon carbide epitaxial layer 27 Gate electrode BT Bottom C1, C2 Corner C3 Edge, corner CD Channel direction H1, H2 Thickness H3 H4 distance H5 depth S1 first surface S2 second surface SQ, SR composite surface SW side portion TR trench W1, W2, W3, W4 width

Claims (11)

第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、
前記炭化珪素基板は、第１導電型を有する第１不純物領域と、
前記第１不純物領域上に設けられ、前記第１導電型と異なる第２導電型を有する第２不純物領域と、
前記第１不純物領域から隔てられるように前記第２不純物領域上に設けられ、前記第１主面を構成し、かつ前記第１導電型を有する第３不純物領域と、
前記第１不純物領域内に位置し、かつ前記第２導電型を有する電界緩和領域とを含み、
前記第１主面には、前記第２不純物領域および前記第３不純物領域を貫通し、かつ前記第１不純物領域に至る側部と、前記側部と連続して設けられた底部とにより規定されたトレンチが形成されており、さらに、
前記底部において前記第１不純物領域と接し、かつ前記側部において前記第１不純物領域と、前記第２不純物領域と、前記第３不純物領域とに接するゲート絶縁膜とを備え、
前記電界緩和領域は、前記第１主面に対面する第３主面と、前記第２主面に対面する第４主面とを有し、
前記第２主面に平行な方向における、前記第３主面の幅は、前記第４主面の幅よりも大きい、炭化珪素半導体装置。 A silicon carbide substrate having a first main surface and a second main surface opposite to the first main surface;
The silicon carbide substrate includes a first impurity region having a first conductivity type;
A second impurity region provided on the first impurity region and having a second conductivity type different from the first conductivity type;
A third impurity region provided on the second impurity region so as to be separated from the first impurity region, constituting the first main surface, and having the first conductivity type;
An electric field relaxation region located in the first impurity region and having the second conductivity type,
The first main surface is defined by a side portion penetrating the second impurity region and the third impurity region and reaching the first impurity region, and a bottom portion provided continuously with the side portion. Trenches are formed, and
A gate insulating film in contact with the first impurity region at the bottom and in contact with the first impurity region, the second impurity region, and the third impurity region at the side;
The electric field relaxation region has a third main surface facing the first main surface and a fourth main surface facing the second main surface,
The silicon carbide semiconductor device, wherein a width of the third main surface in a direction parallel to the second main surface is larger than a width of the fourth main surface. 前記第２主面に対して垂直な方向から見て、前記第２不純物領域の外縁は、前記電界緩和領域を取り囲むように設けられている、請求項１に記載の炭化珪素半導体装置。   2. The silicon carbide semiconductor device according to claim 1, wherein an outer edge of the second impurity region is provided so as to surround the electric field relaxation region when viewed from a direction perpendicular to the second main surface. 前記炭化珪素基板は、前記第２不純物領域と前記電界緩和領域との間に位置し、かつ前記第２導電型を有する第４不純物領域を含む、請求項１または請求項２に記載の炭化珪素半導体装置。   3. The silicon carbide substrate according to claim 1, wherein the silicon carbide substrate includes a fourth impurity region located between the second impurity region and the electric field relaxation region and having the second conductivity type. Semiconductor device. 前記第４不純物領域は、前記第２不純物領域および前記電界緩和領域の双方に接している、請求項３に記載の炭化珪素半導体装置。   4. The silicon carbide semiconductor device according to claim 3, wherein said fourth impurity region is in contact with both of said second impurity region and said electric field relaxation region. 前記第２不純物領域は、前記第１不純物領域との境界面である第５主面を有し、
前記第２主面に平行な方向における前記第５主面の幅の半分をＷｂ（μｍ）とし、前記第２主面に対して平行な方向における前記第３主面の幅の半分をＷｕ（μｍ）とし、前記第１不純物領域における不純物濃度をＮｄ（ｃｍ−３）とし、前記電界緩和領域における不純物濃度をＮａ（ｃｍ−３）とし、真空の誘電率をε０（Ｆ・ｍ−１）とし、炭化珪素の誘電率をεＳｉＣ（Ｆ・ｍ−１）とし、素電荷をｅ（Ｃ）とし、拡散電位をＶｂｉ（Ｖ）としたとき、以下の数式を満たす、請求項１〜請求項４のいずれか１項に記載の炭化珪素半導体装置。
Figure 2017011034
 The second impurity region has a fifth main surface that is a boundary surface with the first impurity region,
Half of the width of the fifth main surface in the direction parallel to the second main surface is W b (μm), and half of the width of the third main surface in the direction parallel to the second main surface is W u (μm), the impurity concentration in the first impurity region is N d (cm −3 ), the impurity concentration in the electric field relaxation region is N a (cm −3 ), and the vacuum dielectric constant is ε 0 (F M- 1 ), the dielectric constant of silicon carbide is ε SiC (F · m −1 ), the elementary charge is e (C), and the diffusion potential is V bi (V). The silicon carbide semiconductor device according to any one of claims 1 to 4.
Figure 2017011034
 前記炭化珪素基板は、前記第２主面を構成する炭化珪素単結晶基板と、前記炭化珪素単結晶基板上に設けられ、かつ前記第１主面を構成する炭化珪素エピタキシャル層とを含み、
前記電界緩和領域の不純物ドーズ量をＤｒｘ（ｃｍ−２）し、前記第２主面に対して垂直な方向における、前記第４主面と、前記炭化珪素単結晶基板および前記炭化珪素エピタキシャル層の境界面との距離をＬｄ（ｃｍ）とし、前記第１不純物領域における不純物濃度をＮｄ（ｃｍ−３）としたとき、以下の数式を満たす、請求項１〜請求項５のいずれか１項に記載の炭化珪素半導体装置。
Figure 2017011034
 The silicon carbide substrate includes a silicon carbide single crystal substrate constituting the second main surface, and a silicon carbide epitaxial layer provided on the silicon carbide single crystal substrate and constituting the first main surface,
The fourth principal surface, the silicon carbide single crystal substrate, and the silicon carbide epitaxial layer in a direction perpendicular to the second principal surface, with an impurity dose of the electric field relaxation region being D rx (cm −2 ) the distance between the boundary surface and L d (cm), when the impurity concentration in the first impurity region and the N d (cm -3), satisfies the following formula, any one of claims 1 to 5 2. The silicon carbide semiconductor device according to item 1.
Figure 2017011034
 前記側部と前記底部とがなす角度は９０°よりも大きい、請求項１〜請求項６のいずれか１項に記載の炭化珪素半導体装置。   The silicon carbide semiconductor device according to any one of claims 1 to 6, wherein an angle formed between the side portion and the bottom portion is larger than 90 °. 前記側部は、面方位｛０−３３−８｝を有する第１の面を含む、請求項１〜請求項７のいずれか１項に記載の炭化珪素半導体装置。   The silicon carbide semiconductor device according to claim 1, wherein said side portion includes a first surface having a plane orientation {0-33-8}. 前記側部は、前記第１の面を微視的に含み、前記側部はさらに、面方位｛０−１１−１｝を有する第２の面を微視的に含む、請求項８に記載の炭化珪素半導体装置。   The said side part microscopically includes the first surface, and the side part further microscopically includes a second surface having a plane orientation {0-11-1}. Silicon carbide semiconductor device. 前記第１の面および前記第２の面は、面方位｛０−１１−２｝を有する複合面を構成する、請求項９に記載の炭化珪素半導体装置。   The silicon carbide semiconductor device according to claim 9, wherein said first surface and said second surface constitute a composite surface having a plane orientation {0-11-2}. 前記側部は、｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する、請求項１０に記載の炭化珪素半導体装置。   11. The silicon carbide semiconductor device according to claim 10, wherein said side portion has an off angle of 62 ° ± 10 ° macroscopically with respect to the {000-1} plane.
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