JP2017010443A

JP2017010443A - Semiconductor device

Info

Publication number: JP2017010443A
Application number: JP2015127778A
Authority: JP
Inventors: 一馬三嶋; Kazuma Mishima
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2015-06-25
Filing date: 2015-06-25
Publication date: 2017-01-12

Abstract

PROBLEM TO BE SOLVED: To arbitrarily switch between the validity/invalidity of an auto-refresh function of a register.SOLUTION: A semiconductor device 100 includes: a register unit 120; a function operation unit 130 that operates by reading data from the register unit 120; an auto-refresh function unit 170 that periodically overwrites data in the register unit 120; and an enable control unit 180 that generates an enable signal EN for controlling the propriety of the operation of the auto-refresh function unit 170.SELECTED DRAWING: Figure 1

Description

本発明は、レジスタを備えた半導体装置に関する。 The present invention relates to a semiconductor device provided with a register.

従来より、レジスタを備えた半導体装置には、サージノイズの印加によってレジスタのデータ化けが生じた場合であっても、リセット動作を要することなく自ら正常動作に復帰するための手段として、レジスタの自動リフレッシュ機能（＝レジスタのデータを定期的に上書きする機能）を備えたものがある。 Conventionally, in a semiconductor device having a register, even if the data of the register is garbled due to the application of surge noise, the automatic register has been used as a means for returning to normal operation without requiring a reset operation. Some have a refresh function (= function to periodically overwrite register data).

なお、上記に関連する従来技術の一例としては、特許文献１〜特許文献３を挙げることができる。 In addition, as an example of the related art related to the above, Patent Documents 1 to 3 can be cited.

特開２０１２−８９２３１号公報（図１など）JP 2012-89231 A (FIG. 1 etc.) 特開２００９−１４５８１４号公報（００１８−００１９など）JP 2009-145814 A (0018-0019, etc.) 特開２００９−９７０２号公報（００２３−００２４など）Japanese Patent Laying-Open No. 2009-9702 (such as 0023-0024)

しかしながら、上記の従来技術では、レジスタの自動リフレッシュ機能を有効とするか無効とするかを任意に切り替えるための構成について、何ら検討されていなかった。 However, in the above-described conventional technology, no study has been made on a configuration for arbitrarily switching between enabling and disabling the register automatic refresh function.

本明細書中に開示されている発明は、本願の発明者により見出された上記の問題点に鑑み、レジスタの自動リフレッシュ機能を有効とするか無効とするかを任意に切り替えることのできる半導体装置を提供することを目的とする。 In view of the above-mentioned problems found by the inventors of the present application, the invention disclosed in the present specification is a semiconductor that can arbitrarily switch whether the automatic refresh function of a register is enabled or disabled. An object is to provide an apparatus.

本明細書中に開示された半導体装置は、レジスタ部と、前記レジスタ部からデータを読み出して動作する機能動作部と、前記レジスタ部のデータを定期的に上書きする自動リフレッシュ機能部と、前記自動リフレッシュ機能部の動作可否を制御するためのイネーブル信号を生成するイネーブル制御部と、を有する構成（第１の構成）とされている。 The semiconductor device disclosed in this specification includes a register unit, a functional operation unit that operates by reading data from the register unit, an automatic refresh function unit that periodically overwrites data in the register unit, and the automatic An enable control unit that generates an enable signal for controlling whether or not the refresh function unit operates is configured (first configuration).

第１の構成から成る半導体装置において、前記イネーブル制御部は、共通の第１内部信号を保持して複数の第２内部信号を生成する複数のラッチ部と、前記複数の第２内部信号から前記イネーブル信号を生成する論理合成部を含む構成（第２の構成）にするとよい。 In the semiconductor device having the first configuration, the enable control unit includes a plurality of latch units that hold a common first internal signal and generate a plurality of second internal signals, and the plurality of second internal signals from the plurality of second internal signals. A configuration including a logic synthesis unit that generates an enable signal (second configuration) is preferable.

第２の構成から成る半導体装置は、前記半導体装置を通常モードとするかテストモードとするかを切り替えるテスト制御部をさらに有する構成（第３の構成）にするとよい。 The semiconductor device having the second configuration may be configured to further include a test control unit (third configuration) that switches the semiconductor device between a normal mode and a test mode.

第３の構成から成る半導体装置は、前記通常モード時には、前記第１内部信号が自動リフレッシュされる構成（第４の構成）にするとよい。 The semiconductor device having the third configuration may have a configuration (fourth configuration) in which the first internal signal is automatically refreshed in the normal mode.

第３または第４の構成から成る半導体装置は、前記テストモード時には、前記第１内部信号がディセーブル時の論理レベルに固定される構成（第５の構成）にするとよい。 The semiconductor device having the third or fourth configuration may have a configuration (fifth configuration) in which, in the test mode, the first internal signal is fixed to a logic level when disabled.

第５の構成から成る半導体装置において、前記テスト制御部は、所定期間に亘って外部テスト信号が前記テストモード時の論理レベルに維持されたときに初めて内部テスト信号を前記テストモード時の論理レベルとする外部テスト信号検出部を含んだ構成（第６の構成）にするとよい。 In the semiconductor device having the fifth configuration, the test control unit is configured to apply the internal test signal to the logic level in the test mode only when the external test signal is maintained at the logic level in the test mode for a predetermined period. A configuration (sixth configuration) including an external test signal detection unit is preferable.

第６の構成から成る半導体装置において、前記テスト制御部は、前記内部テスト信号が前記テストモード時の論理レベルであるときにテストコマンドの待ち受け状態となって前記レジスタ部にテストデータを書き込むテストコマンド検出部をさらに含む構成（第７の構成）にするとよい。 In the semiconductor device having the sixth structure, the test control unit enters a test command standby state when the internal test signal is at a logic level in the test mode, and writes test data to the register unit. A configuration (seventh configuration) may further be included that further includes a detection unit.

第６または第７の構成から成る半導体装置において、前記レジスタ部は、自動リフレッシュ対象の第１レジスタと自動リフレッシュ対象外の第２レジスタと、を含み、前記テスト制御部は、前記内部テスト信号が前記通常モード時の論理レベルである間、前記第２レジスタをリセット状態に維持するリセット制御部をさらに含む構成（第８の構成）にするとよい。 In the semiconductor device having the sixth or seventh configuration, the register unit includes a first register to be auto-refreshed and a second register not to be auto-refreshed, and the test control unit receives the internal test signal. A configuration (eighth configuration) may further be included that further includes a reset control unit that maintains the second register in a reset state while the logic level is in the normal mode.

また、本明細書中に開示されている電子機器は、入力信号を生成する信号源と、前記入力信号から出力信号を生成する機能動作部を備えた第１〜第８いずれかの構成から成る半導体装置と、前記出力信号の入力を受け付ける制御装置と、を有する構成（第９の構成）とされている。 The electronic device disclosed in the present specification includes any one of first to eighth configurations including a signal source that generates an input signal and a functional operation unit that generates an output signal from the input signal. The semiconductor device has a configuration (a ninth configuration) including a semiconductor device and a control device that receives the input of the output signal.

第９の構成から成る電子機器において、前記信号源は、センサである構成（第１０の構成）にするとよい。 In the electronic device having the ninth structure, the signal source may be a sensor (tenth structure).

本明細書中に開示されている半導体装置によれば、レジスタの自動リフレッシュ機能を有効とするか無効とするかを任意に切り替えることが可能となる。 According to the semiconductor device disclosed in this specification, it is possible to arbitrarily switch between enabling and disabling the register automatic refresh function.

電子機器の一構成例を示すブロック図Block diagram showing one structural example of an electronic device イネーブル制御部の一構成例を示すブロック図Block diagram showing one configuration example of the enable control unit テスト制御部の一構成例を示すブロック図Block diagram showing one configuration example of test control unit 外部テスト信号検出部の一構成例を示すブロック図Block diagram showing a configuration example of an external test signal detection unit テストコマンド検出部の一構成例を示すブロック図Block diagram showing a configuration example of a test command detection unit リセット制御部の一構成例を示すブロック図Block diagram showing one configuration example of the reset control unit

＜電子機器＞
図１は、電子機器の一構成例を示すブロック図である。本構成例の電子機器１は、半導体装置１００と、センサ２００と、制御装置３００と、を有する。なお、本発明の適用対象となる電子機器１には、情報端末や家電機器といった狭義の電子機器だけでなく、車両や産業機械なども含まれている。 <Electronic equipment>
FIG. 1 is a block diagram illustrating a configuration example of an electronic device. The electronic apparatus 1 of this configuration example includes a semiconductor device 100, a sensor 200, and a control device 300. Note that the electronic device 1 to which the present invention is applied includes not only narrowly-defined electronic devices such as information terminals and home appliances, but also vehicles and industrial machines.

半導体装置１００は、センサ２００からのセンサ入力信号Ｓｉ（例えば、アナログ電圧信号）に応じたセンサ出力信号Ｓｏ（例えば、センサ入力信号Ｖｉに応じた発振周波数を持つ周波数信号、若しくは、センサ入力信号Ｓｉに応じたエンコード値を持つデジタル信号）を生成する信号処理装置である。 The semiconductor device 100 includes a sensor output signal So (for example, a frequency signal having an oscillation frequency corresponding to the sensor input signal Vi or a sensor input signal Si corresponding to a sensor input signal Si (for example, an analog voltage signal) from the sensor 200. Is a signal processing device for generating a digital signal having an encoding value according to the above.

センサ２００は、信号処理装置１００へのセンサ入力信号Ｓｉを生成する信号源に相当する。センサ２００の一例としては、エアフローセンサ、圧力センサ、及び、電流センサなどを挙げることができる。 The sensor 200 corresponds to a signal source that generates a sensor input signal Si to the signal processing device 100. Examples of the sensor 200 include an air flow sensor, a pressure sensor, and a current sensor.

なお、半導体装置１００及びセンサ２００は、各々単独で提供されるものであってもよいし、単一のセンサモジュールとして１パッケージで提供されるものであってもよい。 The semiconductor device 100 and the sensor 200 may be provided independently, or may be provided in one package as a single sensor module.

制御装置３００は、センサ出力信号Ｓｏの入力を受け付けることにより、センサ２００の測定結果（空気流量、圧力、または、電流量など）を取得する。 The control device 300 receives the input of the sensor output signal So, and acquires the measurement result (air flow rate, pressure, current amount, etc.) of the sensor 200.

＜半導体装置＞
次に、同じく図１を参照しながら半導体装置１００の内部構成について詳述する。本構成例の半導体装置１００には、不揮発性記憶部１１０と、レジスタ部１２０と、機能動作部１３０と、テスト制御部１４０と、パワーオンリセット部１５０と、発振部１６０と、自動リフレッシュ機能部１７０と、イネーブル制御部１８０と、が集積化されている。また、本図では明示されていないが、半導体装置１００には、上記回路ブロック以外にも、電源部、フィルタ部、及び、センサ駆動部などが集積化されている。 <Semiconductor device>
Next, the internal configuration of the semiconductor device 100 will be described in detail with reference to FIG. The semiconductor device 100 of this configuration example includes a nonvolatile storage unit 110, a register unit 120, a function operation unit 130, a test control unit 140, a power-on reset unit 150, an oscillation unit 160, and an automatic refresh function unit. 170 and the enable control unit 180 are integrated. Further, although not explicitly shown in the drawing, the semiconductor device 100 includes a power supply unit, a filter unit, a sensor driving unit, and the like in addition to the circuit block.

不揮発性記憶部１１０は、半導体装置１００の各部（機能動作部１３０やイネーブル制御部１８０など）で必要となる種々の制御データＤ１を不揮発的に記憶する。制御データＤ１としては、センサ入力信号Ｓｉからセンサ出力信号Ｓｏを生成する際に参照される演算パラメータや補正パラメータ、回路定数の調整に用いられるトリミングデータ、ないしは、自動リフレッシュ機能部１７０の動作可否を示したフラグデータなどを挙げることができる。なお、不揮発性記憶部１１０としては、ＯＴＰＲＯＭ［one time programmable read-only memory］、ＥＥＰＲＯＭ［electrically erasable programmable ROM］、ないしは、フラッシュメモリなどを好適に用いることができる。 The non-volatile storage unit 110 stores various control data D1 necessary for each unit (the functional operation unit 130, the enable control unit 180, etc.) of the semiconductor device 100 in a non-volatile manner. As the control data D1, calculation parameters and correction parameters referred to when the sensor output signal So is generated from the sensor input signal Si, trimming data used for adjustment of circuit constants, or whether or not the automatic refresh function unit 170 is operable. The flag data shown can be cited. As the nonvolatile storage unit 110, an OTPROM [one time programmable read-only memory], an EEPROM [electrically erasable programmable ROM], or a flash memory can be preferably used.

レジスタ部１２０は、システムクロック信号ＳＣＬＫに同期して動作し、自動リフレッシュ機能部１７０により書き込まれる制御データＤ１（＝不揮発性記憶部１１０から読み出される制御データＤ１と等価）や、テスト制御部１４０により書き込まれるテストデータＤ２を揮発的に格納する。なお、レジスタ部１２０には、自動リフレッシュ対象の第１レジスタ１２１（１）〜（ｍ）と自動リフレッシュ対象外の第２レジスタ１２２（１）〜（ｎ）が含まれている。第１レジスタ１２１（１）〜（ｍ）は、半導体装置１００の通常モード時（＝制御データＤ１を用いてセンサ入力信号Ｓｉからセンサ出力信号Ｓｏを生成する動作モード）と、テストモード時（＝テストデータＤ２を用いて半導体装置１００の試験や評価を行う動作モード）の双方で参照される。一方、第２レジスタ１２２（１）〜（ｎ）は、半導体装置１００のテストモード時にのみ参照される。 The register unit 120 operates in synchronization with the system clock signal SCLK, and is controlled by the control data D1 written by the automatic refresh function unit 170 (= equivalent to the control data D1 read from the nonvolatile storage unit 110) or by the test control unit 140. The test data D2 to be written is stored in a volatile manner. The register unit 120 includes first registers 121 (1) to (m) that are subject to automatic refresh and second registers 122 (1) to (n) that are not subject to automatic refresh. The first registers 121 (1) to 121 (m) are in the normal mode of the semiconductor device 100 (= the operation mode for generating the sensor output signal So from the sensor input signal Si using the control data D1) and in the test mode (= It is referred to both in the operation mode in which the test and evaluation of the semiconductor device 100 are performed using the test data D2. On the other hand, the second registers 122 (1) to (n) are referred to only during the test mode of the semiconductor device 100.

機能動作部１３０は、システムクロック信号ＳＣＬＫに同期して動作し、レジスタ部１２０を参照しながら種々の演算処理や補正処理を行うことにより、センサ入力信号Ｓｉからセンサ出力信号Ｓｏを生成する。 The functional operation unit 130 operates in synchronization with the system clock signal SCLK, and generates a sensor output signal So from the sensor input signal Si by performing various arithmetic processes and correction processes while referring to the register unit 120.

テスト制御部１４０は、半導体装置１００の試験や評価などを行う外部機器（不図示）から、外部テスト信号ＴＥＳＴ、外部テストクロック信号ＴＣＬＫ、及び、テストコマンドＴＣＭＤの入力を受け付けて、半導体装置１００を通常モードとするかテストモードとするかを切り替える。なお、テスト制御部１４０には、テストイネーブル信号ＴＥＮの生成機能、テストデータＤ２の生成機能、及び、第２リセット信号ＲＳＴ２の生成機能（＝第２レジスタ１２２（１）〜（ｎ）のリセット制御機能）などが備えられている。これらの各機能については、後ほど詳述する。 The test control unit 140 receives inputs of an external test signal TEST, an external test clock signal TCLK, and a test command TCMD from an external device (not shown) that performs tests and evaluations of the semiconductor device 100, and causes the semiconductor device 100 to Switch between normal mode and test mode. The test control unit 140 includes a test enable signal TEN generation function, a test data D2 generation function, and a second reset signal RST2 generation function (= reset control of the second registers 122 (1) to (n). Function). Each of these functions will be described in detail later.

パワーオンリセット部１５０は、半導体装置１００への電源投入（パワーオン）を監視して第１リセット信号ＲＳＴ１を生成し、これを半導体装置１００の各部（テスト制御部１４０やイネーブル制御部１８０など）に出力する。 The power-on reset unit 150 monitors the power-on (power-on) to the semiconductor device 100 to generate the first reset signal RST1, and outputs the first reset signal RST1 to each unit of the semiconductor device 100 (such as the test control unit 140 and the enable control unit 180). Output to.

発振部１６０は、所定周波数のシステムクロック信号ＳＣＬＫを生成し、これを半導体装置１００の各部（レジスタ部１２０、機能動作部１３０、及び、イネーブル制御部１８０など）に出力する。 The oscillating unit 160 generates a system clock signal SCLK having a predetermined frequency and outputs it to each unit (the register unit 120, the functional operation unit 130, the enable control unit 180, and the like) of the semiconductor device 100.

自動リフレッシュ機能部１７０は、不揮発性記憶部１１０から制御データＤ１を定期的に読み出し、レジスタ部１２０（特に第１レジスタ１２１（１）〜（ｍ））のデータを定期的に上書きする。このような構成であれば、サージノイズの印加によりレジスタ部１２０のデータ化けが生じた場合であっても、自動リフレッシュ後には正しいデータに戻るので、リセット動作を要することなく自ら正常動作に復帰することが可能となる。特に、高い安全性が要求される車載機器では、サージノイズ対策として非常に有効な手段となる。 The automatic refresh function unit 170 periodically reads the control data D1 from the nonvolatile storage unit 110, and periodically overwrites the data in the register unit 120 (particularly, the first registers 121 (1) to (m)). In such a configuration, even if data corruption of the register unit 120 occurs due to the application of surge noise, the data returns to the correct data after the automatic refresh, so that it automatically returns to normal operation without requiring a reset operation. It becomes possible. In particular, in-vehicle devices that require high safety, this is a very effective means for preventing surge noise.

イネーブル制御部１８０は、システムクロック信号ＳＣＬＫに同期して動作し、テスト制御部１４０から入力されるテストイネーブル信号ＴＥＮや自動リフレッシュ機能部１７０から入力される制御データＤ１（ここでは自動リフレッシュ機能部１７０の動作可否を示したフラグデータ）に基づいて、自動リフレッシュ機能部１７０の動作可否を制御するためのイネーブル信号ＥＮを生成する。 The enable control unit 180 operates in synchronization with the system clock signal SCLK, and the test enable signal TEN input from the test control unit 140 and the control data D1 input from the automatic refresh function unit 170 (here, the automatic refresh function unit 170). Based on the flag data indicating whether or not the automatic refresh function unit 170 is operable, the enable signal EN is generated.

このような構成であれば、レジスタ部１２０の自動リフレッシュ機能を有効とするか無効とするかを任意に切り替えることが可能となる。従って、例えば、半導体装置１００のテストモード時に自動リフレッシュ機能を無効とすれば、テスト制御部１４０からレジスタ部１２０に書き込まれた任意のテストデータＤ２を不揮発性記憶部１１０から読み出された制御データＤ１によって不用意に上書きしてしまうことがなくなる。従って、半導体装置１００の試験や評価を支障なく実施することが可能となる。 With such a configuration, it is possible to arbitrarily switch between enabling and disabling the automatic refresh function of the register unit 120. Therefore, for example, if the automatic refresh function is disabled during the test mode of the semiconductor device 100, the arbitrary test data D2 written from the test control unit 140 to the register unit 120 is read from the nonvolatile storage unit 110. Inadvertent overwriting by D1 is prevented. Therefore, it becomes possible to carry out tests and evaluations of the semiconductor device 100 without hindrance.

＜イネーブル制御部＞
図２は、イネーブル制御部１８０の一構成例を示すブロック図である。本構成例のイネーブル制御部１８０は、Ｄフリップフロップ１８１及び１８２と、ＯＲゲート１８３と、ＡＮＤゲート１８４と、を含む。 <Enable control unit>
FIG. 2 is a block diagram illustrating a configuration example of the enable control unit 180. The enable control unit 180 of this configuration example includes D flip-flops 181 and 182, an OR gate 183, and an AND gate 184.

Ｄフリップフロップ１８１及び１８２は、いずれもシステムクロック信号ＳＣＬＫに同期して動作するラッチ部である。Ｄフリップフロップ１８１及び１８２は、それぞれのデータ端（Ｄ）に入力される共通の第１内部信号Ｓ１を保持して第２内部信号Ｓ２ａ及びＳ２ｂを生成し、これらをそれぞれの出力端（Ｑ）から出力する。また、Ｄフリップフロップ１８１及び１８２は、いずれも第１リセット信号ＲＳＴ１に応じてリセットされる。なお、Ｄフリップフロップ１８１及び１８２がリセットされると、第２内部信号Ｓ２ａ及びＳ２ｂがローレベルに初期化される。 The D flip-flops 181 and 182 are both latch units that operate in synchronization with the system clock signal SCLK. The D flip-flops 181 and 182 generate a second internal signal S2a and S2b by holding a common first internal signal S1 input to each data terminal (D), and generate the second internal signals S2a and S2b. Output from. Further, both the D flip-flops 181 and 182 are reset in response to the first reset signal RST1. When the D flip-flops 181 and 182 are reset, the second internal signals S2a and S2b are initialized to a low level.

ＯＲゲート１８３は、自動リフレッシュ機能部１７０から入力される制御データＤ１とテスト制御部１４０から入力されるテストイネーブル信号ＴＥＮとの論理和演算により、第１内部信号Ｓ１を生成する。第１内部信号Ｓ１は、制御データＤ１とテストイネーブル信号ＴＥＮの少なくとも一方がハイレベルであるときにハイレベルとなり、制御データＤ１とテストイネーブル信号ＴＥＮの双方がローレベルであるときにローレベルとなる。 The OR gate 183 generates the first internal signal S1 by performing a logical OR operation between the control data D1 input from the automatic refresh function unit 170 and the test enable signal TEN input from the test control unit 140. The first internal signal S1 is at a high level when at least one of the control data D1 and the test enable signal TEN is at a high level, and is at a low level when both the control data D1 and the test enable signal TEN are at a low level. .

ＡＮＤゲート１８４は、第２内部信号Ｓ２ａ及びＳ２ｂとの論理積演算によりイネーブル信号ＥＮを生成する。イネーブル信号ＥＮは、第２内部信号Ｓ２ａ及びＳ２ｂの少なくとも一方がローレベルであるときにローレベルとなり、第２内部信号Ｓ２ａ及びＳ２ｂの双方がハイレベルであるときにハイレベルとなる。なお、自動リフレッシュ機能部１７０は、イネーブル信号ＥＮがローレベルであるときにイネーブル（有効）となり、イネーブル信号ＥＮがハイレベルであるときにディセーブル（無効）となる。 The AND gate 184 generates an enable signal EN by a logical product operation with the second internal signals S2a and S2b. The enable signal EN is at a low level when at least one of the second internal signals S2a and S2b is at a low level, and is at a high level when both the second internal signals S2a and S2b are at a high level. The automatic refresh function unit 170 is enabled (valid) when the enable signal EN is at a low level, and is disabled (invalid) when the enable signal EN is at a high level.

上記構成からイネーブル制御部１８０の動作説明を行う。テストイネーブル信号ＴＥＮは、半導体装置１００のテストモード時にハイレベルとされて、半導体装置１００の通常モード時にローレベルとされる２値信号である。従って、半導体装置１００の通常モード時（ＴＥＮ＝Ｌ）には、制御データＤ１が第１内部信号Ｓ１としてスルー出力される。 The operation of the enable control unit 180 will be described from the above configuration. The test enable signal TEN is a binary signal that is set to a high level when the semiconductor device 100 is in a test mode and is set to a low level when the semiconductor device 100 is in a normal mode. Therefore, when the semiconductor device 100 is in the normal mode (TEN = L), the control data D1 is output through as the first internal signal S1.

例えば、半導体装置１００の通常モード時（ＴＥＮ＝Ｌ）において、制御データＤ１がローレベルである場合には、第１内部信号Ｓ１がローレベルとなり、延いては、第２内部信号Ｓ２ａ及びＳ２ｂがいずれもローレベルとなる。その結果、イネーブル信号ＥＮがローレベルとなるので、自動リフレッシュ機能部１７０がイネーブル（有効）とされる。 For example, in the normal mode (TEN = L) of the semiconductor device 100, when the control data D1 is at a low level, the first internal signal S1 is at a low level, so that the second internal signals S2a and S2b are Both are low level. As a result, since the enable signal EN becomes low level, the automatic refresh function unit 170 is enabled (valid).

ここで、本構成例のイネーブル制御部１８０は、２つのＤフリップフロップ１８１及び１８２を用いたミラーリング構成とされている。このような構成を採用することにより、イネーブル制御部１８０にサージノイズが印加された場合であっても、第２内部信号Ｓ２ａ及びＳ２ｂが同時にハイレベルとならない限り、イネーブル信号ＥＮがローレベルに維持されるので、自動リフレッシュ動作の安定性を高めることが可能となる。なお、ミラーリング段数（＝Ｄフリップフロップの並列数）については、３以上であっても構わない。 Here, the enable control unit 180 of this configuration example has a mirroring configuration using two D flip-flops 181 and 182. By adopting such a configuration, even when surge noise is applied to the enable control unit 180, the enable signal EN is maintained at a low level as long as the second internal signals S2a and S2b are not simultaneously at a high level. Therefore, the stability of the automatic refresh operation can be improved. Note that the number of mirroring stages (= the number of parallel D flip-flops) may be three or more.

また、半導体装置１００の通常モード時（ＴＥＮ＝Ｌ）において、自動リフレッシュ機能部１７０がイネーブル（有効）であるときには、ＯＲゲート１８３に入力される制御データＤ１（延いては第１内部信号Ｓ１）が定期的に自動リフレッシュされる。従って、サージノイズ耐性を向上して、自動リフレッシュ動作の安定性を高めることが可能となる。 In the normal mode (TEN = L) of the semiconductor device 100, when the automatic refresh function unit 170 is enabled (valid), the control data D1 (and hence the first internal signal S1) input to the OR gate 183. Is automatically refreshed periodically. Therefore, surge noise resistance can be improved and the stability of the automatic refresh operation can be increased.

一方、半導体装置１００のテストモード時（ＴＥＮ＝Ｈ）には、制御データＤ１の論理レベルに依ることなく、第１内部信号Ｓ１がハイレベルに固定される。その結果、第２内部信号Ｓ２ａ及びＳ２ｂがいずれもハイレベルとなるので、イネーブル信号ＥＮがハイレベルとなり、自動リフレッシュ機能部１７０がディセーブル（無効）とされる。 On the other hand, when the semiconductor device 100 is in the test mode (TEN = H), the first internal signal S1 is fixed to the high level regardless of the logic level of the control data D1. As a result, since both the second internal signals S2a and S2b are at a high level, the enable signal EN is at a high level, and the automatic refresh function unit 170 is disabled (invalidated).

その結果、先にも述べたように、レジスタ部１２０に書き込まれたテストデータＤ２を不用意に上書きしてしまうことがなくなる。従って、半導体装置１００の試験や評価を支障なく実施することが可能となる。 As a result, as described above, the test data D2 written in the register unit 120 is not inadvertently overwritten. Therefore, it becomes possible to carry out tests and evaluations of the semiconductor device 100 without hindrance.

なお、自動リフレッシュ機能部１７０を常にディセーブル（無効）とする場合には、自動リフレッシュ機能部１７０の動作可否を示したフラグデータとして、ハイレベルの制御データＤ１を不揮発性記憶部１１０に書き込んでおけばよい。 When the automatic refresh function unit 170 is always disabled (invalid), high-level control data D1 is written in the nonvolatile storage unit 110 as flag data indicating whether the automatic refresh function unit 170 can operate. Just keep it.

＜テスト制御部＞
図３は、テスト制御部１４０の一構成例を示すブロック図である。本構成例のテスト制御部１４０は、外部テスト信号検出部１４１と、テストコマンド検出部１４２と、リセット制御部１４３と、を含む。 <Test control unit>
FIG. 3 is a block diagram illustrating a configuration example of the test control unit 140. The test control unit 140 of this configuration example includes an external test signal detection unit 141, a test command detection unit 142, and a reset control unit 143.

外部テスト信号検出部１４１は、外部テスト信号ＴＥＳＴと外部テストクロック信号ＴＣＬＫの入力を受けて、内部テスト信号ＳＸと内部テストクロック信号ＳＹを生成する。 The external test signal detector 141 receives the external test signal TEST and the external test clock signal TCLK, and generates an internal test signal SX and an internal test clock signal SY.

テストコマンド検出部１４２は、内部テスト信号ＳＸ、内部テストクロック信号ＳＹ、及び、テストコマンドＴＣＭＤの入力を受けて、テストイネーブル信号ＴＥＮとテストデータＤ２を生成する。 The test command detector 142 receives the internal test signal SX, the internal test clock signal SY, and the test command TCMD, and generates a test enable signal TEN and test data D2.

リセット制御部１４３は、内部テスト信号ＳＸと第１リセット信号ＲＳＴ１の入力を受けて、第２リセット信号ＲＳＴ２を生成する。 The reset control unit 143 receives the internal test signal SX and the first reset signal RST1, and generates the second reset signal RST2.

以下では、外部テスト信号検出部１４１、テストコマンド検出部１４２、及び、リセット制御部１４３それぞれの構成及び動作について、具体例を挙げながら詳細に説明する。 Hereinafter, the configurations and operations of the external test signal detection unit 141, the test command detection unit 142, and the reset control unit 143 will be described in detail with specific examples.

＜外部テスト信号検出部＞
図４は、外部テスト信号検出部１４１の一構成例を示すブロック図である。本構成例の外部テスト信号検出部１４１は、Ｄフリップフロップ１４１ａ〜１４１ｄと、ＡＮＤゲート１４１ｅ及び１４１ｆと、ＯＲゲート１４１ｇと、を含む。 <External test signal detector>
FIG. 4 is a block diagram illustrating a configuration example of the external test signal detection unit 141. The external test signal detection unit 141 of this configuration example includes D flip-flops 141a to 141d, AND gates 141e and 141f, and an OR gate 141g.

Ｄフリップフロップ１４１ａは、内部信号Ｓｅ（＝外部テスト信号ＴＥＳＴによるマスク処理済みの外部テストクロック信号ＴＣＬＫに相当）に同期して、データ端（Ｄ）に入力される外部テスト信号ＴＥＳＴをラッチし、出力端（Ｑ）から内部信号Ｓａとして出力する。従って、内部信号Ｓａは、外部テスト信号ＴＥＳＴに１クロック分の遅延（＝ｄ）を与えた２値信号となる。 The D flip-flop 141a latches the external test signal TEST input to the data terminal (D) in synchronization with the internal signal Se (= corresponding to the external test clock signal TCLK masked by the external test signal TEST), An internal signal Sa is output from the output terminal (Q). Therefore, the internal signal Sa is a binary signal obtained by adding a delay (= d) of one clock to the external test signal TEST.

Ｄフリップフロップ１４１ｂは、内部信号Ｓｅに同期して、データ端（Ｄ）に入力される内部信号Ｓａをラッチし、出力端（Ｑ）から内部信号Ｓｂとして出力する。従って、内部信号Ｓｂは、外部テスト信号ＴＥＳＴに２クロック分の遅延（＝２ｄ）を与えた２値信号となる。 The D flip-flop 141b latches the internal signal Sa input to the data terminal (D) in synchronization with the internal signal Se, and outputs the internal signal Sa from the output terminal (Q) as the internal signal Sb. Accordingly, the internal signal Sb is a binary signal obtained by adding a delay of 2 clocks (= 2d) to the external test signal TEST.

Ｄフリップフロップ１４１ｃは、内部信号Ｓｅに同期して、データ端（Ｄ）に入力される内部信号Ｓｂをラッチし、出力端（Ｑ）から内部信号Ｓｃとして出力する。従って、内部信号Ｓｃは、外部テスト信号ＴＥＳＴに３クロック分の遅延（＝３ｄ）を与えた２値信号となる。 The D flip-flop 141c latches the internal signal Sb input to the data terminal (D) in synchronization with the internal signal Se, and outputs the internal signal Sc from the output terminal (Q). Therefore, the internal signal Sc is a binary signal obtained by adding a delay of 3 clocks (= 3d) to the external test signal TEST.

Ｄフリップフロップ１４１ｄは、内部信号Ｓｅに同期して、データ端（Ｄ）に入力される内部信号Ｓｃをラッチし、出力端（Ｑ）から内部信号Ｓｄとして出力する。従って、内部信号Ｓｄは、外部テスト信号ＴＥＳＴに４クロック分の遅延（＝４ｄ）を与えた２値信号となる。 The D flip-flop 141d latches the internal signal Sc input to the data end (D) in synchronization with the internal signal Se, and outputs the internal signal Sc from the output end (Q) as the internal signal Sd. Accordingly, the internal signal Sd is a binary signal obtained by adding a delay of 4 clocks (= 4d) to the external test signal TEST.

このように、Ｄフリップフロップ１４１ａ〜１４１ｄは、それぞれ、内部信号Ｓｅに同期して動作する遅延段に相当する。なお、外部テスト信号検出部１４１における遅延段数については、４段に限定されるものではなく、１段〜３段であっても構わないし、５段以上であっても構わない。 As described above, each of the D flip-flops 141a to 141d corresponds to a delay stage that operates in synchronization with the internal signal Se. Note that the number of delay stages in the external test signal detection unit 141 is not limited to four stages, and may be one to three stages, or five stages or more.

ＡＮＤゲート１４１ｅは、外部テスト信号ＴＥＳＴと外部テストクロック信号ＴＣＬＫとの論理積演算により内部信号Ｓｅを生成する。内部信号Ｓｅは、外部テスト信号ＴＥＳＴと外部テストクロック信号ＴＣＬＫの少なくとも一方がローレベルであるときにローレベルとなり、外部テスト信号ＴＥＳＴと外部テストクロック信号ＴＣＬＫの双方がハイレベルであるときにハイレベルとなる。 The AND gate 141e generates an internal signal Se by a logical product operation of the external test signal TEST and the external test clock signal TCLK. The internal signal Se is low when at least one of the external test signal TEST and the external test clock signal TCLK is low, and is high when both the external test signal TEST and the external test clock signal TCLK are high. It becomes.

ＡＮＤゲート１４１ｆは、外部テスト信号ＴＥＳＴと内部信号Ｓａ〜Ｓｄの論理積演算により内部テスト信号ＳＸを生成する。内部テスト信号ＳＸは、外部テスト信号ＴＥＳＴと内部信号Ｓａ〜Ｓｄの少なくとも一つがローレベルであるときにローレベルとなり、外部テスト信号ＴＥＳＴと内部信号Ｓａ〜Ｓｄの全てがいずれもハイレベルであるときにハイレベルとなる。 The AND gate 141f generates an internal test signal SX by a logical product operation of the external test signal TEST and the internal signals Sa to Sd. The internal test signal SX is at a low level when at least one of the external test signal TEST and the internal signals Sa to Sd is at a low level, and when both the external test signal TEST and the internal signals Sa to Sd are at a high level. High level.

ＯＲゲート１４１ｇは、内部テスト信号ＳＸ（反転入力）と内部信号Ｓｅとの論理和演算により内部テストクロック信号ＳＹを生成する。内部テストクロック信号ＳＹは、内部テスト信号ＳＸがハイレベルであって内部信号Ｓｅがローレベルであるときにローレベルとなり、外部テスト信号ＳＸがローレベルであるか若しくは内部信号Ｓｅがハイレベルであるときにはハイレベルとなる。 The OR gate 141g generates an internal test clock signal SY by a logical OR operation between the internal test signal SX (inverted input) and the internal signal Se. The internal test clock signal SY is low level when the internal test signal SX is high level and the internal signal Se is low level, and the external test signal SX is low level or the internal signal Se is high level. Sometimes high level.

上記構成から成る外部テスト検出部１４１の動作説明を行う。外部テスト信号ＴＥＳＴは、半導体装置１００の通常モード時にローレベルとされて、半導体装置１００のテストモード時にハイレベルとされる２値信号である。従って、半導体装置１００のテストモード時（ＴＥＳＴ＝Ｈ）には、外部テストクロック信号ＴＣＬＫが内部信号Ｓｅとしてスルー出力されるので、Ｄフリップフロップ１４１ａ〜１４１ｄが動作状態となる。一方、半導体装置１００の通常モード時（ＴＥＳＴ＝Ｌ）には、外部テストクロック信号ＴＣＬＫの論理レベルに依ることなく、内部信号Ｓｅがローレベルに固定されるので、Ｄフリップフロップ１４１ａ〜１４１ｄが停止状態となる。 The operation of the external test detection unit 141 having the above configuration will be described. The external test signal TEST is a binary signal that is set to a low level when the semiconductor device 100 is in the normal mode and is set to a high level when the semiconductor device 100 is in the test mode. Therefore, when the semiconductor device 100 is in the test mode (TEST = H), the external test clock signal TCLK is output through as the internal signal Se, so that the D flip-flops 141a to 141d are in an operating state. On the other hand, when the semiconductor device 100 is in the normal mode (TEST = L), the internal signal Se is fixed at a low level without depending on the logic level of the external test clock signal TCLK, so that the D flip-flops 141a to 141d are stopped. It becomes a state.

また、本構成例の外部テスト検出部１４１では、所定のマスク期間４ｄ（内部信号Ｓｅの４クロック分）に亘って外部テスト信号ＴＥＳＴがハイレベルに維持されたときに初めて、内部テスト信号ＳＸがハイレベルとなる。逆に言うと、例えば、サージノイズの印加によって外部テスト信号ＴＥＳＴが意図せずハイレベルに立ち上がった場合であっても、そのハイレベル期間がマスク期間４ｄに満たない場合には、内部テスト信号ＳＸがローレベルに維持されたままとなる。 In the external test detection unit 141 of this configuration example, the internal test signal SX is not received until the external test signal TEST is maintained at a high level for a predetermined mask period 4d (for 4 clocks of the internal signal Se). Become high level. In other words, for example, even when the external test signal TEST unintentionally rises to a high level due to the application of surge noise, if the high level period is less than the mask period 4d, the internal test signal SX Remains at the low level.

さらに、本構成例の外部テスト検出部１４１では、内部テスト信号ＳＸがハイレベルに立ち上がるまで、内部テストクロック信号ＳＹがハイレベルに維持される。すなわち、外部テスト信号ＴＥＳＴのハイレベル遷移が正しく検出されるまで、テストコマンド検出部１４２には内部テストクロック信号ＳＹが供給されないので、意図しないテストモードへの切替を未然に防止することが可能となる。 Further, in the external test detection unit 141 of this configuration example, the internal test clock signal SY is maintained at a high level until the internal test signal SX rises to a high level. That is, since the internal test clock signal SY is not supplied to the test command detector 142 until the high level transition of the external test signal TEST is correctly detected, it is possible to prevent an unintended switch to the test mode. Become.

＜テストコマンド検出部＞
図５は、テストコマンド検出部１４２の一構成例を示すブロック図である。本構成例のテストコマンド検出部１４２は、Ｄフリップフロップ１４２Ａ〜１４２Ｃと、デコーダ１４２Ｄと、を含む。 <Test command detector>
FIG. 5 is a block diagram illustrating a configuration example of the test command detection unit 142. The test command detection unit 142 of this configuration example includes D flip-flops 142A to 142C and a decoder 142D.

Ｄフリップフロップ１４２Ａ〜１４２Ｃは、内部テストクロック信号ＳＹに同期して動作し、シリアル入力されるテストコマンドＴＣＭＤ（本図では３ビット）を各ビット信号ＳＡ〜ＳＣとしてデコーダ１４２Ｄにパラレル出力するシフトレジスタとして機能する。 The D flip-flops 142A to 142C operate in synchronization with the internal test clock signal SY, and output serially input test commands TCMD (3 bits in this figure) to the decoder 142D in parallel as bit signals SA to SC. Function as.

なお、Ｄフリップフロップ１４２Ａ〜１４２Ｃは、いずれも、内部テスト信号ＳＸがローレベルであるときにリセット状態となり、内部テスト信号ＳＸがハイレベルであるときにリセット解除状態（＝テストコマンドＴＣＭＤの待ち受け状態）となる。 The D flip-flops 142A to 142C are all in a reset state when the internal test signal SX is at a low level, and are in a reset release state (= waiting state for a test command TCMD) when the internal test signal SX is at a high level. )

デコーダ１４２Ｄは、各ビット信号ＳＡ〜ＳＣのパラレル入力を受け付けてテストコマンドＴＣＭＤをデコードし、その命令内容に応じて、テストイネーブル信号ＴＥＮをハイレベルに立ち上げたり、レジスタ部１２にテストデータＤ２を書き込んだりする。 The decoder 142D receives parallel inputs of the bit signals SA to SC, decodes the test command TCMD, raises the test enable signal TEN to a high level according to the content of the instruction, or supplies test data D2 to the register unit 12. Write.

このように、外部テスト信号ＴＥＳＴの検出処理とテストコマンドＴＣＭＤの検出処理という２段階処理を経た上でテストイネーブル信号ＴＥＮやテストデータＤ２の生成を行う構成であれば、サージノイズの印加などにより不用意にテストモードへの切り替わりが生じることはないので、半導体装置１００の安定性や信頼性を高めることが可能となる。 As described above, if the test enable signal TEN and the test data D2 are generated after the two-step process of the external test signal TEST and the test command TCMD, the process is not effective due to the application of surge noise. Since the switching to the test mode does not occur in advance, the stability and reliability of the semiconductor device 100 can be improved.

＜リセット制御部＞
図６は、リセット制御部１４３の一構成例を示すブロック図である。本構成例のリセット制御部１４３は、ＡＮＤゲート１４３ｘを含む。 <Reset control unit>
FIG. 6 is a block diagram illustrating a configuration example of the reset control unit 143. The reset control unit 143 of this configuration example includes an AND gate 143x.

ＡＮＤゲート１４３ｘは、内部テスト信号ＳＸと第１リセット信号ＲＳＴ１との論理積演算により第２リセット信号ＲＳＴ２を生成する。第２リセット信号ＲＳＴ２は、内部テスト信号ＳＸと第１リセット信号ＲＳＴ１の少なくとも一方がローレベルであるときにローレベルとなり、内部テスト信号ＳＸと第１リセット信号ＲＳＴ１の双方がハイレベルであるときにハイレベルとなる。 The AND gate 143x generates a second reset signal RST2 by a logical product operation of the internal test signal SX and the first reset signal RST1. The second reset signal RST2 is at a low level when at least one of the internal test signal SX and the first reset signal RST1 is at a low level, and when both the internal test signal SX and the first reset signal RST1 are at a high level. Become high level.

なお、第２リセット信号ＲＳＴ２は、先にも述べたように、自動リフレッシュ対象外とされている試験・評価用の第２レジスタ１２２（＊）（ただし＊＝１、２、…、ｎ）をリセット制御する際に用いられる。具体的に述べると、第２レジスタ１２２（＊）は、第２リセット信号ＲＳＴ２がローレベルであるときにリセット状態となり、第２リセット信号ＲＳＴ２がハイレベルであるときにリセット解除状態となる。 As described above, the second reset signal RST2 is supplied to the second register 122 (*) (* = 1, 2,..., N) for testing / evaluation that is not subject to automatic refresh. Used for reset control. Specifically, the second register 122 (*) is in a reset state when the second reset signal RST2 is at a low level, and is in a reset release state when the second reset signal RST2 is at a high level.

ここで、第２リセット信号ＲＳＴ２は、内部テスト信号ＳＸがローレベルである限り、第１リセット信号ＲＳＴ１の論理レベルに依ることなく、ローレベルに維持される。すなわち、半導体装置１００の通常モード時（ＴＥＳＴ＝Ｌ、ＳＸ＝Ｌ）には、第１リセット信号ＲＳＴ１がハイレベルに立ち上げられた後にも、第２レジスタ１２２（＊）がリセット状態に維持される。従って、例えば、サージノイズの印加により、第２レジスタ１２２（＊）のデータ化けが生じた場合であっても、第２レジスタ１２２（＊）が即座に再リセットされるので、半導体装置１００の通常動作に支障を来たさずに済む。 Here, as long as the internal test signal SX is at the low level, the second reset signal RST2 is maintained at the low level without depending on the logic level of the first reset signal RST1. That is, when the semiconductor device 100 is in the normal mode (TEST = L, SX = L), the second register 122 (*) is maintained in the reset state even after the first reset signal RST1 is raised to a high level. The Therefore, for example, even if data corruption of the second register 122 (*) occurs due to the application of surge noise, the second register 122 (*) is immediately reset again. There is no need to disturb the operation.

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。 <Other variations>
The various technical features disclosed in the present specification can be variously modified within the scope of the technical creation in addition to the above-described embodiment. That is, the above-described embodiment is to be considered in all respects as illustrative and not restrictive, and the technical scope of the present invention is indicated not by the description of the above-described embodiment but by the scope of the claims. It should be understood that all modifications that fall within the meaning and range equivalent to the terms of the claims are included.

本明細書中に開示されている発明は、例えば、サージノイズの影響を受けやすい電子機器（車載機器など）に利用することが可能である。 The invention disclosed in this specification can be used for, for example, an electronic device (such as an in-vehicle device) that is easily affected by surge noise.

１電子機器
１００半導体装置（信号処理装置）
１１０不揮発性記憶部
１２０レジスタ部
１２１（１）〜（ｍ）第１レジスタ
１２２（１）〜（ｎ）第２レジスタ
１３０機能動作部
１４０テスト制御部
１４１外部テスト信号検出部
１４１ａ〜１４１ｄＤフリップフロップ
１４１ｅ、１４１ｆＡＮＤゲート
１４１ｇＯＲゲート
１４２テストコマンド検出部
１４２Ａ〜１４２ＣＤフリップフロップ
１４２Ｄデコーダ
１４３リセット制御部
１４３ｘＡＮＤゲート
１５０パワーオンリセット部
１６０発振部
１７０自動リフレッシュ機能部
１８０イネーブル制御部
１８１、１８２Ｄフリップフロップ
１８３ＯＲゲート
１８４ＡＮＤゲート
２００センサ
３００制御装置 1 Electronic equipment 100 Semiconductor device (signal processing device)
DESCRIPTION OF SYMBOLS 110 Nonvolatile memory | storage part 120 Register part 121 (1)-(m) 1st register 122 (1)-(n) 2nd register 130 Functional operation part 140 Test control part 141 External test signal detection part 141a-141d D flip-flop 141e, 141f AND gate 141g OR gate 142 Test command detection unit 142A to 142C D flip-flop 142D decoder 143 Reset control unit 143x AND gate 150 Power-on reset unit 160 Oscillation unit 170 Automatic refresh function unit 180 Enable control unit 181, 182 D flip-flop 183 OR gate 184 AND gate 200 Sensor 300 Controller

Claims

レジスタ部と、
前記レジスタ部からデータを読み出して動作する機能動作部と、
前記レジスタ部のデータを定期的に上書きする自動リフレッシュ機能部と、
前記自動リフレッシュ機能部の動作可否を制御するためのイネーブル信号を生成するイネーブル制御部と、
を有することを特徴とする半導体装置。 A register section;
A functional operation unit that operates by reading data from the register unit;
An automatic refresh function unit that periodically overwrites the data in the register unit;
An enable control unit for generating an enable signal for controlling whether or not the automatic refresh function unit is operable;
A semiconductor device comprising:

前記イネーブル制御部は、
共通の第１内部信号を保持して複数の第２内部信号を生成する複数のラッチ部と、
前記複数の第２内部信号から前記イネーブル信号を生成する論理合成部と、
を含むことを特徴とする請求項１に記載の半導体装置。 The enable control unit includes:
A plurality of latch units for holding a common first internal signal and generating a plurality of second internal signals;
A logic synthesis unit that generates the enable signal from the plurality of second internal signals;
The semiconductor device according to claim 1, comprising:

前記半導体装置を通常モードとするかテストモードとするかを切り替えるテスト制御部をさらに有することを特徴とする請求項２に記載の半導体装置。 The semiconductor device according to claim 2, further comprising a test control unit that switches the semiconductor device between a normal mode and a test mode.

前記通常モード時には、前記第１内部信号が自動リフレッシュされることを特徴とする請求項３に記載の半導体装置。 4. The semiconductor device according to claim 3, wherein in the normal mode, the first internal signal is automatically refreshed.

前記テストモード時には、前記第１内部信号がディセーブル時の論理レベルに固定されることを特徴とする請求項３または請求項４に記載の半導体装置。 5. The semiconductor device according to claim 3, wherein in the test mode, the first internal signal is fixed to a logic level when disabled. 6.

前記テスト制御部は、所定期間に亘って外部テスト信号が前記テストモード時の論理レベルに維持されたときに初めて内部テスト信号を前記テストモード時の論理レベルとする外部テスト信号検出部を含むことを特徴とする請求項５に記載の半導体装置。 The test control unit includes an external test signal detection unit that sets the internal test signal to the logic level in the test mode for the first time when the external test signal is maintained at the logic level in the test mode for a predetermined period. The semiconductor device according to claim 5.

前記テスト制御部は、前記内部テスト信号が前記テストモード時の論理レベルであるときにテストコマンドの待ち受け状態となって前記レジスタ部にテストデータを書き込むテストコマンド検出部をさらに含むことを特徴とする請求項６に記載の半導体装置。 The test control unit further includes a test command detection unit that enters a test command standby state and writes test data to the register unit when the internal test signal is at a logic level in the test mode. The semiconductor device according to claim 6.

前記レジスタ部は、自動リフレッシュ対象の第１レジスタと自動リフレッシュ対象外の第２レジスタとを含み、
前記テスト制御部は、前記内部テスト信号が前記通常モード時の論理レベルである間、前記第２レジスタをリセット状態に維持するリセット制御部をさらに含むことを特徴とする請求項６または請求項７に記載の半導体装置。 The register unit includes a first register subject to auto refresh and a second register not subject to auto refresh,
8. The test controller according to claim 6, further comprising a reset controller that maintains the second register in a reset state while the internal test signal is at a logic level in the normal mode. A semiconductor device according to 1.

入力信号を生成する信号源と、
前記入力信号から出力信号を生成する機能動作部を備えた請求項１〜請求項８のいずれか一項に記載の半導体装置と、
前記出力信号の入力を受け付ける制御装置と、
を有することを特徴とする電子機器。 A signal source for generating an input signal;
The semiconductor device according to any one of claims 1 to 8, further comprising a functional operation unit that generates an output signal from the input signal.
A control device for receiving an input of the output signal;
An electronic device comprising:

前記信号源は、センサであることを特徴とする請求項９に記載の電子機器。 The electronic device according to claim 9, wherein the signal source is a sensor.