JP2017005501A - 電子回路 - Google Patents

Abstract

【課題】実装面積を小さくする電子回路を提供する。
【解決手段】入力端子Ｔｉｎに接続された制御端子と、基準電位に接続された第１端子と、出力端子Ｔｏｕｔに接続された第２端子と、を有するトランジスタ１０と、一端が前記制御端子と入力端子との間のノードＮ２に、他端が基準電位に接続された第１キャパシタＣｇを有する第１フィルタ回路１２と、一端が前記ノードに接続された第１抵抗Ｒｇと、一端が第１抵抗の他端に他端が基準電位に接続された第２キャパシタＣｇｏと、を有する。前記ノードと基準電位との間で第１フィルタ回路と並列に接続された第２フィルタ回路１４と、一端が前記ノードに他端がバイアス端子Ｔｖｇに接続された第２抵抗Ｒｂ１と、一端が前記ノードに他端が基準電位に接続された第３抵抗Ｒｂ２と、を有する第３フィルタ回路１６と、を具備する。
【選択図】図２

Description

本発明は電子回路に関し、例えばトランジスタを備える電子回路に関する。

例えば通信分野では信号を増幅するパワーアンプや低雑音アンプが用いられる。これらの増幅回路においては、トランジスタの制御端子にバイアス回路および整合回路を設ける（例えば特許文献１）。これにより、増幅回路は、所望の増幅帯域の信号を増幅する。

特開平８−１６２８５９号公報

増幅回路は、増幅帯域以外の帯域の信号を抑圧する。特に増幅帯域が高周波数帯域の場合、増幅回路が高周波数帯域より低い周波数の信号を抑圧する。これにより、低周波数帯域における増幅回路の安定性が向上する。増幅回路には、トランジスタの制御端子のバイアス電圧を外部から調整し、ゲイン等を調整することがある。しかし、制御端子のバイアス電圧を外部から調整し、かつ低周波数帯域において安定性を得ようとすると、例えば大きなキャパシタを用いることになる。これにより、実装面積が大きくなってしまう。

本電子回路は、上記課題に鑑みなされたものであり、実装面積を小さくすることを目的とする。

本発明の一実施形態に係る電子回路は、入力端子に接続された制御端子と、基準電位に接続された第１端子と、出力端子に接続された第２端子と、を有するトランジスタと、一端が前記制御端子と前記入力端子との間のノードに他端が基準電位に接続された第１キャパシタを有する第１フィルタ回路と、一端が前記ノードに接続された第１抵抗と、一端が前記第１抵抗の他端に他端が基準電位に接続された第２キャパシタと、を有し、前記ノードと前記基準電位との間で前記第１フィルタ回路と並列に接続された第２フィルタ回路と、一端が前記ノードに他端がバイアス端子に接続された第２抵抗と、一端が前記ノードに他端が基準電位に接続された第３抵抗と、を有する第３フィルタ回路と、を具備する。

本電子回路によれば、実装面積を小さくすることができる。

図１は、比較例１に係る電子回路の回路図である。 図２は、実施例１に係る電子回路の回路図である。 図３は、実施例２に係る電子回路の回路図である。

［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
本願発明は、入力端子に接続された制御端子と、基準電位に接続された第１端子と、出力端子に接続された第２端子と、を有するトランジスタと、一端が前記制御端子と前記入力端子との間のノードに他端が基準電位に接続された第１キャパシタを有する第１フィルタ回路と、一端が前記ノードに接続された第１抵抗と、一端が前記第１抵抗の他端に他端が基準電位に接続された第２キャパシタと、を有し、前記ノードと前記基準電位との間で前記第１フィルタ回路と並列に接続された第２フィルタ回路と、一端が前記ノードに他端がバイアス端子に接続された第２抵抗と、一端が前記ノードに他端が基準電位に接続された第３抵抗と、を有する第３フィルタ回路と、を具備する電子回路である。第２抵抗および第３抵抗を有する第３フィルタが低周波数信号を抑圧する。これにより、バイアス端子と基準電位との間に大きなキャパシタを用いなくてもよい。このため、実装面積を小さくでき、かつバイアス端子に入力される信号の帯域を広くできる。

高周波数帯域における前記第１フィルタ回路のインピーダンスは、前記高周波数帯域における前記第２フィルタ回路および前記第３フィルタ回路のインピーダンスより低く、前記高周波数帯域より周波数が低い低周波数帯域における前記第３フィルタ回路のインピーダンスは、前記低周波数帯域における前記第１フィルタ回路および前記第２フィルタ回路のインピーダンスより低く、前記高周波数帯域より周波数が低く前記低周波数帯域より周波数が高い中間周波数帯域における前記第２フィルタ回路のインピーダンスは、前記中間周波数帯域における前記第１フィルタ回路および前記第３フィルタ回路のインピーダンスより低いことが好ましい。これにより、第１フィルタ回路は、高周波数帯域において入力端子と制御端子とのインピーダンスを整合させる整合回路として機能する。第２フィルタ回路は入力端子に入力した中間周波数信号を基準電位に除去する整合回路として機能する。第３フィルタ回路は、入力端子に入力した低周波数信号を基準電位に除去する整合回路として機能する。よって、電子回路の安定性を向上できる。

一端が前記ノードに接続され、他端が前記第１キャパシタの一端と前記第１抵抗の一端とに共通に接続された分布定数線路を具備することが好ましい。これにより、第１フィルタ回路と分布定数線路とにより、高周波数帯域において、入力端子と制御端子とのインピーダンスを整合させることができる。

前記トランジスタはＦＥＴであり、前記第１端子はソースであり、前記第２端子はドレインであり、前記制御端子はゲートであることが好ましい。これにより、ＦＥＴを有する増幅回路の実装面積を削減できる。

［比較例１］
ＦＥＴのゲートバイアス電圧を外部から調整可能な増幅回路を比較例１として説明する。ゲートバイアス電圧を調整することで増幅回路のゲインを制御できる。例えば準ミリ波帯域またはミリ波帯域のように２０ＧＨｚ以上の信号を増幅する高周波増幅回路では、増幅帯域である高周波数帯域より周波数の低い帯域における安定性が問題となる。

図１は、比較例１に係る電子回路の回路図である。図１に示すように、電子回路１１０は、ＦＥＴ１０を有する増幅回路である。ＦＥＴ１０のソースは分布定数線路Ｌｓを介しグランドに電気的に接続されている。ゲートは入力端子Ｔｉｎに電気的に接続されている。ドレインは分布定数線路Ｌｄを介し出力端子Ｔｏｕｔに電気的に接続されている。分布定数線路ＬｓおよびＬｄは、それぞれＦＥＴ１０のソースおよびドレインの整合回路である。

ＦＥＴ１０のゲートと入力端子Ｔｉｎとの間のノードＮ２は、分布定数線路ＬｇおよびキャパシタＣｇを直列に介しグランドに電気的に接続されている。分布定数線路ＬｇとキャパシタＣｇとの間のノードＮ３は抵抗ＲｇおよびＲｏを介しバイアス端子Ｔｖｇに電気的に接続されている。抵抗ＲｇとＲｏとの間のノードとグランドとの間にキャパシタＣｇ１、Ｃｇ２およびＣｇ３がそれぞれ並列に接続されている。入力端子ＴｉｎとノードＮ２との間にはキャパシタＣ１が直列に接続されている。キャパシタＣ１は主にＤＣカットキャパシタとして機能する。

電子回路１１０は、入力端子Ｔｉｎに入力した高周波数信号を増幅して出力端子Ｔｏｕｔから出力する。バイアス端子Ｔｖｇにバイアス電圧Ｖｇを印加する。これにより、ＦＥＴ１０のゲートに印加されるゲートバイアス電圧を制御できる。

キャパシタＣｇは矢印２２のように入力端子Ｔｉｎに入力した高周波数信号を通過させる。これにより、分布定数線路ＬｇとキャパシタＣｇとは高周波数信号に対し整合回路として機能する。よって、増幅回路は高周波数帯域（例えば５０ＧＨｚ以上）において安定に増幅動作できる。

バイアス端子Ｔｖｇに印加された電圧Ｖｇは抵抗ＲｏおよびＲｇを介しＦＥＴ１０のゲートにゲートバイアス電圧として供給される。高周波数帯域より低い周波数（例えば５０ＧＨｚ未満）の信号ではキャパシタＣｇはオープンである。そこで、キャパシタＣｇ１からＣｇ３を設ける。Ｃｇ１からＣｇ３は、矢印２８のように高周波数帯域より低い周波数の信号を通過させる。これにより、入力端子Ｔｉｎから入力された低い周波数の信号をグランドに除去できる。よって、増幅回路は高周波数帯域より低い周波数帯域（例えば５０ＧＨｚ未満）を抑圧する。これにより、増幅回路は低い周波数帯域において安定に動作できる。

しかしながら、キャパシタＣｇ１からＣｇ３がＤＣ（Direct Current）近くから例えば５０ＧＨｚまでの信号に対し機能するためには、キャパシタＣｇ１からＣｇ３としてそれぞれ１０ｐＦ、１００ｐＦおよび０．１μＦを用いる。このように大きなキャパシタは外付けとなる。

また、ゲートバイアス電圧の帯域は抵抗ＲｇとキャパシタＣｇまたはＦＥＴ１０のソースゲートキャパシタンスＣｇｓとの時定数により制限される。さらに、ゲートバイアス電圧の帯域は抵抗ＲｏとキャパシタＣｇ１からＣｇ３のトータルキャパシタンスＣ_{ｔｏｔａｌ}により制限される。例えば、有効なゲートバイアス電圧の帯域はｆ＝Ｖｇ１／（２π・Ｒｏ・Ｃ_{ｔｏｔａｌ}）以下となる。

このように、比較例１では、大きなキャパシタを用いる。これにより実装面積が大きくなる。またゲートバイアス電圧の帯域が大きなキャパシタにより制限される。

図２は、実施例１に係る電子回路の回路図である。図２に示すように、電子回路１００は、ＦＥＴ１０およびフィルタ回路１２、１４および１６を備える。入力端子ＴｉｎとノードＮ２との間にはキャパシタＣ１が直列に接続されている。フィルタ回路１２（第１フィルタ）はキャパシタＣｇ（第１キャパシタ）を有する。キャパシタＣｇの一端は分布定数線路Ｌｇを介しノードＮ２に他端はグランド（基準電位)に接続されている。フィルタ回路１４（第２フィルタ回路）は抵抗Ｒｇ（第１抵抗）およびキャパシタＣｇｏ（第２キャパシタ）を有している。抵抗Ｒｇの一端は分布定数線路Ｌｇを介しノードＮ２に接続されている。キャパシタＣｇｏの一端は抵抗Ｒｇの他端に他端はグランドに接続されている。分布定数線路Ｌｇの一端はノードＮ２に他端はノードＮ３に接続されている。フィルタ回路１６（第３フィルタ回路）は抵抗Ｒｂ１（第２抵抗）およびＲｂ２（第３抵抗）を有する。抵抗Ｒｂ１の一端はノードＮ１に他端はバイアス端子Ｔｖｇに接続されている。抵抗Ｒｂ２の一端はノードＮ１に他端はグランドに接続されている。

電子回路の増幅帯域を高周波数帯域とする。低周波数帯域を高周波数帯域より周波数の低い帯域とする。中間周波数帯域を高周波数帯域より周波数が低く低周波数帯域より周波数が高い帯域とする。高周波数帯域、中間周波数帯域および低周波数帯域内の信号をそれぞれ高周波数信号、中間周波数信号および低周波数信号とする。高周波数帯域は例えば５０ＧＨｚ以上である。中間周波数帯域は例えば１ＧＨｚ以上かつ５０ＧＨｚ未満である。低周波数帯域は例えば１ＧＨｚ未満である。高周波数帯域、中間周波数帯域および低周波数帯域は、上記の例以外に任意に設定できる。

フィルタ回路１２は、矢印２２のように入力端子Ｔｉｎから入力した信号のうち高周波数信号を最もグランドに通過させる。フィルタ回路１４は、矢印２４のように入力端子Ｔｉｎから入力した信号のうち中間周波数信号を最もグランドに通過させる。フィルタ回路１６は、矢印２６のように入力端子Ｔｉｎから入力した信号のうち低周波数信号を最もグランドに通過させる。

まず、フィルタ回路１６がバイアス回路として機能することを説明する。バイアス端子Ｔｖｇに電圧Ｖｇが印加されると、バイアス端子Ｔｖｇからグランドに矢印２０のように電流が流れる。ゲートバイアス電圧として、抵抗Ｒｂ１とＲｂ２とで分割された電圧がＦＥＴ１０のゲートに印加される。これにより、入力端子Ｔｉｎが無負荷になった場合にもゲートバイアス電圧が高くなることを抑制できる。このように、抵抗Ｒｂ１およびＲｂ２はブリーダ抵抗として機能する。抵抗Ｒｂ１およびＲｂ２は任意に設定できるが、低周波数において安定とするため、抵抗Ｒ１２とＲｂ２との並列抵抗は小さいことが好ましい。例えば抵抗Ｒｂ１とＲｂ２は数ｋΩ以下が好ましい。

次に、フィルタ回路１２、１４および１６が整合回路として機能することを説明する。以下の説明では、Ｒｇ、Ｒｂ１およびＲｂ２の抵抗値をそれぞれＲｇ、Ｒｂ１およびＲｂ２とし、キャパシタＣｇおよびＣｇｏのキャパシタンスをＣｇおよびＣｇｏとする。信号の周波数をｆとする。このとき、フィルタ回路１２のインピーダンスＺ１２は１／（２π・ｆ・Ｃｇ）である。フィルタ回路１４のインピーダンスＺ１４はＲｇ＋１／（２π・ｆ・Ｃｇｏ）である。フィルタ回路１６のインピーダンスＺ１６のインピーダンスはＲｂ１またはＲｂ２程度である。

フィルタ回路１２と分布定数線路Ｌｇとは、高周波数帯域においてノードＮ２からＦＥＴ１０のゲートをみたインピーダンスとノードＮ２から入力端子Ｔｉｎをみたインピーダンスを整合させる。これにより、高周波数帯域において、所望の増幅特性を得ることができる。フィルタ回路１４および１６は、それぞれ入力端子Ｔｉｎに入力した信号のうち中間周波数信号および低周波数信号をグランドに通過させる。これにより、高周波数帯域より低い帯域（中間周波数帯域および低周波数帯域）で増幅回路が不安定になることを抑制する。

高周波数帯域において、各フィルタ回路１２、１４および１６のインピーダンスの関係がＺ１６＞＞Ｚ１４＞Ｚ１２となるようにする。これにより、入力端子Ｔｉｎから入力した高周波数信号に対しては主にインピーダンスＺ１２が主に見える。これにより、分布定数線路ＺｇとキャパシタＣｇとにより、高周波数信号に対してＦＥＴ１０への入力インピーダンスを整合させることができる。

低周波数帯域において、インピーダンスの関係がＺ１２、Ｚ１４＞＞Ｚ１６となる。これにより、入力端子Ｔｉｎから入力した低周波数信号には抵抗Ｒｂ１とＲｂ２との並列抵抗が主に見える。入力端子Ｔｉｎに入力した低周波数信号は抵抗Ｒｂ１とＲｂ２の並列回路で低周波数信号を除去する。これにより、抵抗Ｒｂ１またはＲｂ２は低周波数信号に対する安定化回路として機能する。

中間周波数帯域において、インピーダンスの関係がＺ１６＞＞Ｚ１２＞Ｚ１４となる。これにより、入力端子Ｔｉｎから入力した中間周波数信号にはインピーダンスＺ１４が主に見える。これにより、入力端子Ｔｉｎに入力した中間周波数信号が除去され、増幅回路が安定化する。抵抗Ｒｇは例えば１０から１００Ωとする。

実施例１によれば、フィルタ回路１６は入力端子Ｔｉｎから入力した低周波数信号を除去する制御回路の機能とゲートにゲートバイアス電圧を印加するバイアス回路の機能とを有する。これにより、実装面積を削減できる。また、フィルタ回路１６は抵抗Ｒｂ１と抵抗Ｒｂ２とを用い低周波数信号を除去する。さらに、フィルタ回路１２で除去できない中間周波数信号を除去するため、フィルタ回路１４を設ける。フィルタ回路１４は低周波数信号を除去しなくともよいため、キャパシタＣｇｏを小さくできる。

このように、高周波数帯域より周波数の低い帯域を低周波数帯域と中間周波数帯域とに分けて考える。入力端子Ｔｉｎから入力した低周波数信号をキャパシタを用いないフィルタ回路１６で除去する。フィルタ回路１６で除去できない中間周波数信号をキャパシタＣｇｏを有するフィルタ回路１４で除去する。これにより、比較例１のような大きなキャパシタＣｇ１からＣｇ３が不要となる。よって、実装面積が抑制できる。また、大きなキャパシタＣｇ１からＣｇ３に起因したゲートバイアス電圧の帯域の制限を抑制できる。

フィルタ回路１２、１４および１６を上記のように機能させるためには、フィルタ回路１２、１４および１６におけるノードＮ１またはＮ２とグランドとの間のインピーダンスを以下の関係とすることが好ましい。高周波数帯域におけるフィルタ回路１２のインピーダンスＺ１２は、フィルタ回路１４および１６のインピーダンスＺ１４およびＺ１６より低い。低周波数帯域におけるフィルタ回路１６のインピーダンスＺ１６は、フィルタ回路１２および１４のインピーダンスＺ１２およびＺ１４より低い。中間周波数帯域におけるフィルタ回路１４のインピーダンスＺ１４は、フィルタ回路１２および１６のインピーダンスＺ１２およびＺ１６より低い。

さらに、高周波数帯域において、フィルタ回路１２を整合回路として機能させるため、分布定数線路Ｌｇが設けられていることが好ましい。ノードＮ１とＮ２は共通に設けられていてもよいし、ノードＮ１とＮ２との間に線路が形成されていてもよい。

実施例２は実施例１の具体例である。図３は、実施例２に係る電子回路の回路図である。図３に示すように、電子回路１０２において、入力端子ＴｉｎとノードＮ２との間にキャパシタＣ１および分布定数線路Ｌ１が直列に接続されている。分布定数線路Ｌｄと出力端子Ｔｏｕｔとの間に分布定数線路Ｌ２、Ｌ３およびキャパシタＣ３が直列に接続されている。分布定数線路ＬｄとＬ２との間のノードとグランドとの間に分布定数線路Ｌ４とキャパシタＣ２が直列に接続されている。分布定数線路Ｌ４とキャパシタＣ２との間のノードにドレインバイアス端子Ｔｖｄが接続されている。分布定数線路Ｌ２とＬ３との間のノードに分布定数線路Ｌ５がオープンスタブとして接続されている。

キャパシタＣ１からＣ３は主にＤＣカットキャパシタとして機能する。分布定数線路Ｌ１は分布定数線路ＬｇおよびキャパシタＣｇとともにゲート整合回路として機能する。分布定数線路Ｌ２からＬ５は分布定数線路Ｌｄとともにドレイン整合回路として機能する。分布定数線路Ｌ４は高周波信号を遮断するチョークとしても機能する。

表１は、実施例２に用いられる分布定数線路の線路長、キャパシタの容量値、抵抗の抵抗値、トランジスタのフィンガー幅、フィンガー数の例を示す。分布定数線路は特性インピーダンスを５０Ωとしている。ＦＴＥ１０はＡｌＧａＡｓとＩｎＧａＡｓを用いたＨＥＭＴ（High Electron Mobility Transistor）である。ＦＥＴ１０のゲート長は０．１μｍである。ゲート幅が５０μｍのフィンガーを６本用いている。

実施例２によれば、５７ＧＨｚから６６ＧＨｚを増幅帯域とし、ゲートバイアス電圧を外部から制御可能で、かつ安定な増幅回路を提供できる。フィルタ回路１２は、５７ＧＨｚ以上かつ６６ＧＨｚ以下の高周波数信号に対し、インピーダンス整合のための整合回路として機能する。フィルタ回路１４は、入力端子Ｔｉｎに入力した１ＧＨｚ以上かつ５０ＧＨｚ未満の中間周波数信号を除去する。フィルタ回路１６は、入力端子Ｔｉｎの入力した１ＧＨｚ未満の低周波数信号を除去する。

実施例１および２において、トランジスタとしてＦＥＴ、第１端子としてソース、第２端子としてドレイン、および制御端子としてゲートを例に説明したが、トランジスタはバイポーラトランジスタであり、第１端子はエミッタ、第２端子はコレクタ、および制御端子はベースでもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０ ＦＥＴ
１２−１６ フィルタ回路
２０−２８ 矢印

Claims (4)

1. 入力端子に接続された制御端子と、基準電位に接続された第１端子と、出力端子に接続された第２端子と、を有するトランジスタと、
   一端が前記制御端子と前記入力端子との間のノードに他端が基準電位に接続された第１キャパシタを有する第１フィルタ回路と、
   一端が前記ノードに接続された第１抵抗と、一端が前記第１抵抗の他端に他端が基準電位に接続された第２キャパシタと、を有し、前記ノードと前記基準電位との間で前記第１フィルタ回路と並列に接続された第２フィルタ回路と、
   一端が前記ノードに他端がバイアス端子に接続された第２抵抗と、一端が前記ノードに他端が基準電位に接続された第３抵抗と、を有する第３フィルタ回路と、
   を具備する電子回路。
2. 高周波数帯域における前記第１フィルタ回路のインピーダンスは、前記高周波数帯域における前記第２フィルタ回路および前記第３フィルタ回路のインピーダンスより低く、
   前記高周波数帯域より周波数が低い低周波数帯域における前記第３フィルタ回路のインピーダンスは、前記低周波数帯域における前記第１フィルタ回路および前記第２フィルタ回路のインピーダンスより低く、
   前記高周波数帯域より周波数が低く前記低周波数帯域より周波数が高い中間周波数帯域における前記第２フィルタ回路のインピーダンスは、前記中間周波数帯域における前記第１フィルタ回路および前記第３フィルタ回路のインピーダンスより低い請求項１に記載の電子回路。
3. 一端が前記ノードに接続され、他端が前記第１キャパシタの一端と前記第１抵抗の一端とに共通に接続された分布定数線路を具備する請求項１または２に記載の電子回路。
4. 前記トランジスタはＦＥＴであり、前記第１端子はソースであり、前記第２端子はドレインであり、前記制御端子はゲートである請求項１から３のいずれか一項に記載の電子回路。

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