JP2017003824A - Method for manufacturing semiconductor device - Google Patents
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
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- H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
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- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
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- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
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- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Abstract
Description
本発明は、半導体装置の製造方法に関し、特に、半導体ウエハの搬送に密閉型搬送容器を用いる半導体装置の製造方法に適用して有効な技術に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a technique that is effective when applied to a method for manufacturing a semiconductor device using a sealed transfer container for transferring a semiconductor wafer.
例えば、直径３００ｍｍの半導体ウエハを用いた半導体装置の製造方法において、複数枚の半導体ウエハはＦＯＵＰ（Front open unified pod）と呼ばれる密閉型搬送容器に入れられて、処理装置間を搬送される。 For example, in a method of manufacturing a semiconductor device using a semiconductor wafer having a diameter of 300 mm, a plurality of semiconductor wafers are placed in a closed transfer container called a FOUP (Front open unified pod) and transferred between processing apparatuses.
特開２００８−２４４２９号公報（特許文献１）には、図４を用いて、ＰＳＺ膜により素子分離絶縁膜を埋め込んだ場合、後続のフォトリソグラフィ工程においてパターンの形状くずれが発生し、フォトリソグラフィ工程の性能が劣化することが示されている。つまり、ＰＳＺ膜に含まれるＳｉ−Ｎ結合が、環境中の水と加水分解することによりＮＨ3が発生し、フォトリソグラフィ工程で使用する化学増幅型フォトレジスト等の高感度フォトレジストが、ＮＨ3やアミン類などの窒素原子を含む塩基性化合物と反応してパターンの形状くずれが発生するものである。特許文献１では、半導体ウエハを収納して工程間を搬送する密閉型搬送容器内に不活性ガスを導入して、密閉型搬送容器内部の湿度をクリーンルーム等の環境の湿度より低くすることによって、前述のパターンの形状くずれを防止している。
In Japanese Patent Application Laid-Open No. 2008-24429 (Patent Document 1), when the element isolation insulating film is embedded with a PSZ film with reference to FIG. It has been shown that the performance of That is, NH 3 is generated when the Si—N bond contained in the PSZ film is hydrolyzed with water in the environment, and a high-sensitivity photoresist such as a chemically amplified photoresist used in the photolithography process becomes NH 3. It reacts with a basic compound containing a nitrogen atom, such as amines and amines, and the pattern shape is lost. In
国際公開第２０１０／１２５６８２号（特許文献２）の［０１１８］段落には、レジストポイゾニングを防止するために、バリア絶縁膜ＢＩ１をＳｉＣＮ膜とＳｉＣＯ膜との積層構造にすることが開示されている。つまり、層間絶縁膜ＩＬ１の表面にアンモニアプラズマ処理を施すことで、層間絶縁膜ＩＬ１の表面に存在する窒素、および、ＳｉＣＮ膜に含まれる窒素が化学反応してアミンが生成され、バリア絶縁膜ＢＩ１上の層間絶縁膜ＩＬ２に拡散する。そして、層間絶縁膜ＩＬ２に配線溝を形成する際に用いる化学増幅型レジストとアミンが反応してフォトレジスト膜ＦＲ２のパターニング不良が発生するが、ＳｉＣＮ膜と層間絶縁膜ＩＬ２との間にＳｉＣＯ膜を設けることで、アミンが層間絶縁膜ＩＬ２に拡散するのを抑制して、レジストポイゾニングを防止するものである。 In paragraph [0118] of International Publication No. 2010/125682 (Patent Document 2), in order to prevent resist poisoning, it is disclosed that the barrier insulating film BI1 has a laminated structure of a SiCN film and a SiCO film. . That is, by performing ammonia plasma treatment on the surface of the interlayer insulating film IL1, nitrogen existing on the surface of the interlayer insulating film IL1 and nitrogen contained in the SiCN film chemically react to generate amine, and the barrier insulating film BI1. Diffusion into the upper interlayer insulating film IL2. Then, the chemically amplified resist used when forming the wiring trench in the interlayer insulating film IL2 reacts with amine to cause patterning failure of the photoresist film FR2, but the SiCO film is between the SiCN film and the interlayer insulating film IL2. By preventing the resist from being diffused into the interlayer insulating film IL2, resist poisoning is prevented.
本発明者が検討している銅（Ｃｕ）配線構造においても、特許文献２と同様に、ＳｉＯＮ膜とＳｉＣＯ膜との積層構造を有するバリア絶縁膜を用いている。本発明者の検討によれば、積層構造のバリア絶縁膜を用いていても、バリア絶縁膜上の層間絶縁膜に配線溝を形成する際のフォトリソグラフィ工程において、レジストポイゾニングと呼ばれる化学増幅型レジストのパターニング不良が発生することが判明した。
Also in the copper (Cu) wiring structure studied by the present inventors, a barrier insulating film having a laminated structure of a SiON film and a SiCO film is used as in
本発明者の検討によれば、銅（Ｃｕ）配線の製造工程中に、半導体ウエハの裏面に残存している窒化シリコン膜から放出される窒素、アンモニウムイオンが原因であることが判明した。半導体ウエハの主面に、例えば、バッチ式のＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法で窒化シリコン膜を堆積した場合、半導体ウエハの裏面にも窒化シリコン膜が堆積してしまう。そして、半導体装置の製造工程に含まれる、洗浄工程では、裏面に形成されて窒化シリコン膜は除去されず、半導体ウエハの裏面には、窒化シリコン膜が残ったまま半導体装置の製造工程が実施され、半導体装置が完成する。そして、窒化シリコン膜は、半導体ウエハを薄くするための、半導体ウエハの裏面研磨工程で、除去される。従って、例えば、銅配線の製造工程では、半導体ウエハの裏面には、窒化シリコン膜が形成された状態で、銅配線の製造工程が実施される。なお、バッチ式のＬＰＣＶＤ法で酸化シリコン膜を形成する場合も有り、半導体ウエハの裏面にも酸化シリコン膜が堆積されるが、酸化シリコン膜は、上記の洗浄工程で除去されてしまう。 According to the study of the present inventor, it has been found that the cause is nitrogen and ammonium ions released from the silicon nitride film remaining on the back surface of the semiconductor wafer during the manufacturing process of the copper (Cu) wiring. When a silicon nitride film is deposited on the main surface of the semiconductor wafer by, for example, a batch type LPCVD (Low Pressure Chemical Vapor Deposition) method, the silicon nitride film is also deposited on the back surface of the semiconductor wafer. In the cleaning process included in the semiconductor device manufacturing process, the silicon nitride film formed on the back surface is not removed, and the semiconductor device manufacturing process is performed with the silicon nitride film remaining on the back surface of the semiconductor wafer. A semiconductor device is completed. Then, the silicon nitride film is removed in the backside polishing process of the semiconductor wafer for thinning the semiconductor wafer. Therefore, for example, in the copper wiring manufacturing process, the copper wiring manufacturing process is performed with the silicon nitride film formed on the back surface of the semiconductor wafer. Note that a silicon oxide film may be formed by a batch type LPCVD method, and a silicon oxide film is deposited on the back surface of the semiconductor wafer, but the silicon oxide film is removed by the above-described cleaning process.
銅配線の製造工程において、半導体ウエハは、ＦＯＵＰと呼ばれる密閉型搬送容器に格納されて工程間を搬送される。密閉型搬送容器の気密性が高いため、例えば、装置トラブル等により格納時間が長時間になると、半導体ウエハの裏面に残存している窒化シリコン膜から放出される窒素、アンモニウムイオンにより、密閉型搬送容器内部の窒素濃度またはアンモニウム濃度（以下、アンモニウム濃度で説明する）が上昇する。そして、大量のアンモニウムイオンが半導体ウエハの表面側に付着することにより、化学増幅型レジストを用いたフォトリソグラフィ工程において、レジストポイゾニングと呼ばれる化学増幅型レジストのパターニング不良が発生することが判明した。半導体ウエハの表面側に付着したアンモニウムイオンによりアミンが発生し、ポジ型の化学増幅型レジストの紫外線露光部における酸発生を阻害することにより、化学増幅型レジストが失活してパターニング不良が発生するものである。そして、銅配線の断線が発生し、半導体装置の信頼性が低下することとなる。 In the copper wiring manufacturing process, the semiconductor wafer is stored in a hermetic transfer container called FOUP and transferred between the processes. Because the airtightness of the sealed transfer container is high, for example, if the storage time is long due to equipment troubles, etc., the closed transfer is performed by nitrogen and ammonium ions released from the silicon nitride film remaining on the back surface of the semiconductor wafer. The nitrogen concentration or ammonium concentration inside the container (hereinafter described as ammonium concentration) increases. It has been found that a large amount of ammonium ions adhere to the surface side of the semiconductor wafer, thereby causing a patterning defect of the chemically amplified resist called resist poisoning in a photolithography process using the chemically amplified resist. Amine is generated by ammonium ions adhering to the surface side of the semiconductor wafer and inhibits acid generation in the UV exposure portion of the positive chemically amplified resist, thereby deactivating the chemically amplified resist and causing patterning defects. Is. Then, disconnection of the copper wiring occurs, and the reliability of the semiconductor device is lowered.
従って、半導体装置の製造方法において、半導体装置の信頼性を向上する技術が求められている。 Accordingly, there is a need for a technique for improving the reliability of a semiconductor device in a method for manufacturing a semiconductor device.
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.
一実施の形態によれば、裏面に窒化シリコン膜を有する半導体基板を用意し、半導体基板の主面上にビアホールを有する層間絶縁膜を形成し、ビアホール内に選択的に第１フォトレジスト膜を形成する。次に、半導体基板の裏面に形成された窒化シリコン膜の表面を露出させるウエハ裏面洗浄を実施した後、半導体基板の主面上の層間絶縁膜および第１フォトレジスト膜上に化学増幅型レジストからなる第２フォトレジスト膜を形成するが、その間、半導体基板をアンモニウムイオン濃度が１０００μｇ／ｍ3以下の雰囲気に保存する。 According to one embodiment, a semiconductor substrate having a silicon nitride film on the back surface is prepared, an interlayer insulating film having a via hole is formed on the main surface of the semiconductor substrate, and a first photoresist film is selectively formed in the via hole. Form. Next, after performing wafer backside cleaning to expose the surface of the silicon nitride film formed on the backside of the semiconductor substrate, the chemically amplified resist is formed on the interlayer insulating film and the first photoresist film on the main surface of the semiconductor substrate. In the meantime, the semiconductor substrate is stored in an atmosphere having an ammonium ion concentration of 1000 μg / m 3 or less.
一実施の形態によれば、半導体装置の信頼性を向上させることができる。 According to one embodiment, the reliability of a semiconductor device can be improved.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number. Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。 In the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view so as to make the drawings easy to see. Further, even a plan view may be hatched to make the drawing easy to see.
（実施の形態）
本実施の形態の半導体装置は、複数のＭＩＳＦＥＴ（Meta Insulator Semiconductor Field Effect Transistor）を有する。複数のＭＩＳＦＥＴには、ｎ型ＭＩＳＦＥＴＱｎおよびｐ型ＭＩＳＦＥＴＱｐが含まれる。半導体装置は、矩形状のチップ領域に形成され、半導体ウエハには、複数のチップ領域が行列状に配置されている。複数の半導体装置は、一枚の半導体ウエハ上に形成される。
(Embodiment)
The semiconductor device of the present embodiment has a plurality of MISFETs (Meta Insulator Semiconductor Field Effect Transistors). The plurality of MISFETs include an n-type MISFET Qn and a p-type MISFET Qp. The semiconductor device is formed in a rectangular chip region, and a plurality of chip regions are arranged in a matrix on the semiconductor wafer. The plurality of semiconductor devices are formed on a single semiconductor wafer.
図１および図２は、半導体装置の製造工程の一部を示すプロセスフロー図であり、図３〜図１８は、半導体装置の製造工程を示す要部断面図である。図１９は、半導体装置の製造工程間の保管状態を示す図面である。図２０は、検討例の半導体装置の製造工程を示す要部断面図である。 1 and 2 are process flowcharts showing a part of the manufacturing process of the semiconductor device, and FIGS. 3 to 18 are cross-sectional views of the main part showing the manufacturing process of the semiconductor device. FIG. 19 is a diagram illustrating a storage state between manufacturing processes of a semiconductor device. FIG. 20 is a fragmentary cross-sectional view showing the manufacturing process of the semiconductor device of the study example.
まず、図３に示すように、例えば、シリコンからなる半導体基板１Ｓ（半導体ウエハＷＦ）を用意する（図１のステップＳ１）。本実施の形態では、半導体基板１Ｓの用語を用いて説明するが、半導体ウエハＷＦと読み替えることも可能である。また、半導体ウエハＷＦの用語を用いる場合も有る。半導体基板１Ｓは、主面と裏面とを有し、平面形状が円形（略円形）である。つまり、半導体基板１Ｓの主面および裏面は円形である。図３に示すように、半導体基板１Ｓは、ｎ型ＭＩＳＦＥＴＱｎおよびｐ型ＭＩＳＦＥＴＱｐを有している。例えば、ｐ型の半導体基板１Ｓの表面（主面）側には、ｐ型の半導体領域であるｐ型ウエル層ＰＷおよびｎ型の半導体領域であるｎ型ウエル層ＮＷが形成されている。実際には、ｐ型ウエル層ＰＷ内には、複数のｎ型ＭＩＳＦＥＴＱｎが形成されており、ｎ型ウエル層ＮＷ内には、複数のｐ型ＭＩＳＦＥＴＱｐが形成されている。半導体基板１Ｓの表面には、酸化シリコン膜等からなる素子分離膜ＳＴＩが形成されており、複数のｎ型ＭＩＳＦＥＴＱｎ間、複数のｐ型ＭＩＳＦＥＴＱｐ間、または、ｎ型ＭＩＳＦＥＴＱｎとｐ型ＭＩＳＦＥＴＱｐ間を電気的に分離している。
First, as shown in FIG. 3, for example, a
ｎ型ＭＩＳＦＥＴＱｎは、半導体基板１Ｓの主面上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＮと、ゲート電極ＧＮの両端において、半導体基板１Ｓの主面に形成されたソース領域およびドレイン領域を有している。ソース領域およびドレイン領域の各々は、ｎ型低濃度半導体層ＮＭとｎ型高濃度半導体層ＮＨとで構成されており、ｎ型高濃度半導体層ＮＨの表面にはシリサイド層ＳＩＬが形成されている。また、ゲート電極ＧＮの表面にもシリサイド層ＳＩＬが形成されている。さらに、ゲート電極ＧＮの側壁上には、側壁絶縁膜ＳＷが形成されている。ｎ型低濃度半導体層ＮＭとｎ型高濃度半導体層ＮＨは、ｎ型の半導体領域であり、ｎ型高濃度半導体層ＮＨはｎ型低濃度半導体層ＮＭよりも不純物濃度が高い。
The n-type MISFET Qn includes a gate electrode GN formed on the main surface of the
また、ｐ型ＭＩＳＦＥＴＱｐは、半導体基板１Ｓの主面上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＰと、ゲート電極ＧＰの両端において、半導体基板１Ｓの主面に形成されたソース領域およびドレイン領域を有している。ソース領域およびドレイン領域の各々は、ｐ型低濃度半導体層ＰＭとｐ型高濃度半導体層ＰＨとで構成されており、ｐ型高濃度半導体層ＰＨの表面にはシリサイド層ＳＩＬが形成されている。また、ゲート電極ＧＰの表面にもシリサイド層ＳＩＬが形成されている。さらに、ゲート電極ＧＰの側壁上には、側壁絶縁膜ＳＷが形成されている。ｐ型低濃度半導体層ＰＭとｐ型高濃度半導体層ＰＨは、ｐ型の半導体領域であり、ｐ型高濃度半導体層ＰＨはｐ型低濃度半導体層ＰＭよりも不純物濃度が高い。
The p-type MISFET Qp includes a gate electrode GP formed on the main surface of the
ｎ型ＭＩＳＦＥＴＱｎおよびｐ型ＭＩＳＦＥＴＱｐのシリサイド層ＳＩＬは、コバルトシリサイド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）、ニッケルシリサイド（ＮｉＳｉ）または白金含有ニッケルシリサイド（ＰｔＮｉＳｉ）等からなる。また、側壁絶縁膜ＳＷは、窒化シリコン膜、または、酸化シリコン膜と窒化シリコン膜との積層膜等で構成されている。 The silicide layer SIL of the n-type MISFET Qn and the p-type MISFET Qp is made of cobalt silicide (CoSi), titanium silicide (TiSi), nickel silicide (NiSi), platinum-containing nickel silicide (PtNiSi), or the like. Further, the sidewall insulating film SW is composed of a silicon nitride film or a laminated film of a silicon oxide film and a silicon nitride film.
次に、図４に示すように、半導体基板１Ｓ上に絶縁膜ＩＦを形成する（図１のステップＳ２）。絶縁膜ＩＦは、ｎ型ＭＩＳＦＥＴＱｎおよびｐ型ＭＩＳＦＥＴＱｐを覆うように形成する。つまり、ｎ型ＭＩＳＦＥＴＱｎおよびｐ型ＭＩＳＦＥＴＱｐのシリサイド層ＳＩＬおよび側壁絶縁膜ＳＷを覆うように形成される。絶縁膜ＩＦは、窒化シリコン膜からなり、ジクロルシラン（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ3）をソースガスとするＬＰＣＶＤ法で形成する。ＬＰＣＶＤ法を用いることで、被覆性の高い、高密度の窒化シリコン膜とすることができる。また、絶縁膜ＩＦとして、引張応力または圧縮応力を有する窒化シリコン膜を用いることも可能である。絶縁膜ＩＦ（窒化シリコン膜）をＬＰＣＶＤ法で形成した場合、半導体基板１Ｓの裏面にも窒化シリコン膜が形成される。
Next, as shown in FIG. 4, an insulating film IF is formed on the
さらに、図４に示すように、半導体基板１Ｓの主面側の絶縁膜ＩＦの上にコンタクト層間絶縁膜ＣＩＬを形成する（図１のステップＳ３）。コンタクト層間絶縁膜ＣＩＬは、酸化シリコン膜からなり、絶縁膜ＩＦよりも膜厚が厚く、ＰＥＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition）法（プラズマＣＶＤ法）で形成する。プラズマＣＶＤ法を用いた場合、半導体基板１Ｓの裏面がステージ上に搭載された状態で成膜されるため、半導体基板１Ｓの裏面上には、コンタクト層間絶縁膜ＣＩＬは形成されず、半導体基板１Ｓの裏面では、絶縁膜ＩＦ（窒化シリコン膜）が露出している。
Further, as shown in FIG. 4, a contact interlayer insulating film CIL is formed on the insulating film IF on the main surface side of the
次に、図５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、コンタクト層間絶縁膜ＣＩＬおよび絶縁膜ＩＦにコンタクトホールＣＮＴを形成する。このコンタクトホールＣＮＴは、コンタクト層間絶縁膜ＣＩＬおよび絶縁膜ＩＦを貫通して、ｎ型ＭＩＳＦＥＴＱｎおよびｐ型ＭＩＳＦＥＴＱｐのソース領域およびドレイン領域の表面に形成されたシリサイド層ＳＩＬに達するように加工される。コンタクトホールＣＮＴの形成工程では、絶縁膜ＩＦに対して、コンタクト層間絶縁膜ＣＩＬのエッチングレートが高い条件で、コンタクト層間絶縁膜ＣＩＬにコンタクトホールＣＮＴを形成した後、絶縁膜ＩＦがエッチングされる条件でエッチングを実施する。つまり、絶縁膜ＩＦは、エッチングストッパとして機能している。絶縁膜ＩＦを、ＬＰＣＶＤ法で形成した窒化シリコン膜とすることで、コンタクト層間絶縁膜ＣＩＬに対するエッチング選択比を充分に高くすることができる。 Next, as shown in FIG. 5, contact holes CNT are formed in the contact interlayer insulating film CIL and the insulating film IF by using a photolithography technique and an etching technique. The contact hole CNT is processed so as to penetrate the contact interlayer insulating film CIL and the insulating film IF and reach the silicide layer SIL formed on the surface of the source region and the drain region of the n-type MISFET Qn and the p-type MISFET Qp. In the step of forming the contact hole CNT, the insulating film IF is etched after the contact hole CNT is formed in the contact interlayer insulating film CIL under the condition that the etching rate of the contact interlayer insulating film CIL is higher than that of the insulating film IF. Etching is carried out. That is, the insulating film IF functions as an etching stopper. When the insulating film IF is a silicon nitride film formed by the LPCVD method, the etching selectivity with respect to the contact interlayer insulating film CIL can be sufficiently increased.
次に、図６に示すように、コンタクト層間絶縁膜ＣＩＬに形成したコンタクトホールＣＮＴに金属膜を埋め込むことによりプラグＰＬＧ１を形成する（図１のステップＳ４）。具体的には、コンタクトホールＣＮＴを形成したコンタクト層間絶縁膜ＣＩＬ上に、例えば、スパッタリング法によりバリア導体膜となるチタン／窒化チタン膜を形成する。そして、チタン／窒化チタン膜上にタングステン膜を形成する。これにより、コンタクトホールＣＮＴの内壁（側壁および底面）にチタン／窒化チタン膜が形成され、このチタン／窒化チタン膜上でコンタクトホールＣＮＴを埋め込むようにタングステン膜が形成される。その後、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要なチタン／窒化チタン膜およびタングステン膜を、ＣＭＰ（Chemical Mechanical Polishing）法で除去する。これにより、コンタクトホールＣＮＴ内にだけ、チタン／窒化チタン膜とタングステン膜を埋め込んだプラグＰＬＧ１を形成することができる。なお、チタン／窒化チタン膜とタングステン膜は、半導体基板１Ｓの裏面側には形成されない。
Next, as shown in FIG. 6, a plug PLG1 is formed by embedding a metal film in the contact hole CNT formed in the contact interlayer insulating film CIL (step S4 in FIG. 1). Specifically, a titanium / titanium nitride film to be a barrier conductor film is formed on the contact interlayer insulating film CIL in which the contact holes CNT are formed by, for example, a sputtering method. Then, a tungsten film is formed on the titanium / titanium nitride film. Thereby, a titanium / titanium nitride film is formed on the inner wall (side wall and bottom surface) of the contact hole CNT, and a tungsten film is formed on the titanium / titanium nitride film so as to embed the contact hole CNT. Thereafter, unnecessary titanium / titanium nitride films and tungsten films formed on the contact interlayer insulating film CIL are removed by a CMP (Chemical Mechanical Polishing) method. Thereby, the plug PLG1 in which the titanium / titanium nitride film and the tungsten film are embedded only in the contact hole CNT can be formed. Note that the titanium / titanium nitride film and the tungsten film are not formed on the back side of the
次に、図７に示すように、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１を形成する（図１のステップＳ６）。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜からなり、例えば、プラズマＣＶＤ法により形成される。 Next, as shown in FIG. 7, an interlayer insulating film IL1 is formed on the contact interlayer insulating film CIL on which the plug PLG1 is formed (step S6 in FIG. 1). The interlayer insulating film IL1 is made of, for example, a silicon oxide film, and is formed by, for example, a plasma CVD method.
次に、後述する配線溝ＷＤ１を形成する前に、半導体基板１Ｓの主面および裏面にスクラブ洗浄１を実施する（図１のステップＳ７）。スクラブ洗浄１では、半導体基板１Ｓの主面および裏面に、純水を流しながら回転ブラシを走査することで、主面および裏面に付着した微細なパーティクル（ごみ）を除去する。
Next, scrub cleaning 1 is performed on the main surface and the back surface of the
次に、半導体基板１Ｓの裏面に対してウエハ裏面洗浄１を実施する（図１のステップＳ８）。ウエハ裏面洗浄１の工程では、ＳＰＭ（Sulfuric acid Peroxide Mixture）洗浄およびＦＰＭ（Fluoride acid Peroxide Mixture）洗浄をこの順に実施する。ウエハ裏面洗浄１は、半導体体基板１Ｓの裏面に対してのみ実施され、半導体基板１Ｓの主面には、洗浄液が回り込まないようにして実施される。ＳＰＭ洗浄は、硫酸と過酸化水素水の混合液を用いて、有機物除去を目的としている。また、ＦＰＭ洗浄は、フッ酸と過酸化水素水の混合液を用いて、金属汚染の除去を目的とする。ここで、ＳＰＭ洗浄に代えてＡＰＭ（Ammonia-Hydrogen Peroxide Mixture）洗浄を用いても良く、ＦＰＭ洗浄に代えて、ＤＨＦ（Diluted Hydrofluoric acid）洗浄を用いることもできる。ＡＰＭ洗浄は、アンモニアと過酸化水素水の混合液を用いた有機物除去を目的とする洗浄であり、ＤＨＦ洗浄は、フッ酸と過酸化水素水の混合液を用いた金属汚染の除去を目的とする洗浄である。ＦＰＭ洗浄およびＤＨＦ洗浄は、酸化膜を除去するものであり、酸化膜上に付着した金属を酸化膜と一緒に除去できる。また、酸化膜内に入り込んだ金属を浮かせて除去することもできる。ここで、ＳＰＭ洗浄およびＦＰＭ洗浄により、いわゆる、クロスコンタミネーションを防止することができる。
Next, wafer back surface cleaning 1 is performed on the back surface of the
次に、図８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１に配線溝ＷＤ１を形成する（図１のステップＳ９）。この配線溝ＷＤ１は、酸化シリコン膜からなる層間絶縁膜ＩＬ１を貫通して底面がコンタクト層間絶縁膜ＣＩＬに達するように形成される。これにより、配線溝ＷＤ１の底部でプラグＰＬＧ１の表面（上面）が露出することになる。 Next, as shown in FIG. 8, a wiring trench WD1 is formed in the interlayer insulating film IL1 by using a photolithography technique and an etching technique (step S9 in FIG. 1). The wiring trench WD1 is formed so that the bottom surface reaches the contact interlayer insulating film CIL through the interlayer insulating film IL1 made of a silicon oxide film. As a result, the surface (upper surface) of the plug PLG1 is exposed at the bottom of the wiring groove WD1.
次に、図１０に示すように、配線溝ＷＤ１内に配線Ｌ１を形成する（図１のステップＳ１０）。先ず、図９に示すように、配線溝ＷＤ１を形成した層間絶縁膜ＩＬ１上にバリア導体膜（銅拡散防止膜）ＢＣＦ１を形成する。具体的に、バリア導体膜ＢＣＦ１は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成される。 Next, as shown in FIG. 10, the wiring L1 is formed in the wiring groove WD1 (step S10 in FIG. 1). First, as shown in FIG. 9, a barrier conductor film (copper diffusion prevention film) BCF1 is formed on the interlayer insulating film IL1 in which the wiring trench WD1 is formed. Specifically, the barrier conductor film BCF1 includes tantalum (Ta), titanium (Ti), ruthenium (Ru), tungsten (W), manganese (Mn), and nitrides or silicides thereof, or a laminated film thereof. For example, it is formed by using a sputtering method.
続いて、配線溝ＷＤ１の内部および層間絶縁膜ＩＬ１上に形成されたバリア導体膜ＢＣＦ１上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜ＣＦ１を形成する。銅膜ＣＦ１は、シード膜とめっき膜の積層構造となっている。この銅膜ＣＦ１は、配線溝ＷＤ１を埋め込むように形成される。この銅膜ＣＦ１は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。なお、銅合金となる場合、シード膜が上で説明した合金となっているから、銅膜ＣＦ１が銅合金となる。以降に登場する銅合金も同様である。 Subsequently, a seed film made of, for example, a thin copper film is formed by sputtering on the barrier conductor film BCF1 formed inside the wiring trench WD1 and on the interlayer insulating film IL1. Then, a copper film CF1 is formed by an electrolytic plating method using this seed film as an electrode. The copper film CF1 has a laminated structure of a seed film and a plating film. The copper film CF1 is formed so as to fill the wiring groove WD1. The copper film CF1 is formed from a film mainly composed of copper, for example. Specifically, copper (Cu) or a copper alloy (copper (Cu) and aluminum (Al), magnesium (Mg), titanium (Ti), manganese (Mn), iron (Fe), zinc (Zn), zirconium ( Zr), niobium (Nb), molybdenum (Mo), ruthenium (Ru), palladium (Pd), silver (Ag), gold (Au), In (indium), alloys of lanthanoid metals, actinoid metals, etc.) It is formed. In the case of a copper alloy, since the seed film is the alloy described above, the copper film CF1 is a copper alloy. The same applies to copper alloys appearing thereafter.
なお、半導体基板１Ｓの裏面には、上記バリア導体膜ＢＣＦ１、シード膜、および、銅膜ＣＦ１は形成されない。
Note that the barrier conductor film BCF1, the seed film, and the copper film CF1 are not formed on the back surface of the
続いて、図１０に示すように、層間絶縁膜ＩＬ１上に形成された不要なバリア導体膜ＢＣＦ１および銅膜ＣＦ１をＣＭＰ法で除去する。これにより、配線溝ＷＤ１にバリア導体膜ＢＣＦ１と銅膜ＣＦ１を埋め込んだ配線Ｌ１を形成することができる。配線Ｌ１間のバリア導体膜ＢＣＦ１および銅膜ＣＦ１は、ＣＭＰ法で除去され、隣接する配線Ｌ１間は、電気的に分離される。つまり、ＣＭＰ法により、隣接する配線Ｌ１間に位置する層間絶縁膜ＩＬ１の主面が露出する。 Subsequently, as shown in FIG. 10, unnecessary barrier conductor film BCF1 and copper film CF1 formed on the interlayer insulating film IL1 are removed by CMP. Thereby, the wiring L1 in which the barrier conductor film BCF1 and the copper film CF1 are embedded in the wiring groove WD1 can be formed. The barrier conductor film BCF1 and the copper film CF1 between the wirings L1 are removed by the CMP method, and the adjacent wirings L1 are electrically separated. That is, the main surface of the interlayer insulating film IL1 located between the adjacent wirings L1 is exposed by the CMP method.
続いて、配線Ｌ１を形成した層間絶縁膜ＩＬ１の表面に対してアンモニアプラズマ処理を実施して、配線Ｌ１の表面および層間絶縁膜ＩＬ１の表面を清浄化する。 Subsequently, ammonia plasma treatment is performed on the surface of the interlayer insulating film IL1 on which the wiring L1 is formed to clean the surface of the wiring L1 and the surface of the interlayer insulating film IL1.
次に、図１１に示すように、配線Ｌ１および層間絶縁膜ＩＬ１上に、バリア絶縁膜ＢＩＦを形成する（図１のステップＳ１１）。バリア絶縁膜ＢＩＦは、ＳｉＣＮ膜ＳＣＮとＳｉＣＯ膜ＳＣＯとの積層膜からなる。ＳｉＣＮ膜ＳＣＮは、配線Ｌ１および層間絶縁膜ＩＬ１上に、テトラメチルシランガスと、アンモニアガスを原料ガスとするプラズマＣＶＤ法により形成する。ＳｉＣＮ膜ＳＣＮは、配線Ｌ１を構成する銅膜ＣＦ１の銅の拡散防止膜である。前述のアンモニアプラズマ処理により、ＳｉＣＮ膜ＳＣＮと、層間絶縁膜ＬＩ１との密着性が向上し、隣接する配線Ｌ１間のＴＤＤＢ（Time Dependent Dielectric Breakdown：継時的絶縁破壊）特性を向上できる。つまり、隣接する配線Ｌ１間のリーク電流を低減できる。 Next, as shown in FIG. 11, a barrier insulating film BIF is formed over the wiring L1 and the interlayer insulating film IL1 (step S11 in FIG. 1). The barrier insulating film BIF is a laminated film of a SiCN film SCN and a SiCO film SCO. The SiCN film SCN is formed on the wiring L1 and the interlayer insulating film IL1 by a plasma CVD method using tetramethylsilane gas and ammonia gas as source gases. The SiCN film SCN is a copper diffusion prevention film of the copper film CF1 constituting the wiring L1. By the ammonia plasma treatment described above, the adhesion between the SiCN film SCN and the interlayer insulating film LI1 is improved, and the TDDB (Time Dependent Dielectric Breakdown) characteristics between the adjacent wirings L1 can be improved. That is, the leakage current between the adjacent wirings L1 can be reduced.
また、ＳｉＣＯ膜ＳＣＯは、例えば、プラズマＣＶＤ法により形成することができる。ＳｉＣＯ膜ＳＣＯは、ＳｉＣＮ膜ＳＣＮに含まれる窒素、アンモニウムイオンが、後述するフォトレジスト膜ＰＲ３に拡散するのを防止するために設けられている。つまり、ＳｉＣＯ膜ＳＣＯは、フォトリソグラフィ工程において、フォトレジスト膜ＰＲ３の酸失活により発生するレジストポイゾニングを防止するものである。 Further, the SiCO film SCO can be formed by, for example, a plasma CVD method. The SiCO film SCO is provided to prevent nitrogen and ammonium ions contained in the SiCN film SCN from diffusing into the photoresist film PR3 described later. That is, the SiCO film SCO prevents resist poisoning that occurs due to acid deactivation of the photoresist film PR3 in the photolithography process.
半導体基板１Ｓの裏面には、ＳｉＣＮ膜ＳＣＮおよびＳｉＯ膜ＳＣＯは、形成（堆積）されない。
The SiCN film SCN and the SiO film SCO are not formed (deposited) on the back surface of the
次に、図１２に示すように、バリア絶縁膜ＢＩＦ上に層間絶縁膜ＩＬ２を形成し、この層間絶縁膜ＩＬ２上にダメージ保護膜ＤＰを形成する（図１のステップＳ１２）。具体的に、層間絶縁膜ＩＬ２は、例えば、酸化シリコン膜よりも誘電率の低い空孔を有するＳｉＯＣ膜や、空孔を有するＨＳＱ膜、あるいは、空孔を有するＭＳＱ膜から形成されている。この空孔を有するＳｉＯＣ膜は、例えば、プラズマＣＶＤ法を使用することにより形成することができる。ダメージ保護膜ＤＰは、例えば、ＴＥＯＳ（tetra ethyl ortho silicate）膜、あるいは、酸化シリコン膜から形成され、例えば、プラズマＣＶＤ法により形成することができる。ダメージ保護膜ＤＰは、層間絶縁膜ＩＬ２よりも膜密度が高く、機械的強度が大である。 Next, as shown in FIG. 12, an interlayer insulating film IL2 is formed on the barrier insulating film BIF, and a damage protection film DP is formed on the interlayer insulating film IL2 (step S12 in FIG. 1). Specifically, the interlayer insulating film IL2 is formed of, for example, a SiOC film having holes having a dielectric constant lower than that of a silicon oxide film, an HSQ film having holes, or an MSQ film having holes. The SiOC film having holes can be formed by using, for example, a plasma CVD method. The damage protection film DP is formed of, for example, a TEOS (tetraethyl orthosilicate) film or a silicon oxide film, and can be formed by, for example, a plasma CVD method. The damage protective film DP has a higher film density and higher mechanical strength than the interlayer insulating film IL2.
次に、後述するフォトレジスト膜ＰＲ１を形成する前に、半導体基板１Ｓの主面および裏面にスクラブ洗浄２を実施する（図２のステップＳ１３）。スクラブ洗浄２は、前述のスクラブ洗浄１と同様に実施する。
Next, before the later-described photoresist film PR1 is formed, scrub cleaning 2 is performed on the main surface and the back surface of the
次に、半導体基板１Ｓの裏面に対してウエハ裏面洗浄２を実施する（図２のステップＳ１４）。ウエハ裏面洗浄２は、ウエハ裏面洗浄１と同様に実施する。
Next, wafer back surface cleaning 2 is performed on the back surface of the
次に、図１３に示すように、ダメージ保護膜ＤＰ上に化学増幅型レジストからなるフォトレジスト膜ＰＲ１を形成する（図２のステップＳ１５）。ダメージ保護膜ＤＰ上に化学増幅型レジストを塗布し、露光・現像処理を施すことにより、化学増幅型レジストをパターニングしフォトレジスト膜ＰＲ１を形成する。パターニングは、ビアホールＶＨを形成する領域を開口するように行なわれる。その後、パターニングしたフォトレジスト膜ＰＲ１をマスクにして、ダメージ保護膜ＤＰおよび層間絶縁膜ＩＬ２をエッチング処理する。これにより、ダメージ保護膜ＤＰおよび層間絶縁膜ＩＬ２を貫通して、ＳｉＣＯ膜ＳＣＯを露出するビアホールＶＨを形成する（図２のステップＳ１６）。このようにＳｉＣＯ膜ＳＣＯは、エッチングの際にエッチングストッパとして機能することがわかる。 Next, as shown in FIG. 13, a photoresist film PR1 made of a chemically amplified resist is formed on the damage protective film DP (step S15 in FIG. 2). A chemically amplified resist is applied on the damage protective film DP, and exposure / development processing is performed to pattern the chemically amplified resist to form a photoresist film PR1. Patterning is performed so as to open a region for forming the via hole VH. Thereafter, the damage protection film DP and the interlayer insulating film IL2 are etched using the patterned photoresist film PR1 as a mask. Thus, a via hole VH that penetrates the damage protection film DP and the interlayer insulating film IL2 and exposes the SiCO film SCO is formed (step S16 in FIG. 2). Thus, it can be seen that the SiCO film SCO functions as an etching stopper during etching.
次に、図１４に示すように、選択的に、ビアホールＶＨ内にのみビアフィルＰＲ２（ビアフィル膜ＰＲ２）を形成する（図２のステップＳ１７）。なお、ビアフィルＰＲ２はフォトレジスト膜ＰＲ１、ＰＲ３とほぼ同様の材質からなる有機膜であり、プラズマアッシング処理で除去することができる。まず、ビアホールＶＨを完全に埋めるように、半導体基板１Ｓ上にビアフィルＰＲ２を形成するが、ビアフィルＰＲ２は、ビアホールＶＨ内およびダメージ保護膜ＤＰ上に形成される。次に、ビアフィルＰＲ２にオゾン（Ｏ3）または酸素（Ｏ2）等のガスを用いたプラズマアッシング処理を施し、ダメージ保護膜ＤＰ上のビアフィルＰＲ２の膜厚分程度のビアフィルＰＲ２を、プラズマアッシング処理して選択的に除去する。ここで、ダメージ保護膜ＤＰ上のビアフィルＰＲ２は完全に除去するが、ビアホールＶＨ内のビアフィルＰＲ２には、プラズマアッシング処理が及ばず、ビアホールＶＨ内にビアフィルＰＲ２を選択的に残すことが肝要である。
Next, as shown in FIG. 14, a via fill PR2 (via fill film PR2) is selectively formed only in the via hole VH (step S17 in FIG. 2). The via fill PR2 is an organic film made of substantially the same material as the photoresist films PR1 and PR3, and can be removed by a plasma ashing process. First, the via fill PR2 is formed on the
前述のフォトレジスト膜ＰＲ１およびビアフィルＰＲ２の形成工程において、半導体基板１Ｓの裏面には、フォトレジスト膜ＰＲ１およびビアフィルＰＲ２は、形成されない。ただし、プラズマアッシング処理工程は、半導体基板１Ｓの裏面が露出された状態で実施されるため、半導体基板１Ｓの裏面に形成されている窒化シリコン膜の表面が酸化され、自然酸化膜が形成される。
In the above-described process of forming the photoresist film PR1 and the via fill PR2, the photoresist film PR1 and the via fill PR2 are not formed on the back surface of the
次に、後述するフォトレジスト膜ＰＲ３を形成する前に、半導体基板１Ｓの主面および裏面にスクラブ洗浄３を実施する（図２のステップＳ１８）。スクラブ洗浄３は、前述のスクラブ洗浄１と同様に実施する。
Next, before the later-described photoresist film PR3 is formed, scrub cleaning 3 is performed on the main surface and the back surface of the
次に、半導体基板１Ｓの裏面に対してウエハ裏面洗浄３を実施する（図２のステップＳ１９）。ウエハ裏面洗浄３は、ウエハ裏面洗浄１と同様に実施する。ウエハ裏面洗浄３のＳＰＭ洗浄工程では、半導体基板１Ｓの裏面に形成されている窒化シリコン膜の表面が酸化され、自然酸化膜が形成されるが、その後に、ＦＰＭ洗浄を実施すると、窒化シリコン膜表面の自然酸化膜（酸化膜）は除去されてしまい、窒化シリコン膜の表面は露出された状態となる。
Next, wafer back surface cleaning 3 is performed on the back surface of the
次に、図１５に示すように、後述する配線溝ＷＤ２を形成する為のマスクとなるフォトレジスト膜ＰＲ３を、ダメージ保護膜ＤＰ上に形成する（図２のステップＳ２０）。ビアホールＶＨ内のビアフィルＰＲ２およびダメージ保護膜ＤＰ上に、ポジ型の化学増幅型レジストを塗布し（塗布工程）、露光前熱処理を施して有機溶媒を気化させる（露光前熱処理工程）。次に、露光工程を実施する。つまり、後述する配線溝ＷＤ２を形成する領域にエキシマレーザ等による紫外光を照射する。次に、化学増幅型レジストに露光後熱処理を施すと、紫外光の照射領域（露光領域）で脱保護反応が進行し、アルカリ現像液に溶解可能な分子構造となる（露光後熱処理工程）。次に、現像処理を実施して、照射領域の化学増幅型レジストを除去することにより、後述する配線溝ＷＤ２に対応する開口を有するフォトレジスト膜ＰＲ３が形成される（現像工程）。ここで、ビアホールＶＨ上には配線溝ＷＤ２が形成される。平面視において、ビアホールＶＨは円形を有し、配線溝ＷＤ２の幅は、ビアホールＶＨの直径以上であり、配線溝ＷＤ２の長さは、ビアホールＶＨの直径よりも大きい（長い）。 Next, as shown in FIG. 15, a photoresist film PR3 that serves as a mask for forming a wiring trench WD2 described later is formed on the damage protection film DP (step S20 in FIG. 2). A positive chemically amplified resist is applied on the via fill PR2 and the damage protective film DP in the via hole VH (application process), and pre-exposure heat treatment is performed to vaporize the organic solvent (pre-exposure heat treatment process). Next, an exposure process is performed. That is, ultraviolet light from an excimer laser or the like is irradiated onto a region where a wiring groove WD2 described later is formed. Next, when post-exposure heat treatment is applied to the chemically amplified resist, the deprotection reaction proceeds in the ultraviolet light irradiation region (exposure region), resulting in a molecular structure that can be dissolved in an alkali developer (post-exposure heat treatment step). Next, development processing is performed to remove the chemically amplified resist in the irradiated region, thereby forming a photoresist film PR3 having an opening corresponding to a wiring groove WD2 described later (development process). Here, a wiring trench WD2 is formed on the via hole VH. In plan view, the via hole VH has a circular shape, the width of the wiring groove WD2 is equal to or larger than the diameter of the via hole VH, and the length of the wiring groove WD2 is larger (longer) than the diameter of the via hole VH.
次に、図１６に示すように、エッチング技術を用いて、層間絶縁膜ＩＬ２およびダメージ保護膜ＤＰに配線溝ＷＤ２を形成する（図２のステップＳ２１）。つまり、図１５に示したパターニングされたフォトレジスト膜ＰＲ３をマスクとして異方性ドライエッチングを実施し、ダメージ保護膜ＤＰおよび層間絶縁膜ＩＬ２に配線溝ＷＤ２を形成する。なお、化学増幅型レジストの塗布前に、ダメージ保護膜ＤＰ上にＢＡＲＣ（Bottom Antireflective Coating）等の有機膜からなる反射防止膜を設けても良い。 Next, as shown in FIG. 16, using the etching technique, a wiring trench WD2 is formed in the interlayer insulating film IL2 and the damage protective film DP (step S21 in FIG. 2). That is, anisotropic dry etching is performed using the patterned photoresist film PR3 shown in FIG. 15 as a mask to form a wiring trench WD2 in the damage protection film DP and the interlayer insulating film IL2. Before applying the chemically amplified resist, an antireflection film made of an organic film such as BARC (Bottom Antireflective Coating) may be provided on the damage protection film DP.
配線溝ＷＤ２を形成した後、ビアフィルＰＲ２およびＰＲ３をプラズマアッシング処理にて除去する。反射防止膜を設けた場合には、プラズマアッシング処理にて反射防止膜も連続して除去する。次に、ビアホールＶＨに露出しているバリア絶縁膜ＢＩＦをドライエッチング技術により除去し（図２のステップＳ２２）、配線Ｌ１の上面を露出させる。層間絶縁膜ＩＬ２上に、層間絶縁膜ＩＬ２よりも高密度の絶縁膜であるダメージ保護膜ＤＰを設けておくことで、ドライエッチング工程における以下の問題を防止または低減できる。つまり、ダメージ保護膜ＤＰが形成されていなかった場合、低密度の層間絶縁膜ＩＬ２の表面にドライエッチング処理が施されて、層間絶縁膜ＩＬ２の表面が荒れてしまう。または、表面がエッチングされることで、層間絶縁膜ＩＬ２の膜厚が減少してしまう等の問題が発生する。 After forming the wiring trench WD2, the via fills PR2 and PR3 are removed by plasma ashing. When the antireflection film is provided, the antireflection film is also continuously removed by plasma ashing. Next, the barrier insulating film BIF exposed to the via hole VH is removed by a dry etching technique (step S22 in FIG. 2), and the upper surface of the wiring L1 is exposed. By providing the damage protective film DP, which is an insulating film having a higher density than the interlayer insulating film IL2, over the interlayer insulating film IL2, the following problems in the dry etching process can be prevented or reduced. That is, when the damage protective film DP is not formed, the surface of the low-density interlayer insulating film IL2 is subjected to dry etching, and the surface of the interlayer insulating film IL2 is roughened. Alternatively, problems such as a reduction in the thickness of the interlayer insulating film IL2 occur due to the etching of the surface.
次に、図１７に示すように、配線溝ＷＤ２およびビアホールＶＨ、ダメージ保護膜ＤＰ上にバリア導体膜（銅拡散防止膜）ＢＣＦ２を形成する。具体的に、バリア導体膜ＢＣＦ２は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成される。続いて、配線溝ＷＤ２の内部およびダメージ保護膜ＤＰ上に形成されたバリア導体膜ＢＣＦ２上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜ＣＦ２を形成する。銅膜ＣＦ２は、シード膜とめっき膜の積層構造となっており、配線溝ＷＤ２を埋め込むように形成される。この銅膜ＣＦ２は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。 Next, as shown in FIG. 17, a barrier conductor film (copper diffusion prevention film) BCF2 is formed over the wiring trench WD2, the via hole VH, and the damage protection film DP. Specifically, the barrier conductor film BCF2 includes tantalum (Ta), titanium (Ti), ruthenium (Ru), tungsten (W), manganese (Mn), and nitrides or silicides thereof, or a laminated film thereof. For example, it is formed by using a sputtering method. Subsequently, a seed film made of, for example, a thin copper film is formed by sputtering on the barrier conductor film BCF2 formed inside the wiring groove WD2 and on the damage protection film DP. Then, a copper film CF2 is formed by an electrolytic plating method using this seed film as an electrode. The copper film CF2 has a laminated structure of a seed film and a plating film, and is formed so as to fill the wiring groove WD2. The copper film CF2 is formed from a film mainly composed of copper, for example. Specifically, copper (Cu) or a copper alloy (copper (Cu) and aluminum (Al), magnesium (Mg), titanium (Ti), manganese (Mn), iron (Fe), zinc (Zn), zirconium ( Zr), niobium (Nb), molybdenum (Mo), ruthenium (Ru), palladium (Pd), silver (Ag), gold (Au), In (indium), alloys of lanthanoid metals, actinoid metals, etc.) It is formed.
次に、図１８に示すように、ダメージ保護膜ＤＰ上に形成されている不要なバリア導体膜ＢＣＦ２および銅膜ＣＦ２をＣＭＰ法で除去する。このとき、ダメージ保護膜ＤＰもＣＭＰ法で除去され、配線溝ＷＤ２にバリア導体膜ＢＣＦ２と銅膜ＣＦ２を埋め込んだ配線Ｌ２と、ビアホールＶＨにバリア導体膜ＢＣＦ２と銅膜ＣＦ２を埋め込んだプラグ電極ＰＬＧ２を形成することができる（図２のステップＳ２３）。つまり、配線Ｌ２間には、低誘電率の層間絶縁膜ＩＬ２のみが残ることとなり、隣接する配線Ｌ２間の寄生容量を低減することができる。また、ダメージ保護膜ＤＰを設けていたことで、銅膜ＣＦ２およびバリア導体膜ＢＣＦ２をＣＭＰ研磨で除去する際に、配線Ｌ２間の層間絶縁膜ＩＬ２の表面のＣＭＰ研磨ダメージを防止（低減）でき、配線Ｌ２間のリーク電流を低減できる。 Next, as shown in FIG. 18, unnecessary barrier conductor film BCF2 and copper film CF2 formed on damage protection film DP are removed by CMP. At this time, the damage protective film DP is also removed by the CMP method, the wiring L2 in which the barrier conductor film BCF2 and the copper film CF2 are embedded in the wiring groove WD2, and the plug electrode PLG2 in which the barrier conductor film BCF2 and the copper film CF2 are embedded in the via hole VH. Can be formed (step S23 in FIG. 2). That is, only the low dielectric constant interlayer insulating film IL2 remains between the wirings L2, and the parasitic capacitance between the adjacent wirings L2 can be reduced. Further, since the damage protective film DP is provided, the CMP polishing damage on the surface of the interlayer insulating film IL2 between the wirings L2 can be prevented (reduced) when the copper film CF2 and the barrier conductor film BCF2 are removed by CMP polishing. The leakage current between the wirings L2 can be reduced.
さらに、図１のステップＳ１１から図２のステップＳ２３を繰り返し実施することにより、配線Ｌ２の上部に多層配線を形成することができる。 Further, by repeatedly performing step S11 in FIG. 1 to step S23 in FIG. 2, a multilayer wiring can be formed on the wiring L2.
ここで、前述のステップＳ１９のウエハ裏面洗浄３（特に、ＦＰＭ洗浄）が終了した後から、ステップＳ２０のフォトレジスト膜ＰＲ３形成工程前の間、半導体基板１Ｓ（半導体ウエハＷＦ）は、図１９に示すパージ穴ＰＧ１およびＰＧ２を有する密閉型搬送容器ＦＰ内に収納されている。密閉型搬送容器ＦＰは、その内部に、例えば、２４枚の３００ｍｍ径の半導体ウエハを収納できる容器であり開閉扉（開閉窓）を有する。開閉扉を閉めた状態では、密閉型搬送容器ＦＰの内部は気密性が保たれる。
Here, after the wafer back surface cleaning 3 (especially FPM cleaning) in step S19 is completed, and before the photoresist film PR3 formation step in step S20, the
本実施の形態では、密閉型搬送容器ＦＰ内に窒素（Ｎ2）ガスをパージし、密閉型搬送容器ＦＰの内部を所望の雰囲気に保つことが肝要である。つまり、パージ穴ＰＧ１から密閉型搬送容器ＦＰ内に窒素（Ｎ2）ガスを注入し、パージ穴ＰＧ２から排気することにより、密閉型搬送容器ＦＰの内部のアンモニウムイオン（ＮＨ4 +）濃度を１０００μｇ／ｍ3以下に保つ（制御する）ものである。前述したように、半導体基板１Ｓは、密閉型搬送容器ＦＰに収納されて工程間を搬送されるが、特に、言及しない場合、密閉型搬送容器ＦＰ内には、窒素（Ｎ2）ガス等は、パージされていない。
In the present embodiment, it is important to purge nitrogen (N 2 ) gas into the sealed transfer container FP and maintain the inside of the sealed transfer container FP in a desired atmosphere. In other words, nitrogen (N 2 ) gas is injected into the sealed transfer container FP from the purge hole PG1 and exhausted from the purge hole PG2, so that the ammonium ion (NH 4 + ) concentration inside the closed transfer container FP is 1000 μg. / M 3 or less (controlled). As described above, the
次に、密閉型搬送容器ＦＰ内のアンモニウムイオン（ＮＨ4 +）濃度を制御しなかった場合（窒素をパージしなかった場合）の問題点を説明する。 Next, a problem when the ammonium ion (NH 4 + ) concentration in the sealed transfer container FP is not controlled (when nitrogen is not purged) will be described.
前述のように、ステップＳ１９のウエハ裏面洗浄３（特に、ＦＰＭ洗浄）が終了した段階では、半導体基板１Ｓの裏面に形成された窒化シリコン膜の表面の自然酸化膜（酸化膜）は除去され、窒化シリコン膜の表面が露出している。つまり、窒化シリコン膜から絶えずアンモニウムイオン（ＮＨ4 +）が排出されるため、密閉型搬送容器ＦＰ内のアンモニウムイオン（ＮＨ4 +）濃度が上昇する。アンモニウムイオン（ＮＨ4 +）は、半導体基板１Ｓの主面に形成されているビアフィルＰＲ２内に侵入してアミンを形成する。つまり、図１４のビアホールＶＨ内に形成されたビアフィルＰＲ２には大量のアミンが含まれていることとなる。
As described above, when the wafer back surface cleaning 3 (particularly FPM cleaning) in step S19 is completed, the natural oxide film (oxide film) on the surface of the silicon nitride film formed on the back surface of the
次に、図１５を用いて説明したように、ビアホールＶＨ内に形成されたビアフィルＰＲ２上に、ポジ型の化学増幅型レジストを設けて、配線溝ＷＤ２に対応する開口を有するフォトレジスト膜ＰＲ３を形成するが、ビアフィルＰＲ２に含まれるアミンが、化学増幅型レジスト中に拡散、侵入することで、露光領域の脱保護反応が阻害されてしまい、現像処理工程後に、露光領域にもかかわらず、一部の化学増幅型レジストが除去されずに残ってしまう。したがって、フォトレジスト膜ＰＲ３をマスクとして、ダメージ保護膜ＤＰおよび層間絶縁膜ＩＬ２に異方性ドライエッチングを施した際に、図２０に示すように、本来の配線溝ＷＤ２が形成されないという問題がある。さらに、ビアフィルＰＲ２およびフォトレジスト膜ＰＲ３をプラズマアッシング処理で除去した後、配線溝ＷＤ２およびビアホールＶＨ内に配線Ｌ２およびプラグ電極ＰＬＧ２を形成した際に、配線Ｌ２の断線が発生してしまうという問題がある。つまり、半導体基板１Ｓの裏面に形成された窒化シリコン膜に含まれるアンモニウムイオンが原因で、化学増幅型レジストのレジストポイゾニングが発生し、配線Ｌ２が断線するものである。なお、図２０の左部分はフォトレジスト膜ＰＲ３が正常に形成された場合を示しており、右部分はフォトレジスト膜ＰＲ３に解像不良が発生し、正常に形成されなかった場合を示している。
Next, as described with reference to FIG. 15, a positive chemically amplified resist is provided on the via fill PR2 formed in the via hole VH, and a photoresist film PR3 having an opening corresponding to the wiring trench WD2 is formed. Although the amine contained in the via fill PR2 diffuses and penetrates into the chemically amplified resist, the deprotection reaction of the exposed area is inhibited, and after the development processing step, the amine is contained in the exposed area regardless of the exposed area. The part of the chemically amplified resist remains without being removed. Therefore, when the damage protective film DP and the interlayer insulating film IL2 are subjected to anisotropic dry etching using the photoresist film PR3 as a mask, the original wiring trench WD2 is not formed as shown in FIG. . Furthermore, after the via fill PR2 and the photoresist film PR3 are removed by the plasma ashing process, when the wiring L2 and the plug electrode PLG2 are formed in the wiring groove WD2 and the via hole VH, the wiring L2 is disconnected. is there. That is, due to ammonium ions contained in the silicon nitride film formed on the back surface of the
本願発明者は、密閉型搬送容器ＦＰ内のアンモニウムイオン（ＮＨ4 +）濃度と断線の関係を検討して、次の見解を得るに至った。 The inventor of the present application has studied the relationship between the ammonium ion (NH 4 + ) concentration in the sealed transfer container FP and the disconnection, and has obtained the following opinion.
図２１は、配線Ｌ２の断線と密閉型搬送容器ＦＰ内のアンモニウムイオン（ＮＨ4 +）濃度の関係を示す図である。密閉型搬送容器ＦＰ内に半導体ウエハＷＦを１２枚保存した場合と、２４枚保存した場合を比較している。半導体ウエハＷＦは、前述のステップＳ１９のウエハ裏面洗浄３（特に、ＦＰＭ洗浄）が終了した後で、ステップＳ２０のフォトレジスト膜ＰＲ３形成工程前のものであり、密閉型搬送容器ＦＰは、密閉され、窒素（Ｎ2）パージはされていない。 FIG. 21 is a diagram showing the relationship between the disconnection of the wiring L2 and the ammonium ion (NH 4 + ) concentration in the sealed transfer container FP. A comparison is made between the case where 12 semiconductor wafers WF are stored in the sealed transfer container FP and the case where 24 semiconductor wafers are stored. The semiconductor wafer WF is the one after the wafer back surface cleaning 3 (especially FPM cleaning) in step S19 described above and before the photoresist film PR3 forming step in step S20, and the sealed transfer container FP is sealed. Nitrogen (N 2 ) purge is not performed.
密閉型搬送容器ＦＰ内に半導体ウエハＷＦを１２枚保存した場合、アンモニウムイオン（ＮＨ4 +）濃度は、保存開始から上昇し、保存日数が４日あたりで最高の約９００μｇ／ｍ3に達し、その後は、半導体基板１Ｓの主面のビアフィルＰＲ２等に吸収されるため、低下する。そして、１２枚保存の半導体ウエハＷＦには、断線は確認できなかった。
When twelve semiconductor wafers WF are stored in the sealed transfer container FP, the ammonium ion (NH 4 + ) concentration increases from the start of storage and reaches the maximum of about 900 μg / m 3 per four days, After that, it is absorbed by the via fill PR2 and the like on the main surface of the
一方、密閉型搬送容器ＦＰ内に半導体ウエハＷＦを２４枚保存した場合、アンモニウムイオン（ＮＨ4 +）濃度は、保存開始から上昇を続け、保存開始から２日目には２０００μｇ／ｍ3以上となった。そして、保存開始から２日目以降の半導体ウエハＷＦでは、断線が確認された。図２１において、ハッチングを付したアンモニウムイオン（ＮＨ4 +）濃度が１０００μｇ／ｍ3を超える領域で断線の発生が確認されている。 On the other hand, when 24 semiconductor wafers WF are stored in the sealed transfer container FP, the ammonium ion (NH 4 + ) concentration continues to rise from the start of storage, and is 2000 μg / m 3 or more on the second day from the start of storage. became. And the disconnection was confirmed in the semiconductor wafer WF after the 2nd day from a storage start. In FIG. 21, the occurrence of disconnection is confirmed in the region where the concentration of ammonium ions (NH 4 + ) with hatching exceeds 1000 μg / m 3 .
以上の結果から、断線を防止するためには、密閉型搬送容器ＦＰ内のアンモニウムイオン（ＮＨ4 +）濃度を１０００μｇ／ｍ3以下に保つ（制御する）ことが肝要であることが判明した。 From the above results, it was found that in order to prevent disconnection, it is important to maintain (control) the ammonium ion (NH 4 + ) concentration in the sealed transfer container FP at 1000 μg / m 3 or less.
本実施の形態では、ステップＳ１９のウエハ裏面洗浄３（特に、ＦＰＭ洗浄）が終了した後で、ステップＳ２０のフォトレジスト膜ＰＲ３形成工程前の半導体基板１Ｓ（半導体ウエハＷＦ）を、アンモニウムイオン（ＮＨ4 +）濃度が１０００μｇ／ｍ3以下の雰囲気に保存することが肝要である。また、密閉型搬送容器ＦＰには、窒素（Ｎ2）に代えてアルゴン（Ａｒ）などの不活性ガスをパージすることで、密閉型搬送容器ＦＰ内のアンモニウムイオン濃度を制御しても良い。
In the present embodiment, after the wafer back surface cleaning 3 (particularly FPM cleaning) in step S19 is completed, the
本実施の形態によれば、以下の効果を得ることができる。 According to the present embodiment, the following effects can be obtained.
半導体基板１Ｓの裏面にウエハ裏面洗浄３を実施した後、半導体基板１Ｓを密閉型搬送容器ＦＰ内に保存し、密閉型搬送容器ＦＰ内のアンモニウムイオン濃度を１０００μｇ／ｍ3以下に管理（制御）する。これにより、ポジ型化学増幅型レジストからなるフォトレジスト膜ＰＲ３のレジストポイゾニングによって発生する配線Ｌ２の断線を防止することができ、半導体装置の信頼性を向上することができる。
After performing the wafer back surface cleaning 3 on the back surface of the
ウエハ裏面洗浄３に、ＦＰＭ洗浄を実施することができるため、半導体装置の製造工程におけるクロスコンタミネーションを防止（低減）することができ、半導体装置の製造歩留りを向上することができる。 Since FPM cleaning can be performed on the wafer back surface cleaning 3, cross contamination in the manufacturing process of the semiconductor device can be prevented (reduced), and the manufacturing yield of the semiconductor device can be improved.
密閉型搬送容器ＦＰ内のアンモニウムイオン（ＮＨ4 +）濃度を管理（制御）することで、装置トラブル等による仕掛製品の不良を防止することができる。ウエハ裏面洗浄３が完了した半導体基板１Ｓが、密閉型搬送容器ＦＰ内に長期間、保管されたとしても、過度にアンモニウムイオン（ＮＨ4 +）濃度が上昇することがないので、レジストポイゾニングによる配線Ｌ２の断線を懸念する必要はない。
By managing (controlling) the ammonium ion (NH 4 + ) concentration in the sealed transfer container FP, it is possible to prevent in-process products from being defective due to equipment troubles. Even if the
なお、図１３を用いて説明したが、ビアホールＶＨの形成において、化学増幅型レジストからなるフォトレジスト膜ＰＲ１を用いており、フォトレジスト膜ＰＲ１形成前にもウエハ裏面洗浄２を実施しており、半導体基板１Ｓの裏面に形成された窒化シリコン膜の表面は露出している。そして、ウエハ裏面洗浄２からフォトレジスト膜ＰＲ１形成までの間、半導体基板１Ｓは、密閉型搬送容器ＦＰ内に保存されている。しかしながら、フォトレジスト膜ＰＲ１のパターニングの際には、レジストポイゾニングの現象は見受けられない。
Although described with reference to FIG. 13, in the formation of the via hole VH, the photoresist film PR1 made of a chemically amplified resist is used, and the wafer back surface cleaning 2 is performed before the formation of the photoresist film PR1. The surface of the silicon nitride film formed on the back surface of the
このことから、配線溝ＷＤ２形成の際に、ビアホールＶＨ内に埋まっているビアフィルＰＲ２が影響してフォトレジスト膜ＰＲ３のレジストポイゾニングが発生しているものと推測できる。つまり、半導体基板１Ｓの裏面から放出されるアンモニウムイオン（ＮＨ4 +）が、有機膜からなるビアフィルＰＲ２中に侵入して大量のアミンが発生することでフォトレジスト膜ＰＲ３のレジストポイゾニングが発生している。本実施の形態は、フォトレジスト膜ＰＲ３が直接接触するビアフィルＰＲ２（有機膜）が下層に存在する場合に、特に効果的である。
From this, it can be presumed that the resist poisoning of the photoresist film PR3 occurs due to the influence of the via fill PR2 buried in the via hole VH when the wiring trench WD2 is formed. In other words, resist poisoning of the photoresist film PR3 occurs because ammonium ions (NH 4 + ) released from the back surface of the
＜変形例１＞
変形例１は、図２のステップＳ１９のウエハ裏面洗浄３に引き続いて、半導体基板１Ｓの裏面に対して純水を流しながらスクラブ洗浄処理を施すものである。つまり、ステップＳ１９のウエハ裏面洗浄３として、ＳＰＭ洗浄およびＦＰＭ洗浄を順次実施した後に、半導体基板１Ｓの裏面に対して純水スクラブ洗浄を追加し、純水スクラブ洗浄した後に密閉型搬送容器ＦＰに保存するものである。そして、ステップＳ２０のフォトレジスト膜ＰＲ３形成工程を実施するまでの間は、密閉型搬送容器ＦＰ内に保存するが、密閉型搬送容器ＦＰ内のアンモニウムイオン（ＮＨ4 +）濃度の管理は必要ない。つまり、密閉型搬送容器ＦＰ内に窒素（Ｎ2）をパージする必要はない。
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In
前述の通り、ウエハ裏面洗浄３のＦＰＭ洗浄後において、半導体基板１Ｓの裏面の窒化シリコン膜は露出しているが、純水スクラブ洗浄を実施することにより、窒化シリコン膜の表面に薄い酸化シリコン膜を形成することができ、窒化シリコン膜中からアンモニウムイオンが排出されるのを防止（低減）することができる。そのため、半導体基板１Ｓを窒素（Ｎ2）パージせずに密閉型搬送容器ＦＰ内に保存しても、密閉型搬送容器ＦＰ内のアンモニウムイオン（ＮＨ4 +）濃度を１０００μｇ／ｍ3以下に保つことができ、配線Ｌ２の断線を防止することができる。
As described above, after the FPM cleaning of the wafer back surface cleaning 3, the silicon nitride film on the back surface of the
もちろん、純水スクラブ洗浄を実施した半導体基板１Ｓを、窒素（Ｎ2）をパージした密閉型搬送容器ＦＰに保存しても良い。また、純水に代えて、二酸化炭素（ＣＯ2）を混入した純水、オゾン（Ｏ3）水、または、過酸化水素水（Ｈ2Ｏ2）等を用いても同様の効能が得られる。
Of course, the
＜変形例２＞
変形例２は、図２のステップＳ１９のウエハ裏面洗浄３をＳＰＭ洗浄のみとし、ＦＰＭ洗浄を実施しない例である。つまり、ステップＳ１９のウエハ裏面洗浄３として、ＳＰＭ洗浄を順次実施した後に、半導体基板１Ｓを密閉型搬送容器ＦＰに保存するものである。そして、ステップＳ２０のフォトレジスト膜ＰＲ３形成工程を実施するまでの間は、密閉型搬送容器ＦＰ内に保存する。この場合も、密閉型搬送容器ＦＰ内のアンモニウムイオン（ＮＨ4 +）濃度の管理は必要ない。つまり、密閉型搬送容器ＦＰ内に窒素（Ｎ2）をパージする必要はない。
<
ウエハ裏面洗浄３をＳＰＭ洗浄のみとすることで、半導体基板１Ｓの裏面の窒化シリコン膜の表面は、薄い酸化シリコン膜で覆われた状態となっているので、窒化シリコン膜中からアンモニウムイオンが排出されるのを防止（低減）することができる。そのため、半導体基板１Ｓを窒素（Ｎ2）パージせずに密閉型搬送容器ＦＰ内に保存しても、密閉型搬送容器ＦＰ内のアンモニウムイオン（ＮＨ4 +）濃度を１０００μｇ／ｍ3以下に保つことができ、配線Ｌ２の断線を防止することができる。
By using only the SPM cleaning for the wafer back surface cleaning 3, the surface of the silicon nitride film on the back surface of the
もちろん、ＳＰＭ洗浄直後の半導体基板１Ｓを、窒素（Ｎ2）をパージした密閉型搬送容器ＦＰに保存しても良い。
Of course, the
図２２は、本実施の形態（変形例１および２を含む）の効果を示す図面である。図２２の横軸において、（Ａ）はウエハ裏面洗浄３を実施した半導体基板１Ｓを窒素（Ｎ2）パージした密閉型搬送容器ＦＰに保存した例、（Ｂ）はウエハ裏面洗浄３を実施した後に、純水スクラブ洗浄を実施した半導体基板１Ｓを窒素（Ｎ2）パージしない密閉型搬送容器ＦＰに保存した例、（Ｃ）はウエハ裏面洗浄３をＳＰＭ洗浄のみを実施した半導体基板１Ｓを窒素（Ｎ2）パージしない密閉型搬送容器ＦＰに保存した例、そして、（Ｄ）はウエハ裏面洗浄３を実施した半導体基板１Ｓを窒素（Ｎ2）パージしない密閉型搬送容器ＦＰに保存した例（従来技術）である。そして、保存期間は、４．５日として、各々の例について、密閉型搬送容器ＦＰ内のアンモニウムイオン（ＮＨ4 +）濃度を示している。（Ａ）、（Ｂ）および（Ｃ）の例では、アンモニウムイオン（ＮＨ4 +）濃度が１０００μｇ／ｍ3以下となっており、配線Ｌ２の断線は発生せず、（Ｄ）の例についてのみ断線が発生した。
FIG. 22 is a diagram showing the effects of the present embodiment (including the first and second modifications). In the horizontal axis of FIG. 22, (A) shows an example in which the
本実施の形態（変形例１および２を含む）によれば、配線Ｌ２の断線を防止でき、半導体装置の信頼性を向上できることが確認出来た。
According to the present embodiment (including
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
前記実施の形態では、エッチングストッパとして機能する絶縁膜ＩＦの形成時に、半導体基板１Ｓの裏面に窒化シリコン膜が形成される例を用いて説明したが、側壁絶縁膜ＳＷを構成する窒化シリコン膜もＬＰＣＶＤ法で形成されるため、半導体基板１Ｓの主面と裏面とに窒化シリコン膜が同時に形成される。したがって、側壁絶縁膜ＳＷ用の窒化シリコン膜が、半導体基板１Ｓの裏面にも形成される場合もあるが、前記実施の形態と同様にして、配線Ｌ２の断線を防止することができる。
In the above embodiment, the example in which the silicon nitride film is formed on the back surface of the
ＢＣＦ１，ＢＣＦ２ バリア導体膜
ＢＩＦ バリア絶縁膜
ＣＦ１,ＣＦ２ 銅膜
ＣＩＬ コンタクト層間絶縁膜
ＣＮＴ コンタクトホール
ＤＰ ダメージ保護膜
ＦＰ 密閉型搬送容器
ＧＩ ゲート絶縁膜
ＧＮ ゲート電極
ＧＰ ゲート電極
ＩＦ 絶縁膜
ＩＬ１，ＩＬ２ 層間絶縁膜
Ｌ１，Ｌ２ 配線
ＮＨ ｎ型高濃度半導体層
ＮＭ ｎ型低濃度半導体層
ＮＷ ｎ型ウエル層
ＰＧ１，ＰＧ２ パージ穴
ＰＨ ｐ型高濃度半導体層
ＰＬＧ１，ＰＬＧ２ プラグ電極
ＰＭ ｐ型低濃度半導体層
ＰＲ１，ＰＲ３ フォトレジスト膜
ＰＲ２ ビアフィル
ＰＷ ｐ型ウエル層
Ｑｎ ｎ型ＭＩＳＦＥＴ
Ｑｐ ｐ型ＭＩＳＦＥＴ
ＳＣＮ，ＳＣＯ バリア絶縁膜
ＳＩＬ シリサイド層
ＳＴＩ 素子分離膜
ＳＷ 側壁絶縁膜
ＶＨ ビアホール
ＷＦ 半導体ウエハ
ＷＤ１，ＷＤ２ 配線溝
１Ｓ 半導体基板
BCF1, BCF2 Barrier conductor film BIF Barrier insulation film CF1, CF2 Copper film CIL Contact interlayer insulation film CNT Contact hole DP Damage protection film FP Sealed transfer container GI Gate insulation film GN Gate electrode GP Gate electrode IF Insulation film IL1, IL2 Interlayer insulation Film L1, L2 Wiring NH n-type high-concentration semiconductor layer NM n-type low-concentration semiconductor layer NW n-type well layer PG1, PG2 purge hole PH p-type high-concentration semiconductor layer PLG1, PLG2 plug electrode PM p-type low-concentration semiconductor layer PR1, PR3 photoresist film PR2 via fill PW p-type well layer Qn n-type MISFET
Qp p-type MISFET
SCN, SCO Barrier insulating film SIL Silicide layer STI Element isolation film SW Side wall insulating film VH Via hole WF Semiconductor wafer WD1,
Claims (15)
（ｂ）前記半導体基板の主面上に、第１開口を有する第１絶縁膜を形成する工程、
（ｃ）選択的に、前記第１開口内に、ビアフィル膜を形成する工程、
（ｄ）前記半導体基板の裏面を洗浄し、前記第１窒化シリコン膜の表面を露出する工程、
（ｅ）前記第１絶縁膜および前記ビアフィル膜の上に、化学増幅型レジストからなるフォトレジスト膜を形成する工程、
を有し、
前記フォトレジスト膜は、前記第１開口と重なり、前記第１開口よりも大きい第２開口を有し、
前記工程（ｄ）の終了後、前記工程（ｅ）を実施するまでの間、前記半導体基板を、密閉型搬送容器に保存し、前記密閉型搬送容器内のアンモニウムイオン濃度を１０００μｇ／ｍ3以下とする、半導体装置の製造方法。 (A) preparing a semiconductor substrate having a main surface and a back surface, and having a first silicon nitride film on the back surface;
(B) forming a first insulating film having a first opening on the main surface of the semiconductor substrate;
(C) selectively forming a via fill film in the first opening;
(D) cleaning a back surface of the semiconductor substrate to expose a surface of the first silicon nitride film;
(E) forming a photoresist film made of a chemically amplified resist on the first insulating film and the via fill film;
Have
The photoresist film has a second opening that overlaps the first opening and is larger than the first opening;
After completion of the step (d), until the step (e) is carried out, the semiconductor substrate is stored in a sealed transport container, and the ammonium ion concentration in the sealed transport container is 1000 μg / m 3 or less. A method for manufacturing a semiconductor device.
前記密閉型搬送容器は、パージ穴を有し、前記パージ穴から前記密閉型搬送容器内に不活性ガスを注入して、前記アンモニウムイオン濃度を制御する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method for manufacturing a semiconductor device, wherein the sealed transfer container has a purge hole, and an inert gas is injected into the sealed transfer container from the purge hole to control the ammonium ion concentration.
前記工程（ｄ）において、フッ酸と過酸化水素水との混合液で、前記半導体基板の裏面上に形成された前記第１窒化シリコン膜の表面を覆う酸化膜を除去する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step (d), a mixed liquid of hydrofluoric acid and hydrogen peroxide solution is used to remove an oxide film that covers the surface of the first silicon nitride film formed on the back surface of the semiconductor substrate. Method.
前記工程（ｅ）の後に、
（ｆ）前記第１絶縁膜にエッチング処理を施し、前記第１絶縁膜に、前記第２開口に対応する第３開口を形成する工程、
（ｇ）前記第１開口および前記第３開口を埋めるように、前記第１絶縁膜上に金属膜を形成する工程、
（ｈ）前記金属膜にＣＭＰ処理を施し、前記第３開口の周囲の前記金属膜を除去して、前記第１絶縁膜を露出することにより、前記第３開口に配線を、前記第１開口にプラグ電極を形成する工程、
を有する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
After step (e)
(F) etching the first insulating film, and forming a third opening corresponding to the second opening in the first insulating film;
(G) forming a metal film on the first insulating film so as to fill the first opening and the third opening;
(H) CMP is performed on the metal film, the metal film around the third opening is removed, and the first insulating film is exposed, whereby wiring is formed in the third opening. Forming a plug electrode on
A method for manufacturing a semiconductor device, comprising:
前記金属膜は、銅膜からなる、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 4,
The method for manufacturing a semiconductor device, wherein the metal film is made of a copper film.
前記工程（ａ）は、
（ａ１）前記半導体基板の主面に、ゲート電極、ソース領域およびドレイン領域を有するＭＩＳＦＥＴを形成する工程、
（ａ２）前記ＭＩＳＦＥＴを覆うように、ＬＰＣＶＤ法を用いて、前記半導体基板の主面上に第２窒化シリコン膜を形成するとともに、前記半導体基板の裏面上に前記第１窒化シリコン膜を形成する工程、
を有する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The step (a)
(A1) forming a MISFET having a gate electrode, a source region and a drain region on the main surface of the semiconductor substrate;
(A2) A second silicon nitride film is formed on the main surface of the semiconductor substrate and a first silicon nitride film is formed on the back surface of the semiconductor substrate by LPCVD so as to cover the MISFET. Process,
A method for manufacturing a semiconductor device, comprising:
前記工程（ｅ）は、
（ｅ１）前記第１絶縁膜および前記ビアフィル膜を覆うように、前記化学増幅型レジストを塗布する工程、
（ｅ２）前記化学増幅型レジストに、紫外線を照射する露光工程、
（ｅ３）前記露光工程の後、前記化学増幅型レジストに、熱処理をする工程、
（ｅ４）前記熱処理の後、前記化学増幅型レジストに、現像処理をする工程、
を含む、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The step (e)
(E1) applying the chemically amplified resist so as to cover the first insulating film and the via fill film;
(E2) an exposure step of irradiating the chemically amplified resist with ultraviolet rays;
(E3) A step of heat-treating the chemically amplified resist after the exposure step;
(E4) a step of developing the chemically amplified resist after the heat treatment;
A method for manufacturing a semiconductor device, comprising:
（ｂ）前記半導体基板の主面上に、第１開口を有する第１絶縁膜を形成する工程、
（ｃ）選択的に、前記第１開口内に、ビアフィル膜を形成する工程、
（ｄ）前記半導体基板の裏面を洗浄し、前記窒化シリコン膜の表面を露出する工程、
（ｅ）前記工程（ｄ）の後、前記半導体基板の裏面に対して、スクラブ洗浄を施し、前記窒化シリコン膜の表面に酸化膜を形成する工程、
（ｆ）前記第１絶縁膜および前記ビアフィル膜の上に、化学増幅型レジストからなるフォトレジスト膜を形成する工程、
を有し、
前記フォトレジスト膜は、前記第１開口と重なり、前記第１開口よりも大きい第２開口を有し、
前記工程（ｅ）の終了後、前記工程（ｆ）を実施するまでの間、前記半導体基板を密閉型搬送容器に保存する、半導体装置の製造方法。 (A) preparing a semiconductor substrate having a main surface and a back surface and having a silicon nitride film on the back surface;
(B) forming a first insulating film having a first opening on the main surface of the semiconductor substrate;
(C) selectively forming a via fill film in the first opening;
(D) cleaning the back surface of the semiconductor substrate and exposing the surface of the silicon nitride film;
(E) After the step (d), scrub cleaning is performed on the back surface of the semiconductor substrate to form an oxide film on the surface of the silicon nitride film;
(F) forming a photoresist film made of a chemically amplified resist on the first insulating film and the via fill film;
Have
The photoresist film has a second opening that overlaps the first opening and is larger than the first opening;
A method of manufacturing a semiconductor device, wherein the semiconductor substrate is stored in a hermetic transfer container until the step (f) is performed after the step (e) is completed.
前記工程（ｅ）工程では、前記半導体基板の裏面に、純水、二酸化炭素を混入した純水、オゾン水、または、過酸化水素水を流しながら前記スクラブ洗浄をする、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 8.
In the step (e), the scrub cleaning is performed while flowing pure water, pure water mixed with carbon dioxide, ozone water, or hydrogen peroxide water on the back surface of the semiconductor substrate.
前記密閉型搬送容器内のアンモニウムイオン濃度は、１０００μｇ／ｍ3以下である、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 8.
The method for manufacturing a semiconductor device, wherein the concentration of ammonium ions in the sealed transfer container is 1000 μg / m 3 or less.
前記密閉型搬送容器内に、不活性ガスを注入する、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 8.
A method for manufacturing a semiconductor device, comprising injecting an inert gas into the hermetic transfer container.
（ｂ）前記半導体基板の主面上に、第１開口を有する第１絶縁膜を形成する工程、
（ｃ）選択的に、前記第１開口内に、ビアフィル膜を形成する工程、
（ｄ）前記半導体基板の裏面を、硫酸と過酸化水素水の混合液で洗浄する工程、
（ｅ）前記第１絶縁膜および前記ビアフィル膜の上に、化学増幅型レジストからなるフォトレジスト膜を形成する工程、
を有し、
前記フォトレジスト膜は、前記第１開口と重なり、前記第１開口よりも大きい第２開口を有し、
前記洗浄工程によって、前記窒化シリコン膜の表面に酸化膜が形成された状態で、前記半導体基板を密閉型搬送容器に投入し、前記工程（ｅ）を実施するまでの間、前記密閉型搬送容器に保存する、半導体装置の製造方法。 (A) preparing a semiconductor substrate having a main surface and a back surface and having a silicon nitride film on the back surface;
(B) forming a first insulating film having a first opening on the main surface of the semiconductor substrate;
(C) selectively forming a via fill film in the first opening;
(D) cleaning the back surface of the semiconductor substrate with a mixed solution of sulfuric acid and hydrogen peroxide solution;
(E) forming a photoresist film made of a chemically amplified resist on the first insulating film and the via fill film;
Have
The photoresist film has a second opening that overlaps the first opening and is larger than the first opening;
In the state where an oxide film is formed on the surface of the silicon nitride film by the cleaning step, the semiconductor substrate is put into a closed transfer container and the closed transfer container is used until the step (e) is performed. A method for manufacturing a semiconductor device, which is stored in
前記密閉型搬送容器内のアンモニウムイオン濃度は、１０００μｇ／ｍ3以下である、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 12,
The method for manufacturing a semiconductor device, wherein the concentration of ammonium ions in the sealed transfer container is 1000 μg / m 3 or less.
前記密閉型搬送容器内に、不活性ガスを注入する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 12,
A method for manufacturing a semiconductor device, comprising injecting an inert gas into the hermetic transfer container.
前記不活性ガスは、窒素またはアルゴンからなる、半導体装置の製造方法。 15. The method of manufacturing a semiconductor device according to claim 14,
The method for manufacturing a semiconductor device, wherein the inert gas is made of nitrogen or argon.
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20190319 |