JP2016535869A - アレイ基板及び３ｄディスプレイ装置 - Google Patents
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Abstract
本発明は、アレイ基板及び３Ｄディスプレイ装置を提供し、第Ｎ＋１組の走査線における第１走査線（Ｇ（ｎ＋１）１）を第１組の走査線（Ｇ１）における第２走査線（Ｇ１２）に接続して、前記第Ｎ＋１組の走査線における第１走査線（Ｇ（ｎ＋１）１）の垂直スタートパルス出力信号（ＳＴＶ１）を前記第１組の走査線（Ｇ１）における第２走査線（Ｇ１２）の垂直スタートパルス入力信号（ＳＴＶ２）として、アレイ基板における他の第２走査線をオンし、アレイ基板の配線レイアウトを簡略化する。
Description
本発明は、３Ｄ表示技術分野に関し、特にアレイ基板及び３Ｄディスプレイ装置に関する。
３Ｄアプリケーションの絶え間ない普及拡大に伴い、３Ｄ技術に対する要求が増大しつつある。
３Ｄのシャッターガラス（Ｓｈｕｔｔｅｒ Ｇｌａｓｓ）に一般的に用いられる技術は、黒画面挿入バックライトスキャンモード（Ｂｌａｃｋ Ｉｎｓｅｒｔｉｏｎ、ＢＬＵ Ｂｌｉｎｋｉｎｇ Ｍｏｄｅ）である。この３Ｄ技術は、黒画面を挿入するとき、通常、３ＤディスプレイのＴＣＯＮ（タイミングコントローラ）又はＳＤ（変換器）により制御を行い、左目及び右目の信号が切り替わるとき黒画面を挿入することにより実現される。例えば、右目フレームの終了後、１フレームの黒画面を挿入して、左目フレームの走査を行う。
左目及び右目の信号の切り替え時に黒画面を挿入する必要があるため、より高いリフレッシュ頻度が要求される。例えば、通常の充電時間は一般的に１２０Ｈｚであるが、黒画面を挿入する方式では、充電時間（Ｃｈａｒｇｉｎｇ ｔｉｍｅ）は２４０Ｈｚに短縮されて、パネルに充電不足のリスクを与え、さらに輝度ムラ（Ｍｕｒａ）を発生させる。深刻な場合、パネルの表示不良をもたらし、パネルの品質が大きく影響される。
上述の充電不足の問題を解決するために、業界では、デュアルゲート（Ｇａｔｅ Ｄｏｕｂｌｉｎｇ）駆動方式が採用される。この方式は、充電時間を半分にまでは短縮しないが、パネルの解像度を本来の半分に低下させ、画質に影響を与える。ゲート電極線（Ｇａｔｅ ｌｉｎｅ）が更に増加すると、ＳＴＶ（垂直スタートパルス）信号はＴＣＯＮにより出力される必要があるため、実現方式が煩雑であり、コストが高い。
従って、従来技術における上述の技術的問題を解決する必要がある。
本発明は、黒画面挿入バックライトスキャンモードの３Ｄ表示技術が１種の階調画面しか表示できず、高輝度表示のときに画面のぼやけが発生する従来技術における技術的問題を解決するためのアレイ基板及び３Ｄディスプレイ装置を提供する。
上述の技術的問題を解決するために、本発明が構築したアレイ基板は、列方向に沿って延びているデータ線及び行方向に延びているコモン電極線と走査線を含み、前記データ線と前記走査線とは相互に垂直インタリーブし、マトリクス状に配列され、且つ複数の画素セルを形成しており、前記画素セル内には画素電極、第１薄膜トランジスタ及び第２薄膜トランジスタが含まれ、
各行の画素セルは１組の走査線と対応し、前記各組の走査線は、第１走査線と第２走査線を含み、前記第１走査線は、前記第１薄膜トランジスタを介して前記画素電極に接続され、前記第２走査線は、前記第２薄膜トランジスタを介して前記画素電極に接続されており、
第１組の走査線における前記第２走査線の始端は、第Ｎ＋１組の走査線における前記第１走査線の末端に接続されて、前記第Ｎ＋１組の走査線における前記第１走査線の垂直スタートパルス出力信号を前記第１組の走査線における前記第２走査線の垂直スタートパルス入力信号として、前記第１組の走査線における第２走査線をオンする。ここで、Ｎは１以上の自然数である。
各行の画素セルは１組の走査線と対応し、前記各組の走査線は、第１走査線と第２走査線を含み、前記第１走査線は、前記第１薄膜トランジスタを介して前記画素電極に接続され、前記第２走査線は、前記第２薄膜トランジスタを介して前記画素電極に接続されており、
第１組の走査線における前記第２走査線の始端は、第Ｎ＋１組の走査線における前記第１走査線の末端に接続されて、前記第Ｎ＋１組の走査線における前記第１走査線の垂直スタートパルス出力信号を前記第１組の走査線における前記第２走査線の垂直スタートパルス入力信号として、前記第１組の走査線における第２走査線をオンする。ここで、Ｎは１以上の自然数である。
上述の技術的問題を解決するために、本発明が構築した３Ｄディスプレイ装置は、アレイ基板を含み、前記アレイ基板は、列方向に沿って延びているデータ線及び行方向に延びているコモン電極線と走査線を含み、前記データ線と前記走査線とは相互に垂直インタリーブし、マトリクス状に配列され、且つ複数の画素セルを形成しており、前記画素セル内には画素電極、第１薄膜トランジスタ及び第２薄膜トランジスタが含まれ、
各行の画素セルは１組の走査線と対応し、前記各組の走査線は、第１走査線と第２走査線を含み、前記第１走査線は、前記第１薄膜トランジスタを介して前記画素電極に接続され、前記第２走査線は、前記第２薄膜トランジスタを介して前記画素電極に接続されており、
第１組の走査線における前記第２走査線の始端は、第Ｎ＋１組の走査線における前記第１走査線の末端に接続されて、前記第Ｎ＋１組の走査線における前記第１走査線の垂直スタートパルス出力信号を前記第１組の走査線における前記第２走査線の垂直スタートパルス入力信号として、前記第１組の走査線における第２走査線をオンする。ここで、Ｎは１以上の自然数である。
各行の画素セルは１組の走査線と対応し、前記各組の走査線は、第１走査線と第２走査線を含み、前記第１走査線は、前記第１薄膜トランジスタを介して前記画素電極に接続され、前記第２走査線は、前記第２薄膜トランジスタを介して前記画素電極に接続されており、
第１組の走査線における前記第２走査線の始端は、第Ｎ＋１組の走査線における前記第１走査線の末端に接続されて、前記第Ｎ＋１組の走査線における前記第１走査線の垂直スタートパルス出力信号を前記第１組の走査線における前記第２走査線の垂直スタートパルス入力信号として、前記第１組の走査線における第２走査線をオンする。ここで、Ｎは１以上の自然数である。
本発明の実施例は、第Ｎ＋１組の走査線における第１走査線を第１組の走査線における第２走査線に接続するように設置することによって、前記第Ｎ＋１組の走査線における第１走査線の垂直スタートパルス出力信号を前記第１組の走査線における第２走査線の垂直スタートパルス入力信号として、アレイ基板における他の第２走査線をオンする。前記第２走査線に垂直スタートパルス入力信号を入力するための配線を追加する必要がなく、アレイ基板の配線レイアウトが簡略化され、コストが節約される。
以下の各実施例の説明は、添付の図面を参照して、本発明が実施できる特定の実施例を例示する。本発明による方向の用語、例えば「上」、「下」、「前」、「後」、「左」、「右」、「内」、「外」、「側面」などは、単に図面の方向を参照するものである。従って、使用された方向用語は、本発明を説明し且つ理解するためのものであり、本発明を限定するものではない。図面では、構造的に類似の要素は同じ参照番号で示されている。
図１参照する。図１は、本発明におけるアレイ基板の好ましい実施例の効果を示す図である。
前記アレイ基板は、列方向Ａに沿って延びているデータ線Ｄ１、Ｄ２...Ｄｎ、行方向Ｂに沿って延びているコモン電極線Ｃ１、Ｃ２...Ｃｎ及び行方向Ｂに沿って延びている複数の組の走査線Ｇ１、Ｇ２...Ｇｎ（ｎは自然数である）を含み、各組の走査線は第１走査線Ｇｎ１と第２走査線Ｇｎ２を含む。
前記データ線Ｄｎは、対応する前記第１走査線Ｇｎ１、前記第２走査線Ｇｎ２といずれも相互に垂直インタリーブし、マトリクス状に配列され、且つ複数の画素セルＰを形成している。例えば、図２を参照すると、図２においては、前記データ線Ｄ１は、前記第１走査線Ｇ１１、前記第２走査線Ｇ１２といずれも相互に垂直インタリーブし、マトリクス状に配列され、且つ画素セルＰを形成している。例えば、図２を参照すると、図２は１つの画素セルの構造を示し、更なる画素セルの構造は図２と類似であるため、本明細書中では説明を省略する。
図２に示された画素セルを例として、前記画素セルＰは、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、液晶容量ＣＬＣ及び蓄積容量ＣＳＴを含み、画素電極Ｖｐを含むことは勿論である。図２に示された前記画素電極Ｖｐは効果を示す図の一例に過ぎず、具体的な実施において、前記画素電極Ｖｐは前記アレイ基板と平行する層構造である。
前記第１走査線Ｇ１１は、前記第１薄膜トランジスタＴ１を介して前記画素電極Ｖｐに接続され、前記第２走査線Ｇ１２は、前記第２薄膜トランジスタＴ１を介して前記画素電極Ｖｐに接続されている。
具体的には、前記第１薄膜トランジスタＴ１は、ゲート電極Ｔ１１、ソース電極Ｔ１２及びドレイン電極Ｔ１３を含み、前記第１薄膜トランジスタＴ１のゲート電極Ｔ１１は前記第１走査線Ｇ１１に電気的に接続され、前記第１薄膜トランジスタＴ１のソース電極Ｔ１２は前記データ線Ｄ１に電気的に接続され、前記第１薄膜トランジスタＴ１のドレイン電極Ｔ１３は前記画素電極Ｖｐに電気的に接続されている。
同様に、前記第２薄膜トランジスタＴ２は、ゲート電極Ｔ２１、ソース電極Ｔ２２及びドレイン電極Ｔ２３を含み、前記第２薄膜トランジスタＴ２の前記ゲート電極Ｔ２１は前記第２走査線Ｇ１２に電気的に接続され、前記第２薄膜トランジスタＴ２の前記ソース電極Ｔ２２は前記コモン電極線Ｃ１に電気的に接続され、前記第２薄膜トランジスタＴ２の前記ドレイン電極Ｔ２３は前記画素電極Ｖｐに電気的に接続されている。
当然のことながら、図１における他の画素Ｐの接続構造は図２に示されたものと類似するため、本明細書では詳細な説明は省略する。
図３を併せて参照すると、前記アレイ基板はゲート駆動チップ３０及びチップオンフレックス（ＣＯＦ）３１を更に含み、前記データ線Ｄｎ、コモン電極線Ｃｎ及び走査線Ｇｎはいずれも前記チップオンフレックス３１が延びることによって形成され、且つ前記ゲート駆動チップ３０に接続され、前記ゲート駆動チップ３０によって信号が提供される。具体的な実施過程において、前記ゲート駆動チップ３０は、２組のＳＴＶ信号（垂直スタートパルス信号）を送信して第１走査線Ｇｎ１と第２走査線Ｇｎ２をオンする。２組のＳＴＶ信号はそれぞれ第１ＳＴＶ入力信号と第２ＳＴＶ入力信号である。前記第１ＳＴＶ入力信号は、前記第１走査線Ｇｎ１をオンすることに用いられる。例えば、前記第１ＳＴＶ入力信号は、第１走査線Ｇ１１に入力された後、第１走査線Ｇ１１、Ｇ２１......Ｇｎ１を順にオンする。前記第２ＳＴＶ入力信号は、前記第２走査線Ｇｎ２をオンすることに用いられる。例えば、前記第２ＳＴＶ入力信号は、第２走査線Ｇ１２に入力された後、第２走査線Ｇ１２、Ｇ２２......Ｇｎ２を順にオンする。
再び図２に戻って、前記第１ＳＴＶ入力信号が前記第１走査線Ｇ１１をオンした後、前記第１走査線Ｇ１１は第１走査信号を伝送し、前記第１薄膜トランジスタＴ１の前記ゲート電極Ｔ１１をオンする。前記データ線Ｄ１は、前記第１薄膜トランジスタＴ１により前記画素電極Ｖｐに画素電圧を提供し、前記画素電極Ｖｐを充電して、相応の左眼用画素（Ｌｅｆｔ）又は右眼用画素（Ｒｉｇｈｔ）を表示する。充電終了後、前記画素電極Ｖｐは電量保持の状態にある。このとき、第２ＳＴＶ入力信号は前記第２走査線Ｇ１２をオンし、前記第２走査線Ｇ１２は第２走査信号を伝送し、前記第２薄膜トランジスタＴ２のゲート電極Ｔ２１をオンしており、前記コモン電極線Ｃ１は前記第２薄膜トランジスタＴ２により前記画素電極Ｖｐにコモン電圧を提供して、前記画素電極Ｖｐの電圧を前記コモン電圧にプルし、黒画面（Ｂｌａｃｋ）の挿入を実現する。
前記第１走査線は第１走査周期Ｔ１を有し、前記第２走査信号は第２走査周期Ｔ２を有し、前記第２走査周期Ｔ２と前記第１走査周期Ｔ１とは等しいことが好ましい。且つ、前記第２走査線Ｇ１２は前記第１走査信号の１／２ Ｔの時点で前記第２走査信号を伝送し始めることが好ましい。当然のことながら、他の時点で前記第２走査信号を伝送してもよく、すべて本発明の保護範囲内にある。
図３に示すように、本発明の実施例において、第１組の走査線Ｇ１における前記第２走査線Ｇ１２の始端は、第Ｎ＋１組の走査線における第１走査線Ｇ（ｎ＋１）１の末端に接続されている。これにより、前記第１ＳＴＶ入力信号は、前記第Ｎ＋１組の走査線における前記第１走査線Ｇ（ｎ＋１）１を通過した後、第１ＳＴＶ出力信号として、第Ｎ＋２組の走査線における前記第１走査線Ｇ（ｎ＋２）１に進入することの他に、前記第２ＳＴＶ入力信号として第１組の走査線Ｇ１における前記第２走査線Ｇ１２をオンして、さらに、第２走査線Ｇ１２、Ｇ２２......Ｇｎ２を順にオンする。
すなわち、前記第Ｎ＋１組の走査線における前記第１走査線Ｇ（ｎ＋１）１の垂直スタートパルス出力信号は、前記第１組の走査線における前記第２走査線Ｇ１２の垂直スタートパルス入力信号として、前記第１組の走査線における前記第２走査線をオンし、さらに、前記アレイ基板における他の第２走査線をオンする。ここで、Ｎは１以上の自然数である。
より好ましくは、前記第１ＳＴＶ入力信号は、前記第Ｎ＋１組の走査線における前記第１走査線Ｇ（ｎ＋１）１を通過する時、ちょうど１／２ Ｔの時点となり、これにより前記第２ＳＴＶ入力信号は、１／２ Ｔの時点で前記第２走査線Ｇ１２をオンする。
例えば、Ｎが２であるとき、第３組の走査線Ｇ３における前記第１走査線Ｇ３１の末端は、第１組の走査線Ｇ１における前記第２走査線Ｇ１２の始端に接続される。このように、前記第１ＳＴＶ入力信号が第３組の走査線Ｇ３まで動作するとき、即ち、前記第３組の走査線Ｇ３における第１走査線Ｇ３１が走査を完了した後、第４組の走査線Ｇ４における第１走査線Ｇ４１がオンされる上、第１組の走査線における第２走査線Ｇ１２がオンされ、さらに、第２走査線Ｇ２２......Ｇｎ２が順にオンされる。図４は、当該実施例のタイミング効果を示す図である。前記第２走査信号の第２走査周期Ｔ２と前記第１走査線の第１走査周期Ｔ１とは等しいことが好ましい。且つ、前記第２走査線１４は前記第１走査信号の１／２ Ｔの時点で前記第２走査信号を伝送し始めることが好ましい。当然のことながら、他の時点で前記第２走査信号を伝送してもよく、すべて本発明の保護範囲内にある。且つ、前記第１走査周期Ｔ１内はＭ組の走査線を含み、ＮはＭ−１以下であり、これにより第１走査周期Ｔ１内に前記第２走査線Ｇ１２がオンされることを保証する。例えば、前記第１走査周期Ｔ１は４組の走査線を含む場合、第３組の走査線が終了した後、第１ＳＴＶ出力信号は前記第２走査線Ｇ１２に入力される。
本発明の動作原理は、さらに以下のように解釈される。実際に１組のＳＴＶ信号（第１ＳＴＶ入力信号）だけを提供するものを例としてあげる。通常の走査方式はタイミングパルス表示と類似であり、第１走査線Ｇ１１からタイミングに基づいて生成される走査信号は、一定の数の走査線（又は一定の時間後）の間隔を置いて位置する別の第１走査線Ｇｎ１と対応する第１ＳＴＶ出力信号と第１走査線Ｇ１１の第１ＳＴＶ入力信号との間に、一定のタイムスロット差がある。ＷＯＡ配線を調整することで、上述の第１ＳＴＶ出力信号とＳＴＶ１と第２走査線Ｇ１２とを接続すると、第１のＣＯＦで２組のＳＴＶ信号、即ち、第１ＳＴＶ入力信号及び第２ＳＴＶ入力信号を等価的に生成すると見なすことができる。
本発明の実施例では、ＷＯＡ配線を調整することによって、第Ｎ＋１のＣＯＦ（チップオンフレックス）に伝送された第１ＳＴＶ出力信号を、第１のＣＯＦの第２ＳＴＶ入力信号に接続し、第１のＣＯＦにおいて２組のＳＴＶ信号、即ち、第１ＳＴＶ入力信号及び第２ＳＴＶ入力信号が生成する。実現方式が簡潔であるばかりでなく、コストも節約される。
本発明の実施例は、３Ｄディスプレイ装置を更に提供する。前記３Ｄディスプレイ装置は、本発明の実施例によるアレイ基板を含み、当該アレイ基板は詳細に説明されているため、ここでは説明を省略する。
本発明の実施例は、第Ｎ＋１組の走査線における第１走査線を第１組の走査線における第２走査線に接続するように設置することによって、前記第Ｎ＋１組の走査線における第１走査線の垂直スタートパルス出力信号を前記第１組の走査線における第２走査線の垂直スタートパルス入力信号とし、アレイ基板における他の第２走査線をオンする。これによって、前記第２走査線に垂直スタートパルス入力信号を入力するための配線を追加する必要がなく、アレイ基板の配線レイアウトが簡略化され、コストが節約される。
以上により、本発明では好適な実施例を前述の通り開示したが、上述の好適な実施例は本発明を限定するものでなく、当業者であれば、本発明の精神と範囲から逸脱しない限り、多様の変更や修正を加えることができる。従って、本発明の保護範囲は、特許請求の範囲で指定された範囲を基準とする。
Claims (10)
- アレイ基板であって、列方向に沿って延びているデータ線及び行方向に延びているコモン電極線と走査線を含み、前記データ線と前記走査線とは相互に垂直インタリーブし、マトリクス状に配列され、且つ複数の画素セルを形成しており、前記画素セル内には画素電極、第１薄膜トランジスタ及び第２薄膜トランジスタが含まれ、
各行の画素セルは１組の走査線と対応し、前記各組の走査線は、第１走査線と第２走査線を含み、前記第１走査線は、前記第１薄膜トランジスタを介して前記画素電極に接続され、前記第２走査線は、前記第２薄膜トランジスタを介して前記画素電極に接続されており、
第１組の走査線における前記第２走査線の始端は、第Ｎ＋１組の走査線における前記第１走査線の末端に接続されて、前記第Ｎ＋１組の走査線における前記第１走査線の垂直スタートパルス出力信号を前記第１組の走査線における前記第２走査線の垂直スタートパルス入力信号として、前記第１組の走査線における第２走査線をオンし、Ｎは１以上の自然数であり、
前記第１走査線は第１走査周期を有し、前記第１走査周期内はＭ組の走査線を含み、ＮはＭ−１以下であり、且つ前記第２走査線は前記第１走査信号の１／２ Ｔ１の時点から前記第２走査信号を伝送する、ことを特徴とするアレイ基板。 - 各組の走査線における前記第１走査線は、垂直スタートパルス入力信号を受信したとき、第１走査信号を入力して、前記第１薄膜トランジスタをオンすることに用いられており、前記データ線は、前記第１薄膜トランジスタがオンされた後、前記第１薄膜トランジスタにより画素電極電圧を前記画素電極に提供し、前記画素電極を充電することに用いられており、
各組の走査線における前記第２走査線は、垂直スタートパルス入力信号を受信するとき、第２走査信号を伝送して、前記第２薄膜トランジスタをオンすることに用いられており、前記コモン電極線は、前記第２薄膜トランジスタがオンされた後、前記第２薄膜トランジスタによりコモン電圧を前記画素電極に提供して、前記画素電極電圧を前記コモン電圧にプルすることに用いられている、ことを特徴とする請求項１に記載のアレイ基板。 - アレイ基板であって、列方向に沿って延びているデータ線及び行方向に延びているコモン電極線と走査線を含み、前記データ線と前記走査線とは相互に垂直インタリーブし、マトリクス状に配列され、且つ複数の画素セルを形成しており、前記画素セル内には画素電極、第１薄膜トランジスタ及び第２薄膜トランジスタが含まれ、
各行の画素セルは１組の走査線と対応し、前記各組の走査線は、第１走査線と第２走査線を含み、前記第１走査線は、前記第１薄膜トランジスタを介して前記画素電極に接続され、前記第２走査線は、前記第２薄膜トランジスタを介して前記画素電極に接続されており、
第１組の走査線における前記第２走査線の始端は、第Ｎ＋１組の走査線における前記第１走査線の末端に接続されて、前記第Ｎ＋１組の走査線における前記第１走査線の垂直スタートパルス出力信号を前記第１組の走査線における前記第２走査線の垂直スタートパルス入力信号として、前記第１組の走査線における第２走査線をオンし、Ｎは１以上の自然数である、ことを特徴とするアレイ基板。 - 各組の走査線における前記第１走査線は、垂直スタートパルス入力信号を受信したとき、第１走査信号を入力して、前記第１薄膜トランジスタをオンすることに用いられており、前記データ線は、前記第１薄膜トランジスタがオンされた後、前記第１薄膜トランジスタにより画素電極電圧を前記画素電極に提供し、前記画素電極を充電することに用いられており、
各組の走査線における前記第２走査線は、垂直スタートパルス入力信号を受信したとき、第２走査信号を伝送して、前記第２薄膜トランジスタをオンすることに用いられており、前記コモン電極線は、前記第２薄膜トランジスタがオンされた後、前記第２薄膜トランジスタによりコモン電圧を前記画素電極に提供して、前記画素電極電圧を前記コモン電圧にプルすることに用いられている、ことを特徴とする請求項３に記載のアレイ基板。 - 前記第１走査線は第１走査周期を有し、前記第１走査周期内はＭ組の走査線を含み、ＮはＭ−１以下である、ことを特徴とする請求項３に記載のアレイ基板。
- 前記第２走査線は、前記第１走査信号の１／２ Ｔ１に位置するとき、前記第２走査信号を伝送し始める、ことを特徴とする請求項３に記載のアレイ基板。
- ３Ｄディスプレイ装置であって、アレイ基板を含み、前記アレイ基板は、列方向に沿って延びているデータ線及び行方向に延びているコモン電極線と走査線を含み、前記データ線と前記走査線とは相互に垂直インタリーブし、マトリクス状に配列され、且つ複数の画素セルを形成しており、前記画素セル内には画素電極、第１薄膜トランジスタ及び第２薄膜トランジスタが含まれ、
各行の画素セルは１組の走査線と対応し、前記各組の走査線は、第１走査線と第２走査線を含み、前記第１走査線は、前記第１薄膜トランジスタを介して前記画素電極に接続され、前記第２走査線は、前記第２薄膜トランジスタを介して前記画素電極に接続されており、
第１組の走査線における前記第２走査線の始端は、第Ｎ＋１組の走査線における前記第１走査線の末端に接続されて、前記第Ｎ＋１組の走査線における前記第１走査線の垂直スタートパルス出力信号を前記第１組の走査線における前記第２走査線の垂直スタートパルス入力信号として、前記第１組の走査線における第２走査線をオンし、Ｎは１以上の自然数である、ことを特徴とする３Ｄディスプレイ装置。 - 各組の走査線における前記第１走査線は、垂直スタートパルス入力信号を受信したとき、第１走査信号を入力して、前記第１薄膜トランジスタをオンすることに用いられており、前記データ線は、前記第１薄膜トランジスタがオンされた後、前記第１薄膜トランジスタにより画素電極電圧を前記画素電極に提供し、前記画素電極を充電することに用いられており、
各組の走査線における前記第２走査線は、垂直スタートパルス入力信号を受信したとき、第２走査信号を伝送して、前記第２薄膜トランジスタをオンすることに用いられており、前記コモン電極線は、前記第２薄膜トランジスタがオンされた後、前記第２薄膜トランジスタによりコモン電圧を前記画素電極に提供して、前記画素電極電圧を前記コモン電圧にプルすることに用いられている、ことを特徴とする請求項７に記載の３Ｄディスプレイ装置。 - 前記第１走査線は第１走査周期を有し、前記第１走査周期内はＭ組の走査線を含み、ＮはＭ−１以下である、ことを特徴とする請求項７に記載の３Ｄディスプレイ装置。
- 前記第２走査線は、前記第１走査信号の１／２ Ｔ１に位置するとき、前記第２走査信号を伝送し始める、ことを特徴とする請求項７に記載の３Ｄディスプレイ装置。
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