JP2016512656A - デバイス内インターコネクト構造体を形成する方法 - Google Patents
デバイス内インターコネクト構造体を形成する方法 Download PDFInfo
- Publication number
- JP2016512656A JP2016512656A JP2016501881A JP2016501881A JP2016512656A JP 2016512656 A JP2016512656 A JP 2016512656A JP 2016501881 A JP2016501881 A JP 2016501881A JP 2016501881 A JP2016501881 A JP 2016501881A JP 2016512656 A JP2016512656 A JP 2016512656A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- layer
- routing
- vss
- vcc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 118
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 14
- 239000002210 silicon-based material Substances 0.000 claims description 13
- 239000003990 capacitor Substances 0.000 claims description 9
- 238000012546 transfer Methods 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 3
- 238000001953 recrystallisation Methods 0.000 claims description 2
- 238000002425 crystallisation Methods 0.000 claims 2
- 230000008025 crystallization Effects 0.000 claims 2
- 239000007791 liquid phase Substances 0.000 claims 1
- 239000007790 solid phase Substances 0.000 claims 1
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 80
- 238000004891 communication Methods 0.000 description 7
- 230000009977 dual effect Effects 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000012545 processing Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000005549 size reduction Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000003776 cleavage reaction Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000013479 data entry Methods 0.000 description 1
- 238000004100 electronic packaging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 150000003071 polychlorinated biphenyls Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910021426 porous silicon Inorganic materials 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000007017 scission Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Wire Bonding (AREA)
Abstract
Description
Claims (74)
- 構造体を形成する方法であって、
第1の基板において少なくとも1つのルーティング層を形成する段階と、
第2の基板においてデバイス層を形成する段階と、
前記第1の基板を前記第2の基板と結合させる段階とを備え、
前記第1の基板は、前記第2の基板にボンディングされる、方法。 - セルサイズは、約40パーセント低減されることを備える、請求項1に記載の方法。
- 前記ルーティング層は、電力層、接地層および信号ルーティング層のうち少なくとも1つを含み得る、請求項1または2に記載の方法。
- 前記少なくとも1つのルーティング層は、Vcc、Vss、およびI/O供給構造体のうち1つを含む、請求項1〜3のいずれか1項に記載の方法。
- 前記デバイス層は、前記第2の基板において形成され、前記少なくとも1つのルーティング層は、前記第1の基板において形成される、請求項1〜4のいずれか1項に記載の方法。
- 前記第1の基板および前記第2の基板は、転写され、互いにボンディングされる層である、請求項1〜5のいずれか1項に記載の方法。
- 前記第1の基板上に配置された第1のボンディング層および前記第2の基板上に配置された第2のボンディング層は、共に直接ボンディングされる、請求項6に記載の方法。
- 前記第2の基板は、実質的に全ての電力インターコネクトおよびI/O導電性インターコネクトを含み、
VssおよびVccのうち1つは、前記第1の基板に配置された前記少なくとも1つのルーティング層に結合される、請求項1〜7のいずれか1項に記載の方法。 - 前記第2の基板は、実質的に全ての電力バンプおよびI/Oバンプを含み、
VssおよびVccの双方は、前記第1の基板における前記ルーティング層に結合される、請求項1〜8のいずれか1項に記載の方法。 - mimキャップは、前記第1の基板において形成される、請求項9に記載の方法。
- 前記第2の基板は、I/OバンプおよびVccバンプを含み、
Vssは、前記第1の基板における前記少なくとも1つのルーティング層に結合され、
Vssは、接地されたヒートシンクに接触する複数のバンプにより供給される、請求項1〜10のいずれか1項に記載の方法。 - 前記第2の基板は、I/OバンプおよびVssバンプを含み、
Vccは、前記第1の基板に配置された前記少なくとも1つのルーティング層に結合され、
Vccは、接地されたヒートシンクに接触する複数のバンプにより供給される、請求項1〜11のいずれか1項に記載の方法。 - 前記第2の基板は、I/Oバンプを含み、
VccおよびVssは、前記第1の基板に配置された前記少なくとも1つのルーティング層に結合され、
電力は、前記第2の基板上の複数のバンプにより供給される、請求項1〜12のいずれか1項に記載の方法。 - 前記第1の基板は、I/O、VssおよびVccを供給する複数のバンプを含み、
前記第2の基板には、信号は供給されない、請求項1〜13のいずれか1項に記載の方法。 - ヒートシンクは、前記第1の基板に結合される、請求項14に記載の方法。
- 前記第1の基板は、前記第2の基板のルーティングラインよりも広い長距離配線リソース用の少なくとも1つの信号ルーティングラインと、低いRCとを含む、請求項1〜15のいずれか1項に記載の方法。
- 前記第2の基板は、前記第1の基板の厚さよりも小さい厚さを含む、請求項1〜16のいずれか1項に記載の方法。
- 前記第2の基板は、単結晶を含む、請求項1〜17のいずれか1項に記載の方法。
- 前記第2の基板の複数のルーティングラインは、前記第1の基板の複数のルーティングラインよりも細く、
前記第1の基板に配置された前記複数のルーティングラインの厚さは、電力供給を提供する、請求項1〜18のいずれか1項に記載の方法。 - 前記構造体は、デバイスを含み、
パッケージ基板は、前記デバイスに結合される、請求項1〜19のいずれか1項に記載の方法。 - ヒートシンクは、前記第1の基板および前記第2の基板のうち1つに結合される、請求項20に記載の方法。
- パッケージ構造体を形成する方法であって、
第1の基板のデバイス層上に第1のボンディング層を形成する段階と、
第2の基板上に第2のボンディング層を形成する段階と、
前記第1のボンディング層を前記第2のボンディング層とボンディングする段階とを備え、
前記第1の基板は、少なくとも1つのルーティング層を含む、方法。 - 前記第2の基板のドナー部分は、前記第2の基板から劈開される、請求項22に記載の方法。
- 複数の回路素子は、前記第1のボンディング層を前記第2のボンディング層にボンディングした後、前記デバイス層において形成される、請求項22または23に記載の方法。
- 前記第1の基板は、層転写処理を用いることにより、前記第2の基板にボンディングされる、請求項22〜24のいずれか1項に記載の方法。
- 前記第1の基板は、複数の金属ルーティングラインの1つの層のみを含む、請求項22〜25のいずれか1項に記載の方法。
- 前記第1のボンディング層および前記第2のボンディング層は、酸化物、金属、およびシリコン材料のうち1つを含む、請求項22〜26のいずれか1項に記載の方法。
- 第1の基板に配置された少なくとも1つのルーティング層と、
第2の基板に配置されたデバイス層と、
前記第1の基板を前記第2の基板に結合させるボンディング層とを備える、構造体。 - 前記少なくとも1つのルーティング層は、電力層、接地層、および信号ルーティング層のうち少なくとも1つを有し得る、請求項28に記載の構造体。
- 前記少なくとも1つのルーティング層は、前記デバイス層に配置されたVcc、Vss、およびI/Oのうち1つに導電的に結合される、請求項28または29に記載の構造体。
- 前記デバイス層は、前記第1の基板の材料とは異なる基板材料を有する、請求項28〜30のいずれか1項に記載の構造体。
- 前記第1の基板上に配置された第1のボンディング層および前記第2の基板上に配置された第2のボンディング層は、共に直接ボンディングされる、請求項28〜31のいずれか1項に記載の構造体。
- 前記第2の基板は、実質的に全ての電力インターコネクトおよびI/O導電性インターコネクトを含み、
VssおよびVccのうち1つは、前記第1の基板に配置された複数のルーティング層に導電的に結合される、請求項28〜32のいずれか1項に記載の構造体。 - 前記第2の基板は、実質的に全ての電力インターコネクトおよびI/O導電性インターコネクトを含み、
VssおよびVccの双方は、前記第1の基板に配置された複数のルーティング層に導電的に結合される、請求項28〜33のいずれか1項に記載の構造体。 - mimキャップは、前記第1の基板に配置される、請求項34に記載の構造体。
- 前記第2の基板は、I/OおよびVccを含み、
Vssは、前記第1の基板に配置された複数のルーティング層に導電的に結合され、
Vssは、接地されたヒートシンクに接触する複数のバンプにより供給される、請求項28〜35のいずれか1項に記載の構造体。 - 前記第2の基板は、I/OおよびVssを含み、
Vccは、前記第1の基板に配置された複数のルーティング層に導電的に結合され、
Vccは、接地されたヒートシンクに接触する複数のバンプにより供給される、請求項28〜36のいずれか1項に記載の構造体。 - 前記第2の基板は、I/Oを含み、
VccおよびVssは、前記第1の基板に配置された複数のルーティング層に導電的に結合され、
電力は、前記第1の基板上の複数のバンプにより供給される、請求項28〜37のいずれか1項に記載の構造体。 - 前記第1の基板は、I/O、Vss、およびVccを供給することが可能な複数のバンプを含み、
前記第2の基板は、信号ラインを含まない、請求項28〜38のいずれか1項に記載の構造体。 - 前記第2の基板は、ヒートシンクを含む、請求項39に記載の構造体。
- 前記第1の基板は、長距離配線用の少なくとも1つのより広い信号ルーティングラインと、より低いRCとを含む、請求項28〜40のいずれか1項に記載の構造体。
- 前記第2の基板は、前記第1の基板の厚さよりも小さい厚さを有する、請求項28〜41のいずれか1項に記載の構造体。
- 前記第2の基板は、単結晶シリコン基板を有する、請求項28〜42のいずれか1項に記載の構造体。
- 前記第2の基板の複数のルーティングラインは、前記第1の基板の複数のルーティングラインよりも細く、
前記第1の基板に配置された前記複数のルーティングラインは、電力供給を提供することが可能である、請求項28〜43のいずれか1項に記載の構造体。 - 前記構造体は、デバイスを備え、
パッケージ基板は、前記デバイスに結合される、請求項28〜44のいずれか1項に記載の構造体。 - ヒートシンクは、前記第1の基板および前記第2の基板のうち1つに結合される、請求項45に記載の構造体。
- 前記第1の基板は、複数の金属ルーティングラインの1つの層のみを含む、請求項28〜46のいずれか1項に記載の構造体。
- 第1のボンディング層および第2のボンディング層は、酸化物、金属、およびシリコン材料のうち1つを含む、請求項28〜47のいずれか1項に記載の構造体。
- 前記パッケージ基板は、BBULパッケージ基板を含む、請求項45に記載の構造体。
- 前記デバイス層は、CPUダイおよびメモリダイのうち少なくとも1つを更に有する、請求項28〜49のいずれか1項に記載の構造体。
- 前記構造体に通信可能に結合されたバスと、
前記バスに通信可能に結合されたeDRAMとを含むシステムを更に備える、請求項28〜50のいずれか1項に記載の構造体。 - 前記構造体は、3Dモノリシックデバイスを備える、請求項28〜51のいずれか1項に記載の構造体。
- 構造体を形成する方法であって、
基板の第1の部分に複数のインターコネクト構造体を形成する段階と、
基板の第2の部分を形成する段階と、
前記基板の前記第2の部分において複数のデバイスを形成する段階とを備え、
前記第2の部分は、再結晶シリコン材料を含む、方法。 - 前記複数のインターコネクト構造体は、電力層、接地層および信号ルーティング層のうち少なくとも1つを含む、請求項53に記載の方法。
- 前記第2の部分は、固相結晶化処理および液相結晶化処理のうち1つにより形成される、請求項54に記載の方法。
- 基板の第1の部分に配置された複数のインターコネクト構造体と、
基板の第2の部分に配置された複数の回路素子とを備え、
前記第1の部分および前記第2の部分は、中間層により互いに分離される、構造体。 - 前記中間層は、ボンディング層および再結晶シード層のうち1つを含む、請求項56に記載の構造体。
- 前記第1の部分は、非アルファシリコン材料を含み、
前記第2の部分は、アルファシリコン材料を含む、請求項56または57に記載の構造体。 - 前記中間層は、約10nm〜約200nmの厚さを含む、請求項56〜58のいずれか1項に記載の構造体。
- 前記基板は、小型電子ダイの一部を含む、請求項56〜59のいずれか1項に記載の構造体。
- 前記複数の回路素子は、複数のトランジスタ、複数のレジスタ、および複数のコンデンサのうち1つを含む、請求項56〜60のいずれか1項に記載の構造体。
- 前記第1の部分は、前記第2の部分の下に電力ルーティングを含む、請求項56〜61のいずれか1項に記載の構造体。
- 前記第2の部分は、複数のトランジスタ、複数のレジスタ、および複数のコンデンサを含む、請求項56〜62のいずれか1項に記載の構造体。
- 前記第1の部分は、金属の1つの層のみを含む、請求項56〜63のいずれか1項に記載の構造体。
- 前記第1の部分は、複数のルーティング層を含む、請求項56〜64のいずれか1項に記載の構造体。
- 前記第1の部分は、電源層、接地層、およびI/Oルーティング層のうち1つを含む、請求項56〜65のいずれか1項に記載の構造体。
- 前記第1の部分の複数のルーティング層は、前記第2の部分に配置された複数のルーティング層よりも細く、
前記第1の部分に配置された前記複数のルーティング層は、電力供給を提供することが可能である、請求項66に記載の構造体。 - 前記第2の部分は、実質的に全ての電力インターコネクトおよびI/O導電性インターコネクトを含み、
VssおよびVccのうち1つは、前記第1の部分に配置された前記複数のインターコネクト構造体に導電的に接続される、請求項56〜67のいずれか1項に記載の構造体。 - 前記第2の部分は、実質的に全ての電力インターコネクトおよびI/O導電性インターコネクトを含み、
VssおよびVccの双方は、前記第1の部分に配置された前記複数のインターコネクト構造体に導電的に結合される、請求項56〜68のいずれか1項に記載の構造体。 - 前記第2の部分は、I/OおよびVccを含み、
Vssは、前記第1の部分に配置された前記複数のインターコネクト構造体に導電的に結合され、
Vssは、接地されたヒートシンクに接触する複数のバンプにより供給されることが可能である、請求項56〜69のいずれか1項に記載の構造体。 - 前記第2の部分は、I/OおよびVssを含み、
Vccは、前記第1の部分に配置された前記複数のインターコネクト構造体に導電的に結合され、
Vccは、接地されたヒートシンクに接触する複数のバンプにより供給される、請求項56〜70のいずれか1項に記載の構造体。 - 前記第2の部分は、I/Oを含み、
VccおよびVssは、前記第1の部分に配置された前記複数のインターコネクト構造体に導電的に結合され、
電力は、前記第1の部分上の複数のバンプにより供給される、請求項56〜71のいずれか1項に記載の構造体。 - 前記第1の部分は、I/O、Vss、およびVccを供給する複数のバンプを含み、
信号は、前記第2の部分に供給されない、請求項56〜72のいずれか1項に記載の構造体。 - 前記構造体は、デバイスを含み、
パッケージ基板は、前記デバイスに結合される、請求項56〜73のいずれか1項に記載の構造体。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/798,575 US9490201B2 (en) | 2013-03-13 | 2013-03-13 | Methods of forming under device interconnect structures |
US13/798,575 | 2013-03-13 | ||
PCT/US2014/025562 WO2014159980A2 (en) | 2013-03-13 | 2014-03-13 | Methods of forming under device interconnect structures |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016512656A true JP2016512656A (ja) | 2016-04-28 |
JP6541270B2 JP6541270B2 (ja) | 2019-07-10 |
Family
ID=51523821
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016501881A Active JP6541270B2 (ja) | 2013-03-13 | 2014-03-13 | デバイス内インターコネクト構造体を形成する方法および構造体 |
Country Status (8)
Country | Link |
---|---|
US (2) | US9490201B2 (ja) |
JP (1) | JP6541270B2 (ja) |
KR (1) | KR102222829B1 (ja) |
CN (1) | CN105190875B (ja) |
DE (1) | DE112014000546T5 (ja) |
GB (1) | GB2526458B (ja) |
TW (2) | TWI532106B (ja) |
WO (1) | WO2014159980A2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024122643A1 (ja) * | 2022-12-09 | 2024-06-13 | 国立大学法人東京大学 | 半導体装置、その製造方法、放熱膜形成方法及び配線構造体 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11101266B2 (en) * | 2009-10-12 | 2021-08-24 | Monolithic 3D Inc. | 3D device and devices with bonding |
KR102491069B1 (ko) | 2015-12-03 | 2023-01-26 | 삼성전자주식회사 | 반도체 소자 |
US10847452B2 (en) * | 2018-07-05 | 2020-11-24 | Sandisk Technologies Llc | Non-volatile memory with capacitors using metal under signal line or above a device capacitor |
US11670567B2 (en) * | 2020-07-09 | 2023-06-06 | United Microelectronics Corp. | Semiconductor structure and method of wafer bonding |
TWI824597B (zh) * | 2022-07-01 | 2023-12-01 | 宇瞻科技股份有限公司 | 具有雙層電路板之資料儲存裝置 |
US20240055407A1 (en) * | 2022-08-11 | 2024-02-15 | Adeia Semiconductor Bonding Technologies Inc. | Bonded debugging elements for integrated circuits and methods for debugging integrated circuits using same |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08213520A (ja) * | 1995-02-03 | 1996-08-20 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP2003124390A (ja) * | 2001-10-11 | 2003-04-25 | Oki Electric Ind Co Ltd | 半導体装置 |
JP2007115760A (ja) * | 2005-10-18 | 2007-05-10 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US20070207592A1 (en) * | 2006-03-03 | 2007-09-06 | Lu James J | Wafer bonding of damascene-patterned metal/adhesive redistribution layers |
JP2008103387A (ja) * | 2006-10-17 | 2008-05-01 | Murata Mfg Co Ltd | 半導体装置 |
JP2008166705A (ja) * | 2006-12-06 | 2008-07-17 | Denso Corp | 半導体装置およびその製造方法 |
US20080191312A1 (en) * | 2003-06-24 | 2008-08-14 | Oh Choonsik | Semiconductor circuit |
US20080277778A1 (en) * | 2007-05-10 | 2008-11-13 | Furman Bruce K | Layer Transfer Process and Functionally Enhanced Integrated Circuits Products Thereby |
JP2012004560A (ja) * | 2010-06-18 | 2012-01-05 | Palo Alto Research Center Inc | 熱の抽出及び遮蔽のための埋込み式熱伝導層 |
JP2012009602A (ja) * | 2010-06-24 | 2012-01-12 | Nec Corp | 集積回路素子内蔵基板及び該集積回路素子内蔵基板に内蔵される集積回路素子 |
US20120105144A1 (en) * | 2010-10-28 | 2012-05-03 | International Business Machines Corporation | Optimized Semiconductor Packaging in a Three-Dimensional Stack |
JP2013033786A (ja) * | 2011-08-01 | 2013-02-14 | Sony Corp | 半導体装置および半導体装置の製造方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5444602A (en) * | 1994-02-25 | 1995-08-22 | Intel Corporation | An electronic package that has a die coupled to a lead frame by a dielectric tape and a heat sink that providees both an electrical and a thermal path between the die and teh lead frame |
US8779597B2 (en) * | 2004-06-21 | 2014-07-15 | Sang-Yun Lee | Semiconductor device with base support structure |
US7186625B2 (en) | 2004-05-27 | 2007-03-06 | International Business Machines Corporation | High density MIMCAP with a unit repeatable structure |
US7378331B2 (en) | 2004-12-29 | 2008-05-27 | Intel Corporation | Methods of vertically stacking wafers using porous silicon |
FR2898430B1 (fr) * | 2006-03-13 | 2008-06-06 | Soitec Silicon On Insulator | Procede de realisation d'une structure comprenant au moins une couche mince en materiau amorphe obtenue par epitaxie sur un substrat support et structure obtenue suivant ledit procede |
US7897428B2 (en) * | 2008-06-03 | 2011-03-01 | International Business Machines Corporation | Three-dimensional integrated circuits and techniques for fabrication thereof |
FR2934925B1 (fr) * | 2008-08-06 | 2011-02-25 | Soitec Silicon On Insulator | Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage. |
US8193555B2 (en) | 2009-02-11 | 2012-06-05 | Megica Corporation | Image and light sensor chip packages |
TWI451474B (zh) * | 2009-12-14 | 2014-09-01 | Tien Hsi Lee | 一種製作可轉移性晶體薄膜的方法 |
US8445320B2 (en) | 2010-05-20 | 2013-05-21 | International Business Machines Corporation | Graphene channel-based devices and methods for fabrication thereof |
TWI509713B (zh) * | 2011-03-31 | 2015-11-21 | Soitec Silicon On Insulator | 形成結合的半導體結構之方法及用該方法所形成之半導體結構 |
JP5729100B2 (ja) * | 2011-04-11 | 2015-06-03 | ソニー株式会社 | 半導体装置の製造方法、半導体装置、電子機器 |
FR2978603B1 (fr) * | 2011-07-28 | 2013-08-23 | Soitec Silicon On Insulator | Procede de transfert d'une couche semi-conductrice monocristalline sur un substrat support |
-
2013
- 2013-03-13 US US13/798,575 patent/US9490201B2/en not_active Expired - Fee Related
-
2014
- 2014-03-13 JP JP2016501881A patent/JP6541270B2/ja active Active
- 2014-03-13 TW TW103109088A patent/TWI532106B/zh active
- 2014-03-13 WO PCT/US2014/025562 patent/WO2014159980A2/en active Application Filing
- 2014-03-13 KR KR1020157021665A patent/KR102222829B1/ko active IP Right Grant
- 2014-03-13 CN CN201480008705.6A patent/CN105190875B/zh not_active Expired - Fee Related
- 2014-03-13 TW TW105104934A patent/TW201635397A/zh unknown
- 2014-03-13 GB GB1513906.6A patent/GB2526458B/en active Active
- 2014-03-13 DE DE112014000546.0T patent/DE112014000546T5/de active Pending
-
2016
- 2016-10-04 US US15/285,454 patent/US9721898B2/en active Active
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08213520A (ja) * | 1995-02-03 | 1996-08-20 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP2003124390A (ja) * | 2001-10-11 | 2003-04-25 | Oki Electric Ind Co Ltd | 半導体装置 |
US20080191312A1 (en) * | 2003-06-24 | 2008-08-14 | Oh Choonsik | Semiconductor circuit |
JP2007115760A (ja) * | 2005-10-18 | 2007-05-10 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US20070207592A1 (en) * | 2006-03-03 | 2007-09-06 | Lu James J | Wafer bonding of damascene-patterned metal/adhesive redistribution layers |
JP2008103387A (ja) * | 2006-10-17 | 2008-05-01 | Murata Mfg Co Ltd | 半導体装置 |
JP2008166705A (ja) * | 2006-12-06 | 2008-07-17 | Denso Corp | 半導体装置およびその製造方法 |
US20080277778A1 (en) * | 2007-05-10 | 2008-11-13 | Furman Bruce K | Layer Transfer Process and Functionally Enhanced Integrated Circuits Products Thereby |
JP2012004560A (ja) * | 2010-06-18 | 2012-01-05 | Palo Alto Research Center Inc | 熱の抽出及び遮蔽のための埋込み式熱伝導層 |
JP2012009602A (ja) * | 2010-06-24 | 2012-01-12 | Nec Corp | 集積回路素子内蔵基板及び該集積回路素子内蔵基板に内蔵される集積回路素子 |
US20120105144A1 (en) * | 2010-10-28 | 2012-05-03 | International Business Machines Corporation | Optimized Semiconductor Packaging in a Three-Dimensional Stack |
JP2013033786A (ja) * | 2011-08-01 | 2013-02-14 | Sony Corp | 半導体装置および半導体装置の製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024122643A1 (ja) * | 2022-12-09 | 2024-06-13 | 国立大学法人東京大学 | 半導体装置、その製造方法、放熱膜形成方法及び配線構造体 |
Also Published As
Publication number | Publication date |
---|---|
TWI532106B (zh) | 2016-05-01 |
GB201513906D0 (en) | 2015-09-23 |
US9490201B2 (en) | 2016-11-08 |
TW201507036A (zh) | 2015-02-16 |
WO2014159980A2 (en) | 2014-10-02 |
US9721898B2 (en) | 2017-08-01 |
WO2014159980A3 (en) | 2014-12-04 |
TW201635397A (zh) | 2016-10-01 |
KR20150127581A (ko) | 2015-11-17 |
GB2526458A (en) | 2015-11-25 |
CN105190875A (zh) | 2015-12-23 |
DE112014000546T5 (de) | 2015-12-17 |
US20140264739A1 (en) | 2014-09-18 |
KR102222829B1 (ko) | 2021-03-05 |
US20170025355A1 (en) | 2017-01-26 |
GB2526458B (en) | 2018-10-17 |
JP6541270B2 (ja) | 2019-07-10 |
CN105190875B (zh) | 2019-12-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9721898B2 (en) | Methods of forming under device interconnect structures | |
US9818751B2 (en) | Methods of forming buried vertical capacitors and structures formed thereby | |
TWI785544B (zh) | 包含在晶粒的設備、形成包含背側或底側敷金屬之積體電路晶粒的方法及包括封裝基板的系統 | |
TWI502717B (zh) | 在具有埋入晶粒之無凸塊式增層基板上使用貫矽導孔的晶粒堆疊及其形成方法 | |
US11444067B2 (en) | Stacked interposer structures, microelectronic device assemblies including same, and methods of fabrication, and related electronic systems | |
TWI543926B (zh) | 形成與裝置基板耦合的埋入式微機電結構之方法及藉此形成之結構 | |
US20140176368A1 (en) | Package structures including discrete antennas assembled on a device | |
US9704796B1 (en) | Integrated device comprising a capacitor that includes multiple pins and at least one pin that traverses a plate of the capacitor | |
US11476241B2 (en) | Interposer, microelectronic device assembly including same and methods of fabrication | |
TWI706437B (zh) | 形成電阻器結構之方法 | |
CN103620766A (zh) | 用于无芯基板的原位建立针栅阵列及其制造方法 | |
TW202316618A (zh) | 包括基板和多電容整合被動裝置的封裝 | |
WO2019066870A1 (en) | CAGE OF FARADAY COMPRISING INTERCONNECTION HOLES CROSSING THE SILICON | |
US20120306094A1 (en) | Signal routing using through-substrate vias |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180206 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180507 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20181023 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190123 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190514 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190610 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6541270 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |