JP2016225911A - 表示制御装置及び撮像装置 - Google Patents

Abstract

【課題】フィルタ処理によって生成された画像の記録を回避することと、ハードウェア規模の増加の抑制とを両立する。
【解決手段】複数のイメージデータ処理部はイメージデータを取得し、同期信号に同期してイメージデータを出力し、同期信号生成部は同期信号を生成し、同期信号を複数のイメージデータ処理部のうち一部のイメージデータ処理部に他のイメージデータ処理部よりも所定のオフセット時間だけ早く出力し、遅延調整部は一部のイメージデータ処理部からのイメージデータをライン毎に遅延させるラインメモリを備え、フィルタ処理部は遅延調整部からのイメージデータについてフィルタ処理を行ってフィルタ処理データを生成し、表示画像生成部はフィルタ処理データと他のイメージデータ処理部からのイメージデータとを重畳して表示画像データを生成し、オフセット時間は、フィルタ処理データの生成に係る遅延時間を相殺する時間である。
【選択図】図２

Description

本発明は、表示制御装置及び撮像装置に関する。

デジタルカメラなどの画像を撮像する撮像装置には、撮像した画像を示す画像データについて種々の画像処理を行い、画像処理によって得られた表示画像データを示す表示画像を、ディスプレイなどの表示装置に表示させる撮像装置がある。例えば、図７に示す例では、画像処理部９４０は、撮像部９２０（図９）からの画像データに基づいて用途に応じてリサイズした動画像データ、表示画像データ１及び表示画像データ２を生成しメモリに記憶する。動画圧縮部９５０は、メモリから読み出した表示画像データ１について動画圧縮処理を行って得られた圧縮画像データをメモリに記憶する。表示制御部９７０−１、９７０−２は、表示画像データ１、２をそれぞれ表示装置２０−１、２０−２に出力する。

多量のデータが並列にメモリに読み書きされると、メモリと各構成要素とを接続するＤＭＡバス（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ ＢＵＳ、図示せず）の帯域の確保が困難になるために遅延や輻輳が発生する場合がある。そのような場合には、例えば、４Ｋ２Ｋサイズ（水平方向３８４０画素×垂直方向２１６０画素）の動画の記録中に、表示画像を表示装置２０−１に表示させる場合がある。画像処理部９４０が生成した動画像データと表示画像データ１を個々にメモリに読み書きすると、ＤＭＡバスを介して伝送されるＤＭＡバス転送データが増加するためである。ＤＭＡ転送データを削減するため、例えば、図８に示すように画像処理部９４０は表示画像データ１を生成せずに、表示制御部９７０−１はメモリから読み込んだ動画像データを表示装置２０−１に出力する。

一方、近年ではエッジピーキング機能を備えるデジタルカメラが普及している。エッジピーキングとは、画像データにハイパスフィルタ（ＨＰＦ：Ｈｉｇｈ−ｐａｓｓ Ｆｉｌｔｅｒ）を通過させて検出したエッジ領域に、所定のエッジ強調色を当該画像データが示す画像に重畳する画像処理を意味する。エッジピーキングにより得られたエッジ画像を表示装置に表示させることにより、撮像された画像のうちフォーカスが合っていると推定される位置がユーザに通知される。

例えば、特許文献１に記載の撮像装置は、入力映像信号からピーキング信号を生成するピーキング信号生成部と、ピーキング信号による輪郭補正を行う対象領域の指定を受け付ける操作部と、指定された領域に対応する位置情報を記載したエリアゲート信号を生成する制御部を備える。当該撮像装置は、エリアゲート信号に基づいて、指定された対象領域に、ピーキング信号が加算された映像信号を出力するマスク処理部を備える。

特開２００９−２３１９１８号公報

しかしながら、図８に例示するように、エッジピーキング処理の実行によって得られた表示画像データは、圧縮、記録に用いる動画像データとしても用いられる。図９に示すように、表示制御部９７０−１、９７０−２への表示画像データが示す表示画像のみならず、動画圧縮部９５０に出力される動画像データが示す画像にもエッジ画像が重畳されてしまう。他方、図１０に例示するように表示制御部９７０−１、９７０−２からエッジ画像を重畳した表示画像データを出力するためには、個々の表示制御部９７０−１、９７０−２が、いずれもエッジピーキング処理を実行するエッジピーキング処理回路と、生成したエッジ画像と重畳するタイミングを調整するための動画像データを記憶するラインメモリを要する。そのため、ハードウェア規模が増加し、表示制御部９７０−１、９７０−２の消費電力が従来のデジタルカメラよりも増加してしまう。

本発明は、上記の課題に基づいてなされたものであり、フィルタ処理によって生成された画像の記録を回避することと、ハードウェア規模の増加の抑制とを両立することができる表示制御装置及び撮像装置を提供することを目的としている。

上記の課題を解決するため、本発明の一態様は、イメージデータを取得し、同期信号に同期して前記イメージデータを出力する複数のイメージデータ処理部と、同期信号を生成し、前記同期信号を前記複数のイメージデータ処理部のうち一部のイメージデータ処理部に他のイメージデータ処理部よりも所定のオフセット時間だけ早く出力する同期信号生成部と、前記一部のイメージデータ処理部からのイメージデータをライン毎に遅延させる遅延調整部と、前記遅延調整部からのイメージデータについてフィルタ処理を行ってフィルタ処理データを生成するフィルタ処理部と、前記フィルタ処理データと前記他のイメージデータ処理部からのイメージデータとを重畳して表示画像データを生成する表示画像生成部とを備え、前記オフセット時間は、前記フィルタ処理データの生成に係る遅延時間を相殺する時間である表示制御装置である。

また、本発明の他の態様は、上述の表示制御装置であって、前記フィルタ処理部は、前記フィルタ処理として、所定のタップ数のフィルタ係数と、それぞれ対応する遅延時間で遅延した前記遅延調整部からのイメージデータとの積和演算を行い、前記オフセット時間は、前記タップ数とライン周期に応じた時間である。

また、本発明の他の態様は、上述の表示制御装置であって、前記同期信号生成部は、前記フィルタ処理の要否に応じて、前記同期信号を前記一部のイメージデータ処理部に所定のオフセット時間だけ早く出力するか否かを制御する。

また、本発明の他の態様は、上述の表示制御装置であって、前記イメージデータは、複数の部分イメージデータを含み、前記一部のイメージデータ処理部は、前記複数の部分イメージデータそれぞれの同期信号に同期して当該部分イメージデータを出力し、前記同期信号生成部は、生成した同期信号を前記一部の部分イメージデータの同期信号として前記他の部分イメージデータの同期信号よりも所定のオフセット時間だけ早く、前記一部のイメージデータ処理部に出力し、前記遅延調整部は、前記一部のイメージデータ処理部からの一部の部分イメージデータをライン毎に遅延させ、前記フィルタ処理部は、前記遅延調整部からの一部の部分イメージデータについてフィルタ処理を行って前記フィルタ処理データを生成し、前記表示画像生成部は、前記一部のイメージデータ処理部からの他の部分イメージデータをさらに重畳して表示画像データを生成する。

また、本発明の他の態様は、上述の表示制御装置であって、前記同期信号はフレーム毎に垂直同期信号を含み、前記オフセット時間が前記垂直同期信号を有する垂直帰線期間を超えない範囲である。

また、本発明の他の態様は、上述の表示制御装置を備えた撮像装置である。

本発明によれば、処理によって生成された画像の記録の回避とハードウェア規模の増加の抑制とを両立することができる。また、本発明によれば、消費電力の増加を抑制することができる。

第１の実施形態に係る撮像システムの構成を示す概略ブロック図である。 第１の実施形態に係る表示制御部の全体の構成を示す概略ブロック図である。 第１の実施形態に係る表示制御部の一部の構成を示す概略ブロック図である。 出力データの一例を示すタイミングチャートである。 出力データの他の例を示すタイミングチャートである。 第２の実施形態に係る表示制御部の構成を示す概略ブロック図である。 従来の撮像システムにおける処理の流れの一例を示す概念図である。 従来の撮像システムにおける処理の流れの他の例を示す概念図である。 従来の撮像システムの各構成要素からの出力データの一例を示す概念図である。 従来の撮像システムの各構成要素からの出力データの他の例を示す概念図である。

＜第１の実施形態＞
次に、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の第１の実施形態に係る撮像システム１の構成を示した概略ブロック図である。撮像システム１は、撮像装置１０及び２個の表示装置２０−１、２０−２を含んで構成される。撮像装置１０は、イメージセンサ１１０、撮像部１２０、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１３０、画像処理部１４０、動画圧縮部１５０、ＤＭＡコントローラ１６０、２個の表示制御部１７０−１、１７０−２及び制御部１８０を含んで構成される。

イメージセンサ１１０は、レンズ（図示せず）によって撮像面に結像された被写体の光学像を撮像する撮像素子である。イメージセンサ１１０には、２次元の撮像面には複数の受光素子（画素）が配置され、さらにべイヤー配列（Ｂａｙｅｒ Ａｒｒａｎｇｅｍｅｎｔ）を有するカラーフィルタが貼付される。個々の受光素子は、光電変換により到来した光を電気信号である画素信号に変換し、変換した画素信号を撮像部１２０に出力する。イメージセンサ１１０は、例えば、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ；電荷結合素子）イメージセンサ、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；相補型金属酸化膜半導体）イメージセンサ、などである。

撮像部１２０は、制御部１８０からの撮像開始信号の取得に応じ、フォーカシング（ｆｏｃｕｓｉｎｇ、焦点調節）と露光を開始する。撮像部１２０は、フォーカシングにより被写体の光学像の少なくとも一部がイメージセンサ１１０の撮像面上に結像する位置にレンズの位置を調節する。撮像部１２０は、露光により、撮像素子１１１から入力されたアナログの画素信号を所定時間（例えば、１／３０秒）毎にサンプリングし、サンプリングした画素信号についてアナログ・デジタル（Ａ／Ｄ：Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ）変換を行って撮像画像データを生成する。この時点で生成される撮像画像データは、各フレームのべイヤー画像を示すデータである。撮像部１２０は、生成した撮像画像データをＳＤＲＡＭ１３０に記憶する。

ＳＤＲＡＭ１３０は、撮像装置１０が備える構成要素が実行する処理に用いる各種のデータ、それらの処理により生成された各種のデータを記憶する記憶部である。ＳＤＲＡＭ１３０は、ＤＭＡバス１９０を介して撮像装置１０の他の構成要素（例えば、表示制御部１７０−１）が行う処理と同期して各種のデータの記憶及び読み出しを行うことができる記憶媒体を含んで構成される。

画像処理部１４０は、ＳＤＲＡＭ１３０に新たに記憶された撮像画像データを読み出し、読み出した撮像画像データについて所定の画像処理を行う。所定の画像処理には、例えば、γ補正、ＹＣ変換、歪補正、ノイズ除去などの処理が含まれる。γ補正は、画素毎の信号値の変化に対する輝度の変化が一定となるように画素毎の信号値を補正する処理である。ＹＣ変換は、γ補正により生成された撮像画像データについて輝度画像データ（Ｙ画像データ）と色差画像データ（Ｃ画像データ）を生成する処理である。色差画像データは、Ｃｂ（色差：青）画像を示すＣｂ画像データとＣｂ（色差：青）画像を示すＣｂ画像データを含む。なお、以下の説明では、特に断らない限り画像処理部１４０が生成した各種の画像データを総称してイメージデータと呼ぶ。歪補正は、ＹＣ変換によって生成されたイメージデータについて、光学系等によって生じた歪による画素毎の座標のずれを補正する処理である。ノイズ除去は、歪補正を行ったイメージデータについて信号値に重畳されたノイズ成分を除去又は抑圧する処理である。

画像処理部１４０は、所定の画像処理を行って生成されたイメージデータが示す画像を用途毎に独立に所定の大きさにリサイズし、それぞれの用途のイメージデータを生成する。生成されるイメージデータには、動画圧縮部１５０における動画圧縮の対象となり、表示制御部１７０−１に出力されるイメージデータ１と、表示制御部１７０−２から出力されるイメージデータ３が含まれる。画像処理部１４０は、生成したイメージデータ１、３をＳＤＲＡＭ１３０に記憶する。なお、イメージデータ１は、表示制御部１７０−１から並行して読み取られることがある。並行して読み取られた複数の系統のイメージデータ１を、イメージデータ２、等と呼ぶことにより区別することがある。

動画圧縮部１５０は、ＳＤＲＡＭ１３０に記憶されたイメージデータ１を読み出し、読み出したイメージデータ１について所定の動画圧縮方式を用いて動画圧縮処理を行い、圧縮画像データを生成する。所定の動画圧縮方式は、例えば、ＩＳＯ／ＩＥＣ ２３００８−２ ＨＥＶＣ（Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ Ｖｉｄｅｏ Ｃｏｄｉｎｇ）で規格化された方式である。動画圧縮部１５０は、生成した圧縮画像データをＳＤＲＡＭ１３０に記憶する。

ＤＭＡコントローラ１６０は、ＤＭＡバス１９０に接続された構成要素間でのデータの入出力を制御する。例えば、表示制御部１７０−１からＤＭＡリクエスト信号が入力されるとき、ＤＭＡコントローラ１６０は、ＤＭＡリクエスト信号の受理を示すＤＭＡリクエスト受理信号を要求元の表示制御部１７０−１に出力する。次に、ＤＭＡコントローラ１６０は、ＤＭＡリクエスト信号で指定されたデータがＳＤＲＡＭ１３０から読み出し可能であるか否かを判定する。ＤＭＡリクエスト信号では、データの種類、データ量などの情報が指定される。ＤＭＡコントローラ１６０は、読み出し可能であると判定するとき、読み出し可能であることを示すＤＭＡイネーブル信号を要求元の表示制御部１７０−１に出力する。そして、ＤＭＡコントローラ１６０は、ＤＭＡリクエスト信号で指定された種類のデータを指定された情報量だけＳＤＲＡＭ１３０から読み出す。ＤＭＡコントローラ１６０は、読み出したデータを含むＤＭＡ転送データ１を生成し、生成したＤＭＡ転送データ１を要求元の表示制御部１７０−１に出力する。

表示制御部１７０−１は、同期信号を生成し、生成した同期信号と同期してＳＤＲＡＭ１３０から新たに記憶されたイメージデータ１と、これと同一のイメージデータ２を読み出す。表示制御部１７０−１は、読み出したイメージデータ２について所定のフィルタ処理を行ってフィルタ処理データを生成する。表示制御部１７０−１は、例えば、所定のフィルタ処理としてエッジピーキング処理を行い、フィルタ処理データとしてエッジ画像を示すエッジ画像データを生成する。表示制御部１７０−１は、イメージデータ１が示す画像とフィルタ処理データが示す画像とを同期して重畳し、重畳した表示画像１を示す表示画像データ１を生成する。表示制御部１７０−１は、生成した表示画像データ１を表示装置２０−１に出力する。

表示制御部１７０−２は、ＳＤＲＡＭ１３０から新たに記憶されたイメージデータ３を読み出す。表示制御部１７０−２は、読み出したイメージデータ３を表示画像データ２として表示装置２０−２に出力する。
表示制御部１７０−１、１７０−２は、例えば、データ出力インタフェースである。表示制御部１７０−１の構成については、後述する。

制御部１８０は、撮像装置１０の構成要素の動作を制御する。制御部１８０は、ユーザの操作入力に応じて指示された機能に係る処理の開始、終了、各構成要素の処理に用いるパラメータの設定、処理のタイミングの制御、などを行う。制御部１８０による制御の具体例については、制御対象の構成要素の説明において述べる。

ＤＭＡバス１９０は、撮像部１２０、ＳＤＲＡＭ１３０、画像処理部１４０、動画圧縮部１５０、表示制御部１７０−１、１７０−２及び制御部１８０を接続し、これらの構成要素間で各種のデータを入出力する。各種のデータの入出力は、ＤＭＡコントローラ１６０により制御される。

表示装置２０−１、２０−２は、それぞれ表示制御部１７０−１、１７０−２から入力された表示画像データ１、２が示す表示画像１、２を表示する。表示装置２０−１、２０−２は、それぞれ各種の画像データに基づく画像を表示するディスプレイ装置などの表示デバイスを備える電子機器である。表示装置２０−１は、例えば、テレビジョン受信装置（ＴＶ）である。表示装置２０−２は、例えば、デジタルカメラ９０内蔵のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）液晶ディスプレイもしくは電子ビューファインダ（ＥＶＦ：Ｅｌｅｃｔｒｏｎｉｃ Ｖｉｅｗ Ｆｉｎｄｅｒ）である。

（表示制御部の構成）
次に、表示制御部１７０−１の構成について説明する。
図２は、本実施形態に係る表示制御部１７０−１の全体の構成を示す概略ブロック図である。表示制御部１７０−１は、同期信号生成部１７１、２個のイメージデータ処理部１７２、１７３、遅延調整部１７４、フィルタ処理部１７５及び表示画像生成部１７６を含んで構成される。

同期信号生成部１７１は、表示制御部１７０−１の動作タイミングの基準を示す同期信号を生成する。生成された同期信号は、イメージデータ処理部１７２、１７３がそれぞれイメージデータ１、２を読み出すためのタイミングの基準として用いられる。同期信号には、垂直同期信号ＶＤと水平同期信号ＨＤが含まれる。垂直同期信号ＶＤは、動画像を構成する各フレームの画像の先頭に挿入される信号である。水平同期信号ＨＤは、各フレームの画像を構成する各ラインの先頭に挿入される信号である。従って、垂直同期信号ＶＤ、水平同期信号ＨＤは、それぞれフレーム周期、ライン周期で設定される。同期信号生成部１７１は、生成した同期信号をそれぞれ同期信号１、２としてイメージデータ処理部１７２、１７３に出力する。同期信号１の出力タイミングは、同期信号２の出力タイミングよりも所定のオフセット時間だけ早い時刻である。所定のオフセット時間は、フィルタ処理部１７５がイメージデータ１に基づくフィルタ処理データ１（後述）の生成に係る遅延時間を相殺する時間である。

イメージデータ処理部１７２は、同期信号生成部１７１からの同期信号１と同期してＳＤＲＡＭ１３０からイメージデータ１を逐次に読み出し、読み出したイメージデータ１を遅延調整部１７４に出力する。また、イメージデータ処理部１７２は、同期信号１と同期してイメージデータ１が利用可能であることを示すイメージデータイネーブル信号１を生成し、遅延調整部１７４に出力する。イメージデータ処理部１７２は、ＦＩＦＯライト（Ｆｉｒｓｔ−ｉｎ Ｆｉｒｓｔ−ｏｕｔ ｗｒｉｔｅ）制御部１７２１、ＦＩＦＯリード（ＦＩＦＯ ｒｅａｄ）制御部１７２２、ＦＩＦＯバッファ１７２３、データ配列変換部１７２４及びデータイネーブル生成部１７２５を含んで構成される。

ＦＩＦＯライト制御部１７２１は、同期信号生成部１７１からの同期信号１に同期してＳＤＲＡＭ１３０からのイメージデータ１の読み出しと、ＦＩＦＯバッファ１７２３への書き込み（記録）を制御する。具体的には、ＦＩＦＯライト制御部１７２１は、次の処理Ｓ０１−Ｓ０８を繰り返す。（Ｓ０１）ＦＩＦＯライト制御部１７２１は、同期信号１から各フレームの先頭を示す垂直同期信号ＶＤを検出するか否かを判定する。ＦＩＦＯライト制御部１７２１は、垂直同期信号ＶＤを検出するときＳ０２の処理に進み、垂直同期信号ＶＤを検出しないときＳ０１の処理を繰り返す。（Ｓ０２）ＦＩＦＯライト制御部１７２１は、まだ読み取られていないイメージデータ１を指示するＤＭＡリクエスト信号１を生成し、生成したＤＭＡリクエスト信号１をＤＭＡコントローラ１６０に出力する。ＤＭＡリクエスト信号１が指示するデータ量は、１ラインに相当するデータ量よりも少ないデータ量、例えば、所定の個数の画素毎の信号値を表すデータ量である。（Ｓ０３）ＦＩＦＯライト制御部１７２１は、その応答としてＤＭＡコントローラ１６０からＤＭＡリクエスト受理信号が入力されるとき、ＦＩＦＯバッファ１７２３に記憶されているデータのデータ量を検出する。（Ｓ０４）ＦＩＦＯライト制御部１７２１は、検出したデータ量が、ＤＭＡコントローラ１６０からのイメージデータ１が記憶されることによりＦＩＦＯバッファ１７２３に記憶可能な容量の上限である充満状態（フル状態）に達するか否かを判定する。（Ｓ０５）ＦＩＦＯライト制御部１７２１は、ＤＭＡコントローラ１６０からＤＭＡデータイネーブル信号１が入力されるとき、ＦＩＦＯバッファ１７２３に対して、その先頭の記憶領域にＤＭＡコントローラ１６０からのイメージデータ１（ＤＭＡ転送データ１）を記憶させる。（Ｓ０６）ＦＩＦＯライト制御部１７２１は、フル状態に達していないと判定するとき、Ｓ０２−Ｓ０５の処理を繰り返す。（Ｓ０７）フル状態に達すると判定するとき、Ｓ０２−Ｓ０５の処理を停止し、Ｓ０８の処理に進む。（Ｓ０８）ＦＩＦＯリード制御部１７２２からイメージデータ１の読み出しを示すデータ読出信号が入力されるとき、ＦＩＦＯライト制御部１７２１はＳ０２の処理に戻る。

ＦＩＦＯリード制御部１７２２は、同期信号生成部１７１からの同期信号１に同期してＦＩＦＯバッファ１７２３に記憶されたイメージデータ１の読み出しを制御する。具体的には、ＦＩＦＯリード制御部１７２２は、次の処理Ｓ１１−Ｓ１３を繰り返す。（Ｓ１１）ＦＩＦＯリード制御部１７２２は、同期信号１から各ラインの先頭を示す水平同期信号ＨＤを検出するか否かを判定する。ＦＩＦＯリード制御部１７２２が、水平同期信号ＨＤを検出すると判定するときＳ１２の処理に進み、水平同期信号ＨＤを検出しないと判定するときＳ１１の処理を繰り返す（待ち受け）。（Ｓ１２）ＦＩＦＯリード制御部１７２２は、ＦＩＦＯバッファ１７２３に最初に記憶されたイメージデータ１をデータ配列変換部１７２４に出力させる。ＦＩＦＯリード制御部１７２２が一度に出力させるイメージデータ１のデータ量は、１ラインに相当するデータ量又はそのデータ量よりも少ないデータ量である。（Ｓ１３）ＦＩＦＯリード制御部１７２２は、イメージデータ１を読み出したことを示すデータ読出信号を生成し、ＦＩＦＯバッファ１７２３に出力し、その後、Ｓ１１の処理に進む。

ＦＩＦＯバッファ１７２３は、入力されたデータを一時的に記憶し、記憶したデータのうち、入力された時刻が早いデータほど優先して出力する記憶媒体である。ＦＩＦＯバッファ１７２３は、ＦＩＦＯライト制御部１７２１からの制御に応じて入力されるＤＭＡコントローラ１６０からのイメージデータ１を順次記憶し、ＦＩＦＯリード制御部１７２２からのデータ読出信号の入力に応じて記憶したイメージデータ１をデータ配列変換部１７２４に順次出力する。ＦＩＦＯバッファ１７２３は、出力したイメージデータ１を消去し、新たなイメージデータ１の記憶領域を確保する。

データ配列変換部１７２４は、ＦＩＦＯバッファ１７２３から入力されたイメージデータ１を形成する画素毎の信号値のデータ配列を、表示画像に配置される画素の順序（ラスタスキャン順）に応じたデータ配列に変換する。データ配列変換部１７２４は、データ配列を変換したイメージデータ１をライン毎に遅延調整部１７４に出力する。

データイネーブル生成部１７２５は、同期信号生成部１７１からの同期信号１に同期して、データ配列変換部１７２４から出力されるイメージデータ１が利用可能であることを示すデータイネーブル信号１を生成する。具体的には、データイネーブル生成部１７２５は、次の処理Ｓ２１、Ｓ２２を繰り返す。（Ｓ２１）データイネーブル生成部１７２５は、同期信号１から各ラインの先頭を示す水平同期信号ＨＤを検出するか否かを判定する。ＦＩＦＯリード制御部１７２２が、水平同期信号ＨＤを検出するときＳ２２の処理に進み、水平同期信号ＨＤを検出しないときＳ２１の処理を繰り返す（待ち受け）。（Ｓ２２）データイネーブル生成部１７２５は、データ配列変換部１７２４がデータ配列を変換して得られたライン毎のイメージデータ１を生成したデータイネーブル信号１を遅延調整部１７４に出力する。その後、データイネーブル生成部１７２５は、Ｓ２１の処理に戻る。

イメージデータ処理部１７３は、同期信号生成部１７１からの同期信号２と同期してＳＤＲＡＭ１３０からイメージデータ１と同一のイメージデータ２を逐次に読み出し、遅延調整部１７４に出力する。イメージデータ処理部１７３は、同期信号２と同期してイメージデータ２が利用可能であることを示すイメージデータイネーブル信号２を生成し、表示画像生成部１７６に出力する。イメージデータ処理部１７３は、ＦＩＦＯライト制御部１７３１、ＦＩＦＯリード制御部１７３２、ＦＩＦＯバッファ１７３３、データ配列変換部１７３４及びデータイネーブル生成部１７３５を含んで構成される。ＦＩＦＯライト制御部１７３１、ＦＩＦＯリード制御部１７３２、ＦＩＦＯバッファ１７３３、データ配列変換部１７３４及びデータイネーブル生成部１７３５の構成は、ＦＩＦＯライト制御部１７２１、ＦＩＦＯリード制御部１７２２、ＦＩＦＯバッファ１７２３、データ配列変換部１７２４及びデータイネーブル生成部１７２５の構成とそれぞれ同様である。

遅延調整部１７４には、イメージデータ処理部１７２からイメージデータイネーブル信号１とイメージデータ１が入力される。遅延調整部１７４は、イメージデータイネーブル信号１と同期してイメージデータ１の遅延をライン単位で遅延させ、２Ｎ＋１（Ｎは、１以上の自然数）ライン分のイメージデータ１を生成する。遅延調整部１７４は、２Ｎ＋１ライン分のイメージデータ１をフィルタ処理部１７５に出力する。２Ｎ＋１個の遅延時間には、遅延時間０（遅延なし）も含まれる。

フィルタ処理部１７５には、イメージデータ処理部１７２からイメージデータイネーブル信号１と、遅延調整部１７４から２Ｎ＋１個の遅延時間のイメージデータ１が入力される。フィルタ処理部１７５は、イメージデータイネーブル信号１と同期して、２Ｎ＋１ライン分のイメージデータ１についてライン単位でフィルタ処理を行い、フィルタ処理データ１を生成する。フィルタ処理部１７５は、生成したフィルタ処理データ１を表示画像生成部１７６に出力する。フィルタ処理部１７５によるフィルタ処理については、後述する。

表示画像生成部１７６には、フィルタ処理部１７５からイメージデータイネーブル信号１とフィルタ処理データ１が、イメージデータ処理部１７３からイメージデータイネーブル信号２とイメージデータ２が入力される。表示画像生成部１７６は、イメージデータイネーブル信号１、２と同期して、フィルタ処理データ１が示す画像とイメージデータ２が示す画像とを重畳し、重畳した画像を示す表示画像データ１を生成する。表示画像生成部１７６は、生成した表示画像データ１を表示装置２０−１に出力する。

（フィルタ処理、重畳）
次に、フィルタ処理部１７５におけるフィルタ処理と、表示画像生成部１７６における重畳処理について説明する。
図３は、本実施形態に係る表示制御部１７０−１の一部の構成を示す概略ブロック図である。図３において、同期信号生成部１７１、イメージデータ処理部１７２、１７３及びイメージデータイネーブル信号１、２の図示が省略されている。なお、以下の説明ではフィルタ処理部１７５が行うフィルタ処理が、１次元の５タップ（Ｎ＝２）のフィルタ係数を用いた積和演算を含むエッジピーキング処理である場合を例にする。

遅延調整部１７４は、４個のラインメモリ１７４１−１〜１７４１−４を含んで構成される。ラインメモリ１７４１−１〜１７４１−４は、それぞれイメージデータ１をライン毎に記憶する記憶媒体である。上述したように遅延調整部１７４には、イメージデータイネーブル信号１が、ライン毎に入力される。イメージデータイネーブル信号１の入力が検出されるとき、ラインメモリ１７４１−１〜１７４１−４は、それぞれに記憶されたイメージデータ１をフィルタ処理部１７５に出力する。その後、ラインメモリ１７４１−１〜１７４１−３は、それぞれに記憶したイメージデータ１をラインメモリ１７４１−２〜１７４１−４に移行する。ラインメモリ１７４１−１は、イメージデータ処理部１７２から新たに入力されたイメージデータ１を記憶する。この新たに入力されたイメージデータ１は、さらにフィルタ処理部１７５に出力される。従って、遅延調整部１７４は、ライン単位で遅延したイメージデータ１として、０〜４ライン周期遅延したイメージデータ１をそれぞれフィルタ処理部１７５に出力する。

フィルタ処理部１７５は、フィルタ演算部１７５１、２個のセレクタ１７５２、１７５３を含んで構成される。イメージデータ処理部１７２からイメージデータイネーブル信号１の入力が検出されるとき、フィルタ演算部１７５１には、遅延調整部１７４からライン単位で遅延したイメージデータ１が入力される。セレクタ１７５２には、遅延していないイメージデータ１と２ライン遅延したイメージデータ１が入力される。

フィルタ演算部１７５１には、制御部１８０（図１）からフィルタ処理を行うか否かを示す値を有するフィルタ処理有効フラグが設定される。フィルタ処理有効フラグの値が１であることは、フィルタ処理を行うことを示し、その値が０であることは、フィルタ処理を行わないことを示す。値が１であるフィルタ処理有効フラグが設定される場合、フィルタ演算部１７５１は、ライン単位で遅延したイメージデータ１について制御部１８０により設定されたライン毎のフィルタ係数を用いた積和演算を行う。

フィルタ演算部１７５１は、設定された５個のフィルタ係数を、０〜４ライン周期遅延したイメージデータ１が示す画素毎の信号値にそれぞれ乗算し、乗算により得られた画素毎の乗算値について画素毎にライン間の総和をとる５タップフィルタとして機能する。フィルタ演算部１７５１は、設定されたフィルタ係数により、所定の周波数よりも空間周波数が高い高域成分を、より空間周波数が低い低域成分よりも多く通過させるハイパスフィルタとして作用する。高域成分を表すデータとして、イメージデータ１よりも２ライン周期の遅延時間をもって遅延したデータが得られる。２ライン周期の遅延時間は、０〜４ライン周期の遅延の中央値である。フィルタ演算部１７５１は、総和をとることにより得られた画素毎の信号値が所定の信号値の閾値よりも大きいか否かを示すデータ置換フラグを生成する。データ置換フラグが示す値は、信号値がその閾値よりも大きい画素について１であり、それ以外の画素について０である。即ち、データ置換フラグが示す値が１である画素からなる領域は、イメージデータ１において高域成分が主であるエッジの領域を示す。フィルタ演算部１７５１は、生成したデータ置換フラグをセレクタ１７５３に出力する。
なお、フィルタ処理有効フラグの値が０である場合には、フィルタ演算部１７５１は、フィルタ処理を行わない。その場合には、データ置換フラグは生成されない。

セレクタ１７５２は、制御部１８０から入力されるフィルタ処理有効フラグが示す値が０、１である場合、遅延していないイメージデータ１、２ライン周期遅延したイメージデータ１を選択する。この２ライン周期の遅延は、上述したフィルタ処理による遅延時間に相当する。セレクタ１７５２は、選択したイメージデータ１をセレクタ１７５３に出力する。従って、フィルタ処理を行わない場合には、ラインメモリ１７４１−１〜１７４１−４を経由せず遅延していないイメージデータ１が選択されるので、ラインメモリ１７４１−１〜１７４１−４への電力の供給を停止して不要な電力消費を抑えることができる。

セレクタ１７５３は、セレクタ１７５２から入力されたイメージデータ１が示す画素毎の信号値のうち、フィルタ演算部１７５１から入力されたデータ置換フラグが示す値が１である画素を選択する。セレクタ１７５３は、選択した画素の信号値を、制御部１８０から入力される所定のイメージデータ置換色（例えば、橙色）を与える信号値に置換する。従って、選択されない画素については信号値が維持される。セレクタ１７５３は、置換した画素毎の信号値と、それ以外の画素毎の信号値を示すフィルタ処理データ１を表示画像生成部１７６に出力する。

表示画像生成部１７６には、イメージデータイネーブル信号１、２（図２）が、ライン毎に入力される。イメージデータイネーブル信号１の入力が検出されるとき、表示画像生成部１７６には、フィルタ処理部１７５からフィルタ処理データ１が入力され、イメージデータイネーブル信号２の入力が検出されるとき、イメージデータ処理部１７３（図２）からイメージデータ２が入力される。表示画像生成部１７６は、イメージデータ２についてフィルタ処理データ１に基づく重畳処理を行って表示画像データ１を生成する。ここで、表示画像生成部１７６は、イメージデータ２が示す信号値とフィルタ処理データ１が示す信号値とが等しいか否かを画素毎に判定する。表示画像生成部１７６は、異なると判定した画素のイメージデータ２が示す信号値を、フィルタ処理データ１が示すその画素の信号値に置き換える。表示画像生成部１７６は、置き換えた信号値を示す表示画像データ１を表示装置２０−１に出力する。

（データのタイミング）
次に、表示制御部１７０−１の各構成要素からの出力データのタイミングについて図４、５を用いて説明する。図４、５ともに同期信号生成部１７１が、同期信号１、２として垂直同期信号ＶＤならびに水平同期信号ＨＤを出力する場合を例にする。図４は、同期信号１、２を同時に出力する場合を例にし、図５は同期信号１を同期信号２よりも２ライン早く出力する場合を例にする。但し、図５には同期信号１が表れていない。図４、５の第１行に示す垂直同期信号ＶＤは、各フレームの先頭をその他の区間における所定の電圧（高電圧値（Ｈ）に相当）よりも低い低電圧値（Ｌ）で表す信号である。第２行に示す水平同期信号ＨＤは、各ラインの先頭を低電圧値（Ｌ）で表し、それ以外の部分を高電圧値（Ｈ）で表す信号である。垂直同期信号ＶＤは、垂直帰線期間Ｔ３内に配置される。垂直帰線期間Ｔ３は、イメージデータ１の各フレームの先頭において画素毎の信号値を示すデータが含まれない期間であり、垂直ブランキング期間とも呼ばれる。垂直帰線期間Ｔ３は、その前後に互いに異なるフレームに属する画素毎の信号値が含まれる期間で挟まれる。図４、５に示す例では、ＤＭＡ転送データ１、２、イメージデータ１、２、ラインメモリ１７４１−１〜１７４１−４は、それぞれ有意な信号値を示すデータの部分が高電圧値（Ｈ）で表され、それ以外の部分が低電圧値（Ｌ）で表されている。

図４、５の区間Ｔ１は、フレームの先頭において開始される。区間Ｔ１は、ＤＭＡ転送データ１の高電圧値（Ｈ）が繰り返される区間である。この繰り返しは、ＦＩＦＯバッファ１７２３がフル状態に達するまでＦＩＦＯライト制御部１７２１がＳ０２−Ｓ０５の処理を先行して繰り返すことを示す。

時刻Ｔ０の直後に開始される区間Ｔ２において、ＦＩＦＯバッファ１７２３からデータ配列変換部１７２４を介してイメージデータ処理部１７２から１ライン目のイメージデータ１が出力される。このとき、ＦＩＦＯバッファ１７２３には空き領域が生じる。ＦＩＦＯライト制御部１７２１は、ＦＩＦＯバッファ１７２３がフル状態に達するまで、Ｓ０２−Ｓ０５の処理を繰り返す。そして、次のラインの区間では、１ライン目のイメージデータ１が遅延調整部１７４のラインメモリ１７４１−１から出力され、２ライン目のイメージデータ１がイメージデータ処理部１７２から出力される。ＦＩＦＯライト制御部１７２１は、ＦＩＦＯバッファ１７２３がフル状態に達するまで、Ｓ０２−Ｓ０５の処理を繰り返す。一連の処理がさらに３ライン繰り返された時点では、遅延調整部１７４からは、１〜５ライン目のイメージデータ１が出力される。

他方、図４に示す例では、イメージデータ処理部１７２がイメージデータ１を出力するタイミングと同期して、イメージデータ処理部１７３はイメージデータ２を出力する。表示画像生成部１７６は、イメージデータ処理部１７３からのイメージデータ２と、イメージデータ２よりも２ライン周期遅延したイメージデータ１に基づくフィルタ処理データ１とを重畳する。例えば、区間Ｔ４において、遅延調整部１７４のラインメモリ１７４１−２から出力される３ライン目のイメージデータ１に基づくフィルタ処理データ１と、イメージデータ処理部１７３から５ライン目のイメージデータ２が出力される。表示制御部１７０−１がイメージデータ処理部１７３にイメージデータ２のタイミング調整用のラインメモリを備えることも考えられるが、電力消費量が増加してしまう。

そこで、本実施形態では、同期信号生成部１７１は、イメージデータ処理部１７２にイメージデータ処理部１７３よりも所定のオフセット時間として２ライン周期に相当する時間だけ先行して同期信号１を出力する。そのため、時刻Ｔ０よりも２ライン周期先行した時刻Ｔ０’においてイメージデータ処理部１７２は、イメージデータ１の出力を開始する。よって、タイミング調整用のラインメモリを別途備えずに、イメージデータ処理部１７３からのイメージデータ２と、イメージデータ１に基づくフィルタ処理データ１とを重畳するタイミングを合わせることができる。例えば、区間Ｔ４において、遅延調整部１７４のラインメモリ１７４１−２から５ライン目のフィルタ処理データ１と、イメージデータ処理部１７３から５ライン目のイメージデータ２が出力される。また、同期信号１に含まれた垂直同期信号ＶＤは、２ライン周期先行してもイメージデータ２に画素毎の信号値が配置されていない垂直帰線期間Ｔ３内に含まれるので、イメージデータ処理部１７２、１７３は、共通のフレームの画像を示すイメージデータ１、２を処理することができる。

なお、上述した例では、Ｎ＝２である場合を例にしたが、これには限られない。Ｎは、１以上の自然数であれば、１でもよいし、３以上であってもよい。但し、Ｎを与えるオフセット時間は、好ましくは、同期信号１の垂直同期信号ＶＤが、同期信号２の垂直帰線期間Ｔ３を超えないことを要する。同期信号１の垂直同期信号ＶＤが同期信号２の垂直帰線期間Ｔ３内であることにより、イメージデータ処理部１７２、１７３間において処理対象のイメージデータ１、２のフレームを共通にし、異なるフレーム間での処理を回避することができる。

以上、説明したように、本実施形態に係る撮像装置１０の表示制御部１７０−１は、イメージデータ１、２を取得し、同期信号１、２に同期してイメージデータ１、２をそれぞれ出力する複数のイメージデータ処理部１７２、１７３を備える。また、表示制御部１７０−１は、同期信号１、２を生成し、生成した同期信号１をイメージデータ処理部１７２に同期信号２の出力先であるイメージデータ処理部１７３よりも所定のオフセット時間だけ早く出力する同期信号生成部１７１を備える。また、表示制御部１７０−１は、イメージデータ処理部１７２からのイメージデータ１をライン毎に遅延させる。また、表示制御部１７０−１は、遅延調整部１７４からのイメージデータ１についてフィルタ処理を行ってフィルタ処理データ１を生成するフィルタ処理部１７５を備える。また、表示制御部１７０−１は、フィルタ処理データ１とイメージデータ処理部１７３からのイメージデータ２とを重畳して表示画像データ１を生成する表示画像生成部１７６を備える。また、オフセット時間は、イメージデータ１からフィルタ処理データ１の生成に係る遅延時間を相殺する時間である。

この構成により、イメージデータ２のタイミング調整用のラインメモリを備えずに、イメージデータ２とフィルタ処理データ１とをタイミングを合わせて重畳することができる。そのため、フィルタ処理によって生成されたフィルタ処理データ１を記録することを回避することとハードウェア規模の増加の抑制を両立することができる。また、表示制御部１７０−１は、イメージデータ２のタイミング調整用のラインメモリを省略することで消費電力を低減することができる。

また、表示制御部１７０−１において、フィルタ処理部１７５は、フィルタ処理として、所定のタップ数（２Ｎ＋１個）のフィルタ係数と、それぞれ対応する遅延時間で遅延したイメージデータ１との積和演算を行う。また、オフセット時間は、ライン周期のタップ数に対応するＮ倍に相当する時間である。
この構成により、ライン単位の積和演算によって生じるライン周期のＮ倍の遅延と、オフセット時間とが相殺される。そのため、イメージデータ２のタイミング調整用のラインメモリを備えずに、イメージデータ２と積和演算により得られたフィルタ処理データ１とをタイミングを合わせて重畳することができる。

また、表示制御部１７０−１において、同期信号生成部１７１は、フィルタ処理部１７５におけるフィルタ処理の要否に応じて、生成した同期信号をイメージデータ処理部１７２にイメージデータ処理部１７３よりも所定のオフセット時間だけ早く出力するか否かを制御する。
この構成により、イメージデータ２のタイミング調整用のラインメモリを備えずに、イメージデータ２と、フィルタ処理の要否に関わらずフィルタ処理部１７５から取得されるイメージデータ１もしくはフィルタ処理データ１とタイミングを合わせることができる。フィルタ処理を行わない場合に、遅延調整部１７４を構成するラインメモリの動作を停止することで消費電力を低減することができる。

また、同期信号生成部１７１が生成する同期信号１、２はフレーム毎に垂直同期信号ＶＤを有し、同期信号１の出力タイミングを与えるオフセット時間は、同期信号１の垂直同期信号ＶＤがイメージデータ２において垂直同期信号ＶＤが含まれ画素毎の信号値を有しない区間である垂直帰線期間を超えない。
この構成により、処理対象のイメージデータ処理部１７２、１７３間においてイメージデータ１、２間で処理対象のフレームを共通化し、フレームが異なるイメージデータ１、２間の処理を避けることができる。

＜第２の実施形態＞
次に、本実施形態の第２の実施形態について説明する。第１の実施形態と同一の構成については、同一の符号を付してその説明を援用する。
本実施形態に係る撮像装置１０Ａ(図示せず)は、撮像装置１０において表示制御部１７０−１に代えて表示制御部１７０Ａ−１を備える。

図６は、本実施形態に係る表示制御部１７０Ａ−１の構成を示す概略ブロック図である。
表示制御部１７０Ａ−１は、イメージデータ処理部１７２Ａ、１７３、遅延調整部１７４、フィルタ処理部１７５及び表示画像生成部１７６を含んで構成される。
イメージデータ処理部１７２Ａは、ＦＩＦＯライト制御部１７２１、１７２１Ａ、ＦＩＦＯリード制御部１７２２、１７２２Ａ、ＦＩＦＯバッファ１７２３、１７２３Ａ、データ配列変換部１７２４、１７２４Ａ及びデータイネーブル生成部１７２５、１７２５Ａを含んで構成される。
また、イメージデータ１を構成する２つの色情報データ１１、１２が、それぞれＳＲＤＡＭ１３の異なる記憶領域に記憶される場合を例にする。イメージデータ１は、例えば、ＹＣ４２０面順次データであり、色情報データ１１、１２は、Ｃｂ画像データ、Ｃｒ画像データである。

そして、同期信号生成部１７１は、生成した同期信号を同期信号１１としてＦＩＦＯライト制御部１７２１、ＦＩＦＯリード制御部１７２２及びデータイネーブル生成部１７２５に出力する。また、同期信号生成部１７１は、生成した同期信号を同期信号１２としてＦＩＦＯライト制御部１７２１Ａ、ＦＩＦＯリード制御部１７２２Ａ及びデータイネーブル生成部１７２５Ａに出力する。同期信号生成部１７１が同期信号１１を出力するタイミングは、同期信号１２、２を出力するタイミングよりも所定のオフセット時間だけ早い時刻である。

ＦＩＦＯライト制御部１７２１、ＦＩＦＯリード制御部１７２２、ＦＩＦＯバッファ１７２３、データ配列変換部１７２４、及びデータイネーブル生成部１７２５は、それぞれＦＩＦＯライト制御部１７２１Ａ、ＦＩＦＯリード制御部１７２２Ａ、ＦＩＦＯバッファ１７２３Ａ、データ配列変換部１７２４Ａ及びデータイネーブル生成部１７２５Ａと同様な構成を有する。但し、ＦＩＦＯライト制御部１７２１、１７２１Ａ、１７３１は、それぞれ色情報データ１１を指示するＤＭＡリクエスト信号１１、色情報データ１２を指示するＤＭＡリクエスト信号１２、イメージデータ２を指示するＤＭＡリクエスト信号２をＤＭＡコントローラ１６０（図１）に出力する。

ＦＩＦＯライト制御部１７２１には、その応答として、それぞれＤＭＡリクエスト受理信号１１、ＤＭＡデータイネーブル信号１１が入力される。ＦＩＦＯライト制御部１７２１Ａには、その応答として、それぞれＤＭＡリクエスト受理信号１２、ＤＭＡデータイネーブル信号１２が入力される。ＦＩＦＯライト制御部１７２１Ａには、その応答として、それぞれＤＭＡリクエスト受理信号１２、ＤＭＡデータイネーブル信号１２が入力される。ＦＩＦＯバッファ１７２３、１７２３Ａ、１７３３には、ＳＤＲＡＭ１３０から読み出されたＤＭＡ転送データ１１、１２、２がそれぞれ記憶される。また、ＦＩＦＯバッファ１７２３、１７２３Ａ、１７３３からは、同期信号１１、１２、２に同期して、データ配列変換部１７２４、１７２４Ａ、１７３４を介して色情報データ１１、１２、イメージデータ２が出力される。そのうち、色情報データ１１は、遅延調整部１７４においてライン単位で遅延され、フィルタ処理部１７５によるフィルタ処理の対象となる。表示画像生成部１７６は、フィルタ処理部１７５において生成されたフィルタ処理データ１１に、イメージデータ処理部１７２Ａからの色情報データ１２とイメージデータ処理部１７３からのイメージデータ２とを重畳して表示画像データを生成する。

以上に説明したように、本実施形態ではイメージデータ１は、複数の色情報データ１１、１２を含み、イメージデータ処理部１７２Ａは、色情報データ１１、１２それぞれの同期信号１１、１２に同期して当該色情報データ１１、１２を、それぞれ遅延調整部１７４、表示画像生成部１７６に出力する。同期信号生成部１７１は、生成した同期信号を色情報データ１１の同期信号１１として、色情報データ１２の同期信号１２よりも所定のオフセット時間だけ早く、色情報データ１２の同期信号１２として、イメージデータ処理部１７２に出力する。遅延調整部１７４は、イメージデータ処理部１７２Ａからの色情報データ１１をライン毎に遅延させ、フィルタ処理部１７５は、遅延調整部１７４からの色情報データ１１についてフィルタ処理を行ってフィルタ処理データ１１を生成する。表示画像生成部１７６は、フィルタ処理データ１１と、イメージデータ処理部１７３からのイメージデータ２に、イメージデータ処理部１７２Ａからの色情報データ１２をさらに重畳して表示画像データ１を生成する。

この構成により、イメージデータ１の他の一部である色情報データ１２についてもタイミング調整用のラインメモリを備えずに、イメージデータ２、色情報データ１２と、イメージデータ１の一部である色情報データ１１についてフィルタ処理を行って得られたフィルタ処理データ１１とをタイミングを合わせて重畳することができる。そのため、色情報データ１２に基づくフィルタ処理データ１１を記録することを回避することと、ハードウェア規模の増加の抑制とを両立することができる。表示制御部１７０−１は、ラインメモリを省略することで消費電力を低減することができる。

なお、上述した例では、イメージデータ１に含まれる一部の部分イメージデータ、他の部分イメージデータが、それぞれ色情報データ１１、色情報データ１２である場合を例にしたが、これには限られない。例えば、一部の部分イメージデータが、他の部分イメージデータ、イメージデータ２が、それぞれ、Ｙ画像データ、Ｃ画像データ、Ｙ画像データであってもよい。

また、上述した実施形態では、フィルタ処理部１７５が行うフィルタ処理が、主にライン単位の１次元のフィルタ係数を用いた積和演算を含むエッジピーキング処理である場合を例にしたがこれには限られない。フィルタ処理部１７５における積和演算は、さらに画素単位の積和演算を組み合わせた２次元の積和演算であってもよい。また、フィルタ処理部１７５におけるフィルタ処理は、エッジピーキングを目的とする処理に限られず、その他の目的、例えば、不要成分（スプリアス）の除去、ノイズ成分の除去もしくは抑圧を目的とする処理に用いられる処理であってもよい。

なお、上述した実施形態に係る撮像装置１０、１０Ａの一部、例えば、画像処理部１４０、動画圧縮部１５０、ＤＭＡコントローラ１６０、表示制御部１７０−１、１７０Ａ−１、１７０−２及び制御部１８０をコンピュータで実現するようにしてもよい。その場合、この制御機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによって実現してもよい。なお、ここでいう「コンピュータシステム」とは、撮像装置１０、１０Ａに内蔵されたコンピュータシステムであって、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含んでもよい。また上記プログラムは、前述した機能の一部を実現するためのものであってもよく、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであってもよい。

また、上述した実施形態に係る撮像装置１０、１０Ａの一部、または全部は、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等の集積回路として実現してもよい。撮像装置１０、１０Ａの各機能ブロックは個別にプロセッサ化してもよいし、一部、または全部を集積してプロセッサ化してもよい。また、集積回路化の手法はＬＳＩに限らず専用回路、または汎用プロセッサで実現してもよい。また、半導体技術の進歩によりＬＳＩに代替する集積回路化の技術が出現した場合、当該技術による集積回路を用いてもよい。

また、上述した実施形態において、表示制御部１７０−２は、表示制御部１７０−１と同様の構成を備えてもよいし、イメージデータ処理部１７２と同様の構成を備え、遅延調整部１７４、フィルタ処理部１７５及び表示画像生成部１７６と同様の構成が省略されてもよい。
また、表示制御部１７０−１、１７０Ａ−１、１７０−２は、それぞれ単一の表示制御装置として実施されてもよい。表示制御部１７０−２は、表示制御部１７０−１、１７０Ａ−１の同期信号生成部１７１が生成した同期信号と独立に表示画像データ２の読み出し、出力を行ってもよいし、当該同期信号と同期して読み出し、出力を行ってもよい。また、撮像装置１０、１０Ａにおいて、表示制御部１７０−２が省略されてもよい。
表示装置２０−１、２０−２の一方又は両方は、撮像装置１０、１０Ａの一部として構成されてもよいし、撮像装置１０、１０Ａとは独立した単一の表示装置として実施されてもよい。

以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態及びその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。
また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。

１…撮像システム、１０、１０Ａ…撮像装置、１１０…イメージセンサ、１２０…撮像部、１３０…ＳＤＲＡＭ、１４０…画像処理部、１５０…動画圧縮部、１６０…ＤＭＡコントローラ、１７０−１、１７０Ａ−１、１７０−２…表示制御部、１７１…同期信号生成部、１７２、１７２Ａ、１７３…イメージデータ処理部、１７２１、１７２１Ａ、１７３１…ＦＩＦＯライト制御部、１７２２、１７２２Ａ、１７３２…ＦＩＦＯリード制御部、１７２３、１７２３Ａ、１７３３…ＦＩＦＯバッファ、１７２４、１７２４Ａ、１７３４…データ配列変換部、１７２５、１７２５Ａ、１７３５…データイネーブル生成部、１７４…遅延調整部、１７４１−１〜１７４１−４…ラインメモリ、１７５…フィルタ処理部、１７５１…フィルタ演算部、１７５２、１７５３…セレクタ、１７６…表示画像生成部、１８０…制御部、２０−１、２０−２…表示装置

Claims (6)

1. イメージデータを取得し、同期信号に同期して前記イメージデータを出力する複数のイメージデータ処理部と、
   同期信号を生成し、前記同期信号を前記複数のイメージデータ処理部のうち一部のイメージデータ処理部に他のイメージデータ処理部よりも所定のオフセット時間だけ早く出力する同期信号生成部と、
   前記一部のイメージデータ処理部からのイメージデータをライン毎に遅延させる遅延調整部と、
   前記遅延調整部からのイメージデータについてフィルタ処理を行ってフィルタ処理データを生成するフィルタ処理部と、
   前記フィルタ処理データと前記他のイメージデータ処理部からのイメージデータとを重畳して表示画像データを生成する表示画像生成部と、を備え、
   前記オフセット時間は、前記フィルタ処理データの生成に係る遅延時間を相殺する時間である表示制御装置。
2. 前記フィルタ処理部は、前記フィルタ処理として、所定のタップ数のフィルタ係数と、それぞれ対応する遅延時間で遅延した前記遅延調整部からのイメージデータとの積和演算を行い、
   前記オフセット時間は、前記タップ数とライン周期に応じた時間である請求項１に記載の表示制御装置。
3. 前記同期信号生成部は、前記フィルタ処理の要否に応じて、前記同期信号を前記一部のイメージデータ処理部に所定のオフセット時間だけ早く出力するか否かを制御する請求項１または請求項２に記載の表示制御装置。
4. 前記イメージデータは、複数の部分イメージデータを含み、
   前記一部のイメージデータ処理部は、前記複数の部分イメージデータそれぞれの同期信号に同期して当該部分イメージデータを出力し、
   前記同期信号生成部は、生成した同期信号を前記一部の部分イメージデータの同期信号として前記他の部分イメージデータの同期信号よりも所定のオフセット時間だけ早く、前記一部のイメージデータ処理部に出力し、
   前記遅延調整部は、前記一部のイメージデータ処理部からの一部の部分イメージデータをライン毎に遅延させ、
   前記フィルタ処理部は、前記遅延調整部からの一部の部分イメージデータについてフィルタ処理を行って前記フィルタ処理データを生成し、
   前記表示画像生成部は、前記一部のイメージデータ処理部からの他の部分イメージデータをさらに重畳して表示画像データを生成する請求項１から請求項３のいずれか一項に記載の表示制御装置。
5. 前記同期信号はフレーム毎に垂直同期信号を含み、前記オフセット時間が前記垂直同期信号を有する垂直帰線期間を超えない範囲である請求項１から請求項４のいずれか一項に記載の表示制御装置。
6. 請求項１から請求項５のいずれか一項に記載の表示制御装置を備える撮像装置。

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