JP2016219798A - Electronic component package and package-on-package structure - Google Patents
Electronic component package and package-on-package structure Download PDFInfo
- Publication number
- JP2016219798A JP2016219798A JP2016096403A JP2016096403A JP2016219798A JP 2016219798 A JP2016219798 A JP 2016219798A JP 2016096403 A JP2016096403 A JP 2016096403A JP 2016096403 A JP2016096403 A JP 2016096403A JP 2016219798 A JP2016219798 A JP 2016219798A
- Authority
- JP
- Japan
- Prior art keywords
- electronic component
- frame
- disposed
- component package
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000463 material Substances 0.000 claims abstract description 36
- 239000000919 ceramic Substances 0.000 claims abstract description 11
- 230000017525 heat dissipation Effects 0.000 claims description 19
- 229910045601 alloy Inorganic materials 0.000 claims description 15
- 239000000956 alloy Substances 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 12
- 229910010293 ceramic material Inorganic materials 0.000 claims description 11
- 239000011810 insulating material Substances 0.000 claims description 10
- 230000000149 penetrating effect Effects 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 8
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 4
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 claims description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 2
- 229910001374 Invar Inorganic materials 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 239000007769 metal material Substances 0.000 claims 7
- 229910052751 metal Inorganic materials 0.000 abstract description 11
- 239000002184 metal Substances 0.000 abstract description 11
- 239000010410 layer Substances 0.000 description 112
- 238000000034 method Methods 0.000 description 60
- 238000004519 manufacturing process Methods 0.000 description 54
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 40
- 239000010949 copper Substances 0.000 description 38
- 239000010931 gold Substances 0.000 description 30
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 26
- 229910052802 copper Inorganic materials 0.000 description 26
- 238000007747 plating Methods 0.000 description 24
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 18
- 229910052737 gold Inorganic materials 0.000 description 18
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 14
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 14
- 229910052759 nickel Inorganic materials 0.000 description 14
- 229920005989 resin Polymers 0.000 description 14
- 239000011347 resin Substances 0.000 description 14
- 229910052709 silver Inorganic materials 0.000 description 14
- 239000004332 silver Substances 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 12
- 238000013461 design Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 239000002243 precursor Substances 0.000 description 9
- 239000002356 single layer Substances 0.000 description 9
- 229910000679 solder Inorganic materials 0.000 description 9
- 238000010030 laminating Methods 0.000 description 7
- 239000002245 particle Substances 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000000465 moulding Methods 0.000 description 5
- 239000004576 sand Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 238000005304 joining Methods 0.000 description 4
- 239000002335 surface treatment layer Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 208000032365 Electromagnetic interference Diseases 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- QCEUXSAXTBNJGO-UHFFFAOYSA-N [Ag].[Sn] Chemical compound [Ag].[Sn] QCEUXSAXTBNJGO-UHFFFAOYSA-N 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 239000002998 adhesive polymer Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000003365 glass fiber Substances 0.000 description 2
- 239000011256 inorganic filler Substances 0.000 description 2
- 229910003475 inorganic filler Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 239000012779 reinforcing material Substances 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 239000007921 spray Substances 0.000 description 2
- 229920005992 thermoplastic resin Polymers 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 229910000859 α-Fe Inorganic materials 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 101001134276 Homo sapiens S-methyl-5'-thioadenosine phosphorylase Proteins 0.000 description 1
- 102100022050 Protein canopy homolog 2 Human genes 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 238000010344 co-firing Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000007731 hot pressing Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000009864 tensile test Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Materials Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Ceramic Engineering (AREA)
Abstract
Description
本発明は、電子部品パッケージ及びパッケージオンパッケージ構造に関する。 The present invention relates to an electronic component package and a package-on-package structure.
電子部品パッケージとは、電子部品を回路基板(Printed Circuit Board:PCB)、例えば、電子機器のメインボードなどに電気的に連結させ、外部の衝撃から電子部品を保護するためのパッケージ技術を意味し、これは、回路基板、例えば、インターポーザ基板内に電子部品を内蔵する埋め込み技術とは区別される。一方、近年、電子部品に関する技術開発の主な傾向の一つは、部品のサイズを縮小することである。これに伴い、パッケージ分野においても、小型電子部品などの需要が急増しており、サイズが小型でありながらも多数のピンを実現することが求められている。 The electronic component package means a packaging technology for electrically connecting an electronic component to a printed circuit board (PCB), for example, a main board of an electronic device, and protecting the electronic component from an external impact. This is distinguished from an embedding technique in which electronic components are embedded in a circuit board, for example, an interposer board. On the other hand, in recent years, one of the main trends of technological development related to electronic components is to reduce the size of the components. Accordingly, in the package field, demand for small electronic components and the like is rapidly increasing, and it is required to realize a large number of pins even though the size is small.
上記のような技術的要求に応えるために提示されたパッケージ技術の一つが、ウェハー上に形成されている電子部品の電極パッドの再配線を用いるウェハーレベルパッケージ(Wafer Level Package:WLP)である。ウェハーレベルパッケージとしては、ファン−インウェハーレベルパッケージ(fan−in WLP)とファン−アウトウェハーレベルパッケージ(fan−out WLP)が挙げられ、特にファン−アウトウェハーレベルパッケージは、サイズが小型でありながらも、多数のピンを実現するのに有用であるため、最近活発に開発されている。 One of the package technologies presented to meet the above technical requirements is a wafer level package (WLP) that uses rewiring of electrode pads of electronic components formed on a wafer. The wafer level package includes a fan-in wafer level package (fan-in WLP) and a fan-out wafer level package (fan-out WLP). In particular, the fan-out wafer level package has a small size. However, it has been actively developed recently because it is useful for realizing a large number of pins.
一方、電子部品の性能の向上に伴い、電子部品で発生する熱を効果的に処理することができる放熱構造の重要性がさらに高まっている。また、電子部品パッケージを成す構成要素間の熱膨張係数の差により反りが発生する問題も最小化する必要がある。 On the other hand, with the improvement of the performance of electronic components, the importance of a heat dissipation structure that can effectively process the heat generated in the electronic components is further increased. It is also necessary to minimize the problem of warping due to the difference in thermal expansion coefficient between the components constituting the electronic component package.
本発明の様々な目的の一つは、放熱及び反り特性が向上した電子部品パッケージ及びそれを含むパッケージオンパッケージ構造を提供することにある。 One of the various objects of the present invention is to provide an electronic component package having improved heat dissipation and warping characteristics and a package-on-package structure including the same.
本発明により提案する様々な解決手段のうちの一つは、放熱特性に優れ、且つ反り特性の改善に適した物質、例えば、Fe−Ni系合金やセラミック系物質などを用いてパッケージの剛性を補強することができるフレームを導入することである。 One of the various solutions proposed by the present invention is to improve the rigidity of the package by using a material excellent in heat dissipation characteristics and suitable for improving the warpage characteristics, for example, Fe-Ni alloy or ceramic material. Introducing a frame that can be reinforced.
本発明の様々な効果のうちの一つとして、放熱及び反り特性が向上した電子部品パッケージ及びそれを含むパッケージオンパッケージ構造を提供することができる。 As one of various effects of the present invention, it is possible to provide an electronic component package with improved heat dissipation and warping characteristics and a package-on-package structure including the same.
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
電子機器
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention can be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for a clearer description.
Electronics
図1は電子機器システムの例を概略的に示すブロック図である。図面を参照すると、電子機器1000はメインボード1010を収容する。メインボード1010には、チップ関連部品1020、ネットワーク関連部品1030、及びその他の部品1040などが物理的及び/または電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン1090を形成する。
FIG. 1 is a block diagram schematically showing an example of an electronic device system. Referring to the drawing, the
チップ関連部品1020には、揮発性メモリー(例えば、DRAM)、非揮発性メモリー(例えば、ROM)、フラッシュメモリーなどのメモリーチップ、セントラルプロセッサ(例えば、CPU)、グラフィックプロセッサ(例えば、GPU)、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップ、アナログ−デジタルコンバーター、ASIC(Application−Specific IC)などのロジックチップなどが含まれるが、これに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることは勿論である。また、これら部品1020が互いに組み合わされてもよい。
Chip related
ネットワーク関連部品1030には、Wi−Fi(IEEE 802.11ファミリなど)、WiMAX(IEEE 802.16ファミリなど)、IEEE 802.20、LTE(Long Term Evolution)、Ev−DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM(登録商標)、GPS、GPRS、CDMA、TDMA、DECT、ブルートゥース(登録商標)(Bluetooth(登録商標))、3G、4G、5G、及びその後のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これに限定されるものではなく、これら以外にも、その他の多数の無線または有線標準やプロトコルのうち任意のものが含まれ得ることは勿論である。また、これらの部品1030が、上述のチップ関連部品1020とともに互いに組み合わされてもよい。
The network-related
その他の部品1040には、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、LTCC(Low Temperature Co−Firing Ceramics)、EMI(Electro Magnetic Interference)フィルター、MLCC(Multi−Layer Ceramic Condenser)などが含まれるが、これに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得ることは勿論である。また、これらの部品1040が、上述のチップ関連部品1020及び/またはネットワーク関連部品1030とともに互いに組み合わされてもよい。
電子機器1000の種類に応じて、電子機器1000は、メインボード1010に物理的及び/または電気的に連結されているか連結されていない他の部品を含むことができる。この他の部品は、例えば、カメラ1050、アンテナ1060、ディスプレイ1070、バッテリー1080、オーディオコーデック(不図示)、ビデオコーデック(不図示)、電力増幅器(不図示)、羅針盤(不図示)、加速度計(不図示)、ジャイロスコープ(不図示)、スピーカー(不図示)、大容量記憶装置(例えば、ハードディスクドライブ)(不図示)、CD(compact disk)(不図示)、及びDVD(digital versatile disk)(不図示)などを含むが、これに限定されるものではなく、これら以外にも、電子機器1000の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることは勿論である。
Depending on the type of
電子機器1000は、スマートフォン(smart phone)、携帯情報端末(personal digital assistant)、デジタルビデオカメラ(digital video camera)、デジタルスチルカメラ(digital still camera)、ネットワークシステム(network system)、コンピューター(computer)、モニター(monitor)、タブレット(tablet)、ラップトップ(laptop)、ネットブック(netbook)、テレビジョン(television)、ビデオゲーム(video game)、スマートウォッチ(smart watch)などであることができる。但し、これに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であり得ることは勿論である。
The
図2は電子機器に適用された電子部品パッケージの例を概略的に示す図である。電子部品パッケージは、上述の種々の電子機器1000に様々な用途に適用される。例えば、スマートフォン1100の本体1101の内部にメインボード1110が収容されており、上記メインボード1110には種々の電子部品1120が物理的及び/または電気的に連結されている。また、カメラ1130のように、メインボード1110に物理的及び/または電気的に連結されているか連結されていない他の部品が本体1101内に収容されている。この際、上記電子部品1120の一部は上述のようなチップ関連部品であることができ、電子部品パッケージ100は、例えば、そのうちアプリケーションプロセッサーであることができるが、これに限定されるものではない。
FIG. 2 is a diagram schematically showing an example of an electronic component package applied to an electronic device. The electronic component package is applied to various uses for the various
電子部品パッケージ
図3は電子部品パッケージの一例を概略的に示す断面図である。図4は図3のI−I'線に沿った電子部品パッケージの概略的な切断平面図である。図面を参照すると、一例による電子部品パッケージ100Aは、貫通孔110Xを有するフレーム110と、上記貫通孔110X内に配置された電子部品120と、上記フレーム110及び上記電子部品120の上部を少なくとも覆う絶縁部150と、上記フレーム110と上記絶縁部150との間に少なくとも一部が配置された接合部111と、上記フレーム110及び電子部品120の下部に配置された再配線部130、140と、を含む。
Electronic Component Package FIG. 3 is a cross-sectional view schematically showing an example of an electronic component package. FIG. 4 is a schematic plan view of the electronic component package taken along line II ′ of FIG. Referring to the drawing, an
フレーム110はパッケージ100Aを支持するための構成であって、これにより、剛性維持及び厚さ均一性の確保が可能である。フレーム110は、上面110A及び上記上面110Aと向かい合う下面110Bを有し、この際、上記貫通孔110Xが上記上面110Aと下面110Bとの間を貫通するように形成されることができる。貫通孔110X内には電子部品120が配置される。
The
フレーム110は金属またはセラミック系物質を含み、これにより、フレーム110と電子部品120の熱膨張係数の差が最小化されるため、パッケージ100Aの反りが減少することができる。また、金属またはセラミック系物質は、通常のモールディング樹脂やプリプレグなどに比べて熱導電性に優れるため、放熱特性も改善することができる。尚、貫通孔110Xの形成工程をレーザードリル工程でなくエッチング工程により行うことができるため、異物による不良を根本的に除去することができる。金属またはセラミック系物質としては、剛性及び熱伝導度に優れた合金が用いられることができ、この際、合金としては、少なくとも鉄を含むものが用いられることができ、例えば、Fe−Ni系合金(Invar)が用いられることができるが、これに限定されるものではない。また、合金に代えて、ジルコニア系(ZrO2)、アルミナ(Al2O3)系、シリコンカーバイド系(SiC)、シリコンナイトライド系(Si3N4)物質などのセラミック系物質を用いる場合にも、同一の効果を奏することができる。
The
フレーム110の材料は、熱導電性が1W/mK以上、例えば、10W/mK〜15W/mK程度であることができる。通常のモールディング樹脂やプリプレグなどは、熱導電性が1W/mK未満であって熱放出において極めて劣るが、熱導電性に優れた金属またはセラミック系物質を含む場合、熱導電性が1W/mK以上と高いため、熱放出性が改善する。熱導電性は、当該技術分野において公知の熱伝導率測定装置を用いて測定可能である。
The material of the
フレーム110の材料は、熱膨張係数(CTE)が10ppm/℃以下、例えば、1ppm/℃〜8ppm/℃程度であることができる。電子部品、例えば、集積回路の熱膨張係数が2ppm/℃〜3ppm/℃程度であるが、通常のモールディング樹脂やプリプレグなどの熱膨張係数が12ppm/℃〜50ppm/℃と高くて、両者の差が大きいため、反りが発生しやすい。一方、金属またはセラミック系物質を含む場合には、熱膨張係数を10ppm/℃以下に低めることができ、その結果、電子部品との熱膨張係数差が最小化され、工程中における反りや最終パッケージ製品の反りが改善することができる。熱膨張係数(CTE)は、例えば、100℃〜400℃の温度区間でTMA(Thermomechanical Analyzer)などを用いて測定することができる。
The material of the
フレーム110の材料は、弾性係数が100GPa以上、例えば、130GPa〜160GPa程度であることができる。通常のモールディング樹脂やプリプレグなどは弾性係数が数十GPaであるため、剛性維持が困難である。一方、100GPa以上の弾性係数を有する場合、さらなる剛性の確保が可能であって、工程性が改善し、最終パッケージ製品の反りが改善する。弾性係数は、応力と変形の比を意味し、KS M 3001、KS M 527−3、ASTM D882などに明示された引張試験により測定することができる。
The material of the
フレーム110の断面における厚さは特に限定されず、電子部品120の断面における厚さに応じて設計することができる。例えば、電子部品120の種類に応じて、100μm〜500μm程度であることができる。
The thickness of the cross section of the
接合部111は、フレーム110と絶縁部150との接合を容易にする構成である。接合部111は、少なくともフレーム110と絶縁部150との間に配置され、例えば、フレーム110の上面110A及び/または下面110Bに形成されることができる。尚、貫通孔110Xの内壁にも形成されることができる。接合部111は、導電性物質、例えば、銅(Cu)、アルミニウム(Al)、銀(Ag)、スズ(Sn)、金(Au)、ニッケル(Ni)、鉛(Pb)、またはこれらの合金などからなる。したがって、貫通孔110Xの内壁などに形成された接合部111により、パッケージ100Aの放熱特性が向上することができる。接合部111は、フレーム110を形成するための金属またはセラミック系物質より大きい熱導電性を有することができる。
The joining
接合部111は、再配線層130の導電性パターン132のうちグランド(GND)パターンの役割を担う再配線パターンと連結されることができる。電子部品120から放出された熱は、接合部111を経て導電性パターン132のうちグランド(GND)パターンに伝導され、パッケージ100Aの下部に分散されることができる。グランド(GND)パターンも電磁波遮断機能を担う。但し、必ずしもこれに限定されるものではなく、接合部111が再配線層130の再配線パターンと連結されていない場合にも、輻射、対流などによって熱が下部に分散されることができる。
The
電子部品120は、種々の能動部品(例えば、ダイオード、真空管、トランジスターなど)または受動部品(例えば、インダクタ、コンデンサ、抵抗器など)であることができる。または、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路(Integrated Circuit:IC)チップであることができる。必要に応じて、集積回路がフリップチップ形態でパッケージされた電子部品であってもよい。集積回路は、例えば、セントラルプロセッサ(例えば、CPU)、グラフィックプロセッサ(例えば、GPU)、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップであることができるが、これに限定されるものではない。
The
電子部品120は、再配線部130、140と電気的に連結される電極パッド120Pを含む。電極パッド120Pは、電子部品120を外部と電気的に連結させるための構成であって、その形成物質としては、導電性物質を特に制限なく用いることができる。導電性物質としても、銅(Cu)、アルミニウム(Al)、銀(Ag)、スズ(Sn)、金(Au)、ニッケル(Ni)、鉛(Pb)、またはこれらの合金などを用いることができるが、これに限定されるものではない。電極パッド120Pは再配線部130、140により再配線される。電極パッド120Pは、埋め込まれた形態であってもよく、または突出した形態であってもよい。
The
電子部品120が集積回路である場合には、本体(符号不図示)、パッシベーション層(符号不図示)、及び電極パッド120Pを有することができる。本体は、例えば、活性ウェハーをベースとして形成されることができ、この場合、母材としては、シリコン(Si)、ゲルマニウム(Ge)、ガリウムヒ素(GaAs)などが用いられることができる。パッシベーション層は、本体を外部から保護する機能を担うものであって、例えば、酸化膜または窒化膜などからなってもよく、または酸化膜と窒化膜の二重層からなってもよい。電極パッド120Pの形成物質としては、銅(Cu)、アルミニウム(Al)、銀(Ag)、スズ(Sn)、金(Au)、ニッケル(Ni)、鉛(Pb)、またはこれらの合金などの導電性物質を用いることができる。電極パッド120Pが形成された面は、活性面(active layer)になる。
When the
電子部品120の断面における厚さは特に限定されず、電子部品120の種類によって変わり得る。例えば、電子部品が集積回路である場合には、100μm〜480μm程度であることができるが、これに限定されるものではない。電子部品120をフレーム110の貫通孔110X内に収容するために、フレーム110は貫通孔110Xによって貫通される何れかの層(any layer)を有することができる。何れかの層(any layer)と再配線部130、140との間の距離は、電子部品120の上面とこれと向かい合う電極パッド120Pが形成された下面との間の距離より小さくてよい。
The thickness of the cross section of the
再配線部130、140は、電子部品120の電極パッド120Pを再配線するための構成である。再配線部130、140により、様々な機能を有する数十〜数百個の電極パッド120Pが再配線されることができ、後述する第1外部接続端子165を介して、その機能に応じて外部と物理的及び/または電気的に連結されることができる。
The
再配線部130、140は、絶縁層131、141と、上記絶縁層131、141上に配置される導電性パターン132、142と、上記絶縁層131、141を貫通する導電性ビア133、143と、を含む再配線層130、140で構成される。一例による電子部品パッケージ100Aでは、再配線部130、140が複数の再配線層130、140で構成されているが、これに限定されるものではなく、図面に図示したものと異なって、単層の再配線層で構成されることもできる。また、設計事項に応じて、より多くの層を有する複数の再配線層で構成されることもできる。
The
絶縁層131、141の物質としては絶縁物質が用いられることができ、この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらにガラス繊維または無機フィラーなどの補強材が含浸された樹脂、例えば、プリプレグ(prepreg)、ABF(Ajinomoto Build−up Film)、FR−4、BT(Bismaleimide Triazine)樹脂などが用いられることができる。PID樹脂などの感光性絶縁物質を用いる場合、絶縁層131、141をより薄く形成することができ、ファインピッチを容易に実現することができる。絶縁層131、141の物質は、互いに同一であってもよく、必要に応じて、互いに異なってもよい。絶縁層131、141の厚さも特に限定されず、例えば、それぞれ導電性パターン132、142を除いた厚さが5μm〜20μm程度であり、導電性パターン132、142の厚さを考慮すると15μm〜70μm程度であることができる。
An insulating material may be used as the material of the insulating
導電性パターン132、142は、再配線パターン及び/またはパッドパターンの役割を担うことができ、形成物質としては、銅(Cu)、アルミニウム(Al)、銀(Ag)、スズ(Sn)、金(Au)、ニッケル(Ni)、鉛(Pb)、またはこれらの合金などの導電性物質を用いることができる。導電性パターン132、142は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、再配線パターンとして、グランド(Ground:GND)パターン、パワー(Power:PWR)パターン、信号(Signal:S)パターンなどの役割を担うことができる。ここで、信号(S)パターンは、グランド(GND)パターン、パワー(PWR)パターンなどを除いた各種信号、例えば、データ信号などを含む。また、パッドパターンとして、ビアパッド、外部接続端子パッドなどの役割を担うことができる。導電性パターン132、142の厚さも特に限定されず、例えば、それぞれ10μm〜50μm程度であることができる。
The
導電性パターン142のうち露出した導電性パターン142には、必要に応じて表面処理層がさらに形成されることができる。上記表面処理層は、当該技術分野において公知のものであれば特に限定されず、例えば、電解金めっき、無電解金めっき、OSPまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき/置換金めっき、DIGめっき、HASLなどにより形成されることができる。
A surface treatment layer may be further formed on the exposed
導電性ビア133、143は、互いに異なる層に形成された導電性パターン132、142、電極パッド120Pなどを電気的に連結させ、その結果、パッケージ100A内に電気的経路を形成する。導電性ビア133、143の形成物質としては、銅(Cu)、アルミニウム(Al)、銀(Ag)、スズ(Sn)、金(Au)、ニッケル(Ni)、鉛(Pb)、またはこれらの合金などの導電性物質を用いることができる。導電性ビア133、143も導電性物質で完全に充填されていてもよく、または導電性物質がビアの壁に沿って形成されたものであってもよい。また、その形状としては、下面に向かうほど直径が小さくなるテーパ状、下面に向かうほど直径が大きくなる逆テーパ状、円筒状などの当該技術分野において公知の全ての形状が適用されることができる。
The
絶縁部150は、基本的には電子部品120を保護するための構成である。そのために、絶縁部150は電子部品120を覆う。覆う形態は特に制限されず、電子部品120の少なくとも上部を囲む形態であればよい。一例による電子部品パッケージ100Aでは、絶縁部150がフレーム110も覆う。ここで、覆うという概念は、対象構成要素を絶縁部150が直接覆う場合だけでなく、対象構成要素と絶縁部150との間に別の構成要素があって、対象構成要素に直接接触せず、間接的に覆う場合も含む概念である。すなわち、少なくとも対象構成要素の上部を保護する形態であればよい。例えば、図面に示すように、接合部111などがフレーム110の上面110A及び/または貫通孔110Xの内壁に形成されている場合にも、絶縁部150がフレーム110を覆うものと解釈する。一方、絶縁部150は、フレーム110の貫通孔110X内の残りの空間を満たすことができ、この場合、具体的な物質に応じて、接着剤の役割を担うとともに、電子部品120のバックリングを減少させる役割も担うことができる。
The insulating
絶縁部150は、複数の物質からなる複数の層で構成されることができる。例えば、貫通孔110X内の空間を第1絶縁部で満たした後、フレーム110及び電子部品120を第2絶縁部で覆うことができる。または、第1絶縁部を用いて貫通孔110X内の空間を満たすとともに、所定の厚さでフレーム110及び電子部品120を覆い、その後、第1絶縁部上に第2絶縁部を所定の厚さでさらに覆う形態で用いることもできる。その他にも様々な形態に応用されることができる。
The insulating
絶縁部150の具体的な物質としては、特に限定されず、例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、同様にエポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、これらにガラス繊維または無機フィラーなどの補強材が含浸された樹脂、例えば、プリプレグ、ABF、FR−4、BT、PID樹脂などが用いられることができる。また、EMCなどの公知のモールディング物質を用いることができることは勿論である。
A specific material of the insulating
絶縁部150は、フレーム110の物質より低い弾性係数を有することができる。例えば、絶縁部150の弾性係数は15GPa以下、例えば、50MPa〜15GPa程度であることができる。絶縁部150の弾性係数が相対的に小さいほど、電子部品120に対するバックリング効果及び応力分散効果により、パッケージ100Aの反りを減少させることができる。具体的に、絶縁部150が貫通孔110Xの空間を満たすことにより、電子部品120に対するバックリング効果を奏することができ、電子部品120をカプセル化することにより、電子部品120で発生する応力を分散及び緩和させることができる。但し、弾性係数が小さすぎる場合には、変形が激しくて絶縁部の基本的な役割を担うことができなくなる恐れがある。
The insulating
絶縁部150には、電磁波遮断のために、必要に応じて導電性粒子が含まれることができる。導電性粒子としては、電磁波遮断が可能なものであればいかなるものも用いることができ、例えば、銅(Cu)、アルミニウム(Al)、銀(Ag)、スズ(Sn)、金(Au)、ニッケル(Ni)、鉛(Pb)、半田(solder)などを用いて形成されることができるが、これは一例に過ぎず、特にこれに限定されるものではない。
The insulating
絶縁部150で満たされた貫通孔110X内の空間の間隔は特に限定されず、通常の技術者が最適化することができる。例えば、10μm〜150μm程度であることができるが、これに限定されるものではない。
The space interval in the through
一例による電子部品パッケージ100Aは、再配線部130、140の下部に配置される外部層160をさらに含むことができる。外部層160は、再配線部130、140を外部の物理的、化学的損傷などから保護するための構成である。外部層160は、再配線部130、140の再配線層140の導電性パターン142の少なくとも一部を露出させる第1開口部161を有する。第1開口部161は、導電性パターン142の一部の上面を露出させるが、場合によっては、側面を露出させることもできる。
The
外部層160の物質としては、特に限定されず、例えば、半田レジストを用いることができる。その他にも、再配線部130、140の絶縁層131、141と同一の物質、例えば、同一のPID樹脂を用いることもできる。外部層160は単層であることが一般的であるが、必要に応じて多層で構成されてもよい。
The substance of the
一例による電子部品パッケージ100Aは、外部層160の再配線層140と連結された面と向かい合う反対面を介して外部に露出する第1外部接続端子165をさらに含むことができる。第1外部接続端子165は、電子部品パッケージ100Aを外部と物理的及び/または電気的に連結させるための構成である。例えば、電子部品パッケージ100Aは、第1外部接続端子165を介して電子機器のメインボードに実装される。第1外部接続端子165は第1開口部161に配置され、第1開口部161を介して露出した導電性パターン142と連結される。これにより、電子部品120とも電気的に連結される。
The
第1外部接続端子165は、導電性物質、例えば、銅(Cu)、アルミニウム(Al)、銀(Ag)、スズ(Sn)、金(Au)、ニッケル(Ni)、鉛(Pb)、半田(solder)などで形成されることができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。第1外部接続端子165は、ランド(land)、ボール(ball)、ピン(pin)などであることができる。第1外部接続端子165は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー(pillar)及び半田を含むことができ、単一層からなる場合には、スズ−銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。
The first
第1外部接続端子165の一部はファン−アウト(fan−out)領域に配置される。ファン−アウト(fan−out)領域とは、電子部品が配置されている領域を外れた領域を意味する。すなわち、一例による電子部品パッケージ100Aはファン−アウト(fan−out)パッケージである。ファン−アウト(fan−out)パッケージは、ファン−イン(fan−in)パッケージに比べて信頼性に優れており、多数のI/O端子が実現可能であって、3D接続(3D interconnection)が容易である。また、BGA(Ball Grid Array)パッケージ、LGA(Land Grid Array)パッケージなどに比べて、別の基板がなくても電子機器に実装可能であるため、パッケージの厚さを薄く製造することができ、価格競争力に優れる。
A part of the first
第1外部接続端子165の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、第1外部接続端子165の数は、電子部品120の電極パッド120Pの数に応じて数十〜数千個であることができ、これに限定されず、それ以上またはそれ以下の数を有してもよい。
The number, interval, arrangement form, and the like of the first
図5a〜図5eは、一例による電子部品パッケージ100Aの概略的な製造工程の一例を示す図である。電子部品パッケージ100Aの製造例についての説明のうち、上述の説明と重複する内容は省略し、相違点を中心として説明する。
5A to 5E are diagrams illustrating an example of a schematic manufacturing process of the
図5aを参照すると、フレーム110を準備する。図面において、Aは、フレーム110の平面図であり、Bは、Aにおいて単位パッケージとして活用できる一部領域の断面を示す。フレーム110のサイズは、大量生産が容易であるように様々なサイズに製作及び活用可能である。すなわち、大型サイズのフレーム110を準備し、後述する過程により複数の電子部品パッケージ100Aを製造した後、ソーイング(Sawing)工程により個別のパッケージにシンギュレーションすることができる。フレーム110には、優れた整合性(Pick−and−Place:P&P)のための基準マーク(fiducial mark)があり、これにより、電子部品120の実装位置をより明確にすることができるため、製作の完成度を高めることができる。
Referring to FIG. 5a, a
図5bを参照すると、フレーム110を貫通する貫通孔110Xを形成する。ここで、Aは、貫通孔110Xが形成されたフレーム110の平面図であり、Bは、Aにおいて単位パッケージとして活用できる一部領域の断面を示す。貫通孔110Xを形成する方法は特に限定されず、例えば、機械的ドリル及び/またはレーザードリル、研磨用粒子を用いるサンドブラスト法、プラズマを用いるドライエッチング法、エッチング液を用いる湿式エッチング法などにより行うことができる。エッチングにより形成する場合、異物による不良を根本的に除去することができる。貫通孔110Xのサイズや形状などは、実装される電子部品120のサイズや形状、数などに応じて設計する。
Referring to FIG. 5b, a through
図5cを参照すると、フレーム110の上面110A及び下面110B、貫通孔110Xの内壁に接合部111を形成する。ここで、Aは、接合部111が形成されたフレーム110の平面図であり、Bは、Aにおいて単位パッケージとして活用できる一部領域の断面を示す。接合部111は、公知の方法で形成することができ、例えば、電解銅めっきまたは無電解銅めっきなどで形成することができる。より具体的には、CVD(Chemical Vapor Deposition)、PVD(Physical Vapor Deposition)、スパッタリング(Sputtering)、サブトラクティブ(Subtractive)、アディティブ(Additive)、SAP(Semi−Additive Process)、MSAP(Modified Semi−Additive Process)などの方法により形成することができるが、これに限定されるものではない。
Referring to FIG. 5C, the
図5dを参照すると、貫通孔110X内に電子部品120を配置する。電子部品120は、電極パッド120Pが下部に向かうようにフェイス−ダウン(face−down)の形態で配置されるが、これに限定されるものではなく、必要に応じては、フェイス−アップ(face−up)の形態に配置されることもできる。その後、絶縁部150を用いて電子部品120をカプセル化する。絶縁部150は、フレーム110及び電子部品120の上部を少なくとも覆い、貫通孔110X内の空間を満たす。絶縁部150は公知の方法で形成することができ、例えば、絶縁部150の前駆体をラミネートしてから硬化することで形成することができる。または、テープ(不図示)などを用いて貫通孔の下部を塞いだ状態で、電子部品120をカプセル化できるように絶縁部150の形成物質を塗布した後、硬化することで形成することもできる。硬化により、電子部品120が固定される。ラミネート方法としては、例えば、前駆体を高温で所定時間加圧した後、減圧し、室温に冷やすホットプレス工程を行った後、コールドプレス工程で冷やして作業ツールを分離する方法などを用いることができる。塗布方法としては、例えば、スキージでインクを塗布するスクリーン印刷法、インクを霧化して塗布する方式のスプレー印刷法などを用いることができる。
Referring to FIG. 5d, the
図5eを参照すると、フレーム110及び電子部品120の下部に再配線部130、140を形成する。具体的に、フレーム110及び電子部品120の下部に絶縁層131を形成した後、導電性パターン132及び導電性ビア133を形成することで、再配線部130を形成する。次いで、上記絶縁層131の下部にさらに絶縁層141を形成した後、導電性パターン142及び導電性ビア143を形成することで、再配線部140を形成する。
Referring to FIG. 5 e, rewiring
絶縁層131、141を形成する方法は、公知の方法が可能であり、例えば、絶縁層131、141の前駆体をラミネートした後に硬化する方法、絶縁層131、141の形成物質を塗布した後に硬化する方法などにより形成することができるが、これに限定されるものではない。ラミネート方法としては、例えば、前駆体を高温で一定時間加圧した後、減圧し、室温に冷やすホットプレス工程を行った後、コールドプレス工程で冷やして作業ツールを分離する方法などを用いることができる。塗布方法としては、例えば、スキージでインクを塗布するスクリーン印刷法、インクを霧化して塗布する方式のスプレー印刷法などを用いることができる。硬化の際には、後工程でフォトリソグラフィ法などを用いるために、完全に硬化されないように乾燥することができる。
The insulating
導電性パターン132、142及び導電性ビア133、143を形成する方法も、公知の方法を用いることができる。先ず、上述の機械的ドリル及び/またはレーザードリルを用いてビアホール(不図示)を形成することができ、絶縁層131がPID樹脂などを含む場合には、ビアホールをフォトリソグラフィ法で形成してもよい。導電性パターン132、142及び導電性ビア133、143は、ドライフィルムパターンを用いて、電解銅めっきまたは無電解銅めっきなどにより形成することができる。
As a method for forming the
再配線部130、140を形成した後には、その下部に外部層160を形成する。外部層160も、外部層160の前駆体をラミネートしてから硬化させる方法、外部層160の形成物質を塗布してから硬化させる方法などにより形成することができる。その後、外部層160に、導電性パターン142の少なくとも一部が露出するように第1開口部161を形成する。第1開口部161は、機械的ドリル及び/またはレーザードリルを用いて形成してもよく、またはフォトリソグラフィ法で形成してもよい。
After the
外部層160に第1開口部161を形成した後、第1開口部161に配置される第1外部接続端子165を形成する。第1外部接続端子165の形成方法は特に限定されず、その構造や形態に応じて、当該技術分野において公知の方法により形成することができる。第1外部接続端子165は、リフロー(reflow)により固定されることができ、固定力を強化するために、第1外部接続端子165の一部は外部層160に埋め込まれ、残りの部分は外部に露出するようにすることで、信頼性を向上させることができる。場合によっては、第1開口部161のみを形成してもよく、第1外部接続端子165は、必要に応じてパッケージ100Aの購買顧客社で別の工程により形成することができる。
After the
図6は一例による電子部品パッケージ100Aにおいて、フレーム110の様々な断面形状を示す図である。フレーム110の断面形状は、貫通孔110Xの形成時に、CNCドリル、打ち抜き法などを用いる場合には、Aに示すように垂直形状をなし、片面レーザードリル、エッチングなどを用いる場合には、Bに示すように斜面形状をなし、両面レーザードリル、エッチングなどを用いる場合には、二重斜面形状をなすことができるが、これに限定されるものではない。
FIG. 6 shows various cross-sectional shapes of the
図7は電子部品パッケージの他の一例を概略的に示す断面図である。図8は、図7のII−II'線に沿った電子部品パッケージの概略的な切断平面図である。図面を参照すると、他の一例による電子部品パッケージ100Bは、貫通孔110Xを有するフレーム110と、上記貫通孔110X内に配置された電子部品120と、上記フレーム110及び上記電子部品120の上部を少なくとも覆う絶縁部150と、上記フレーム110と上記絶縁部150との間に少なくとも一部が配置された接合部111と、上記フレーム110及び電子部品120の下部に配置された再配線部130、140と、を含み、上記接合部111が、上記フレーム110の上面110A及び下面110Bにのみ形成されている。すなわち、貫通孔110Xの内壁に接合部111が延びて配置されていない。他の一例による電子部品パッケージ100Bに含まれるそれぞれの構成についての説明は、上述の内容と重複するため省略する。
FIG. 7 is a cross-sectional view schematically showing another example of an electronic component package. FIG. 8 is a schematic plan view of the electronic component package taken along the line II-II ′ of FIG. Referring to the drawing, an
図9a〜図9dは、他の一例による電子部品パッケージ100Bの概略的な製造工程の一例を示す図である。電子部品パッケージ100Bの製造例についての説明のうち、上述の説明と重複する内容は省略し、相違点を中心として説明する。
9A to 9D are diagrams illustrating an example of a schematic manufacturing process of the
図9aを参照すると、上面110A及び下面110Bに接合部111が形成されたフレーム110を準備する。ここで、Aは、接合部111が形成されたフレーム110の平面図であり、Bは、Aにおいて単位パッケージとして活用できる一部領域の断面を示す。接合部111は、フレーム110の上面110A及び下面110Bの全面に形成することができる。同様に、フレーム110のサイズは、大量生産が容易であるように様々なサイズに製作及び活用可能である。
Referring to FIG. 9a, a
図9bを参照すると、接合部111及びフレーム110を貫通する貫通孔110Xを形成する。ここで、Aは、貫通孔110Xが形成されたフレーム110の平面図であり、Bは、Aにおいて単位パッケージとして活用できる一部領域の断面を示す。同様に、貫通孔110Xは、例えば、機械的ドリル及び/またはレーザードリル、研磨用粒子を用いるサンドブラスト法、プラズマを用いるドライエッチング法、エッチング液を用いる湿式エッチング法などにより行うことができる。貫通孔110Xのサイズや形状などは、実装される電子部品120のサイズや形状、数などに応じて設計する。
Referring to FIG. 9B, a through
図9cを参照すると、貫通孔110X内に電子部品120を配置する。その後、絶縁部150を用いて電子部品120をカプセル化する。絶縁部150は、フレーム110及び電子部品120の上部を少なくとも覆い、貫通孔110X内の空間を満たす。絶縁部150も、例えば、絶縁部150の前駆体をラミネートしてから硬化することで形成することができる。または、テープ(不図示)などを用いて貫通孔の下部を塞いだ状態で、電子部品120をカプセル化できるように絶縁部150の形成物質を塗布した後、硬化することで形成することもできる。
Referring to FIG. 9c, the
図9dを参照すると、フレーム110及び電子部品120の下部に再配線部130、140を形成する。具体的に、フレーム110及び電子部品120の下部に絶縁層131を形成した後、導電性パターン132及び導電性ビア133を形成することで、再配線部130を形成する。次いで、上記絶縁層131の下部にさらに絶縁層141を形成した後、導電性パターン142及び導電性ビア143を形成することで、再配線部140を形成する。再配線部130、140を形成した後には、その下部に外部層160を形成する。その後、外部層160に、導電性パターン142の少なくとも一部が露出するように第1開口部161を形成する。外部層160に第1開口部161を形成した後、第1開口部161に配置される第1外部接続端子165を形成する。場合によって、第1開口部161のみを形成してもよく、第1外部接続端子165は、必要に応じてパッケージ100Bの購買顧客社で別の工程により形成することができる。
Referring to FIG. 9 d, rewiring
図10は電子部品パッケージの他の一例を概略的に示す断面図である。図11は、図10のIII−III'線に沿った電子部品パッケージの概略的な切断平面図である。図面を参照すると、他の一例による電子部品パッケージ100Cは、貫通孔110Xを有するフレーム110と、上記貫通孔110X内に配置された電子部品120と、上記フレーム110及び上記電子部品120の上部を少なくとも覆う絶縁部150と、上記フレーム110と上記絶縁部150との間に少なくとも一部が配置された接合部111A、111Bと、上記フレーム110及び電子部品120の下部に配置された再配線部130、140と、を含み、上記接合部111A、111Bが第1接合部111A及び第2接合部111Bを有し、上記第1接合部111Aは上記フレーム110の上面110A及び下面110Bに配置され、上記第2接合部111Bは上記第1接合部111A上に配置されて上記貫通孔110Xの内壁に延びている。他の一例による電子部品パッケージ100Cに含まれるそれぞれの構成についての説明は、上述の内容と重複するため省略する。
FIG. 10 is a cross-sectional view schematically showing another example of an electronic component package. FIG. 11 is a schematic plan view of the electronic component package taken along the line III-III ′ of FIG. Referring to the drawing, an
図12a〜図12eは、他の一例による電子部品パッケージ100Cの概略的な製造工程の一例を示す図である。電子部品パッケージ100Cの製造例についての説明のうち、上述の説明と重複する内容は省略し、相違点を中心として説明する。
12a to 12e are diagrams illustrating an example of a schematic manufacturing process of the
図12aを参照すると、上面110A及び下面110Bに第1接合部111Aが形成されたフレーム110を準備する。ここで、Aは、第1接合部111Aが形成されたフレーム110の平面図であり、Bは、Aにおいて単位パッケージとして活用できる一部領域の断面を示す。第1接合部111Aは、フレーム110の上面110A及び下面110Bの全面に形成することができる。同様に、フレーム110のサイズは、大量生産が容易であるように様々なサイズに製作及び活用が可能である。
Referring to FIG. 12A, a
図12bを参照すると、第1接合部111A及びフレーム110を貫通する貫通孔110Xを形成する。ここで、Aは、貫通孔110Xが形成されたフレーム110の平面図であり、Bは、Aにおいて単位パッケージとして活用できる一部領域の断面を示す。同様に、貫通孔110Xは、例えば、機械的ドリル及び/またはレーザードリル、研磨用粒子を用いるサンドブラスト法、プラズマを用いるドライエッチング法、エッチング液を用いる湿式エッチング法などにより行うことができる。貫通孔110Xのサイズや形状などは、実装される電子部品120のサイズや形状、数などに応じて設計する。
Referring to FIG. 12B, a through
図12cを参照すると、第1接合部111A上及び貫通孔110Xの内壁に第2接合部111Bを形成する。その結果、フレーム110の上面110A及び下面110B上には二つの層の接合部111A、111Bが形成され、貫通孔110Xの内壁には、単層の接合部111Bが配置される。ここで、Aは、第2接合部111Bが形成されたフレーム110の平面図であり、Bは、Aにおいて単位パッケージとして活用できる一部領域の断面を示す。第2接合部111Bも、公知の方法で形成することができ、例えば、電解銅めっきまたは無電解銅めっきなどにより形成することができる。これにより、フレーム110の上面110Aまたは下面110Bに形成された第1及び第2接合部111A、111Bの厚さは、フレーム110の貫通孔110Xの内壁に形成された第2接合部111Bの厚さより小さくてよい。
Referring to FIG. 12c, the second joint 111B is formed on the first joint 111A and the inner wall of the through
図12dを参照すると、貫通孔110X内に電子部品120を配置する。その後、絶縁部150を用いて電子部品120をカプセル化する。絶縁部150は、フレーム110及び電子部品120の上部を少なくとも覆い、貫通孔110X内の空間を満たす。絶縁部150も、例えば、絶縁部150の前駆体をラミネートしてから硬化することで形成することができる。または、テープ(不図示)などを用いて貫通孔の下部を塞いだ状態で、電子部品120をカプセル化できるように絶縁部150の形成物質を塗布した後、硬化することで形成することもできる。
Referring to FIG. 12d, the
図12eを参照すると、フレーム110及び電子部品120の下部に再配線部130、140を形成する。具体的に、フレーム110及び電子部品120の下部に絶縁層131を形成した後、導電性パターン132及び導電性ビア133を形成することで、再配線部130を形成する。次いで、上記絶縁層131の下部にさらに絶縁層141を形成した後、導電性パターン142及び導電性ビア143を形成することで、再配線部140を形成する。再配線部130、140を形成した後には、その下部に外部層160を形成する。その後、外部層160に、導電性パターン142の少なくとも一部が露出するように第1開口部161を形成する。外部層160に第1開口部161を形成した後、第1開口部161に配置される第1外部接続端子165を形成する。場合によって、第1開口部161のみを形成してもよく、第1外部接続端子165は、必要に応じてパッケージ100Cの購買顧客社で別の工程により形成することができる。
Referring to FIG. 12 e, rewiring
図13は電子部品パッケージの他の一例を概略的に示す断面図である。図14は、図13のIV−IV'線に沿った電子部品パッケージの概略的な切断平面図である。図面を参照すると、他の一例による電子部品パッケージ100Dは、貫通孔110Xを有するフレーム110と、上記貫通孔110X内に配置された電子部品120と、上記フレーム110及び上記電子部品120の上部を少なくとも覆う絶縁部150と、上記フレーム110と上記絶縁部150との間に少なくとも一部が配置された接合部111と、上記フレーム110を貫通する貫通配線113と、上記フレーム110及び電子部品120の下部に配置された再配線部130、140と、を含み、上記フレーム110及び/または接合部111と貫通配線113との間には絶縁物質が配置されている。
FIG. 13 is a cross-sectional view schematically showing another example of an electronic component package. FIG. 14 is a schematic plan view of the electronic component package taken along line IV-IV ′ of FIG. Referring to the drawing, an
フレーム110の上面110A及び下面110Bを貫通する貫通配線113は、互いに異なる層に配置された導電性パターンを電気的に連結させる役割をし、その形成物質としては、銅(Cu)、アルミニウム(Al)、銀(Ag)、スズ(Sn)、金(Au)、ニッケル(Ni)、鉛(Pb)、またはこれらの合金などの導電性物質を用いることができる。貫通配線113の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。貫通配線113とフレーム110及び/または接合部111との電気的絶縁のために、その間に絶縁物質が介在しており、絶縁物質は、図面に示すように絶縁部150と同一の物質であってもよく、またはこれと異なって、追加配置した異なる絶縁物質であってもよい。
The through
他の一例による電子部品パッケージ100Dは、上記絶縁部150上に配置される外側導電性パターン152をさらに含むことができる。絶縁部150上に配置される外側導電性パターン152は、再配線パターン及び/またはパッドパターンの役割を担うことができ、その形成物質としては、銅(Cu)、アルミニウム(Al)、銀(Ag)、スズ(Sn)、金(Au)、ニッケル(Ni)、鉛(Pb)、またはこれらの合金などの導電性物質を用いることができる。具体的な例は上述のとおりである。外側導電性パターン152は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、再配線パターンとして、グランド(GND)パターン、パワー(PWR)パターン、信号(S)パターンなどの役割を担うことができる。ここで、信号(S)パターンは、グランド(GND)パターン、パワー(PWR)パターンなどを除いた各種信号、例えば、データ信号などを含む。また、パッドパターンとして、ビアパッド、外部接続端子パッドなどの役割を担うことができる。絶縁部150上の全面に外側導電性パターン152を配置することができ、第2外部接続端子175も、これに応じて、後述するカバー層170の全面に配置することができ、様々な設計が可能である。外側導電性パターン152の厚さも特に限定されず、例えば、それぞれ10μm〜50μm程度であることができる。外側導電性パターン152のうち露出した外側導電性パターン152には、必要に応じて表面処理層がさらに形成されることができる。上記表面処理層は、例えば、電解金めっき、無電解金めっき、OSPまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき/置換金めっき、DIGめっき、HASLなどにより形成されることができる。
The
他の一例による電子部品パッケージ100Dは、絶縁部150の上部に配置されるカバー層170をさらに含むことができる。カバー層170は、絶縁部150や外側導電性パターン152などを外部の物理的、化学的損傷などから保護するための構成である。カバー層170は、絶縁部150上に配置された外側導電性パターン152の少なくとも一部を露出させる第2開口部171を有する。第2開口部171は、外側導電性パターン152の一部の上面を露出させるが、場合によっては、側面を露出させることもできる。カバー層170の物質としては特に限定されず、例えば、半田レジストを用いることができる。その他にも、様々なPID樹脂を用いることができる。カバー層170は、必要に応じて多層で構成されてもよい。
The
他の一例による電子部品パッケージ100Dは、カバー層170の第2開口部171に配置される第2外部接続端子175をさらに含むことができる。第2外部接続端子175は、第2開口部171に配置され、第2開口部171を介して露出した外側導電性パターン152と連結される。第2外部接続端子175は、導電性物質、例えば、銅(Cu)、アルミニウム(Al)、銀(Ag)、スズ(Sn)、金(Au)、ニッケル(Ni)、鉛(Pb)、半田(solder)などで形成されることができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。第2外部接続端子175は、ランド(land)、ボール(ball)、ピン(pin)などであることができる。第2外部接続端子175は、多重層または単一層からなることができる。多重層からなる場合には、銅ピラー(pillar)及び半田を含むことができ、単一層からなる場合には、スズ−銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。他の一例による電子部品パッケージ100Dに含まれる他のそれぞれの構成についての説明は、上述の内容と重複するため省略する。
The
図15a〜図15fは、一例による電子部品パッケージ100Dの概略的な製造工程の一例を示す図である。電子部品パッケージ100Dの製造例についての説明のうち、上述の説明と重複する内容は省略し、相違点を中心として説明する。
15a to 15f are diagrams illustrating an example of a schematic manufacturing process of the
図15aを参照すると、フレーム110を準備する。ここで、Aは、フレーム110の平面図であり、Bは、Aにおいて単位パッケージとして活用できる一部領域の断面を示す。同様に、フレーム110のサイズは、大量生産が容易であるように、様々なサイズに製作及び活用が可能である。また、フレーム110には、優れた整合性(Pick−and−Place:P&P)のための基準マーク(fiducial mark)があることができる。
Referring to FIG. 15a, the
図15bを参照すると、フレーム110を貫通する貫通孔110X及び貫通孔110Yを形成する。ここで、Aは、貫通孔110X及び貫通孔110Yが形成されたフレーム110の平面図であり、Bは、Aにおいて単位パッケージとして活用できる一部領域の断面を示す。貫通孔110X及び貫通孔110Yを形成する方法は、特に限定されず、例えば、機械的ドリル及び/またはレーザードリル、研磨用粒子を用いるサンドブラスト法、プラズマを用いるドライエッチング法、エッチング液を用いる湿式エッチング法などにより行うことができる。貫通孔110Xのサイズや形状などは、実装される電子部品120のサイズや形状、数などに応じて設計する。貫通孔110Yのサイズや形状などは、形成しようとする貫通配線113のサイズや形状、数などに応じて設計する。
Referring to FIG. 15B, a through
図15cを参照すると、フレーム110の上面110A及び下面110B、貫通孔110X及び貫通孔110Yの内壁に接合部111を形成する。ここで、Aは、接合部111が形成されたフレーム110の平面図であり、Bは、Aにおいて単位パッケージとして活用できる一部領域の断面を示す。同様に、接合部111は公知の方法で形成することができ、例えば、電解銅めっきまたは無電解銅めっきなどにより形成することができる。
Referring to FIG. 15c, the
図15dを参照すると、貫通孔110X内に電子部品120を配置する。その後、絶縁部150を用いて電子部品120をカプセル化する。絶縁部150は、フレーム110及び電子部品120の上部を少なくとも覆い、貫通孔110X及び貫通孔110Y内の空間を満たす。絶縁部150は公知の方法により形成することができ、例えば、絶縁部150の前駆体をラミネートしてから硬化することで形成することができる。または、テープ(不図示)などを用いて貫通孔の下部を塞いだ状態で、電子部品120をカプセル化できるように絶縁部150の形成物質を塗布した後、硬化することで形成することもできる。
Referring to FIG. 15d, the
図15eを参照すると、貫通孔110Y内に貫通配線113を形成する。具体的に、貫通孔110Y内にそれより小さい直径の貫通孔(不図示)を形成した後、導電性物質を満たすことで貫通配線113を形成する。貫通配線113は、公知の方法により形成することができ、例えば、電解銅めっきまたは無電解銅めっきなどにより形成することができる。より具体的には、CVD、PVD、スパッタリング、サブトラクティブ、アディティブ、SAP、MSAPなどの方法を用いて形成することができるが、これに限定されるものではない。
Referring to FIG. 15E, the through
図15fを参照すると、フレーム110及び電子部品120の下部に再配線部130、140を形成する。具体的に、フレーム110及び電子部品120の下部に絶縁層131を形成した後、導電性パターン132及び導電性ビア133を形成することで、再配線部130を形成する。次いで、上記絶縁層131の下部にさらに絶縁層141を形成した後、導電性パターン142及び導電性ビア143を形成することで、再配線部140を形成する。再配線部130、140を形成した後には、その下部に外部層160を形成する。その後、外部層160に、導電性パターン142の少なくとも一部が露出するように第1開口部161を形成する。外部層160に第1開口部161を形成した後、第1開口部161に配置される第1外部接続端子165を形成する。また、絶縁部150上に外側導電性パターン152を形成する。その後、絶縁部150の上部にカバー層170を形成する。その後、カバー層170に、導電性パターン142の少なくとも一部が露出するように第2開口部171を形成する。カバー層170の第2開口部171を形成した後、第2開口部171に配置される第2外部接続端子175を形成する。外側導電性パターン152、カバー層170、第2開口部171、第2外部接続端子175の形成方法は、導電性パターン132、142、外部層160、第1開口部161、第1外部接続端子165の形成方法とその説明が重複するため省略する。場合によって、カバー層170の第2開口部171に配置される第2外部接続端子175のみを形成することができ、外部層160には第1開口部161のみを形成し、第1開口部161に配置される第1外部接続端子165は、必要に応じてパッケージ100Dの購買顧客社で別の工程により形成することができる。
Referring to FIG. 15 f, rewiring
一方、上述の例示と異なって、他の一例によるパッケージ100Bの製造方法を参照して、先ず、上面110A及び下面110Bに接合部111が形成されたフレーム110を準備した後、貫通孔110X及び貫通孔110Yを形成することも可能であり、この場合、製造されるパッケージは、貫通孔110X及び貫通孔110Yの内壁には接合部111が配置されていない形態を有することができる。
On the other hand, unlike the above example, referring to the manufacturing method of the
また、上述の例示と異なって、他の一例によるパッケージ100Cの製造方法を参照して、上面110A及び下面110Bに第1接合部111Aが形成されたフレーム110を準備した後、貫通孔110X及び貫通孔110Yを形成し、さらに第2接合部111Bをめっきする場合、製造されるパッケージは、フレーム110の上面110A及び下面110Bには二つの層の接合部111A、111Bが形成され、貫通孔110X及び貫通孔110Yの内壁には単層の接合部111Bが形成されている形態を有することができる。
Also, unlike the above example, referring to the manufacturing method of the
図16は一例による電子部品パッケージ100Dにおいて、貫通配線113の様々な断面形状を示す図である。貫通配線113の断面形状は、貫通孔110Y内の小さい貫通孔(不図示)の形成時に、CNCドリル、打ち抜き法などを用いる場合には、Aに示すように垂直形状をなし、片面レーザードリル、エッチングなどを用いる場合には、Bに示すように斜面形状をなし、両面レーザードリル、エッチングなどを用いる場合には、二重斜面形状をなすことができるが、これに限定されるものではない。
FIG. 16 is a diagram showing various cross-sectional shapes of the through
図17は電子部品パッケージの他の一例を概略的に示す断面図である。図18は、図17のV−V'線に沿った電子部品パッケージの概略的な切断平面図である。図面を参照すると、他の一例による電子部品パッケージ100Eは、貫通孔110Xを有するフレーム110と、上記貫通孔110X内に配置された電子部品120と、上記フレーム110及び上記電子部品120の上部を少なくとも覆う絶縁部150と、上記フレーム110と上記絶縁部150との間に少なくとも一部が配置された接合部111と、上記フレーム110及び電子部品120の下部に配置された再配線部130、140と、を含み、上記絶縁部150が、さらに上記フレーム110の外側側部を囲む。このようにフレーム110が絶縁部150により囲まれると、フレーム110が外部に露出しないため、酸化防止などの信頼性向上を図ることができる。他の一例による電子部品パッケージ100Eに含まれるそれぞれの構成についての説明は、上述の内容と重複するため省略する。
FIG. 17 is a cross-sectional view schematically showing another example of an electronic component package. 18 is a schematic plan view of the electronic component package taken along line VV ′ of FIG. Referring to the drawing, an
図19a〜図19dは、一例による電子部品パッケージ100Eの概略的な製造工程の一例を示す図である。電子部品パッケージ100Eの製造例についての説明のうち、上述の説明と重複する内容は省略し、相違点を中心として説明する。
19a to 19d are diagrams illustrating an example of a schematic manufacturing process of the
図19aを参照すると、上面110A及び下面110Bに接合部111が形成されたフレーム110を準備する。そして、フレーム110の下面110Bに配置された接合部111に、粘着性高分子層190を付着させる。接合部111は、フレーム110の上面110A及び下面110Bの全面に形成することができる。同様に、フレーム110のサイズは、大量生産が容易であるように、様々なサイズに製作及び活用が可能である。
Referring to FIG. 19a, a
図19bを参照すると、接合部111及びフレーム110を貫通する貫通孔110X及びダミー孔110Zを形成する。ダミー孔110Zは、貫通孔110Xを有するフレーム110を囲むように形成する。貫通孔110X及びダミー孔110Zの形成方法は特に限定されず、例えば、機械的ドリル及び/またはレーザードリル、研磨用粒子を用いるサンドブラスト法、プラズマを用いるドライエッチング法、エッチング液を用いる湿式エッチング法などにより行うことができる。貫通孔110X及びダミー孔110Zのサイズや形状などは、実装される電子部品120のサイズや形状、数などに応じて設計する。
Referring to FIG. 19B, a through
図19cを参照すると、貫通孔110X内に電子部品120を配置する。その後、絶縁部150を用いて電子部品120をカプセル化する。粘着性高分子層190は剥離する。絶縁部150は、フレーム110及び電子部品120の上部を少なくとも覆い、貫通孔110X内の空間を満たす。さらに、フレーム110が外部に露出しないように、フレーム110の外側側部を囲む。絶縁部150も、例えば、絶縁部150の前駆体をラミネートしてから硬化することで形成することができる。または、電子部品120をカプセル化できるように絶縁部150の形成物質を塗布した後、硬化することで形成することもできる。
Referring to FIG. 19c, the
図19dを参照すると、フレーム110及び電子部品120の下部に再配線部130、140を形成する。具体的に、フレーム110及び電子部品120の下部に絶縁層131を形成した後、導電性パターン132及び導電性ビア133を形成することで、再配線部130を形成する。次いで、上記絶縁層131の下部にさらに絶縁層141を形成した後、導電性パターン142及び導電性ビア143を形成することで、再配線部140を形成する。再配線部130、140を形成した後には、その下部に外部層160を形成する。その後、外部層160に、導電性パターン142の少なくとも一部が露出するように第1開口部161を形成する。外部層160に第1開口部161を形成した後、第1開口部161に配置される第1外部接続端子165を形成する。場合によって、第1開口部161のみを形成してもよく、第1外部接続端子165は、必要に応じてパッケージ100Eの購買顧客社で別の工程により形成することができる。
Referring to FIG. 19 d, rewiring
一方、上述の例示と異なって、一例によるパッケージ100Aの製造方法を参照して、先ず、フレーム110に貫通孔110X及びダミー孔110Zを形成した後、接合部111をめっきし、絶縁部150を形成する場合、製造されるパッケージは、貫通孔110X及びダミー孔110Zの内壁に接合部111が延びて配置されている形態を有することができる。
On the other hand, unlike the above example, referring to the manufacturing method of the
また、上述の例示と異なって、他の一例によるパッケージ100Cの製造方法を参照して、上面110A及び下面110Bに第1接合部111Aが形成されたフレーム110に貫通孔110X及びダミー孔110Zを形成した後、さらに第2接合部111Bをめっきする場合、製造されるパッケージは、フレーム110の上面110A及び下面110Bには二つの層の接合部111A、111Bが形成され、貫通孔110X及びダミー孔110Zの内壁には単層の接合部111Bが形成されている形態を有することができる。
Further, unlike the above example, the through
図20は電子部品パッケージの他の一例を概略的に示す断面図である。図21は、図20のVI−VI'線に沿った電子部品パッケージの概略的な切断平面図である。図面を参照すると、他の一例による電子部品パッケージ100Fは、貫通孔110Xを有するフレーム110と、上記貫通孔110X内に配置された電子部品120、122と、上記フレーム110及び上記電子部品120、122の上部を少なくとも覆う絶縁部150と、上記フレーム110と上記絶縁部150との間に少なくとも一部が配置された接合部111と、上記フレーム110及び電子部品120、122の下部に配置された再配線部130、140と、を含み、上記電子部品120、122が複数個である。
FIG. 20 is a cross-sectional view schematically showing another example of an electronic component package. FIG. 21 is a schematic plan view of the electronic component package taken along line VI-VI ′ of FIG. Referring to the drawing, an
複数の電子部品120、122は、互いに同一であってもよく、互いに異なってもよい。複数の電子部品120、122は、それぞれ再配線部130、140と電気的に連結される電極パッド120P、122Pを有する。電極パッド120P、122Pは、それぞれ再配線部130、140により再配線される。複数の電子部品120、122の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、複数の電子部品120、122の数は、図面に示すように2個であることができるが、これに限定されず、3個、4個などそれ以上がさらに配置され得ることは勿論である。他の一例による電子部品パッケージ100Fに含まれるそれぞれの構成についての説明は、上述の内容と重複するため省略する。また、他の一例による電子部品パッケージ100Fの製造方法は、複数の電子部品120、122を配置することを除き、上述の電子部品パッケージ100A〜100Eの製造方法と同様であるため、その説明を省略する。一方、図面に図示したものと異なり、他の一例による電子部品パッケージ100Fの場合も、上述の電子部品パッケージ100B〜100Eの特徴的な形態が適用された形態に変形され得ることは勿論である。
The plurality of
図22は電子部品パッケージの他の一例を概略的に示す断面図である。図23は、図22のVII−VII'線に沿った電子部品パッケージの概略的な切断平面図である。図面を参照すると、他の一例による電子部品パッケージ100Gは、貫通孔110X1、110X2を有するフレーム110と、上記貫通孔110X1、110X2内に配置された電子部品120、122と、上記フレーム110及び上記電子部品120、122の上部を少なくとも覆う絶縁部150と、上記フレーム110と上記絶縁部150との間に少なくとも一部が配置された接合部111と、上記フレーム110及び電子部品120、122の下部に配置された再配線部130、140と、を含み、上記貫通孔110X1、110X2が複数個であり、それぞれの貫通孔110X1、110X2内にそれぞれの電子部品120、122が配置される。
FIG. 22 is a cross-sectional view schematically showing another example of an electronic component package. 23 is a schematic plan view of the electronic component package taken along line VII-VII ′ of FIG. Referring to the drawing, an
複数の貫通孔110X1、110X2の面積や形状などは、互いに同一であってもよく、互いに異なってもよい。また、それぞれの貫通孔110X1、110X2に配置される電子部品120、122も、互いに同一であってもよく、互いに異なってもよい。複数の貫通孔110X1、110X2及びこれらにそれぞれ配置される電子部品120、122の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、複数の貫通孔110X1、110X2の数は、図面に示すように2個であることができるが、これに限定されず、3個、4個などそれ以上であり得ることは勿論である。また、それぞれの貫通孔110X1、110X2内に配置される電子部品120、122は、図面に示すように1個であることができるが、これに限定されず、2個、3個などとそれ以上であり得ることは勿論である。他の一例による電子部品パッケージ100Gに含まれるそれぞれの構成についての説明は、上述の内容と重複するため省略する。また、他の一例による電子部品パッケージ100Gの製造方法は、複数の貫通孔110X1、110X2を形成した後、それぞれの貫通孔110X1、110X2にそれぞれの電子部品120、122を配置することを除き、上述の電子部品パッケージ100A〜100Eの製造方法と同様であるため、その説明を省略する。一方、図面に図示したものと異なって、他の一例による電子部品パッケージ100Gの場合も、上述の電子部品パッケージ100B〜100Fの特徴的な形態が適用された形態に変形され得ることは勿論である。
The areas and shapes of the plurality of through holes 110X1 and 110X2 may be the same or different from each other. Also, the
図24は電子部品パッケージの他の一例を概略的に示す断面図である。図25は、図24のVIII−VIII'線に沿った電子部品パッケージの概略的な切断平面図である。図面を参照すると、他の一例による電子部品パッケージ100Hは、貫通孔110Xを有するフレーム110と、上記貫通孔110X内に配置された電子部品120、124と、上記フレーム110及び上記電子部品120、124の上部を少なくとも覆う絶縁部150と、上記フレーム110と上記絶縁部150との間に少なくとも一部が配置された接合部111と、上記フレーム110及び電子部品120、124の下部に配置された再配線部130、140と、を含み、上記電子部品120、124の少なくとも一つは集積回路120であり、他の少なくとも一つは受動部品124である。
FIG. 24 is a cross-sectional view schematically showing another example of an electronic component package. FIG. 25 is a schematic plan view of the electronic component package taken along line VIII-VIII ′ of FIG. Referring to the drawing, an
集積回路120は、数百〜数百万個以上の素子が一つのチップ内に集積化されたチップのことであり、例えば、セントラルプロセッサ(例えば、CPU)、グラフィックプロセッサ(例えば、GPU)、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップであることができるが、これに限定されるものではない。受動部品124は、例えば、インダクタ、コンデンサ、抵抗器などであることができるが、これに限定されるものではない。集積回路120は、電極パッド120Pを介して再配線部130、140と電気的に連結される。受動部品124は、電極パッド(不図示)、例えば、外部電極を介して再配線部130、140と電気的に連結される。集積回路120及び受動部品124の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、集積回路120は貫通孔110Xの中央付近に配置され、受動部品124は貫通孔110Xの内壁付近に配置されることができるが、これに限定されるものではない。また、集積回路120は1個のみが配置され、受動部品124は複数個が配置されることができるが、これに限定されるものではなく、その逆であってもよく、両方とも1個のみが配置されてもよく、両方とも複数個が配置されてもよい。他の一例による電子部品パッケージ100Hに含まれるそれぞれの構成についての説明は、上述の内容と重複するため省略する。また、他の一例による電子部品パッケージ100Hの製造方法は、複数の電子部品120、124を配置することを除き、上述の電子部品パッケージ100A〜100Eの製造方法と同様であるため、その説明を省略する。一方、図面に図示したものと異なって、他の一例による電子部品パッケージ100Hの場合も、上述の電子部品パッケージ100B〜100Gの特徴的な形態が適用された形態に変形され得ることは勿論である。
The
図26は電子部品パッケージの他の一例を概略的に示す断面図である。図面を参照すると、他の一例による電子部品パッケージ100Iは、貫通孔110Xを有するフレーム110と、上記貫通孔110X内に配置された電子部品120と、上記フレーム110及び上記電子部品120の上部を少なくとも覆う絶縁部150と、上記フレーム110と上記絶縁部150との間に少なくとも一部が配置された接合部111と、上記フレーム110及び電子部品120、122の下部に配置された再配線部130、140と、を含み、上記フレーム110は内部に配置される放熱層116を含み、上記放熱層116により、上記フレーム110を構成する金属またはセラミック系物質が複数の層115A、115Bに分けられる。
FIG. 26 is a cross-sectional view schematically showing another example of an electronic component package. Referring to the drawing, an electronic component package 100I according to another example includes a
放熱層116は、導電性物質、例えば、銅(Cu)、アルミニウム(Al)、銀(Ag)、スズ(Sn)、金(Au)、ニッケル(Ni)、鉛(Pb)、またはこれらの合金などからなる。したがって、放熱層116を有する場合、放熱特性をさらに向上させることができる。放熱層116は、フレーム110の残りの部分を形成する金属またはセラミック系物質より大きい熱導電性を有することができる。他の一例による電子部品パッケージ100Iに含まれるそれぞれの構成についての説明は、上述の内容と重複するため省略する。また、他の一例による電子部品パッケージ100Iの製造方法は、フレーム110の内部に放熱層116を配置することを除き、上述の電子部品パッケージ100A〜100Eの製造方法と同様であるため、その説明を省略する。一方、図面に図示したものと異なって、他の一例による電子部品パッケージ100Iの場合も、上述の電子部品パッケージ100B〜100Hの特徴的な形態が適用された形態に変形され得ることは勿論である。
The
図27は電子部品パッケージの他の一例を概略的に示す断面図である。図面を参照すると、他の一例による電子部品パッケージ100Jは、貫通孔110Xを有するフレーム110と、上記貫通孔110X内に配置された電子部品120と、上記フレーム110及び上記電子部品120の上部を少なくとも覆う絶縁部150と、上記フレーム110と上記絶縁部150との間に少なくとも一部が配置された接合部111と、上記フレーム110及び電子部品120の下部に配置された再配線部130、140と、を含み、上記フレーム110は内部に配置される複数の放熱層116A、116Bを含み、上記複数の放熱層116A、116Bにより、上記フレーム110を構成する金属またはセラミック系物質が複数の層115A、115B、115Cに分けられる。
FIG. 27 is a cross-sectional view schematically showing another example of an electronic component package. Referring to the drawing, an
それぞれの放熱層116A、116Bは、導電性物質、例えば、銅(Cu)、アルミニウム(Al)、銀(Ag)、スズ(Sn)、金(Au)、ニッケル(Ni)、鉛(Pb)、またはこれらの合金などからなる。したがって、これら放熱層116A、116Bを有する場合、放熱特性をさらに向上させることができる。放熱層116A、116Bは、フレーム110の残りの部分を形成する金属またはセラミック系物質より大きい熱導電性を有することができる。放熱層116A、116Bが、図面に図示したものより多く配置され得ることは勿論である。他の一例による電子部品パッケージ100Jに含まれるそれぞれの構成についての説明は、上述の内容と重複するため省略する。また、他の一例による電子部品パッケージ100Jの製造方法は、フレーム110の内部に複数の放熱層116A、116Bを配置することを除き、上述の電子部品パッケージ100A〜100Eの製造方法と同様であるため、その説明を省略する。一方、図面に図示したものと異なって、他の一例による電子部品パッケージ100Jの場合も、上述の電子部品パッケージ100B〜100Hの特徴的な形態が適用された形態に変形され得ることは勿論である。
Each of the
パッケージオンパッケージ構造
図28はパッケージオンパッケージ構造の一例を概略的に示す断面図である。上述の様々な例示による電子部品パッケージ100A〜100Jが、パッケージオンパッケージ構造に様々な形態で適用されることができる。例えば、図面を参照すると、一例によるパッケージオンパッケージ構造は、上述の電子部品パッケージ100Dの上部に他の電子部品パッケージ200が配置された形態を有する。
Package on Package Structure FIG. 28 is a cross-sectional view schematically showing an example of a package on package structure. The
第1電子部品パッケージ100Dは、上述のように、貫通孔110Xを有するフレーム110と、上記貫通孔110X内に配置された電子部品120と、上記フレーム110及び上記電子部品120の上部を少なくとも覆う絶縁部150と、上記フレーム110と上記絶縁部150との間に少なくとも一部が配置された接合部111と、上記フレーム110を貫通する貫通配線113と、上記フレーム110及び電子部品120の下部に配置された再配線部130、140と、上記再配線部130、140の下部に配置された第1外部接続端子165と、上記絶縁部150の上部に配置された第2外部接続端子175と、を含む。各構成についての内容は上述の内容と同様であるため、その説明を省略する。
As described above, the first
第2電子部品パッケージ200は、上記第1電子部品パッケージ100Dの上部に配置され、上記第2外部接続端子175を介して上記第1電子部品パッケージ100Dと連結される。第2電子部品パッケージ200は、公知の電子部品パッケージであることができ、その構造や形態が特に制限されるものではない。一例として、第2電子部品パッケージ200は、揮発性メモリー(例えば、DRAM)、非揮発性メモリー(例えば、ROM)、フラッシュメモリーなどのメモリーチップがフリップチップの形態に実装されたメモリーチップパッケージであることができるが、これに限定されるものではない。
The second
図29はパッケージオンパッケージ構造の他の一例を概略的に示す断面図である。図面を参照すると、他の一例によるパッケージオンパッケージ構造は、上述の電子部品パッケージ100Dの上部及び下部に他の電子部品パッケージ200、300が配置された形態を有する。
FIG. 29 is a sectional view schematically showing another example of a package-on-package structure. Referring to the drawing, a package-on-package structure according to another example has a configuration in which other
第1電子部品パッケージ100Dは、上述のように、貫通孔110Xを有するフレーム110と、上記貫通孔110X内に配置された電子部品120と、上記フレーム110及び上記電子部品120の上部を少なくとも覆う絶縁部150と、上記フレーム110と上記絶縁部150との間に少なくとも一部が配置された接合部111と、上記フレーム110を貫通する貫通配線113と、上記フレーム110及び電子部品120の下部に配置された再配線部130、140と、上記再配線部130、140の下部に配置された第1外部接続端子165と、上記絶縁部150の上部に配置された第2外部接続端子175と、を含む。各構成についての内容は上述の内容と同様であるため、その説明を省略する。
As described above, the first
第2電子部品パッケージ200は、上述のように、上記第1電子部品パッケージ100Dの上部に配置され、上記第2外部接続端子175を介して上記第1電子部品パッケージ100Dと連結される。第2電子部品パッケージ200は、公知の電子部品パッケージであることができ、その構造や形態が特に制限されるものではない。一例として、第2電子部品パッケージ200は、揮発性メモリー(例えば、DRAM)、非揮発性メモリー(例えば、ROM)、フラッシュメモリーなどのメモリーチップが実装されたメモリーチップパッケージであることができるが、これに限定されるものではない。または、第2電子部品パッケージ200は、上述の電子部品パッケージ100A〜100Jの何れか一つの形態を有するものであってもよい。
As described above, the second
第3電子部品パッケージ300は、上記第1電子部品パッケージ100Dの下部に配置され、上記第1外部接続端子165を介して上記第1電子部品パッケージ100Dと連結される。第3電子部品パッケージ300も公知の電子部品パッケージであることができ、その構造や形態が特に制限されるものではない。一例として、第3電子部品パッケージ300も、揮発性メモリー(例えば、DRAM)、非揮発性メモリー(例えば、ROM)、フラッシュメモリーなどのメモリーチップが実装されたメモリーチップパッケージであることができるが、これに限定されるものではない。または、第3電子部品パッケージ300は、上述の電子部品パッケージ100A〜100Jの何れか一つの形態を有するものであってもよい。
The third
図面で図示していないが、第1電子部品パッケージ100Dの表面上に様々な別の受動部品(不図示)、例えば、表面実装型(SMT)部品が配置されることができる。尚、様々な形態の電子部品パッケージ100A〜100Jまたは図面に図示していない他の様々な形態の電子部品パッケージが、上部パッケージとして受動部品とともに配置され得ることは勿論である。受動部品(不図示)も第2開口部171内に配置され、これを介して露出した各種導電性パターンと物理的及び/または電気的に連結されることができる。
Although not shown in the drawings, various other passive components (not shown), for example, surface mount type (SMT) components, may be disposed on the surface of the first
一方、本発明において、下部はパッケージの電子機器への実装方向を意味し、上部は下部の反対方向を意味し、側部は上部及び下部に略垂直な方向を意味する。ここで、上部、下部、または側部に位置するということは、対象構成要素が、基準となる構成要素と直接接触する場合だけでなく、該当方向に位置するが、直接接触していない場合、すなわち間接的に接触する場合も含む。 On the other hand, in the present invention, the lower part means the mounting direction of the package to the electronic device, the upper part means the opposite direction of the lower part, and the side part means the direction substantially perpendicular to the upper part and the lower part. Here, being located in the upper part, the lower part, or the side part means that the target component is not only in direct contact with the reference component, but also in the corresponding direction, but not in direct contact. That is, the case where it contacts indirectly is also included.
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で様々な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。 As mentioned above, although embodiment of this invention was described in detail, the scope of the present invention is not limited to this, and various correction and deformation | transformation are within the range which does not deviate from the technical idea of this invention described in the claim. It will be apparent to those having ordinary knowledge in the art.
1000 電子機器
1010 メインボード
1020 チップ関連部品
1030 ネットワーク関連部品
1040 その他の部品
1050 カメラ
1060 アンテナ
1070 ディスプレイ
1080 バッテリー
1090 信号ライン
1100 スマートフォン
1101 スマートフォン本体(本体)
1110 スマートフォンメインボード(メインボード)
1120 スマートフォン内蔵電子部品(電子部品)
1130 スマートフォンカメラ(カメラ)
100、200、300 電子部品パッケージ
100A〜100J 電子部品パッケージ
110 フレーム
110A 上面
110B 下面
110Y 貫通孔
111、111A、111B 接合部
113 貫通配線
120、122、124 電子部品
120P、122P 電極パッド
110X、110X1、110X2 貫通孔
130、140 再配線部
131、141 絶縁層
132、142、152 導電性パターン
133、143 導電性ビア
150 絶縁部
161、171 開口部
165、175 外部接続端子
160 外部層
170 カバー層
190 粘着性高分子層
1000 Electronic Device 1010
1110 Smartphone main board (main board)
1120 Smartphone built-in electronic components (electronic components)
1130 Smartphone camera (camera)
100, 200, 300
Claims (25)
前記貫通孔内に配置された電子部品と、
前記フレーム及び前記電子部品の上部を少なくとも覆う絶縁部と、
前記フレームと前記絶縁部との間に少なくとも一部が配置された接合部と、
前記フレーム及び前記電子部品の下部に配置された再配線部と、を含む、電子部品パッケージ。 A frame containing a metal-based material or a ceramic-based material and having a through hole;
An electronic component disposed in the through hole;
An insulating part covering at least the upper part of the frame and the electronic component;
A joint part at least partially disposed between the frame and the insulating part;
An electronic component package comprising: the frame and a rewiring portion disposed below the electronic component.
前記第1接合部は、前記フレームの向かい合う両面に配置されており、
前記第2接合部は、前記第1接合部上に配置されて前記貫通孔の内壁に延びている、請求項1から7のいずれか一項に記載の電子部品パッケージ。 The joint includes a first joint and a second joint,
The first joint is disposed on both sides of the frame;
The electronic component package according to claim 1, wherein the second joint portion is disposed on the first joint portion and extends to an inner wall of the through hole.
前記フレームと前記貫通配線との間、または前記接合部と前記貫通配線との間には絶縁物質が配置されている、請求項1から11のいずれか一項に記載の電子部品パッケージ。 Further comprising a through-wiring penetrating the frame,
12. The electronic component package according to claim 1, wherein an insulating material is disposed between the frame and the through wiring or between the joint and the through wiring. 13.
前記フレームは外部に露出しない、請求項1から12のいずれか一項に記載の電子部品パッケージ。 The insulating portion surrounds the outer side of the frame;
The electronic component package according to claim 1, wherein the frame is not exposed to the outside.
前記放熱層により、前記金属系物質またはセラミック系物質が複数の層に分けられる、請求項1から13のいずれか一項に記載の電子部品パッケージ。 The frame includes one or more heat dissipation layers disposed therein,
The electronic component package according to claim 1, wherein the metal-based material or the ceramic-based material is divided into a plurality of layers by the heat dissipation layer.
前記第1開口部に配置された第1外部接続端子と、をさらに含み、
前記第1外部接続端子は、少なくとも一つがファン−アウト領域に配置されている、請求項1から15のいずれか一項に記載の電子部品パッケージ。 An outer layer disposed under the redistribution portion and having a first opening;
A first external connection terminal disposed in the first opening,
The electronic component package according to claim 1, wherein at least one of the first external connection terminals is disposed in a fan-out region.
前記第2開口部に配置された第2外部接続端子と、をさらに含み、
前記第2外部接続端子は前記電子部品と電気的に連結されている、請求項1から16のいずれか一項に記載の電子部品パッケージ。 A cover layer disposed on top of the insulating portion and having a second opening;
A second external connection terminal disposed in the second opening,
The electronic component package according to claim 1, wherein the second external connection terminal is electrically connected to the electronic component.
前記第1電子部品パッケージの上部に配置され、前記第2外部接続端子を介して前記第1電子部品パッケージと連結される第2電子部品パッケージと、を含む、パッケージオンパッケージ構造。 A frame containing a metal-based material or a ceramic-based material and having a through hole; an electronic component disposed in the through hole; an insulating portion covering at least an upper portion of the frame and the electronic component; the frame and the insulating portion A joint portion at least partially disposed between, a through-wiring penetrating the frame, a rewiring portion disposed under the frame and the electronic component, and a lower portion of the rewiring portion. A first electronic component package comprising: a first external connection terminal; and a second external connection terminal disposed on the insulating portion;
A package-on-package structure including a second electronic component package disposed on the first electronic component package and coupled to the first electronic component package via the second external connection terminal.
前記フレームの少なくとも一面に配置された接合部と、
前記フレームの貫通孔に配置された電子部品と、
前記フレーム及び前記電子部品が配置され、前記電子部品と電気的に連結された再配線部と、
前記フレーム、前記電子部品、及び前記再配線部によって閉じ込められた前記貫通孔の空間を少なくとも満たす絶縁部と、を含み、
前記フレームは、熱導電性が1W/mK以上であり、熱膨張係数が10ppm/℃以下であり、弾性係数が100GPa以上である、電子部品パッケージ。 A frame having a through hole;
A joint disposed on at least one surface of the frame;
An electronic component disposed in the through hole of the frame;
A rewiring portion in which the frame and the electronic component are arranged and electrically connected to the electronic component;
An insulating part that at least fills the space of the through hole confined by the frame, the electronic component, and the rewiring part,
The frame is an electronic component package having a thermal conductivity of 1 W / mK or more, a thermal expansion coefficient of 10 ppm / ° C. or less, and an elastic coefficient of 100 GPa or more.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20150067999 | 2015-05-15 | ||
KR10-2015-0067999 | 2015-05-15 | ||
KR1020150142626A KR102021886B1 (en) | 2015-05-15 | 2015-10-13 | Electronic component package and package on package structure |
KR10-2015-0142626 | 2015-10-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016219798A true JP2016219798A (en) | 2016-12-22 |
JP6521529B2 JP6521529B2 (en) | 2019-05-29 |
Family
ID=57541641
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016096403A Active JP6521529B2 (en) | 2015-05-15 | 2016-05-12 | Electronic component package and package on package structure |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP6521529B2 (en) |
KR (1) | KR102021886B1 (en) |
TW (1) | TWI658545B (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109216335A (en) * | 2017-07-07 | 2019-01-15 | 三星电机株式会社 | Fan-out-type semiconductor package module |
JP2019212887A (en) * | 2018-06-04 | 2019-12-12 | サムスン エレクトロニクス カンパニー リミテッド | Semiconductor package |
CN111199950A (en) * | 2018-11-20 | 2020-05-26 | 三星电子株式会社 | Fan-out type semiconductor package |
JP2020529735A (en) * | 2017-08-03 | 2020-10-08 | ゼネラル・エレクトリック・カンパニイ | Electronics package with integrated electromagnetic interference shield and its manufacturing method |
WO2023209861A1 (en) * | 2022-04-27 | 2023-11-02 | 日本電信電話株式会社 | Semiconductor device, and manufacturing method therefor |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101983188B1 (en) * | 2016-12-22 | 2019-05-28 | 삼성전기주식회사 | Fan-out semiconductor package |
JP6815880B2 (en) * | 2017-01-25 | 2021-01-20 | 株式会社ディスコ | Manufacturing method of semiconductor package |
KR102038602B1 (en) * | 2017-07-14 | 2019-10-31 | 전자부품연구원 | High heat radiating fan-out package and manufacturing method thereof |
US11322449B2 (en) | 2017-10-31 | 2022-05-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package with fan-out structures |
TWI736780B (en) | 2017-10-31 | 2021-08-21 | 台灣積體電路製造股份有限公司 | Chip package and methods of forming the same |
KR102061850B1 (en) | 2018-02-26 | 2020-01-02 | 삼성전자주식회사 | Fan-out semiconductor package |
KR102138012B1 (en) * | 2018-08-28 | 2020-07-27 | 삼성전자주식회사 | Fan-out semiconductor package |
US11251099B2 (en) * | 2019-07-31 | 2022-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Warpage control of packages using embedded core frame |
KR102609629B1 (en) * | 2021-07-22 | 2023-12-04 | 한국전자기술연구원 | Semiconductor package for high frequency power amplifier, mounting structure thereof, and manufacturing method thereof |
KR20240052980A (en) * | 2021-09-09 | 2024-04-23 | 어플라이드 머티어리얼스, 인코포레이티드 | Stiffener frames for semiconductor device packages |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003309213A (en) * | 2002-04-15 | 2003-10-31 | Ngk Spark Plug Co Ltd | Wiring board |
JP2003347741A (en) * | 2002-05-30 | 2003-12-05 | Taiyo Yuden Co Ltd | Composite multilayer substrate and module using the same |
JP2004071698A (en) * | 2002-08-02 | 2004-03-04 | Hitachi Metals Ltd | Semiconductor package |
WO2006043474A1 (en) * | 2004-10-22 | 2006-04-27 | Murata Manufacturing Co., Ltd. | Composite multilayer substrate and its manufacturing method |
US20080099912A1 (en) * | 2006-10-27 | 2008-05-01 | Gene Wu | Packaging with base layers comprising alloy 42 |
JP2010073851A (en) * | 2008-09-18 | 2010-04-02 | Denso Corp | Semiconductor device |
JP2010251367A (en) * | 2009-04-10 | 2010-11-04 | Shinko Electric Ind Co Ltd | Semiconductor device and method of manufacturing the same, and electronic device |
JP2011187830A (en) * | 2010-03-10 | 2011-09-22 | Tdk Corp | Substrate with built-in electronic component, and method of manufacturing the same |
JP2011211099A (en) * | 2010-03-30 | 2011-10-20 | Tdk Corp | Substrate with built-in electronic components and method of manufacturing the same |
JP2013211480A (en) * | 2012-03-30 | 2013-10-10 | Fujikura Ltd | Component built-in substrate |
US20150130046A1 (en) * | 2013-11-13 | 2015-05-14 | Bridge Semiconductor Corporation | Semiconductor package with package-on-package stacking capability and method of manufacturing the same |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI343110B (en) * | 2007-06-20 | 2011-06-01 | Unimicron Technology Corp | Process of embedded circuit board having a conductive hole |
JP4600443B2 (en) * | 2007-07-09 | 2010-12-15 | 日本電気株式会社 | Semiconductor package and stacked semiconductor package |
US8901435B2 (en) * | 2012-08-14 | 2014-12-02 | Bridge Semiconductor Corporation | Hybrid wiring board with built-in stopper, interposer and build-up circuitry |
-
2015
- 2015-10-13 KR KR1020150142626A patent/KR102021886B1/en active IP Right Grant
-
2016
- 2016-05-12 JP JP2016096403A patent/JP6521529B2/en active Active
- 2016-05-12 TW TW105114641A patent/TWI658545B/en active
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003309213A (en) * | 2002-04-15 | 2003-10-31 | Ngk Spark Plug Co Ltd | Wiring board |
JP2003347741A (en) * | 2002-05-30 | 2003-12-05 | Taiyo Yuden Co Ltd | Composite multilayer substrate and module using the same |
JP2004071698A (en) * | 2002-08-02 | 2004-03-04 | Hitachi Metals Ltd | Semiconductor package |
WO2006043474A1 (en) * | 2004-10-22 | 2006-04-27 | Murata Manufacturing Co., Ltd. | Composite multilayer substrate and its manufacturing method |
US20080099912A1 (en) * | 2006-10-27 | 2008-05-01 | Gene Wu | Packaging with base layers comprising alloy 42 |
JP2010073851A (en) * | 2008-09-18 | 2010-04-02 | Denso Corp | Semiconductor device |
JP2010251367A (en) * | 2009-04-10 | 2010-11-04 | Shinko Electric Ind Co Ltd | Semiconductor device and method of manufacturing the same, and electronic device |
JP2011187830A (en) * | 2010-03-10 | 2011-09-22 | Tdk Corp | Substrate with built-in electronic component, and method of manufacturing the same |
JP2011211099A (en) * | 2010-03-30 | 2011-10-20 | Tdk Corp | Substrate with built-in electronic components and method of manufacturing the same |
JP2013211480A (en) * | 2012-03-30 | 2013-10-10 | Fujikura Ltd | Component built-in substrate |
US20150130046A1 (en) * | 2013-11-13 | 2015-05-14 | Bridge Semiconductor Corporation | Semiconductor package with package-on-package stacking capability and method of manufacturing the same |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109216335A (en) * | 2017-07-07 | 2019-01-15 | 三星电机株式会社 | Fan-out-type semiconductor package module |
JP2019016770A (en) * | 2017-07-07 | 2019-01-31 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | Fan-out semiconductor package module |
CN109216335B (en) * | 2017-07-07 | 2022-05-03 | 三星电子株式会社 | Fan-out type semiconductor package module |
JP2020529735A (en) * | 2017-08-03 | 2020-10-08 | ゼネラル・エレクトリック・カンパニイ | Electronics package with integrated electromagnetic interference shield and its manufacturing method |
JP7277056B2 (en) | 2017-08-03 | 2023-05-18 | ゼネラル・エレクトリック・カンパニイ | Electronics package with integrated electromagnetic interference shield and method of manufacturing same |
JP2019212887A (en) * | 2018-06-04 | 2019-12-12 | サムスン エレクトロニクス カンパニー リミテッド | Semiconductor package |
US10825775B2 (en) | 2018-06-04 | 2020-11-03 | Samsung Electronics Co., Ltd. | Semiconductor package integrating active and passive components with electromagnetic shielding |
CN111199950A (en) * | 2018-11-20 | 2020-05-26 | 三星电子株式会社 | Fan-out type semiconductor package |
US11837537B2 (en) | 2018-11-20 | 2023-12-05 | Samsung Electronics Co., Ltd. | Fan-out semiconductor package |
CN111199950B (en) * | 2018-11-20 | 2024-04-26 | 三星电子株式会社 | Fan-out semiconductor package |
WO2023209861A1 (en) * | 2022-04-27 | 2023-11-02 | 日本電信電話株式会社 | Semiconductor device, and manufacturing method therefor |
Also Published As
Publication number | Publication date |
---|---|
TW201709439A (en) | 2017-03-01 |
KR102021886B1 (en) | 2019-09-18 |
JP6521529B2 (en) | 2019-05-29 |
TWI658545B (en) | 2019-05-01 |
KR20160134435A (en) | 2016-11-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6494122B2 (en) | Fan-out semiconductor package | |
JP6521529B2 (en) | Electronic component package and package on package structure | |
US11121066B2 (en) | Fan-out semiconductor package | |
JP6683780B2 (en) | Fan-out semiconductor package and manufacturing method thereof | |
KR102065943B1 (en) | Fan-out semiconductor package and method of manufacturing the same | |
JP6497684B2 (en) | Fan-out semiconductor package | |
US10262949B2 (en) | Fan-out semiconductor package and method of manufacturing the same | |
US10109588B2 (en) | Electronic component package and package-on-package structure including the same | |
US10388614B2 (en) | Fan-out semiconductor package and method of manufacturing same | |
JP6561038B2 (en) | Fan-out semiconductor package | |
JP6576383B2 (en) | Fan-out semiconductor package | |
TWI683377B (en) | Electronic component package and electronic device including the same | |
US10818621B2 (en) | Fan-out semiconductor package | |
JP6443893B2 (en) | Fan-out semiconductor package | |
KR101973426B1 (en) | Electronic component package and manufacturing method for the same | |
KR102019351B1 (en) | Electronic component package and manufactruing method of the same | |
KR102017635B1 (en) | Fan-out semiconductor package | |
KR102111302B1 (en) | Electronic component package |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170912 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180427 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180508 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180726 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20181204 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190304 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190326 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190422 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6521529 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20190705 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |