JP2016214043A - Power source device - Google Patents
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Abstract
Description
本発明は、電源装置に関する。 The present invention relates to a power supply device.
従来、互いに独立した電源系統で対応する負荷へ電力を供給する複数のメイン電源と、各負荷の状態に応じて選択される特定のメイン電源と並列接続して同じ電圧レベルの補助電力を供給する補助電源を備えるマルチ電源装置が知られている。（例えば、特許文献１）。 Conventionally, a plurality of main power supplies that supply power to corresponding loads by independent power systems and a specific main power supply selected according to the state of each load are connected in parallel to supply auxiliary power at the same voltage level. A multi power supply device having an auxiliary power supply is known. (For example, patent document 1).
かかる構成により、負荷状態に応じて、１つの補助電源が複数のメイン電源それぞれの容量オーバー分を補うことができるため、電源ユニット毎に冗長電源（補助電源）を設ける必要がなく、マルチ電源装置の小型化、低コスト化を図ることができる。 With this configuration, one auxiliary power supply can compensate for the excess capacity of each of the plurality of main power supplies according to the load state, so there is no need to provide a redundant power supply (auxiliary power supply) for each power supply unit, and a multi-power supply apparatus Can be reduced in size and cost.
ところで、メイン電源が故障した場合、メイン電源に代わって、補助電源が対応する負荷に電力を供給して、かかる負荷の正常動作が継続されることが望ましい。 By the way, when the main power supply fails, it is desirable that the auxiliary power supply supplies power to the corresponding load in place of the main power supply so that the normal operation of the load is continued.
しかしながら、特許文献１の構成では、メイン電源が故障した場合に、補助電源がメイン電源に代わって対応する負荷に電力を供給することができない。例えば、何れかのメイン電源が故障して過電圧が生じても、過電圧状態にあるメイン電源と対応する負荷が接続状態にあるため、補助電源からの電力供給の有無に関わらず、かかる負荷に過電圧が印加される状態が継続してしまう。また、何れかのメイン電源が故障して地絡してしまった場合でも、地絡したメイン電源と対応する負荷が接続状態にあるため、補助電源からの電力供給を行うことができない。
However, in the configuration of
そこで、上記課題に鑑み、複数のメイン電源の何れかに故障が発生した場合に、１つの補助電源を用いて、故障したメイン電源に代わりに対応する負荷へ電力を供給することが可能な電源装置を提供することを目的とする。 Therefore, in view of the above problem, when one of the plurality of main power supplies fails, a power supply that can supply power to the corresponding load instead of the failed main power supply using one auxiliary power supply An object is to provide an apparatus.
上記目的を達成するため、一実施形態において、電源装置は、
互いに異なる電圧レベルの電力を対応する負荷に供給する複数のメイン電源回路と、
前記負荷に電力供給可能に接続される１つの補助電源回路と、
前記負荷のうち、電力を供給する負荷に合わせて前記補助電源回路の出力する電圧レベルを調整する電圧調整回路と、
前記複数のメイン電源回路のそれぞれに対応して設けられる制御回路であって、前記複数のメイン電源回路のうち、対応するメイン電源回路から前記負荷に電力を供給する経路に設けられる第１スイッチ素子と、前記補助電源回路から前記対応するメイン電源回路に対応する前記負荷に電力を供給する経路に設けられる第２スイッチ素子と、前記対応するメイン電源回路の出力電圧が所定範囲外である場合に異常判定出力を行う異常判定回路を含み、前記異常判定出力に応じて、前記第１スイッチ素子をオフすると共に、前記第２スイッチ素子をオンする制御回路を備える。
In order to achieve the above object, in one embodiment, a power supply device comprises:
A plurality of main power supply circuits for supplying power of different voltage levels to corresponding loads;
One auxiliary power supply circuit connected to the load so as to be able to supply power;
A voltage adjustment circuit for adjusting a voltage level output from the auxiliary power supply circuit in accordance with a load for supplying electric power among the loads;
A control circuit provided corresponding to each of the plurality of main power supply circuits, the first switch element provided in a path for supplying power from the corresponding main power supply circuit to the load among the plurality of main power supply circuits And a second switch element provided in a path for supplying power from the auxiliary power supply circuit to the load corresponding to the corresponding main power supply circuit, and an output voltage of the corresponding main power supply circuit is outside a predetermined range. An abnormality determination circuit that performs abnormality determination output is provided, and a control circuit that turns off the first switch element and turns on the second switch element according to the abnormality determination output is provided.
本実施の形態によれば、複数のメイン電源の何れかに故障が発生した場合に、１つの補助電源を用いて、故障したメイン電源に代わりに対応する負荷へ電力を供給することが可能な電源装置を提供することができる。 According to the present embodiment, when a failure occurs in any of a plurality of main power supplies, power can be supplied to a corresponding load instead of the failed main power supply using one auxiliary power supply. A power supply device can be provided.
以下、図面を参照して発明を実施するための形態について説明する。 Hereinafter, embodiments for carrying out the invention will be described with reference to the drawings.
［第１の実施形態］
図１は、本実施形態に係る電源装置１の構成の一例を示す回路構成図である。
[First Embodiment]
FIG. 1 is a circuit configuration diagram illustrating an example of a configuration of a
本実施形態に係る電源装置１は、ベース電源（車載バッテリ等）の比較的高い電圧（例えば、１２Ｖ）からＣＰＵ５０を駆動する比較的低い電圧（例えば、５Ｖ、３．３Ｖ、２．５Ｖ等）の電力を生成し供給する。ＣＰＵ５０は、コア５１、Ｉ／Ｏ５２、メモリ５３（図３参照）等、構成部分によって駆動電圧が異なるため、電源装置１は、駆動電圧の異なる各構成部分に対応する異なる電圧レベルの電力を供給可能に構成される。以下、ベース電源の電圧をベース電圧Ｖｂと称する。
The
電源装置１は、電源回路１０、２０を含み、各電源回路１０、２０が異なる出力電圧レベル（定格電圧）の電力を対応する負荷（ＣＰＵ５０内のコア５１、Ｉ／Ｏ５２）に供給する。
The
電源回路１０は、ベース電圧Ｖｂからコア５１の駆動電圧に相当する定格電圧（２．５Ｖ）の電力を生成し出力するシリーズレギュレータである。電源回路１０は、後述する制御回路１１を介して、ＣＰＵ５０のコア５１に電力供給可能に接続される。電源回路１０は、電源ＩＣ１０ａ、ＰＮＰトランジスタ（以下、単に「トランジスタ」と称する）Ｑ１１を含む。
The
電源回路１０は、トランジスタＱ１１のエミッタ端子にベース電圧Ｖｂを入力し、コレクタ端子から降圧された定格電圧２．５Ｖに相当する電力を出力する。トランジスタＱ１１は、ベース端子が電源ＩＣ１０ａの出力端子に接続されると共に、コレクタ端子が電源ＩＣ１０ａのＦＢ（フィードバック）端子に接続される。電源ＩＣ１０ａは、定格電圧２．５Ｖ対応する基準電圧（約２．５Ｖ）を有し、ＦＢ端子に入力される電圧が基準電圧になるように、出力端子を介してトランジスタＱ１１を制御する。このようにして、電源回路１０は、ベース電圧Ｖｂから定格電圧２．５Ｖの電力を出力することができる。
The
電源回路２０は、ベース電圧ＶｂからＩ／Ｏ５２の駆動電圧に相当する定格電圧（５Ｖ）の電力を生成し出力するシリーズレギュレータである。電源回路２０は、後述する制御回路２１を介して、ＣＰＵ５０のＩ／Ｏ５２に電力供給可能に接続される。電源回路２０は、電源ＩＣ２０ａ、ＰＮＰトランジスタ（以下、単に「トランジスタ」と称する）Ｑ２１を含む。
The
なお、電源ＩＣ２０ａ、トランジスタＱ２１の接続態様、及びその動作は、電源回路１０における電源ＩＣ１０ａ、トランジスタＱ１１と同様であるため、説明を省略する。
Note that the connection mode and operation of the
また、電源装置１は、電源回路１００を含み、後述するように、電源回路１０、２０の何れかに異常が発生した場合、異常が発生した電源回路に代わって、対応する負荷（コア５１、Ｉ／Ｏ５２の何れか）に電力を供給する。
In addition, the
電源回路１００は、ベース電圧Ｖｂからコア５１の駆動電圧に相当する定格電圧２．５Ｖの電力、或いはＩ／Ｏ５２の駆動電圧に相当する定格電圧５Ｖの電力を生成し出力可能なシリーズレギュレータである。電源回路１００は、後述する制御回路１１、２１を介して、コア５１、Ｉ／Ｏ５２に電力供給可能に接続される。電源回路１００は、電源ＩＣ１００ａとＰＮＰトランジスタ（以下、単に「トランジスタ」と称する）Ｑ１０１を含む。
The
電源回路１００は、電源回路１０、２０と同様、トランジスタＱ１０１のエミッタ端子にベース電圧Ｖｂを入力し、コレクタ端子から降圧された定格電圧２．５Ｖ或いは定格電圧５Ｖに相当する電力を出力する。トランジスタＱ１０１は、ベース端子が電源ＩＣ１００ａの出力端子に接続されると共に、コレクタ端子が後述する電圧調整回路１０１に含まれる抵抗Ｒ１０１を介して電源ＩＣ１００ａのＦＢ端子に接続される。電源ＩＣ１００ａは、定格電圧２．５Ｖに相当する基準電圧（約２．５Ｖ）を有し、ＦＢ端子に入力される電圧が基準電圧になるように、出力端子を介してトランジスタＱ１０１を制御する。ＦＢ端子には、電圧調整回路１０１の作用により、トランジスタＱ１０１のコレクタ端子の電圧が入力される場合と、コレクタ端子の電圧を抵抗Ｒ１０１及び後述する抵抗Ｒ１０２で分圧した電圧が入力される場合がある。即ち、ＦＢ端子にコレクタ端子の電圧が入力される場合、電源回路１００は、定格電圧２．５Ｖの電力を生成し出力する。一方、ＦＢ端子にコレクタ端子の電圧を分圧した電圧が入力される場合、電源回路１００は、定格電圧５Ｖの電力を生成し出力する。詳細は、後述する。
Similarly to the
また、電源装置１は、電源回路１０、２０のそれぞれに対応して設けられる制御回路１１、２１を含む。制御回路１１、２１は、対応する電源回路１０、２０の異常の有無を判定すると共に、対応する負荷への電力供給先を異常のある電源回路（電源回路１０、２０の何れか）から電源回路１００に切り替える制御を行う。
The
制御回路１１は、異常判定回路１１ａ、ＰＮＰトランジスタ（以下、単に「トランジスタ」と称する）Ｑ１２〜Ｑ１４を含む。
異常判定回路１１ａは、電源回路１０の出力電圧が異常であるか否か、即ち、出力電圧が過電圧状態或いは低電圧状態（異常に低い状態）の何れかに該当するか否かを判定する。異常判定回路１１ａは、コンパレータＣＭＰ１１、ＣＭＰ１２を含む。
The
コンパレータＣＭＰ１１の非反転入力端子には、アノードが接地されカソードが電流制限用の抵抗Ｒ１４を介してベース電源（ベース電圧Ｖｂ）に接続されるツェナーダイオードＺＤ１のカソードに接続される。即ち、コンパレータＣＭＰ１１の非反転入力端子には、ツェナーダイオードＺＤ１の降伏電圧Ｖｚｄ１が入力される。また、コンパレータＣＭＰ１１の反転入力端子には、電源回路１０の出力電圧Ｖ１０が入力される。即ち、コンパレータＣＭＰ１１は、電源回路１０の出力電圧Ｖ１０がツェナーダイオードＺＤ１の降伏電圧Ｖｚｄ１以下である（Ｖ１０≦Ｖｚｄ１）場合、Ｈレベルの電圧を出力する。一方、コンパレータＣＭＰ１１は、電源回路１０の出力電圧Ｖ１０がツェナーダイオードＺＤ１の降伏電圧Ｖｚｄ１より大きい（Ｖ１０＞Ｖｚｄ１）場合、Ｌレベルの電圧を出力する。例えば、電源回路１０の定格電圧２．５Ｖに対して、ツェナーダイオードＺＤ１の降伏電圧Ｖｚｄ１を過電圧状態に対応する２．８Ｖに設定する。これにより、電源回路１０の出力電圧Ｖ１０がＶ１０＞２．８Ｖ（＝Ｖｚｄ１）を満足する場合、ＣＭＰ１１がＬレベルの電圧を出力するため、電源回路１０の出力電圧が過電圧状態であると判定することができる。
The non-inverting input terminal of the comparator CMP11 is connected to the cathode of the Zener diode ZD1 whose anode is grounded and whose cathode is connected to the base power supply (base voltage Vb) via the current limiting resistor R14. That is, the breakdown voltage Vzd1 of the Zener diode ZD1 is input to the non-inverting input terminal of the comparator CMP11. The output voltage V10 of the
コンパレータＣＭＰ１２の非反転入力端子には、電源回路１０の出力電圧Ｖ１０が入力される。また、コンパレータＣＭＰ１２の反転入力端子には、ツェナーダイオードＺＤ１の降伏電圧Ｖｚｄ１を並列接続される抵抗Ｒ１５、Ｒ１６（以下、それぞれの抵抗値をｒ１５、ｒ１６とする）で分圧した電圧Ｖｄ１（＝Ｖｚｄ１・ｒ１６／（ｒ１５＋ｒ１６））が入力される。即ち、コンパレータＣＭＰ１２は、電源回路１０の出力電圧Ｖ１０が電圧Ｖｄ１以上である（Ｖ１０≧Ｖｚｄ１・ｒ１６／（ｒ１５＋ｒ１６））場合、Ｈレベルの電圧を出力する。一方、コンパレータＣＭＰ１２は、電源回路１０の出力電圧Ｖ１０が電圧Ｖｄ１より小さい（Ｖ１０＜Ｖｚｄ１・ｒ１６／（ｒ１５＋ｒ１６））場合、Ｌレベルの電圧を出力する。例えば、電源回路１０の定格電圧２．５Ｖに対して電圧Ｖｄ１を低電圧状態に対応する２．１Ｖに設定する。即ち、ツェナーダイオードＺＤ１の降伏電圧Ｖｚｄ１を２．８Ｖ、分圧比であるｒ１６／（ｒ１５＋ｒ１６）を０．７５に設定する（Ｖｄ１＝２．８×０．７５＝２．１）。これにより、電源回路１０の出力電圧Ｖ１０がＶ１０＜２．１Ｖ（＝Ｖｄ１）を満足する場合、コンパレータＣＭＰ１２がＬレベルの電圧を出力するため、電源回路１０の出力電圧が低電圧状態であると判定することができる。
The output voltage V10 of the
コンパレータＣＭＰ１１、ＣＭＰ１２の出力端子は、互いに接続される。このため、コンパレータＣＭＰ１１、ＣＭＰ１２の双方がＨレベルの電圧を出力すると、コンパレータＣＭＰ１１、ＣＭＰ１２の出力側の電圧は、Ｈレベルの電圧になり、何れかがＬレベルの電圧を出力するとコンパレータＣＭＰ１１、ＣＭＰ１２の出力側の電圧は、Ｌレベルの電圧になる。コンパレータＣＭＰ１１、ＣＭＰ１２の出力側の電圧は、電源回路１０の出力電圧が正常状態にあるか異常状態にあるかの判定結果を示す異常判定回路１１ａの判定出力に相当する。即ち、Ｈレベルの電圧は、電源回路１０の出力電圧の正常状態を示す正常判定出力に相当し、Ｌレベルの電圧は、電源回路１０の出力電圧の異常状態を示す異常判定出力に相当する。このようにして、異常判定回路１１ａは、電源回路１０の出力電圧が所定範囲内である（過電圧状態及び低電圧状態ではない）場合、正常判定出力を行う（Ｈレベルの電圧を出力する）。一方、異常判定回路１１ａは、電源回路１０の出力電圧が所定範囲外である（過電圧状態或いは低電圧状態である）場合、異常判定出力を行う（Ｌレベルの電圧を出力する）。
The output terminals of the comparators CMP11 and CMP12 are connected to each other. Therefore, when both of the comparators CMP11 and CMP12 output an H level voltage, the output side voltage of the comparators CMP11 and CMP12 becomes an H level voltage, and when either of them outputs an L level voltage, the comparators CMP11 and CMP12. The voltage on the output side is an L level voltage. The voltages on the output side of the comparators CMP11 and CMP12 correspond to the determination output of the
トランジスタＱ１２は、電源回路１０からコア５１に電力を供給する経路に設けられるスイッチ素子であり、エミッタ端子が電源回路１０の出力側に接続され、コレクタ端子がＣＰＵ５０に設けられるコア５１の電源端子に接続される。また、トランジスタＱ１２のベース端子は、抵抗Ｒ１１を介して接地される。また、トランジスタＱ１２のエミッタ端子とベース端子間は、トランジスタＱ１３でバイパス接続される。トランジスタＱ１３がＯＦＦ状態の場合、エミッタ端子に入力される電源回路１０の出力電圧Ｖ１０の作用により、トランジスタＱ１２のベース端子から抵抗Ｒ１１を介してベース電流がグランドに向けて流れる。このようにして、トランジスタＱ１３がＯＦＦ状態の場合、トランジスタＱ１２がＯＮ状態になる。一方、トランジスタＱ１３がＯＮ状態の場合、トランジスタＱ１３を介して抵抗Ｒ１１に電流が流れ込むため、トランジスタＱ１２のベース端子から抵抗Ｒ１１に向けてベース電流が流れ出ない。このようにして、トランジスタＱ１３がＯＮ状態の場合、トランジスタＱ１２がＯＦＦ状態になる。
The transistor Q12 is a switch element provided in a path for supplying power from the
トランジスタＱ１３は、上述の如く、電源回路１０の出力側と、トランジスタＱ１２のベース端子（と抵抗Ｒ１１の間）をバイパスするスイッチ素子である。トランジスタＱ１３は、エミッタ端子が電源回路１０の出力側に接続され、コレクタ端子がトランジスタＱ１２のベース端子（と抵抗Ｒ１１の間）に接続される。また、トランジスタＱ１３のベース端子は、抵抗Ｒ１２を介して、コンパレータＣＭＰ１１、ＣＭＰ１２の出力側に接続される。コンパレータＣＭＰ１１、ＣＭＰ１２の双方からＨレベルの電圧が出力される場合、トランジスタＱ１３のベース端子から抵抗Ｒ１２に向けてベース電流は流れ出ない。このようにして、電源回路１０の出力電圧が所定範囲内である（過電圧状態及び低電圧状態でない）場合、トランジスタＱ１３は、ＯＦＦ状態になる。一方、コンパレータＣＭＰ１１、ＣＭＰ１２の何れか一方からＬレベルの電圧が出力される場合、エミッタ端子に入力される電源回路１０の出力電圧Ｖ１０の作用により、トランジスタＱ１３のベース端子から抵抗Ｒ１２に向けてベース電流が流れ出す。このようにして、電源回路１０の出力電圧が所定範囲外である（過電圧状態或いは低電圧状態である）場合、トランジスタＱ１３は、ＯＮ状態になる。
As described above, the transistor Q13 is a switch element that bypasses the output side of the
なお、ノイズ電流やリーク電流等によって、トランジスタＱ１３がＯＮ状態になることがないように、トランジスタＱ１３のエミッタ端子とベース端子は、抵抗Ｒ１３を介してバイパスされている。 Note that the emitter terminal and the base terminal of the transistor Q13 are bypassed via the resistor R13 so that the transistor Q13 is not turned on by noise current, leakage current, or the like.
トランジスタＱ１４は、電源回路１００からコア５１に電力を供給する経路に設けられるスイッチ素子であり、エミッタ端子が電源回路１００の出力側に接続され、コレクタ端子がＣＰＵ５０に設けられるコア５１の電源端子に接続される。また、トランジスタＱ１４のベース端子は、ダイオードＤ１１（ベース端子から離れる方向が順方向）及び抵抗Ｒ１７を介して、コンパレータＣＭＰ１１、ＣＭＰ１２の出力側に接続される。コンパレータＣＭＰ１１、ＣＭＰ１２の双方からＨレベルの電圧が出力される場合、トランジスタＱ１４のベース端子からダイオードＤ１１、抵抗Ｒ１７に向けてベース電流は流れ出ない。このようにして、電源回路１０の出力電圧が所定範囲内である（過電圧状態及び低電圧状態でない）場合、トランジスタＱ１４は、ＯＦＦ状態になる。一方、コンパレータＣＭＰ１１、ＣＭＰ１２の何れか一方からＬレベルの電圧が出力される場合、エミッタ端子に入力される電源回路１００の出力電圧の作用により、トランジスタＱ１４のベース端子からダイオードＤ１１、抵抗Ｒ１７に向けてベース電流が流れ出す。このようにして、電源回路１０の出力電圧が所定範囲外である（過電圧状態或いは低電圧状態である）場合、トランジスタＱ１４は、ＯＮ状態になる。
The transistor Q14 is a switch element provided in a path for supplying power from the
トランジスタＱ１２〜Ｑ１４の動作をまとめると、電源回路１０の出力電圧が所定範囲内である（過電圧状態及び低電圧状態でない）場合、トランジスタＱ１３は、ＯＦＦ状態になり、結果として、トランジスタＱ１２は、ＯＮ状態になる。また、かかる場合、トランジスタＱ１４は、ＯＦＦ状態になる。このため、電源回路１０の出力電圧が所定範囲内である場合、ＣＰＵ５０のコア５１は、電源回路１０から供給される電力により駆動する。一方、電源回路１０の出力電圧が所定範囲外である（過電圧状態或いは低電圧状態である）場合、トランジスタＱ１３は、ＯＮ状態になり、結果として、トランジスタＱ１２は、ＯＦＦ状態になる。また、かかる場合、トランジスタＱ１４は、ＯＮ状態になる。このため、電源回路１０の出力電圧が所定範囲外である（過電圧状態或いは定電圧状態である）場合、ＣＰＵ５０のコア５１は、電源回路１０から供給される電力ではなく、電源回路１００から供給される電力により駆動する。
To summarize the operation of the transistors Q12 to Q14, when the output voltage of the
制御回路２１は、制御回路１１と同様、異常判定回路２１ａ、ＰＮＰトランジスタ（以下、単に「トランジスタ」と称する）Ｑ２２〜Ｑ２４を含む。
異常判定回路２１ａは、電源回路２０の出力電圧が異常であるか否か、即ち、出力電圧が過電圧状態或いは低電圧状態の何れかに該当するか否かを判定する。異常判定回路２１ａは、異常判定回路１１ａと同様、コンパレータＣＭＰ２１、ＣＭＰ２２を含む。
The
異常判定回路２１ａの構成は、異常判定回路１１ａと同様である。即ち、コンパレータＣＭＰ２１は、コンパレータＣＭＰ１１と同様、ツェナーダイオードＺＤ２の降伏電圧Ｖｚｄ２と、電源回路２０の出力電圧Ｖ２０を比較する。そして、電源回路２０の出力電圧Ｖ２０がツェナーダイオードＺＤ２の降伏電圧Ｖｚｄ２（例えば、５．５Ｖ）以下である場合、Ｈレベルの電圧を出力する。一方、電源回路２０の出力電圧Ｖ２０がツェナーダイオードＺＤ２の降伏電圧Ｖｚｄ２より大きい場合、Ｌレベルの電圧を出力する。また、コンパレータＣＭＰ２２は、コンパレータＣＭＰ１２と同様、電源回路２０の出力電圧Ｖ２０と、ツェナーダイオードＺＤ２の降伏電圧Ｖｚｄ２を並列接続される抵抗Ｒ２５、Ｒ２６（以下、それぞれの抵抗値をｒ２５、ｒ２６とする）で分圧した電圧Ｖｄ２（＝Ｖｚｄ２・ｒ２６／（ｒ２５＋ｒ２６））を比較する。そして、電源回路２０の出力電圧Ｖ２０が電圧Ｖｄ２（例えば、Ｖｚｄ２＝５．５Ｖ、ｒ２６／（ｒ２５＋ｒ２６）＝０．８として、４．４Ｖ）以上である場合、Ｈレベルの電圧を出力する。一方、電源回路２０の出力電圧Ｖ２０が電圧Ｖｄ２より小さい場合、Ｌレベルの電圧を出力する。
The configuration of the
なお、図中、異常判定回路２１ａ内の抵抗Ｒ２４は、異常判定回路１１ａにおける抵抗Ｒ１４に相当する機能を果たす。
In the figure, the resistor R24 in the
このようにして、異常判定回路２１ａは、異常判定回路１１ａと同様、電源回路２０の出力電圧が所定範囲内である（過電圧状態及び低電圧状態ではない）場合、正常判定出力を行う（Ｈレベルの電圧を出力する）。一方、異常判定回路２１ａは、電源回路２０の出力電圧が所定範囲外である（過電圧状態或いは低電圧状態である）場合、異常判定出力を行う（Ｌレベルの電圧を出力する）。
In this manner, the
また、トランジスタＱ２２〜Ｑ２４は、制御回路１１におけるトランジスタＱ１２〜Ｑ１４と同様の接続態様を有し、異常判定回路２１ａからの出力（正常判定出力或いは異常判定出力）に応じて、同様の動作を行う。即ち、トランジスタＱ２２は、電源回路２０からＩ／Ｏ５２に電力を供給する経路に設けられるスイッチ素子であり、トランジスタＱ２３は、電源回路２０の出力側と、トランジスタＱ２２のベース端子をバイパスするスイッチ素子である。また、トランジスタＱ２４は、電源回路１００からＩ／Ｏ５２に電力を供給する経路に設けられるスイッチ素子である。そして、電源回路２０の出力電圧が所定範囲内である（過電圧状態及び低電圧状態でない）場合、トランジスタＱ２３はＯＦＦ状態になり、結果として、トランジスタＱ２２はＯＮ状態になる。また、かかる場合、トランジスタＱ２４は、ＯＦＦ状態になる。このため、電源回路２０の出力電圧が所定範囲内である場合、ＣＰＵ５０のＩ／Ｏ５２は、電源回路２０から供給される電力により駆動する。一方、電源回路２０の出力電圧が所定範囲外である（過電圧状態或いは低電圧状態である）場合、トランジスタＱ２３はＯＮ状態になり、結果として、トランジスタＱ２２は、ＯＦＦ状態になる。また、かかる場合、トランジスタＱ２４は、ＯＮ状態になる。このため、電源回路２０の出力電圧が所定範囲外である場合、ＣＰＵ５０のＩ／Ｏ５２は、電源回路２０から供給される電力ではなく、電源回路１００から供給される電力により駆動する。
The transistors Q22 to Q24 have the same connection mode as the transistors Q12 to Q14 in the
なお、図中、制御回路２１内の抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２７、及びダイオードＤ２１は、それぞれ、制御回路１１内の抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１７、及びダイオードＤ１１に相当する機能を果たす。
In the figure, resistors R21, R22, R23, R27 and diode D21 in the
また、電源装置１は、電源回路１０、２０のうち、電源回路１００の基準電圧レベルと異なる出力電圧レベル（定格電圧）の電源回路２０に異常が発生した場合に、電源回路１００の出力電圧レベルを調整する電圧調整回路１０１を含む。
Further, the
電圧調整回路１０１は、抵抗Ｒ１０１、Ｒ１０２、ＮＰＮトランジスタ（以下、単にトランジスタと称する）Ｑ１０２、ＰＮＰトランジスタ（以下、単にトランジスタと称する）Ｑ１０３を含む。
抵抗Ｒ１０１、Ｒ１０２は、電源回路１００の出力電圧を分圧して電源ＩＣ１００ａのＦＢ端子に入力するために設けられる。抵抗Ｒ１０１は、一端が電源回路１００の出力側に接続され、他端が抵抗Ｒ１０２の一端に接続される。抵抗Ｒ１０２は、一端が抵抗Ｒ１０１の他端に接続され、他端がトランジスタＱ１０２のコレクタ端子に接続され、トランジスタＱ１０２を介して接地可能である。また、抵抗Ｒ１０１、Ｒ１０２の中間点は、電源ＩＣ１００ａのＦＢ端子に接続される。
The resistors R101 and R102 are provided to divide and output the output voltage of the
トランジスタＱ１０２がＯＦＦ状態の場合、抵抗Ｒ１０２は接地されないため、電源ＩＣ１００ａのＦＢ端子には、電源回路１００の出力電圧Ｖ１００がそのまま入力される。かかる場合、ＦＢ端子に入力される電源回路１００の出力電圧Ｖ１００が電源回路１００の基準電圧（約２．５Ｖ）になるようにトランジスタＱ１０１の制御が行われる。即ち、電源回路１００は、定格電圧２．５Ｖの電力を出力することができる。
When the transistor Q102 is in the OFF state, the resistor R102 is not grounded, so that the output voltage V100 of the
一方、トランジスタＱ１０２がＯＮ状態の場合、抵抗Ｒ１０２が接地されるため、電源ＩＣ１００ａのＦＢ端子には、電源回路１００の出力電圧Ｖ１００を抵抗Ｒ１０１、Ｒ１０２で分圧した電圧Ｖｄが入力される。かかる電圧Ｖｄは、電源回路１００の出力電圧Ｖ１００に分圧比を乗じた値（抵抗Ｒ１０１、Ｒ１０２の抵抗値ｒ１０１、ｒ１０２を用いて、Ｖｄ＝Ｖ１００・ｒ１０２／（ｒ１０１＋ｒ１０２））で表される。かかる場合、電圧Ｖｄが電源回路１００の基準電圧（約２．５Ｖ）になるようにトランジスタＱ１０１の制御が行われる。即ち、電源回路１００の出力電圧Ｖ１００は、電圧Ｖｄに分圧比の逆数を乗じた値（Ｖ１００＝Ｖｄ・（ｒ１０１＋ｒ１０２）／ｒ１０２）になるため、例えば、分圧比ｒ１０２／（ｒ１０１＋ｒ１０２）＝０．５とすると、Ｖ１００＝２・Ｖｄ＝５Ｖになる。よって、トランジスタＱ１０２がＯＮ状態の場合、電源回路１００は、定格電圧５Ｖの電力を出力することができる。
On the other hand, since the resistor R102 is grounded when the transistor Q102 is in the ON state, the voltage Vd obtained by dividing the output voltage V100 of the
トランジスタＱ１０２は、抵抗Ｒ１０２を接地するスイッチ素子であり、コレクタ端子が抵抗Ｒ１０２に接続され、エミッタ端子が接地される。トランジスタＱ１０２のベース端子は、抵抗Ｒ１０３を介して、トランジスタＱ１０３のコレクタ端子に接続される。後述するように、トランジスタＱ１０３のエミッタ端子はベース電源（ベース電圧Ｖｂ）に接続されるため、トランジスタＱ１０３がＯＮ状態にあると、ベース電源から抵抗Ｒ１０３を介してトランジスタＱ１０２のベース電流がベース端子に流れ込む。このようにして、トランジスタＱ１０３がＯＮ状態の場合、トランジスタＱ１０２はＯＮ状態になる。一方、トランジスタＱ１０３がＯＦＦ状態になると、ベース電流は流れないため、トランジスタＱ１０２は、ＯＦＦ状態になる。 The transistor Q102 is a switch element that grounds the resistor R102, and has a collector terminal connected to the resistor R102 and an emitter terminal grounded. The base terminal of transistor Q102 is connected to the collector terminal of transistor Q103 via resistor R103. As will be described later, since the emitter terminal of the transistor Q103 is connected to the base power supply (base voltage Vb), when the transistor Q103 is in the ON state, the base current of the transistor Q102 from the base power supply to the base terminal via the resistor R103. Flows in. Thus, when the transistor Q103 is in the ON state, the transistor Q102 is in the ON state. On the other hand, since the base current does not flow when the transistor Q103 is turned off, the transistor Q102 is turned off.
なお、ノイズ電流やリーク電流等によって、トランジスタＱ１０２がＯＮ状態になることがないように、トランジスタＱ１０２のエミッタ端子とベース端子は、抵抗Ｒ１０４を介してバイパスされている。 Note that the emitter terminal and the base terminal of the transistor Q102 are bypassed via the resistor R104 so that the transistor Q102 is not turned on by noise current, leakage current, or the like.
トランジスタＱ１０３は、エミッタ端子がベース電源（ベース電圧Ｖｂ）に接続され、コレクタ端子が抵抗Ｒ１０３を介してトランジスタＱ１０２のベース端子に接続されるスイッチ素子である。トランジスタＱ１０３のベース端子は、抵抗Ｒ１０５を介して、制御回路２１の異常判定回路２１ａ（コンパレータＣＭＰ２１、ＣＭＰ２２）の出力側に接続される。コンパレータＣＭＰ２１、ＣＭＰ２２の双方からＨレベルの電圧が出力される場合、トランジスタＱ１０３のベース端子からベース電流は流れ出ない。このようにして、電源回路２０の出力電圧が所定範囲内である（過電圧状態及び低電圧状態でない）場合、トランジスタＱ１０３は、ＯＦＦ状態になる。一方、コンパレータＣＭＰ２１、ＣＭＰ２２の何れか一方からＬレベルの電圧が出力される場合、エミッタ端子に入力されるベース電圧Ｖｂの作用により、トランジスタＱ１０３のベース端子から抵抗Ｒ１０５に向けてベース電流が流れ出す。このようにして、電源回路２０の出力電圧が所定範囲外である（過電圧状態或いは定電圧状態である）場合、トランジスタＱ１０３は、ＯＮ状態になる。
The transistor Q103 is a switch element having an emitter terminal connected to the base power supply (base voltage Vb) and a collector terminal connected to the base terminal of the transistor Q102 via the resistor R103. The base terminal of the transistor Q103 is connected to the output side of the
なお、ノイズ電流やリーク電流等によって、トランジスタＱ１０３がＯＮ状態になることがないように、トランジスタＱ１０３のエミッタ端子とベース端子は、抵抗Ｒ１０６を介してバイパスされている。 Note that the emitter terminal and the base terminal of the transistor Q103 are bypassed via the resistor R106 so that the transistor Q103 is not turned on by noise current, leakage current, or the like.
トランジスタＱ１０２、Ｑ１０３の動作をまとめると、電源回路２０の出力電圧が所定範囲内である（過電圧状態及び低電圧状態でない）場合、トランジスタＱ１０３は、ＯＦＦ状態になり、結果として、トランジスタＱ１０２は、ＯＦＦ状態になる。このため、電源回路２０の出力電圧が所定範囲内である（過電圧状態及び低電圧状態でない）場合、電源回路１００は、定格電圧２．５Ｖ（基準電圧レベル）の電力を出力することができる。一方、電源回路２０の出力電圧が所定範囲外である（過電圧状態或いは低電圧状態である）場合、トランジスタＱ１０３は、ＯＮ状態になり、結果として、トランジスタＱ１０２は、ＯＮ状態になる。このため、電源回路２０の出力電圧が所定範囲外である（過電圧状態或いは低電圧状態である）場合、電源回路１００は、定格電圧５Ｖ（基準電圧レベル（２．５Ｖ）に分圧比（０．５）の逆数を乗じた出力電圧レベル）の電力を出力することができる。このようにして、電圧調整回路１０１は、電源回路１０、２０のうち、電源回路１００の基準電圧レベルと異なる出力電圧レベル（定格電圧）の電源回路２０に異常が発生した場合に、電源回路１００の出力電圧レベルを調整する。
To summarize the operation of the transistors Q102 and Q103, when the output voltage of the
次に、本実施形態に係る電源装置１の作用について説明する。
Next, the operation of the
本実施形態に係る電源装置１は、各電源回路１０、２０に対応して設けられる制御回路１１、２１を有し、各異常判定回路１１ａ、２１ａは、各電源回路１０、２０の出力電圧が所定範囲内であるか否か（過電圧状態や定電圧状態になっていないかどうか）を判定する。
The
かかる異常判定回路１１ａ、２１ａにより正常判定出力（Ｈレベルの電圧の出力）が行われると、メイン電源である電源回路１０、２０からコア５１、Ｉ／Ｏ５２に電力を供給する経路に設けられるスイッチ素子（トランジスタＱ１２、Ｑ２２）がＯＮ状態になる。また、補助電源である電源回路１００からコア５１、Ｉ／Ｏ５２に電力を供給する経路に設けられるスイッチ素子（トランジスタＱ１４、Ｑ２４）はＯＦＦ状態になる。このため、コア５１、Ｉ／Ｏ５２は、それぞれ、電源回路１０、２０から供給される電力で駆動する。
When a normality determination output (H level voltage output) is performed by the
一方、異常判定回路１１ａ、２１ａの何れか一方から異常判定出力（Ｌレベルの電圧の出力）が行われると、異常判定出力がされた電源回路から対応する負荷（コア５１、Ｉ／Ｏ５２の何れか）への電力供給が遮断される。そして、代わりに、電源回路１００から異常判定出力がされた電源回路に対応する負荷への電力供給が開始され、かかる負荷は、電源回路１００から供給される電力で駆動することができる。具体的には、異常判定回路１１ａにより異常判定出力がされると、トランジスタＱ１２がＯＦＦ状態になると共に、トランジスタＱ１４がＯＮ状態になり、電源回路１０の代わりに、電源回路１００がコア５１に電力を供給する。また、異常判定回路２１ａにより異常判定出力がされると、トランジスタＱ２２がＯＦＦ状態になると共に、トランジスタＱ２４がＯＮ状態になり、電源回路２０の代わりに、電源回路１００がＩ／Ｏ５２に電力を供給することができる。
On the other hand, when an abnormality determination output (L level voltage output) is performed from either one of the
また、異常判定回路２１ａにより異常判定出力がされると、かかる異常判定出力（Ｌレベルの電圧）が電圧調整回路１０１に入力される。そして、電圧調整回路１０１は、かかる異常判定出力に応じて、電源回路１００の出力電圧レベルを基準電圧レベルから調整して、電源回路２０の出力電圧レベル（定格電圧）に合わせる。これにより、電源回路１００の基準電圧レベルと異なる出力電圧レベルを有する電源回路２０に異常が発生した場合であっても、電源回路２０に代わって、電源回路１００がＩ／Ｏ５２に電力を供給することができる。
Further, when an abnormality determination output is made by the
このように、電源装置１は、メイン電源である電源回路１０、２０の何れかに異常（過電圧や低電圧）が発生した場合、異常のあるメイン電源の代わりに、補助電源である電源回路１００が異常のあるメイン電源に対応する負荷に電力を供給することができる。また、電源装置１は、電源回路１００の基準電圧レベルと異なる出力電圧レベル（定格電圧）の電源回路２０に異常が発生した場合でも、電圧調整回路１０１により電源回路１００の出力電圧を基準電圧レベルから電源回路２０の定格電圧に調整することができる。
Thus, when an abnormality (overvoltage or low voltage) occurs in any of the
［第２の実施形態］
次いで、第２の実施形態について説明する。
[Second Embodiment]
Next, a second embodiment will be described.
本実施形態は、電源回路１０、２０、１００と、ＣＰＵ５０（コア５１、Ｉ／Ｏ５２）の間に平滑回路４０を設ける点において、第１の実施形態と異なる。以下、同様の構成要素については同一の符号を付し、異なる部分を中心に説明する。
This embodiment is different from the first embodiment in that a smoothing
図２は、本実施形態に係る電源装置１の構成の一例を示す回路構成図である。
FIG. 2 is a circuit configuration diagram showing an example of the configuration of the
なお、電源回路１０、２０、１００、制御回路１１、２１、電圧調整回路１０１は、第１の実施形態と同様であるため、説明を省略する。
The
電源装置１は、平滑回路４０を含む。
The
平滑回路４０は、電源回路１０、２０の何れかに異常が発生して、異常のある電源回路に代わって、電源回路１００が対応する負荷と接続される際に発生する負荷側における電圧変動を抑制する。平滑回路４０は、平滑コンデンサＣ１、Ｃ２を含む。
The smoothing
平滑コンデンサＣ１は、制御回路１１とコア５１の間で、電源回路１０、コア５１に並列接続される。これにより、異常判定回路１１ａからの異常判定出力に応じて、トランジスタＱ１２がＯＮからＯＦＦに切り替わると共に、トランジスタＱ１４がＯＦＦからＯＮに切替わる場合におけるコア５１側の電圧変動（サージ電圧等）を抑制することができる。
The smoothing capacitor C <b> 1 is connected in parallel to the
平滑コンデンサＣ２は、制御回路２１とＩ／Ｏ５２の間で、電源回路２０、Ｉ／Ｏ５２に並列接続される。これにより、異常判定回路２１ａからの異常判定出力に応じて、トランジスタＱ２２がＯＮからＯＦＦに切り替わると共に、トランジスタＱ２４がＯＦＦからＯＮに切り替わる場合におけるＩ／Ｏ５２側の電圧変動（サージ電圧等）を抑制することができる。
［第３の実施形態］
次いで、第３の実施形態について説明する。
The smoothing capacitor C2 is connected in parallel to the
[Third Embodiment]
Next, a third embodiment will be described.
本実施形態に係る電源装置１は、メイン電源として電源回路３０（及び制御回路３１）が追加される点、及び電圧調整回路１０１が電源回路３０と同じ定格電圧を電源回路１００に生成させるための構成を有する点において、第１の実施形態と異なる。以下、同様の構成要素には同一の符号を付し、異なる部分を中心に説明する。
In the
図３は、本実施形態に係る電源装置１の構成の一例を示す回路構成図である。
FIG. 3 is a circuit configuration diagram showing an example of the configuration of the
なお、電源回路１０、２０、１００、制御回路１１、２１は、第１の実施形態と同様であるため、説明を省略する。
Note that the
電源装置１は、電源回路１０、２０に加えて、電源回路３０を含む。
The
電源回路３０は、ベース電圧Ｖｂからメモリ５３の駆動電圧に相当する定格電圧（３．３Ｖ）の電力を生成し出力するシリーズレギュレータである。電源回路３０は、後述する制御回路３１を介して、ＣＰＵ５０のメモリ５３に電力供給可能に接続される。電源回路３０は、電源ＩＣ３０ａ、ＰＮＰトランジスタ（以下、単に「トランジスタ」と称する）Ｑ３１を含む。
The
なお、電源ＩＣ３０ａ、トランジスタＱ３１の接続態様、及びその動作は、電源回路１０における電源ＩＣ１０ａ、トランジスタＱ１１と同様であるため、説明を省略する。
Note that the connection mode and operation of the
また、電源装置１は、電源回路１０、２０、３０のそれぞれに対応して設けられる制御回路１１、２１、３１を含む。制御回路１１、２１、３１は、対応する電源回路１０、２０、３０の異常の有無を判定すると共に、対応する負荷への電力供給先を故障した電源回路（電源回路１０、２０、３０の何れか）から電源回路１００に切り替える制御を行う。
The
なお、制御回路１１、２１は、第１の実施形態と同様であるため、説明を省略する。
Note that the
制御回路３１は、制御回路１１、２１と同様、異常判定回路３１ａ、ＰＮＰトランジスタ（以下、単に「トランジスタ」と称する）Ｑ３２〜Ｑ３４を含む。
異常判定回路３１ａは、電源回路３０の出力電圧が異常であるか否か、即ち、出力電圧が過電圧状態或いは低電圧状態の何れかに該当するか否かを判定する。異常判定回路３１ａは、異常判定回路１１ａ、２１ａと同様、コンパレータＣＭＰ３１、ＣＭＰ３２を含む。
The
異常判定回路３１ａの構成は、異常判定回路１１ａ、２１ａと同様である。即ち、コンパレータＣＭＰ３１は、コンパレータＣＭＰ１１、ＣＭＰ２１と同様、ツェナーダイオードＺＤ３の降伏電圧Ｖｚｄ３と、電源回路３０の出力電圧Ｖ３０を比較する。そして、電源回路３０の出力電圧Ｖ３０がツェナーダイオードＺＤ３の降伏電圧Ｖｚｄ３（例えば、３．７Ｖ）以下である場合、Ｈレベルの電圧を出力する。一方、電源回路３０の出力電圧Ｖ２０がツェナーダイオードＺＤ３の降伏電圧Ｖｚｄ３より大きい場合、Ｌレベルの電圧を出力する。また、コンパレータＣＭＰ２２は、コンパレータＣＭＰ１２、ＣＭＰ２２と同様、電源回路３０の出力電圧Ｖ３０と、ツェナーダイオードＺＤ３の降伏電圧Ｖｚｄ３を並列接続される抵抗Ｒ３５、Ｒ３６（以下、それぞれの抵抗値をｒ３５、ｒ３６とする）で分圧した電圧Ｖｄ３（＝Ｖｚｄ３・ｒ３６／（ｒ３５＋ｒ３６））を比較する。そして、電源回路３０の出力電圧Ｖ３０が電圧Ｖｄ３（例えば、Ｖｚｄ３＝３．７Ｖ、ｒ３６／（ｒ３５＋ｒ３６）＝０．７８として、２．９Ｖ）以上である場合、Ｈレベルの電圧を出力する。一方、電源回路３０の出力電圧Ｖ３０が電圧Ｖｄ３より小さい場合、Ｌレベルの電圧を出力する。
The configuration of the
なお、図中の異常判定回路３１ａ内の抵抗Ｒ３４は、異常判定回路１１ａ、２１ａにおける抵抗Ｒ１４、Ｒ２４に相当する機能を果たす。
Note that the resistor R34 in the
このようにして、異常判定回路３１ａは、異常判定回路１１ａ、２１ａと同様、電源回路３０の出力電圧が所定範囲内である（過電圧状態及び低電圧状態ではない）場合、正常判定出力を行う（Ｈレベルの電圧を出力する）。一方、異常判定回路３１ａは、電源回路３０の出力電圧が所定範囲外である（過電圧状態或いは低電圧状態である）場合、異常判定出力を行う（Ｌレベルの電圧を出力する）。
In this manner, the
また、トランジスタＱ３２〜Ｑ３４は、制御回路１１、２１におけるトランジスタＱ１２〜Ｑ１４、Ｑ２２〜Ｑ２４と同様の接続態様を有し、異常判定回路３１ａからの出力（正常判定出力或いは異常判定出力）に応じて、同様の動作を行う。即ち、トランジスタＱ３２は、電源回路３０からメモリ５３に電力を供給する経路に設けられるスイッチ素子であり、トランジスタＱ３３は、電源回路３０の出力側と、トランジスタＱ３２のベース端子をバイパスするスイッチ素子である。また、トランジスタＱ３４は、電源回路１００からメモリ５３に電力を供給する経路に設けられるスイッチ素子である。そして、電源回路３０の出力電圧が所定範囲内である（過電圧状態及び低電圧状態でない）場合、トランジスタＱ３３はＯＦＦ状態になり、結果として、トランジスタＱ３２はＯＮ状態になる。また、かかる場合、トランジスタＱ３４は、ＯＦＦ状態になる。このため、電源回路３０の出力電圧が所定範囲内である場合、ＣＰＵ５０のメモリ５３は、電源回路３０から供給される電力により駆動する。一方、電源回路３０の出力電圧が所定範囲外である（過電圧状態或いは低電圧状態である）場合、トランジスタＱ３３はＯＮ状態になり、結果として、トランジスタＱ３２は、ＯＦＦ状態になる。また、かかる場合、トランジスタＱ３４は、ＯＮ状態になる。このため、電源回路３０の出力電圧が所定範囲外である場合、ＣＰＵ５０のメモリ５３は、電源回路３０から供給される電力ではなく、電源回路１００から供給される電力により駆動する。
The transistors Q32 to Q34 have the same connection mode as the transistors Q12 to Q14 and Q22 to Q24 in the
なお、図中、制御回路３１内の抵抗Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３７、及びダイオードＤ３１は、それぞれ、制御回路１１内の抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１７、及びダイオードＤ１１に相当する機能を果たす。また、制御回路３１内の抵抗Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３７、及びダイオードＤ３１は、それぞれ、制御回路２１内の抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２７、及びダイオードＤ２１に相当する機能を果たす。
In the figure, resistors R31, R32, R33, R37 and diode D31 in the
電圧調整回路１０１は、第１の実施形態における回路（以下、従来回路と称する）に加えて、電源回路３０に異常が発生した場合に電源回路１００の出力電圧レベルを電源回路３０の出力電圧レベル（定格電圧３．３Ｖ）に調整する回路（以下、新回路と称する）を含む。新回路は、従来回路（電源回路２０に異常が発生した場合に電源回路１００の出力電圧レベルを電源回路２０の出力電圧レベルに調整する回路）と同様の構成要素、及びかかる構成要素の接続態様を有する。即ち、電圧調整回路１０１（の新回路）は、抵抗Ｒ１０１、Ｒ１０２、トランジスタＱ１０２、Ｑ１０３に相当する、抵抗Ｒ１０１、Ｒ１０７、ＮＰＮトランジスタ（以下、単にトランジスタと称する）Ｑ１０４、ＰＮＰトランジスタ（以下、単にトランジスタと称する）Ｑ１０５を含む。そして、電源回路３０の出力電圧が所定範囲内である（過電圧状態及び低電圧状態でない）場合、トランジスタＱ１０５は、ＯＦＦ状態になり、結果として、トランジスタＱ１０４は、ＯＦＦ状態になる。このため、電源回路２０、３０の出力電圧が所定範囲内である（過電圧状態及び低電圧状態でない）場合、電源回路１００は、定格電圧２．５Ｖ（基準電圧レベル）の電力を出力することができる。一方、電源回路３０の出力電圧が所定範囲外である（過電圧状態或いは低電圧状態である）場合、トランジスタＱ１０５は、異常判定回路３１ａから入力される異常判定出力に応じて、ＯＮ状態になり、結果として、トランジスタＱ１０４は、ＯＮ状態になる。ここで、分圧比（抵抗Ｒ１０７の抵抗値をｒ１０７として、ｒ１０７／（ｒ１０１＋ｒ１０７））を０．７６に設定する。これにより、電源回路３０の出力電圧が所定範囲外である（過電圧状態或いは低電圧状態である）場合、電源回路１００は、定格電圧３．３Ｖ（基準電圧レベル（２．５Ｖ）に分圧比（０．７６）の逆数を乗じた出力電圧レベル）の電力を出力することができる。このようにして、電圧調整回路１０１は、電源回路１０、２０、３０のうち、電源回路１００の基準電圧レベルと異なる出力電圧レベル（定格電圧）の電源回路２０、３０の何れかに異常が発生した場合に、電源回路１００の出力電圧レベルを調整する。
In addition to the circuit in the first embodiment (hereinafter referred to as a conventional circuit), the
なお、図中、新回路の抵抗Ｒ１０８〜Ｒ１１１は、従来回路の抵抗Ｒ１０３〜Ｒ１０６に相当する機能を果たす。 In the figure, the resistors R108 to R111 of the new circuit perform functions corresponding to the resistors R103 to R106 of the conventional circuit.
このように、本実施形態に係る電源装置１は、メイン電源である電源回路１０、２０、３０の何れかに異常（過電圧や低電圧）が発生した場合、異常のあるメイン電源の代わりに、補助電源である電源回路１００が異常のあるメイン電源に対応する負荷に電力を供給することができる。また、電源装置１は、電源回路１００の基準電圧レベルと異なる出力電圧レベルの電源回路２０、３０の何れかに異常が発生した場合でも、電圧調整回路１０１により電源回路１００の出力電圧を電源回路２０、３０の何れかの定格電圧に調整することができる。即ち、メイン電源の数が３以上の場合であっても、各メイン電源に対応して設けられる制御回路の作用により、メイン電源の何れかの異常発生に応じて、かかる異常のあるメイン電源の代わりに、１つの補助電源が対応する負荷に電力を供給することができる。また、異常のあるメイン電源の出力電圧レベルが補助電源の基準電圧レベルと異なる場合、各制御回路に含まれる異常判定回路の異常出力に応じて、電圧調整回路が補助電源の出力電圧を調整することができる。
As described above, in the
以上、本発明を実施するための形態について詳述したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 As mentioned above, although the form for implementing this invention was explained in full detail, this invention is not limited to this specific embodiment, In the range of the summary of this invention described in the claim, various Can be modified or changed.
例えば、第２の実施形態における平滑回路は、第３の実施形態に係る電源装置に適用されてもよい。 For example, the smoothing circuit in the second embodiment may be applied to the power supply device according to the third embodiment.
１ 電源装置
１０ 電源回路（メイン電源回路）
１１ 制御回路
１１ａ 異常判定回路
２０ 電源回路（メイン電源回路）
２１ 制御回路
２１ａ 異常判定回路
３０ 電源回路（メイン電源回路）
３１ 制御回路
３１ａ 異常判定回路
４０ 平滑回路
５０ ＣＰＵ
５１ コア（負荷）
５２ Ｉ／Ｏ（負荷）
５３ メモリ（負荷）
１００ 電源回路（補助電源回路）
１０１ 電圧調整回路
Ｑ１２、Ｑ２２、Ｑ３２ ＰＮＰトランジスタ（第１スイッチ素子）
Ｑ１４、Ｑ２４、Ｑ３４ ＰＮＰトランジスタ（第２スイッチ素子）
1
21
31
51 core (load)
52 I / O (load)
53 Memory (load)
100 Power supply circuit (auxiliary power supply circuit)
101 Voltage adjustment circuit Q12, Q22, Q32 PNP transistor (first switch element)
Q14, Q24, Q34 PNP transistor (second switch element)
Claims (1)
前記負荷に電力供給可能に接続される１つの補助電源回路と、
前記負荷のうち、電力を供給する負荷に合わせて前記補助電源回路の出力する電圧レベルを調整する電圧調整回路と、
前記複数のメイン電源回路のそれぞれに対応して設けられる制御回路であって、前記複数のメイン電源回路のうち、対応するメイン電源回路から前記負荷に電力を供給する経路に設けられる第１スイッチ素子と、前記補助電源回路から前記対応するメイン電源回路に対応する前記負荷に電力を供給する経路に設けられる第２スイッチ素子と、前記対応するメイン電源回路の出力電圧が所定範囲外である場合に異常判定出力を行う異常判定回路を含み、前記異常判定出力に応じて、前記第１スイッチ素子をオフすると共に、前記第２スイッチ素子をオンする制御回路を備える、
電源装置。 A plurality of main power supply circuits for supplying power of different voltage levels to corresponding loads;
One auxiliary power supply circuit connected to the load so as to be able to supply power;
A voltage adjustment circuit for adjusting a voltage level output from the auxiliary power supply circuit in accordance with a load for supplying electric power among the loads;
A control circuit provided corresponding to each of the plurality of main power supply circuits, the first switch element provided in a path for supplying power from the corresponding main power supply circuit to the load among the plurality of main power supply circuits And a second switch element provided in a path for supplying power from the auxiliary power supply circuit to the load corresponding to the corresponding main power supply circuit, and an output voltage of the corresponding main power supply circuit is outside a predetermined range. An abnormality determination circuit for performing an abnormality determination output, and a control circuit for turning off the first switch element and turning on the second switch element in accordance with the abnormality determination output;
Power supply.
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